WO2013045241A1 - Schaltungsaufbau zur ansteuerung eines jfet-bauteils - Google Patents

Schaltungsaufbau zur ansteuerung eines jfet-bauteils Download PDF

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Definitions

  • the invention relates to a structure for driving a JFET device and a JFET device with an integrated drive.
  • Unipolar field-effect transistors such as junction field effect transistors (JFETs) and short-channel SITs (static induction transistors) are becoming increasingly popular in high-voltage and high-power applications.
  • JFETs junction field effect transistors
  • SITs static induction transistors
  • junction field effect transistor arrangement comprises
  • the nodes are circuit nodes of the junction field effect transistor device, each of which is at an electric potential.
  • the nodes can also include electrical conductor sections, provided the electrical ⁇ rule resistances of these conductor sections are negligible.
  • the junction field effect transistor arrangement advantageously forms a component which can be connected and used like a transistor;
  • the first node forms the drain terminal of this transistor
  • the second node forms the source terminal of this transistor
  • the third node forms the gate terminal.
  • the component is based on ei ⁇ nem JFET, but operates this pre- teilhaft - in contrast to the actual junction field effect transistor - self-locking.
  • the further field effect transistor is a MOSFET. Furthermore, it can be advantageously arranged between the gate terminal of the further field effect transistor and the second node ei ⁇ ne parallel connection of a resistor and a second capacitor. The resistance enables fast discharging of the gate capacitance of the field effect transistor before whe- ren ⁇ geous.
  • FIG. 1 shows an exemplary junction field effect transistor arrangement 100.
  • This comprises a first to fourth node 101.
  • the first to third nodes 101... 103 represent connections to the outside.
  • the first node 101 can be used as the drain terminal of the junction field effect transistor arrangement 100, the second node 102 as the source terminal of the junction field effect transistor arrangement 100 and the third node 103 as a gate terminal.
  • the wiring is in character with an exemplary general voltage source 200, a load 220 that is connected to the clamping ⁇ voltage source 200 and the first node 101, and a control voltage source 210 shown.
  • the control chip ⁇ voltage source 210 is connected 100 to the third node 103, that is, with the gate terminal of the field effect transistor arrangement.
  • the field effect transistor arrangement 100 comprises a SiC-based vertical junction FET (VJFET) 10. This is connected to the first node 101 on the side of its drain terminal. On the side of the source terminal, the FET 10 is connected to the drain terminal of a MOSFET 20. The source terminal of MOSFET 20 is in turn connected to the second node 102, which represents the source terminal of the field effect transistor arrangement 100.
  • VJFET vertical junction FET
  • the gate terminal of the FET 10 is directly connected to the third node 103. Between the third node 103 and the fourth node, a capacitor 30 is arranged. Between the fourth node 104 and the second node 102, a first diode 40 is arranged, blocking as seen from the fourth node. Between the fourth node 104 and the gate terminal of the MOSFET 20, a second diode 50 is arranged, blocking from the viewpoint of the gate terminal of the MOSFET 20. Between ⁇ the gate terminal of the MOSFET 20 and the second node 102 is a parallel circuit a resistor 60 and a capacitor 70. The resistor advantageously allows a fast discharge of the gate capacitance of the MOSFET 20th
  • the control voltage source 210 is a pulse voltage source that provides a pulsed voltage for at least a limited amount of time. From the pulse voltage across the capacitor 30 Kon ⁇ energy to turn on the MOSFET 20 is obtained. After several cycles of the pulse voltage, the voltage at the gate of the MOSFET 20 has risen to the required threshold level and the MOSFET 20 will remain conductive thereafter. Thereafter, junction FET array 100 operates substantially like single FET 10. Upon failure of the pulse voltage source or the pulsing voltage off, the voltage at the gate of MOSFET 20 falls back to zero and MOSFET 20 turns off. As a result, the self-blocking characteristic of the entire junction field effect transistor arrangement 100 is advantageously achieved.
  • the field effect transistor arrangement 100 largely behaves like the FET 10, but in the case of failure of the control voltage at the gate, ie with a de-energized gate, a power line between the drain terminal, ie the first node 101 and source terminal, ie the second node 102 is prevented.
  • the field behavior Fekttransistor arrangement 100 advantageous as a self-blocking ("normally-off") transistor.

Abstract

Es wird ein Aufbau zur Ansteuerung eines JFET-Bauteils (10) angegeben, mit • - einem ersten Knoten (101), der als Drain-Anschluss der Anordnung verwendbar ist, • - einem zweiten Knoten (102), der als Source-Anschluss der Anordnung verwendbar ist, • - einem dritten Knoten (103), der als Gate-Anschluss der Anordnung verwendbar ist, • - einem vierten Knoten (104), umfassend • - einen Sperrschicht-Feldeffekttransistor (10), dessen Drain-Anschluss mit dem ersten Knoten (101) verbunden ist, • - einen weiteren Feldeffekttransistor (20) in Serienschaltung zum Sperrschicht-Feldeffekttransistor (10), wobei der Source-Anschluss des weiteren Feldeffekttransistors (20) mit dem zweiten Knoten (102) verbunden ist, • - eine erste Diode (40), die zwischen dem zweiten (102) und vierten Knoten (104) angeordnet ist, • - eine zweite Diode (50), die zwischen dem vierten Knoten (104) und dem Gate-Anschluss des weiteren Feldeffekttransistors (20) angeordnet ist, • - einen Kondensator (30), der zwischen dem vierten Knoten und dem dritten Knoten angeordnet ist, • - einem Widerstand (60), der zwischen dem Gate-Anschluss des weiteren Feldeffekttransistors und dem zweiten Knoten angeordnet ist.

Description

Beschreibung
SCHALTUNGSAUFBAU ZUR ANSTEUERUNG EINES JFET - BAUTEILS
Die Erfindung betrifft einen Aufbau zur Ansteuerung eines JFET-Bauteils sowie ein JFET-Bauteil mit einer integrierten Ansteuerung .
Unipolare Feldeffekttransistoren wie JFETs (junction field effect transistors) und SITs (static induction transistors) mit kurzem Kanal und extrem hoher Dynamik werden zunehmend in Hochspannungs- und Hochleistungsanwendung eingesetzt. Spe¬ ziell SiC-JFETs (siliziumkarbidbasierte JFETs) erfahren einen zunehmenden Einsatz in der Hochspannungstransformation.
Klassische JFETs sind stets selbstleitend, leiten also bei spannungsfreiem Gate den Strom zwischen Source-Anschluss und Drain-Anschluss . In manchen Anwendungen ist das problema¬ tisch, vor allem aus Sicherheitsgründen. Bei Situationen, in denen das Gate-Signal nicht vorhanden ist, beispielsweise beim Anschalten und Abschalten eines Geräts, aber vor allem bei Gerätefehlern ist die Verwendung von selbstsperrenden Schaltern kaum zu umgehen. Eine bekannte Lösung ist die Kaskodenschaltung . Allerdings kann diese Schaltung Probleme bei der Ansteuerung des Gates des Schalters erzeugen. Eine weitere Lösung ist aus der DE 10 2006 029 928 B3 bekannt. Bei der dortigen Schaltung wird der sich ergebende Transistor allerdings mit vier Pins betrieben, d.h. seine Ansteuerung entspricht nicht der „normalen" Ansteuerung eines Transistors mit drei Pins für Gate-, Drain- und Source-Anschluss.
Es ist Aufgabe der vorliegenden Erfindung, einen Aufbau zur Ansteuerung eines JFET-Bauteils anzugeben. Diese Aufgabe wird durch eine Anordnung mit den Merkmalen von Anspruch 1 gelöst. Die erfindungsgemäße Sperrschicht-Feldeffekttransistor- Anordnung umfasst
- einem ersten Knoten, der als Drain-Anschluss der Anordnung verwendbar ist,
- einem zweiten Knoten, der als Source-Anschluss der Anord¬ nung verwendbar ist,
- einem dritten Knoten, der als Gate-Anschluss der Anordnung verwendbar ist,
- einem vierten Knoten,
umfassend
- einen Sperrschicht-Feldeffekttransistor, dessen Drain- Anschluss mit dem ersten Knoten verbunden ist,
- einen weiteren Feldeffekttransistor in Serienschaltung zum Sperrschicht-Feldeffekttransistor, wobei der Source-Anschluss des weiteren Feldeffekttransistors mit dem zweiten Knoten verbunden ist,
- eine erste Diode, die zwischen dem zweiten und vierten Kno¬ ten angeordnet ist,
- eine zweite Diode, die zwischen dem vierten Knoten und dem Gate-Anschluss des weiteren Feldeffekttransistors angeordnet ist,
- einen Kondensator, der zwischen dem vierten Knoten und dem dritten Knoten angeordnet ist, Die Knoten sind Schaltungsknoten der Sperrschicht- Feldeffekttransistor-Anordnung, die sich jeweils auf einem elektrischen Potential befinden. Die Knoten können auch elektrische Leiterabschnitte umfassen, sofern die elektri¬ schen Widerstände dieser Leiterabschnitte vernachlässigbar sind.
Die Sperrschicht-Feldeffekttransistor-Anordnung bildet zusammengenommen vorteilhaft ein Bauteil, das wie ein Transistor angeschlossen und verwendet werden kann; dabei bildet der erste Knoten den Drain-Anschluss dieses Transistors, der zweite Knoten den Source-Anschluss dieses Transistors und der dritte Knoten den Gate-Anschluss. Das Bauteil basiert auf ei¬ nem Sperrschicht-Feldeffekttransistor, agiert dabei aber vor- teilhaft - im Gegensatz zum eigentlichen Sperrschicht- Feldeffekttransistor - selbstsperrend.
Bevorzugt ist der weitere Feldeffekttransistor ein MOSFET ist. Weiterhin kann vorteilhaft zwischen dem Gate-Anschluss des weiteren Feldeffekttransistors und dem zweiten Knoten ei¬ ne Parallelschaltung aus einem Widerstand und einem zweiten Kondensator angeordnet sein. Der Widerstand ermöglicht vor¬ teilhaft ein schnelles Entladen der Gate-Kapazität des weite- ren Feldeffekttransistors.
Ein bevorzugtes, jedoch keinesfalls einschränkendes Ausfüh¬ rungsbeispiel für die Erfindung wird nunmehr anhand der Figur näher erläutert. Dabei sind die Merkmale schematisiert darge- stellt. Figur 1 zeigt eine beispielhafte Sperrschicht- Feldeffekttransistor-Anordnung 100. Diese umfasst einen ersten bis vierten Knoten 101...104. Dabei stellen der erste bis dritte Knoten 101...103 Verbindungen nach außen dar. Der erste Knoten 101 ist als Drain-Anschluss der Sperrschicht- Feldeffekttransistor-Anordnung 100 verwendbar, der zweite Knoten 102 als Source-Anschluss der Sperrschicht- Feldeffekttransistor-Anordnung 100 und der dritte Knoten 103 als Gate-Anschluss. Die Beschaltung ist in Figur mit einer beispielhaften allgemeinen Spannungsquelle 200, einer Last 220, die mit der Span¬ nungsquelle 200 und dem ersten Knoten 101 verbunden ist, und einer Steuerspannungsquelle 210 dargestellt. Die Steuerspan¬ nungsquelle 210 ist mit dem dritten Knoten 103, also mit dem Gate-Anschluss der Feldeffekttransistor-Anordnung 100 verbunden .
Intern umfasst die Feldeffekttransistor-Anordnung 100 einen SiC-basierten Vertical-Junction FET (VJFET) 10. Dieser ist auf Seiten seines Drain-Anschlusses mit dem ersten Knoten 101 verbunden. Seitens des Source-Anschlusses ist der FET 10 mit dem Drain-Anschluss eines MOSFET 20 verbunden. Der Source- Anschluss des MOSFET 20 wiederum ist mit dem zweiten Knoten 102 verbunden, der den Source-Anschluss der Feldeffekttransistor-Anordnung 100 darstellt.
Der Gate-Anschluss des FET 10 ist direkt mit dem dritten Kno- ten 103 verbunden. Zwischen dem dritten Knoten 103 und dem vierten Knoten ist ein Kondensator 30 angeordnet. Zwischen dem vierten Knoten 104 und dem zweiten Knoten 102 ist eine erste Diode 40 angeordnet, sperrend aus Sicht des vierten Knoten. Zwischen dem vierten Knoten 104 und dem Gate- Anschluss des MOSFET 20 ist eine zweite Diode 50 angeordnet, sperrend aus Sicht des Gate-Anschlusses des MOSFET 20. Zwi¬ schen dem Gate-Anschluss des MOSFET 20 und dem zweiten Knoten 102 ist eine Parallelschaltung aus einem Widerstand 60 und einem Kondensator 70 angeordnet. Der Widerstand ermöglicht vorteilhaft ein schnelles Entladen der Gate-Kapazität des MOSFET 20.
Die Steuerspannungsquelle 210 ist eine Pulsspannungsquelle, die eine getaktete Spannung für zumindest eine begrenzte Zeitspanne liefert. Aus der Pulsspannung wird über den Kon¬ densator 30 Energie zum Einschalten des MOSFET 20 bezogen. Nach einigen Zyklen der Pulsspannung ist die Spannung am Gate des MOSFET 20 auf das nötige Schwellniveau angestiegen und der MOSFET 20 wird und bleibt danach leitend. Danach arbeitet Sperrschicht-Feldeffekttransistor-Anordnung 100 im Wesentlichen wie der einzelne FET 10. Bei einem Ausfall der Pulsspannungsquelle oder Abschalten der Pulsspannung fällt die Spannung am Gate des MOSFET 20 wieder zurück auf Null und der MOSFET 20 schaltet ab. Dadurch wird vorteilhaft die selbst- sperrende Eigenschaft der gesamten Sperrschicht- Feldeffekttransistor-Anordnung 100 erreicht.
Vorteilhaft verhält sich die Feldeffekttransistor-Anordnung 100 weitgehend wie der FET 10, wobei jedoch bei Ausfall der Steuerspannung am Gate, d.h. bei spannungsfreiem Gate eine Stromleitung zwischen dem Drain-Anschluss , d.h. dem ersten Knoten 101 und Source-Anschluss, d.h. dem zweiten Knoten 102 unterbunden wird. Mit anderen Worten verhält sich die Feldef- fekttransistor-Anordnung 100 vorteilhaft wie ein selbstsperrender („normally-off" ) Transistor.

Claims

Patentansprüche
1. Sperrschicht-Feldeffekttransistor-Anordnung (100) mit
- einem ersten Knoten (101), der als Drain-Anschluss der An- Ordnung verwendbar ist,
- einem zweiten Knoten (102), der als Source-Anschluss der Anordnung verwendbar ist,
- einem dritten Knoten (103), der als Gate-Anschluss der Anordnung verwendbar ist,
- einem vierten Knoten (104),
umfassend
- einen Sperrschicht-Feldeffekttransistor (10), dessen Drain- Anschluss mit dem ersten Knoten (101) verbunden ist,
- einen weiteren Feldeffekttransistor (20) in Serienschaltung zum Sperrschicht-Feldeffekttransistor (10), wobei der Source- Anschluss des weiteren Feldeffekttransistors (20) mit dem zweiten Knoten verbunden ist,
- eine erste Diode (40), die zwischen dem zweiten und vierten Knoten (102, 104) angeordnet ist,
- eine zweite Diode (50), die zwischen dem vierten Knoten
(104) und dem Gate-Anschluss des weiteren Feldeffekttransis¬ tors (20) angeordnet ist,
- einen Kondensator (30), der zwischen dem vierten Knoten (104) und dem dritten Knoten (103) angeordnet ist.
2. Sperrschicht-Feldeffekttransistor-Anordnung (100) gemäß Anspruch 1, wobei der weitere Feldeffekttransistor (20) ein MOSFET ist.
3. Sperrschicht-Feldeffekttransistor-Anordnung gemäß Anspruch 1 oder 2, wobei zwischen dem Gate-Anschluss des weiteren Feldeffekttransistors (20) und dem zweiten Knoten (102) eine Parallelschaltung aus einem Widerstand (60) und einem zweiten Kondensator (70) angeordnet ist.
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