WO2012174770A1 - 一种半导体结构及其制造方法 - Google Patents

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朱慧珑
梁擎擎
骆志炯
尹海洲
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Institute of Microelectronics of CAS
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    • H10D86/201—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates the substrates comprising an insulating layer on a semiconductor body, e.g. SOI

Definitions

  • the present invention relates to the field of semiconductor fabrication, and more particularly to a semiconductor structure formed on an ultra-thin SOKS semiconductor on-insulator (semiconductor on an insulating layer) and a method of fabricating the same. Background technique
  • MOSFET Metal Oxide Semiconductor Field Effect Transistor
  • DIBL Drain Induced Barrier Lower
  • the prior art adds a semiconductor layer between the semiconductor substrate and the SOI structure, and performs ion doping to form a back gate structure, and the threshold voltage of the device is achieved by voltage control of the back gate. Adjust to achieve the purpose of suppressing the short channel effect.
  • this method for pMOS devices and nMOS devices, it is necessary to apply different voltage values on the back gate to adjust the threshold voltage, which requires different back gate contact between the pMOS device and the nMOS device, thereby increasing the back gate contact area. A further increase in the integration of semiconductor devices is affected.
  • An object of the present invention is to provide a semiconductor structure and a method of fabricating the same that overcomes the above problems in the prior art, improves the integration of the device, and can separately adjust the threshold voltages of the pMOSFET and the nMOSFET.
  • a semiconductor structure comprising: an SOI substrate and a MOSFET on the SOI substrate;
  • the SOI substrate includes an SOI layer, a first insulating buried layer, and a semiconductor from top to bottom a buried layer, a second insulating buried layer, and a semiconductor substrate, wherein the semiconductor buried layer includes a back gate region, and the back gate region is the half a region formed by doping the conductor buried layer with impurities of a first polarity;
  • the MOSFET includes a gate stack and a source/drain region, the gate stack is located on the SOI layer, and the source/drain region is located at the SOI In the layer and on both sides of the gate stack; wherein the back gate region includes a reverse doping region, the counter doped region is located under the gate stack, and contains impurities of a second polarity, The first polarity is opposite to the second polarity.
  • a method of fabricating a semiconductor structure comprising the steps of: providing an SOI substrate, the SOI substrate including an SOI layer, a first insulating buried layer, a semiconductor buried layer, and the like from top to bottom, a second insulating buried layer and a semiconductor substrate; doping a first polarity impurity in the semiconductor buried layer to form a back gate region; forming a MOSFET on the SOI layer, the MOSFET including a sacrificial gate and a source/drain a region, the sacrificial gate is located on the SOI layer, a sidewall is surrounded on the outside of the sacrificial gate, and the source/drain regions are located in the SOI layer and are located on both sides of the sacrificial gate; a gate to form an opening in the sidewall; a second polarity impurity is implanted into the opening to form a counter doped region in the back gate region under the opening, the
  • a semiconductor structure and a method of fabricating the same according to embodiments of the present invention by forming a counter doped region in a back gate structure formed in a buried layer of a semiconductor, the anti-doping region being self-aligned to the gate, and thus capable of different MOSFETs
  • the threshold voltage is adjusted.
  • the threshold voltage of some devices can be adjusted through the anti-doping region, thereby achieving the purpose of simultaneously controlling the threshold voltage of the pMOSFET or the nMOSFET through one back gate contact, thereby greatly improving The degree of integration of semiconductor manufacturing.
  • FIG. 1 to 10 are cross-sectional views corresponding to respective steps in the flow of fabricating a semiconductor structure in accordance with an embodiment of the present invention. detailed description
  • FIG. 1 A schematic diagram of a layer structure in accordance with an embodiment of the present invention is shown in the accompanying drawings.
  • the figures are not drawn to scale, and some details are exaggerated for clarity and some details may be omitted. Shown in the figure
  • the various regions, the shapes of the layers, and the relative size and positional relationship between them are merely exemplary, and may be deviated in practice due to manufacturing tolerances or technical limitations, and may be additionally designed by those skilled in the art according to actual needs. Areas/layers with different shapes, sizes, relative positions.
  • FIG. 1 to 9 are detailed cross-sectional views corresponding to respective steps in the flow of fabricating a semiconductor structure in accordance with an embodiment of the present invention.
  • the respective steps according to the embodiments of the present invention and the thus obtained semiconductor structure will be described in detail with reference to the accompanying drawings.
  • a three-layer structure is formed. Specifically, a conventional semiconductor substrate 1000 is first provided, and a second insulating buried layer 1002 is formed on the substrate 1000. For example, an oxide buried layer can be formed by a deposition method. Next, a semiconductor buried layer 1004 is formed on the second insulating buried layer 1002, and for example, a polycrystalline Si layer can be formed by a deposition method. Thus, a three-layer structure including a semiconductor buried layer 1004 / a second insulating buried layer 1002 / semiconductor substrate 1000 is formed.
  • the semiconductor substrate 1000 may include any suitable semiconductor substrate material, specifically but not limited to silicon, germanium, silicon germanium, SOI (silicon on insulator), silicon carbide, arsenic. Gallium or any m/v compound semiconductor or the like.
  • the substrate 1000 can include various doping configurations in accordance with design requirements well known in the art (e.g., a p-type substrate or an n-type substrate). Additionally, substrate 1000 can optionally include an epitaxial layer that can be altered by stress to enhance performance.
  • the semiconductor buried layer may also be a single crystal Si.
  • the method of forming the semiconductor buried layer 1004 may further include: bonding a layer of the SOI structure to the second insulating buried layer 1002.
  • a first insulating buried layer 1006 and an SOI layer 1008 are formed on the three-layered structure.
  • An SOI layer 1008 can be formed on the structure shown in Fig. 1 using the SmartCutTM method well known to those skilled in the art.
  • the smart stripping technique is specifically as follows: As shown in FIG. 3, a silicon wafer A is prepared, a dose of hydrogen ions is implanted into the silicon wafer A, and the surface of the silicon wafer A into which hydrogen ions are implanted is stacked with the triple stack shown in FIG.
  • the upper surface of the layer structure is bonded by a bonding technique, and during the subsequent heat treatment, a microcavity layer is formed at a projection range of the silicon wafer A into which the hydrogen ions are implanted, and an SOI layer is formed on the surface of the silicon wafer A. Further, the above-mentioned S0I layer is peeled off from the surface range, and the SOI layer is transferred onto the surface of the three-layered structure shown in Fig. 1, thereby obtaining an SOI substrate as shown in Fig. 2.
  • the thickness of the SOI layer 1008 can be controlled by hydrogen injection energy. This step is independent of the substance of the present invention, and the current state of the art can be viewed to obtain specific steps and parameters.
  • the method of forming the semiconductor buried layer 1004 can also be referred to the smart stripping technique.
  • an S0I substrate as shown in Fig. 2 is formed, which includes an SOI layer 1008, a first insulating buried layer 1006, a semiconductor buried layer 1004, a second insulating buried layer 1002, and a semiconductor substrate 1000 from top to bottom.
  • ions are implanted into the semiconductor buried layer 1004, thus forming a back gate region.
  • impurities of a first polarity are used.
  • the type of impurity implanted in the ion implantation step and the doping profile depend on the type of MOSFET and the target value of the threshold voltage. If you want to increase the threshold voltage of the device, you can use p-type impurities such as boron (B or BF 2 ), indium (In), or a combination thereof for the n-type MOSFET. For p-type MOSFETs, you can use n-type impurities, for example. Arsenic (As), phosphorus (P) or a combination thereof.
  • n-type impurities such as arsenic (As), phosphorus (P) or a combination thereof may be used; for p-type MOSFETs, P-type impurities such as boron (B) may be used. Or BF 2 ), indium (In) or a combination thereof.
  • the STI structure 1010 can be formed in a conventional manner, and the steps of forming the STI structure are not described herein.
  • the implantation concentration of the impurities may also be selected according to the thickness of the semiconductor buried layer 1004, for example, about 10 17 to 1 ( ⁇ cm - 3 , for example, 10' 7 , 10 18 , 10' 9 , 10 20 ) .
  • a standard CMOS process can be performed, including forming a sacrificial gate 1010, forming a sidewall 1012 around the sacrificial gate 1010, and performing source/drain implantation to form source and drain regions in the SOI layer 1008 (not The interlayer dielectric layer 1014 is formed over the entire semiconductor structure, and the interlayer dielectric layer 1014 is planarized until the sacrificial gate 1010 is exposed.
  • the sacrificial gate 1010 is preferably a polycrystalline Si underlying a replacement gate process.
  • the sacrificial gate 1010 is removed by a conventional method to form an opening 1016 in the inner wall of the sidewall 1012.
  • the polysilicon gate can be removed by a reactive ion etching process.
  • the left side MOSFET is covered with a photoresist B, and impurity implantation is performed in the opening 1016 on the right side.
  • Impurities of the second polarity are implanted in this step, and the second polarity is opposite to the first polarity used in the implantation of FIG.
  • an n-type impurity is implanted in Fig. 4, and it is necessary to inject a p-type impurity.
  • the concentration of the implanted second polarity impurity may be: 10 ⁇ 10 2 (, cm - 3 , such as 10' 7 , 10 18 , 10 ' ⁇ , 10 2 .
  • a rapid annealing is performed to activate the first impurity and the second impurity, thus forming a counter doped region 1022 as shown in FIG.
  • the annealing temperature is preferably 80 (Tl200 fl C.
  • the formed anti-doping region 1022 can adjust the threshold voltage of the p-type or n-type MOSFET.
  • the nMOSFET is on the left and the pM0SFET on the right.
  • the p-type impurity is doped, and the threshold of the nMOSFET is increased, but the threshold of the pMOSFET is instead reduced.
  • the n-type impurity is doped, so that the threshold of a plurality of MOSFETs can be simultaneously adjusted by one back gate voltage.
  • the photoresist B is removed and a replacement gate stack is formed.
  • a gate dielectric layer 1018 is first formed in the opening, and a high-k gate dielectric material can be employed.
  • the high-k gate dielectric layer may be any one or more of Hf0 2 , HfSiO, HfSiON, HfTaO, HfTiO. HfZrO, A1 2 0 3 , L3 ⁇ 40 3 , Zr0 2 , LaAlO, for example, Hf0 2 2- may be deposited. 4nm.
  • Metal layer 1020 is then formed over gate dielectric layer 1018. The metal layer 1020 can adjust a threshold voltage of the MOSFET.
  • the metal layer 1020 can include - MoNx, TiSiN, TiCN, TaAlC, TiAlN, TaN, PtSix, Ni3Si, Pt, Ru, Ir, Mo. a combination of any one or more of HfRu and RuOx; for the nMOSFET, the metal layer may include any one or more of TaC, TiN, TaTbN, TaErN, TaYbN, TaSiN, HfSiN, MoSiN, RuTax, NiTax Combination of species. These metals have different work functions and can select metal layers of different materials depending on the threshold voltage that the device needs to adjust.
  • contacts 1022 are formed over the entire semiconductor structure, including source/drain contacts, gate contacts, and back gate contacts. As shown in FIG. 10, for the case where there are both nMOSFET and pMOSFET on the semiconductor substrate, only one back gate contact is required, and when the same back gate voltage is applied to the nMOSFET and the pMOSFET, different nMOSFETs and pMOSFETs can be realized. The threshold voltage is controlled for the purpose.
  • FIG. 10 a cross-sectional view of a semiconductor structure obtained in accordance with an embodiment of the present invention.
  • the semiconductor structure includes: an SOI substrate and a MOSFET on the SOI substrate.
  • the SOI substrate includes an SOI layer 1008, a first insulating buried layer 1006, a semiconductor buried layer 1004, a second insulating buried layer 1002, and a semiconductor substrate 1000 from top to bottom, and the semiconductor buried layer 1004 includes a back gate region.
  • the back gate region is a region formed after the semiconductor buried layer 1004 is cumbersome with impurities of a first polarity.
  • the MOSFET includes a gate stack and a source/drain region, the gate stack is located on the SOI layer 1008, and the source/drain regions are located in the SOI layer and are located on both sides of the gate stack (not shown) Out).
  • the back gate region includes an anti-doping region 1022, the counter doped region 1022 is located under the gate stack, and includes impurities of a second polarity, the first polarity is opposite to the second polarity .
  • the semiconductor buried layer 1004 is formed of polycrystalline Si or single crystal Si.
  • the gate stack includes a high-k gate dielectric layer 1018 and a metal layer 1020.
  • the high-k gate dielectric layer may be any one or more of HfSiO, HfSiON, HfTa0, HfTiO, HfZr0, A1 2 0 3 , La 2 0 3 , Zr0 2 , and LaAlO.
  • the metal layer can adjust a threshold voltage of the MOSFET.
  • the metal layer can include: MoNx, TiSiN, TiCN, TaAlC, TiAlN, TaN, PtSix, Ni3Si, Pt, Ru, Ir, Mo, HfRu a combination of any one or more of RuOx; for nMOSFET, the metal layer may include TaC, TiN, TaTbN, TaErN, TaYbN, TaSiN, HfSiN, MoSiN, RuTax, NiTax a combination of any one or more of them.
  • the impurity doping concentration of the first polarity in the back gate region is preferably: 10 17 ⁇ 10 2 ° C nf 3 , such as 10 17 , 10 18 , 10 19 , 10 2 °.
  • the impurity doping concentration of the second polarity in the counter doped region is: 10 l7 ⁇ 10 2 ° cnf 3 , such as 10 17 , 10 18 , 10 19 , 10 2 °.
  • nMOSFETs and pMOSFETs on the semiconductor substrate, since a back doped region is added to the back gate region of one of the MOSFETs, only one back gate contact is required, in the nMOSFET and When the pMOSFET is applied with the same back gate voltage, the threshold voltages of the nMOSFET and the pMOSFET can be controlled to further improve the integration of the semiconductor manufacturing.
  • the technical details such as patterning and etching of each layer are not described in detail. However, it will be understood by those skilled in the art that layers, regions, and the like of a desired shape can be formed by various means in the prior art. In addition, in order to form the same structure, those skilled in the art can also design a method that is not exactly the same as the method described above.

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  • Thin Film Transistor (AREA)

Abstract

提供了一种半导体结构及其制造方法，其适用于MOSFET的阈值调节。该半导体结构包括SOI衬底和位于该SOI衬底上的MOSFET。该SOI衬底自上而下包括SOI层（1008）、第一绝缘埋层（1006）、半导体埋层（1004）、第二绝缘埋层（1002）以及半导体衬底（1000），该半导体埋层中包含背栅区，该背栅区为通过向该半导体埋层掺杂第一极性的杂质而形成的区域。该MOSFET包括栅堆叠（1018、1020）和源/漏区，该栅堆叠位于该SOI层上，该源/漏区位于该SOI层中并位于该栅堆叠两侧。其中，该背栅区中包括反掺杂区（1022），所述反掺杂区位于该栅堆叠下方，且包含第二极性的杂质，所述第一极性与第二极性相反。

Description

一种半导体结构及其制造方法 本申请要求 2011年 6月 24日提交的、申请号为 201110173892. 1、发明名称为"一 种半导体结构及其制造方法"的中国专利申请的优先权， 其全部内容通过引用结合在 本申请中。 技术领域
本发明涉及半导体制造领域，更具体地，涉及一种形成于超薄 SOKSemiconductor on Insulator, 绝缘层上半导体） 上的半导体结构及其制造方法。 背景技术
随着半导体器件的尺寸越来越小， 器件的关键尺寸——栅长也变得越来越短。 当 金属氧化物半导体场效应晶体管（M0SFET, Metal Oxide Semiconductor Field Effect Transistor )的栅长减小到 45nm以下时， M0SFET的短沟道效应（SCE， Short Channel Effect )会变得越来越明显， 包括： 器件的阈值电压发生漂移， 载流子的迁移率降低， 以及漏极感应势垒降低 （DIBL， Drain Induced Barrier Lower) 等现象。
为了抑制短沟道效应，现有技术在半导体衬底与 S0I结构之间增加一层半导体层， 并进行离子掺杂形成背栅结构，通过对该背栅的电压控制来达到对器件阈值电压的调 整， 从而达到抑制短沟道效应的目的。 然而采用这种方法， 对于 pMOS器件和 nMOS器 件， 需要在背栅上施加不同的电压值以调整阈值电压， 要求 pMOS器件和 nMOS器件有 不同的背栅接触，因而增大了背栅接触面积，影响了半导体器件集成度的进一步提高。
有鉴于此， 需要提供一种新颖的半导体结构及其制造方法， 以达到能够分别调节 pMOSFET和 nMOSFET的阈值电压的目的， 并进一步提高器件的集成度。 发明内容
本发明的目的在于提供一种半导体结构及其制造方法， 以克服上述现有技术中的 问题， 提高器件的集成度并能够分别调节 pMOSFET和 nMOSFET的阈值电压。
根据本发明的一方面， 提供了一种半导体结构， 包括： S0I衬底和位于所述 S0I 衬底上的 M0SFET; 所述 S0I衬底自上而下包括 S0I层、 第一绝缘埋层、 半导体埋层、 第二绝缘埋层以及半导体衬底， 所述半导体埋层中包含背栅区， 所述背栅区为所述半 导体埋层掺杂了第一极性的杂质后形成的区域； 所述 MOSFET包括栅堆叠和源 /漏区， 所述栅堆叠位于所述 S0I层上， 所述源 /漏区位于所述 S0I层中且位于所述栅堆叠的 两侧； 其中， 所述背栅区中包括反掺杂区， 所述反掺杂区位于所述栅堆叠下方， 且包 含第二极性的杂质， 所述第一极性与第二极性相反。
根据本发明的另一方面， 提供了一种半导体结构的制造方法， 包括以下步骤： 提 供 S0I衬底， 所述 S0I衬底自上而下包括 S0I层、 第一绝缘埋层、 半导体埋层、 第二 绝缘埋层以及半导体衬底； 在所述半导体埋层中掺杂第一极性的杂质以形成背栅区； 在所述 S0I层上形成 MOSFET,所述 MOSFET包括牺牲栅和源 /漏区，所述牺牲栅位于所 述 S0I层上， 在所述牺牲栅外侧环绕有侧墙， 所述源 /漏区位于所述 S0I层中且位于 所述牺牲栅的两侧； 去除所述牺牲栅以在所述侧墙内形成开口； 向所述开口中注入第 二极性的杂质， 从而在所述开口下方的所述背栅区中形成反掺杂区， 所述第二极性与 第一极性相反； 在所述开口中形成替代栅堆叠。
本发明的实施例采用的半导体结构及其制造方法，通过在半导体埋层中形成的背 栅结构中形成反掺杂区， 该反惨杂区自对准于栅极， 因而能够对不同的 MOSFET的阈 值电压进行调节。对于同一个半导体结构中同时具有 pMOSFET或 nMOSFET的情况， 可 以对部分器件的阈值电压通过反掺杂区进行调节，则能够达到通过一个背栅接触同时 控制 pMOSFET或 nMOSFET的阈值电压的目的， 大大提高了半导体制造的集成度。 附图说明
通过以下参照附图对本发明实施例的描述， 本发明的上述以及其他目的、特征和 优点将更为清楚， 在附图中：
图 1〜10 示出了根据本发明实施例制造半导体结构的流程中各步骤对应的剖面 图。 具体实施方式
以下， 通过附图中示出的具体实施例来描述本发明。 但是应该理解， 这些描述只 是示例性的， 而并非要限制本发明的范围。 此外， 在以下说明中， 省略了对公知结构 和技术的描述， 以避免不必要地混淆本发明的概念。
在附图中示出了根据本发明实施例的层结构示意图。 这些图并非是按比例绘制 的， 其中为了清楚的目的， 放大了某些细节， 并且可能省略了某些细节。 图中所示出 的各种区域、 层的形状以及它们之间的相对大小、 位置关系仅是示例性的， 实际中可 能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外 设计具有不同形状、 大小、 相对位置的区域 /层。
图 1〜9详细示出了根据本发明实施例制造半导体结构的流程中各步骤对应的剖 面图。 以下， 将参照这些附图来对根据本发明实施例的各个步骤以及由此得到的半导 体结构予以详细说明。
首先， 如图 1所示， 形成一个三叠层结构。 具体地， 首先提供一个常规的半导体 衬底 1000, 在该衬底 1000上形成第二绝缘埋层 1002， 例如可以采用淀积的方法形成 氧化物埋层。 接着在第二绝缘埋层 1002上形成半导体埋层 1004， 例如可以通过淀积 的方法形成多晶 Si层。这样就形成了一个包括:半导体埋层 1004/第二绝缘埋层 1002/ 半导体衬底 1000的三叠层结构。
在本发明的实施例中， 所述半导体衬底 1000例如可以包括任何适合的半导体衬 底材料， 具体可以是但不限于硅、 锗、 锗化硅、 S0I (绝缘体上硅）、 碳化硅、 砷化镓 或者任何 m/v族化合物半导体等。 根据现有技术公知的设计要求 （例如 p型衬底或 者 n型衬底）， 衬底 1000可以包括各种掺杂配置。 此外， 衬底 1000可以可选地包括 外延层， 可以被应力改变以增强性能。所述半导体埋层还可以是单晶 Si。形成半导体 埋层 1004的办法还可以是： 在所述第二绝缘埋层 1002上键和一层 S0I结构。
然后，如图 2所示，在所述的三叠层结构上形成第一绝缘埋层 1006和 S0I层 1008。 可以釆用本领域普通技术人员熟知的智能剥离 （SmartCut™) 方法在图 1所示的结构 上形成一 S0I层 1008。 智能剥离技术具体为： 如图 3所示， 准备一硅片 A， 将一定剂 量的氢离子注入所述硅片 A, 将该硅片 A中注入氢离子的表面与图 1所示的三叠层结 构的上表面通过键合技术结合， 在随后的热处理过程中， 在注入氢离子的硅片 A的投 影射程处将形成微空腔层， 并在该硅片 A的表面形成 S0I层。进一步将上述的 S0I层 从该表面射程处剥离， 使该 S0I层转移到图 1所示的三叠层结构的表面上， 从而得到 如图 2所示的 S0I衬底。 该 S0I层 1008的厚度可以通过氢注入能量来控制。 这个步 骤与本发明的实质内容无关， 可以查看当前现有技术以获取具体的步骤和参数。 形成 半导体埋层 1004的办法也可以参考智能剥离技术。
这样就形成了如图 2所示的 S0I衬底， 自上而下包括 S0I层 1008、第一绝缘埋层 1006、 半导体埋层 1004、 第二绝缘埋层 1002以及半导体衬底 1000。
接着， 如图 4所示， 将离子注入到半导体埋层 1004， 这样就形成了背栅区。 在这 一个注入步骤中， 采用的是第一极性的杂质。
具体地， 在离子注入步骤中注入的杂质类型和掺杂分布取决于 MOSFET的类型以 及阈值电压的目标值。 如果希望提高器件的阈值电压， 对于 n型 MOSFET, 可以釆用 p 型杂质， 例如硼 （B或 BF2)、 铟 （In)或其组合； 对于 p型 MOSFET, 可以则采用 η型 杂质，例如砷（As )、磷（P)或其组合。如果希望减小器件的阈值电压，对于 n型 MOSFET, 可以采用 n型杂质， 例如砷（As )、 磷（P)或其组合； 对于 p型 MOSFET, 可以则采用 P型杂质， 例如硼 （B或 BF2)、 铟 （In) 或其组合。
离子注入步骤完成之后，可以按照常规方法形成 STI结构 1010，形成 STI结构的 步骤这里不进行赘述。
杂质的注入浓度也可以根据半导体埋层 1004 的厚度来选择， 例如约为 1017~1(Γ cm—3, 例如 10'7、 1018、 10'9、 1020。
然后如图 5所示， 可以进行标准的 CMOS工艺， 包括形成牺牲栅 1010, 环绕牺牲 栅 1010形成侧墙 1012, 再进行源 /漏注入， 以在 S0I层 1008中形成源区和漏区 （未 示出），在整个半导体结构上形成层间介质层 1014，并对层间介质层 1014进行平坦化 处理至所述牺牲栅 1010露出。 在本发明的实施例中， 该牺牲栅 1010优选为多晶 Si 下面进行替代栅工艺。 如图 7所示， 采用常规的方法去除牺牲栅 1010从而在侧 墙 1012内壁形成开口 1016， 例如可以釆用反应离子刻蚀工艺去除多晶 Si栅。
如图 8所示， 用光刻胶 B覆盖左侧的 MOSFET, 并在右侧的开口 1016内进行杂质 注入。在这个步骤中注入的是第二极性的杂质， 第二极性与图 4注入中釆用的第一极 性是相反的。 例如在图 4中注入了 n型杂质， 这时就需要注入 p型杂质。 注入的第二 极性的杂质的浓度可以为： 10^102(, cm-3, 例如 10'7、 1018、 10'β、 102。。
如图 9所示， 进行快速退火以激活第一杂质和第二杂质， 这样就形成了如图 9所 示的反掺杂区 1022。在这个步骤中， 退火的温度优选为 80(Tl200flC。形成的反惨杂区 1022能够对 p型或 n型的 MOSFET的阈值电压进行调节。
以下以一个较为详细的实施例来说明本发明的应用原理。假设左侧的为 nMOSFET, 右侧的为 pM0SFET。 在第一次离子注入中， 掺杂的是 p型的杂质， nMOSFET的阈值增 大， 但是 pMOSFET的阈值反而减小了。 为了增大 pMOSFET的阈值， 在第二次的离子注 入中，掺杂的是 n型的杂质，这样就能够达到通过一个背栅电压同时调节多个 MOSFET 的阈值的目的。 接着如图 9所示， 将光刻胶 B去除， 并形成替代栅堆叠。 具体地， 首先在开口内 形成栅介质层 1018，可以采用高 k栅介质材料。所述高 k栅介质层可以是 Hf02、HfSiO、 HfSiON、 HfTaO、 HfTiO. HfZrO、 A1203、 L¾03、 Zr02、 LaAlO其中任一种或多种， 例如 可以淀积 Hf02 2- 4nm。 然后在栅介质层 1018上形成金属层 1020。 所述金属层 1020 能够对所述 M0SFET的阈值电压进行调节，对于 pMOSFET,所述金属层 1020可以包括- MoNx、 TiSiN、 TiCN、 TaAlC、 TiAlN、 TaN、 PtSix、 Ni3Si、 Pt、 Ru、 Ir、 Mo、 HfRu、 RuOx中的任一种或多种的组合；对于 nMOSFET,所述金属层可以包括 TaC、 TiN、 TaTbN、 TaErN、 TaYbN、 TaSiN、 HfSiN、 MoSiN、 RuTax、 NiTax中的任一种或多种的组合。 这 些金属具有不同的功函数， 可以根据器件需要调整的阈值电压选择不同材料的金属 层。
最后在整个半导体结构上形成接触 1022， 包括源 /漏接触， 栅极接触以及背栅接 触。 如图 10所示， 对于半导体衬底上同时有 nMOSFET和 pMOSFET的情况， 只需要一 个背栅接触， 在对 nMOSFET和 pMOSFET施加相同的背栅电压的情况下， 就能够实现对 nMOSFET和 pMOSFET不同的阈值电压进行控制的目的。
如图 10所示， 为根据本发明的一个实施例得到的一个半导体结构剖视图。 该半 导体结构包括： S0I衬底和位于所述 S0I衬底上的 M0SFET。
所述 S0I衬底自上而下包括 S0I层 1008、第一绝缘埋层 1006、半导体埋层 1004、 第二绝缘埋层 1002以及半导体衬底 1000，所述半导体埋层 1004中包含背栅区，所述 背栅区为所述半导体埋层 1004惨杂了第一极性的杂质后形成的区域。
所述 M0SFET包括栅堆叠和源 /漏区， 所述栅堆叠位于所述 S0I层 1008上， 所述 源 /漏区位于所述 S0I层中且位于所述栅堆叠的两侧 （图中未示出）。
其中， 所述背栅区中包括反惨杂区 1022， 所述反掺杂区 1022位于所述栅堆叠下 方， 且包含第二极性的杂质， 所述第一极性与第二极性相反。
其中， 所述半导体埋层 1004由多晶 Si或单晶 Si形成。
其中， 所述栅堆叠包括高 k栅介质层 1018和金属层 1020。 所述高 k栅介质层可 以是 、 HfSi0、 HfSiON、 HfTa0、 HfTiO、 HfZr0、 A1203、 La203、 Zr02、 LaAlO其中 任一种或多种。 所述金属层能够对所述 M0SFET的阈值电压进行调节， 对于 pMOSFET, 所述金属层可以包括： MoNx、 TiSiN、 TiCN、 TaAlC、 TiAlN、 TaN、 PtSix、 Ni3Si、 Pt、 Ru、 Ir、 Mo、 HfRu、 RuOx中的任一种或多种的组合； 对于 nMOSFET, 所述金属层 可以包括 TaC、 TiN、 TaTbN、 TaErN、 TaYbN、 TaSiN、 HfSiN、 MoSiN、 RuTax、 NiTax 中的任一种或多种的组合。
其中，所述背栅区中第一极性的杂质掺杂浓度优选为为： 1017~102°Cnf3，例如 1017、 1018、 1019、 102°。所述反掺杂区中第二极性的杂质掺杂浓度为： 10l7~102° cnf3，例如 1017、 1018、 1019、 102°。
从图 10中可以看出， 如果半导体衬底上同时有 nMOSFET和 pMOSFET的情况， 由 于其中的一个 M0SFET的背栅区中加入了反掺杂区， 那么只需要一个背栅接触， 在对 nMOSFET和 pMOSFET施加相同的背栅电压的情况下，就能够实现对 nMOSFET和 pMOSFET 不同的阈值电压进行控制的目的， 进一步提高了半导体制造的集成度。在以上的描述 中， 对于各层的构图、 刻蚀等技术细节并没有做出详细的说明。 但是本领域技术人员 应当理解， 可以通过现有技术中的各种手段， 来形成所需形状的层、 区域等。 另外， 为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的 方法。
以上参照本发明的实施例对本发明予以了说明。但是， 这些实施例仅仅是为了说 明的目的， 而并非为了限制本发明的范围。 本发明的范围由所附权利要求及其等价物 限定。 不脱离本发明的范围， 本领域技术人员可以做出多种替换和修改， 这些替换和 修改都应落在本发明的范围之内。

Claims

1. 一种半导体结构， 包括： S0I衬底和位于所述 S0I衬底上的 M0SFET;
所述 S0I衬底自上而下包括 S0I层、 第一绝缘埋层、 半导体埋层、 第二绝缘埋层 以及半导体衬底， 所述半导体埋层中包含背栅区， 所述背栅区为所述半导体埋层掺杂 了第一极性的杂质后形成的区域；
所述 M0SFET包括栅堆叠和源 /漏区， 所述栅堆叠位于所述 S0I层上， 所述源 /漏 区位于所述 S0I层中且位于所述栅权堆叠的两侧；
其中， 所述背栅区中包括反掺杂区， 所述反惨杂区自对准于所述栅堆叠， 且包含 第二极性的杂质掺杂， 所述第一极性与第二极性相反。
2. 根据权利要求 1所述的半导体结构， 其中， 所述半导体埋层由多晶 Si或单晶 Si形成。 求 ·
3. 根据权利要求 1所述的半导体结构， 其中， 所述栅堆叠包括高 k栅介潭层和 金属层， 所述金属层能够对所述 M0SFET的阈值电压进行调节。
4. 根据权利要求 3所述的半导体结构， 其中， 对于 pMOSFET, 所述金属层包括： MoNx、 TiSiN、 TiCN、 TaAlC、 TiAlN、 TaN、 PtSix、 Ni3Si、 Pt、 Ru、 Ir、 Mo、 HfRu、 RuOx中的任一种或多种的组合；
对于 nMOSFET, 所述金属层包括 TaC、 TiN、 TaTbN、 TaErN、 TaYbN、 TaSiN、 HfSiN、 MoSiN、 RuTax、 NiTax中的任一种或多种的组合。
5. 根据权利要求 1至 5之一所述的半导体结构， 其中， 所述背栅区中第一极性 的杂质的惨杂浓度为： 10 102° cirf3。
6. 根据权利要求 1至 5之一所述的半导体结构， 其中， 所述反掺杂区中第二极 性的杂质的掺杂浓度为： 10 102。 3。
7. 一种半导体结构的制造方法， 包括：
提供 S0I衬底，所述 S0I衬底自上而下包括 S0I层、第一绝缘埋层、半导体埋层、 第二绝缘埋层以及半导体衬底；
在所述半导体埋层中掺杂第一极性的杂质以形成背栅区；
在所述 S0I层上形成 M0SFET,所述 M0SFET包括牺牲栅和源 /漏区，所述牺牲栅位 于所述 S0I层上， 在所述牺牲栅外侧环绕有侧墙， 所述源 /漏区位于所述 S0I层中且 位于所述牺牲栅的两侧； 去除所述牺牲栅以在所述侧墙内形成开口；
向所述开口中注入第二极性的杂质，从而自对准于所述开口在所述背栅区中形成 反掺杂区， 所述第二极性与第一极性相反；
在所述开口中形成替代栅堆叠。
8. 根据权利要求 7所述的方法， 其中， 所述半导体埋层由多晶 Si或单晶 Si形 成。
9. 根据权利要求 7所述的方法， 其中， 所述向所述开口中注入第二极性的杂质 之后， 所述方法进一步包括：
进行退火以激活所述第一极性的杂质和第二极性的杂质。
10. 根据权利要求 9所述的方法， 其中， 所述退火的温度为 80(T1200°C。
11. 根据权利要求 7所述的方法， 其中所述在所述开口中形成替代栅堆叠的步骤 包括：
在所述开口中形成栅介质层；
在所述栅介质层上形成金属层， 所述金属层能够对所述 M0SFET的阈值电压进行 调节。
12. 根据权利要求 11所述的方法，对于 pMOSFET,所述金属层包括： MoNx、TiSiN、 TiCN、 TaAlC、 TiAlN、 TaN、 PtSix, Ni3Si、 Pt、 Ru、 Ir、 Mo、 HfRu、 RuOx中的任一 种或多种的组合；
对于 nMOSFET, 所述金属层包括 TaC、 TiN、 TaTbN、 TaErN、 TaYbN、 TaSiN、 HfSiN、 MoSiN、 RuTax、 NiTax中的任一种或多种的组合。
13. 根据权利要求 7至 12之一所述的方法， 其中， 所述在所述半导体埋层中掺 杂第一极性的杂质以形成背栅区的步骤包括：
进行第一极性的杂质注入， 杂质注入的浓度为 10'^10 Cn :i。
14. 根据权利要求 7至 12之一所述的方法， 其中， 所述向所述开口注入第二极 性的杂质的步骤中， 杂质注入的浓度为 10'7~102D cnT3。
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Publication number Priority date Publication date Assignee Title
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6072217A (en) * 1998-06-11 2000-06-06 Sun Microsystems, Inc. Tunable threshold SOI device using isolated well structure for back gate
CN1487597A (zh) * 2002-09-05 2004-04-07 �Ҵ���˾ 用于动态阈值电压控制的多晶硅背栅soi mosfet
CN1901228A (zh) * 2005-07-22 2007-01-24 精工爱普生株式会社 半导体装置以及半导体装置的制造方法
US20100187643A1 (en) * 2009-01-26 2010-07-29 International Business Machines Corporation Method for tuning the threshold voltage of a metal gate and high-k device

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6441436B1 (en) * 2000-11-29 2002-08-27 United Microelectronics Corp. SOI device and method of fabrication

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6072217A (en) * 1998-06-11 2000-06-06 Sun Microsystems, Inc. Tunable threshold SOI device using isolated well structure for back gate
CN1487597A (zh) * 2002-09-05 2004-04-07 �Ҵ���˾ 用于动态阈值电压控制的多晶硅背栅soi mosfet
CN1901228A (zh) * 2005-07-22 2007-01-24 精工爱普生株式会社 半导体装置以及半导体装置的制造方法
US20100187643A1 (en) * 2009-01-26 2010-07-29 International Business Machines Corporation Method for tuning the threshold voltage of a metal gate and high-k device

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