WO2012169032A1 - バッファ装置，バッファ制御装置，及びバッファ制御方法 - Google Patents

バッファ装置，バッファ制御装置，及びバッファ制御方法 Download PDF

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    • G06F5/16—Multiplexed systems, i.e. using two or more similar devices which are alternately accessed for enqueue and dequeue operations, e.g. ping-pong buffers

Definitions

  • This case relates to a buffer device, a buffer control device, and a buffer control method in an information processing system.
  • FIG. 16 is a diagram illustrating a configuration example of the buffer device 200 corresponding to a plurality of inputs and one output.
  • FIGS. 17 and 18 are information processing systems 100-1 and 100-2 including the buffer device 200 illustrated in FIG. FIG.
  • a buffer device 200 corresponding to three inputs and one output is shown.
  • the direction of the arrow in FIGS. 17 and 18 indicates the data transmission direction.
  • the buffer device 200 includes buffers 500-1 to 500-3 in parallel for the input ports 300-1 to 300-3, and each buffer 500 includes a corresponding input port 300-1 to 300-1.
  • the data input from 300-3 via the input paths 300A to 300C is stored.
  • the buffers 500-1 to 500-3 are not distinguished, they are simply referred to as the buffer 500.
  • Examples of the buffer 500 include a volatile memory such as a RAM (Random Access Memory).
  • the buffer device 200 selects data to be output from the output target buffer 500 based on the arbitration result by the arbitration unit 660 and outputs the selected data to the output path 700A. That is, the data read from the output target buffer 500 is output from the output port 700.
  • the buffer device 200 includes write control pointers 500a-1 to 500a-3 and read control pointers 500b-1 to 500b-3 corresponding to the buffers 500, respectively.
  • the write control pointers 500a-1 to 500a-3 and the read control pointers 500b-1 to 500b-3 are not distinguished, they are simply referred to as the write control pointer 500a and the read control pointer 500b, respectively.
  • the write control pointer 500a and the read control pointer 500b are denoted as WP and RP in FIG. 16, respectively.
  • the write address of the buffer 500 is recorded as a pointer value, and the input data to the buffer 500 is written at the address position indicated by the pointer value of the corresponding write control pointer 500a.
  • the write control pointer 500a increments the corresponding pointer value every time input data is written to the corresponding buffer 500.
  • the read address of the output data from the buffer 500 is recorded as a pointer value, and the data stored in the buffer 500 is read from the address position indicated by the pointer value of the corresponding read control pointer 500b. .
  • the read control pointer 500b increments its own pointer value every time output data is read from the corresponding buffer 500.
  • the arbitration unit 660 adjusts the read timing of data from the buffer 500 and selects (arbitrates) the buffer 500 to be read.
  • the arbitration unit 660 outputs a control signal that causes the selector 630 to select the buffer 500 to be read as an arbitration result at each read timing. Note that the arbitration unit 660 selects the buffer 500 to be read using, for example, an LRU (Least Recently Used) method or a round robin method.
  • LRU Least Recently Used
  • the selector 630 reads output data from the address position indicated by the pointer value of the read control pointer 500b corresponding to the buffer 500 to be read based on the arbitration result by the arbitration unit 660, and outputs it to the output path 700A.
  • the input ports 300-1 to 300-3 and the output port 700 are connected to, for example, an information processing apparatus such as a server, a system board (SB), and the like.
  • a buffer device 200 shown in FIG. 16 is provided for a crossbar chip (XB; Cross Bar: hereinafter referred to as XB) or the like in the information processing system 100-1 shown in FIG. 17 or the information processing system 100-2 shown in FIG. It is done.
  • buffer devices 200-1 to 200-4 respectively corresponding to the buffer device 200 are provided in the XB 120.
  • the output side of each of the buffer devices 200-1 to 200-4, that is, the output port 700 is connected to the corresponding SB 110-1 to 110-4, and the input side of each of the buffer devices 200-1 to 200-4, that is,
  • the input ports 300-1 to 300-3 are connected to SBs 110-1 to 110-4 other than the corresponding SB, respectively.
  • the SBs 110-1 to 110-4 are connected to each other via the XB 120 so that they can communicate with each other.
  • An information processing system 100-2 illustrated in FIG. 18 includes XBs 120-1 and 120-2 that are communicably connected to each other via a long-distance transmission path.
  • the XB 120-1 includes SBs 110-1 to 110-3 that are communicatively connected to each other, and the XB 120-2 includes SBs 110-4 to 110-6 that are communicatively connected to each other.
  • the XB 120-2 includes buffer devices 200-1 to 200-4 respectively corresponding to the buffer device 200, like the XB 120 shown in FIG.
  • the XB 120-1 has the same configuration as the XB 120-2 and the XB 120 shown in FIG.
  • the output side of the buffer device 200-1 in the XB 120-2 is connected to the XB 120-1 via a long-distance transmission path, and the output side of each of the buffer devices 200-2 to 200-4 is Are connected to the corresponding SBs 110-4 to 110-6.
  • the input side of the buffer device 200-1 in the XB 120-2 is connected to each of the SBs 110-4 to 110-6.
  • the input side of each of the buffer devices 200-2 to 200-4 in the XB 120-2 is connected to the XB 120-1 via a SB 110-4 to 110-6 other than the corresponding SB and a long distance transmission path. .
  • the SBs 110-1 to 110-3 and the SBs 110-4 to 110-6 are XB 120-1, long-distance transmission paths. , And XB 120-2 so that they can communicate with each other.
  • an empty FIFO queue for storing empty FIFO (First In, First Out) numbers is provided, and when the FIFO indicated by the write pointer runs out of capacity, the empty FIFO number is read from the empty FIFO queue to the write pointer.
  • FIFO First In, First Out
  • the capacity of the reception buffer is greatly affected by the transmission distance.
  • a technique for preventing the reception buffer from overflowing a technique in which a reception buffer or a reception-side device connected to the reception buffer transmits a busy signal to the transmission-side device is employed.
  • the transmission side device receives the busy signal, the transmission side device suppresses data transmission.
  • the longer the transmission distance the longer it takes for the transmission side device to receive the busy signal. It takes time for the device to suppress data transmission.
  • the reception buffer used for data transmission is required to accumulate more data as the transmission distance is longer, that is, to be able to store more data. That is, it can be said that securing the capacity of a reception buffer used in long-distance transmission is one of the important problems in long-distance transmission.
  • a technique for securing the capacity of the reception buffer there is a technique including an empty FIFO queue for storing the above-described empty FIFO number.
  • the writing means writes a dedicated flag or a free FIFO number in the FIFO that has been written so far when using the free FIFO. Work is necessary.
  • the writing means and the reading means need to perform processing for rewriting the write pointer and the read pointer based on the presence / absence of a dedicated flag and the buffer number at the time of writing and reading, respectively.
  • one of the objects of the present case is to easily secure the buffer capacity in the buffer device with a simple configuration.
  • the present invention is not limited to the above-described object, and other effects of the present invention can be achieved by the functions and effects derived from the respective configurations shown in the embodiments for carrying out the invention which will be described later. It can be positioned as one of
  • the buffer device of the present invention includes a plurality of input ports, a plurality of buffers to which information input from each of the plurality of input ports is written, and at least one output port to which information read from the buffer is output.
  • a buffer device comprising: a buffer device, wherein when information is input from an input port assigned to a predetermined buffer group of the plurality of buffers, the buffer is based on information indicating a write position in the buffer of the buffer group; An input for writing the input information to a buffer to be written selected from a group and switching the buffer to be written to another buffer in the buffer group according to the information indicating the writing position A switching unit and a buffer to be read selected based on information indicating a reading position in the buffer of the buffer group; From one in which an output controller for outputting to the output port reads information.
  • the buffer control device of the present case includes the input control unit and the output control unit in the buffer device. Furthermore, the buffer control method of the present invention includes a plurality of input ports, a plurality of buffers to which information input from each of the plurality of input ports is written, and at least one output to which information read from the buffers is output.
  • a buffer control method in a buffer device comprising a port, wherein when information is input from an input port assigned to a predetermined buffer group of the plurality of buffers, a write position in the buffer of the buffer group is determined. Based on the indicated information, a write target buffer is selected from the buffer group, the input information is written to the selected write target buffer, and the write position is determined according to the information indicating the write position.
  • the buffer to be loaded is switched to another buffer in the buffer group, and the reading position in the buffer of the buffer group Based on the information indicating to select a buffer to be read from the buffer group, from the selected read target buffer, and outputs to the output port reads information.
  • the buffer capacity of the buffer device can be easily secured with a simple configuration.
  • FIG. 1 is a diagram illustrating a configuration example of a buffer device 2 according to one embodiment.
  • the buffer device 2 includes a plurality of, for example, three input ports 3-1 to 3-3, an input control unit 4, a plurality of, for example, three buffers 5-1 to 5-3, and an output control unit 6. And an output port 7.
  • the input ports 3-1 to 3-3 are simply referred to as the input port 3
  • the buffers 5-1 to 5-3 are simply referred to as the buffer 5.
  • the buffer device 2 is a device that relays data such as packets transmitted between external devices (not shown) such as information processing devices such as servers and SB, that is, information.
  • external devices such as information processing devices such as servers and SB
  • an external device is simply referred to as an external device.
  • Each of the input ports 3 is a port that receives data input from the transmission-side external device to the buffer device 2, and is connected to the transmission-side external device via a transmission path.
  • the data input to the input ports 3-1 to 3-3 are input to the input control unit 4 via the input paths 3A to 3C, respectively.
  • the input paths 3A to 3C are paths in which one end is connected to the input ports 3-1 to 3-3 and the other end is connected to the input control unit 4.
  • the buffer 5 is a storage device that is provided in parallel for each of the input ports 3-1 to 3-3, and data input from each of the input ports 3 is written via the input control unit 4.
  • the data written in the buffer 5 is read by the output control unit 6 and output from the output port 7 via the output path 7A.
  • a volatile memory such as a RAM can be cited.
  • the output port 7 is at least one port that outputs the data read from the buffer 5 by the output control unit 6 from the buffer device 2 to the external device on the reception side, and is connected to the external device on the reception side through the transmission path. Is done.
  • the output path 7 ⁇ / b> A is a path having one end connected to the output control unit 6 and the other end connected to the output port 7.
  • the input control unit 4 and the output control unit 6 logically combine the operation of performing a plurality of inputs and one output and the plurality of buffers 5 to obtain one input and one output.
  • the operation to be performed can be switched and operated.
  • an operation in which the buffer device 2 performs multiple inputs and 1 output is referred to as normal operation
  • an operation in which the buffer device 2 performs 1 input and 1 output is referred to as combined operation.
  • the combined operation is one of the operation modes of the buffer device 2 performed to secure the buffer capacity for data transmission.
  • the input control unit 4 controls the input port 3 and the buffer 5 in the normal operation.
  • the correspondence relationship is switched to a predetermined correspondence relationship.
  • Buffer resources provided corresponding to the unused input ports 3-1 to 3-3 are unused areas.
  • the buffer 5 of the unused area is utilized to secure a buffer capacity that allows long-distance transmission, for example, in the buffer device 2 in the combined operation.
  • the input control unit 4 is a predetermined combination buffer (a logical combination of a part or all of the buffers 5 and the data input from the specific input port 3. Buffer group) 50 is written.
  • the combined buffer 50 illustrated in FIG. 1 includes all the buffers 5 among the buffers 5-1 to 5-3. Further, in the coupling buffer 50 illustrated in FIG. 1, the input port 3-1 is assigned as a specific input port. That is, in the combined operation of the buffer 5, the data input from the input port 3-1 which is a specific input port is sent to the buffers 5-1 to 5-3 constituting the combined buffer 50 by the input control unit 4. Written.
  • the input control unit 4 (an input switching unit 40 to be described later), when data is input from the input port 3-1 assigned to the combined buffer 50 in the combined operation, the buffers constituting the combined buffer 50 Based on the information indicating the write position in 5-1 to 5-3, the write target buffer 5 is selected from the combined buffer 50. Then, the input control unit 4 writes the data input from the input port 3-1 into the selected buffer 5 to be written.
  • the method of selecting the buffer 5 to be written based on the information indicating the writing position by the input control unit 4 will be described later with reference to FIG. 2 together with the detailed configuration of the input control unit 4.
  • the input control unit 4 writes the data input from the input ports 3-1 to 3-3 via the input paths 3A to 3C to the corresponding buffer 5 in the normal operation of the buffer device 2. Specifically, the input control unit 4 writes the data input from the input port 3-1 through the input path 3A in the buffer 5-1 during normal operation. Similarly, in a normal operation, the input control unit 4 writes data input from the input port 3-2 via the input path 3B to the buffer 5-2, and inputs data from the input port 3-3 via the input path 3C. The written data is written to the buffer 5-3.
  • the output control unit 6 selects the buffer 5 to be read from the combined buffer 50 based on the information indicating the reading position in the buffers 5-1 to 5-3 constituting the combined buffer 50 in the combined operation.
  • the output control unit 6 reads data from the selected read target buffer 5 and outputs the data to the output port 7.
  • a method of selecting the buffer 5 to be read based on the information indicating the reading position by the output control unit 6 will be described later with reference to FIG. 2 together with the detailed configuration of the output control unit 6.
  • the output control unit 6 selects the read target buffer 5 from the buffers 5-1 to 5-3, reads the data written in the selected read target buffer 5, and outputs it to the output port 7. Output.
  • the buffer device 2 illustrated in FIG. 1 functions as a reception buffer corresponding to one input and one output that outputs the data input to the input port 3-1 from the output port 7 in the combined operation.
  • the input control unit 4 and the output control unit 6 function as a buffer control device that controls writing and reading of data to and from the buffer 5 according to the operation mode of the buffer device 2.
  • FIG. 2 is a diagram showing a detailed configuration example of the buffer device 2 shown in FIG.
  • the buffer device 2 includes write control pointers 5a-1 to 5a-3 and read control pointers 5b-1 to 5b-3 corresponding to the buffers 5-1 to 5-3, respectively.
  • the write control pointers 5a-1 to 5a-3 and the read control pointers 5b-1 to 5b-3 are not distinguished, they are simply referred to as the write control pointer 5a and the read control pointer 5b, respectively.
  • the write control pointer 5a and the read control pointer 5b are denoted by WP and RP, respectively.
  • a write address indicating a write position to the corresponding buffer 5 is recorded as a pointer value in the write control pointer 5a, and input data to the buffer 5 is handled by the input control unit 4. It is written at the address position indicated by the pointer value of the write control pointer 5a.
  • the write control pointer 5a changes, for example, increments its own pointer value each time input data is written to the corresponding buffer 5.
  • a read address indicating a read position of output data from the corresponding buffer 5 is recorded as a pointer value in the read control pointer 5b.
  • the output data from the buffer 5 is It is read from the address position indicated by the pointer value of the read control pointer 5b.
  • the read control pointer 5b changes, for example, increments its own pointer value each time output data is read from the corresponding buffer 5.
  • the input control unit 4 includes an input switching unit 40 and an input setting unit 46.
  • the input setting unit 46 transfers the data input from the input ports 3-1 to 3-3 to the input switching unit 40 via the corresponding input paths 3A to 3C in both normal operation and combined operation. Output.
  • the input setting unit 46 transmits the input data to the input switching unit 40 via the combined path 3D. Output.
  • the input switching unit 40 writes the data input from the input setting unit 46 via the input paths 3A to 3C to the corresponding buffers 5-1 to 5-3. Further, the input switching unit 40 writes the data input from the input setting unit 46 via the combined path 3D in the combined operation to the write target buffer 5 in the combined buffer 50.
  • the input control unit 4 uses the input switching unit 40 and the input setting unit 46 to store the data input from the input ports 3-1 to 3-3 via the input paths 3A to 3C in the normal operation. Write to 5.
  • the input control unit 4 writes the data input from the specific input port 3 through the combined path 3D to the write target buffer 5 in the combined buffer 50.
  • the input setting unit 46 includes a setting register (second register) 47 and a selection unit 48.
  • the setting register 47 sets and holds information indicating a specific input port 3 assigned to the combined buffer 50, that is, specific input paths 3A to 3C, for example, in the initial setting of the combined operation.
  • the setting register 47 holds information indicating the input port 3-1 as the specific input port 3.
  • the selection unit 48 selects the input port 3 assigned to the combined buffer 50 from the plurality of input ports 3-1 to 3-3 based on the information held in the setting register 47, and selects the selected input. Data input from the port 3 is output to the input switching unit 40 via the coupling path 3D.
  • the selection unit 48 includes a selector 48a and a decoder 48b.
  • the decoder 48b sends a control signal (selection signal) to the selector 48a so as to select a path corresponding to the specific input port 3 assigned to the coupling buffer 50. Output.
  • the decoder 48b is denoted as DEC in FIG.
  • the selector 48a selects the path selected by the control signal from the decoder 48b, that is, the path corresponding to the input port 3-1, from the plurality of paths connected to the input side in the combined operation. Then, the selector 48a outputs the data input from the input port 3-1 through the selected path to the combined path 3D.
  • the specific input port 3 assigned to the combination buffer 50 is determined based on information such as a register value set in the setting register 47.
  • the setting in the setting register 47 is determined by the connection topology between the XB to which the buffer device 2 of the present embodiment is applied and the peripheral SB or other XB or other LSI.
  • firmware When the connection topology is changed by changing the system configuration or the like, for example, firmware that monitors the system configuration to which the buffer device 2 is applied, the system administrator, etc. You can reset the information.
  • firmware and system administrators are collectively referred to as firmware. That is, the firmware can set a specific input port 3 in the setting register 47 when the buffer device 2 is used as a 1-input 1-output reception buffer due to a change in the system configuration.
  • the firmware resets the specific input port 3 set in the setting register 47 and sets the buffer device 2 It can be configured to perform normal operation.
  • the change of the setting value of the setting register 47 by the firmware can be similarly performed even when the system to which the buffer device 2 is applied is in operation.
  • the buffer device 2 or XB to which the buffer device 2 is applied is provided with a function of temporarily blocking data arriving at the buffer device 2 that changes the setting of the setting register 47, without bringing down the system.
  • the setting of the setting register 47 can be changed dynamically.
  • the input switching unit 40 switches the buffer 5 to be written to another buffer 5 in the combined buffer 50 according to the information indicating the writing position in the buffer 5 of the combined buffer 50.
  • the input switching unit 40 includes a lower bit pointer (first pointer) 41, an upper bit pointer (second pointer) 42, a first switching unit 43, and a threshold setting register 44.
  • the lower bit pointer 41 holds a first pointer value indicating a write position in the buffer 5 to be written in the combined buffer 50, that is, any one of the buffers 5 constituting the combined buffer 50. That is, the lower bit pointer 41 is a write control pointer that is commonly used by the buffers 5-1 to 5-3 constituting the combined buffer 50 in the combined operation.
  • the lower bit pointer 41 is expressed as lower bits in FIG.
  • the input switching unit 40 may include a write control pointer 41 similar to the write control pointer 5 a provided corresponding to the buffer 5 as the lower bit pointer 41, or the buffer 5-
  • the write control pointer 5a provided corresponding to any one of the buffers 1 to 5-3 may be diverted.
  • the lower bit pointer 41 will be described as a diversion of the write control pointer 5a-1 included in the buffer 5-1.
  • a broken-line arrow from the write control pointer 5a-1 to the lower bit pointer 41 indicates that the write control pointer 5a-1 is diverted as the lower bit pointer 41.
  • the lower bit pointer 41 designates a write position, that is, an address position when data input from a specific input port 3 is written to the write target buffer 5 in the combined operation. Further, the lower bit pointer 41 changes, for example, increments the first pointer value when data input from a specific input port 3 is written in the buffer 5 to be written in the combined operation.
  • the first bit value of the lower bit pointer 41 can be used in the buffer 5 by the lower bit pointer 41 when the upper limit of the usable address in the buffer 5 is exceeded. Reset to the initial value such as the lower limit of the address.
  • a threshold value indicating a state where a storage area such as a RAM constituting the buffer 5 is full, such as an upper limit of usable addresses in the buffer 5 is referred to as a first threshold value.
  • the lower bit pointer 41 for example, the write control pointer 5a-1 shown in FIG. 2 and each of the buffers 5 constituting the combined buffer 50 are connected via a line 41a.
  • the lower bit pointer 41 designates an address position at which data is written to the write target buffer 5 via the line 41a, or detects that data has been written as a trigger for incrementing the first pointer value. be able to.
  • write control pointers 5a those which are provided in the buffer 5 constituting the combined buffer 50 and are not used as the lower bit pointer 41 are set invalid in the initial setting of the combined operation.
  • the invalid state is maintained during the combined operation. That is, when the write control pointer 5a-1 is used as the lower bit pointer 41, the write control pointers 5a-2 and 5a-3 (not shown) are maintained in an invalid state in the combined operation, and the corresponding buffer 5-2 And 5-3 are not performed.
  • the upper bit pointer 42 is a pointer that holds a second pointer value that changes, for example, increments according to the first pointer value of the lower bit pointer 41.
  • the upper bit pointer 42 is represented as upper bits in FIG. Specifically, the upper bit pointer 42 increments the second pointer value, for example, when the first pointer value reaches the first threshold value in the combined operation.
  • the second pointer value held by the upper bit pointer 42 is a pointer value indicating a higher bit of the first pointer value held by the lower bit pointer 41.
  • the second pointer value is used by the first switching unit 43 to be described later to select the write target buffer 5 from the buffers 5-1 to 5-3 constituting the combined buffer 50.
  • the first switching unit 43 selects the buffer 5-1 when the second pointer value is “00” as the write target buffer 5, and the second pointer value is “01”.
  • the buffer 5-3 is selected. That is, the input switching unit 40 associates each successive second pointer value with each of the buffers 5-1 to 5-3 constituting the combined buffer 50, and sets the corresponding buffer 5 according to the second pointer value. Select as buffer 5 to be written.
  • the order of the buffer 5 selected as the write target buffer 5 can be arbitrarily determined by setting the second pointer value assigned to the buffer 5.
  • the upper bit pointer 42 resets the second pointer value to an initial value such as “00” which is the minimum value.
  • the second threshold value is, for example, the maximum value among the second pointer values indicating the buffers 5-1 to 5-3 constituting the combined buffer 50.
  • the second threshold value is the buffer 5-3. The second pointer value when is selected, that is, “10”. Therefore, in the upper bit pointer 42, the buffer 5 to be written is periodically selected from the buffers 5-1 to 5-3 constituting the combined buffer 50 in a predetermined order according to the second pointer value.
  • the upper bit pointer 42 is configured to suppress the output of the second pointer value to the first switching unit 43 in normal operation.
  • the upper bit pointer 42 is a second threshold value such as a predetermined pointer value indicating normal operation, for example, “11” not associated with the buffers 5-1 to 5-3 constituting the combined buffer 50 in normal operation.
  • a larger pointer value may be output to the first switching unit 43.
  • the threshold value setting register 44 is set and holds the first threshold value and the second threshold value in the initial setting of the combined operation.
  • the lower bit pointer 41 and the upper bit pointer 42 are based on the first threshold value and the second threshold value held in the threshold value setting register 44, respectively. Perform processing such as reset.
  • the first switching unit 43 switches the write target buffer 5 in the combined buffer 50 to another buffer 5 in the combined buffer 50 in accordance with the change in the second pointer value of the upper bit pointer 42 in the combined operation. Further, the first switching unit 43 writes the data input from the input port 3-1 at the write position indicated by the first pointer value in the buffer 5 to be written.
  • the first switching unit 43 includes selectors 43a to 43c and a decoder 43d corresponding to the input ports 3-1 to 3-3 and the buffers 5-1 to 5-3, respectively.
  • the decoder 43d is denoted as DEC in FIG.
  • the selectors 43a to 43c the corresponding input paths 3A to 3C are connected to the input side, and the coupling path 3D is connected to the input side, while the corresponding buffers 5-1 to 5-3 are connected to the output side. Is done.
  • the input path 3A corresponding to the input port 3-1 and the coupling path 3D are connected to the input side, while the buffer 5-1 is connected to the output side.
  • the input path 3B and the coupling path 3D corresponding to the input port 3-2 are connected to the input side, while the buffer 5-2 is connected to the output side.
  • the input path 3C and the coupling path 3D corresponding to the input port 3-3 are connected to the input side, and the buffer 5-3 is connected to the output side.
  • the decoder 43d selects the write target buffer 5 based on the second pointer value of the upper bit pointer 42, and writes the data input from the specific input port 3 to the write target buffer 5.
  • a control signal selection signal
  • the decoder 43d selects the buffer 5 corresponding to the second pointer value as the write target buffer 5 in the combined operation.
  • the decoder 43d outputs a control signal to the selectors 43a to 43c corresponding to the write target buffer 5 so as to select the coupling path 3D.
  • the decoder 43d does not select any of the corresponding input paths 3A to 3C and the combined path 3D for the selectors 43a to 43c corresponding to the buffer 5 that constitutes the combined buffer 50 other than the write target buffer 5. In this manner, control signals are output.
  • the decoder 43d selects the buffer 5-1 as the write target buffer 5 when the second pointer value is “00”, and the selector 43a corresponding to the buffer 5-1 A control signal indicating that the coupling path 3D is selected is output.
  • the decoder 43d outputs a control signal to the selectors 43b and 43c so as not to select any of the corresponding input paths 3B and 3C and the coupling path 3D.
  • the selector 43a selects the coupling path 3D selected by the control signal from the decoder 43d from the paths connected to the input side, and passes through the selected coupling path 3D to a specific input port 3, that is, the input port 3-1. Is input to the corresponding write target buffer 5-1.
  • the selectors 43b and 43c do not select any of the corresponding input paths 3B and 3C and the coupling path 3D based on the control signal from the decoder 43d, and do not select the corresponding paths to the buffers 5-2 and 5-3. Do not write data.
  • the decoder 43d selects the selector 43a when the second pointer value is “00”, selects the selector 43b when “01”, and selects the selector 43c when “10”. Control the control signal to select. That is, the selectors 43a to 43c for writing data input from the input port 3-1 via the coupling path 3D to the buffer 5 to be written are selected by the control of the control signal by the decoder 43d.
  • the input switching unit 40 holds information indicating a correspondence relationship between the above-described second pointer value and the buffers 5-1 to 5-3 selected as the write target buffer 5, that is, the selectors 43a to 43c.
  • a register or the like may be provided. In this register, for example, the correspondence between the second pointer value and the buffer 5, that is, the selectors 43a to 43c, is set in the initial setting of the combined operation.
  • the decoder 43d allows the selectors 43a to 43c to write the data input from the input ports 3-1 to 3-3 via the input paths 3A to 3C to the corresponding buffer 5.
  • a control signal is output for each. That is, in normal operation, the selectors 43a to 43c select the corresponding input paths 3A to 3C selected by the control signal from the decoder 43d from the paths connected to the input side. Then, the selectors 43a to 43c write the data input from the corresponding input ports 3-1 to 3-3 via the selected input paths 3A to 3C, respectively, to the corresponding buffers 5-1 to 5-3. .
  • the input switching unit 40 includes a valid / invalid flag for the path select based on the second pointer value by the decoder 43d, and switches the validation / invalidation of the selection of the selectors 43a to 43c based on the second pointer value. Can be managed. That is, the decoder 43d can switch between combined operation and normal operation according to the value of the valid / invalid flag.
  • the valid / invalid flag is set to be valid for the initial setting of the combined operation, and is set to be invalid for the initial setting of the normal operation.
  • the decoder 43d determines whether the second pointer value is not input from the upper bit pointer 42, or the second pointer value is a predetermined pointer such as “11” indicating normal operation. If it is a value, it may be determined that the operation is normal.
  • the output control unit 6 includes an output switching unit 60 and an arbitration unit 66.
  • the arbitration unit 66 adjusts the timing of reading data from the buffer 5 in both normal operation and combined operation.
  • the arbitration unit 66 selects the read target buffer 5 using, for example, the LRU method or the round robin method.
  • arbitration unit 66 outputs an instruction to read data written in buffer 5 to output switching unit 60 at each timing of reading data from buffer 5 in the combined operation.
  • the arbitration unit 66 is connected to, for example, a reception-side external device (not shown) connected from the output port 7 via a transmission path, and receives timing information from the reception-side external device.
  • the arbitration unit 66 adjusts the data read timing from the buffer 5 based on the input timing information.
  • the timing information includes, for example, an instruction to output data from the output port 7 at a constant time interval, and interruption and restart of data output from the output port 7 when the external device on the receiving side is busy. Instructions to show are included.
  • the arbitration unit 66 selects (arbitrates) the buffer 5 to be read in normal operation. Specifically, the arbitration unit 66 outputs an instruction to read the data written in the selected read target buffer 5 to the output switching unit 60 at each timing of reading data from the buffer 5 in normal operation. (Issue).
  • a line for incrementing a pointer value indicating a reading position in normal operation is provided for each of the reading control pointers 5b-1 to 5b-3 from the arbitrating unit 66. It is done. That is, the arbitration unit 66 increments the pointer value to the corresponding read control pointer 5b when reading data from the buffer 5 to be read in normal operation.
  • the output switching unit 60 selects the buffer 5 to be read from the buffer 5 constituting the combined buffer 50 based on the data read instruction input from the arbitration unit 66, and receives the data from the selected buffer 5. Read and output to the output port 7 via the output path 7A. Further, in normal operation, the output switching unit 60 reads data from the read target buffer 5 based on the data read instruction input from the arbitration unit 66 and outputs the data to the output port 7 via the output path 7A.
  • the output switching unit 60 includes a lower bit pointer (third pointer) 61, an upper bit pointer (fourth pointer) 62, a second switching unit 63, and a threshold setting register 64.
  • the lower bit pointer 61 holds a third pointer value indicating a reading position in the buffer 5 to be read out of the combined buffer 50. That is, the lower bit pointer 61 is a read control pointer that is commonly used by the buffers 5-1 to 5-3 constituting the combined buffer 50 in the combined operation.
  • the lower bit pointer 61 is represented as lower bits in FIG.
  • the output switching unit 60 may include a read control pointer 61 similar to the read control pointer 5b provided corresponding to the buffer 5 as the lower bit pointer 61, or the buffers 5-1 to 5-1 constituting the combined buffer 50.
  • the read control pointer 5b provided corresponding to any of the buffers 5-5 may be diverted.
  • the lower bit pointer 61 is described as a diversion of the read control pointer 5b-1 included in the buffer 5-1.
  • a broken-line arrow from the read control pointer 5b-1 to the lower bit pointer 61 indicates that the read control pointer 5b-1 is diverted as the lower bit pointer 61.
  • the lower bit pointer 61 receives a read instruction from the arbitration unit 66 and designates a read position, that is, an address position when reading data from the buffers 5-1 to 5-3 constituting the combined buffer 50. . Further, the lower bit pointer 61 has a third pointer value when a read instruction is input from the arbitration unit 66 or data is read from the read target buffer 5 by the second switching unit 63 in the combined operation. Is changed, for example, incremented.
  • the lower bit pointer 61 uses the address that can be used in the buffer 5. It is reset to the initial value such as the lower limit of.
  • the lower bit pointer 61 for example, the read control pointer 5b-1 shown in FIG. 2, and each of the buffers 5 constituting the combined buffer 50 are connected via a line 61a.
  • the lower bit pointer 61 designates an address position from which data is read from the read target buffer 5 via the line 61a, or detects that data has been read as a trigger for incrementing the third pointer value. can do.
  • the read control pointers 5b those provided in the buffer 5 constituting the combined buffer 50 and not used as the lower bit pointer 61 are set invalid in the initial setting of the combined operation.
  • the invalid state is maintained during the combined operation. That is, when the read control pointer 5b-1 is used as the lower bit pointer 61, the read control pointers 5b-2 and 5b-3 (not shown) are maintained in an invalid state in the combined operation, and the corresponding buffers 5-2 and 5 No operation is performed when data is read from -3.
  • the upper bit pointer 62 is a pointer that holds a fourth pointer value that changes, for example, increments according to the third pointer value of the lower bit pointer 61.
  • the upper bit pointer 62 is represented as upper bits in FIG. Specifically, the upper bit pointer 62 increments the fourth pointer value, for example, when the third pointer value reaches the first threshold value in the combined operation. In other words, it can be said that the fourth pointer value held by the upper bit pointer 62 is a pointer value indicating a higher bit of the third pointer value held by the lower bit pointer 61.
  • the fourth pointer value is used by the second switching unit 63, which will be described later, to select the buffer 5 to be read from the buffers 5-1 to 5-3 constituting the combined buffer 50.
  • the second switching unit 63 selects the buffer 5-1 when the fourth pointer value is “00” and the fourth pointer value is “01” as the buffer 5 to be read.
  • the buffer 5-2 is selected and the fourth pointer value is “10”
  • the buffer 5-3 is selected. That is, the output switching unit 60 associates each of the consecutive fourth pointer values with each of the buffers 5-1 to 5-3 constituting the combined buffer 50, and sets the corresponding buffer 5 according to the fourth pointer value. It is selected as the buffer 5 to be read.
  • the order of the buffer 5 selected as the read target buffer 5 can be arbitrarily determined by setting the fourth pointer value assigned to the buffer 5.
  • the fourth pointer value is reset to an initial value such as “00”, which is the minimum value, by the upper bit pointer 62 when the second threshold value is exceeded. Is done.
  • the buffer 5 to be read is periodically selected from the buffers 5-1 to 5-3 constituting the combined buffer 50 in a predetermined order according to the fourth pointer value. Further, the upper bit pointer 62 may be configured to suppress the output of the fourth pointer value to the second switching unit 63 in normal operation.
  • the threshold setting register 64 sets and holds the first threshold value and the second threshold value in the initial setting of the combined operation.
  • the lower bit pointer 61 and the upper bit pointer 62 are respectively used to increment the third pointer value and the fourth pointer value based on the first threshold value and the second threshold value held in the threshold setting register 64 in the combined operation. Perform processing such as reset.
  • the second switching unit 63 switches the buffer 5 to be read in the combined buffer 50 to another buffer 5 in the combined buffer 50 in accordance with the change in the fourth pointer value of the upper bit pointer 62.
  • the second switching unit 63 reads data from the reading position indicated by the third pointer value in the buffer 5 to be read and outputs the data to the output port 7.
  • the second switching unit 63 includes a selector 63a and a decoder 63b.
  • the decoder 63b is denoted as DEC in FIG.
  • the selector 63a the read paths 6A to 6C corresponding to the buffers 5-1 to 5-3 are connected to the input side, while the output path 7A is connected to the output side.
  • the decoder 63b selects the buffer 5 to be read based on the fourth pointer value of the upper bit pointer 62, and controls the selector 63a so as to read data from the buffer 5 to be read. Select signal).
  • the decoder 63b selects the buffer 5 corresponding to the fourth pointer value as the read target buffer 5 in the combined operation. Then, the decoder 63b outputs a control signal to the selector 63a so as to select the read paths 6A to 6C connected to the buffer 5 to be read. For example, in this embodiment, the decoder 63b selects the buffer 5-1 as the buffer 5 to be read when the fourth pointer value is “00”, and selects the read path 6A for the selector 63a. The control signal shown is output.
  • the selector 63a selects the read path 6A selected by the control signal from the decoder 63b from the paths connected to the input side, reads the data from the buffer 5 to be read through the selected read path 6A, Output to the output path 7A connected to the output side. Even when the fourth pointer value is “01” or “10” and the buffer 5-2 or 5-3 is selected as the read target buffer 5 by the decoder 63b, the processing of the decoder 63b and the selector 63a is as follows. This is the same as when the fourth pointer value is “00”.
  • the decoder 63b selects the read path 6A when the second pointer value is “00”, selects the read path 6B when “01”, and reads when it is “10”.
  • the control signal output to the selector 63a is controlled so as to select the path 6C. That is, the read paths 6A to 6C for reading data from the buffer 5 to be read are selected by the control of the control signal by the decoder 63b.
  • the output switching unit 60 holds information indicating a correspondence relationship between the above-described fourth pointer value and the buffers 5-1 to 5-3 selected as the read target buffer 5, that is, the read paths 6A to 6C.
  • a register or the like may be provided. In this register, for example, the correspondence between the fourth pointer value and the buffer 5, that is, the read paths 6A to 6C is set in the initial setting of the combined operation.
  • the decoder 63b is connected to the arbitration unit 66, and in normal operation, when a read instruction designating the read target buffer 5 is input from the arbitration unit 66, the decoder 63b reads the data from the read target buffer 5.
  • a control signal (selection signal) is output to 63a. That is, in normal operation, the selector 63a selects the read paths 6A to 6C selected by the decoder 63b from the paths connected to the input side according to the control signal from the decoder 63b based on the read instruction from the arbitration unit 66. select.
  • the selector 63a reads data from the buffer 5 to be read through the selected read paths 6A to 6C, and outputs the data to the output path 7A connected to the output side.
  • the output switching unit 60 includes a valid / invalid flag for the path selection based on the fourth pointer value by the decoder 63b, and validates the selection of the selector 63a based on the fourth pointer value. Can manage / invalidation switching. That is, the decoder 63b can switch between the combined operation and the normal operation according to the value of the valid / invalid flag.
  • the valid / invalid flag is set to be valid for the initial setting of the combined operation, and is set to be invalid for the initial setting of the normal operation.
  • the decoder 63b receives a case where the fourth pointer value is not input from the upper bit pointer 62 or a read instruction designating the read target buffer 5 from the arbitration unit 66. It may be determined that the operation is normal.
  • the arbitration unit 66 outputs, to the selector 63a, read paths 6A to 6C corresponding to the read target buffer 5 instead of outputting information specifying the read target buffer 5 to the decoder 63b.
  • a control signal may be output so as to select.
  • FIG. 3 is a flowchart for explaining an initial setting procedure of normal operation and combined operation by the buffer device 2 of the present embodiment.
  • FIG. 4 is a flowchart for explaining an operation example in the combined operation by the input control unit 4 of the buffer device 2 of the present embodiment.
  • FIG. 5 is an operation in the combined operation by the output control unit 6 of the buffer device 2 of the present embodiment. It is a flowchart explaining an example.
  • FIG. 6 is a diagram for explaining an operation example in the combined operation of the buffer device 2 shown in FIG. First, an initial setting procedure in the buffer device 2 as an example of the present embodiment will be described with reference to FIG. First, it is determined by the firmware whether or not the buffer device 2 is used as a reception buffer for data transmission with one input and one output, that is, whether or not to perform a combined operation (step S1). This determination is made according to the connection topology for each buffer device 2 that functions as an output buffer mechanism provided in XB or the like in the system.
  • step S1 by the firmware may be performed while the system is stopped, or may be performed by temporarily blocking data input to the buffer device 2 during system operation. If it is determined in step S1 that the buffer device 2 is used as a reception buffer for data transmission with one input and one output (Yes route in step S1), the buffer device is used as an initial setting for combined operation by the firmware. An input port 3 to which data is input when 2 performs one input and one output is specified. Then, information indicating the specified input port 3 is set in the setting register 47 by the firmware, and the specified input port 3 is fixedly used in the combined operation (step S2). That is, the coupling path 3D for outputting the data input from the specific input port 3 to the input switching unit 40 is validated by the firmware.
  • the valid / invalid flag of the input control unit 4 and the output control unit 6 is set to be valid by the firmware (step S3). That is, the path selection by the second and fourth pointer values by the decoders 43d and 63b, that is, the selection of the selectors 43a to 43c based on the second pointer value and the selection of the reading paths 6A to 6C based on the fourth pointer value are performed. Enabled.
  • the lower bit pointers 41 and 61 are diverted from the write control pointer 5a and the read control pointer 5b, the lower bit pointers for the diverted write control pointer 5a and read control pointer 5b are used by the firmware. Settings for use as 41 and 61 are validated. Further, the write control pointer 5a and the read control pointer 5b that are not diverted are invalidated by the firmware.
  • Step S4 the buffer device 2 performs a coupling operation, and performs control of writing data input from a specific input port 3 to the coupling buffer 50 and control of reading data from the coupling buffer 50.
  • Step S4 An example of the write control operation in step S4 will be described later with reference to steps S8 to S14 in FIG. 4 and FIG. 6, and an example of the read control operation will be described with reference to steps S15 to S21 in FIG. Reference will be made later.
  • step S1 determines whether the buffer device 2 is not used as a reception buffer for data transmission with one input and one output (No route in step S1).
  • the firmware performs initial setting for normal operation.
  • the value set in the setting register 47 is reset (step S5). That is, the coupling path 3D is invalidated by the firmware, and all the input ports 3 are set to be usable.
  • the valid / invalid flag of the input control unit 4 and the output control unit 6 is set to invalid by the firmware (step S6). That is, the path selection by the second and fourth pointer values by the decoders 43d and 63b, that is, the selection of the selectors 43a to 43c based on the second pointer value and the selection of the reading paths 6A to 6C based on the fourth pointer value are performed. It is invalidated.
  • step S6 When the processing in step S6 is performed, in the buffer device 2, as a normal operation, data input from the input port 3 via the input paths 3A to 3C is controlled by the decoder 43d with respect to the selectors 43a to 43c. 5 is written. In the buffer device 2, as a normal operation, data is read from the read target buffer 5 according to the read instruction by controlling the read paths 6A to 6C by the arbitrating unit 66 and the decoder 63b (step S7).
  • the input control unit 4 is in a state of waiting for input of data from the input port 3 (step S8).
  • the input control unit 4 indicates the first pointer value of the lower bit pointer 41 in the write target buffer 5 indicated by the second pointer value of the upper bit pointer 42.
  • Data is written at the address position (step S9).
  • data input from the input port 3-1 is input to the selector 48a of the selection unit 48, and is input to the first switching unit 43 via the coupling path 3D.
  • all the bits of the first pointer value and the second pointer value are “0”. Accordingly, the write target buffer 5 becomes the buffer 5-1 corresponding to the second pointer value “00”, and the input data from the coupling path 3D is transferred to the buffer 5-1 by the selector 43a selected by the decoder 43d. It is written (see (1) in FIG. 6).
  • the first pointer value is incremented when data is written to any one of the buffers 5-1 to 5-3 constituting the combined buffer 50 (step S10). Each time data is written to the buffer 5, it is determined by the lower bit pointer 42 whether or not the first pointer value exceeds the first threshold value (step S11). If it is determined that the first pointer value does not exceed the first threshold value (No route in step S11), the process waits for input of the next data, and proceeds to step S8.
  • step S11 if it is determined that the first pointer value has exceeded the first threshold value (Yes route in step S11), the buffer 5-1 is full, and the lower bit pointer 41 sets all the bits of the first pointer value. Reset to “0”. Further, the second pointer value of the upper bit pointer 42 is incremented (step S12). Further, every time the second pointer value is incremented, it is determined whether or not the second pointer value exceeds the second threshold value (step S13). If it is determined that the second pointer value does not exceed the second threshold value (No route in step S13), the process waits for input of the next data and proceeds to step S8.
  • the write target buffer 5-1 is switched to the buffer 5-2 corresponding to the second pointer value “01”. Accordingly, the input data from the coupling path 3D is written into the buffer 5-2 by the selector 43b selected by the decoder 43d (see (2) in FIG. 6).
  • the selector 43b selected by the decoder 43d
  • the write target buffer 5-2 is switched to the buffer 5-3 corresponding to the second pointer value “10”. Accordingly, the input data from the coupling path 3D is written into the buffer 5-3 by the selector 43c selected by the decoder 43d (see (3) in FIG. 6).
  • the first pointer value exceeds the first threshold value and the buffer 5-3 becomes full, all the bits of the first pointer value are reset to “0” and the second pointer value is incremented to “ 11 ”.
  • the second pointer value is reset to “00” by the upper bit pointer 42 (step S14), and the write target buffer 5- 3 switches to the buffer 5-1. Accordingly, the input data from the coupling path 3D is written into the buffer 5-1 by the selector 43a selected by the decoder 43d (see (1) in FIG. 6).
  • the input control unit 4 does not use the input paths 3A to 3C, but guides data from the specific input port 3 set in the setting register 47 to the combined path 3D. Also, the data input to the first switching unit 43 via the coupling path 3D is switched by the first switching unit 43 in accordance with changes in the first and second pointer values, and the buffer 5 to be written is switched. It is written to the combined buffer 50.
  • the output switching unit 60 is in a state of waiting for a reading instruction from the arbitrating unit 66 (step S15).
  • the output control unit 6 causes the address position indicated by the third pointer value of the lower bit pointer 61 in the buffer 5 to be read indicated by the fourth pointer value of the upper bit pointer 62. From this, data is read out (step S16).
  • the third pointer value is incremented by the lower bit pointer 61 when a read instruction is input from the arbitration unit 66 (step S17). Each time the third pointer value is incremented, the lower bit pointer 62 determines whether or not the third pointer value exceeds the first threshold value (step S18). If it is determined that the third pointer value does not exceed the first threshold value (No route in step S18), the next read instruction is waited for, and the process proceeds to step S15.
  • step S18 if it is determined that the third pointer value has exceeded the first threshold value (Yes route in step S18), the data is read to the end of the data storage area of the buffer 5-1, and the lower bit pointer 61 As a result, all the bits of the third pointer value are reset to “0”. Further, the fourth pointer value of the upper bit pointer 62 is incremented (step S19).
  • step S20 it is determined whether or not the fourth pointer value exceeds the second threshold value. If it is determined that the fourth pointer value does not exceed the second threshold value (No route in step S20), the next read instruction is waited for, and the process proceeds to step S15. As the fourth pointer value is incremented, the buffer 5-1 to be read is switched to the buffer 5-2 corresponding to the fourth pointer value “01”. Accordingly, the data written in the buffer 5-2 is read through the read path 6B by the selector 63a to which the control signal from the decoder 63b is input (see (5) in FIG. 6).
  • the third pointer value exceeds the first threshold value and data is read to the end of the data storage area of the buffer 5-2, all the bits of the third pointer value are reset to “0”.
  • the fourth pointer value is incremented.
  • the buffer 5-3 to be read is switched to the buffer 5-3 corresponding to the second pointer value “10”. Accordingly, the data written in the buffer 5-3 is read through the read path 6C by the selector 63a to which the control signal from the decoder 63b is inputted (see (6) in FIG. 6).
  • the third pointer value exceeds the first threshold value and data is read to the end of the data storage area of the buffer 5-3, all the bits of the third pointer value are reset to “0”.
  • the fourth pointer value is incremented to “11”.
  • the fourth pointer value is reset to “00” by the upper bit pointer 62 (step S21), and the read target buffer 5-3 Is switched to the buffer 5-1. Accordingly, the data written in the buffer 5-1 is read through the read path 6A by the selector 63a to which the control signal from the decoder 63b is input (see (4) in FIG. 6).
  • the data written to the combined buffer 50 is switched by the output control unit 6 in accordance with changes in the third and fourth pointer values, and the buffer 5 to be read is switched, and the corresponding read paths 6A to 6C are switched. And output to the output port 7.
  • the input control unit 4 and the output control unit 6, which are buffer control devices, are provided to the input control unit 4 and the output control unit 6.
  • the combination buffer 50 can be assigned to the specific input port 3 simply by performing the setting for performing the combination operation. That is, according to the buffer device 2, the buffer structure for selecting the input data from the plurality of input ports 3 and outputting it to the output path 7 can be easily switched to one FIFO structure.
  • the buffer device 2 by providing a switching mechanism with the input control unit 4 and the output control unit 6 for the buffer devices of the plurality of input ports 3 and at least one output port 7, one-to-one transmission over a longer distance than before is possible. become. Therefore, according to the buffer device 2 as an example of the present embodiment, by providing a simple input / output port switching mechanism, the buffer device 2 can be used for long distance transmission, for example, with a simple configuration and simple control. The buffer capacity can be easily secured, and data transmission with one input and one output over a longer distance than before can be performed.
  • FIG. 7 is a diagram illustrating a configuration example of the information processing system 1 according to the present embodiment.
  • the direction of the arrow in FIG. 7 indicates the data transmission direction.
  • FIG. 7 for simplification of the drawing, the internal configuration of the XB 12-1 and the partial configuration of the buffer devices 2-1 to 2-4 of the XB 12-2 are omitted.
  • the XB 120 shown in FIG. 17 is configured as a dedicated chip in which the input ports 300-1 to 300-3 and the buffers 500-1 to 500-3 in the buffer devices 200-1 to 200-4 are associated in advance. Often.
  • the XBs 120-1 and 120-2 shown in FIG. 18 described above have the same configuration as the XB 120 shown in FIG. 17, but the SBs 110-4 to 110-6 shown in FIG. 18 are buffer devices 200-2 to 200-4. Are connected so that they can communicate with each other. That is, the communication between the SBs 110-1 to 110-3 and the communication between the SBs 110-4 to 110-6 do not go through the XBs 120-1 and 120-2, respectively, but the SBs 110-1 to 110-3 that are separated from each other. And communication between the SBs 110-4 to 110-6 are performed via the XBs 120-1 and 120-2.
  • the buffers D, E, G, I, K, and L in the buffer devices 200-2 to 200-4 shown in FIG. 18 become unused buffers in the XBs 120-1 and 120-2.
  • sharing of parts has been promoted in the field of information processing systems for reasons such as cost reduction.
  • either of the information processing systems 100-1 and 100-2 shown in FIGS. Even in the configuration, there is a desire to use the same XB chip.
  • an LSI Large Scale Integration
  • the information processing system 1 as an example of this embodiment illustrated in FIG. 7 includes SBs 11-1 to 11-6, XB 12-1, and XB 12-1 having the same connection relationship as the information processing system 100-2 illustrated in FIG. 12-2.
  • the XB 12-2 includes buffer devices 2-1 to 2-4 respectively corresponding to the buffer device 2 according to the present embodiment.
  • the XB 12-1 has the same configuration as the XB 12-2, although not shown in FIG. As shown in FIG. 7, the output side of the buffer device 2-1 in the XB 12-2, that is, the output port 7 (not shown) is connected to the XB 12-1 via a long-distance transmission path, and each of the buffer devices 2-2 to 2 is connected.
  • the output side of -4 is connected to the corresponding SBs 11-4 to 11-6.
  • the input side of the buffer device 2-1 in the XB 12-2, that is, the input ports 3-1 to 3-3 (not shown) are connected to the SBs 11-4 to 11-6, respectively, and the buffer devices 2-2 to 2-
  • the input side of 4 is connected to the XB 12-1 via a long distance transmission path.
  • the buffer device 2-2 receives the data input from the XB 12-1 through the long-distance transmission path and the specific input port 3, and the buffers D ⁇ F can be written.
  • the buffer devices 2-3 and 2-4 receive the data input from the XB 12-1 via the long distance transmission path and the specific input port 3, and the buffers G to I and J configured as the coupling buffer 50 are used. ⁇ L can be written respectively.
  • the buffer device 2 according to the present embodiment As described with reference to FIG. 7, by using the buffer device 2 according to the present embodiment, for example, the information processing systems 100-1 and 100-2 shown in FIGS. Can be controlled by the same XB chip. Therefore, according to the buffer device 2 according to the present embodiment, in the information processing system, it is possible to use an LSI more versatile than before with a simple configuration and simple control. That is, the buffer device 2 according to the present embodiment is particularly effective when applied to XB chips having various configurations.
  • the first and third positions held by the lower bit pointers 41 and 61 are the data write position and the data read position in the buffer 5.
  • the buffer 5 to be written and read is selected according to the second and fourth pointer values held by the upper bit pointers 42 and 62.
  • the first switching unit 43 switches the writing target buffer 5 to another buffer 5 of the combined buffer 50 according to the information indicating the writing position, and the second switching unit 63 reads the reading target.
  • the other buffer 5 is switched to the other buffer 5 in the combined buffer 50.
  • the input setting unit 46 of the buffer device 2 information indicating the specific input port 3 allocated to the combined buffer 50 is held by the setting register 47, and a plurality of selection units 48 can store a plurality of information. Data input from a specific input port 3 among the input ports 3 is output to the input switching unit 40.
  • the input port 3 assigned to the coupling buffer 50 can be determined by simple control that simply sets information indicating the specific input port 3 in the setting register 47. Further, the buffer 5 constituting the combined buffer 50 and the input port 3 allocated to the combined buffer 50 can be set and updated by firmware monitoring the buffer device 2.
  • the setting of the coupling buffer 50 and the specific input port 3 by the firmware is changed, so that the system configuration can be changed flexibly. be able to. Even when the information processing system 1 to which the buffer device 2 is applied is in operation, the setting can be dynamically changed without bringing down the system.
  • the buffer device 2 as an example of the present embodiment configured as described above can function as a reception buffer that performs one input and one output using a specific one input port 3 in combined operation. it can. However, depending on the configuration of the information processing system 1, that is, the connection topology, data transmission may be performed using a smaller number of input ports 3 than the normal operation among the input ports 3 of the buffer device 2.
  • the firmware selects whether to perform normal operation using all the input ports 3 or combined operation using only one input port 3 in the buffer device 2 described above. Will do.
  • the firmware selects the normal operation in the above-described buffer device 2 while some of the input ports 3 and the buffers 5 are not used. It will be.
  • the buffer device 2 even when a number m of input ports 3 and buffers 5 smaller than the number n of input ports 3 in the buffer device 2 are used, the plurality of buffers 5 are logically arranged. Combined, it can function as a receive buffer that performs m inputs and 1 output.
  • the operation of performing m input and 1 output is referred to as mixed operation.
  • the buffer device 2 according to this modification will be described with reference to FIGS.
  • FIG. 8 is a diagram illustrating a modification of the configuration of the buffer device 2 according to an embodiment.
  • 9 and 10 are diagrams showing examples of path selection in the comparison circuits 43e and 63c of the buffer device 2 of the present modification.
  • FIG. 11 is a flowchart for explaining an initial setting procedure of normal operation, combined operation, and mixed operation by the buffer device 2 of the present modification.
  • FIG. 12 is a flowchart for explaining an operation example in the mixed operation by the input control unit 4 of the buffer device 2 of the present modification.
  • FIG. 13 shows an operation in the mixed operation by the output control unit 6 of the buffer device 2 of the present modification. It is a flowchart explaining an example.
  • 14 and 15 are diagrams for explaining an operation example in the mixed operation of the buffer device 2 shown in FIG.
  • the buffer device 2 according to this modification shown in FIG. 8 First, a configuration example of the buffer device 2 according to this modification shown in FIG. 8 will be described.
  • the input port 3-3 is not used, and the data input from the input port 3-1 by the input control unit 4 is selectively sent to the buffers 5-1 and 5-3.
  • data input from the input port 3-2 is written to the buffer 5-2 in the same manner as in normal operation.
  • the combined buffer 50 is configured by the buffers 5-1 and 5-3. Further, in the buffer device 2 according to this modification, the output controller 6 selectively reads out data from the buffers 5-1 and 5-3 and the buffer 5-2 that constitute the combined buffer 50, and outputs the data. Output from port 7.
  • the input switching unit 40 of the input control unit 4 includes a multi-path setting register 45, and the first switching unit 43 includes a comparison circuit 43e instead of the decoder 43d.
  • the output switching unit 60 of the output control unit 6 includes a multi-path setting register 65, and the second switching unit 63 includes a comparison circuit 63c instead of the decoder 63b.
  • the arbitration unit 66 according to the present modification outputs a read instruction designating the read target buffer 5 to the output switching unit 60 in the mixed operation. That is, the arbitration unit 66 according to the present modification selects the output switching unit 60 at each timing of reading data from the buffer 5 in the same manner as the arbitration unit 66 in the normal operation of the buffer device 2 shown in FIG. The instruction to read the data written in the read target buffer 5 is output (issued).
  • the buffer device 2 according to this modification is different from the buffer device 2 shown in FIG. 2 in the above-described points, but the other configurations are the same or substantially the same.
  • the lower bit pointers 41 and 61 actually indicate lines 41a and 61a for designating the write and read positions of the buffer 5 constituting the combined buffer 50, respectively.
  • the lower bit pointers 41 and 61 are connected to the buffer 5-2.
  • the lines 41a and 61a connecting the lower bit pointers 41 and 61 and the buffer 5-2 are omitted for convenience of explanation.
  • the line for the arbitration unit 66 to increment the read control pointer 5b of the buffer 5 in the normal operation actually includes the arbitration unit 66 and each of the read control pointers 5b-1 and 5b-3. Connecting.
  • the arbitrating unit 66 and the read control pointers 5b-1 and 5b-3 are connected. Lines to be connected are omitted.
  • the multiple path setting register 45 is a register that holds first buffer selection information corresponding to each of the buffers 5-1 to 5-3, that is, the selectors 43a to 43c.
  • the first buffer selection information indicates a correspondence relationship between the second pointer value and the buffers 5-1 to 5-3 selected as the write target buffer 5, that is, the selectors 43a to 43c. It is set by the firmware in the initial setting or the like.
  • the firmware can arbitrarily determine the order of the buffer 5 selected as the write target buffer 5 according to the register value set in the multiple path setting register 45.
  • the first buffer selection information includes “000” as the second pointer value corresponding to the buffer 5-1, that is, the selector 43a, and the buffer 5-2, that is, the selector 43b. “111” is set as the corresponding second pointer value, and “001” is set as the register value as the second pointer value corresponding to the buffer 5-3, that is, the selector 43c.
  • the comparison circuit 43e selects the buffer 5 corresponding to the first buffer selection information that matches the second pointer value of the upper bit pointer 42 as the buffer 5 to be written. That is, the comparison circuit 43e switches the buffer 5 to be written in accordance with the change in the second pointer value, like the decoder 43d in the buffer device 2 shown in FIG.
  • the register value “111” associated with the selector 43b is a special bit
  • the second threshold is set to be equal to or less than the value of the special bit with respect to the threshold setting register 44 by the firmware in the initial setting of the mixed operation. Is set to be
  • the buffer 5-2 not included in the combined buffer 50 is not designated by the second pointer value of the upper bit pointer 42 in the mixed operation. That is, the comparison circuit 43e does not output a control signal for selecting data input via the coupling bus 3D to the selector 43b corresponding to the buffer 5-2. In other words, in the mixed operation, the comparison circuit 43e replaces the buffer 5-2 corresponding to the selector 43b in which the special bit is set with the buffer 5 to be written related to the data input from the specific input port 3-1. Suppressing selection as
  • the comparison circuit 43e sets the coupling path 3D to the selector 43a or 43c so as to select the buffer 5-1 or 5-3 as the write target buffer 5 in accordance with the change of the second pointer value.
  • a control signal to be selected is output.
  • the comparison circuit 43e outputs a control signal for selecting the corresponding input paths 3A to 3C to the selector 43b in which the special bit is set in the first buffer selection information.
  • the first buffer selection information held by the multi-path setting register 45 includes the selectors 43a to 43c corresponding to the buffer 5 for performing input / output similar to the normal operation in the initial setting of the mixed operation. Special bits are set.
  • the multiple path setting register 65 is a register that holds second buffer selection information corresponding to each of the buffers 5-1 to 5-3, that is, the read paths 6A to 6C.
  • the second buffer selection information indicates the correspondence between the fourth pointer value and the buffers 5-1 to 5-3 selected as the buffer 5 to be read, that is, the read paths 6A to 6C. It is set by the firmware in the initial setting or the like. That is, the firmware can arbitrarily determine the order of the buffer 5 selected as the read target buffer 5 according to the register value set in the multiple path setting register 65.
  • the comparison circuit 63c receives the fourth pointer value of the upper bit pointer 62 and the second buffer selection set in the read target buffer 5.
  • a control signal is output to the selector 63a to read data from the buffer 5 to be read.
  • the register value “111” associated with the read path 6B is a special bit
  • the second threshold value is set in the threshold value setting register 64 to be equal to or less than the value of the special bit.
  • the buffer 5-2 not included in the combined buffer 50 is not designated by the fourth pointer value of the upper bit pointer 62 in the mixed operation. That is, in the present modification, the second threshold value is “010”, and the fourth pointer value is “000” or “001” as shown in FIG.
  • the comparison circuit 63c reads out the selector 63a so as to select the buffer 5-1 or 5-3 as the buffer 5 to be read in response to the read instruction from the arbitration unit 66 and the change in the fourth pointer value.
  • a control signal for selecting the path 6A or 6C is output.
  • the comparison circuit 63c sets the fourth pointer value. Regardless, the control signal for selecting the readout path 6B is output to the selector 63a. That is, the comparison circuit 63c compares the second buffer selection information with the fourth pointer value when the buffer 5 constituting the combined buffer 50 is designated as the read target buffer 5 in the read instruction from the arbitration unit 66. If they match, a control signal for reading data from the buffer 5 to be read is output to the selector 63a.
  • the comparison circuit 63c compares the second buffer selection information with the fourth pointer value. Without performing this, a control signal for reading data from the buffer 5 to be read is output to the selector 63a.
  • FIG. 11 is obtained by adding steps S1-2 and S22 to S24 to the operation example shown in FIG. Note that the Yes route in Step S1-1, the Yes route in Step S1-2, and the processing in Steps S2 to S5 are the same as the operation example shown in FIG.
  • step S1-1 if the firmware determines that the buffer device 2 is not used as a reception buffer for one-to-one transmission (No route in step S1-1), all input ports 3 is used, that is, whether or not normal operation is performed is determined (step S1-2).
  • all the input ports 3 are not used (No route of step S1-2)
  • the buffer device 2 performs m input 1 output as the initial setting of the mixed operation by the firmware.
  • the input port 3 to which data to be written to the coupling buffer 50 is input is specified.
  • information indicating the specified input port 3 is set in the setting register 47 by the firmware, and the specified input port 3 is fixedly used for writing to the coupling buffer 50 (step S22). That is, the coupling path 3D for outputting the data input from the specific input port 3 to the input switching unit 40 is validated by the firmware.
  • the valid / invalid flag of the input control unit 4 and the output control unit 6 is set to be valid by the firmware (step S23). That is, the path selection by the second and fourth pointer values by the comparison circuits 43e and 63c, that is, the selection of the selectors 43a to 43c based on the second pointer value and the selection of the read paths 6A to 6C based on the fourth pointer value Is activated.
  • the firmware When the lower bit pointers 41 and 61 are diverted from the write control pointer 5a and the read control pointer 5b, the lower bit pointers for the diverted write control pointer 5a and read control pointer 5b are used by the firmware. Settings for use as 41 and 61 are validated. Further, the firmware invalidates the write control pointer 5a and the read control pointer 5b which are provided corresponding to the buffer 5 constituting the coupling buffer 50 and are not diverted.
  • step S23 special bits having values not specified by the second and fourth pointer values are associated with the buffer 5 that does not constitute the combined buffer 50 in the multi-path setting registers 45 and 65. Further, the threshold value setting registers 45 and 65 are set with a second threshold value that is equal to or less than the value of the special bit.
  • step S23 When the process of step S23 is performed, the mixed operation is performed in the buffer device 2, the write control to the combined buffer 50 of the data input from the specific input port 3, and the input ports 3 other than the specific input port 3 are performed. Is written to the corresponding buffer 5. Further, reading control of data from the coupling buffer 50 and the buffers 5 other than the coupling buffer 50 is performed (step S24).
  • the buffer device 2 shown in FIGS. 14 and 15 has completed the processing of steps S22 and S23 of FIG.
  • the case where the mixed operation of step S24 is performed as the input port 3 that performs input / output will be described.
  • the first and second buffer selection information of the multi-path setting registers 45 and 65 shown in FIGS. 9 and 10 are set in the buffers 5-1 to 5-3, and the threshold setting registers 44 and 64 store the first information. A description will be given assuming that the threshold value “001” is set.
  • the input control unit 4 is in a state of waiting for input of data from the input port 3 (step S25).
  • the input control unit 4 causes the lower bit in the write target buffer 5 indicated by the second pointer value of the upper bit pointer 42.
  • Data is written at the address position indicated by the first pointer value of the pointer 41 (step S27).
  • the comparison circuit 43e outputs a control signal for selecting the coupling path 3D to the selector 43a corresponding to the second pointer value “000”. The Then, the data input from the input port 3-1 via the coupling path 3D is written to the address position indicated by the first pointer value in the corresponding buffer 5-1 via the selector 43a ((1 in FIG. 14). )reference).
  • the comparison circuit 43e When the second pointer value is “001”, the comparison circuit 43e outputs a control signal for selecting the coupling path 3D to the selector 43c corresponding to the second pointer value “001”. Then, the data input from the input port 3-1 via the coupling path 3D is written to the address position indicated by the first pointer value in the corresponding buffer 5-3 via the selector 43c ((2 in FIG. 14). )reference).
  • steps S28 to S32 is the same as the processing in steps S10 to S14 in FIG.
  • the selector 43b receives a control signal for selecting the input path 3B by the comparison circuit 43e. Therefore, as shown in FIG. 15, the data input from the input port 3-2 via the input path 3B has the pointer value of the write control pointer 5a-2 of the buffer 5-2 via the selector 43b. It is written at the indicated address position (step S33).
  • the data input to the first switching unit 43 from the input port 3-1 through the coupling path 3 ⁇ / b> D is transmitted to the first switching unit 43 by the first switching unit 43.
  • the write target buffer 5 is switched and written into the combined buffer 50. Further, data input from the input port 3-2 to the first switching unit 43 via the input path 3B is written into the corresponding buffer 5 by the first switching unit 43.
  • the output switching unit 60 is in a state of waiting for a reading instruction from the arbitrating unit 66 (step S34).
  • the output control unit 6 determines whether the read instruction is from the buffer 5 in which the special bit is set. In other words, the output control unit 6 determines whether or not the buffer 5 to be read designated in the read instruction is a buffer 5 corresponding to the read paths 6A to 6C in which the special bit is set in the multiple path setting register 65. (Step S35).
  • step S35 When it is not a read instruction from the buffer 5 in which the special bit is set (No route in step S35), the condition for reading data from the read target buffer 5 specified by the read instruction is satisfied by the comparison circuit 63c. Is determined (step S36). Specifically, in step S36, the comparison circuit 63c generates the register value of the second buffer selection information corresponding to the buffer 5 to be read designated by the read instruction and the fourth pointer value of the upper bit pointer 62. It is determined whether or not they match.
  • step S36 If the condition is not satisfied (No route in step S36), the next read instruction is waited for, and the process proceeds to step S34. On the other hand, if the condition is satisfied (Yes route in step S36), the address position indicated by the third pointer value of the lower bit pointer 61 in the read target buffer 5 indicated by the fourth pointer value of the upper bit pointer 62 From this, data is read (step S37).
  • the comparison circuit 63c outputs a control signal for causing the selector 63a to select the read path 6A corresponding to the fourth pointer value “000”. The Then, the data written in the buffer 5-1 is read out from the address position indicated by the third pointer value by the selector 63a through the read path 6A and output to the output port 7 ((3) in FIG. 14). reference).
  • the comparison circuit 63c When the fourth pointer value is “001”, the comparison circuit 63c outputs a control signal that causes the selector 63a to select the read path 6C corresponding to the fourth pointer value “001”. Then, the data written in the buffer 5-3 is read out from the address position indicated by the third pointer value by the selector 63a through the read path 6C and is output to the output port 7 ((4) in FIG. 14). reference).
  • steps S38 to S42 is the same as the processing in steps S17 to S21 in FIG.
  • the output control unit 6 causes the read control pointer 5b in the read target buffer 5-2 to be read.
  • the data is read from the address position indicated by -2 via the read path 3B and output to the output port 7 (step S33).
  • step S33 the data written in the buffer 5-2 is read through the read path 6B by the selector 63a to which the control signal from the comparison circuit 63c is input.
  • the data written in the combined buffer 50 is read out by the output control unit 6 in accordance with a read instruction and changes in the third and fourth pointer values. Are switched, read through the corresponding read path 6A or 6C, and output to the output port 7.
  • the data written in the buffer 5-2 other than the coupling buffer 50 is selected by the output control unit 6 according to the reading instruction, read out through the corresponding reading path 6B, and output to the output port 7. Is done.
  • the firmware sets special bits in the multiple path setting registers 45 and 65 for the buffer 5 that does not constitute the combined buffer 5, so that data input through a specific input port 3 is set.
  • the buffer capacity is secured, and the corresponding buffer 5 can be used for another input port 3 that is not written to the combined buffer 50.
  • the buffer device 2 shown in FIG. 2 includes a plurality of path setting registers 45 and 65, and has a simple configuration in which the comparison circuits 43e and 63c are provided instead of the decoders 43d and 63b, and m inputs and one output are provided.
  • the reception buffer 2 to be performed can be realized.
  • the buffer device 2 according to this modification shown in FIG. 8 can realize a mixed operation in which m inputs and 1 output are performed, and performs 1 input and 1 output as described above with reference to FIGS. 4 and 5. It is possible to realize a combined operation and a normal operation in which multiple inputs and outputs are performed as in the conventional case. Therefore, according to the buffer device 2 according to the present modification, a plurality of operation modes can be switched with a simple configuration and simple control, and a highly versatile reception buffer can be realized.
  • the present invention is not limited to these specific embodiments and modifications, and does not depart from the spirit of the present invention.
  • various modifications and changes can be made.
  • the number of bits of the second and fourth pointer values in the buffer device 2 according to this embodiment is 2 bits
  • the number of bits of the second and fourth pointer values in the buffer device 2 according to this modification is 3 bits.
  • the present invention is not limited to this. That is, the number of bits of the second and fourth pointer values can be arbitrarily increased or decreased according to the number of input ports 3, that is, the number of buffers 5 that can form the combined buffer 50.
  • the buffer device 2 according to the present embodiment and this modification, the case where the input port 3, the input paths 3A to 3C, and the three buffers 5 are provided has been described, but the present invention is not limited thereto, and the buffer device is not limited thereto. Any number may be provided according to the configuration of 2. Furthermore, in the buffer device 2 according to the present embodiment and this modification, the lower bit pointers 41 and 61 are obtained by diverting the write control pointer 5a-1 and the read control pointer 5b-1 provided in the buffer 5-1, respectively. Although there is, it is not limited to this. When the write control pointer 5a and the read control pointer 5b provided in the buffer 5 are diverted, the lower bit pointers 41 and 61 are written in any of the buffers 5 constituting the combined buffer 50. It may be a control pointer 5a and a read control pointer 5b.

Landscapes

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Abstract

　複数の入力ポート（３）と、前記複数の入力ポート（３）それぞれから入力された情報が書き込まれる複数のバッファ（５）と、少なくとも１つの出力ポート（７）とを備えたバッファ装置であって、前記複数のバッファ（５）のうちの所定のバッファ群（５０）に割り当てられた入力ポート（３）から情報が入力された場合、前記バッファ群（５０）のバッファ（５）における書込位置を示す情報に基づいて前記バッファ群（５０）から選択された書込対象のバッファ（５）に前記入力された情報を書き込むとともに、前記書込位置を示す情報に応じて、前記書込対象のバッファ（５）を前記バッファ群（５０）のうちの他のバッファ（５）に切り替える入力切替部（４０）と、前記バッファ群（５０）のバッファ（５）における読出位置を示す情報に基づいて選択された読出対象のバッファ（５）から、情報を読み出して前記出力ポート（７）に出力する出力制御部（６）とを備える。

Description

バッファ装置，バッファ制御装置，及びバッファ制御方法
　本件は、情報処理システムにおけるバッファ装置，バッファ制御装置，及びバッファ制御方法に関する。
　情報処理システムにおいて、複数のデータパスから入力されたデータを保持し、保持されたデータを１つのポートから出力する、例えば図１６に示すような複数入力１出力に対応するバッファ装置が用いられることがある。
　図１６は、複数入力１出力に対応するバッファ装置２００の構成例を示す図であり、図１７及び図１８は、図１６に例示するバッファ装置２００を備える情報処理システム１００－１及び１００－２の構成例をそれぞれ示す図である。
　なお、図１６では、３入力１出力に対応するバッファ装置２００を示す。また、図１７及び図１８における矢印の向きは、データの伝送方向を示す。なお、図１７及び図１８では、図の簡略化のため、ＸＢ１２０－１の内部の構成、及びＸＢ１２０－２のバッファ装置２００－１～２００－４の一部の構成を省略している。
　図１６に例示するように、バッファ装置２００は、バッファ５００－１～５００－３を入力ポート３００－１～３００－３ごとに並列に備え、各バッファ５００は、対応する入力ポート３００－１～３００－３から入力パス３００Ａ～３００Ｃを介して入力されたデータを格納する。以下、バッファ５００－１～５００－３を区別しない場合には、単にバッファ５００という。バッファ５００としては、例えばＲＡＭ（Random Access Memory）等の揮発性メモリが挙げられる。
　また、バッファ装置２００は、調停部６６０による調停結果に基づいて、出力するデータを出力対象のバッファ５００から選択して出力パス７００Ａに出力する。つまり、出力対象のバッファ５００から読み出したデータを出力ポート７００から出力する。
　バッファ装置２００は、バッファ５００それぞれに対応した書込制御ポインタ５００ａ－１～５００ａ－３及び読出制御ポインタ５００ｂ－１～５００ｂ－３を備える。以下、書込制御ポインタ５００ａ－１～５００ａ－３及び読出制御ポインタ５００ｂ－１～５００ｂ－３を区別しない場合には、それぞれ単に書込制御ポインタ５００ａ及び読出制御ポインタ５００ｂという。書込制御ポインタ５００ａ及び読出制御ポインタ５００ｂは、それぞれ図１６中、ＷＰ及びＲＰと表記している。
　書込制御ポインタ５００ａには、バッファ５００の書き込みアドレスがポインタ値として記録されており、バッファ５００への入力データは、対応する書込制御ポインタ５００ａのポインタ値が示すアドレス位置に書き込まれる。また、書込制御ポインタ５００ａは、対応するバッファ５００に入力データが書き込まれるごとに、対応するポインタ値をインクリメントさせる。
　読出制御ポインタ５００ｂには、バッファ５００からの出力データの読み出しアドレスがポインタ値として記録されており、バッファ５００に格納されたデータは、対応する読出制御ポインタ５００ｂのポインタ値が示すアドレス位置から読み出される。また、読出制御ポインタ５００ｂは、対応するバッファ５００から出力データが読み出されるごとに、自身のポインタ値をインクリメントさせる。
　調停部６６０は、バッファ５００からのデータの読出タイミングの調整、及び読出対象のバッファ５００の選択（調停）を行なう。調停部６６０は、セレクタ６３０に対して、読出タイミングごとに、調停結果として読出対象のバッファ５００を選択させる制御信号を出力する。なお、調停部６６０は、読出対象のバッファ５００の選択を、例えばＬＲＵ（Least Recently Used）方式やラウンドロビン方式を用いて行なう。
　セレクタ６３０は、調停部６６０による調停結果に基づき、読出対象のバッファ５００に対応する読出制御ポインタ５００ｂのポインタ値が示すアドレス位置から、出力データを読み出し、出力パス７００Ａに出力するものである。
　なお、入力ポート３００－１～３００－３及び出力ポート７００には、それぞれ、例えばサーバ等の情報処理装置やシステムボード（ＳＢ；System Board：以下、ＳＢという）等が接続される。
　図１６に示すバッファ装置２００は、例えば、図１７に示す情報処理システム１００－１や図１８に示す情報処理システム１００－２において、クロスバチップ（ＸＢ；Cross Bar：以下、ＸＢという）等に備えられる。
　図１７に示す例において、バッファ装置２００にそれぞれ対応するバッファ装置２００－１～２００－４は、ＸＢ１２０に備えられる。また、各バッファ装置２００－１～２００－４の出力側、つまり出力ポート７００は、対応するＳＢ１１０－１～１１０－４に接続され、各バッファ装置２００－１～２００－４の入力側、つまり入力ポート３００－１～３００－３は、対応するＳＢ以外のＳＢ１１０－１～１１０－４にそれぞれ接続される。
　図１７に例示するバッファ装置２００－１～２００－４により、ＳＢ１１０－１～１１０－４は、それぞれＸＢ１２０を介して、相互に通信可能に接続される。
　図１８に例示する情報処理システム１００－２は、長距離伝送パスを介して相互に通信可能に接続されたＸＢ１２０－１及び１２０－２を備える。ＸＢ１２０－１は、相互に通信可能に接続されたＳＢ１１０－１～１１０－３を備え、ＸＢ１２０－２は、相互に通信可能に接続されたＳＢ１１０－４～１１０－６を備える。
　図１８に示す例において、ＸＢ１２０－２は、図１７に示すＸＢ１２０と同様に、バッファ装置２００にそれぞれ対応するバッファ装置２００－１～２００－４を備える。なお、ＸＢ１２０－１は、図１８において図示は省略しているが、ＸＢ１２０－２や図１７に示すＸＢ１２０と同様の構成である。
　図１８に例示するように、ＸＢ１２０－２におけるバッファ装置２００－１の出力側は、長距離伝送パスを介してＸＢ１２０－１に接続され、各バッファ装置２００－２～２００－４の出力側は、対応するＳＢ１１０－４～１１０－６に接続される。一方、ＸＢ１２０－２におけるバッファ装置２００－１の入力側は、ＳＢ１１０－４～１１０－６にそれぞれ接続される。また、ＸＢ１２０－２における各バッファ装置２００－２～２００－４の入力側は、対応するＳＢ以外のＳＢ１１０－４～１１０－６、及び長距離伝送パスを介してＸＢ１２０－１にそれぞれ接続される。
　図１８に例示する情報処理システム１００－２においても、情報処理システム１００－１と同様に、ＳＢ１１０－１～１１０－３とＳＢ１１０－４～１１０－６とは、ＸＢ１２０－１、長距離伝送パス、及びＸＢ１２０－２を介して、相互に通信可能に接続される。
　なお、関連する技術として、空きＦＩＦＯ（First In, First Out）の番号を記憶する空きＦＩＦＯキューを備え、書き込みポインタの示すＦＩＦＯに容量がなくなると、空きＦＩＦＯキューから空きＦＩＦＯ番号を書き込みポインタへ読み出して、空きＦＩＦＯに書き込みを行なう技術がある。
特開平５－３３６１５３号公報
　パケット等のデータの伝送において、受信バッファの容量は、伝送距離に大きく影響される。
　例えば、受信バッファが溢れることを防ぐための手法として、受信バッファや受信バッファに接続された受信側の装置が、送信側の装置に対してビジー（busy）信号を送信する等の手法が採られることがある。送信側の装置は、ビジー信号を受信するとデータの送信を抑止するが、伝送距離が長いほど、ビジー信号が送信されてから送信側の装置により受信されるまでに時間がかかるため、送信側の装置がデータ送信を抑止するまでに時間がかかる。
　従って、データ伝送に用いられる受信バッファは、伝送距離が長いほどより多くのデータを溜め込むこと、つまり多くのデータが格納可能であることが要求される。すなわち、長距離伝送において用いられる受信バッファの容量を確保することは、長距離伝送における重要な問題の一つであるといえる。
　なお、受信バッファの容量を確保する手法として、上述した空きＦＩＦＯの番号を記憶する空きＦＩＦＯキューを備える技術が挙げられる。
　しかしながら、空きＦＩＦＯキューを備える技術において、書き込み手段は、空きＦＩＦＯを使用する際に、これまで書き込みを行なっていたＦＩＦＯ内に専用のフラグや空きＦＩＦＯ番号を書き込むため、ＦＩＦＯへの書き込みデータに対して細工が必要となる。また、書き込み手段や読み出し手段は、それぞれ書き込みや読み出しの際に、専用のフラグの有無とバッファ番号とに基づいて、書き込みポインタや読み出しポインタを書き換える処理を行なう必要がある。
　このように、空きＦＩＦＯキューを備える技術において、書き込み又は読み出しＦＩＦＯの切り替えに係る制御は、簡便な制御とは言い難い。
　ここまで、バッファ装置がＸＢに複数備えられ、複数の情報処理装置やＳＢ等が、ＸＢを介して相互に通信可能に接続される場合について説明したが、複数の情報処理装置やＳＢ等が、１つのバッファ装置を介して、相互に通信可能に接続される場合においても同様の問題がある。
　上述の点に鑑み、本件の目的の１つは、簡素な構成により、バッファ装置におけるバッファ容量を容易に確保することである。
　なお、前記目的に限らず、後述する発明を実施するための形態に示す各構成により導かれる作用効果であって、従来の技術によっては得られない作用効果を奏することも本発明の他の目的の１つとして位置付けることができる。
　本件のバッファ装置は、複数の入力ポートと、前記複数の入力ポートそれぞれから入力された情報が書き込まれる複数のバッファと、前記バッファから読み出された情報が出力される少なくとも１つの出力ポートとを備えたバッファ装置であって、前記複数のバッファのうちの所定のバッファ群に割り当てられた入力ポートから情報が入力された場合、前記バッファ群のバッファにおける書込位置を示す情報に基づいて前記バッファ群から選択された書込対象のバッファに前記入力された情報を書き込むとともに、前記書込位置を示す情報に応じて、前記書込対象のバッファを前記バッファ群のうちの他のバッファに切り替える入力切替部と、前記バッファ群のバッファにおける読出位置を示す情報に基づいて選択された読出対象のバッファから、情報を読み出して前記出力ポートに出力する出力制御部とを備えるものである。
　また、本件のバッファ制御装置は、上記バッファ装置における入力制御部及び出力制御部を備えるものである。
　さらに、本件のバッファ制御方法は、複数の入力ポートと、前記複数の入力ポートそれぞれから入力された情報が書き込まれる複数のバッファと、前記バッファから読み出された情報が出力される少なくとも１つの出力ポートとを備えたバッファ装置におけるバッファ制御方法であって、前記複数のバッファのうちの所定のバッファ群に割り当てられた入力ポートから情報が入力された場合、前記バッファ群のバッファにおける書込位置を示す情報に基づいて、前記バッファ群から書込対象のバッファを選択し、前記選択された書込対象のバッファに前記入力された情報を書き込み、前記書込位置を示す情報に応じて、前記書込対象のバッファを前記バッファ群のうちの他のバッファに切り替え、前記バッファ群のバッファにおける読出位置を示す情報に基づいて、前記バッファ群から読出対象のバッファを選択し、前記選択された読出対象のバッファから、情報を読み出して前記出力ポートに出力するものである。
　開示の技術によれば、簡素な構成により、バッファ装置におけるバッファ容量を容易に確保することができる。
一実施形態に係るバッファ装置の構成例を示す図である。 本実施形態のバッファ装置の詳細な構成例を示す図である。 本実施形態のバッファ装置による通常運用及び結合運用の初期設定手順を説明するフローチャートである。 本実施形態のバッファ装置の入力制御部による結合運用における動作例を説明するフローチャートである。 本実施形態のバッファ装置の出力制御部による結合運用における動作例を説明するフローチャートである。 図２に示すバッファ装置の結合運用における動作例を説明する図である。 本実施形態に係る情報処理システムの構成例を示す図である。 一実施形態に係るバッファ装置の構成の変形例を示す図である。 本変形例のバッファ装置の比較回路におけるパスセレクト例を示す図である。 本変形例のバッファ装置の比較回路におけるパスセレクト例を示す図である。 本変形例のバッファ装置による通常運用及び結合運用の初期設定手順を説明するフローチャートである。 本変形例のバッファ装置の入力制御部による結合運用における動作例を説明するフローチャートである。 本変形例のバッファ装置の出力制御部による結合運用における動作例を説明するフローチャートである。 図８に示すバッファ装置の結合運用における動作例を説明する図である。 図８に示すバッファ装置の結合運用における動作例を説明する図である。 複数入力１出力に対応するバッファ装置の構成例を示す図である。 図１６に例示するバッファ装置を備える情報処理システムの構成例を示す図である。 図１６に例示するバッファ装置を備える情報処理システムの構成例を示す図である。
　以下、図面を参照して本発明の実施の形態を説明する。
　〔１〕一実施形態
　〔１－１〕一実施形態の構成
　図１は、一実施形態に係るバッファ装置２の構成例を示す図である。
　図１に示すように、バッファ装置２は、複数、例えば３つの入力ポート３－１～３－３、入力制御部４、複数、例えば３つのバッファ５－１～５－３、出力制御部６、及び出力ポート７を備える。なお、以下、特に区別しない場合には、入力ポート３－１～３－３を単に入力ポート３といい、バッファ５－１～５－３を単にバッファ５という。
　バッファ装置２は、例えばサーバ等の情報処理装置やＳＢ等の、図示しない外部の装置間で伝送されるパケット等のデータ、つまり情報を中継する装置である。以下、外部の装置を単に外部装置という。
　入力ポート３は、それぞれ、送信側の外部装置からバッファ装置２に入力されるデータを受け入れるポートであり、伝送パスを介して送信側の外部装置に接続される。入力ポート３－１～３－３に入力されたデータは、それぞれ入力パス３Ａ～３Ｃを介して入力制御部４に入力される。
　入力パス３Ａ～３Ｃは、それぞれ、一端が入力ポート３－１～３－３に接続され、他端が入力制御部４に接続されたパスである。
　バッファ５は、入力ポート３－１～３－３ごとに並列に備えられ、入力ポート３それぞれから入力されたデータが、入力制御部４を介して書き込まれる記憶装置である。バッファ５に書き込まれたデータは、出力制御部６により読み出され、出力パス７Ａを介して出力ポート７から出力される。なお、バッファ５としては、例えばＲＡＭ等の揮発性メモリが挙げられる。
　出力ポート７は、出力制御部６によってバッファ５から読み出されたデータをバッファ装置２から受信側の外部装置に出力する少なくとも１つのポートであり、伝送パスを介して受信側の外部装置に接続される。
　出力パス７Ａは、一端が出力制御部６に接続され、他端が出力ポート７に接続されたパスである。
　ここで、本実施形態に係るバッファ装置２は、入力制御部４及び出力制御部６により、複数入力１出力を行なう運用と、複数のバッファ５を論理的に結合して、１入力１出力を行なう運用と、を切り替えて運用することができる。以下、バッファ装置２が複数入力１出力を行なう運用を通常運用といい、１入力１出力を行なう運用を結合運用という。
　具体的に、結合運用は、データ伝送に係るバッファ容量を確保するために行なわれるバッファ装置２の運用の形態の一つであり、入力制御部４により、通常運用における入力ポート３とバッファ５との対応関係が、所定の対応関係に切り替えられる運用をいう。
　例えば、複数の入力ポート３－１～３－３全てからではなく、入力ポート３－１～３－３のいずれか１つのポート３から入力されたデータを１つの出力ポート７に出力したい場合、使用しない入力ポート３－１～３－３に対応して備えられたバッファ資源は未使用領域となる。
　本実施形態では、この未使用領域のバッファ５を活用して、結合運用において、バッファ装置２における、例えば長距離伝送を行なうことが可能なバッファ容量を確保する。
　入力制御部４は、バッファ装置２の結合運用において、特定の入力ポート３から入力されたデータを、バッファ５のうちの一部又は全部のバッファ５を論理的に結合した、所定の結合バッファ（バッファ群）５０に対して書き込む。
　図１に例示する結合バッファ５０は、バッファ５－１～５－３のうちの全部のバッファ５により構成される。また、図１に例示する結合バッファ５０は、特定の入力ポートとして入力ポート３－１が割り当てられる。つまり、バッファ５の結合運用において、特定の入力ポートである入力ポート３－１から入力されたデータは、入力制御部４によって、結合バッファ５０を構成するバッファ５－１～５－３に対して書き込まれる。
　具体的には、入力制御部４（後述する入力切替部４０）は、結合運用において、結合バッファ５０に割り当てられた入力ポート３－１からデータが入力された場合、結合バッファ５０を構成するバッファ５－１～５－３における、書込位置を示す情報に基づいて、結合バッファ５０から書込対象のバッファ５を選択する。そして、入力制御部４は、選択した書込対象のバッファ５に、入力ポート３－１から入力されたデータを書き込む。なお、入力制御部４による、書込位置を示す情報に基づいた書込対象のバッファ５の選択の手法については、入力制御部４の詳細な構成の説明とともに、図２を用いて後述する。
　また、入力制御部４は、バッファ装置２の通常運用において、入力ポート３－１～３－３から入力パス３Ａ～３Ｃを介して入力されたデータを、対応するバッファ５に対して書き込む。具体的には、入力制御部４は、通常運用において、入力ポート３－１から入力パス３Ａを介して入力されたデータをバッファ５－１に書き込む。同様に、入力制御部４は、通常運用において、入力ポート３－２から入力パス３Ｂを介して入力されたデータをバッファ５－２に書き込み、入力ポート３－３から入力パス３Ｃを介して入力されたデータをバッファ５－３に書き込む。
　出力制御部６は、結合運用において、結合バッファ５０を構成するバッファ５－１～５－３における、読出位置を示す情報に基づいて、結合バッファ５０から読出対象のバッファ５を選択する。そして、出力制御部６は、選択した読出対象のバッファ５からデータを読み出して出力ポート７に出力する。なお、出力制御部６による、読出位置を示す情報に基づいた読出対象のバッファ５の選択の手法については、出力制御部６の詳細な構成の説明とともに、図２を用いて後述する。
　また、出力制御部６は、通常運用において、バッファ５－１～５－３から読出対象のバッファ５を選択し、選択した読出対象のバッファ５に書き込まれたデータを読み出して、出力ポート７に対して出力する。
　上述のように、図１に例示するバッファ装置２は、結合運用において、入力ポート３－１に入力されたデータを出力ポート７から出力する、１入力１出力に対応した受信バッファとして機能する。
　また、入力制御部４及び出力制御部６は、バッファ装置２の運用の形態に応じて、バッファ５に対するデータの書き込み及び読み出しの制御を行なう、バッファ制御装置として機能する。
　〔１－２〕バッファ装置の詳細な構成
　次に、上述したバッファ装置２の詳細な構成を、図２を用いて説明する。
　図２は、図１に示すバッファ装置２の詳細な構成例を示す図である。
　なお、図２に例示するバッファ装置２における結合バッファ５０は、バッファ５－１～５－３により構成されるものとして説明する。
　バッファ装置２は、バッファ５－１～５－３それぞれに対応した書込制御ポインタ５ａ－１～５ａ－３及び読出制御ポインタ５ｂ－１～５ｂ－３を備える。なお、図の簡略化のために、図２において、バッファ５－１に対応した書込制御ポインタ５ａ－１及び読出制御ポインタ５ｂ－１のみを図示している。以下、書込制御ポインタ５ａ－１～５ａ－３及び読出制御ポインタ５ｂ－１～５ｂ－３を区別しない場合には、それぞれ単に書込制御ポインタ５ａ及び読出制御ポインタ５ｂという。図２において、書込制御ポインタ５ａ及び読出制御ポインタ５ｂは、それぞれＷＰ及びＲＰと表記している。
　通常運用において、書込制御ポインタ５ａには、対応するバッファ５への書込位置を示す書き込みアドレスがポインタ値として記録されており、バッファ５への入力データは、入力制御部４によって、対応する書込制御ポインタ５ａのポインタ値が示すアドレス位置に書き込まれる。また、通常運用において、書込制御ポインタ５ａは、対応するバッファ５に入力データが書き込まれるごとに、自身のポインタ値を変化、例えばインクリメントさせる。
　通常運用において、読出制御ポインタ５ｂには、対応するバッファ５からの出力データの読出位置を示す読み出しアドレスがポインタ値として記録されており、バッファ５からの出力データは、出力制御部６によって、対応する読出制御ポインタ５ｂのポインタ値が示すアドレス位置から読み出される。また、通常運用において、読出制御ポインタ５ｂは、対応するバッファ５から出力データが読み出されるごとに、自身のポインタ値を変化、例えばインクリメントさせる。
　なお、書込制御ポインタ５ａ及び読出制御ポインタ５ｂのポインタ値は、それぞれ、例えばインクリメントによって、バッファ５における使用可能なアドレスの上限等を超えた場合、書込制御ポインタ５ａ及び読出制御ポインタ５ｂにより初期値にリセットされる。
　〔１－２－１〕入力制御部の詳細な構成
　入力制御部４は、入力切替部４０、及び入力設定部４６を備える。
　入力設定部４６は、通常運用及び結合運用のいずれの運用においても、入力ポート３－１～３－３から入力されたデータを、対応する入力パス３Ａ～３Ｃを介して、入力切替部４０に出力する。
　また、入力設定部４６は、結合運用において、結合バッファ５０に割り当てられた特定の入力ポート３からデータが入力された場合に、入力されたデータを結合パス３Ｄを介して、入力切替部４０に出力する。
　入力切替部４０は、通常運用において、入力設定部４６から入力パス３Ａ～３Ｃを介して入力されたデータを、対応するバッファ５－１～５－３に書き込む。
　また、入力切替部４０は、結合運用において、入力設定部４６から結合パス３Ｄを介して入力されたデータを、結合バッファ５０の書込対象のバッファ５に書き込む。
　すなわち、入力制御部４は、入力切替部４０及び入力設定部４６によって、通常運用においては、入力ポート３－１～３－３から入力パス３Ａ～３Ｃを介して入力されたデータを対応するバッファ５に書き込む。一方、入力制御部４は、結合運用においては、特定の入力ポート３から結合パス３Ｄを介して入力されたデータを、結合バッファ５０における書込対象のバッファ５に書き込む。
　以下、入力切替部４０及び入力設定部４６の詳細な構成について説明する。
　はじめに、入力設定部４６について説明する。
　入力設定部４６は、設定レジスタ（第２レジスタ）４７、及び選択部４８を備える。
　設定レジスタ４７は、結合バッファ５０に割り当てられた特定の入力ポート３、つまり特定の入力パス３Ａ～３Ｃを示す情報を、例えば結合運用の初期設定において設定され、保持するものである。以下、設定レジスタ４７は、特定の入力ポート３として入力ポート３－１を示す情報を保持するものとして説明する。
　選択部４８は、結合運用において、設定レジスタ４７に保持された情報に基づいて、複数の入力ポート３－１～３－３から結合バッファ５０に割り当てられた入力ポート３を選択し、選択した入力ポート３から入力されたデータを、結合パス３Ｄを介して入力切替部４０に出力する。
　選択部４８は、セレクタ４８ａ、及びデコーダ４８ｂを備える。
　セレクタ４８ａは、入力パス３Ａ～３Ｃそれぞれから分岐した複数のパスが入力側に接続される一方、結合パス３Ｄが出力側に接続される。
　デコーダ４８ｂは、設定レジスタ４７に保持された情報に基づいて、結合バッファ５０に割り当てられた特定の入力ポート３に対応するパスを選択するように、セレクタ４８ａに対して制御信号（選択信号）を出力する。なお、デコーダ４８ｂは、図２中、ＤＥＣと表記している。
　つまり、セレクタ４８ａは、結合運用において、デコーダ４８ｂからの制御信号によって選択されたパス、すなわち入力ポート３－１に対応するパスを、入力側に接続された複数のパスから選択する。そして、セレクタ４８ａは、選択したパスを介して入力ポート３－１から入力されるデータを、結合パス３Ｄに出力する。
　なお、既述の如く、設定レジスタ４７に設定されるレジスタ値等の情報により、結合バッファ５０に割り当てられる特定の入力ポート３が決定される。この設定レジスタ４７への設定は、本実施形態のバッファ装置２が適用されるＸＢと、周辺のＳＢや他のＸＢ等のＬＳＩとの接続トポロジにより決定されるものである。
　システム構成の変更等によって接続トポロジが変更される際には、例えばバッファ装置２が適用されたシステム構成を監視するファームウェアや、システムの管理者等が、設定レジスタ４７に対して適切なレジスタ値等の情報を設定し直すことができる。以下、ファームウェアや、システムの管理者等をまとめてファームウェアという。
　つまり、ファームウェアは、システム構成の変更により、バッファ装置２が例えば１入力１出力の受信バッファとして用いられる場合には、設定レジスタ４７に対して特定の入力ポート３を設定することができる。また、ファームウェアは、システム構成の変更により、バッファ装置２が複数入力１出力の受信バッファとして用いられる場合には、設定レジスタ４７に設定された特定の入力ポート３をリセットして、バッファ装置２を通常運用を行なうべく構成することができる。
　ファームウェアによる設定レジスタ４７の設定値の変更は、バッファ装置２が適用されたシステムが運用中であっても同様に行なうことができる。例えば、バッファ装置２やバッファ装置２が適用されたＸＢ等に、設定レジスタ４７の設定変更を行なうバッファ装置２へ到来するデータを一時的に遮断する機能を設けることで、システムをダウンさせることなく、動的に設定レジスタ４７の設定変更ができる。
　次に、入力切替部４０について説明する。
　入力切替部４０は、結合運用において、結合バッファ５０のバッファ５における書込位置を示す情報に応じて、書込対象のバッファ５を結合バッファ５０のうちの他のバッファ５に切り替える。
　入力切替部４０は、下位ビットポインタ（第１ポインタ）４１、上位ビットポインタ（第２ポインタ）４２、第１切替部４３、及び閾値設定レジスタ４４を備える。
　下位ビットポインタ４１は、結合バッファ５０のうちの書込対象のバッファ５、つまり結合バッファ５０を構成するバッファ５のうちのいずれかのバッファ５における書込位置を示す第１ポインタ値を保持する。つまり、下位ビットポインタ４１は、結合運用において、結合バッファ５０を構成するバッファ５－１～５－３によって共通に用いられる書込制御ポインタである。なお、下位ビットポインタ４１は、図２中、下位ｂｉｔと表記している。
　入力切替部４０は、下位ビットポインタ４１として、バッファ５に対応して備えられた書込制御ポインタ５ａと同様の書込制御ポインタ４１を備えても良いし、結合バッファ５０を構成するバッファ５－１～５－３のうちのいずれかのバッファ５に対応して備えられた書込制御ポインタ５ａを転用しても良い。
　以下、本実施形態において、下位ビットポインタ４１は、バッファ５－１が備える書込制御ポインタ５ａ－１を転用したものとして説明する。なお、図２中、書込制御ポインタ５ａ－１から下位ビットポインタ４１に向かう破線矢印は、書込制御ポインタ５ａ－１が下位ビットポインタ４１として転用されることを示す。
　下位ビットポインタ４１は、結合運用において、特定の入力ポート３から入力されたデータが、書込対象のバッファ５に書き込まれる際に、書込位置、つまりアドレス位置を指定する。
　また、下位ビットポインタ４１は、結合運用において、特定の入力ポート３から入力されたデータが書込対象のバッファ５に書き込まれると、第１ポインタ値を変化、例えばインクリメントさせる。
　下位ビットポインタ４１の第１ポインタ値は、書込制御ポインタ５ａのポインタ値と同様に、バッファ５における使用可能なアドレスの上限等を超えた場合、下位ビットポインタ４１により、バッファ５における使用可能なアドレスの下限等の初期値にリセットされる。
　以下、バッファ５における使用可能なアドレスの上限等、バッファ５を構成するＲＡＭ等の記憶領域がフル（full）の状態を示す閾値を、第１閾値という。
　また、下位ビットポインタ４１、例えば図２に示す書込制御ポインタ５ａ－１と、結合バッファ５０を構成するバッファ５それぞれとは、ライン４１ａを介して接続される。下位ビットポインタ４１は、ライン４１ａを介して書込対象のバッファ５にデータが書き込まれるアドレス位置を指定したり、第１ポインタ値をインクリメントするトリガとして、データが書き込まれたことを検出したりすることができる。
　なお、書込制御ポインタ５ａのうち、結合バッファ５０を構成するバッファ５に備えられるものであって、下位ビットポインタ４１として用いられないものについては、結合運用の初期設定等において、無効に設定され、結合運用の間は無効の状態が維持される。つまり、下位ビットポインタ４１として書込制御ポインタ５ａ－１が用いられる場合、図示しない書込制御ポインタ５ａ－２及び５ａ－３は、結合運用において無効の状態が維持され、対応するバッファ５－２及び５－３にデータが書き込まれる際の動作を行なわない。
　上位ビットポインタ４２は、下位ビットポインタ４１の第１ポインタ値に応じて値が変化、例えばインクリメントする第２ポインタ値を保持するポインタである。なお、上位ビットポインタ４２は、図２中、上位ｂｉｔと表記している。
　具体的には、上位ビットポインタ４２は、結合運用において、第１ポインタ値が第１閾値に達すると、第２ポインタ値を例えばインクリメントさせる。換言すれば、上位ビットポインタ４２が保持する第２ポインタ値は、下位ビットポインタ４１が保持する第１ポインタ値の更に上位のビットを示すポインタ値であるといえる。
　第２ポインタ値は、後述する第１切替部４３により、結合バッファ５０を構成するバッファ５－１～５－３から書込対象のバッファ５を選択するために用いられる。
　例えば、本実施形態においては、第１切替部４３により、書込対象のバッファ５として、第２ポインタ値が“00”のときバッファ５－１が選択され、第２ポインタ値が“01”のときバッファ５－２が選択され、第２ポインタ値が“10”のときバッファ５－３が選択される。つまり、入力切替部４０は、連続した第２ポインタ値それぞれと、結合バッファ５０を構成するバッファ５－１～５－３それぞれとを対応付け、第２ポインタ値に応じて、対応するバッファ５を書込対象のバッファ５として選択する。
　つまり、バッファ５に割り当てられる第２ポインタ値の設定によって、書込対象のバッファ５として選択されるバッファ５の順番を任意に決定することができる。
　また、第２ポインタ値は、第２閾値を超えた場合、上位ビットポインタ４２により、例えば最小の値である“00”等の初期値にリセットされる。
　ここで、第２閾値とは、結合バッファ５０を構成するバッファ５－１～５－３を示す第２ポインタ値のうちの、例えば最大の値であり、本実施形態においては、バッファ５－３が選択されるときの第２ポインタ値、つまり“10”である。従って、上位ビットポインタ４２では、第２ポインタ値に応じて、書込対象のバッファ５が、結合バッファ５０を構成するバッファ５－１～５－３から所定の順序で周期的に選択される。
　また、上位ビットポインタ４２は、通常運用において、第１切替部４３に対する第２ポインタ値の出力を抑止するように構成される。又は、上位ビットポインタ４２は、通常運用において、通常運用を示す所定のポインタ値、例えば結合バッファ５０を構成するバッファ５－１～５－３に対応付けられていない“11”等、第２閾値よりも大きいポインタ値を、第１切替部４３に出力しても良い。
　閾値設定レジスタ４４は、結合運用の初期設定等において、第１閾値及び第２閾値を設定され、保持する。下位ビットポインタ４１及び上位ビットポインタ４２は、それぞれ、結合運用において、閾値設定レジスタ４４に保持された第１閾値及び第２閾値に基づいて、上述した第１ポインタ値及び第２ポインタ値のインクリメントやリセット等の処理を行なう。
　第１切替部４３は、結合運用において、上位ビットポインタ４２の第２ポインタ値の変化に応じて、結合バッファ５０における書込対象のバッファ５を結合バッファ５０のうちの他のバッファ５に切り替える。また、第１切替部４３は、書込対象のバッファ５における第１ポインタ値が示す書込位置に、入力ポート３－１から入力されたデータを書き込む。
　第１切替部４３は、入力ポート３－１～３－３及びバッファ５－１～５－３にそれぞれ対応するセレクタ４３ａ～４３ｃと、デコーダ４３ｄとを備える。なお、デコーダ４３ｄは、図２中、ＤＥＣと表記している。
　セレクタ４３ａ～４３ｃは、それぞれ対応する入力パス３Ａ～３Ｃが入力側に接続されるとともに、結合パス３Ｄが入力側に接続される一方、対応するバッファ５－１～５－３が出力側に接続される。
　つまり、セレクタ４３ａは、入力ポート３－１に対応する入力パス３Ａと、結合パス３Ｄとが入力側に接続される一方、バッファ５－１が出力側に接続される。同様に、セレクタ４３ｂは、入力ポート３－２に対応する入力パス３Ｂと結合パス３Ｄとが入力側に接続される一方、バッファ５－２が出力側に接続される。また、セレクタ４３ｃは、入力ポート３－３に対応する入力パス３Ｃと結合パス３Ｄとが入力側に接続される一方、バッファ５－３が出力側に接続される。
　デコーダ４３ｄは、結合運用において、上位ビットポインタ４２の第２ポインタ値に基づいて書込対象のバッファ５を選択するとともに、特定の入力ポート３から入力されたデータが書込対象のバッファ５に書き込まれるように、セレクタ４３ａ～４３ｃに対してそれぞれ制御信号（選択信号）を出力する。
　具体的には、デコーダ４３ｄは、結合運用において、第２ポインタ値に対応したバッファ５を書込対象のバッファ５として選択する。そして、デコーダ４３ｄは、書込対象のバッファ５に対応したセレクタ４３ａ～４３ｃに対して、結合パス３Ｄを選択するように、制御信号を出力する。一方、デコーダ４３ｄは、書込対象のバッファ５以外の結合バッファ５０を構成するバッファ５に対応したセレクタ４３ａ～４３ｃに対して、対応する入力パス３Ａ～３Ｃ、及び結合パス３Ｄのいずれも選択しないように、それぞれ制御信号を出力する。
　例えば、本実施形態においては、デコーダ４３ｄは、第２ポインタ値が“00”のとき書込対象のバッファ５としてバッファ５－１を選択し、バッファ５－１に対応するセレクタ４３ａに対して、結合パス３Ｄを選択することを示す制御信号を出力する。一方、デコーダ４３ｄは、セレクタ４３ｂ及び４３ｃに対して、対応する入力パス３Ｂ及び３Ｃ、及び結合パス３Ｄのいずれも選択しないように、制御信号を出力する。
　セレクタ４３ａは、デコーダ４３ｄからの制御信号によって選択された結合パス３Ｄを、入力側に接続されたパスから選択し、選択した結合パス３Ｄを介して特定の入力ポート３、つまり入力ポート３－１から入力されるデータを、対応する書込対象のバッファ５－１に書き込む。
　一方、セレクタ４３ｂ及び４３ｃは、デコーダ４３ｄからの制御信号に基づいて、対応する入力パス３Ｂ及び３Ｃ並びに結合パス３Ｄのいずれのパスも選択せず、対応するバッファ５－２及び５－３へのデータの書き込みを行なわない。
　第２ポインタ値が“01”又は“10”であり、デコーダ４３ｄにより、書込対象のバッファ５としてバッファ５－２又は５－３が選択された場合についても、デコーダ４３ｄ及びセレクタ４３ａ～４３ｃの処理は、第２ポインタ値が“00”の場合と同様である。
　つまり、本実施形態では、デコーダ４３ｄは、結合運用において、第２ポインタ値が“00”のときセレクタ４３ａを選択し、“01”のときセレクタ４３ｂを選択し、“10”のときセレクタ４３ｃを選択するように、制御信号を制御する。すなわち、デコーダ４３ｄによる制御信号の制御によって、書込対象のバッファ５に、入力ポート３－１から結合パス３Ｄを介して入力されるデータを書き込むセレクタ４３ａ～４３ｃが選択される。
　なお、入力切替部４０は、上述した第２ポインタ値と、書込対象のバッファ５として選択されるバッファ５－１～５－３、つまりセレクタ４３ａ～４３ｃとの対応関係を示す情報を保持するレジスタ等を備えても良い。このレジスタには、例えば結合運用の初期設定等において、第２ポインタ値とバッファ５、つまりセレクタ４３ａ～４３ｃとの対応関係が設定される。
　また、デコーダ４３ｄは、通常運用においては、入力ポート３－１～３－３から入力パス３Ａ～３Ｃを介して入力されたデータが、対応するバッファ５に書き込まれるように、セレクタ４３ａ～４３ｃに対してそれぞれ制御信号を出力する。
　つまり、通常運用において、セレクタ４３ａ～４３ｃは、それぞれ、デコーダ４３ｄからの制御信号によって選択された対応する入力パス３Ａ～３Ｃを、入力側に接続されたパスから選択する。そして、セレクタ４３ａ～４３ｃは、それぞれ、選択した入力パス３Ａ～３Ｃを介して対応する入力ポート３－１～３－３から入力されるデータを、対応するバッファ５－１～５－３に書き込む。
　なお、入力切替部４０は、デコーダ４３ｄによる第２ポインタ値に基づくパスセレクトについての有効／無効フラグを備え、第２ポインタ値に基づいたセレクタ４３ａ～４３ｃの選択の有効化／無効化の切り替えを管理することができる。
　つまり、デコーダ４３ｄは、有効／無効フラグの値によって、結合運用及び通常運用の切り替えを行なうことができる。
　有効／無効フラグは、例えば、結合運用の初期設定等に有効に設定され、通常運用の初期設定等に無効に設定される。
　なお、有効／無効フラグが備えられない場合には、デコーダ４３ｄは、第２ポインタ値が上位ビットポインタ４２から入力されない場合や、第２ポインタ値が通常運用を示す“11”等の所定のポインタ値であった場合に、通常運用であると判断しても良い。
　〔１－２－２〕出力制御部の詳細な構成
　出力制御部６は、出力切替部６０、及び調停部６６を備える。
　調停部６６は、通常運用及び結合運用のいずれの運用においても、バッファ５からのデータの読出タイミングの調整を行なう。なお、調停部６６は、読出対象のバッファ５の選択を、例えばＬＲＵ方式やラウンドロビン方式を用いて行なう。
　具体的には、調停部６６は、結合運用において、バッファ５からのデータの読出タイミングごとに、出力切替部６０に対して、バッファ５に書き込まれたデータの読出指示を出力する。
　なお、調停部６６は、例えば出力ポート７から伝送パスを介して接続された図示しない受信側の外部装置と接続され、受信側の外部装置からタイミング情報を入力される。調停部６６は、入力されたタイミング情報に基づいて、バッファ５からのデータの読出タイミングを調整する。タイミング情報には、例えば、一定の時間間隔で出力ポート７からデータを出力する指示や、受信側の外部装置がビジー状態である場合等に、出力ポート７からのデータの出力の中断及び再開を示す指示等が含まれる。
　また、調停部６６は、通常運用において、読出対象のバッファ５の選択（調停）を行なう。
　具体的には、調停部６６は、通常運用において、バッファ５からのデータの読出タイミングごとに、出力切替部６０に対して、選択した読出対象のバッファ５に書き込まれたデータの読出指示を出力（発行）する。
　なお、図２中、図示を省略しているが、調停部６６から読出制御ポインタ５ｂ－１～５ｂ－３それぞれに対して、通常運用において読出位置を示すポインタ値をインクリメントするためのラインが備えられる。つまり、調停部６６は、通常運用において、読出対象のバッファ５からデータを読み出すときに、対応する読出制御ポインタ５ｂに、ポインタ値をインクリメントさせる。
　出力切替部６０は、結合運用において、調停部６６から入力されたデータの読出指示に基づいて、結合バッファ５０を構成するバッファ５から読出対象のバッファ５を選択し、選択したバッファ５からデータを読み出して、出力パス７Ａを介して出力ポート７に出力する。
　また、出力切替部６０は、通常運用において、調停部６６から入力されたデータの読出指示に基づいて、読出対象のバッファ５からデータを読み出し、出力パス７Ａを介して出力ポート７に出力する。
　以下、出力切替部６０について説明する。
　出力切替部６０は、下位ビットポインタ（第３ポインタ）６１、上位ビットポインタ（第４ポインタ）６２、第２切替部６３、及び閾値設定レジスタ６４を備える。
　下位ビットポインタ６１は、結合バッファ５０のうちの読出対象のバッファ５における読出位置を示す第３ポインタ値を保持する。つまり、下位ビットポインタ６１は、結合運用において、結合バッファ５０を構成するバッファ５－１～５－３によって共通に用いられる読出制御ポインタである。なお、下位ビットポインタ６１は、図２中、下位ｂｉｔと表記している。
　出力切替部６０は、下位ビットポインタ６１として、バッファ５に対応して備えられた読出制御ポインタ５ｂと同様の読出制御ポインタ６１を備えても良いし、結合バッファ５０を構成するバッファ５－１～５－３のうちのいずれかのバッファ５に対応して備えられた読出制御ポインタ５ｂを転用しても良い。
　以下、本実施形態において、下位ビットポインタ６１は、バッファ５－１が備える読出制御ポインタ５ｂ－１を転用したものとして説明する。なお、図２中、読出制御ポインタ５ｂ－１から下位ビットポインタ６１に向かう破線矢印は、読出制御ポインタ５ｂ－１が下位ビットポインタ６１として転用されることを示す。
　下位ビットポインタ６１は、結合運用において、調停部６６から読出指示が入力され、結合バッファ５０を構成するバッファ５－１～５－３からデータを読み出す際に、読出位置、つまりアドレス位置を指定する。また、下位ビットポインタ６１は、結合運用において、調停部６６から読出指示が入力されたとき、又は第２切替部６３によって読出対象のバッファ５からデータが読み出されたときに、第３ポインタ値を変化、例えばインクリメントさせる。
　下位ビットポインタ６１の第３ポインタ値は、入力切替部４０の下位ビットポインタ４１の第１ポインタ値と同様に、第１閾値を超えた場合、下位ビットポインタ６１により、バッファ５における使用可能なアドレスの下限等の初期値にリセットされる。
　また、下位ビットポインタ６１、例えば図２に示す読出制御ポインタ５ｂ－１と、結合バッファ５０を構成するバッファ５それぞれとは、ライン６１ａを介して接続される。下位ビットポインタ６１は、ライン６１ａを介して、読出対象のバッファ５からデータが読み出されるアドレス位置を指定したり、第３ポインタ値をインクリメントするトリガとして、データが読み出されたことを検出したりすることができる。
　なお、読出制御ポインタ５ｂのうち、結合バッファ５０を構成するバッファ５に備えられるものであって、下位ビットポインタ６１として用いられないものについては、結合運用の初期設定等において、無効に設定され、結合運用の間は無効の状態が維持される。つまり、下位ビットポインタ６１として読出制御ポインタ５ｂ－１が用いられる場合、図示しない読出制御ポインタ５ｂ－２及び５ｂ－３は、結合運用において無効の状態が維持され、対応するバッファ５－２及び５－３からデータが読み出される際の動作を行なわない。
　上位ビットポインタ６２は、下位ビットポインタ６１の第３ポインタ値に応じて値が変化、例えばインクリメントする第４ポインタ値を保持するポインタである。なお、上位ビットポインタ６２は、図２中、上位ｂｉｔと表記している。
　具体的には、上位ビットポインタ６２は、結合運用において、第３ポインタ値が第１閾値に達すると、第４ポインタ値を例えばインクリメントさせる。換言すれば、上位ビットポインタ６２が保持する第４ポインタ値は、下位ビットポインタ６１が保持する第３ポインタ値の更に上位のビットを示すポインタ値であるといえる。
　第４ポインタ値は、後述する第２切替部６３により、結合バッファ５０を構成するバッファ５－１～５－３から読出対象のバッファ５を選択するために用いられる。
　例えば、本実施形態においては、第２切替部６３により、読出対象のバッファ５として、第４ポインタ値が“00”のときバッファ５－１が選択され、第４ポインタ値が“01”のときバッファ５－２が選択され、第４ポインタ値が“10”のときバッファ５－３が選択される。つまり、出力切替部６０は、連続した第４ポインタ値それぞれと、結合バッファ５０を構成するバッファ５－１～５－３それぞれとを対応付け、第４ポインタ値に応じて、対応するバッファ５を読出対象のバッファ５として選択する。
　つまり、バッファ５に割り当てられる第４ポインタ値の設定によって、読出対象のバッファ５として選択されるバッファ５の順番を任意に決定することができる。
　また、第４ポインタ値は、入力切替部４０の上位ビットポインタ４２と同様に、第２閾値を超えた場合、上位ビットポインタ６２により、例えば最小の値である“00”等の初期値にリセットされる。
　従って、上位ビットポインタ６２では、第４ポインタ値に応じて、読出対象のバッファ５が、結合バッファ５０を構成するバッファ５－１～５－３から所定の順序で周期的に選択される。
　また、上位ビットポインタ６２は、通常運用において、第２切替部６３に対する第４ポインタ値の出力を抑止するように構成されても良い。
　閾値設定レジスタ６４は、結合運用の初期設定等において、第１閾値及び第２閾値を設定され、保持する。下位ビットポインタ６１及び上位ビットポインタ６２は、それぞれ、結合運用において、閾値設定レジスタ６４に保持された第１閾値及び第２閾値に基づいて、上述した第３ポインタ値及び第４ポインタ値のインクリメントやリセット等の処理を行なう。
　なお、閾値設定レジスタ４４及び６４のいずれか一方から、下位ビットポインタ４１及び６１並びに上位ビットポインタ４２及び６２が第１閾値及び第２閾値を取得可能な場合には、他方の閾値設定レジスタ４４又は６４を省略しても良い。
　第２切替部６３は、結合運用において、上位ビットポインタ６２の第４ポインタ値の変化に応じて、結合バッファ５０における読出対象のバッファ５を結合バッファ５０のうちの他のバッファ５に切り替える。また、第２切替部６３は、読出対象のバッファ５における第３ポインタ値が示す読出位置からデータを読み出して出力ポート７に出力する。
　第２切替部６３は、セレクタ６３ａ、及びデコーダ６３ｂを備える。なお、デコーダ６３ｂは、図２中、ＤＥＣと表記している。
　セレクタ６３ａは、バッファ５－１～５－３にそれぞれ対応する読出パス６Ａ～６Ｃが入力側に接続される一方、出力パス７Ａが出力側に接続される。
　デコーダ６３ｂは、結合運用において、上位ビットポインタ６２の第４ポインタ値に基づいて読出対象のバッファ５を選択するとともに、読出対象のバッファ５からデータを読み出すように、セレクタ６３ａに対して制御信号（選択信号）を出力する。
　具体的には、デコーダ６３ｂは、結合運用において、第４ポインタ値に対応したバッファ５を読出対象のバッファ５として選択する。そして、デコーダ６３ｂは、セレクタ６３ａに対して、読出対象のバッファ５に接続された読出パス６Ａ～６Ｃを選択するように、制御信号を出力する。
　例えば、本実施形態においては、デコーダ６３ｂは、第４ポインタ値が“00”のとき読出対象のバッファ５としてバッファ５－１を選択し、セレクタ６３ａに対して、読出パス６Ａを選択することを示す制御信号を出力する。
　セレクタ６３ａは、デコーダ６３ｂからの制御信号によって選択された読出パス６Ａを、入力側に接続されたパスから選択し、選択した読出パス６Ａを介して、読出対象のバッファ５からデータを読み出して、出力側に接続された出力パス７Ａに出力する。
　第４ポインタ値が“01”又は“10”であり、デコーダ６３ｂにより、読出対象のバッファ５としてバッファ５－２又は５－３が選択された場合についても、デコーダ６３ｂ及びセレクタ６３ａの処理は、第４ポインタ値が“00”の場合と同様である。
　つまり、本実施形態では、デコーダ６３ｂは、結合運用において、第２ポインタ値が“00”のとき読出パス６Ａを選択し、“01”のとき読出パス６Ｂを選択し、“10”のとき読出パス６Ｃを選択するように、セレクタ６３ａに出力する制御信号を制御する。すなわち、デコーダ６３ｂによる制御信号の制御によって、読出対象のバッファ５からデータを読み出す読出パス６Ａ～６Ｃが選択される。
　なお、出力切替部６０は、上述した第４ポインタ値と、読出対象のバッファ５として選択されるバッファ５－１～５－３、つまり読出パス６Ａ～６Ｃとの対応関係を示す情報を保持するレジスタ等を備えても良い。このレジスタには、例えば結合運用の初期設定等において、第４ポインタ値とバッファ５、つまり読出パス６Ａ～６Ｃとの対応関係が設定される。
　また、デコーダ６３ｂは、調停部６６と接続され、通常運用において、調停部６６から読出対象のバッファ５を指定した読出指示を入力されると、読出対象のバッファ５からデータを読み出すように、セレクタ６３ａに対して制御信号（選択信号）を出力する。
　つまり、通常運用において、セレクタ６３ａは、調停部６６からの読出指示に基づくデコーダ６３ｂからの制御信号に応じて、デコーダ６３ｂにより選択された読出パス６Ａ～６Ｃを、入力側に接続されたパスから選択する。そして、セレクタ６３ａは、選択した読出パス６Ａ～６Ｃを介して、読出対象のバッファ５からデータを読み出して、出力側に接続された出力パス７Ａに出力する。
　なお、出力切替部６０は、入力切替部４０と同様に、デコーダ６３ｂによる第４ポインタ値に基づくパスセレクトについての有効／無効フラグを備え、第４ポインタ値に基づいたセレクタ６３ａの選択の有効化／無効化の切り替えを管理することができる。
　つまり、デコーダ６３ｂは、有効／無効フラグの値によって、結合運用及び通常運用の切り替えを行なうことができる。
　有効／無効フラグは、例えば、結合運用の初期設定等に有効に設定され、通常運用の初期設定等に無効に設定される。
　なお、有効／無効フラグが備えられない場合には、デコーダ６３ｂは、第４ポインタ値が上位ビットポインタ６２から入力されない場合や、調停部６６から読出対象のバッファ５を指定した読出指示が入力された場合に、通常運用であると判断しても良い。
　なお、調停部６６は、通常運用において、デコーダ６３ｂに対して読出対象のバッファ５を指定する情報を出力する代わりに、セレクタ６３ａに対して、読出対象のバッファ５に対応した読出パス６Ａ～６Ｃを選択するように、制御信号を出力しても良い。
　〔１－３〕バッファ装置の動作
　次に、上述の如く構成された本実施形態の一例としてのバッファ装置２における動作例を、図３～図６を参照しながら説明する。
　図３は、本実施形態のバッファ装置２による通常運用及び結合運用の初期設定手順を説明するフローチャートである。
　図４は、本実施形態のバッファ装置２の入力制御部４による結合運用における動作例を説明するフローチャートであり、図５は、本実施形態のバッファ装置２の出力制御部６による結合運用における動作例を説明するフローチャートである。
　図６は、図２に示すバッファ装置２の結合運用における動作例を説明する図である。
　まず、図３を参照しながら、本実施形態の一例としてのバッファ装置２における初期設定手順を説明する。
　はじめに、ファームウェアにより、バッファ装置２が１入力１出力を行なうデータ伝送用の受信バッファとして用いられるか否か、つまり結合運用を行なうか否かが判断される（ステップＳ１）。この判断は、システム内のＸＢ等に設けられた、出力バッファ機構として機能するバッファ装置２ごとに、接続トポロジに応じて行なわれる。
　なお、ファームウェアによるステップＳ１の判断は、システムの停止中に行なわれても良いし、システムの運用中に、バッファ装置２に入力されるデータを一時的に遮断して行なわれても良い。
　ステップＳ１において、バッファ装置２が１入力１出力を行なうデータ伝送用の受信バッファとして用いられると判断された場合には（ステップＳ１のＹｅｓルート）、ファームウェアにより、結合運用の初期設定として、バッファ装置２が１入力１出力を行なう際にデータが入力される入力ポート３が特定される。そして、ファームウェアにより、特定した入力ポート３を示す情報が設定レジスタ４７に設定され、特定した入力ポート３が結合運用において固定的に用いられる（ステップＳ２）。つまり、ファームウェアにより、特定の入力ポート３から入力されたデータを入力切替部４０に出力する結合パス３Ｄが有効化される。
　次いで、ファームウェアにより、入力制御部４及び出力制御部６の有効／無効フラグが有効に設定される（ステップＳ３）。すなわち、デコーダ４３ｄ及び６３ｂによる、第２及び第４ポインタ値によるパスセレクト、つまり、第２ポインタ値に基づいたセレクタ４３ａ～４３ｃの選択及び第４ポインタ値に基づいた読出パス６Ａ～６Ｃの選択が有効化される。
　なお、下位ビットポインタ４１及び６１が書込制御ポインタ５ａ及び読出制御ポインタ５ｂから転用される場合には、ファームウェアにより、転用される書込制御ポインタ５ａ及び読出制御ポインタ５ｂに対して、下位ビットポインタ４１及び６１として用いるための設定が有効化される。また、ファームウェアにより、転用されない書込制御ポインタ５ａ及び読出制御ポインタ５ｂが無効化される。
　ステップＳ３の処理が行なわれると、バッファ装置２において結合運用が行なわれ、特定の入力ポート３から入力されたデータの結合バッファ５０への書込制御、及び結合バッファ５０からのデータ読出制御が行なわれる（ステップＳ４）。なお、ステップＳ４の書込制御の動作例については、図４のステップＳ８～Ｓ１４及び図６を参照して後述し、読出制御の動作例については、図５のステップＳ１５～Ｓ２１及び図６を参照して後述する。
　一方、ステップＳ１において、バッファ装置２が１入力１出力を行なうデータ伝送用の受信バッファとして用いられないと判断された場合には（ステップＳ１のＮｏルート）、ファームウェアにより、通常運用の初期設定として、設定レジスタ４７に設定された値がリセットされる（ステップＳ５）。つまり、ファームウェアにより、結合パス３Ｄが無効化され、全ての入力ポート３が使用可能に設定される。
　次いで、ファームウェアにより、入力制御部４及び出力制御部６の有効／無効フラグが無効に設定される（ステップＳ６）。すなわち、デコーダ４３ｄ及び６３ｂによる、第２及び第４ポインタ値によるパスセレクト、つまり、第２ポインタ値に基づいたセレクタ４３ａ～４３ｃの選択及び第４ポインタ値に基づいた読出パス６Ａ～６Ｃの選択が無効化される。
　ステップＳ６の処理が行なわれると、バッファ装置２において、通常運用として、入力ポート３から入力パス３Ａ～３Ｃを介して入力されたデータが、デコーダ４３ｄによるセレクタ４３ａ～４３ｃに対する制御により、対応するバッファ５に対して書き込まれる。また、バッファ装置２において、通常運用として、調停部６６及びデコーダ６３ｂによる読出パス６Ａ～６Ｃの制御により、読出指示に応じた読出対象のバッファ５からデータの読み出しが行なわれる（ステップＳ７）。
　次に、図４及び図６を参照しながら、本実施形態のバッファ装置２の入力制御部４による結合運用における動作例を説明する。
　以下、図６に示すバッファ装置２は、図３のステップＳ１～Ｓ３の処理が完了しており、入力ポート３－１を特定の入力ポート３としてステップＳ４の結合運用が行なわれる場合について説明する。
　はじめに、図４に示すように、入力制御部４は、入力ポート３からのデータの入力待ちの状態である（ステップＳ８）。入力ポート３－１にデータの入力があった場合、入力制御部４により、上位ビットポインタ４２の第２ポインタ値が示す書込対象のバッファ５における、下位ビットポインタ４１の第１ポインタ値が示すアドレス位置に、データが書き込まれる（ステップＳ９）。
　図６に示す例においては、入力ポート３－１から入力されたデータが、選択部４８のセレクタ４８ａに入力され、結合パス３Ｄを介して、第１切替部４３に入力される。
　バッファ装置２の初期状態では、第１ポインタ値及び第２ポインタ値は、いずれも全ビットが“0”である。従って、書込対象のバッファ５は、第２ポインタ値“00”に対応するバッファ５－１となり、結合パス３Ｄからの入力データは、デコーダ４３ｄにより選択されたセレクタ４３ａにより、バッファ５－１に書き込まれる（図６の（１）参照）。
　第１ポインタ値は、結合バッファ５０を構成するバッファ５－１～５－３のいずれかのバッファ５にデータが書き込まれるとインクリメントされる（ステップＳ１０）。また、バッファ５にデータが書き込まれるたびに、下位ビットポインタ４２により、第１ポインタ値が第１閾値を超えたか否かが判断される（ステップＳ１１）。第１ポインタ値が第１閾値を超えていないと判断されると（ステップＳ１１のＮｏルート）、次のデータの入力待ちとなり、ステップＳ８に移行する。
　一方、第１ポインタ値が第１閾値を超えたと判断されると（ステップＳ１１のＹｅｓルート）、バッファ５－１がフルの状態になり、下位ビットポインタ４１によって、第１ポインタ値の全ビットが“0”にリセットされる。また、上位ビットポインタ４２の第２ポインタ値がインクリメントされる（ステップＳ１２）。
　また、第２ポインタ値がインクリメントされるたびに、第２ポインタ値が第２閾値を超えたか否かが判断される（ステップＳ１３）。第２ポインタ値が第２閾値を超えていないと判断されると（ステップＳ１３のＮｏルート）、次のデータの入力待ちとなり、ステップＳ８に移行する。
　第２ポインタ値がインクリメントされることにより、書込対象のバッファ５－１は、第２ポインタ値“01”に対応するバッファ５－２に切り替わる。従って、結合パス３Ｄからの入力データは、デコーダ４３ｄにより選択されたセレクタ４３ｂにより、バッファ５－２に書き込まれる（図６の（２）参照）。
　また、第１ポインタ値が第１閾値を超え、バッファ５－２がフルの状態になると、第１ポインタ値の全ビットが“0”にリセットされるとともに、第２ポインタ値がインクリメントされる。第２ポインタ値がインクリメントされることにより、書込対象のバッファ５－２は、第２ポインタ値“10”に対応するバッファ５－３に切り替わる。従って、結合パス３Ｄからの入力データは、デコーダ４３ｄにより選択されたセレクタ４３ｃにより、バッファ５－３に書き込まれる（図６の（３）参照）。
　さらに、第１ポインタ値が第１閾値を超え、バッファ５－３がフルの状態になると、第１ポインタ値の全ビットが“0”にリセットされるとともに、第２ポインタ値がインクリメントされて“11”になる。このとき、第２ポインタ値は第２閾値を超えるため（ステップＳ１３のＹｅｓルート）、上位ビットポインタ４２により第２ポインタ値が“00”にリセットされ（ステップＳ１４）、書込対象のバッファ５－３が、バッファ５－１に切り替わる。従って、結合パス３Ｄからの入力データは、デコーダ４３ｄにより選択されたセレクタ４３ａにより、バッファ５－１に書き込まれる（図６の（１）参照）。
　上述のように、結合運用において、入力制御部４は、入力パス３Ａ～３Ｃを併用せず、設定レジスタ４７に設定された特定の入力ポート３からのデータを結合パス３Ｄに導く。また、結合パス３Ｄを介して第１切替部４３に入力されるデータは、第１切替部４３により、第１及び第２ポインタ値の変化に応じて書込対象のバッファ５が切り替えられて、結合バッファ５０に書き込まれる。
　次に、図５及び図６を参照しながら、本実施形態のバッファ装置２の出力制御部６による結合運用における動作例を説明する。
　はじめに、図５に示すように、出力切替部６０は、調停部６６からの読出指示待ちの状態である（ステップＳ１５）。読出指示が出力切替部６０に入力された場合、出力制御部６により、上位ビットポインタ６２の第４ポインタ値が示す読出対象のバッファ５における、下位ビットポインタ６１の第３ポインタ値が示すアドレス位置から、データが読み出される（ステップＳ１６）。
　図６に示す例において、バッファ装置２の初期状態では、下位ビットポインタ６１及び上位ビットポインタ６２の第３ポインタ値及び第４ポインタ値は、いずれも全ビットが“0”である。従って、読出対象のバッファ５は、第４ポインタ値“00”に対応するバッファ５－１となり、デコーダ６３ｂによる制御信号を入力されたセレクタ６３ａによって、バッファ５－１に書き込まれたデータが読出パス６Ａを介して読み出される（図６の（４）参照）。
　第３ポインタ値は、調停部６６から読出指示を入力されると、下位ビットポインタ６１によりインクリメントされる（ステップＳ１７）。また、第３ポインタ値がインクリメントされるたびに、下位ビットポインタ６２により、第３ポインタ値が第１閾値を超えたか否かが判断される（ステップＳ１８）。第３ポインタ値が第１閾値を超えていないと判断されると（ステップＳ１８のＮｏルート）、次の読出指示待ちとなり、ステップＳ１５に移行する。
　一方、第３ポインタ値が第１閾値を超えたと判断されると（ステップＳ１８のＹｅｓルート）、バッファ５－１のデータ格納領域の最後までデータが読み出された状態になり、下位ビットポインタ６１によって、第３ポインタ値の全ビットが“0”にリセットされる。また、上位ビットポインタ６２の第４ポインタ値がインクリメントされる（ステップＳ１９）。
　また、第４ポインタ値がインクリメントされるたびに、第４ポインタ値が第２閾値を超えたか否かが判断される（ステップＳ２０）。第４ポインタ値が第２閾値を超えていないと判断されると（ステップＳ２０のＮｏルート）、次の読出指示待ちとなり、ステップＳ１５に移行する。
　第４ポインタ値がインクリメントされることにより、読出対象のバッファ５－１は、第４ポインタ値“01”に対応するバッファ５－２に切り替わる。従って、デコーダ６３ｂによる制御信号を入力されたセレクタ６３ａによって、バッファ５－２に書き込まれたデータが読出パス６Ｂを介して読み出される（図６の（５）参照）。
　また、第３ポインタ値が第１閾値を超え、バッファ５－２のデータ格納領域の最後までデータが読み出された状態になると、第３ポインタ値の全ビットが“0”にリセットされるとともに、第４ポインタ値がインクリメントされる。第４ポインタ値がインクリメントされることにより、読出対象のバッファ５－３は、第２ポインタ値“10”に対応するバッファ５－３に切り替わる。従って、デコーダ６３ｂによる制御信号を入力されたセレクタ６３ａによって、バッファ５－３に書き込まれたデータが読出パス６Ｃを介して読み出される（図６の（６）参照）。
　さらに、第３ポインタ値が第１閾値を超え、バッファ５－３のデータ格納領域の最後までデータが読み出された状態になると、第３ポインタ値の全ビットが“0”にリセットされるとともに、第４ポインタ値がインクリメントされて“11”になる。このとき、第４ポインタ値は第２閾値を超えるため（ステップＳ２０のＹｅｓルート）、上位ビットポインタ６２により第４ポインタ値が“00”にリセットされ（ステップＳ２１）、読出対象のバッファ５－３が、バッファ５－１に切り替わる。従って、デコーダ６３ｂによる制御信号を入力されたセレクタ６３ａによって、バッファ５－１に書き込まれたデータが読出パス６Ａを介して読み出される（図６の（４）参照）。
　上述のように、結合バッファ５０に書き込まれたデータは、出力制御部６により、第３及び第４ポインタ値の変化に応じて読出対象のバッファ５が切り替えられ、対応する読出パス６Ａ～６Ｃを介して読み出されて、出力ポート７に出力される。
　上述の如く構成された本実施形態の一例としてのバッファ装置２によれば、バッファ制御装置である入力制御部４及び出力制御部６を備えることにより、入力制御部４及び出力制御部６に対して結合運用を行なうための設定を行なうだけで、特定の入力ポート３に対して結合バッファ５０を割り当てることができる。すなわち、バッファ装置２によれば、複数の入力ポート３からの入力データをセレクトして、出力パス７に出力するバッファ構造を、容易に１つのＦＩＦＯ構造に切り替えることができる。
　つまり、複数の入力ポート３及び少なくとも１つの出力ポート７のバッファ装置に対して、入力制御部４及び出力制御部６による切り替え機構を設けることにより、従来よりも長距離の１対１伝送が可能になる。従って、本実施形態の一例としてのバッファ装置２によれば、単純な入出力ポートの切り替え機構を設けることによって、簡素な構成、且つ簡便な制御で、バッファ装置２の例えば長距離伝送に用いられるバッファ容量を容易に確保することができ、従来よりも長距離での１入力１出力を行なうデータ伝送が可能となる。
　また、例えば、バッファ装置２は、図７に例示する情報処理システム１において、ＸＢ等に備えることができる。
　図７は、本実施形態に係る情報処理システム１の構成例を示す図である。なお、図７における矢印の向きは、データの伝送方向を示す。また、図７では、図の簡略化のため、ＸＢ１２－１の内部の構成、及びＸＢ１２－２のバッファ装置２－１～２－４の一部の構成を省略している。
　上述した図１７に示すＸＢ１２０は、予めバッファ装置２００－１～２００－４における入力ポート３００－１～３００－３とバッファ５００－１～５００－３とが対応付けられた専用のチップとして構成されることが多い。
　上述した図１８に示すＸＢ１２０－１及び１２０－２は、図１７に示すＸＢ１２０と同様の構成であるが、図１８に示すＳＢ１１０－４～１１０－６は、バッファ装置２００－２～２００－４を介さずに相互に通信可能に接続されている。つまり、ＳＢ１１０－１～１１０－３間の通信及びＳＢ１１０－４～１１０－６間の通信は、それぞれＸＢ１２０－１及び１２０－２を介さないが、距離の離れたＳＢ１１０－１～１１０－３群とＳＢ１１０－４～１１０－６群との間の通信はＸＢ１２０－１及び１２０－２を介して行なわれる。
　従って、図１８に示すバッファ装置２００－２～２００－４におけるバッファＤ、Ｅ、Ｇ、Ｉ、Ｋ、Ｌは、ＸＢ１２０－１及び１２０－２において未使用のバッファとなる。
　近年、コスト削減等の理由により、情報処理システム等の分野においても部品の共通化が推進されており、例えば上述した図１７及び図１８に示す情報処理システム１００－１及び１００－２のどちらの構成においても、同一のＸＢチップを使用したいという要望がある。
　本実施形態の一例としてのバッファ装置２によれば、ある特定の構成に対してのみ最適化されたバッファ構造を持っていたＸＢチップ等のＬＳＩ（Large Scale Integration）に、例えば図７に示すように、構成に応じた適切なバッファ構造を持たせることができる。
　例えば、図７に例示する本実施形態の一例としての情報処理システム１は、図１８に例示する情報処理システム１００－２と同様の接続関係を持つＳＢ１１－１～１１－６並びにＸＢ１２－１及び１２－２を備える。
　ＸＢ１２－２は、本実施形態に係るバッファ装置２にそれぞれ対応するバッファ装置２－１～２－４を備える。また、ＸＢ１２－１は、図７において図示は省略しているが、ＸＢ１２－２と同様の構成である。
　図７に示すように、ＸＢ１２－２におけるバッファ装置２－１の出力側、つまり図示しない出力ポート７は、長距離伝送パスを介してＸＢ１２－１に接続され、各バッファ装置２－２～２－４の出力側は、対応するＳＢ１１－４～１１－６に接続される。他方、ＸＢ１２－２におけるバッファ装置２－１の入力側、つまり図示しない入力ポート３－１～３－３は、ＳＢ１１－４～１１－６にそれぞれ接続され、各バッファ装置２－２～２－４の入力側は、長距離伝送パスを介してＸＢ１２－１に接続される。
　つまり、図７に例示するように、バッファ装置２－２は、ＸＢ１２－１から長距離伝送パス及び特定の入力ポート３を介して入力されたデータを、結合バッファ５０として構成されたバッファＤ～Ｆに対して書き込むことができる。同様に、バッファ装置２－３及び２－４は、ＸＢ１２－１から長距離伝送パス及び特定の入力ポート３を介して入力されたデータを、結合バッファ５０として構成されたバッファＧ～Ｉ及びＪ～Ｌに、それぞれ書き込むことができる。
　図７を用いて述べたように、本実施形態に係るバッファ装置２を用いることにより、例えば上述した図１７及び図１８に示す情報処理システム１００－１及び１００－２のどちらの構成であっても同一のＸＢチップにより制御が可能となる。従って、本実施形態に係るバッファ装置２によれば、情報処理システムにおいて、簡素な構成及び簡便な制御により、従来よりもＬＳＩを汎用的に用いることが可能となる。すなわち、本実施形態に係るバッファ装置２は、構成が多岐にわたるＸＢチップに適用される際に、特に有効である。
　また、本実施形態に係るバッファ装置２の入力及び出力切替部４０及び６０によれば、バッファ５におけるデータの書込位置及び読出位置が、下位ビットポインタ４１及び６１が保持する第１及び第３ポインタ値が示す位置となる。また、書込対象及び読出対象のバッファ５は、上位ビットポインタ４２及び６２が保持する第２及び第４ポインタ値に応じて選択される。そして、第１切替部４３により、書込位置を示す情報に応じて、書込対象のバッファ５が結合バッファ５０のうちの他のバッファ５に切り替えられるとともに、第２切替部６３により、読出対象のバッファ５が結合バッファ５０のうちの他のバッファ５に切り替えられる。
　従って、結合運用において、下位ビットポインタ４１及び６１、上位ビットポインタ４２及び６２、並びに第１及び第２切替部４３及び６３を備えるだけで、複数のバッファ５を結合した結合バッファ５０に対して、簡素な構成でデータの書き込み及び読み出しを行なうことができる。
　さらに、下位ビットポインタ４１及び６１には、それぞれ結合バッファ５０のうちのいずれかのバッファ５に対応して備えられた書込及び読出制御ポインタ５ａ及び５ｂを転用することができる。
　従って、下位ビットポインタ４１及び６１を新たに設けずに済み、バッファ装置２の製造コストを低減することができる。
　また、本実施形態に係るバッファ装置２の入力設定部４６によれば、設定レジスタ４７により、結合バッファ５０に割り当てられた特定の入力ポート３を示す情報が保持され、選択部４８により、複数の入力ポート３のうちの特定の入力ポート３から入力されたデータが、入力切替部４０に出力される。
　従って、設定レジスタ４７に特定の入力ポート３を示す情報を設定するだけの簡便な制御により、結合バッファ５０に割り当てられる入力ポート３を決定することができる。
　さらに、結合バッファ５０を構成するバッファ５及び結合バッファ５０に割り当てられた入力ポート３は、バッファ装置２を監視するファームウェアにより設定及び更新することができる。
　従って、バッファ装置２が適用された情報処理システム１等の接続トポロジが変更された場合にも、ファームウェアによる結合バッファ５０及び特定の入力ポート３の設定の変更により、システム構成の変更に柔軟にすることができる。また、バッファ装置２が適用された情報処理システム１等が運用中であっても、システムをダウンさせることなく、動的に設定変更ができる。
　〔２〕変形例
　上述の如く構成された本実施形態の一例としてのバッファ装置２は、結合運用において、特定の一の入力ポート３を用いた１入力１出力を行なう受信バッファとして機能させることができる。
　しかし、情報処理システム１の構成、すなわち接続トポロジによっては、バッファ装置２の入力ポート３のうちの通常運用よりも少ない数の入力ポート３を用いて、データ伝送が行なわれることも考えられる。
　つまり、ファームウェアは、接続トポロジに応じて、上述したバッファ装置２において、全ての入力ポート３を用いた通常運用を行なうか、又は１の入力ポート３のみを用いた結合運用を行なうか、を選択することになる。一方、ファームウェアは、一部の入力ポート３及びバッファ５が使用されない場合には、上述したバッファ装置２において、一部の入力ポート３及びバッファ５が使用されないまま、通常運用を行なうことを選択することになる。
　本変形例に係るバッファ装置２によれば、バッファ装置２における入力ポート３の数ｎよりも少ない数ｍの入力ポート３及びバッファ５が使用される場合においても、複数のバッファ５を論理的に結合して、ｍ入力１出力を行なう受信バッファとして機能することができる。以下、ｍ入力１出力を行なう運用を、混合運用という。
　以下、本変形例に係るバッファ装置２について、図８～図１４を参照しながら説明する。
　図８は、一実施形態に係るバッファ装置２の構成の変形例を示す図である。
　図９及び図１０は、本変形例のバッファ装置２の比較回路４３ｅ及び６３ｃにおけるパスセレクト例を示す図である。
　図１１は、本変形例のバッファ装置２による通常運用、結合運用及び混合運用の初期設定手順を説明するフローチャートである。
　図１２は、本変形例のバッファ装置２の入力制御部４による混合運用における動作例を説明するフローチャートであり、図１３は、本変形例のバッファ装置２の出力制御部６による混合運用における動作例を説明するフローチャートである。
　図１４及び図１５は、図８に示すバッファ装置２の混合運用における動作例を説明する図である。
　はじめに、図８に示す本変形例に係るバッファ装置２の構成例について説明する。
　本変形例に係るバッファ装置２は、入力ポート３－３が使用されず、入力制御部４により、入力ポート３－１から入力されるデータが、バッファ５－１及び５－３に選択的に書き込まれるとともに、入力ポート３－２から入力されるデータが通常運用と同様にバッファ５－２に書き込まれる。
　つまり、バッファ５－１及び５－３により、結合バッファ５０が構成される。
　また、本変形例に係るバッファ装置２は、出力制御部６により、結合バッファ５０を構成するバッファ５－１及び５－３と、バッファ５－２とから選択的にデータが読み出され、出力ポート７から出力される。
　入力制御部４の入力切替部４０は、複数パス設定レジスタ４５を備えるとともに、第１切替部４３は、デコーダ４３ｄに代えて比較回路４３ｅを備える。
　出力制御部６の出力切替部６０は、複数パス設定レジスタ６５を備えるとともに、第２切替部６３は、デコーダ６３ｂに代えて比較回路６３ｃを備える。
　また、本変形例に係る調停部６６は、混合運用において、出力切替部６０に対して、読出対象のバッファ５を指定した読出指示を出力する。すなわち、本変形例に係る調停部６６は、図２に示すバッファ装置２の通常運用における調停部６６と同様に、バッファ５からのデータの読出タイミングごとに、出力切替部６０に対して、選択した読出対象のバッファ５に書き込まれたデータの読出指示を出力（発行）する。
　本変形例に係るバッファ装置２は、図２に示すバッファ装置２と上述した点が異なるが、その他の構成は同一又は略同一である。
　なお、図８において、実際には、下位ビットポインタ４１，６１が結合バッファ５０を構成するバッファ５の書込，読出位置を指定するためのライン４１ａ，６１ａは、それぞれ図２に示すバッファ装置２と同様に、下位ビットポインタ４１，６１とバッファ５－２とを接続する。本変形例においては、バッファ５－２は結合バッファ５０に含まれないため、説明の便宜上、下位ビットポインタ４１，６１とバッファ５－２とを接続するライン４１ａ，６１ａを省略している。
　また、図８において、実際には、調停部６６が通常運用においてバッファ５の読出制御ポインタ５ｂをインクリメントするためのラインは、調停部６６と各読出制御ポインタ５ｂ－１及び５ｂ－３それぞれとを接続する。本変形例においては、読出制御ポインタ５ｂ－１及び５ｂ－３は結合バッファ５０を構成するバッファ５に対応するため、説明の便宜上、調停部６６と読出制御ポインタ５ｂ－１及び５ｂ－３とを接続するラインを省略している。
　複数パス設定レジスタ４５は、バッファ５－１～５－３それぞれ、つまりセレクタ４３ａ～４３ｃそれぞれに対応した第１バッファ選択情報を保持するレジスタである。
　第１バッファ選択情報は、第２ポインタ値と、書込対象のバッファ５として選択されるバッファ５－１～５－３、つまりセレクタ４３ａ～４３ｃとの対応関係を示すものであり、混合運用の初期設定等において、ファームウェアにより設定される。
　つまり、ファームウェアは、複数パス設定レジスタ４５に設定されるレジスタ値によって、書込対象のバッファ５として選択されるバッファ５の順番を任意に決定することができる。
　本変形例において、第１バッファ選択情報には、図９に示すように、バッファ５－１、つまりセレクタ４３ａに対応する第２ポインタ値として“000”が、バッファ５－２、つまりセレクタ４３ｂに対応する第２ポインタ値として“111”が、バッファ５－３、つまりセレクタ４３ｃに対応する第２ポインタ値として“001”が、それぞれレジスタ値として設定される。
　比較回路４３ｅは、上位ビットポインタ４２の第２ポインタ値と一致する第１バッファ選択情報に対応するバッファ５を、書込対象のバッファ５として選択する。
　すなわち、比較回路４３ｅは、図２に示すバッファ装置２におけるデコーダ４３ｄと同様に、第２ポインタ値の変化に応じて、書込対象のバッファ５を切り替えるものである。
　ここで、セレクタ４３ｂに対応付けられるレジスタ値“111”は、特殊ビットであり、第２閾値は、混合運用の初期設定等において、ファームウェアにより、閾値設定レジスタ４４に対して特殊ビットの値以下となるように設定される。
　従って、結合バッファ５０に含まれないバッファ５－２は、混合運用において、上位ビットポインタ４２の第２ポインタ値によって指定されない。つまり、比較回路４３ｅは、バッファ５－２に対応するセレクタ４３ｂに対しては、結合バス３Ｄを介して入力されたデータを選択させる制御信号を出力しない。換言すれば、比較回路４３ｅは、混合運用において、特殊ビットが設定されたセレクタ４３ｂに対応するバッファ５－２を、特定の入力ポート３－１から入力されたデータに係る書込対象のバッファ５として選択することを抑止する。
　本変形例においては、図９に示すように、第２ポインタ値は“000”又は“001”となり、第２閾値は“001”となる。従って、比較回路４３ｅは、第２ポインタ値の変化に応じて、書込対象のバッファ５としてバッファ５－１又は５－３を選択するように、セレクタ４３ａ又は４３ｃに対して、結合パス３Ｄを選択させる制御信号を出力する。
　一方、比較回路４３ｅは、第１バッファ選択情報に特殊ビットが設定されているセレクタ４３ｂに対して、対応する入力パス３Ａ～３Ｃを選択させる制御信号を出力する。
　以上のように、複数パス設定レジスタ４５が保持する第１バッファ選択情報には、混合運用の初期設定等において、通常運用と同様の入出力を行なわせるバッファ５に対応するセレクタ４３ａ～４３ｃに対して、特殊ビットが設定される。
　複数パス設定レジスタ６５は、バッファ５－１～５－３それぞれ、つまり読出パス６Ａ～６Ｃそれぞれに対応した第２バッファ選択情報を保持するレジスタである。
　第２バッファ選択情報は、第４ポインタ値と、読出対象のバッファ５として選択されるバッファ５－１～５－３、つまり読出パス６Ａ～６Ｃとの対応関係を示すものであり、混合運用の初期設定等において、ファームウェアにより設定される。
　つまり、ファームウェアは、複数パス設定レジスタ６５に設定されるレジスタ値によって、読出対象のバッファ５として選択されるバッファ５の順番を任意に決定することができる。
　本変形例において、第２バッファ選択情報には、第１バッファ選択情報と同様、図１０に示すように、バッファ５－１、つまり読出パス６Ａに対応する第４ポインタ値として“000”が、バッファ５－２、つまり読出パス６Ｂに対応する第４ポインタ値として“111”が、バッファ５－３、つまり読出パス６Ｃに対応する第４ポインタ値として“001”が、それぞれレジスタ値として設定される。
　比較回路６３ｃは、調停部６６から読出対象のバッファ５が指定された読出指示を入力されると、上位ビットポインタ６２の第４ポインタ値と、読出対象のバッファ５に設定された第２バッファ選択情報とが一致する場合に、読出対象のバッファ５からデータを読み出すべく、セレクタ６３ａに制御信号を出力する。
　ここで、読出パス６Ｂに対応付けられるレジスタ値“111”は、特殊ビットであり、第２閾値は、閾値設定レジスタ６４において、特殊ビットの値以下となるように設定される。
　従って、結合バッファ５０に含まれないバッファ５－２は、混合運用において、上位ビットポインタ６２の第４ポインタ値によって指定されない。つまり、本変形例においては、第２閾値は“010”となり、図１０に示すように、第４ポインタ値は“000”又は“001”となる。
　比較回路６３ｃは、調停部６６からの読出指示及び第４ポインタ値の変化に応じて、読出対象のバッファ５としてバッファ５－１又は５－３を選択するように、セレクタ６３ａに対して、読出パス６Ａ又は６Ｃを選択させる制御信号を出力する。
　一方、比較回路６３ｃは、特殊ビットが設定されている読出パス６Ｂに対応するバッファ５が、調停部６６から入力された読出指示において読出対象のバッファ５として選択されると、第４ポインタ値に関わらず、セレクタ６３ａに対して、読出パス６Ｂを選択させる制御信号を出力する。
　つまり、比較回路６３ｃは、調停部６６からの読出指示において、結合バッファ５０を構成するバッファ５が読出対象のバッファ５に指定された場合は、第２バッファ選択情報と第４ポインタ値とを比較して、一致した場合に、読出対象のバッファ５からデータを読み出す制御信号をセレクタ６３ａに出力する。一方、比較回路６３ｃは、調停部６６からの読出指示において、結合バッファ５０以外のバッファ５が読出対象のバッファ５に指定された場合は、第２バッファ選択情報と第４ポインタ値との比較を行なわずに、読出対象のバッファ５からデータを読み出す制御信号をセレクタ６３ａに出力する。
　次に、本変形例に係るバッファ装置２の動作例について、図１１～図１４を参照して説明する。
　図１１に示す動作例は、図３に示す動作例に対して、新たにステップＳ１－２，Ｓ２２～Ｓ２４を加えたものである。なお、ステップＳ１－１のＹｅｓルート、ステップＳ１－２のＹｅｓルート、及びステップＳ２～Ｓ５の処理は、図３に示す動作例と同様のため、詳細な説明は省略する。
　はじめに、ステップＳ１－１において、ファームウェアにより、バッファ装置２が１対１伝送用の受信バッファとして用いられないと判断された場合には（ステップＳ１－１のＮｏルート）、さらに、全ての入力ポート３が使用されるか否か、つまり通常運用が行なわれるか否かが判断される（ステップＳ１－２）。
　ファームウェアにより、全ての入力ポート３が使用されないと判断された場合には（ステップＳ１－２のＮｏルート）、ファームウェアにより、混合運用の初期設定として、バッファ装置２がｍ入力１出力を行なう際に、結合バッファ５０に書き込まれるデータが入力される入力ポート３が特定される。そして、ファームウェアにより、特定した入力ポート３を示す情報が設定レジスタ４７に設定され、特定した入力ポート３が結合バッファ５０に対する書き込みに固定的に用いられる（ステップＳ２２）。つまり、ファームウェアにより、特定の入力ポート３から入力されたデータを入力切替部４０に出力する結合パス３Ｄが有効化される。
　次いで、ファームウェアにより、入力制御部４及び出力制御部６の有効／無効フラグが有効に設定される（ステップＳ２３）。すなわち、比較回路４３ｅ及び６３ｃによる、第２及び第４ポインタ値によるパスセレクト、つまり、第２ポインタ値に基づいたセレクタ４３ａ～４３ｃの選択及び第４ポインタ値に基づいた読出パス６Ａ～６Ｃの選択が有効化される。
　なお、下位ビットポインタ４１及び６１が書込制御ポインタ５ａ及び読出制御ポインタ５ｂから転用される場合には、ファームウェアにより、転用される書込制御ポインタ５ａ及び読出制御ポインタ５ｂに対して、下位ビットポインタ４１及び６１として用いるための設定が有効化される。また、ファームウェアにより、結合バッファ５０を構成するバッファ５に対応して備えられ、且つ転用されない書込制御ポインタ５ａ及び読出制御ポインタ５ｂが無効化される。
　また、ステップＳ２３では、複数パス設定レジスタ４５及び６５において、結合バッファ５０を構成しないバッファ５に、第２及び第４ポインタ値により指定されない値の特殊ビットが対応付けられる。
　さらに、閾値設定レジスタ４５及び６５には、特殊ビットの値以下となるような第２閾値が設定される。
　ステップＳ２３の処理が行なわれると、バッファ装置２において混合運用が行なわれ、特定の入力ポート３から入力されたデータの結合バッファ５０への書込制御、及び特定の入力ポート３以外の入力ポート３から入力されたデータの、対応するバッファ５への書込制御が行なわれる。また、結合バッファ５０及び結合バッファ５０以外のバッファ５からのデータの読出制御が行なわれる（ステップＳ２４）。
　次に、図１２、図１４及び図１５を参照しながら、本実施形態のバッファ装置２の入力制御部４による混合運用における動作例を説明する。
　以下、図１４及び図１５に示すバッファ装置２は、図１１のステップＳ２２及びＳ２３の処理が完了しており、入力ポート３－１を特定の入力ポート３とし、入力ポート３－２を通常の入出力を行なう入力ポート３として、ステップＳ２４の混合運用が行なわれる場合について説明する。また、バッファ５－１～５－３には、図９及び図１０に示す複数パス設定レジスタ４５及び６５の第１及び第２バッファ選択情報が設定され、閾値設定レジスタ４４及び６４には、第２閾値“001”が設定されたと仮定して説明する。
　はじめに、図１２に示すように、入力制御部４が入力ポート３からのデータの入力待ちの状態である（ステップＳ２５）。
　特定の入力ポート３－１からデータの入力があった場合（ステップＳ２６のＹｅｓルート）、入力制御部４により、上位ビットポインタ４２の第２ポインタ値が示す書込対象のバッファ５における、下位ビットポインタ４１の第１ポインタ値が示すアドレス位置に、データが書き込まれる（ステップＳ２７）。
　図１４に示す例において、第２ポインタ値が“000”の場合、比較回路４３ｅにより、第２ポインタ値“000”に対応するセレクタ４３ａに対して、結合パス３Ｄを選択させる制御信号が出力される。そして、入力ポート３－１から結合パス３Ｄを介して入力されたデータは、セレクタ４３ａを介して、対応するバッファ５－１における第１ポインタ値が示すアドレス位置に書き込まれる（図１４の（１）参照）。
　また、第２ポインタ値が“001”の場合、比較回路４３ｅにより、第２ポインタ値“001”に対応するセレクタ４３ｃに対して、結合パス３Ｄを選択させる制御信号が出力される。そして、入力ポート３－１から結合パス３Ｄを介して入力されたデータは、セレクタ４３ｃを介して、対応するバッファ５－３における第１ポインタ値が示すアドレス位置に書き込まれる（図１４の（２）参照）。
　なお、ステップＳ２８～Ｓ３２の処理は、図４のステップＳ１０～Ｓ１４の処理と同様のため、詳細な説明を省略する。
　一方、入力ポート３－２からデータの入力があった場合（ステップＳ２６のＮｏルート）、セレクタ４３ｂでは、比較回路４３ｅにより入力パス３Ｂを選択させる制御信号が入力されている。従って、入力ポート３－２から入力パス３Ｂを介して入力されたデータは、図１５に示すように、セレクタ４３ｂを経由して、バッファ５－２の書込制御ポインタ５ａ－２のポインタ値が示すアドレス位置に書き込まれる（ステップＳ３３）。
　図１２、図１４及び図１５を参照して説明したように、入力ポート３－１から結合パス３Ｄを介して第１切替部４３に入力されるデータは、第１切替部４３により、第１及び第２ポインタ値の変化に応じて書込対象のバッファ５が切り替えられて、結合バッファ５０に書き込まれる。また、入力ポート３－２から入力パス３Ｂを介して第１切替部４３に入力されるデータは、第１切替部４３により、対応するバッファ５に書き込まれる。
　次に、図１３～図１５を参照しながら、本実施形態のバッファ装置２の出力制御部６による混合運用における動作例を説明する。
　はじめに、図１３に示すように、出力切替部６０は、調停部６６からの読出指示待ちの状態である（ステップＳ３４）。読出指示が出力切替部６０に入力された場合、出力制御部６により、特殊ビットが設定されたバッファ５からの読出指示であるか否かが判断される。つまり、出力制御部６により、読出指示において指定された読出対象のバッファ５が、複数パス設定レジスタ６５において特殊ビットが設定された読出パス６Ａ～６Ｃに対応するバッファ５であるか否かが判断される（ステップＳ３５）。
　特殊ビットが設定されたバッファ５からの読出指示ではない場合（ステップＳ３５のＮｏルート）、比較回路６３ｃにより、読出指示により指定された読出対象のバッファ５から、データを読み出すための条件が満たされているか否かが判断される（ステップＳ３６）。具体的には、ステップＳ３６において、比較回路６３ｃにより、読出指示で指定された読出対象のバッファ５に対応する第２バッファ選択情報のレジスタ値と、上位ビットポインタ６２の第４ポインタ値と、が一致するか否かが判断される。
　条件が満たされていない場合には（ステップＳ３６のＮｏルート）、次の読出指示待ちとなり、ステップＳ３４に移行する。
　一方、条件が満たされている場合には（ステップＳ３６のＹｅｓルート）、上位ビットポインタ６２の第４ポインタ値が示す読出対象のバッファ５における、下位ビットポインタ６１の第３ポインタ値が示すアドレス位置から、データが読み出される（ステップＳ３７）。
　図１４に示す例において、第４ポインタ値が“000”の場合、比較回路６３ｃにより、セレクタ６３ａに対して、第４ポインタ値“000”に対応する読出パス６Ａを選択させる制御信号が出力される。そして、バッファ５－１に書き込まれたデータは、セレクタ６３ａにより、第３ポインタ値が示すアドレス位置から読出パス６Ａを介して読み出され、出力ポート７に出力される（図１４の（３）参照）。
　また、第４ポインタ値が“001”の場合、比較回路６３ｃにより、セレクタ６３ａに対して、第４ポインタ値“001”に対応する読出パス６Ｃを選択させる制御信号が出力される。そして、バッファ５－３に書き込まれたデータは、セレクタ６３ａにより、第３ポインタ値が示すアドレス位置から読出パス６Ｃを介して読み出され、出力ポート７に出力される（図１４の（４）参照）。
　なお、ステップＳ３８～Ｓ４２の処理は、図５のステップＳ１７～Ｓ２１の処理と同様のため、詳細な説明を省略する。
　一方、特殊ビットが設定されたバッファ５、例えばバッファ５－２からの読出指示である場合（ステップＳ３５のＹｅｓルート）、出力制御部６により、読出対象のバッファ５－２における、読出制御ポインタ５ｂ－２が示すアドレス位置から、読出パス３Ｂを介してデータが読み出され、出力ポート７に出力される（ステップＳ３３）。
　すなわち、ステップＳ３３において、比較回路６３ｃによる制御信号を入力されたセレクタ６３ａによって、バッファ５－２に書き込まれたデータが読出パス６Ｂを介して読み出される。
　図１３～図１５を参照して説明したように、結合バッファ５０に書き込まれたデータは、出力制御部６により、読出指示並びに第３及び第４ポインタ値の変化に応じて読出対象のバッファ５が切り替えられ、対応する読出パス６Ａ又は６Ｃを介して読み出されて、出力ポート７に出力される。また、結合バッファ５０以外のバッファ５－２に書き込まれたデータは、出力制御部６により、読出指示に応じて選択され、対応する読出パス６Ｂを介して読み出されて、出力ポート７に出力される。
　なお、本変形例において、結合バッファ５０に対応する入力ポート３－１の他に、通常の入出力が行なわれる入力ポート３が１つ（入力ポート３－２）の場合について説明したが、これに限定されるものではない。複数パス設定レジスタ４５において特殊ビットが設定されるバッファ５、つまりセレクタの数は、使用される入力ポート３の数に応じて、例えば２つ以上であっても良い。
　また、レジスタ値に設定される特殊ビットにより、結合バッファ５０を使用する特定の入力ポート３及び使用しない入力ポート３について、図９、図１０、図１４及び図１５に示す組み合わせ以外の組み合わせを実現してもよい。
　上述の如く構成された、図８に示す本変形例に係るバッファ装置２によれば、図２に示す本実施形態に係るバッファ装置２と同様の効果を奏することができる。
　また、混合運用の初期設定等において、ファームウェアは、結合バッファ５を構成しないバッファ５について複数パス設定レジスタ４５及び６５に特殊ビットを設定することで、特定の入力ポート３を介して入力されるデータについてバッファ容量を確保した上で、結合バッファ５０に書き込ませない他の入力ポート３に、対応するバッファ５を使用させることができる。すなわち、図２に示すバッファ装置２に対して、複数パス設定レジスタ４５及び６５を備えるとともに、デコーダ４３ｄ及び６３ｂに代えて比較回路４３ｅ及び６３ｃを備えるだけの簡素な構成で、ｍ入力１出力を行なう受信バッファ２を実現することができる。
　図８に示す本変形例に係るバッファ装置２によれば、ｍ入力１出力を行なう混合運用を実現することができるとともに、図４及び図５を用いて既述の如き１入力１出力を行なう結合運用、及び従来と同様の複数入力１出力を行なう通常運用を実現することができる。
　従って、本変形例に係るバッファ装置２によれば、簡素な構成及び簡便な制御により、複数の運用の形態を切り替えることができ、汎用性の高い受信バッファを実現することができる。
　〔３〕その他
　以上、本発明の好ましい実施形態及び変形例について詳述したが、本発明は、かかる特定の実施形態及び変形例に限定されるものではなく、本発明の趣旨を逸脱しない範囲内において、種々の変形、変更して実施することができる。
　例えば、本実施形態に係るバッファ装置２における第２及び第４ポインタ値のビット数は２ビットとし、本変形例に係るバッファ装置２における第２及び第４ポインタ値のビット数は３ビットとして説明したが、これに限定されるものではない。つまり、第２及び第４ポインタ値のビット数は、入力ポート３の数、つまり結合バッファ５０を構成し得るバッファ５の数に応じて、任意に増減させることができる。
　また、本実施形態及び本変形例に係るバッファ装置２において、入力ポート３及び入力パス３Ａ～３Ｃ、並びにバッファ５が、それぞれ３つ備えられる場合について説明したが、これに限定されず、バッファ装置２の構成に応じて、それぞれ任意の数が備えられて良い。
　さらに、本実施形態及び本変形例に係るバッファ装置２において、下位ビットポインタ４１及び６１は、それぞれバッファ５－１が備える書込制御ポインタ５ａ－１及び読出制御ポインタ５ｂ－１を転用したものであるが、これに限定されるものではない。下位ビットポインタ４１及び６１は、バッファ５が備える書込制御ポインタ５ａ及び読出制御ポインタ５ｂが転用される場合には、結合バッファ５０を構成するバッファ５のうちの、いずれのバッファ５が備える書込制御ポインタ５ａ及び読出制御ポインタ５ｂであっても良い。
　１，１００－１，１００－２　　情報処理システム
　１１－１～１１－６，１１０－１～１１０－６　　システムボード
　１２－１，１２－２，１２０，１２０－１，１２０－２　　クロスバチップ
　２，２－１～２－４，２００，２００－１～２００－４　　バッファ装置
　３，３－１～３－３，３００－１～３００－３　　入力ポート
　３Ａ～３Ｃ，３００Ａ～３００Ｃ　　入力パス
　３Ｄ　　結合パス
　４　　入力制御部
　４０　　入力切替部
　４１　　下位ビットポインタ（書込制御ポインタ，第１ポインタ）
　４１ａ，６１ａ　　ライン
　４２　　上位ビットポインタ（第２ポインタ）
　４３　　第１切替部
　４３ａ～４３ｃ，４８ａ，６３ａ，６３０　　セレクタ
　４３ｄ，４８ｂ，６３ｂ　　デコーダ
　４３ｅ，６３ｃ　　比較回路
　４４，６４　　閾値設定レジスタ
　４５　　複数パス設定レジスタ（第１レジスタ）
　４６　　入力設定部
　４７　　設定レジスタ（第２レジスタ）
　４８　　選択部
　５，５－１～５－３，５００，５００－１～５００－３　　バッファ
　５ａ，５ａ－１～５ａ－３，５００ａ，５００ａ－１～５００ａ－３　　書込制御ポインタ
　５ｂ，５ｂ－１～５ｂ－３，５００ｂ，５００ｂ－１～５００ｂ－３　　読出制御ポインタ
　５０　　結合バッファ（バッファ群）
　６　　出力制御部
　６Ａ～６Ｃ　　読出パス
　６０　出力切替部
　６１　　下位ビットポインタ（読出制御ポインタ，第３ポインタ）
　６２　　上位ビットポインタ（第４ポインタ）
　６３　　第２切替部
　６５　　複数パス設定レジスタ（第３レジスタ）
　６６，６６０　　調停部
　７，７００　　出力ポート
　７Ａ，７００Ａ　　出力パス

Claims (19)

  1. 　複数の入力ポートと、前記複数の入力ポートそれぞれから入力された情報が書き込まれる複数のバッファと、前記バッファから読み出された情報が出力される少なくとも１つの出力ポートとを備えたバッファ装置であって、
    　前記複数のバッファのうちの所定のバッファ群に割り当てられた入力ポートから情報が入力された場合、前記バッファ群のバッファにおける書込位置を示す情報に基づいて前記バッファ群から選択された書込対象のバッファに前記入力された情報を書き込むとともに、前記書込位置を示す情報に応じて、前記書込対象のバッファを前記バッファ群のうちの他のバッファに切り替える入力切替部と、
    　前記バッファ群のバッファにおける読出位置を示す情報に基づいて選択された読出対象のバッファから、情報を読み出して前記出力ポートに出力する出力制御部とを備えることを特徴とする、バッファ装置。
  2. 　前記入力切替部は、
    　前記書込位置を示す第１ポインタ値を保持する第１ポインタと、
    　前記第１ポインタ値に応じて値が変化する第２ポインタ値を保持する第２ポインタと、
    　前記第２ポインタ値の変化に応じて、前記書込対象のバッファを前記他のバッファに切り替え、切り替え後の書込対象のバッファにおける前記第１ポインタ値が示す書込位置に、前記入力ポートから入力された情報を書き込む第１切替部とを備えることを特徴とする、請求項１記載のバッファ装置。
  3. 　前記第１ポインタは、前記入力ポートから入力された情報が前記書込対象のバッファに書き込まれるときに前記第１ポインタ値を変化させるとともに、前記第１ポインタ値が第１閾値を超えると前記第１ポインタ値をリセットし、
    　前記第２ポインタは、前記第１ポインタ値が前記第１閾値を超えると前記第２ポインタ値を変化させるとともに、前記第２ポインタ値が第２閾値を超えると前記第２ポインタ値をリセットすることを特徴とする、請求項２記載のバッファ装置。
  4. 　前記第１ポインタは、前記バッファ群のうちのいずれかのバッファに対応して備えられた書込制御ポインタであることを特徴とする、請求項２又は請求項３記載のバッファ装置。
  5. 　前記入力切替部は、
    　前記複数のバッファそれぞれに対応した第１バッファ選択情報を保持する第１レジスタをさらに備え、
    　前記第１切替部は、前記第２ポインタ値と一致する第１バッファ選択情報に対応するバッファを、書込対象のバッファとして選択することを特徴とする、請求項２～４のいずれか１項記載のバッファ装置。
  6. 　前記第１切替部は、前記バッファ群以外のバッファを書込対象のバッファとして選択することを抑止するとともに、前記バッファ群以外のバッファに対応する入力ポートから入力された情報を、前記バッファ群以外のバッファに書き込むことを特徴とする、請求項５記載のバッファ装置。
  7. 　前記バッファ群に割り当てられた前記入力ポートから情報が入力された場合に、前記入力された情報を前記入力切替部に出力する入力設定部をさらに備え、
    　前記入力切替部は、前記入力設定部から入力された情報を、前記書込位置に基づいて、前記書込対象のバッファに書き込むことを特徴とする、請求項１～６のいずれか１項記載のバッファ装置。
  8. 　前記入力設定部は、
    　前記バッファ群に割り当てられた前記入力ポートを示す情報を保持する第２レジスタと、
    　前記第２レジスタに保持された情報に基づいて、前記複数の入力ポートから前記バッファ群に割り当てられた前記入力ポートを選択し、選択した前記入力ポートから入力された情報を前記入力切替部に出力する選択部とを備えること特徴とする、請求項７記載のバッファ装置。
  9. 　前記バッファ群以外のバッファに対応する入力ポートから入力された情報は、前記選択部を経由せずに前記入力切替部に入力され、対応する前記バッファ群以外のバッファに書き込まれることを特徴とする、請求項７又は請求項８記載のバッファ装置。
  10. 　前記出力制御部は、
    　前記読出対象のバッファから情報を読み出して前記出力ポートに出力するとともに、前記読出位置を示す情報に応じて、前記読出対象のバッファを前記バッファ群のうちの他のバッファに切り替える出力切替部を備えることを特徴とする、請求項１～９のいずれか１項記載のバッファ装置。
  11. 　前記出力切替部は、
    　前記読出位置を示す第３ポインタ値を保持する第３ポインタと、
    　前記第３ポインタ値に応じて値が変化する第４ポインタ値を保持する第４ポインタと、
    　前記第４ポインタ値の変化に応じて、前記読出対象のバッファを前記他のバッファに切り替え、切り替え後の読出対象のバッファにおける前記第３ポインタ値が示す読出位置から情報を読み出す第２切替部とを備えることを特徴とする、請求項１０記載のバッファ装置。
  12. 　前記第３ポインタは、前記バッファ群の読出対象のバッファから情報が読み出されるときに前記第３ポインタ値を変化させるとともに、前記第３ポインタ値が第１閾値を超えると前記第３ポインタ値をリセットし、
    　前記第４ポインタは、前記第３ポインタ値が前記第１閾値を超えると前記第４ポインタ値を変化させるとともに、前記第４ポインタ値が第２閾値を超えると前記第４ポインタ値をリセットすることを特徴とする、請求項１１記載のバッファ装置。
  13. 　前記出力制御部は、
    　前記複数のバッファに書き込まれた情報の読出指示を発行する調停部をさらに備え、
    　前記出力切替部は、前記調停部から発行された読出指示に応じて、前記読出対象のバッファから情報を読み出すとともに、
    　前記第３ポインタは、前記調停部から読出指示が発行されると、前記第３ポインタ値を変化させることを特徴とする、請求項１２記載のバッファ装置。
  14. 　前記出力切替部は、
    　前記複数のバッファそれぞれに対応した第２バッファ選択情報を保持する第３レジスタをさらに備え、
    　前記第２切替部は、前記第４ポインタ値と一致する第２バッファ選択情報に対応するバッファを、読出対象のバッファとして選択することを特徴とする、請求項１３記載のバッファ装置。
  15. 　前記複数の入力ポートのうちの２つ以上の入力ポートからデータが入力される場合、
    　前記第２切替部は、前記調停部から発行された読出指示が、前記バッファ群に書き込まれた情報の読出指示である場合、前記読出指示により指定されたバッファに対応する第２バッファ選択情報と、前記第４ポインタ値と、が一致する場合に、前記読出指示により指定されたバッファを、読出対象のバッファとして選択する一方、前記調停部から発行された読出指示が、前記バッファ群以外のバッファに書き込まれた情報の読出指示である場合に、前記読出指示により指定された前記バッファ群以外のバッファを、読出対象のバッファとして選択することを特徴とする、請求項１４記載のバッファ装置。
  16. 　前記第３ポインタは、前記バッファ群のうちのいずれかのバッファに対応して備えられた読出制御ポインタであることを特徴とする、請求項１１～１５のいずれか１項記載のバッファ装置。
  17. 　前記バッファ群を構成するバッファ及び前記バッファ群に割り当てられた入力ポートは、前記バッファ装置を監視するファームウェアにより設定及び更新されることを特徴とする、請求項１～１６のいずれか１項記載のバッファ装置。
  18. 　複数の入力ポートと、前記複数の入力ポートそれぞれから入力された情報が書き込まれる複数のバッファと、前記バッファから読み出された情報が出力される少なくとも１つの出力ポートとを備えたバッファ装置におけるバッファ制御装置であって、
    　前記複数のバッファのうちの所定のバッファ群に割り当てられた入力ポートから情報が入力された場合、前記バッファ群のバッファにおける書込位置を示す情報に基づいて前記バッファ群から選択された書込対象のバッファに前記入力された情報を書き込むとともに、前記書込位置を示す情報に応じて、前記書込対象のバッファを前記バッファ群のうちの他のバッファに切り替える入力切替部と、
    　前記バッファ群のバッファにおける読出位置を示す情報に基づいて選択された読出対象のバッファから、情報を読み出して前記出力ポートに出力する出力制御部とを備えることを特徴とする、バッファ制御装置。
  19. 　複数の入力ポートと、前記複数の入力ポートそれぞれから入力された情報が書き込まれる複数のバッファと、前記バッファから読み出された情報が出力される少なくとも１つの出力ポートとを備えたバッファ装置におけるバッファ制御方法であって、
    　前記複数のバッファのうちの所定のバッファ群に割り当てられた入力ポートから情報が入力された場合、前記バッファ群のバッファにおける書込位置を示す情報に基づいて、前記バッファ群から書込対象のバッファを選択し、
    　前記選択された書込対象のバッファに前記入力された情報を書き込み、
    　前記書込位置を示す情報に応じて、前記書込対象のバッファを前記バッファ群のうちの他のバッファに切り替え、
    　前記バッファ群のバッファにおける読出位置を示す情報に基づいて、前記バッファ群から読出対象のバッファを選択し、
    　前記選択された読出対象のバッファから、情報を読み出して前記出力ポートに出力することを特徴とする、バッファ制御方法。
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