WO2012157650A1 - 画像処理装置 - Google Patents

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WO2012157650A1
WO2012157650A1 PCT/JP2012/062433 JP2012062433W WO2012157650A1 WO 2012157650 A1 WO2012157650 A1 WO 2012157650A1 JP 2012062433 W JP2012062433 W JP 2012062433W WO 2012157650 A1 WO2012157650 A1 WO 2012157650A1
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enable signal
effective period
signal
image data
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PCT/JP2012/062433
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English (en)
French (fr)
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▲高▼橋　昌之
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Sharp Corp
Original Assignee
Sharp Corp
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    • G09G5/003—Details of a display terminal, the details relating to the control arrangement of the display terminal and to the interfaces thereto
    • G09G5/006—Details of the interface to the display terminal
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
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    • G09G2370/12—Use of DVI or HDMI protocol in interfaces along the display data pipeline
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    • G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
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    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N21/00—Selective content distribution, e.g. interactive television or video on demand [VOD]
    • H04N21/40—Client devices specifically adapted for the reception of or interaction with content, e.g. set-top-box [STB]; Operations thereof
    • H04N21/43—Processing of content or additional data, e.g. demultiplexing additional data from a digital video stream; Elementary client operations, e.g. monitoring of home network or synchronising decoder's clock; Client middleware
    • H04N21/436—Interfacing a local distribution network, e.g. communicating with another STB or one or more peripheral devices inside the home
    • H04N21/4363—Adapting the video stream to a specific local network, e.g. a Bluetooth® network
    • H04N21/43632—Adapting the video stream to a specific local network, e.g. a Bluetooth® network involving a wired protocol, e.g. IEEE 1394
    • H04N21/43635—HDMI

Definitions

  • the present invention relates to an image processing apparatus that can appropriately process image data even when an HDMI signal of the HDMI (registered trademark) standard is deteriorated.
  • High Definition television: HDTV High Definition television
  • the resolution of the current high-definition television broadcast is 1920 horizontal pixels ⁇ 1080 vertical pixels (so-called 2K1K, hereinafter this resolution is referred to as full HD resolution).
  • 2K1K the resolution of the full HD resolution
  • 8K4K the resolution of the full HD resolution
  • 4K2K 4K2K
  • 8K4K 16 times the resolution
  • HDMI High-Definition Multimedia Interface
  • the HDMI standard adopts a specification that allows video signals, audio signals, and control signals to be transmitted through a single cable without compression, and can simplify wiring and circuit configuration.
  • a TMDS (Transition / Minimized / Differential / Signal) signal used in the HDMI standard is composed of three pairs of differential data signals and one pair of clock differential signals.
  • the TMDS signal corresponding to the 8K4K resolution has a 12-bit format, and has a higher frequency than the TMDS signal corresponding to the current full HD resolution, which is the 8-bit format, and is likely to cause a reception error due to a deterioration in quality.
  • the conversion circuit outputs a clock signal CLK, a data enable signal DE, and image data DATA as shown in FIG.
  • the data enable signal DE is a signal that defines a period during which the image data DATA is output.
  • the image processing unit in the receiving apparatus recognizes the image data DATA during a period in which the data enable signal DE is at the H level in order to process the image data DATA.
  • the image processing unit tries to recognize the image data DATA one clock earlier than usual, but the image data DATA has not yet been output from the conversion circuit, and therefore 0 data, that is, black data is captured.
  • 0 data that is, black data is captured.
  • Patent Document 1 discloses an improvement for reducing an error rate with respect to a reception error that occurs when a poor HDMI cable is used. Specifically, the following two processes are performed as this improvement. (1) The receiving apparatus controls the transmitting apparatus so that the voltage amplitude of the TMDS signal from the transmitting apparatus is increased in advance. (2) The receiving apparatus controls the transmitting apparatus so that a skew is previously added to the TMDS signal from the transmitting apparatus.
  • JP 2008-199175 A Japanese Patent Publication “JP 2008-199175 A” (published September 28, 2008)
  • Patent Document 1 requires that the receiving device can control the transmitting device. For this reason, the receiving apparatus must have a function of controlling the transmitting apparatus.
  • the transmission device needs to include a reception-side control unit that transmits error rate information to the transmission device. Further, since it is necessary to add a signal line for transmitting the control signal to the HDMI cable, it is necessary to change the interface for that purpose. In addition, it is necessary for the transmission device to have a function of performing the above processing under the control of the reception device.
  • the present invention has been made in view of the above problems, and an object thereof is to provide an image processing apparatus capable of correcting an error for a deteriorated received signal (TMDS signal) without controlling the transmitting apparatus. There is to do.
  • TMDS signal deteriorated received signal
  • the image processing apparatus recognizes image data obtained from a TMDS signal based on a valid signal indicating a valid period during which the image data is valid, and displays the recognized image data on the recognized image data Image processing means for performing, phase shift detection means for detecting a phase shift at the start point of the effective period in the effective signal, and phase correction means for correcting the phase of the start point so as to eliminate the detected phase shift It is characterized by having.
  • the phase shift of the start point is detected by the phase shift detection means. Then, the phase of the starting point is corrected by the phase correction means so as to eliminate the phase shift.
  • the image processing means can properly recognize the image data based on the valid signal having an appropriate starting point. Therefore, it is possible to display image data normally.
  • the image processing apparatus which is configured as described above, can correct an error for a deteriorated TMDS signal (received signal) without controlling the transmitting apparatus that transmits the TMDS signal. There is an effect.
  • FIG. 1 is a block diagram illustrating a configuration of an image processing apparatus according to an embodiment of the present invention. It is a block diagram which shows the structure which concerns on Embodiment 1 of the data enable signal correction
  • 3 is a flowchart showing an operation procedure of a data enable signal correction unit in FIG. 2.
  • 2A is a timing chart showing the operation of the data enable signal correction unit in FIG. 2 when the data enable signal is normally output from the HDMI conversion unit in the image processing apparatus, and FIG. It is a timing chart which shows operation
  • FIG. 3 is a diagram illustrating a state of an image displayed when the phase of the data enable signal is corrected by the data enable signal correction unit of FIG. 2.
  • FIG. 6A is a timing chart showing the operation of the data enable signal correction unit in FIG. 6 when the data enable signal is normally output from the HDMI conversion unit in the image processing apparatus, and FIG. It is a timing chart which shows operation
  • FIG. 10 is a flowchart illustrating an operation procedure of a data enable signal correction unit in FIG. 9.
  • FIG. 9A is a timing chart showing the operation of the data enable signal correction unit in FIG. 9 when the data enable signal is normally output from the HDMI conversion unit in the image processing apparatus
  • FIG. 6 is a timing chart showing the operation of the data enable signal correction unit when it falls later than the normal timing
  • FIG. 5C shows the operation of the data enable signal correction unit when the first image data of one line is 0. It is a timing chart which shows. It is a figure which shows the image which a black line appears in the right end by the error which arises in the said HDMI conversion part.
  • (A) is a timing chart showing the relationship between a clock, a data enable signal and data obtained as a result of converting a TMDS signal into a CMOS level signal in a conventional device, and (b) shows a large amount of jitter generated in the conventional device. It is a timing chart which shows said relationship at the time. It is a figure which shows the image displayed in the case shown in (b) of FIG.
  • FIG. 1 is a block diagram showing an overall configuration of an image processing apparatus 1 according to the present embodiment.
  • the image processing device 1 includes an HDMI conversion unit 2, a data enable signal correction unit 3, an image processing unit 4, and a liquid crystal display device 5.
  • the HDMI conversion unit 2 is a circuit that converts the TMDS signal output from the signal source 7 and transmitted via the HDMI cable 8 into a CMOS level signal.
  • the HDMI conversion unit 2 is configured by an IC in order to perform a specified conversion process. As a result of the conversion, the HDMI conversion unit 2 outputs a clock signal CLK, image data DATA, and a data enable signal DE (see (a) of FIG. 4).
  • the HDMI conversion unit 2 also outputs a horizontal synchronization signal for defining the start of the line and a vertical synchronization signal for defining the start of the frame.
  • the data enable signal DE is generated by the signal source 7 and is transmitted to the image processing apparatus 1 by being included in the TMDS signal.
  • the data enable signal DE (valid signal) is a signal that determines a period during which the image processing unit 4 recognizes the image data DATA for processing the image data DATA.
  • This data enable signal DE is a signal that normally becomes active (H level) so as to enable recognition of the image data DATA during the period when the image data DATA is output, and rises in synchronization with the rise of the clock signal CLK. And fall down.
  • the period during which the data enable signal DE is active may not coincide with the period in which the image data DATA is output due to an error or other error that has occurred in the HDMI conversion unit 2, as will be described later. .
  • the data enable signal correction unit 3 detects a shift (phase shift) with respect to the normal phase of the phase of the data enable signal DE output from the HDMI conversion unit 2 (the start point of the effective period). .
  • the data enable signal correction unit 3 (phase correction means) outputs the data enable signal DE as it is when no rising phase shift is detected.
  • the data enable signal correction unit 3 appropriately corrects the rising phase and outputs a data enable signal DE.
  • the data enable signal correction unit 3 outputs the clock signal CLK and the image data DATA input from the HDMI conversion unit 2. Further, the data enable signal correction unit 3 outputs the horizontal synchronization signal and the vertical synchronization signal input from the HDMI conversion unit 2 as they are.
  • the image processing unit 4 performs predetermined processing on the image data DATA output from the data enable signal correction unit 3. Specifically, the image processing unit 4 performs processing such as noise removal, color conversion, edge enhancement, and resolution conversion. In these processes, the image processing unit 4 recognizes the image data DATA in synchronization with the clock signal CLK during the valid period of the data enable signal DE from the data enable signal correction unit 3. Further, the image processing unit 4 outputs the clock signal CLK, the horizontal synchronization signal, and the vertical synchronization signal received from the data enable signal correction unit 3 to the liquid crystal display device 5.
  • the liquid crystal display device 5 has a drive unit (a timing controller, a source driver and a gate driver described later) and a liquid crystal display panel.
  • the driving unit drives the liquid crystal display panel based on a vertical synchronization signal, a horizontal synchronization signal, a clock signal CLK, a data enable signal DE, and the like input via the image processing unit 4.
  • An image can be displayed with a gradation corresponding to the image data DATA.
  • FIG. 2 is a block diagram showing the configuration of the data enable signal correction unit 11 according to the present embodiment of the data enable signal correction unit 3.
  • the data enable signal correction unit 11 includes a counter 12, a comparator 13, a selection output circuit 14, and a delay circuit 15.
  • the counter 12 counts the clock signal CLK during the valid period of the data enable signal DE, and outputs a count value CNT1 that is the value of the count number of the valid period.
  • the counter 12 (effective period width measuring means) can measure the effective period width of the data enable signal DE based on the number of clocks of the clock signal CLK (count value CNT1).
  • the comparator 13 compares the predetermined reference value R1 with the count value CNT1. As a result of comparison, the comparator 13 outputs an H level determination signal CMP1 when the count value CNT1 is larger than the reference value R1, and outputs an L level determination signal CMP1 when the count value CNT1 is equal to or less than the reference value R1. To do. Thereby, the comparator 13 (effective period width determination means) can determine whether or not the width of the data enable signal DE is larger than the reference value R1.
  • the reference value R1 is set to 1920 (one line of image data DATA), which is the number of effective pixels of one line, assuming that a full HD resolution image is displayed.
  • the selection output circuit 14 (selection output means) outputs the data enable signal DE to the delay circuit 15 when the determination signal CMP1 is at the H level, while the data enable signal DE is externally output as it is when the determination signal CMP1 is at the L level. Output.
  • the selection output circuit 14 can be configured to selectively output the data enable signal DE as described above by a combination of logic circuits.
  • the delay circuit 15 delays the rising edge of the data enable signal DE output from the selection output circuit 14 by one clock of the clock signal CLK and outputs the delayed data enable signal DDE.
  • the delay circuit 15 can be configured to delay the rising edge of the data enable signal DE by one clock, for example, by a flip-flop.
  • FIG. 3 is a flowchart showing an operation procedure of the data enable signal correction unit 11.
  • FIG. 4A is a timing chart showing the operation of the data enable signal correction unit 11 when the data enable signal DE is normally output.
  • FIG. 4B is a timing chart showing the operation of the data enable signal correction unit 11 when the data enable signal DE rises earlier than the normal timing.
  • the counter 12 counts the effective period clock signal CLK in the data enable signal DE, thereby measuring the effective period width (step S11).
  • step S12 when it is determined that the count value CNT1 is not larger than 1920 (NO) (the determination signal CMP1 is at L level), the selection output circuit 14 outputs the data enable signal DE as it is for the next line and thereafter (as is the case). Step S13). The selection output circuit 14 performs the operation on the output of the next line. At the same time as the output operation of the data enable signal DE by the selection output circuit 14 is performed on the next line, the process returns to step S11 in order to perform the operation on and after step S11 for the next line.
  • step S12 determines whether the count value CNT1 is greater than 1920 (YES) (the determination signal CMP1 is at H level) (the determination signal CMP1 is at H level) (the determination signal CMP1 is at H level) (the determination signal CMP1 is at H level)
  • the selection output circuit 14 sends the data enable signal DE to the delay circuit 15 in the next line and thereafter. Output to.
  • the delay circuit 15 delays the rising edge of the data enable signal DE input from the selection output circuit 14 by one clock of the clock signal CLK and outputs it (step S14).
  • the delay circuit 15 performs the operation of step S14 on the output of the next line.
  • the process returns to step S11 in order to perform the operation after step S11 on the next line.
  • step S12 it is determined that the count value CNT1 is not greater than 1920 (NO). Therefore, the data enable signal DE is output from the selection output circuit 14 as it is.
  • the data enable signal correction unit 11 measures the width of the data enable signal DE, so that the delayed data enable signal DDE whose rising edge is delayed by one clock based on the determination result in the next line and thereafter. Is output from the delay circuit 15.
  • the data enable signal DE from the HDMI conversion unit 2 is output from the data enable signal correction unit 11 as it is.
  • the data enable signal DE is output simultaneously with the measurement of the width of the data enable signal DE. For this reason, the data enable signal DE is output as it is through the selection output circuit 14 regardless of whether the width of the valid period is larger than the reference value R1.
  • FIG. 5 is a diagram illustrating a state of an image displayed when the phase of the data enable signal DE is corrected by the data enable signal correction unit 11.
  • the data enable signal correction unit 11 changes the data enable signal DE to 1 of the clock signal CLK. Output with delay by clock. As a result, the data enable signal DE is changed to an appropriate width equal to the reference value R1. Therefore, the image processor 4 does not recognize 0 (black) data by recognizing the image data DATA one clock earlier based on the data enable signal DE. As a result, the image displayed on the liquid crystal display device 5 is normally displayed without including the black line LBL as shown in FIG. 14, as shown in FIG.
  • the TMDS signal corresponding to the above-mentioned 8K4K resolution has a very high frequency, and reception errors are likely to occur due to the quality degradation of the TMDS signal. Therefore, when an image is displayed based on the TMDS signal, it is preferable to correct the data enable signal DE as described above.
  • the data enable signal correction unit 11 detects the rising phase shift of the data enable signal DE and corrects the rising phase based on the detected phase shift. Thereby, the error of the data enable signal DE generated in the HDMI conversion unit 2 can be corrected without controlling the signal source 7. For this reason, the image processing apparatus 1 does not require a configuration for controlling the signal source 7 for error correction, and the signal source 7 performs processing for error correction under the control of the image processing apparatus 1. Does not require configuration.
  • the data enable signal correction unit 11 can be configured on a relatively small scale by a digital circuit. Therefore, the enlargement of the image processing apparatus 1 can be suppressed.
  • FIG. 6 is a block diagram showing a configuration of the data enable signal correction unit 21 according to the present embodiment of the data enable signal correction unit 3.
  • the data enable signal correction unit 21 includes a D flip-flop (D-FF in the figure) 22, a comparator 23, a selection output circuit 24, and a shift circuit 25.
  • D-FF D flip-flop
  • the D flip-flop 22 takes in the image data DATA (image data DATA at the start of the valid period) from the HDMI conversion unit 2 in synchronization with the rise of the data enable signal DE from the HDMI conversion unit 2.
  • the comparator 23 compares the image data DATA fetched by the D flip-flop 22 with the zero data D0 which is a value of 0.
  • the comparator 23 (data value determination means) outputs an L level determination signal CMP2 when the two data match as a result of comparison, and outputs an H level determination signal CMP1 when the two data are different.
  • the selection output circuit 24 (selection output means) outputs the data enable signal DE to the shift circuit 25 when the determination signal CMP2 is at the H level, while the data enable signal DE is externally output as it is when the determination signal CMP1 is at the L level. Output.
  • the selection output circuit 25 may be configured in the same manner as the selection output circuit 14 described above.
  • the shift circuit 25 shifts the data enable signal DE output from the selection output circuit 24 by one clock of the clock signal CLK and outputs it as a shift data enable signal SDE.
  • the shift circuit 25 can be configured to shift the data enable signal DE by one clock using, for example, a shift register.
  • FIG. 7 is a flowchart showing an operation procedure of the data enable signal correction unit 21.
  • FIG. 8A is a timing chart showing the operation of the data enable signal correction unit 21 when the data enable signal DE is normally output.
  • FIG. 8B is a timing chart showing the operation of the data enable signal correction unit 21 when the data enable signal DE rises earlier than the normal timing.
  • the D flip-flop 22 takes in the image data DATA in synchronization with the rising edge of the data enable signal DE (step S21).
  • the comparator 23 compares the captured image data DATA with the zero data D0, and determines whether or not the image data DATA is 0 (step S22).
  • Step S22 when it is determined that the image data DATA is not 0 (NO) (the determination signal CMP2 is L level), the selection output circuit 24 outputs the data enable signal DE as it is (Step S23). Thereafter, the processing returns to step S21 in order to perform the operations after step S21 for the next line.
  • step S22 if it is determined in step S22 that the image data DATA is 0 (YES) (the determination signal CMP2 is at H level), the selection output circuit 24 outputs the data enable signal DE to the shift circuit 25.
  • the shift circuit 25 shifts the input data enable signal DE by one clock of the clock signal CLK and outputs it (step S24). Then, the process returns to step S21 in order to perform the operation after step S21 for the next line.
  • step S22 it is determined that the image data DATA is not 0 (NO). Therefore, the data enable signal DE is output from the selection output circuit 24 as it is.
  • the state is fixed, so that the data enable signal DE rises earlier by one clock as shown in FIG.
  • the D flip-flop 22 captures data in a period before the first image data DATA actually has no image data DATA.
  • 0 data is taken into the D flip-flop 22, and it is determined in step S 22 that the image data DATA is 0 (YES).
  • the shift data enable signal SDE delayed by one clock is output from the first line.
  • the quality of the TMDS signal becomes high, an error does not occur in the HDMI conversion unit 2, so that the jitter of the clock signal CLK is also eliminated.
  • the normal data enable signal DE is output from the HDMI conversion unit 2
  • the image data DATA captured in synchronization with the rising edge of the data enable signal DE is not zero data D0. Therefore, the data enable signal DE from the HDMI conversion unit 2 is output from the data enable signal correction unit 21 as it is.
  • the data enable signal correction unit 21 outputs the data enable signal DE after shifting the data enable signal DE by one shift by the shift circuit 25, but is not limited thereto.
  • the data enable signal correction unit 21 includes a delay circuit similar to the delay circuit 15 in the data enable signal correction unit 11 described above instead of the shift circuit 25, thereby delaying the rising edge of the data enable signal DE by one clock. May be.
  • the data enable signal correction unit 21 shifts the data enable signal DE by one clock of the clock signal CLK when the image data DATA captured in synchronization with the rising edge of the data enable signal DE is 0. Output. Thereby, the data enable signal DE rises during a period in which the image data DATA actually exists. Therefore, the image processing unit 4 does not recognize 0 (black) data by recognizing the video signal one clock earlier based on the data enable signal DE. As a result, as shown in FIG. 5, the image displayed on the liquid crystal display device 5 is normally displayed without including the black line BL as shown in FIG.
  • the data enable signal correction unit 11 similarly to the data enable signal correction unit 11 described above, it is possible to avoid the influence of reception errors caused by the quality degradation of the TMDS signal. Therefore, the image can be displayed favorably. Therefore, similarly to the data enable signal correction unit 11, the error of the data enable signal DE generated in the HDMI conversion unit 2 can be corrected without controlling the signal source 7. Moreover, the data enable signal correction unit 21 can be configured on a relatively small scale by a digital circuit as described above. Therefore, the enlargement of the image processing apparatus 1 can be suppressed.
  • the data enable signal correction unit 21 is superior to the data enable signal correction unit 11 as follows.
  • the data enable signal correction unit 11 determines the width of the data enable signal DE at the end of the line and, based on the determination result, raises the data enable signal DE on the next line or later if necessary. Delayed.
  • the data enable signal correction unit 21 takes in the image data DATA at the head of the line, determines whether or not the image data DATA is zero data D0, and is necessary based on the determination result. If there is, the data enable signal DE is shifted from the line. Thus, the data enable signal correction unit 21 can correct the data enable signal DE from the line.
  • FIG. 9 is a block diagram illustrating a configuration of the data enable signal correction unit 31 according to the present embodiment of the data enable signal correction unit 3.
  • the data enable signal correction unit 31 includes a D flip-flop (D-FF in the figure) 32, a comparator 33, a selection output circuit 34, a counter 35, a comparator 36, a selection output circuit 37, and a delay circuit 38. have.
  • the D flip-flop 32 takes in the image data DATA from the HDMI conversion unit 2 in synchronization with the rising edge of the data enable signal DE from the HDMI conversion unit 2.
  • the comparator 33 compares the image data DATA fetched by the D flip-flop 32 with the zero data D0 which is a value of 0.
  • the comparator 33 (data value determination means) outputs an L level determination signal CMP3 when the two data match as a result of comparison, and outputs an H level determination signal CMP3 when the two data are different.
  • the selection output circuit 34 (first selection output means) outputs the data enable signal DE to the counter 35 when the determination signal CMP3 is at the H level.
  • the selection output circuit 34 outputs the data enable signal DE as it is when the determination signal CMP3 is at L level.
  • the counter 35 counts the clock signal CLK during the valid period of the data enable signal DE, and outputs a count value CNT2 that is the value of the count number of the valid period.
  • the counter 35 (effective period width measuring means) can measure the width of the effective period of the data enable signal DE based on the number of clocks of the clock signal CLK (count value CNT2).
  • the comparator 36 compares the predetermined reference value R2 with the count value CNT2.
  • This comparator 36 (effective period width determination means) outputs a determination signal CMP4 of H level when the count value CNT2 is larger than the reference value R2 as a result of comparison, and L when the count value CNT2 is less than or equal to the reference value R2.
  • a level determination signal CMP4 is output.
  • the reference value R2 is set to 1920, which is the number of effective pixels in one line, assuming that a full HD resolution image is displayed.
  • the selection output circuit 37 (second selection output means) outputs the data enable signal DE to the delay circuit 38 when the determination signal CMP4 is at the H level, while the data enable signal DE remains unchanged when the determination signal CMP4 is at the L level. Output to the outside.
  • the selection output circuit 37 can be configured to selectively output the data enable signal DE as described above by a combination of logic circuits.
  • the delay circuit 38 delays the rising edge of the data enable signal DE output from the selection output circuit 37 by one clock of the clock signal CLK and outputs the delayed data enable signal DDE.
  • the delay circuit 38 can be configured to delay the rising edge of the data enable signal DE by one clock, for example, by a flip-flop.
  • FIG. 10 is a flowchart showing an operation procedure of the data enable signal correction unit 31.
  • FIG. 11A is a timing chart showing the operation of the data enable signal correction unit 31 when the data enable signal DE is normally output.
  • FIG. 11B is a timing chart showing the operation of the data enable signal correction unit 21 when the data enable signal DE falls later than the normal timing.
  • FIG. 11C is a timing chart showing the operation of the data enable signal correction unit 31 when the head image data DATA of one line is zero.
  • the D flip-flop 32 takes in the image data DATA in synchronization with the rising edge of the data enable signal DE (step S31).
  • the comparator 33 compares the captured image data DATA with the zero data D0, and determines whether or not the image data DATA is 0 (step S32).
  • step S32 when it is determined that the image data DATA is not 0 (NO) (the determination signal CMP3 is L level), the selection output circuit 34 outputs the data enable signal DE as it is from the line (step S33). And in order to perform operation
  • step S32 if it is determined in step S32 that the image data DATA is 0 (YES) (the determination signal CMP3 is at H level), the selection output circuit 34 outputs the data enable signal DE to the counter 35.
  • the counter 35 measures the width of the valid period by counting the clock signal CLK of the valid period in the data enable signal DE of the first line of one screen (step S34).
  • step S35 when it is determined that the count value CNT2 is not greater than 1920 (NO) (the determination signal CMP4 is at L level), the selection output circuit 37 outputs the data enable signal DE as it is for the next and subsequent lines ( Step S33). And in order to perform operation
  • step S35 determines whether the count value CNT2 is greater than 1920 (YES) (determination signal CMP4 is H level)
  • the selection output circuit 37 sends the data enable signal DE to the delay circuit 38 in the next line and thereafter. Output to.
  • the delay circuit 38 delays the rising edge of the input data enable signal DE by one clock of the clock signal CLK and outputs it (step S36). And in order to perform operation
  • step S32 it is determined that the image data DATA is not 0 (NO). Therefore, the data enable signal DE is output from the selection output circuit 34 as it is.
  • the data enable signal DE rises normally but is delayed by one clock compared to the case where the fall is normal. Sometimes. In this case, it is assumed that the leading image data DATA is not zero. In this case, in step S32, it is determined that the image data DATA is not 0 (NO). Therefore, as in the case described above, the data enable signal DE is output from the selection output circuit 34 as it is.
  • the image processing unit 4 does not recognize the image data DATA in this portion by ignoring the falling portion delayed by one clock of the data enable signal DE. Therefore, only regular image data DATA is provided for display.
  • step S32 it is determined that the image data DATA is 0 (YES). Since the count value CNT2 is 1920, it is determined in step S36 that the count value CNT2 is not greater than 1920 (NO). Therefore, in this case, the data enable signal DE is output from the selection output circuit 37 as it is.
  • step S36 it is determined that the count value CNT2 is larger than 1920 (YES). . Therefore, in this case, the delay circuit 38 delays the rising edge of the data enable signal DE by one clock and outputs the delayed data enable signal DDE.
  • FIG. 12 is a diagram illustrating an image in which a black line appears at the right end due to an error generated in the HDMI conversion unit 2.
  • the data enable signal correction unit 31 can avoid the influence of the reception error caused by the quality degradation of the TMDS signal, like the data enable signal correction units 11 and 21 described above. Therefore, the image can be displayed favorably. Therefore, similarly to the data enable signal correction unit 11, the error of the data enable signal DE generated in the HDMI conversion unit 2 can be corrected without controlling the signal source 7. Moreover, as described above, the data enable signal correction unit 31 can be configured on a relatively small scale by a digital circuit. Therefore, the enlargement of the image processing apparatus 1 can be suppressed.
  • the data enable signal correction unit 31 is superior to the data enable signal correction units 11 and 21 as follows.
  • the data enable signal correction unit 11 when the falling edge of the data enable signal DE is delayed by one clock compared with the normal case, the data enable signal correction unit 11 described above malfunctions. Specifically, since the width of the valid period of the data enable signal DE becomes larger than the reference value R1, the data enable signal correction unit 11 sets the rise of the data enable signal DE to 1 even though the rise of the data enable signal DE is normal. Delay by clock. For this reason, the first image data DATA is not recognized in the image processing unit 4, and the period of one clock (data non-existing period) following the last image data DATA is recognized as 0 (black) image data DATA. End up. As a result, as shown in FIG. 12, the liquid crystal display device 5 displays an image including a black line RBL extending in the vertical direction at the right end because it is shifted to the left by one dot.
  • the data enable signal correction unit 31 outputs the data enable signal DE shown in FIG. 11B as it is as described above.
  • the image processing unit 4 correctly recognizes all the image data DATA, so that a normal image not including the black line RBL is displayed on the liquid crystal display device 5 as shown in FIG. .
  • the data enable signal correction unit 21 malfunctions. Specifically, since the image data DATA captured at the rising edge of the data enable signal DE is zero data D0, the data enable signal correction unit 21 shifts and outputs the data enable signal DE by one clock. For this reason, the top image data DATA is not recognized in the image processing unit 4, and the above data non-existing period is recognized as the image data DATA. As a result, the image including the black line RBL is displayed on the liquid crystal display device 5 as shown in FIG.
  • the data enable signal correction unit 31 outputs the data enable signal DE shown in FIG. 11C as it is as described above.
  • the image processing unit 4 correctly recognizes all the image data DATA, so that a normal image not including the black line RBL is displayed on the liquid crystal display device 5 as shown in FIG. .
  • the data enable signal correction unit 31 measures the width of the effective period for the data enable signal DE that rises earlier by one clock shown in FIG. 4B as in the data enable signal correction unit 11. Based on the above, the rising edge is delayed by one clock.
  • the data enable signal correction unit 31 determines whether or not the data enable signal DE can be output based on the value of the head image data DATA by the data enable signal correction unit 21. In addition to this, the data enable signal correction unit 31 determines whether the data enable signal DE needs to be delayed by the data enable signal correction unit 11 based on the width of the valid period. Accordingly, the data enable signal DE shown in (b) and (c) of FIG. 11 can be properly output without causing malfunction.
  • the image processing apparatus 1 receives a data signal (image data DATA) and a valid signal (data enable DE) indicating a valid period of the data signal via an input interface (for example, the HDMI cable 8).
  • the image processing apparatus 1 includes an active period (valid period) of the valid signal and a detection unit (comparator 13, which detects at least one of the contents of the data signal (first image data DATA) obtained based on the valid signal. 23, 33, 36) and a correction unit (delay circuit 15, 38 and shift circuit 25) for correcting the phase shift of the effective signal in accordance with the detection result of the detection unit.
  • the liquid crystal display device 5 is used as a device for displaying an image, but a display device such as an organic EL display device other than the liquid crystal display device 5 may be used.
  • the data enable signal DE is a signal that activates the H level, but is not limited thereto, and may be a signal that activates the L level.
  • the data enable signal correction unit 11 delays the falling edge of the data enable signal DE by one clock of the clock signal CLK.
  • steps S11 and S12 (FIG. 3), steps S21 and S22 (FIG. 7), and steps S31 and S32 (FIG. 10) are performed on all lines in the frame.
  • the above processing may be performed only for the first line of the frame, and the output processing of the data enable signal DE may be performed for the second and subsequent lines based on the result.
  • the image processing apparatus 1 according to the present embodiment can also be expressed as follows.
  • the image processing apparatus 1 recognizes the image data obtained from the TMDS signal based on a valid signal indicating a valid period during which the image data is valid, and performs an image processing for displaying the recognized image data A processing unit; a phase shift detection unit that detects a phase shift of the start point of the effective period in the effective signal; and a phase correction unit that corrects the phase of the start point so as to eliminate the detected phase shift. ing.
  • the phase shift detection unit includes an effective period width measurement unit that measures the width of the effective period, and the effective period width is larger than a reference value corresponding to one line of the image data.
  • An effective period width determination unit that determines whether or not the phase correction unit includes a delay unit that delays the start point when it is determined that the width of the effective period is greater than the reference value. It is preferable to have.
  • the effective period width determination unit determines whether the width is larger than the reference value. If it is determined that the width of the effective period is larger than the reference value, the start point has a phase shift, so that the phase of the start point is delayed by the delay unit. Thereby, the phase of the starting point is corrected so as to eliminate the phase shift.
  • the image processing apparatus 1 When it is determined that the effective period width is larger than the reference value, the image processing apparatus 1 outputs the effective signal to the delay unit, while the effective period width is equal to or less than the reference value. It is preferable to include a selection output unit that outputs the valid signal as it is.
  • the valid signal when it is determined that the width of the valid period is larger than the reference value, the valid signal is output to the delay unit by the selection output unit. At this time, the starting point of the valid signal is delayed by the delay unit. On the other hand, when it is determined that the width of the valid period is equal to or less than the reference value, the valid signal is output as it is by the selection output unit. Thereby, when the start point has a phase shift, the phase of the start point of the effective signal is corrected, and when the start point has no phase shift, the effective signal is output as it is.
  • the phase shift detection unit includes a data value determination unit that determines whether or not the value of the image data at the start of the effective period is 0, and the phase correction unit includes: It is preferable to have a delay unit that delays the start point when it is determined that the value of the image data at the start of the effective period is zero.
  • the start point when the data value determination unit determines that the value of the image data at the start of the effective period is 0, the start point has a phase shift up to a period in which no image data exists. In this case, the starting point is delayed by the delay unit. Thereby, the phase of the starting point is corrected so as to eliminate the phase shift.
  • the image processing apparatus 1 outputs the valid signal to the delay unit when it is determined that the value of the image data at the start of the valid period is 0, while the image processing apparatus 1 outputs the valid signal at the start of the valid period. It is preferable to include a selection output unit that outputs the valid signal as it is when it is determined that the value of the image data is not zero.
  • the selection output unit when it is determined that the value of the image data at the start of the effective period is 0, the selection output unit outputs an effective signal to the delay unit. At this time, the starting point of the valid signal is delayed by the delay unit. On the other hand, when it is determined that the value of the image data at the start of the effective period is not 0, the effective signal is output as it is by the selection output unit. Thereby, when the start point has a phase shift, the phase of the start point of the effective signal is corrected, and when the start point has no phase shift, the effective signal is output as it is.
  • the phase shift detection unit includes a data value determination unit that determines whether the value of the image data at the start of the effective period is 0, and the image at the start of the effective period. When it is determined that the value of the data is 0, an effective period width measurement unit that measures the width of the effective period, and the effective period width is greater than a reference value corresponding to one line of the image data An effective period width determination unit that determines whether or not the phase correction unit includes a delay unit that delays the start point when it is determined that the width of the effective period is greater than the reference value. It is preferable to have.
  • the start point when the data value determination unit determines that the value of the image data at the start of the effective period is 0, the start point has a phase shift until a period in which no image data exists.
  • the effective period width measuring unit measures the width of the effective period of the effective signal, and the effective period width determining unit determines whether or not the width is larger than the reference value.
  • the start point is delayed by the delay unit because the start point has a phase shift. Thereby, the phase of the starting point is corrected so as to eliminate the phase shift.
  • the phase of the end point is not the phase of the start point of the effective period (see FIG. 11B), it is not necessary to correct the phase of the start point.
  • the effective period width measuring unit measures the width of the effective period of the effective signal, it is determined that the width is larger than the reference value. If the start point is delayed by the delay unit based on the determination, the image processing unit does not recognize the head of the image data, so that the image is not displayed normally. Therefore, in such a case, since the value of the image data at the start of the effective period is not determined to be 0 by performing the determination by the data value determination unit, the start point is not delayed. Therefore, it is possible to prevent a malfunction that the start point is delayed although the phase of the start point is appropriate.
  • the start point is delayed by the delay unit. Then, since the head of the image data is not recognized by the image processing unit, the image is not displayed normally. Therefore, in such a case, the effective period width of the effective signal is measured by the effective period width measurement unit, and it is further determined whether or not the effective period width is larger than the reference value. Thereby, since it is determined that the width of the effective period is equal to or less than the reference value, the start point is not delayed. Therefore, it is possible to prevent a malfunction that the start point is delayed although the phase of the start point is appropriate.
  • the image processing apparatus 1 When it is determined that the value of the image data at the start of the effective period is 0, the image processing apparatus 1 outputs the effective signal to the effective period width measurement unit, while starting the effective period When it is determined that the value of the image data at time is not 0, the first selection output unit that outputs the effective signal as it is, and when it is determined that the width of the effective period is larger than the reference value, A second selection output unit that outputs the valid signal as it is when the valid signal is output to the delay unit and the width of the valid period is determined to be equal to or less than the reference value. preferable.
  • the first selection output unit when it is determined that the value of the image data at the start of the effective period is 0, the first selection output unit outputs an effective signal to the delay unit. At this time, the starting point of the valid signal is delayed by the delay unit. On the other hand, when it is determined that the value of the image data at the start of the effective period is not 0, the effective signal is output as it is by the first selection output unit. For example, as described above, when not the start point of the valid period but the end point has a phase shift, the delay of the start point is unnecessary, and the valid signal is output as it is.
  • the valid signal is output to the delay unit by the second selection output unit. At this time, the starting point of the valid signal is delayed by the delay unit.
  • the valid signal is output as it is by the second selection output unit. For example, as described above, when the value of the image data at the start of the effective period is intentionally set to 0, and the start point does not have a phase shift, the start point is not required to be delayed. Is output as is.
  • the phase of the start point is corrected, and when the start point has no phase shift, the valid signal is output as it is.
  • Any one of the image processing apparatuses 1 described above preferably includes a display device that displays the image data output from the image processing unit.
  • the display device is preferably a liquid crystal display device.
  • the display device and the liquid crystal display device are based on the image data processed by the image processing unit.
  • the image can be displayed normally.
  • the image processing apparatus can be suitably used in combination with a liquid crystal display device or the like for displaying high-definition video.

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Abstract

　ＨＤＭＩ変換部（２）は、信号源（７）からのＴＭＤＳ信号をＣＭＯＳレベルに変換して画像データを出力するとともに、画像処理のために画像データが有効である期間（有効期間）を示すデータイネーブル信号およびクロック信号を出力する。データイネーブル信号補正部（３）は、ＨＤＭＩ変換部（２）から出力されるデータイネーブル信号の立ち上がり（有効期間の開始点）の位相の正規の位相に対するずれ（位相ずれ）を検出する。また、データイネーブル信号補正部（３）は、立ち上がりの位相ずれが検出されない場合にデータイネーブル信号をそのまま出力する一方、立ち上がりの位相ずれが検出された場合に立ち上がり位相を適正に補正してデータイネーブル信号を出力する。

Description

画像処理装置
　本発明は、ＨＤＭＩ（登録商標）規格のＨＤＭＩ信号が劣化しているときにも適正に画像データを処理することができる画像処理装置に関する。
　近年、高精細度テレビジョン放送（High Definition television：ＨＤＴＶ）が普及し、それに応じてＡＶ機器のデジタル化が進んでいる。現行の高精細度テレビジョン放送の解像度は、横１９２０画素×縦１０８０画素（いわゆる２Ｋ１Ｋ、以下ではこの解像度をフルＨＤ解像度と称する）である。これに対し、フルＨＤ解像度の４倍の解像度（いわゆる４Ｋ２Ｋ）あるいは１６倍の解像度（いわゆる８Ｋ４Ｋ、スーパーハイビジョンＳＨＶもこの一種）の映像規格が提唱されている。このような状況において、各機器間でデジタル信号を授受するインターフェースの開発も活発になってきている。
　現在、このようなインターフェースとしては、ＨＤＭＩ（High-Definition MultimediaInterface）規格が広く普及している。ＨＤＭＩ規格は、映像信号、音声信号および制御信号を非圧縮でシングルケーブルを介して伝送できる仕様を採用しており、配線や回路構成を簡素化することができる。ＨＤＭＩ規格で用いられるＴＭＤＳ（Transition Minimized Differential Signal）信号は、３対の差動形式のデータ信号および１対のクロック用差動信号によって構成されている。
　ＨＤＭＩ規格では、上記のように各信号を非圧縮で伝送するため、伝送を非常に高い周波数で行う必要がある。したがって、伝送されるＴＭＤＳ信号の品質が低いと、受信装置で受信エラーが生じる。特に、８Ｋ４Ｋ解像度に対応するＴＭＤＳ信号は、１２ビットフォーマットであり、８ビットフォーマットである現行のフルＨＤ解像度に対応するＴＭＤＳ信号よりも周波数が高く、品質の低下による受信エラーを生じやすい。
　通常、ＨＤＭＩ規格を採用する受信装置においては、送信装置から伝送されたＴＭＤＳ信号を処理するために、変換回路によってＴＭＤＳ信号をＣＭＯＳレベルに変換する必要がある。この変換回路は、上記の変換処理の結果、図１３の（ａ）に示すように、クロック信号ＣＬＫ、データイネーブル信号ＤＥおよび画像データＤＡＴＡを出力する。データイネーブル信号ＤＥは、画像データＤＡＴＡが出力される期間を規定する信号である。受信装置における画像処理部は、画像データＤＡＴＡを処理するために、データイネーブル信号ＤＥがＨレベルの期間に画像データＤＡＴＡを認識する。
　ところで、ＴＭＤＳ信号の品質が劣化すると、クロック信号ＣＬＫにジッタが生じる。上記の変換回路においては、ジッタの影響が小さい段階では、図１３の（ａ）に示すように、画像データＤＡＴＡの出力と同期してデータイネーブル信号ＤＥが立ち上がる。しかしながら、ジッタの影響が無視できなくなるほど大きくなると、データイネーブル信号ＤＥが、図１３の（ｂ）に示すように、画像データＤＡＴＡが現れるよりもクロック信号ＣＬＫの１クロック前で立ち上がってしまう。
　このとき、画像処理部は、通常よりも１クロック早く画像データＤＡＴＡを認識しようとするが、画像データＤＡＴＡがまだ変換回路から出力されていないので、０のデータすなわち黒のデータを取り込んでしまう。この結果、画像処理部から出力される映像信号を表示パネルに表示させると、図１４に示すように、左端に上下方向に伸びる黒線ＬＢＬを含む画像が表示される。
　特許文献１には、粗悪なＨＤＭＩケーブルを用いた場合に生じる受信エラーに対して、エラーレートを低減するための改良が開示されている。この改良として、具体的には、下記の２つの処理が行われる。
（１）送信装置からのＴＭＤＳ信号の電圧振幅を予め増大するように、受信装置が送信装置を制御する。
（２）送信装置からのＴＭＤＳ信号にスキューを予め付与するように、受信装置が送信装置を制御する。
日本国公開特許公報「特開２００８－１９９１７５号公報（２００８年９月２８日公開）
　特許文献１に記載されている方法では、受信装置が送信装置を制御できることが必要となる。このため、受信装置が送信装置を制御する機能を備えなければならない。具体的には、送信装置は、エラーレート情報を送信装置に送信する受信側制御部を備える必要がある。また、コントロール信号を伝送するための信号線をＨＤＭＩケーブルに付加する必要があるので、そのためのインターフェースの変更も必要となる。しかも、送信装置が、受信装置の制御によって上記の処理を行う機能を有する必要がある。
　本発明は、上記の問題に鑑みてなされたものであり、その目的は、劣化した受信信号（ＴＭＤＳ信号）に対して送信装置を制御することなくエラーを補正することができる画像処理装置を提供することにある。
　本発明に係る画像処理装置は、ＴＭＤＳ信号から得られた画像データを当該画像データが有効である有効期間を示す有効信号に基づいて認識し、認識した当該画像データに対して表示するための処理を行う画像処理手段と、前記有効信号における前記有効期間の開始点の位相ずれを検出する位相ずれ検出手段と、検出された前記位相ずれをなくすように前記開始点の位相を補正する位相補正手段とを備えていることを特徴としている。
　上記の構成では、有効信号の開始点がエラーによって位相ずれを生じていた場合、位相ずれ検出手段によって、当該開始点の位相ずれが検出される。すると、位相補正手段によって、位相ずれをなくすように開始点の位相が補正される。これにより、画像処理手段は、適正な開始点を有する有効信号により、適正に画像データを認識することができる。したがって、画像データを正常に表示することが可能となる。
　本発明に係る画像処理装置は、上記のように構成されることにより、劣化したＴＭＤＳ信号（受信信号）に対して当該ＴＭＤＳ信号を送信する送信装置を制御することなくエラーを補正することができるという効果を奏する。
本発明の実施形態に係る画像処理装置の構成を示すブロック図である。 上記画像処理装置におけるデータイネーブル信号補正部の実施形態１に係る構成を示すブロック図である。 図２のデータイネーブル信号補正部の動作手順を示すフローチャートである。 （ａ）はデータイネーブル信号が上記画像処理装置におけるＨＤＭＩ変換部から正常に出力されるときの図２のデータイネーブル信号補正部の動作を示すタイミングチャートであり、（ｂ）は上記データイネーブル信号が正常なタイミングより早く立ち上がるときの上記データイネーブル信号補正部の動作を示すタイミングチャートである。 図２のデータイネーブル信号補正部によってデータイネーブル信号の位相が補正された場合に表示される映像の状態を示す図である。 上記画像処理装置におけるデータイネーブル信号補正部の実施形態２に係る構成を示すブロック図である。 図６のデータイネーブル信号補正部の動作手順を示すフローチャートである。 （ａ）はデータイネーブル信号が上記画像処理装置におけるＨＤＭＩ変換部から正常に出力されるときの図６のデータイネーブル信号補正部の動作を示すタイミングチャートであり、（ｂ）は上記データイネーブル信号が正常なタイミングより早く立ち上がるときの上記データイネーブル信号補正部の動作を示すタイミングチャートである。 上記画像処理装置におけるデータイネーブル信号補正部の実施形態３に係る構成を示すブロック図である。 図９のデータイネーブル信号補正部の動作手順を示すフローチャートである。 （ａ）はデータイネーブル信号が上記画像処理装置におけるＨＤＭＩ変換部から正常に出力されるときの図９のデータイネーブル信号補正部の動作を示すタイミングチャートであり、（ｂ）は上記データイネーブル信号が正常なタイミングより遅く立ち下がるときの上記データイネーブル信号補正部の動作を示すタイミングチャートであり、（ｃ）は１ラインの先頭の画像データが０であるときの上記データイネーブル信号補正部の動作を示すタイミングチャートである。 上記ＨＤＭＩ変換部で生じるエラーによって右端に黒線が現れる画像を示す図である。 （ａ）は従来の装置においてＴＭＤＳ信号をＣＭＯＳレベルの信号に変換した結果得られるクロック、データイネーブル信号およびデータの関係を示すタイミングチャートであり、（ｂ）は上記従来の装置において生じるジッタが多いときの上記の関係を示すタイミングチャートである。 図１３の（ｂ）に示す場合に表示される画像を示す図である。
　本発明に係る実施形態について、図１～図１２を参照して以下に説明する。
　［画像処理装置の構成］
　図１は、本実施形態に係る画像処理装置１の全体構成を示すブロック図である。
　図１に示すように、画像処理装置１は、ＨＤＭＩ変換部２と、データイネーブル信号補正部３と、画像処理部４と、液晶表示装置５とを備えている。
　ＨＤＭＩ変換部２は、信号源７から出力されてＨＤＭＩケーブル８を介して伝送されてきたＴＭＤＳ信号をＣＭＯＳレベルの信号に変換する回路である。このＨＤＭＩ変換部２は、規定の変換処理を行うため、ＩＣによって構成されている。ＨＤＭＩ変換部２は、変換の結果、クロック信号ＣＬＫと、画像データＤＡＴＡと、データイネーブル信号ＤＥとを出力する（図４の（ａ）参照）。また、ＨＤＭＩ変換部２は、ラインの始まりを規定するための水平同期信号およびフレームの始まりを規定するための垂直同期信号も出力する。
　データイネーブル信号ＤＥは、信号源７で生成され、ＴＭＤＳ信号に含まれて画像処理装置１に伝送される。このデータイネーブル信号ＤＥ（有効信号）は、画像処理部４が、画像データＤＡＴＡの処理のために画像データＤＡＴＡを認識する期間を定める信号である。このデータイネーブル信号ＤＥは、通常、画像データＤＡＴＡが出力される期間に画像データＤＡＴＡの認識を有効とするようにアクティブ（Ｈレベル）となる信号であり、クロック信号ＣＬＫの立ち上がりに同期して立ち上がりかつ立ち下がる。ただし、データイネーブル信号ＤＥがアクティブとなる期間（有効期間）は、後述するように、ＨＤＭＩ変換部２において生じたエラーやその他のエラーによって、画像データＤＡＴＡが出力される期間と一致しないことがある。
　データイネーブル信号補正部３（位相ずれ検出手段）は、ＨＤＭＩ変換部２から出力されるデータイネーブル信号ＤＥの立ち上がり（有効期間の開始点）の位相の正規の位相に対するずれ（位相ずれ）を検出する。また、データイネーブル信号補正部３（位相補正手段）は、立ち上がりの位相ずれが検出されない場合に、データイネーブル信号ＤＥをそのまま出力する。一方、データイネーブル信号補正部３は、立ち上がりの位相ずれが検出された場合に、立ち上がり位相を適正に補正してデータイネーブル信号ＤＥを出力する。また、データイネーブル信号補正部３は、ＨＤＭＩ変換部２から入力されたクロック信号ＣＬＫおよび画像データＤＡＴＡとを出力する。さらに、データイネーブル信号補正部３は、ＨＤＭＩ変換部２から入力された水平同期信号および垂直同期信号をそのまま出力する。
　なお、データイネーブル信号補正部３の詳細については、実施形態１～３に基づいて後に説明する。
　画像処理部４（画像処理手段）は、データイネーブル信号補正部３から出力された画像データＤＡＴＡに所定の処理を施す。具体的には、画像処理部４は、ノイズ除去、色変換、エッジ強調、解像度変換等の処理を行う。画像処理部４は、これらの処理において、データイネーブル信号補正部３からのデータイネーブル信号ＤＥの有効期間にクロック信号ＣＬＫに同期して画像データＤＡＴＡを認識していく。また、画像処理部４は、データイネーブル信号補正部３から受けたクロック信号ＣＬＫ、水平同期信号および垂直同期信号を液晶表示装置５に出力する。
　液晶表示装置５は、駆動部（後述するタイミングコントローラ、ソースドライバおよびゲートドライバ）と、液晶表示パネルとを有している。この液晶表示装置５は、駆動部が、画像処理部４を経て入力される垂直同期信号、水平同期信号、クロック信号ＣＬＫ、データイネーブル信号ＤＥ等に基づいて、液晶表示パネルを駆動することにより、画像データＤＡＴＡに応じた階調で画像を表示することができる。
　［実施形態１］
　上記のデータイネーブル信号補正部３の一実施形態について説明する。
　〔データイネーブル信号補正部の構成〕
　図２は、データイネーブル信号補正部３の本実施形態に係るデータイネーブル信号補正部１１の構成を示すブロック図である。
　図２に示すように、データイネーブル信号補正部１１は、カウンタ１２、コンパレータ１３、選択出力回路１４および遅延回路１５を有している。
　カウンタ１２は、データイネーブル信号ＤＥの有効期間にクロック信号ＣＬＫをカウントし、有効期間のカウント数の値であるカウント値ＣＮＴ１を出力する。これにより、カウンタ１２（有効期間幅計測手段）は、クロック信号ＣＬＫのクロックの個数（カウント値ＣＮＴ１）に基づいてデータイネーブル信号ＤＥの有効期間の幅を計測することができる。
　コンパレータ１３は、所定の基準値Ｒ１とカウント値ＣＮＴ１とを比較する。このコンパレータ１３は、比較の結果、カウント値ＣＮＴ１が基準値Ｒ１より大きいときにＨレベルの判定信号ＣＭＰ１を出力し、カウント値ＣＮＴ１が基準値Ｒ１以下であるときにＬレベルの判定信号ＣＭＰ１を出力する。これにより、コンパレータ１３（有効期間幅判定手段）は、データイネーブル信号ＤＥの幅が基準値Ｒ１より大きいか否かを判定することができる。ここで、基準値Ｒ１は、フルＨＤ解像度の画像を表示させることを想定して、１ラインの有効画素数である１９２０（画像データＤＡＴＡの１ライン分）に設定されている。
　選択出力回路１４（選択出力手段）は、判定信号ＣＭＰ１がＨレベルのときにデータイネーブル信号ＤＥを遅延回路１５に出力する一方、判定信号ＣＭＰ１がＬレベルのときにデータイネーブル信号ＤＥをそのまま外部に出力する。この選択出力回路１４は、論理回路の組み合わせによって、上記のように選択的にデータイネーブル信号ＤＥを出力するように構成することができる。
　遅延回路１５（遅延手段）は、選択出力回路１４から出力されたデータイネーブル信号ＤＥの立ち上がりをクロック信号ＣＬＫの１クロック分遅延させて遅延データイネーブル信号ＤＤＥとして出力する。この遅延回路１５は、例えば、フリップフロップによって、データイネーブル信号ＤＥの立ち上がりを１クロック分遅延させるように構成することができる。
　〔データイネーブル信号補正部の動作〕
　上記のように構成されるデータイネーブル信号補正部１１の動作について説明する。図３は、データイネーブル信号補正部１１の動作手順を示すフローチャートである。図４の（ａ）は、データイネーブル信号ＤＥが正常に出力されるときのデータイネーブル信号補正部１１の動作を示すタイミングチャートである。図４の（ｂ）は、データイネーブル信号ＤＥが正常なタイミングより早く立ち上がるときのデータイネーブル信号補正部１１の動作を示すタイミングチャートである。
　図３に示すように、まず、カウンタ１２が、データイネーブル信号ＤＥにおける有効期間のクロック信号ＣＬＫをカウントすることで、有効期間の幅を計測する（ステップＳ１１）。次いで、コンパレータ１３が、有効期間の幅に相当するカウンタ１２のカウント値ＣＮＴ１を基準値Ｒ１（＝１９２０）と比較し、カウント値ＣＮＴ１が１９２０より大きいか否かを判定する（ステップＳ１２）。
　ステップＳ１２において、カウント値ＣＮＴ１が１９２０より大きくない（ＮＯ）と判定された場合（判定信号ＣＭＰ１がＬレベル）、選択出力回路１４が、次のライン以降について、データイネーブル信号ＤＥをそのまま出力する（ステップＳ１３）。選択出力回路１４は、その動作を次のラインの出力に対して行う。選択出力回路１４によるデータイネーブル信号ＤＥの出力動作が次のラインに対して行われるのと同時に、次のラインに対してステップＳ１１以降の動作をするために、処理がステップＳ１１に戻る。
　一方、ステップＳ１２において、カウント値ＣＮＴ１が１９２０より大きい（ＹＥＳ）と判定された場合（判定信号ＣＭＰ１がＨレベル）、選択出力回路１４が、次のライン以降で、データイネーブル信号ＤＥを遅延回路１５に出力する。遅延回路１５は、選択出力回路１４から入力されたデータイネーブル信号ＤＥの立ち上がりをクロック信号ＣＬＫの１クロック分遅延させて出力する（ステップＳ１４）。遅延回路１５は、ステップＳ１４の動作を次のラインの出力に対して行う。遅延回路１５によるデータイネーブル信号ＤＥの遅延動作が次のラインに対して行われるのと同時に、次のラインに対してステップＳ１１以降の動作をするために処理がステップＳ１１に戻る。
　ここで、図４の（ａ）に示すように、データイネーブル信号ＤＥが正常に出力された場合、カウント値ＣＮＴ１が１９２０と等しい。この場合は、ステップＳ１２において、カウント値ＣＮＴ１が１９２０より大きくない（ＮＯ）と判定される。したがって、データイネーブル信号ＤＥは、選択出力回路１４から、そのまま出力される。
　一方、ＴＭＤＳ信号の質が低いためにＨＤＭＩ変換部２においてクロック信号ＣＬＫにジッタが生じると、その状態が固定される。このため、図４の（ｂ）に示すように、データイネーブル信号ＤＥが１クロック分早く立ち上がる状態が続く。この状態では、カウント値ＣＮＴ１が１９２１となるので、ステップＳ１２において、カウント値ＣＮＴ１が１９２０より大きい（ＹＥＳ）と判定される。このように、データイネーブル信号補正部１１において、データイネーブル信号ＤＥの幅を計測することにより、次のライン以降で、上記の判定結果に基づいて、立ち上がりが１クロック分遅延した遅延データイネーブル信号ＤＤＥが遅延回路１５から出力される。
　ＴＭＤＳ信号の質が高くなると、ＨＤＭＩ変換部２においてエラーが生じなくなるので、クロック信号ＣＬＫのジッタも解消される。この場合は、ＨＤＭＩ変換部２から正常なデータイネーブル信号ＤＥが出力されるので、図４の（ａ）に示すように、データイネーブル信号ＤＥの幅が規定値（１９２０）となる。したがって、ＨＤＭＩ変換部２からのデータイネーブル信号ＤＥが、データイネーブル信号補正部１１からそのまま出力される。
　なお、上記のように、動作開始後の最初のラインについては、データイネーブル信号ＤＥの幅を計測するのと同時に、データイネーブル信号ＤＥが出力される。このため、データイネーブル信号ＤＥが、その有効期間の幅が基準値Ｒ１より大きいか否かに関わらず、選択出力回路１４を介してそのまま出力される。
　また、次のライン以降は、データイネーブル信号ＤＥの状態が変わるまで一旦決定したコンパレータ１３からの判定信号ＣＭＰ１の値を維持しておく必要がある。このため、コンパレータ１３と選択出力回路１４との間に、判定信号ＣＭＰ１を保持するラッチを設けておく。
　〔データイネーブル信号補正部による効果〕
　図５は、データイネーブル信号補正部１１によってデータイネーブル信号ＤＥの位相が補正された場合に表示される映像の状態を示す図である。
　上記のように、データイネーブル信号補正部１１は、データイネーブル信号ＤＥの幅（カウント値ＣＮＴ１）が基準値Ｒ１（１ラインの画素数）より大きい場合に、データイネーブル信号ＤＥをクロック信号ＣＬＫの１クロック分遅延させて出力する。これにより、データイネーブル信号ＤＥが基準値Ｒ１に等しい適正な幅に変更される。それゆえ、画像処理部４は、データイネーブル信号ＤＥに基づいて、１クロック早く画像データＤＡＴＡを認識することにより、０（黒）のデータを認識することがなくなる。その結果、液晶表示装置５に表示された画像は、図５に示すように、図１４に示すような黒線ＬＢＬを含まずに正常に表示される。
　特に、前述のブロックスキャンフォーマットやマルチディスプレイフォーマットの場合、１フレームの画像を複数に分割して表示する。このため、各画像が上記のような黒線ＬＢＬを含んでいる場合、画像の端以外の部分にも黒線ＬＢＬが現れてしまう。したがって、上記のように、データイネーブル信号ＤＥを補正することにより、黒線ＬＢＬのない良好な画像を表示することができる。
　また、前述の８Ｋ４Ｋ解像度に対応するＴＭＤＳ信号は周波数が極めて高く、ＴＭＤＳ信号の品質低下によって受信エラーが生じやすい。したがって、当該ＴＭＤＳ信号に基づいて画像を表示する場合、上記のようにデータイネーブル信号ＤＥを補正することが好ましい。
　また、データイネーブル信号補正部１１は、データイネーブル信号ＤＥの立ち上がりの位相ずれを検出して、検出した位相ずれに基づいて立ち上がりの位相を補正する。これにより、信号源７を制御することなく、ＨＤＭＩ変換部２で生じたデータイネーブル信号ＤＥのエラーを補正することができる。このため、画像処理装置１は、エラー補正のために信号源７を制御する構成を必要としないし、信号源７は、画像処理装置１からの制御を受けてエラー補正のための処理を行う構成を必要としない。
　しかも、データイネーブル信号補正部１１は、前述のように、デジタル回路によって比較的小規模に構成することができる。したがって、画像処理装置１の大型化を抑制することができる。
　［実施形態２］
　上記のデータイネーブル信号補正部３の他の実施形態について説明する。
　〔データイネーブル信号補正部の構成〕
　図６は、データイネーブル信号補正部３の本実施形態に係るデータイネーブル信号補正部２１の構成を示すブロック図である。
　図６に示すように、データイネーブル信号補正部２１は、Ｄフリップフロップ（図中、Ｄ－ＦＦ）２２、コンパレータ２３、選択出力回路２４およびシフト回路２５を有している。
　Ｄフリップフロップ２２は、ＨＤＭＩ変換部２からのデータイネーブル信号ＤＥの立ち上がりに同期して、ＨＤＭＩ変換部２からの画像データＤＡＴＡ（有効期間の開始時の画像データＤＡＴＡ）を取り込む。
　コンパレータ２３は、Ｄフリップフロップ２２によって取り込まれた画像データＤＡＴＡと０の値であるゼロデータＤ０とを比較する。このコンパレータ２３（データ値判定手段）は、比較の結果、両データが一致するときにＬレベルの判定信号ＣＭＰ２を出力し、両データが相違するときにＨレベルの判定信号ＣＭＰ１を出力する。
　選択出力回路２４（選択出力手段）は、判定信号ＣＭＰ２がＨレベルのときにデータイネーブル信号ＤＥをシフト回路２５に出力する一方、判定信号ＣＭＰ１がＬレベルのときにデータイネーブル信号ＤＥをそのまま外部に出力する。この選択出力回路２５は、前述の選択出力回路１４と同様に構成されていてもよい。
　シフト回路２５（遅延手段）は、選択出力回路２４から出力されたデータイネーブル信号ＤＥをクロック信号ＣＬＫの１クロック分シフトさせてシフトデータイネーブル信号ＳＤＥとして出力する。このシフト回路２５は、例えば、シフトレジスタによって、データイネーブル信号ＤＥを１クロック分シフトさせるように構成することができる。
　〔データイネーブル信号補正部の動作〕
　上記のように構成されるデータイネーブル信号補正部２１の動作について説明する。図７は、データイネーブル信号補正部２１の動作手順を示すフローチャートである。図８の（ａ）は、データイネーブル信号ＤＥが正常に出力されるときのデータイネーブル信号補正部２１の動作を示すタイミングチャートである。図８の（ｂ）は、データイネーブル信号ＤＥが正常なタイミングより早く立ち上がるときのデータイネーブル信号補正部２１の動作を示すタイミングチャートである。
　図７に示すように、まず、Ｄフリップフロップ２２が、データイネーブル信号ＤＥの立ち上がりに同期して画像データＤＡＴＡを取り込む（ステップＳ２１）。次いで、コンパレータ２３が、取り込まれた画像データＤＡＴＡとゼロデータＤ０とを比較し、当該画像データＤＡＴＡが０であるか否かを判定する（ステップＳ２２）。
　ステップＳ２２において、画像データＤＡＴＡが０でない（ＮＯ）と判定された場合（判定信号ＣＭＰ２がＬレベル）、選択出力回路２４が、データイネーブル信号ＤＥをそのまま出力する（ステップＳ２３）。その後、次のラインについてステップＳ２１以降の動作をするために、処理がステップＳ２１に戻る。
　一方、ステップＳ２２において、画像データＤＡＴＡが０である（ＹＥＳ）と判定された場合（判定信号ＣＭＰ２がＨレベル）、選択出力回路２４が、データイネーブル信号ＤＥをシフト回路２５に出力する。シフト回路２５は、入力されたデータイネーブル信号ＤＥをクロック信号ＣＬＫの１クロック分シフトさせて出力する（ステップＳ２４）。そして、次のラインについてステップＳ２１以降の動作をするために処理がステップＳ２１に戻る。
　ここで、図８の（ａ）に示すように、データイネーブル信号ＤＥが正常に出力された場合、Ｄフリップフロップ２２によって取り込まれる１ラインの先頭の画像データＤＡＴＡは０でない値を有している。この場合は、ステップＳ２２において、当該画像データＤＡＴＡが０でない（ＮＯ）と判定される。したがって、データイネーブル信号ＤＥは、選択出力回路２４から、そのまま出力される。
　一方、ＴＭＤＳ信号の質が低いためにＨＤＭＩ変換部２においてジッタが生じると、その状態が固定されるので、図８の（ｂ）に示すように、データイネーブル信号ＤＥが１クロック分早く立ち上がる状態が続く。この場合、Ｄフリップフロップ２２は、先頭の画像データＤＡＴＡよりも前の実際には画像データＤＡＴＡが存在しない期間でデータを取り込む。これにより、Ｄフリップフロップ２２には０のデータが取り込まれることになるので、ステップＳ２２において、画像データＤＡＴＡが０である（ＹＥＳ）と判定される。この場合は、第１ラインから、１クロック分遅延したシフトデータイネーブル信号ＳＤＥが出力される。
　ＴＭＤＳ信号の質が高くなると、ＨＤＭＩ変換部２においてエラーが生じなくなるので、クロック信号ＣＬＫのジッタも解消される。この場合は、ＨＤＭＩ変換部２から正常なデータイネーブル信号ＤＥが出力されるので、データイネーブル信号ＤＥの立ち上がりに同期して取り込まれる画像データＤＡＴＡは、ゼロデータＤ０ではない。したがって、ＨＤＭＩ変換部２からのデータイネーブル信号ＤＥが、データイネーブル信号補正部２１からそのまま出力される。
　なお、一旦決定したコンパレータ２３からの判定信号ＣＭＰ２の値は、データイネーブル信号ＤＥの状態が変わるまで維持しておく必要がある。このため、コンパレータ２３と選択出力回路２４との間に、判定信号ＣＭＰ２を保持するラッチを設けておく。
　また、データイネーブル信号補正部２１は、データイネーブル信号ＤＥをシフト回路２５によって１クロック分シフトさせて出力するが、これには限定されない。例えば、データイネーブル信号補正部２１は、シフト回路２５の代わりに前述のデータイネーブル信号補正部１１における遅延回路１５と同様の遅延回路を有することによって、データイネーブル信号ＤＥの立ち上がりを１クロック分遅延させてもよい。
　〔データイネーブル信号補正部による効果〕
　上記のように、データイネーブル信号補正部２１は、データイネーブル信号ＤＥの立ち上がりに同期して取り込まれた画像データＤＡＴＡが０である場合に、データイネーブル信号ＤＥをクロック信号ＣＬＫの１クロック分シフトさせて出力する。これにより、実際に画像データＤＡＴＡが存在する期間にデータイネーブル信号ＤＥが立ち上がる。それゆえ、画像処理部４は、データイネーブル信号ＤＥに基づいて、１クロック早く映像信号を認識することにより、０（黒）のデータを認識することがなくなる。その結果、液晶表示装置５に表示された画像は、図５に示すように、図１４に示すような黒線ＢＬを含まずに正常に表示される。
　通常、１２ビットフォーマットのＴＭＤＳ信号の場合、実際には、２５６～３７６０階調（１０ビット：６４～９４０）しか用いない（０～２５５階調および３７６１～４０９５階調は用いない）。このため、画像データＤＡＴＡが０の領域は映像がない領域と判定できる。したがって、データイネーブル信号ＤＥがＨレベルであるにもかかわらず、画像データＤＡＴＡが０であればエラーと判断することができるのである。
　これにより、前述のデータイネーブル信号補正部１１と同様、ＴＭＤＳ信号の品質低下によって生じる受信エラーの影響を回避することができる。それゆえ、画像を良好に表示することができる。したがって、データイネーブル信号補正部１１と同様、信号源７を制御することなく、ＨＤＭＩ変換部２で生じたデータイネーブル信号ＤＥのエラーを補正することができる。しかも、データイネーブル信号補正部２１は、前述のように、デジタル回路によって比較的小規模に構成することができる。したがって、画像処理装置１の大型化を抑制することができる。
　また、データイネーブル信号補正部２１は、データイネーブル信号補正部１１と比べて次のように優れている。
　データイネーブル信号補正部１１は、当該ラインの終了時にデータイネーブル信号ＤＥの幅の大小判定を行って、その判定結果に基づいて、必要であれば、次のライン以降でデータイネーブル信号ＤＥの立ち上がりを遅延させている。これに対し、データイネーブル信号補正部２１は、当該ラインの先頭の画像データＤＡＴＡを取り込んで、当該画像データＤＡＴＡがゼロデータＤ０であるか否かを判定し、その判定結果に基づいて、必要であれば、当該ラインからデータイネーブル信号ＤＥをシフトさせている。このように、データイネーブル信号補正部２１によれば、当該ラインからデータイネーブル信号ＤＥの補正が可能となる。
　［実施形態３］
　上記のデータイネーブル信号補正部３のさらに他の実施形態について説明する。
　〔データイネーブル信号補正部の構成〕
　図９は、データイネーブル信号補正部３の本実施形態に係るデータイネーブル信号補正部３１の構成を示すブロック図である。
　図９に示すように、データイネーブル信号補正部３１は、Ｄフリップフロップ（図中、Ｄ－ＦＦ）３２、コンパレータ３３、選択出力回路３４、カウンタ３５、コンパレータ３６、選択出力回路３７および遅延回路３８を有している。
　Ｄフリップフロップ３２は、ＨＤＭＩ変換部２からのデータイネーブル信号ＤＥの立ち上がりに同期して、ＨＤＭＩ変換部２からの画像データＤＡＴＡを取り込む。
　コンパレータ３３は、Ｄフリップフロップ３２によって取り込まれた画像データＤＡＴＡと０の値であるゼロデータＤ０とを比較する。このコンパレータ３３（データ値判定手段）は、比較の結果、両データが一致するときにＬレベルの判定信号ＣＭＰ３を出力し、両データが相違するときにＨレベルの判定信号ＣＭＰ３を出力する。
　選択出力回路３４（第１選択出力手段）は、判定信号ＣＭＰ３がＨレベルのときにデータイネーブル信号ＤＥをカウンタ３５に出力する。また、選択出力回路３４は、判定信号ＣＭＰ３がＬレベルのときにデータイネーブル信号ＤＥをそのまま外部に出力する。
　カウンタ３５は、データイネーブル信号ＤＥの有効期間にクロック信号ＣＬＫをカウントし、有効期間のカウント数の値であるカウント値ＣＮＴ２を出力する。これにより、カウンタ３５（有効期間幅計測手段）は、クロック信号ＣＬＫのクロックの個数（カウント値ＣＮＴ２）に基づいてデータイネーブル信号ＤＥの有効期間の幅を計測することができる。
　コンパレータ３６は、所定の基準値Ｒ２とカウント値ＣＮＴ２とを比較する。このコンパレータ３６（有効期間幅判定手段）は、比較の結果、カウント値ＣＮＴ２が基準値Ｒ２より大きいときにＨレベルの判定信号ＣＭＰ４を出力し、カウント値ＣＮＴ２が基準値Ｒ２以下であるときにＬレベルの判定信号ＣＭＰ４を出力する。ここで、基準値Ｒ２は、フルＨＤ解像度の画像を表示させることを想定して、１ラインの有効画素数である１９２０に設定されている。
　選択出力回路３７（第２選択出力手段）は、判定信号ＣＭＰ４がＨレベルのときにデータイネーブル信号ＤＥを遅延回路３８に出力する一方、判定信号ＣＭＰ４がＬレベルのときにデータイネーブル信号ＤＥをそのまま外部に出力する。この選択出力回路３７は、論理回路の組み合わせによって、上記のように選択的にデータイネーブル信号ＤＥを出力するように構成することができる。
　遅延回路３８（遅延手段）は、選択出力回路３７から出力されたデータイネーブル信号ＤＥの立ち上がりをクロック信号ＣＬＫの１クロック分遅延させて遅延データイネーブル信号ＤＤＥとして出力する。この遅延回路３８は、例えば、フリップフロップによって、データイネーブル信号ＤＥの立ち上がりを１クロック分遅延させるように構成することができる。
　〔データイネーブル信号補正部の動作〕
　上記のように構成されるデータイネーブル信号補正部３１の動作について説明する。図１０は、データイネーブル信号補正部３１の動作手順を示すフローチャートである。図１１の（ａ）は、データイネーブル信号ＤＥが正常に出力されるときのデータイネーブル信号補正部３１の動作を示すタイミングチャートである。図１１の（ｂ）は、データイネーブル信号ＤＥが正常なタイミングより遅く立ち下がるときのデータイネーブル信号補正部２１の動作を示すタイミングチャートである。図１１の（ｃ）は、１ラインの先頭の画像データＤＡＴＡが０であるときのデータイネーブル信号補正部３１の動作を示すタイミングチャートである。
　図１０に示すように、まず、Ｄフリップフロップ３２が、データイネーブル信号ＤＥの立ち上がりに同期して画像データＤＡＴＡを取り込む（ステップＳ３１）。次いで、コンパレータ３３が、取り込まれた画像データＤＡＴＡとゼロデータＤ０とを比較し、当該画像データＤＡＴＡが０であるか否かを判定する（ステップＳ３２）。
　ステップＳ３２において、画像データＤＡＴＡが０でない（ＮＯ）と判定された場合（判定信号ＣＭＰ３がＬレベル）、選択出力回路３４が、当該ラインから、データイネーブル信号ＤＥをそのまま出力する（ステップＳ３３）。そして、次のラインについてステップＳ３１以降の動作をするために、処理がステップＳ３１に戻る。
　一方、ステップＳ３２において、画像データＤＡＴＡが０である（ＹＥＳ）と判定された場合（判定信号ＣＭＰ３がＨレベル）、選択出力回路３４が、データイネーブル信号ＤＥをカウンタ３５に出力する。カウンタ３５は、１画面の第１ラインのデータイネーブル信号ＤＥにおける有効期間のクロック信号ＣＬＫをカウントすることで、有効期間の幅を計測する（ステップＳ３４）。次いで、コンパレータ３６が、有効期間の幅に相当するカウンタ３５のカウント値ＣＮＴ２を基準値Ｒ２（＝１９２０）と比較し、カウント値ＣＮＴ２が１９２０より大きいか否かを判定する（ステップＳ３５）。
　ステップＳ３５において、カウント値ＣＮＴ２が１９２０より大きくない（ＮＯ）と判定された場合（判定信号ＣＭＰ４がＬレベル）、選択出力回路３７が、次のライン以降について、データイネーブル信号ＤＥをそのまま出力する（ステップＳ３３）。そして、次のラインについてステップＳ３１以降の動作をするために、処理がステップＳ３１に戻る。
　一方、ステップＳ３５において、カウント値ＣＮＴ２が１９２０より大きい（ＹＥＳ）と判定された場合（判定信号ＣＭＰ４がＨレベル）、選択出力回路３７が、次のライン以降で、データイネーブル信号ＤＥを遅延回路３８に出力する。遅延回路３８は、入力されたデータイネーブル信号ＤＥの立ち上がりをクロック信号ＣＬＫの１クロック分遅延させて出力する（ステップＳ３６）。そして、次のラインについてステップＳ３１以降の動作をするために、処理がステップＳ３１に戻る。
　ここで、図１１の（ａ）に示すように、データイネーブル信号ＤＥが正常に出力され、かつＤフリップフロップ２２によって取り込まれる画像データＤＡＴＡが通常のデータである場合、先頭の画像データＤＡＴＡは０でない値を有している。この場合は、ステップＳ３２において、当該画像データＤＡＴＡが０でない（ＮＯ）と判定される。したがって、データイネーブル信号ＤＥは、選択出力回路３４からそのまま出力される。
　ＨＤＭＩ変換部２においてジッタ以外のエラーが生じることにより、図１１の（ｂ）に示すように、データイネーブル信号ＤＥは、正常に立ち上がるものの、立ち下がりが正常の場合と比べて１クロック分遅くなることがある。また、この場合、先頭の画像データＤＡＴＡが０ではないとする。この場合、ステップＳ３２において、画像データＤＡＴＡが０でない（ＮＯ）と判定される。したがって、上記の場合と同様、データイネーブル信号ＤＥは、選択出力回路３４から、そのまま出力される。
　この場合、画像処理部４は、データイネーブル信号ＤＥの１クロック分遅れた立ち下がりの部分を無視することにより、この部分で画像データＤＡＴＡを認識することはない。したがって、正規の画像データＤＡＴＡのみが表示に供される。
　図１１の（ｃ）に示すように、図１１の（ａ）に示す画像データＤＡＴＡと異なり、先頭の画像データＤＡＴＡが意図的に０に設定されている画像データＤＡＴＡが信号源７から供給されることがある。この場合、ステップＳ３２において、画像データＤＡＴＡが０である（ＹＥＳ）と判定される。また、カウント値ＣＮＴ２が１９２０となるので、ステップＳ３６において、カウント値ＣＮＴ２が１９２０より大きくない（ＮＯ）と判定される。したがって、この場合は、データイネーブル信号ＤＥが、選択出力回路３７からそのまま出力される。
　図４の（ｂ）に示すように、データイネーブル信号ＤＥが１クロック分早く立ち上がる場合、カウント値ＣＮＴ２が１９２１となるので、ステップＳ３６において、カウント値ＣＮＴ２が１９２０より大きい（ＹＥＳ）と判定される。したがって、この場合は、遅延回路３８により、データイネーブル信号ＤＥの立ち上がりが１クロック分遅延されて、遅延データイネーブル信号ＤＤＥが出力される。
　なお、一旦決定したコンパレータ３６からの判定信号ＣＭＰ４の値は、データイネーブル信号ＤＥの状態が変わるまで維持しておく必要がある。このため、コンパレータ３６と選択出力回路３７との間に、判定信号ＣＭＰ４を保持するラッチを設けておく。
　〔データイネーブル信号補正部による効果〕
　図１２は、ＨＤＭＩ変換部２で生じるエラーによって右端に黒線が現れる画像を示す図である。
　データイネーブル信号補正部３１は、前述のデータイネーブル信号補正部１１，２１と同様、ＴＭＤＳ信号の品質低下によって生じる受信エラーの影響を回避することができる。それゆえ、画像を良好に表示することができる。したがって、データイネーブル信号補正部１１と同様、信号源７を制御することなく、ＨＤＭＩ変換部２で生じたデータイネーブル信号ＤＥのエラーを補正することができる。しかも、データイネーブル信号補正部３１は、前述のように、デジタル回路によって比較的小規模に構成することができる。したがって、画像処理装置１の大型化を抑制することができる。
　また、データイネーブル信号補正部３１は、データイネーブル信号補正部１１，２１と比べて次のように優れている。
　図１１の（ｂ）に示すように、データイネーブル信号ＤＥの立ち下がりが正常の場合と比べて１クロック分遅くなる場合、前述のデータイネーブル信号補正部１１では、誤動作が生じてしまう。具体的には、データイネーブル信号ＤＥの有効期間の幅が基準値Ｒ１より大きくなるので、データイネーブル信号補正部１１は、データイネーブル信号ＤＥの立ち上がりが正常であるにも関わらず、その立ち上がりを１クロック分遅延させる。このため、画像処理部４において、先頭の画像データＤＡＴＡが認識されなくなり、最後尾の画像データＤＡＴＡに続く１クロック分の期間（データ非存在期間）が０（黒）の画像データＤＡＴＡとして認識されてしまう。この結果、図１２に示すように、液晶表示装置５には、１ドット分左にずれたために右端に上下方向に伸びる黒線ＲＢＬを含む画像が表示される。
　これに対し、データイネーブル信号補正部３１は、上記のように、図１１の（ｂ）に示すデータイネーブル信号ＤＥをそのまま出力する。これにより、画像処理部４において、全ての画像データＤＡＴＡが正しく認識されるので、液晶表示装置５には、図５に示すように、上記の黒線ＲＢＬを含まない正常な画像が表示される。
　図１１の（ｃ）に示すように、先頭の画像データＤＡＴＡが意図的に０に設定されている場合、前述のデータイネーブル信号補正部２１では、誤動作が生じてしまう。具体的には、データイネーブル信号ＤＥの立ち上がりで取り込まれた画像データＤＡＴＡがゼロデータＤ０であるので、データイネーブル信号補正部２１では、データイネーブル信号ＤＥを１クロック分シフトさせて出力する。このため、画像処理部４において、先頭の画像データＤＡＴＡが認識されなくなり、上記のデータ非存在期間が画像データＤＡＴＡとして認識されてしまう。この結果、やはり、図１２に示すように、液晶表示装置５には、黒線ＲＢＬを含む画像が表示される。
　これに対し、データイネーブル信号補正部３１は、上記のように、図１１の（ｃ）に示すデータイネーブル信号ＤＥをそのまま出力する。これにより、画像処理部４において、全ての画像データＤＡＴＡが正しく認識されるので、液晶表示装置５には、図５に示すように、上記の黒線ＲＢＬを含まない正常な画像が表示される。
　また、データイネーブル信号補正部３１は、図４の（ｂ）に示す１クロック分早く立ち上がるデータイネーブル信号ＤＥに対しては、データイネーブル信号補正部１１と同様、その有効期間の幅を計測した結果に基づいて、立ち上がりを１クロック分遅延させる。
　このように、データイネーブル信号補正部３１は、データイネーブル信号補正部２１による、先頭の画像データＤＡＴＡの値に基づいたデータイネーブル信号ＤＥの出力可否の判定を行う。また、データイネーブル信号補正部３１は、これに加えて、データイネーブル信号補正部１１による、有効期間の幅に基づいたデータイネーブル信号ＤＥの遅延の要否判定を行う。これにより、図１１の（ｂ）および（ｃ）に示すデータイネーブル信号ＤＥに対しても誤動作を生じることなく、適正に出力することができる。
　［付記事項］
　以上の説明から、本実施形態に係る画像処理装置１は、次のようにも表現することができる。画像処理装置１は、入力インターフェース（例えば、ＨＤＭＩケーブル８）を介してデータ信号（画像データＤＡＴＡ）と該データ信号の有効期間を示す有効信号（データイネーブルＤＥ）とが入力される。この画像処理装置１は、上記有効信号のアクティブ期間（有効期間）および上記有効信号に基づいて得られるデータ信号（先頭の画像データＤＡＴＡ）の内容の少なくとも１つを検出する検出部（コンパレータ１３，２３，３３，３６）と、該検出部の検出結果に応じて上記有効信号の位相ずれを補正する補正部（遅延回路１５，３８およびシフト回路２５）とを備える。これにより、有効信号の位相ずれに起因するデータ信号の不具合（特にＨＤＭＩケーブル８を用いたときに生じ易い不具合）を解消することができる。
　なお、本実施形態では、画像を表示する装置として液晶表示装置５を用いているが、液晶表示装置５以外の有機ＥＬ表示装置などの表示装置を用いてもよい。
　また、データイネーブル信号ＤＥは、Ｈレベルがアクティブとなる信号であるが、これに限らず、Ｌレベルがアクティブとなる信号であってもよい。この場合、データイネーブル信号補正部１１は、データイネーブル信号ＤＥの立ち下がりをクロック信号ＣＬＫの１クロック分遅延させる。
　また、本実施形態では、フレームにおける全ラインに対して、前述のステップＳ１１，Ｓ１２（図３）、ステップＳ２１，Ｓ２２（図７）およびステップＳ３１，Ｓ３２（図１０）の処理を行っている。これに対し、上記の処理については、フレームの最初のラインに対してのみ行い、その結果に基づいて、第２ライン以降についてデータイネーブル信号ＤＥの出力処理を行ってもよい。
　さらに、本実施形態に係る画像処理装置１は、下記のようにも表現することができる。
　画像処理装置１は、ＴＭＤＳ信号から得られた画像データを当該画像データが有効である有効期間を示す有効信号に基づいて認識し、認識した当該画像データに対して表示するための処理を行う画像処理部と、前記有効信号における前記有効期間の開始点の位相ずれを検出する位相ずれ検出部と、検出された前記位相ずれをなくすように前記開始点の位相を補正する位相補正部とを備えている。
　前記画像処理装置１において、前記位相ずれ検出部は、前記有効期間の幅を計測する有効期間幅計測部と、前記有効期間の幅が前記画像データの１ライン分に相当する基準値よりも大きいか否かを判定する有効期間幅判定部とを有し、前記位相補正部は、前記有効期間の幅が前記基準値よりも大きいと判定されたときに、前記開始点を遅延させる遅延部を有していることが好ましい。
　上記の構成では、有効期間幅計測部によって、有効信号の有効期間の幅が計測されると、有効期間幅判定部によって、その幅が基準値よりも大きいか否かが判定される。有効期間の幅が基準値よりも大きいと判定された場合は、開始点が位相ずれを生じているので、遅延部によって、開始点の位相が遅延される。これにより、位相ずれをなくすように開始点の位相が補正される。
　この画像処理装置１は、前記有効期間の幅が前記基準値よりも大きいと判定されたときに、前記有効信号を前記遅延部に出力する一方、前記有効期間の幅が前記基準値以下であると判定されたときに、前記有効信号をそのまま出力する選択出力部を備えていることが好ましい。
　上記の構成では、有効期間の幅が基準値よりも大きいと判定されたときに、選択出力部によって、有効信号が遅延部に出力される。このときは、遅延部によって、有効信号の開始点が遅延される。一方、有効期間の幅が基準値以下であると判定されたときに、選択出力部によって、有効信号がそのまま出力される。これにより、開始点が位相ずれを生じている場合には有効信号の開始点の位相が補正され、開始点が位相ずれを生じていない場合には有効信号がそのまま出力される。
　画像処理装置１において、前記位相ずれ検出部は、前記有効期間の開始時における前記画像データの値が０であるか否かを判定するデータ値判定部を有し、前記位相補正部は、前記有効期間の開始時における前記画像データの値が０であると判定されたときに、前記開始点を遅延させる遅延部を有していることが好ましい。
　上記の構成では、データ値判定部によって、有効期間の開始時における画像データの値が０であると判定された場合は、開始点が画像データの存在しない期間にまで位相ずれを生じている。この場合は、遅延部によって、開始点が遅延される。これにより、位相ずれをなくすように開始点の位相が補正される。
　この画像処理装置１は、前記有効期間の開始時における前記画像データの値が０であると判定されたときに、前記有効信号を前記遅延部に出力する一方、前記有効期間の開始時における前記画像データの値が０でないと判定されたときに、前記有効信号をそのまま出力する選択出力部を備えていることが好ましい。
　上記の構成では、有効期間の開始時における画像データの値が０であると判定されたときに、選択出力部によって、有効信号が遅延部に出力される。このときは、遅延部によって、有効信号の開始点が遅延される。一方、有効期間の開始時における画像データの値が０でないと判定されたときに、選択出力部によって、有効信号がそのまま出力される。これにより、開始点が位相ずれを生じている場合には有効信号の開始点の位相が補正され、開始点が位相ずれを生じていない場合には有効信号がそのまま出力される。
　画像処理装置１において、前記位相ずれ検出部は、前記有効期間の開始時における前記画像データの値が０であるか否かを判定するデータ値判定部と、前記有効期間の開始時における前記画像データの値が０であると判定されたときに、前記有効期間の幅を計測する有効期間幅計測部と、前記有効期間の幅が前記画像データの１ライン分に相当する基準値よりも大きいか否かを判定する有効期間幅判定部とを有し、前記位相補正部は、前記有効期間の幅が前記基準値よりも大きいと判定されたときに、前記開始点を遅延させる遅延部を有していることが好ましい。
　上記の構成では、データ値判定部によって、有効期間の開始時における前記画像データの値が０であると判定された場合は、開始点が画像データの存在しない期間にまで位相ずれを生じている可能性がある。この場合は、有効期間幅計測部によって、有効信号の有効期間の幅が計測され、さらに、有効期間幅判定部によって、その幅が基準値よりも大きいか否かが判定される。有効期間の幅が基準値よりも大きいと判定された場合は、開始点が位相ずれを生じているので、遅延部によって、開始点が遅延される。これにより、位相ずれをなくすように開始点の位相が補正される。
　有効期間の開始点の位相ではなく終了点が位相ずれを生じている場合（図１１の（ｂ）参照）、開始点の位相を補正する必要ない。しかしながら、この場合、有効期間幅計測部によって、有効信号の有効期間の幅を計測すると、その幅が基準値よりも大きいと判定されてしまう。そして、その判定に基づいて、開始点が遅延部によって遅延されると、画像データの先頭が画像処理部によって認識されないので、画像が正常に表示されなくなる。そこで、このような場合は、データ値判定部による判定を行うことにより、有効期間の開始時における画像データの値が０であると判定されないので、開始点が遅延されない。したがって、開始点の位相が適正であるにも関わらず、開始点が遅延されるという誤動作を防止することができる。
　また、有効期間の開始時における画像データの値が意図的に０に設定され、かつ開始点が位相ずれを生じていない場合（図１１の（ｃ）参照）、開始点が遅延部によって遅延されると、画像データの先頭が画像処理部によって認識されないので、画像が正常に表示されなくなる。そこで、このような場合は、有効信号の有効期間の幅を有効期間幅計測部によって計測し、さらに有効期間の幅が基準値よりも大きいか否かを判定する。これにより、有効期間の幅が基準値以下であると判定されるので、開始点が遅延されない。したがって、開始点の位相が適正であるにも関わらず、開始点が遅延されるという誤動作を防止することができる。
　この画像処理装置１は、前記有効期間の開始時における前記画像データの値が０であると判定されたときに、前記有効信号を前記有効期間幅計測部に出力する一方、前記有効期間の開始時における前記画像データの値が０でないと判定されたときに、前記有効信号をそのまま出力する第１選択出力部と、前記有効期間の幅が前記基準値よりも大きいと判定されたときに、前記有効信号を前記遅延部に出力する一方、前記有効期間の幅が前記基準値以下であると判定されたときに、前記有効信号をそのまま出力する第２選択出力部とを備えていることが好ましい。
　上記の構成では、有効期間の開始時における画像データの値が０であると判定されたときに、第１選択出力部によって、有効信号が遅延部に出力される。このときは、遅延部によって、有効信号の開始点が遅延される。一方、有効期間の開始時における画像データの値が０でないと判定されたときに、第１選択出力部によって、有効信号がそのまま出力される。例えば、上記のように、有効期間の開始点ではなく終了点が位相ずれを生じている場合、開始点の遅延が不要であるので、有効信号がそのまま出力される。
　また、有効期間の幅が基準値よりも大きいと判定されたときに、第２選択出力部によって、有効信号が遅延部に出力される。このときは、遅延部によって、有効信号の開始点が遅延される。一方、有効期間の幅が基準値以下であると判定されたときに、第２選択出力部によって、有効信号がそのまま出力される。例えば、上記のように、有効期間の開始時における画像データの値が意図的に０に設定され、かつ開始点が位相ずれを生じていない場合、開始点の遅延は不要であるので、有効信号がそのまま出力される。
　このように、開始点が位相ずれを生じている場合には開始点の位相が補正され、開始点が位相ずれを生じていない場合には有効信号がそのまま出力される。
　上記のいずれかの画像処理装置１は、前記画像処理部から出力された前記画像データを表示する表示装置を備えていることが好ましい。また、この表示装置は液晶表示装置であることが好ましい。
　上記のように有効信号の開始点の位相が補正されることにより、画像処理部が適正に画像データを認識するので、画像処理部によって処理された画像データに基づいて、表示装置および液晶表示装置に正常に画像を表示することができる。
　本発明は、上述した実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能である。すなわち、請求項に示した範囲で適宜変更した技術的手段を組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
　本発明に係る画像処理装置は、高精細映像を表示するために液晶表示装置等と組み合わせて好適に利用できる。
　１　　画像処理装置
　２　　ＨＤＭＩ変換部
　３　　データイネーブル信号補正部
　４　　画像処理部
　５　　液晶表示装置
１１　　データイネーブル信号補正部（位相ずれ検出手段，位相補正手段）
１２　　カウンタ（位相ずれ検出手段，有効期間幅計測手段）
１３　　コンパレータ（位相ずれ検出手段，有効期間幅判定手段）
１４　　選択出力回路（選択出力手段）
１５　　遅延回路（位相補正手段，遅延手段）
２１　　データイネーブル信号補正部（位相ずれ検出手段，位相補正手段）
２２　　Ｄフリップフロップ
２３　　コンパレータ（位相ずれ検出手段，データ値判定手段）
２４　　選択出力回路（選択出力手段）
２５　　シフト回路（位相補正手段，遅延手段）
３１　　データイネーブル信号補正部（位相ずれ検出手段，位相補正手段）
３２　　Ｄフリップフロップ
３３　　コンパレータ（位相ずれ検出手段，データ値判定手段）
３４　　選択出力回路（第１選択出力手段）
３５　　カウンタ（位相ずれ検出手段，有効期間幅計測手段）
３６　　コンパレータ（位相ずれ検出手段，有効期間幅判定手段）
３７　　選択出力回路（第２選択出力手段）
３８　　遅延回路（遅延手段）
ＤＡＴＡ　　画像データ
ＤＥ　　データイネーブル信号（有効信号）
ＤＤＥ　　遅延データイネーブル信号
ＳＤＥ　　シフトデータイネーブル信号
Ｒ１　　基準値
Ｒ２　　基準値

Claims (9)

  1. 　ＴＭＤＳ（Transition Minimized Differential Signal）信号から得られた画像データを当該画像データが有効である有効期間を示す有効信号に基づいて認識し、認識した当該画像データに対して表示するための処理を行う画像処理手段と、
    　前記有効信号における前記有効期間の開始点の位相ずれを検出する位相ずれ検出手段と、
    　検出された前記位相ずれをなくすように前記開始点の位相を補正する位相補正手段とを備えていることを特徴とする画像処理装置。
  2. 　前記位相ずれ検出手段は、
    　前記有効期間の幅を計測する有効期間幅計測手段と、
    　前記有効期間の幅が前記画像データの１ライン分に相当する基準値よりも大きいか否かを判定する有効期間幅判定手段とを有し、
    　前記位相補正手段は、前記有効期間の幅が前記基準値よりも大きいと判定されたときに、前記開始点を遅延させる遅延手段を有していることを特徴とする請求項１に記載の画像処理装置。
  3. 　前記有効期間の幅が前記基準値よりも大きいと判定されたときに、前記有効信号を前記遅延手段に出力する一方、前記有効期間の幅が前記基準値以下であると判定されたときに、前記有効信号をそのまま出力する選択出力手段を備えていることを特徴とする請求項２に記載の画像処理装置。
  4. 　前記位相ずれ検出手段は、前記有効期間の開始時における前記画像データの値が０であるか否かを判定するデータ値判定手段を有し、
    　前記位相補正手段は、前記有効期間の開始時における前記画像データの値が０であると判定されたときに、前記開始点を遅延させる遅延手段を有していることを特徴とする請求項１に記載の画像処理装置。
  5. 　前記有効期間の開始時における前記画像データの値が０であると判定されたときに、前記有効信号を前記遅延手段に出力する一方、前記有効期間の開始時における前記画像データの値が０でないと判定されたときに、前記有効信号をそのまま出力する選択出力手段を備えていることを特徴とする請求項４に記載の画像処理装置。
  6. 　前記位相ずれ検出手段は、
    　前記有効期間の開始時における前記画像データの値が０であるか否かを判定するデータ値判定手段と、
    　前記有効期間の開始時における前記画像データの値が０であると判定されたときに、前記有効期間の幅を計測する有効期間幅計測手段と、
    　前記有効期間の幅が前記画像データの１ライン分に相当する基準値よりも大きいか否かを判定する有効期間幅判定手段とを有し、
    　前記位相補正手段は、前記有効期間の幅が前記基準値よりも大きいと判定されたときに、前記開始点を遅延させる遅延手段を有していることを特徴とする請求項１に記載の画像処理装置。
  7. 　前記有効期間の開始時における前記画像データの値が０であると判定されたときに、前記有効信号を前記有効期間幅計測手段に出力する一方、前記有効期間の開始時における前記画像データの値が０でないと判定されたときに、前記有効信号をそのまま出力する第１選択出力手段と、
    　前記有効期間の幅が前記基準値よりも大きいと判定されたときに、前記有効信号を前記遅延手段に出力する一方、前記有効期間の幅が前記基準値以下であると判定されたときに、前記有効信号をそのまま出力する第２選択出力手段とを備えていることを特徴とする請求項６に記載の画像処理装置。
  8. 　前記画像処理手段から出力された前記画像データを表示する表示装置を備えていることを特徴とする請求項１から７のいずれか１項に記載の画像処理装置。
  9. 　前記表示装置が液晶表示装置であることを特徴とする請求項８に記載の画像処理装置。
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