WO2012136047A1 - 超强前向纠错的硬件译码方法及装置 - Google Patents

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Fiberhome Telecommunication Technologies Co Ltd
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Definitions

  • the present invention relates to the field of channel error correction coding and decoding in an optical communication system, and in particular to a hardware decoding method and apparatus for super forward error correction. Background technique
  • WDM Widelength Division Multiplexing
  • DWDM Dense Wavelength Division Multiplexing
  • the optical fiber power is increased by 3dB, the transmission distance can be doubled. Therefore, in order to make the transmission distance longer and maintain sufficient OSNR (Optical Signal Noise Ratio), the optical fiber power can be increased. However, the increase in the power of the fiber into the fiber will cause a large nonlinear effect of the fiber, which is not conducive to the realization of ultra-long-distance transmission.
  • OSNR Optical Signal Noise Ratio
  • FEC Forward Error Correction
  • the FEC technology can reduce the OSNR tolerance at the receiving end and reduce the required transmit power by adding redundant error correcting codes to the transmission code sequence. Obtained by FEC
  • the decoding gain greatly reduces the bit error rate and effectively improves the reliability of communication, thereby achieving the purpose of improving system performance and reducing system cost. Therefore, with the increasing speed of optical fiber communication in the future, FEC technology will It is one of the core technologies in this field, and has a strong technology life cycle. Moreover, it is currently in the fields of wireless communication, data access communication, etc., such as GPON (Gigabit-Capable PON, Gigabit Ethernet Passive Optical Network). / EPON (Ethernet Passive Optical Network), FEC technology has also been widely used.
  • GPON Gigabit-Capable PON, Gigabit Ethernet Passive Optical Network
  • EPON Erthernet Passive Optical Network
  • SFEC Super Forward Error Correction
  • the improvement uses a forward error correction codec with more powerful error correction capability, and the obtained coding gain is higher, which can greatly reduce the system's OSNR requirement.
  • the method of achieving strong forward error correction can be roughly divided into the following two types: First, completely break the frame structure specified by G.709, using two-level matrix coding, such as RS-RS, RS-BCH , BCH-BCH coding, etc.;
  • the second is to retain the frame structure specified in G.709, except that the calculation of the redundant part of the frame structure is replaced by the Reed-Solomon (255, 239) algorithm.
  • the former method can achieve a very high net coding gain (7 to 8 dB), but the bandwidth cost is also very high (15% to 25%), and it has now become practical.
  • the latter method maintains a 7% redundancy ratio and optimizes the algorithm to obtain a better coding gain than standard forward error correction. Compared to the former method, the latter method obtains a slightly lower coding gain.
  • the object of the present invention is to overcome the deficiencies of the above background art, and to provide a hardware decoding method and apparatus for super forward error correction, which can correctly implement the entire algorithm with a small-scale hardware circuit, and improve the super forward direction.
  • the error correction hardware implements timing speed.
  • the hardware decoding method for strong forward error correction comprises the following steps: A. First, the data outputted by the receiving channel is calculated by using a BCH (2040, 1952) code, and then the calculated BCH code is used. As a result, the error location polynomial is solved, and then the money search is performed according to the obtained error position polynomial, the symbol error position in the BCH code word is determined and error correction is performed, and the decoding process of the symbol in the BCH code word is completed; After each decoding of the inner code BCH symbol is processed, the interleaving process is performed first, and then the RS code word companion is calculated for the decoding result, and then the error position polynomial and the error value are calculated for the calculated RS code word syndrome result.
  • the polynomial solution is performed according to the obtained error position polynomial, the symbol error position in the RS code word is determined, the error value is calculated according to the obtained error value polynomial, and error correction is performed to complete the symbol-by-symbol in the RS code word. Decoding processing; finally, the output data is deinterleaved to obtain a decoding result of super strong forward error correction.
  • the solution result is sent to the BCH code search and error correction unit for processing.
  • step B there are 16 syndromes of each RS code in step B.
  • the calculated RS code word concomitant knot is described in step B.
  • the calculated RS code syndrome result is sent to the RS code BM algorithm unit.
  • the method includes the following steps: sending the solution result to the RS code money search and error correction unit for processing. .
  • the invention provides a hardware decoding device for strong forward error correction, which comprises:
  • the BCH code companion calculation unit is configured to perform 16 syndrome calculations of the BCH code, and save the obtained BCH code companion result for use;
  • the BCH code BM algorithm unit is configured to solve an expression of a BCH code error position polynomial according to the obtained BCH code syndrome result, thereby obtaining values of all coefficients of the BCH code error position polynomial, and multiple BCH codes sharing one BCH code BM algorithm. unit;
  • a BCH code search and error correction unit for solving the root of the error location polynomial sent by the BCH code BM algorithm unit, locating the error symbol position in each BCH code word, and completing the error in the BCH code word Error correction of symbols;
  • the BCH code multiplexing storage unit is configured to store, process, and schedule the BCH code companion component and the error location polynomial;
  • the BCH code bus conversion unit is configured to complete the transformation of the bus from the BCH pattern to the RS pattern to meet the requirements of the subsequent RS code in the GF domain;
  • the RS code companion calculation unit is configured to perform 16 syndrome calculations of the RS code, and save the obtained RS code companion result for use;
  • the RS code BM algorithm unit is configured to calculate an expression of an RS code error position polynomial and an RS code error value polynomial according to the obtained RS code syndrome result, thereby obtaining all coefficients of the RS code error position polynomial and the RS code error value polynomial All the coefficients, multiple RS codewords share one RS code BM algorithm unit;
  • RS code money search and error correction unit for multi-dimensional and error values through error locations
  • the term formula respectively determines an error location and an error value in the RS codeword, and completes RS symbol error correction
  • the RS code multiplexing storage unit is configured to store, process, and schedule the RS code companion component, the error location polynomial, and the error value polynomial;
  • the RS code bus conversion unit is configured to complete the conversion of the parallel decoding output of the input multiple RS code words to the exit bit width, and send the start position indication signal of the frame.
  • the data buffer unit is further configured to buffer data and generate a frame start pulse signal delayed by a certain number of beats.
  • the method further includes a decoding performance monitoring unit, and the decoding performance monitoring unit is configured to monitor performance of the RS code and the BCH code.
  • multiple BCH codewords are used to share one BCH code BM algorithm unit, and multiple RS codewords share one RS code BM algorithm unit to minimize the design scale of the hardware circuit, so that the hardware circuit of the present invention achieves scale. It is relatively small and can achieve high hardware timing speed.
  • FIG. 2 is a schematic structural diagram of a device in an embodiment of the present invention.
  • FIG. 3 is a circuit diagram of a BCH code BM algorithm according to an embodiment of the present invention.
  • FIG. 4 is a schematic structural diagram of a BCH code search and error correction unit according to an embodiment of the present invention
  • FIG. 5 is a flowchart of an RS code BM algorithm according to an embodiment of the present invention
  • FIG. 6 is a schematic structural diagram of an RS code money search and error correction unit according to an embodiment of the present invention. detailed description
  • a hardware decoding method for super strong forward error correction includes the following steps: First, the data outputted by the receiving channel is calculated by using a BCH code, and each of the BCH codes has 16 syndromes, and then the calculated BCH code syndrome result is sent to the BCH code BM algorithm unit. The error location polynomial is solved, and then the solution result is sent to the BCH code search and error correction unit for processing, and the money search is performed according to the obtained error position polynomial, and the specific symbol error position in the BCH code word is determined and error correction is performed.
  • the symbol-by-symbol decoding process of the BCH codeword is completed; after each decoding of the inner code BCH symbol is processed, the interleaving process is first performed, and then the decoded result is further subjected to the RS codeword companion calculation.
  • There are 16 syndromes of each RS code and then the calculated RS code syndrome result is sent to the RS code BM algorithm unit for calculation, and the error location polynomial and the error value polynomial of the RS codeword are solved, and then the solution result is solved.
  • the RS code search and error correction unit is sent for processing, and the money search is performed according to the obtained error position polynomial to determine the specific symbol error position in the RS code word.
  • the error value polynomial calculated error value and the error correction thereby completing the RS codeword-by-symbol decoding process, finally the data is de-interleaved output, i.e., obtain the final result to the error correction decoding super front.
  • a hardware decoding apparatus for strong forward error correction includes:
  • a data buffer unit for buffering data and generating a frame start pulse signal delayed by a certain number of beats
  • the BCH code companion calculation unit is configured to perform 16 syndrome calculations of the BCH code, and save the obtained BCH code companion result for use;
  • the BCH code BM algorithm unit is configured to solve an expression of a BCH code error position polynomial according to the obtained BCH code syndrome result, thereby obtaining values of all coefficients of the BCH code error position polynomial, and multiple BCH codes sharing one BCH code BM algorithm. unit;
  • BCH code search and error correction unit for solving the BCH code BM algorithm unit
  • the root of the transmitted error location polynomial locates the error symbol position in each BCH codeword, and completes the error correction of the error symbol in the BCH codeword;
  • the BCH code multiplexing storage unit is configured to store, process, and schedule the BCH code companion component and the error location polynomial;
  • the BCH code bus conversion unit is configured to complete the transformation of the bus from the BCH pattern to the RS pattern to meet the requirements of the subsequent RS code in the GF domain;
  • the RS code companion calculation unit is configured to perform 16 syndrome calculations of the RS code, and save the obtained RS code companion result for use;
  • the RS code BM algorithm unit is configured to calculate an expression of an RS code error position polynomial and an RS code error value polynomial according to the obtained RS code syndrome result, thereby obtaining all coefficients of the RS code error position polynomial and the RS code error value polynomial All the coefficients, multiple RS codewords share one RS code BM algorithm unit;
  • the RS code search and error correction unit is configured to respectively determine an error position and an error value in the RS code word by using an error position polynomial and an error value polynomial, and complete RS symbol error correction;
  • the RS code multiplexing storage unit is configured to store, process, and schedule the RS code companion component, the error location polynomial, and the error value polynomial;
  • the RS code bus conversion unit is configured to complete conversion of the parallel decoding output of the input multiple RS code words to the exit bit width, and send a start position indication signal of the frame;
  • a decoding performance monitoring unit for monitoring the performance of the RS code and the BCH code.
  • Step 10 Calculate the syndrome of the BCH code of the received channel output data.
  • each BCH code contains a BCH code companion calculation unit
  • 64 BCH codes include 64 such BCH code companion calculation units, and each BCH code companion calculation unit.
  • the BCH code companion solution is implemented by using a swaying (Systolic) array structure. Step 10 specifically includes the following sub-steps 101 and 102:
  • Sub-step 101 Calculate the syndrome of the odd-numbered sequence, and the specific process is the same as the prior art, and is not described here;
  • Step 20 Put 64-bit wide input data into the buffer, and when the BCH code companion and the BM algorithm are solved to perform the money search and error correction, the data is synchronously read out from the cache, and the BCH code money search is performed. In the error correction unit, synchronous error correction processing is performed.
  • Step 30 The 64-channel BCH code obtained in step 10 is stored and scheduled by using two BCH code multiplexing storage units, and each BCH code multiplexing storage unit stores 32 BCH code-associated data.
  • Step 40 According to the value of the BCH code accompanying the output of step 30, the expression of the BCH code error position polynomial is solved, thereby obtaining the values of all the coefficients of the error position polynomial.
  • a BM algorithm is multiplexed every 32 channels in the 64-channel BCH code companion, so only two sets of BM algorithms are needed, so that the power and circuit scale consumed in the circuit operation can be saved.
  • a feedback signal is given to step 30, indicating that the current BMS code companion can be transmitted after the calculation of the BM algorithm is completed.
  • the specific hardware implementation circuit is shown in Figure 3.
  • the calculated value of the BCH code error position polynomial is output to the BCH code multiplexing storage unit for storage.
  • Step 50 sequentially store the error location polynomial of the BCH code obtained in step 40, When the BM algorithm of all 32 BCH codewords is calculated, the values of the 32-bit BCH code error location polynomial are simultaneously output, and an enable signal is generated, indicating that the next BCH code search and error correction function can be performed.
  • Step 60 Perform error correction of the error symbol in the BCH codeword according to the root of the enable signal and the error location polynomial sent in step 50, and the buffer data outputted in step 20.
  • ⁇ . , ⁇ , ... is the coefficient of the error position polynomial
  • MUX is the selector of the alternative
  • a is the primitive domain element of the BCH code, can correct one error per clock cycle, complete the clock cycle required for error correction Equal to the code length.
  • Step 70 The BCH-decoded data is converted from a 64-bit wide bus to a 10-bit wide to meet the requirements of the GF domain of the subsequent RS code.
  • the specific process is the same as the prior art, and is not described here.
  • Step 80 For the 16 10-bit wide RS codes outputted in step 70, the companion components are respectively calculated by 16 similar calculation circuits, and simultaneously output.
  • Step 90 The 16-channel RS code obtained in step 80 is stored and scheduled by using two RS code multiplexing storage units, and each RS code multiplexing storage unit stores 8 Road data.
  • Step 100 Solve the values of all the coefficients of the error location polynomial. See Figure 5 for the implementation process.
  • the error value polynomial is calculated in exactly the same way as the error location polynomial, and they can share the same set of control circuits.
  • the expressions of the RS code error position polynomial and the error value polynomial are solved, thereby obtaining the values of all the coefficients of the error position polynomial and the error value polynomial.
  • the multiplexed form is adopted, and each of the eight channels of the 16-way RS code is multiplexed with one ⁇ algorithm.
  • Step 110 Determine the error position and the error value in the RS code word by using the error position polynomial obtained by step 100 and the error value polynomial ⁇ ( ), respectively, and complete the RS symbol error correction.
  • the RS codeword vector r 1Q22 is multiplied by seven constant coefficient multipliers, and the following values are stored in the corresponding RS code multiplexing storage unit: " 2 ", ⁇ 3 2 , ⁇ 4 ⁇ 5 4 , ⁇ 6 5 , ⁇ ⁇ 6 , ⁇ & ⁇ , the result of the calculation of the output of the force device, denoted as numerator: ⁇ 1 + ⁇ 2 + ⁇ 3 2 + ⁇ 4 3 + ⁇ 5 ⁇ 4 + ⁇ 6 ⁇ 5 + ⁇ ⁇ ⁇ 6 + ⁇ % ⁇ ⁇
  • the lower part is the Chien search circuit and the derivation circuit.
  • the initial value of the ⁇ register is ⁇ 0 , ⁇ ⁇ 2 , , ⁇ 8.
  • the received RS stone horse vector r 1022 is being read from the buffer.
  • 8 constant coefficient multipliers are multiplied, and the following values are stored in the register: ⁇ ⁇ ⁇ , ⁇ 2 2 , ⁇ , ⁇ 3 , ⁇ 4 4 , ⁇ , ⁇ 5 , ⁇ 6 ⁇ 6 , ⁇ ⁇ ⁇ , ⁇ personally ⁇ % ,
  • These values are equally divided into the accumulators B and C, and then the results of the accumulators B and C are added together, and the result is conveniently described as sum.
  • the gate control signals are: sum and the uncorrectable decision output signal rs_word_uncorr.
  • the gate is inversion output; otherwise, the gate outputs 0.
  • the RS (781, 765) code and the RS (778, 762) code in the embodiment of the present invention are truncated codes of the RS (1023, 1007) code, and thus the error position polynomial ⁇ is obtained.
  • ( ⁇ ) it is only necessary to detect that i is equal to 1023 from i equal to 243, and i equals 243 corresponds to the first symbol symbol r 78 of the input RS (781, 765) codeword. That is, the RS (781, 765) codeword first symbol, i equals 1023 corresponds to the last symbol symbol r of the input RS (781, 765) codeword. , that is, the RS code word No.
  • the values of the registers ⁇ and ⁇ 2 ⁇ 8 in FIG. 6 are initialized to the following eight values each time before the RS (781, 765) codeword search is started, and the eight values are calculated.
  • the exclusive-OR sum ⁇ ( ⁇ ') of the value is used as the root of the first judgment error polynomial: the output signal of the gate is multiplied by the numerator to obtain the error value E 1Q22 , and the error value is added to the buffer output value r 1Q22 . , complete the /. 22 error correction.
  • Step 120 Complete the 16-channel RS parallel decoding output 160-bit stream to the exit
  • the 64-bit stream is transformed, and the start position indication signal of the frame is sent.
  • the specific process is the same as the prior art, and is not described here.

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Description

说 明 书
超强前向纠错的硬件译码方法及装置 技术领域
本发明涉及光通信系统中的信道纠错编译码领域，特别是涉及一 种超强前向纠错的硬件译码方法及装置。 背景技术
随着 Internet的普及与迅速发展， 通信业务量大增， 因而需要采 用 WDM (Wavelength Division Multiplexing, 波分复用 )或者 DWDM (Dense Wavelength Division Multiplexing, 密集波分复用） 技术， 使 线路速率提高到 10Gb/s、 40Gb/s甚至更高。
在长距离、 超长距离或者大容量 DWDM光纤通信系统中， 由于 光纤的色散和长距离传输会引起信号衰减、 信道噪声， 而信号衰减、 信道噪声、 以及一根光纤中多个波长之间的干扰， 均会使系统的性能 大大下降， 因此， 在光纤干线上， 大约每隔 80公里就必须进行一次 光中继， 大约每隔 400公里就必须进行一次电信号的再生， 从而使建 网和运营的成本剧增。
由于入纤光功率每增加 3dB， 可以将传输距离延长一倍， 因此， 为了使传输距离更长， 同时又保持足够的 OSNR (Optical Signal Noise Ratio, 光信噪比）， 可以增加入纤光功率， 然而入纤光功率的一味提 高， 会引发较大的光纤非线性效应， 反而不利于实现超长距离传输。
FEC (Forward Error Correction, 前向纠错）技术是解决上述问题 的关键技术之一。 FEC技术通过在传输码列中加入冗余纠错码，可以 降低接收端的 OSNR容限， 减小所需的发射功率。 采用 FEC所获得 的译码增益， 大大降低了误码率， 有效地提高了通信的可靠性， 从而 达到了改善系统性能、 降低系统成本的目的， 因此随着未来光纤通信 速率的越来越高， FEC技术将是这一领域的核心技术之一，有较强的 技术生命周期， 而且， 目前在无线通信、 数据接入通信等领域中， 例 如 GPON (Gigabit-Capable PON, G比特以太网无源光网络） / EPON ( Ethernet Passive Optical Network, 以太网无源光网络）， FEC技术也 得到了广泛的应用。
SFEC (Super Forward Error Correction, 超强前向纠错） 是针对 G.709和 G.975所规定的标准 FEC而言的，它对标准前向纠错的 Reed -Solomon (255， 239) 算法做了改进， 采用了具有更加强大纠错能 力的前向纠错编解码方式， 所获得的编码增益更高， 能够大幅度降低 系统对 OSNR的要求。
由于现在没有统一的标准，各个厂家采用超强前向纠错的算法各 不相同。从现状看，实现超强前向纠错的方法可以大致分为以下两种： 一是完全突破了 G.709所规定的帧结构， 采用两级矩阵式编码， 如 RS-RS、 RS-BCH, BCH-BCH编码等；
二是保留 G.709所规定的帧结构， 只是将帧结构中冗码部分的计 算由 Reed— Solomon (255, 239) 算法换为其他算法。
前一种方法可以获得很高的净编码增益 （7〜8dB )， 但是付出的 带宽代价也很高 （15%〜25% )， 现在已经开始实用。 后一种方法保 持 7%的冗码比例不变， 通过算法的优化来获得比标准前向纠错更优 的编码增益。 相对于前一种方法， 后一种方法获得的编码增益略低。
由于超强前向纠错涉及到比较复杂的交织、解交织以及编解码算 法， 再加上目前超强前向纠错技术处在非标准化和非透明化的状态 下， 因此， 如何用高效的硬件电路来正确实现整个算法， 并获得较高 的硬件时序速度， 是实现超强前向纠错的一个难点。 发明内容
本发明的目的是为了克服上述背景技术的不足，提供一种超强前 向纠错的硬件译码方法及装置，能够用较小规模的硬件电路来正确实 现整个算法， 并提高超强前向纠错的硬件实现时序速度。
本发明提供的超强前向纠错的硬件译码方法，包括以下步骤： A、 首先对接收信道输出的数据采用 BCH (2040， 1952) 码计算其伴随 式，然后对计算所得 BCH码伴随式结果进行错误位置多项式的求解， 再根据求得的错误位置多项式进行钱搜索， 确定 BCH码字中的码元 错误位置并进行纠错， 完成 BCH码字中逐个码元的译码处理； B、 每处理完一个内码 BCH码元的译码后， 先进行交织处理， 再对译码 结果进行 RS码字伴随式的计算， 然后对计算所得 RS码字伴随式结 果进行错误位置多项式和错误值多项式的求解，根据求得的错误位置 多项式进行钱搜索， 确定 RS码字中的码元错误位置， 根据求得的错 误值多项式计算差错值并进行纠错， 完成 RS码字中逐个码元的译码 处理；最后将其输出数据进行解交织，得到超强前向纠错的译码结果。
在上述技术方案中， 步骤 A中每路 BCH码的伴随式有 16个。 在上述技术方案中， 步骤 A中所述对计算所得 BCH码伴随式结 果进行错误位置多项式的求解之前包括以下步骤： 将计算所得 BCH 码伴随式结果发送到 BCH码 BM算法单元。
在上述技术方案中， 步骤 A中所述对计算所得 BCH码伴随式结 果进行错误位置多项式的求解之后包括以下步骤：将求解结果发送到 BCH码钱搜索和纠错单元进行处理。
在上述技术方案中， 步骤 B中每路 RS码的伴随式有 16个。 在上述技术方案中，步骤 B中所述对计算所得 RS码字伴随式结 果进行错误位置多项式和错误值多项式的求解之前包括以下步骤：将 计算所得 RS码伴随式结果发送到 RS码 BM算法单元。
在上述技术方案中，步骤 B中所述对计算所得 RS码字伴随式结 果进行错误位置多项式和错误值多项式的求解之后包括以下步骤：将 求解结果发送到 RS码钱搜索和纠错单元进行处理。
本发明提供的超强前向纠错的硬件译码装置， 它包括：
BCH码伴随式计算单元， 用于完成 BCH码的 16个伴随式的计 算， 并将求得的 BCH码伴随式结果保存待用；
BCH码 BM算法单元， 用于根据已得到的 BCH码伴随式结果， 求解 BCH码错误位置多项式的表达式，进而得到 BCH码错误位置多 项式所有系数的值， 多个 BCH码共用一个 BCH码 BM算法单元；
BCH码钱搜索和纠错单元，用于求解所述 BCH码 BM算法单元 发送来的错误位置多项式的根， 定位出每个 BCH码字中的错误码元 位置， 并完成 BCH码字中的错误码元的纠错；
BCH码复用存储单元， 用于对多路 BCH码进行存储、 处理， 以 及对 BCH码伴随式分量和错误位置多项式进行调度；
BCH码总线变换单元， 用于完成总线从 BCH码型到 RS码型的 变换， 以满足后续 RS码在 GF域上的要求；
RS码伴随式计算单元， 用于完成 RS码的 16个伴随式的计算， 并将求得的 RS码伴随式结果保存待用；
RS码 BM算法单元， 用于根据已得到的 RS码伴随式结果， 计 算 RS码错误位置多项式和 RS码错误值多项式的表达式， 进而得到 RS码错误位置多项式的所有系数及 RS码错误值多项式的所有系数， 多个 RS码字共用一个 RS码 BM算法单元；
RS码钱搜索和纠错单元， 用于通过错误位置多项式和错误值多 项式分别确定 RS码字中的错误位置和错误值，并完成 RS码元纠错;
RS码复用存储单元， 用于对多路 RS码字进行存储、 处理， 以 及对 RS码伴随式分量、 错误位置多项式和错误值多项式进行调度；
RS码总线变换单元， 用于完成入口多路 RS码字的并行译码输 出到出口位宽的变换， 并发送帧的起始位置指示信号。
在上述技术方案中， 它还包括数据缓冲单元， 所述数据缓冲单元 用于缓存数据， 并产生延迟一定拍数的帧起始脉冲信号。
在上述技术方案中， 它还包括译码性能监控单元， 所述译码性能 监控单元用于监控 RS码和 BCH码的性能。
与现有技术相比， 本发明的优点如下：
本发明中采用多个 BCH码字共用一个 BCH码 BM算法单元， 以及多个 RS码字共用一个 RS码 BM算法单元， 以尽可能减小硬件 电路的设计规模， 使得本发明的硬件电路实现规模相对较小， 并能获 得较高的硬件时序速度。 附图说明
图 1为本发明实施例中的方法流程图；
图 2为本发明实施例中的装置结构示意图；
图 3为本发明实施例中 BCH码 BM算法的电路图；
图 4为本发明实施例中 BCH码钱搜索与纠错单元的结构示意图； 图 5 为本发明实施例中 RS码 BM算法的流程图；
图 6为本发明实施例中 RS码钱搜索与纠错单元的结构示意图。 具体实施方式
下面结合附图及实施例对本发明作进一步的详细描述。
参见图 1所示，本发明实施例提供的超强前向纠错的硬件译码方 法， 包括以下步骤： 首先对接收信道输出的数据采用 BCH码计算其 伴随式， 每路 BCH码的伴随式有 16个， 然后将计算所得的 BCH码 伴随式结果发送到 BCH码 BM算法单元， 进行错误位置多项式的求 解， 接着将求解结果送入 BCH码钱搜索和纠错单元进行处理， 根据 求得的错误位置多项式进行钱搜索， 确定 BCH码字中具体的码元错 误位置并进行纠错， 从而完成 BCH码字的逐个码元的译码处理； 每 处理完一个内码 BCH码元的译码后， 先通过交织处理， 再将其译码 结果再进行 RS码字伴随式的计算， 每路 RS码的伴随式有 16个， 然 后将计算所得到的 RS码伴随式结果发送到 RS码 BM算法单元进行 计算， 求解该 RS码字的错误位置多项式和错误值多项式， 接着将求 解结果送入 RS码钱搜索和纠错单元进行处理， 根据求得的错误位置 多项式进行钱搜索， 确定 RS码字中具体的码元错误位置， 根据错误 值多项式计算差错值并进行纠错， 从而完成 RS码字的逐个码元的译 码处理， 最后将其输出数据进行解交织， 即得到最终的超强前向纠错 译码结果。
参见图 2所示，本发明实施例提供的超强前向纠错的硬件译码装 置， 它包括：
数据缓冲单元， 用于缓存数据， 并产生延迟一定拍数的帧起始脉 冲信号；
BCH码伴随式计算单元， 用于完成 BCH码的 16个伴随式的计 算， 并将求得的 BCH码伴随式结果保存待用；
BCH码 BM算法单元， 用于根据已得到的 BCH码伴随式结果， 求解 BCH码错误位置多项式的表达式，进而得到 BCH码错误位置多 项式所有系数的值， 多个 BCH码共用一个 BCH码 BM算法单元；
BCH码钱搜索和纠错单元，用于求解所述 BCH码 BM算法单元 发送来的错误位置多项式的根， 定位出每个 BCH码字中的错误码元 位置， 并完成 BCH码字中的错误码元的纠错；
BCH码复用存储单元， 用于对多路 BCH码进行存储、 处理， 以 及对 BCH码伴随式分量和错误位置多项式进行调度；
BCH码总线变换单元， 用于完成总线从 BCH码型到 RS码型的 变换， 以满足后续 RS码在 GF域上的要求；
RS码伴随式计算单元， 用于完成 RS码的 16个伴随式的计算， 并将求得的 RS码伴随式结果保存待用；
RS码 BM算法单元， 用于根据已得到的 RS码伴随式结果， 计 算 RS码错误位置多项式和 RS码错误值多项式的表达式， 进而得到 RS码错误位置多项式的所有系数及 RS码错误值多项式的所有系数， 多个 RS码字共用一个 RS码 BM算法单元；
RS码钱搜索和纠错单元， 用于通过错误位置多项式和错误值多 项式分别确定 RS码字中的错误位置和错误值，并完成 RS码元纠错;
RS码复用存储单元， 用于对多路 RS码字进行存储、 处理， 以 及对 RS码伴随式分量、 错误位置多项式和错误值多项式进行调度；
RS码总线变换单元， 用于完成入口多路 RS码字的并行译码输 出到出口位宽的变换， 并发送帧的起始位置指示信号；
译码性能监控单元， 用于监控 RS码和 BCH码的性能。
下面详细阐述本发明实施例的方法步骤：
步骤 10: 计算接收信道输出数据的 BCH码的伴随式。
因为输入位宽为 64， 而每个 BCH码中都包含一个 BCH码伴随 式计算单元，所以 64个 BCH码中包含有 64个这样的 BCH码伴随式 计算单元， 每个 BCH码伴随式计算单元采用脉动 （Systolic) 阵列结 构实现 BCH码伴随式的求解。 步骤 10具体包括下述子步骤 101和 102:
子步骤 101: 计算出奇数序号的伴随式， 具体过程与现有技术相 同， 此处不赘述；
子步骤 102: 由于二进制 BCH码的伴随式具有的 S2 =(S )2的 性质， 偶数序号的伴随式都可以根据此式来计算， 而且由上面的关系 可以进一步推导出： S :^)2 , S^CS,)4 , S6 = (S3)2， S^CS,)8,
S10 = (S5)2， S12=(S3)4， S14 = (S7)2， SLU 6, 采用 GF (2" 域（Galois Field, 伽罗华域） 上平方、 4次方、 8次方和 16次方运算 电路， 即可用奇数序号的伴随式， 计算出所有的偶数序号的伴随式。
步骤 20: 将 64位宽的输入数据放入缓存中， 待 BCH码的伴随 式、 BM算法求解完毕进行钱搜索纠错时， 再从该缓存中同步读出数 据， 送入 BCH码钱搜索和纠错单元中， 进行同步纠错处理。
步骤 30: 将步骤 10中得到的 64路 BCH码伴随式， 分别用两个 BCH码复用存储单元进行存储和调度， 每个 BCH码复用存储单元存 储 32路 BCH码伴随式数据。
步骤 40: 根据步骤 30输出的 BCH码伴随式的值， 求解 BCH码 错误位置多项式的表达式， 从而得到错误位置多项式所有系数的值。
本发明实施例中， 64路 BCH码伴随式中的每 32路复用一个 BM 算法， 因此只需要两套 BM算法， 这样就可以节省电路工作中消耗的 功率和电路规模。 在本步骤中， 每计算出一个 BCH码错误位置多项 式以后， 就向步骤 30给出一个反馈信号， 表示本次 BM算法计算完 毕， 可以传递下一个 BCH码伴随式。 具体硬件实现电路参见图 3所 示。同时，将计算得到的 BCH码错误位置多项式的值输出到 BCH码 复用存储单元中进行存储。
步骤 50: 将步骤 40得到的 BCH码错误位置多项式依次存储， 当所有 32路 BCH码字的 BM算法都计算完毕时， 将 32路 BCH码 错误位置多项式的值同时输出， 并产生一个使能信号，表示可以进行 下一步的 BCH码钱搜索和纠错功能。
步骤 60: 根据步骤 50送出的使能信号和错误位置多项式的根， 以及步骤 20输出的缓冲数据， 完成 BCH码字中的错误码元的纠错。
本发明实施例中有 64个 BCH码钱搜索和纠错单元， 以实现 64 个 BCH码并行纠错处理。 参见图 4所示， σ。， σι， ...， 是错误位置 多项式的系数， MUX是二选一的选择器， a是 BCH码的本元域元素， 每个时钟周期能够纠正一个错， 完成纠错所需的时钟周期与码长相 等。图 4中 i的变化范围为： l<i<2047 ,分别对应于 BCH (2047， 1959 ) 码字的的第 1 号码元 r2046 (i=l ) 至 2047号码元 r。 （i = 2047)， BCH 码码元编号顺序为：码字多项式中的最高系数 2046算作第 1号码元， 码字多项式中的最低系数 0算作第 2047号码元， 当电路运算的结果 σ(β') = σ。时， 即表示 是错误位置多项式的根， 并且错误位置发生 在 BCH码字的第 i号码元；此时从数据缓冲单元中读出该 BCH码字 的码元， 进行反相后送出， 即完成码元错误的纠正； 如果运算结果不 满足 σ(β') = σ。， 则表明该码元位未发生错误， 将数据缓冲单元中读 出的 BCH码字的码元直接送出即可。
步骤 70: 将经过 BCH译码后的数据， 从 64位宽总线变换到 10 位宽， 以满足后续的 RS码的 GF域上的要求， 具体过程与现有技术 相同， 此处不赘述。
步骤 80: 对于步骤 70输出的 16个 10位宽 RS码， 通过 16个相 类似的计算电路分别计算其伴随式分量， 并同时输出。
步骤 90: 将步骤 80中得到的 16路 RS码伴随式， 分别用两个 RS码复用存储单元进行存储和调度，每个 RS码复用存储单元存储 8 路数据。
步骤 100 : 求解错误位置多项式 的所有系数的值， 具体实现 过程参见图 5所示。错误值多项式 的计算方法和错误位置多项式 的计算方法完全一样， 它们可以共用同一套控制电路。根据步骤 90输出的 RS码伴随式的值， 求解 RS码错误位置多项式和错误值多 项式的表达式，从而得到错误位置多项式和错误值多项式所有系数的 值。此处采用了复用的形式， 16路 RS码的伴随式中的每 8路复用一 个 ΒΜ算法， 因此本发明实施例中只需要两套 RS码 ΒΜ算法， 这样 可以减小硬件电路的实现规模， 节省电路工作中消耗的功率。 由于采 用了复用的结构， 因此在本步骤中， 每计算出一个 RS码错误位置多 项式以后就向步骤 90给出一个反馈信号， 表示本次 ΒΜ算法计算完 毕， 可以传递下一个 RS码伴随式。
步骤 110 : 通过步骤 100得到的错误位置多项式 和错误值多 项式 ω( )， 分别确定 RS码字中的错误位置和错误值， 并完成 RS码 元纠错。
参见图 6 所示， 电路的上半部分为差错值多项式^的计算电
X
路， ω寄存器的初始值为 (注意： ω。为 ο)。 接收
RS码字矢量 r1Q22， 7个常系数乘法器进行乘法运算， 且将下列值存入 相应的 RS码复用存储单元： 《2"， ω3 2 , ω4 ω5 4 , ω6 5 , ωΊ 6 , ω& Ί，累力口器 Α输出计算结果，记为 numerator: ω1 + ω2 + ω3 2 + ω4 3 + ω5α4 + ω6α5 + ωΊα6 + ω%αΊ。 下半部分为 Chien搜索电路和求导电 路。 σ寄存器初始值为 σ0、 ι σ2、 、 σ8。接收 RS石马字矢量 r1022正 要从缓冲器中读出之前， 8个常系数乘法器进行乘法运算， 且将下列 值存进寄存器： σγα , σ2 2 , σ,οτ3 , σ4 4 , σ,α5 , σ6α6 , σΊ Ί , σ„α% , 并将这些值分奇偶送入累加器 B和 C, 然后将累加器 B和 C的结果 再相加，其结果为描述方便记为 sum。同时，将奇数项求和结果求逆， 记为 inVersi0n。 门的控制信号是： sum 和不可纠判断输出信号 rs_word_uncorr。 当 sum = 0， 且不可 4信号 rs_word_uncorr无效 (在 纠错能力内） 时 （rs_word_uncorr=0)， 门将 inversion 输出； 否则， 门输出 0。
与 BCH码的 Chien搜索电路相同， 本发明实施例中的 RS ( 781， 765 ) 码和 RS (778， 762) 码是 RS ( 1023， 1007 ) 码的截短码， 因 此在得到错误位置多项式 σ(χ)后， 只需从 i等于 243开始检测到 i等 于 1023为止， i等于 243就对应于输入 RS (781， 765 ) 码字的第一 个符号码元 r78。， 即 RS (781， 765 ) 码字第 1号码元， i等于 1023对 应于输入 RS (781， 765 )码字的最后一个符号码元 r。， 即 RS码字第 781 号符号码元。 本发明实施例中， 每次在进行 RS (781， 765 ) 码 字钱搜索开始前， 将图 6中的寄存器 σι、 σ2 σ8的值初始化为 以下的 8个值， 并计算该 8个值的异或求和 σ(α')， 作为第一次判断 错误位置多项式的根： 门的输出信号和 numerator相乘， 得到差错值 E1Q22， 把差错值与 缓冲器输出值 r1Q22相加， 完成对 /。22的纠错。 r1Q22译码完成后， 在将寄 存器的内容作常系数乘法，并重复进行上述的相加运算和检验，对 21 进行纠错 ......直到整个码字输入完毕，完成一个 RS码字的纠错过程。
用 RS码 Chien搜索电路对错误位置多项式的根进行搜索，记录下 根的个数。 当根的个数和错误位置多项式的次数不相等时， 判断为产 生了不可纠错误。此时，一个 RS码字中至少有 9个符号产生了错误， 超过了纠错码的译码门限， 在这种情况下， 关断前向纠错功能。 步骤 120: 完成入口 16路 RS并行译码输出 160比特流到出口
64 比特流的变换， 并送出帧的起始位置指示信号， 具体过程与现有 技术相同， 此处不赘述。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不 脱离本发明的精神和范围。这样， 倘若本发明的这些修改和变型属于 本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些 改动和变型在内。
本说明书中未作详细描述的内容属于本领域专业技术人员公知 的现有技术。

Claims

权 利 要 求 书
1、 一种超强前向纠错的硬件译码方法， 其特征在于包括以下步 骤：
A、 首先对接收信道输出的数据采用 BCH (2040， 1952)码计算 其伴随式， 然后对计算所得 BCH码伴随式结果进行错误位置多项式 的求解， 再根据求得的错误位置多项式进行钱搜索， 确定 BCH码字 中的码元错误位置并进行纠错， 完成 BCH码字中逐个码元的译码处 理；
B、 每处理完一个内码 BCH码元的译码后， 先进行交织处理， 再对译码结果进行 RS码字伴随式的计算， 然后对计算所得 RS码字 伴随式结果进行错误位置多项式和错误值多项式的求解，根据求得的 错误位置多项式进行钱搜索， 确定 RS码字中的码元错误位置， 根据 求得的错误值多项式计算差错值并进行纠错， 完成 RS码字中逐个码 元的译码处理； 最后将其输出数据进行解交织， 得到超强前向纠错的 译码结果。
2、 如权利要求 1所述的超强前向纠错的硬件译码方法， 其特征 在于： 步骤 A中每路 BCH码的伴随式有 16个。
3、 如权利要求 1所述的超强前向纠错的硬件译码方法， 其特征 在于： 步骤 A中所述对计算所得 BCH码伴随式结果进行错误位置多 项式的求解之前包括以下步骤： 将计算所得 BCH码伴随式结果发送 到 BCH码 BM算法单元。
4、如权利要求 1或 2或 3所述的超强前向纠错的硬件译码方法， 其特征在于： 步骤 A中所述对计算所得 BCH码伴随式结果进行错误 位置多项式的求解之后包括以下步骤： 将求解结果发送到 BCH码钱 搜索和纠错单元进行处理。
5、 如权利要求 1所述的超强前向纠错的硬件译码方法， 其特征 在于： 步骤 B中每路 RS码的伴随式有 16个。
6、 如权利要求 1所述的超强前向纠错的硬件译码方法， 其特征 在于：步骤 B中所述对计算所得 RS码字伴随式结果进行错误位置多 项式和错误值多项式的求解之前包括以下步骤： 将计算所得 RS码伴 随式结果发送到 RS码 BM算法单元。
7、如权利要求 1或 5或 6所述的超强前向纠错的硬件译码方法， 其特征在于：步骤 B中所述对计算所得 RS码字伴随式结果进行错误 位置多项式和错误值多项式的求解之后包括以下步骤：将求解结果发 送到 RS码钱搜索和纠错单元进行处理。
8、 一种超强前向纠错的硬件译码装置， 其特征在于它包括： BCH码伴随式计算单元， 用于完成 BCH码的 16个伴随式的计 算， 并将求得的 BCH码伴随式结果保存待用；
BCH码 BM算法单元， 用于根据已得到的 BCH码伴随式结果， 求解 BCH码错误位置多项式的表达式，进而得到 BCH码错误位置多 项式所有系数的值， 多个 BCH码共用一个 BCH码 BM算法单元；
BCH码钱搜索和纠错单元，用于求解所述 BCH码 BM算法单元 发送来的错误位置多项式的根， 定位出每个 BCH码字中的错误码元 位置， 并完成 BCH码字中的错误码元的纠错；
BCH码复用存储单元， 用于对多路 BCH码进行存储、 处理， 以 及对 BCH码伴随式分量和错误位置多项式进行调度；
BCH码总线变换单元， 用于完成总线从 BCH码型到 RS码型的 变换， 以满足后续 RS码在 GF域上的要求；
RS码伴随式计算单元， 用于完成 RS码的 16个伴随式的计算， 并将求得的 RS码伴随式结果保存待用；
RS码 BM算法单元， 用于根据已得到的 RS码伴随式结果， 计 算 RS码错误位置多项式和 RS码错误值多项式的表达式， 进而得到 RS码错误位置多项式的所有系数及 RS码错误值多项式的所有系数， 多个 RS码字共用一个 RS码 BM算法单元；
RS码钱搜索和纠错单元， 用于通过错误位置多项式和错误值多 项式分别确定 RS码字中的错误位置和错误值，并完成 RS码元纠错;
RS码复用存储单元， 用于对多路 RS码字进行存储、 处理， 以 及对 RS码伴随式分量、 错误位置多项式和错误值多项式进行调度；
RS码总线变换单元， 用于完成入口多路 RS码字的并行译码输 出到出口位宽的变换， 并发送帧的起始位置指示信号。
9、 如权利要求 8所述的超强前向纠错的硬件译码装置， 其特征 在于： 它还包括数据缓冲单元， 所述数据缓冲单元用于缓存数据， 并 产生延迟一定拍数的帧起始脉冲信号。
10、如权利要求 8或 9所述的超强前向纠错的硬件译码装置， 其 特征在于： 它还包括译码性能监控单元， 所述译码性能监控单元用于 监控 RS码和 BCH码的性能。
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