WO2012098983A1 - データ処理装置、及び、データ処理方法 - Google Patents

データ処理装置、及び、データ処理方法 Download PDF

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    • H04L27/34—Amplitude- and phase-modulated carrier systems, e.g. quadrature-amplitude modulated carrier systems

Definitions

  • a data processing device / data processing method is a coding unit / step that performs LDPC coding with a code length of 16200 bits and a coding rate of 7/15 based on a parity check matrix of an LDPC code. And a replacement unit / step for replacing the code bit of the LDPC code with a symbol bit of a symbol corresponding to one of 16 signal points defined by 16QAM, wherein the replacement unit / step has an error probability. Accordingly, the 4 ⁇ 2 bit code bits grouped into 5 code bit groups are exchanged, and the 4 ⁇ 2 bit symbol bits are grouped into 2 symbol bit groups according to the error probability.
  • Fig. 38 is a diagram illustrating an example of a parity check matrix initial value table with the code rate 3/5 and the code length 16200.
  • Fig. 38 is a diagram illustrating an example of a parity check matrix initial value table with the code rate 2/3 and the code length 16200. It is a figure which shows the example of the Tanner graph of the ensemble of a degree sequence that column weight is 3 and row weight is 6.
  • FIG. It is a figure which shows the example of the Tanner graph of a multi-edge type ensemble. It is a figure which shows the minimum cycle length and performance threshold value of the parity check matrix of the LDPC code of code length 16200. It is a figure explaining the check matrix of the LDPC code of code length 16200.
  • Fig. 16 is a diagram illustrating a code bit group and a symbol bit group when an LDPC code having a code length of 16200 and a coding rate of 1/5 is modulated by 16QAM and a multiple b is 2. [Fig. 16] Fig.
  • the BCH encoder 121 performs BCH encoding on the control data supplied thereto in the same manner as the BCH encoder 114, and supplies the resulting data to the LDPC encoder 122.
  • FIG. 9 shows a configuration example of the bit interleaver 116 of FIG.
  • the column weight is X
  • the subsequent K3 column is the column weight 3
  • the subsequent The column weight is 2 for the M-1 column
  • the column weight is 1 for the last column.
  • an interleaver for interleaving the code bits of the LDPC code has been proposed in which the code bits vulnerable to errors of the LDPC code are assigned to the strong bits (symbol bits) of the orthogonal modulation symbol.
  • the exchanging unit 32 performs an exchanging process of exchanging the positions of the 6-bit code bits from the memory 31, and the 6 bits obtained as a result are replaced with 6 symbol bits y 0 , y 1 , y 2 , y representing one symbol of 64QAM. Output as 3 , y 4 , y 5 .
  • FIG. 23B shows processing performed by the demultiplexer 25 (FIG. 9) for the LDPC code of the conversion parity check matrix of FIG. 23A, that is, the LDPC code after parity interleaving.
  • the first column write start position is the address 0 position
  • the second column write start position is the address 2 position
  • the write start position of the second column is the position where the address is 4
  • the write start position of the fourth column is the position where the address is 7.
  • the first column write start position is the address 0 position
  • the second column write start position is the address 0 position
  • the start position of the second column is the position where the address is 0
  • the start position of the fourth column is the position where the address is 2
  • the start position of the fifth column is the position where the address is 2.
  • the position of the start position of the 6th column is the position where the address is 2
  • the start position of the 7th column is the position of the address 3
  • the start position of the 8th column is
  • the position where the address is 3 and the start position of the 9th column are the position where the address is 3 and the start position of the 10th column is the position where the address is 6 and the start of writing the 11th column.
  • the position of is the position of address 7 and the 12th color Position of the writing start is set to the position whose address is 7, are respectively.
  • the number of rows k + 1 in the parity check matrix initial value table differs depending on the information length K.
  • the numerical value of the i-th row (i-th from the top) and j-th column (j-th from the left) of the parity check matrix initial value table is represented as h i, j and j items in the w-th column of the parity check matrix H. If the row number of the first element is represented as H wj , the row number H of the first element in the w column, which is a column other than the 1 + 360 ⁇ (i ⁇ 1) column of the parity check matrix H wj can be obtained by Expression (10).
  • FIG. 41 shows a parity check matrix initial value table for a parity check matrix H having a code length N of 16k bits and a coding rate r of 8/15.
  • the LDPC code obtained by using the parity check matrix H obtained from the parity check matrix initial value table of FIG. 35 to FIG. 43 is a high-performance LDPC code.
  • the expected value of the error probability is not zero, and the threshold of noise variance (hereinafter also referred to as performance threshold) is compared to determine whether the ensemble performance (appropriateness of the check matrix) is good or bad. Can be decided.
  • performance threshold the threshold of noise variance
  • a high-performance LDPC code can be found among the LDPC codes belonging to the ensemble.
  • FIG. 44 shows a Tanner graph of such an ensemble.
  • code bits read from the memory 31 are divided into three code bit groups Gb1, Gb2, Gb3 as shown in FIG. Can be grouped.
  • FIG. 55 shows a code bit when the LDPC code is a portable LDPC code having a code length N of 16200 bits and a coding rate of 4/15, and further having a modulation scheme of 16QAM and a multiple b of 2. A group and a symbol bit group are shown.
  • symbol bit group Gy1 includes symbol bits y0, y1, y4, and y5
  • symbol bit group Gy2 includes symbol bits y2, y3, y6, and y7. Belong to each.
  • the sign bit group Gb1 includes the sign bit b0
  • the sign bit group Gb2 includes the sign bit b1
  • the sign bit group Gb3 includes the sign bit b2
  • the sign bit group Gb4 includes the sign bit. Bits b3 to b7 belong to each.
  • one bit of the code bit of the code bit group Gb1 having the highest error probability is allocated to one bit of the symbol bit of the symbol bit group Gy1 having the highest error probability.
  • one bit of the sign bit of the code bit group Gb2 having the second highest error probability is assigned to one bit of the symbol bit of the symbol bit group Gy2 having the second highest error probability.
  • one bit of the code bit of the code bit group Gb3 having the third highest error probability is assigned to one bit of the symbol bit of the symbol bit group Gy2 having the second highest error probability.
  • symbol bit group Gy1 includes symbol bits y0, y1, y4, and y5
  • symbol bit group Gy2 includes symbol bits y2, y3, y6, and y7. Belong to each.
  • the group set information (Gb1, Gy1, 1), (Gb2, Gy2, 1), (Gb3, Gy2, 1), (Gb4, Gy2, 1), (Gb5, Gy1, 3), (Gb5, Gy2, 1) is specified.
  • the demultiplexer 25 uses the column direction ⁇
  • FIG. 72B shows a case where the LDPC code is a portable LDPC code with a code length N of 16200 bits and a coding rate of 8/15, and the modulation method is 16QAM and the multiple b is 2.
  • 71 shows a second example of code bit replacement according to the allocation rule of FIG. 71.
  • code bits read out from the memory 31 are divided into five code bit groups Gb1, Gb2, Gb3, Gb1, as shown in FIG. Can be grouped into Gb4 and Gb5.
  • the demultiplexer 25 uses the column direction ⁇
  • the column replacement of equation (12) is performed on the LDPC code c of the original parity check matrix H, and the LDPC code c ′ after the column replacement is decoded using the transform parity check matrix H ′ of FIG. 110 (LDPC decoding). Then, the decoding result similar to the case of decoding the LDPC code of the original parity check matrix H using the parity check matrix H is obtained by performing the inverse permutation of the column permutation of the equation (12) on the decoding result. Can do.
  • the branch data storage memory 304 is composed of 18 FIFOs 304 1 to 304 18 obtained by dividing the number of columns 90 of the conversion check matrix H ′ by 5 that is the number of columns of the configuration matrix.
  • the FIFO304 1 the data corresponding to the first position from the first row of the conversion parity check matrix H of FIG. 111 'to the fifth column (messages u j from the check nodes) are packed vertically in each column both Stored in the form (ignoring 0). That is, data corresponding to the position of 1 in the 5 ⁇ 5 unit matrix of (1, 1) to (5, 5) of the conversion parity check matrix H ′ is stored in the first-stage storage area of the FIFO 304 1 . .
  • the branch data storage memory 304 includes 18 FIFOs 304 1 to 304 18 , and is in accordance with information D 305 indicating which row of the conversion check matrix H ′ the five messages D 304 supplied from the preceding cyclic shift circuit 303 belong to.
  • the FIFO for storing data is selected from the FIFOs 304 1 to 304 18 , and the five messages D 304 are collectively stored in the selected FIFO in order.
  • the edge data storage memory 304 when reading data, sequentially reads five messages D306 1 from FIFOs 304 1, supplied to the next stage of the selector 305.
  • Edge data storage memory 304 after completion of the data read from the FIFOs 304 1, from FIFOs 304 2 to 304 18, sequentially reads out a message, to the selector 305.
  • the decoded word calculation unit 309 includes five decoded word calculators 309 1 to 309 5 , and five messages D308 (D308 1 to D308 5 ) (message u j in Expression (5)) output from the selector 305 and Using the five reception values D309 (the reception value u 0i in equation (5)) supplied from the reception data memory 306, the decoding result (decoding) based on equation (5) is used as the final stage of multiple times of decoding. And the decoded data D315 obtained as a result is supplied to the decoded data rearranging unit 311.
  • the reverse permutation unit 1001 replaces the mb symbol bits y 0 to y mb ⁇ 1 with the original mb bit code bits b 0 , b 1 ,. Reverse replacement is performed to return to the order of the sign bits b 0 to b mb ⁇ 1 before the replacement in the replacement unit 32 constituting the multiplexer 25, and the resulting mb bit code bits b 0 to b mb ⁇ 1 is output.
  • the multiplexer 54 reads the code bits from the memory 1002 in the column direction and supplies them to the subsequent column twist deinterleaver 55.
  • the transmission path decoding process may include demodulation of the modulation signal.
  • the output unit 1111 is, for example, a display device that displays an image or a speaker that outputs audio, and outputs an image, audio, or the like as a signal output from the information source decoding processing unit 1103. That is, the output unit 1111 displays an image or outputs sound.
  • the program is stored temporarily on a removable recording medium 711 such as a flexible disk, a CD-ROM (Compact Disc Read Only Memory), an MO (Magneto Optical) disc, a DVD (Digital Versatile Disc), a magnetic disc, or a semiconductor memory. It can be stored permanently (recorded).
  • a removable recording medium 711 can be provided as so-called package software.

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Abstract

本技術は、データのエラーに対する耐性を向上させることができるデータ処理装置、及び、データ処理方法に関する。 符号長が16200ビットのLDPC符号が、16個の信号点にマッピングされる場合に、デマルチプレクサは、4×2ビットの符号ビットと、連続する2個のシンボルの4×2ビットのシンボルビットの最上位ビットから#i+1ビット目を、それぞれ、ビットb#iとy#iとすると、符号化率が7/15のLDPC符号について、b0をy0に、b1をy2に、b2をy6に、b3をy3に、b4をy4に、b5をy1に、b6をy5に、b7をy7に、それぞれ割り当てる入れ替えを行う。本発明は、例えば、LDPC符号を伝送する伝送システム等に適用できる。

Description

データ処理装置、及び、データ処理方法
　本技術は、データ処理装置、及び、データ処理方法に関し、特に、例えば、データのエラーに対する耐性を向上させることができるようにするデータ処理装置、及び、データ処理方法に関する。
　LDPC(Low Density Parity Check)符号は、高い誤り訂正能力を有し、近年では、例えば、欧州で行われているDVB(Digital Video Broadcasting)-S.2等の衛星ディジタル放送を含む伝送方式に広く採用され始めている（例えば、非特許文献１を参照）。また、LDPC符号は、次世代の地上ディジタル放送にも採用が検討されている。
　LDPC符号は、近年の研究により、ターボ符号等と同様に、符号長を長くしていくにしたがって、シャノン限界に近い性能が得られることがわかりつつある。また、LDPC符号は、最小距離が符号長に比例するという性質があることから、その特徴として、ブロック誤り確率特性がよく、さらに、ターボ符号等の復号特性において観測される、いわゆるエラーフロア現象が殆ど生じないことも利点として挙げられる。
　以下、このようなLDPC符号について具体的に説明する。なお、LDPC符号は、線形符号であり、必ずしも２元である必要はないが、ここでは、２元であるものとして説明する。
　LDPC符号は、そのLDPC符号を定義する検査行列(parity check matrix)が疎なものであることを最大の特徴とする。ここで、疎な行列とは、行列の要素の"1"の個数が非常に少ない行列（ほとんどの要素が0の行列）である。
　図１は、LDPC符号の検査行列Hの例を示している。
　図１の検査行列Hでは、各列の重み（列重み）（"1"の数）(weight)が"3"であり、且つ、各行の重み（行重み）が"6"になっている。
　LDPC符号による符号化（LDPC符号化）では、例えば、検査行列Hに基づいて生成行列Gを生成し、この生成行列Gを２元の情報ビットに対して乗算することで、符号語（LDPC符号）が生成される。
　具体的には、LDPC符号化を行う符号化装置は、まず、検査行列Hの転置行列HTとの間に、式GHT=0が成立する生成行列Gを算出する。ここで、生成行列Gが、K×N行列である場合には、符号化装置は、生成行列Gに対してKビットからなる情報ビットのビット列（ベクトルｕ）を乗算し、Nビットからなる符号語c(=uG)を生成する。この符号化装置によって生成された符号語（LDPC符号）は、所定の通信路を介して受信側において受信される。
　LDPC符号の復号は、Gallagerが確率復号(Probabilistic Decoding)と称して提案したアルゴリズムであって、バリアブルノード（variable node（メッセージノード(message node)とも呼ばれる）)と、チェックノード(check node)とからなる、いわゆるタナーグラフ(Tanner graph)上での確率伝播(belief propagation)によるメッセージ・パッシング・アルゴリズムによって行うことが可能である。ここで、以下、適宜、バリアブルノードとチェックノードを、単に、ノードともいう。
　図２は、LDPC符号の復号の手順を示している。
　なお、以下、適宜、受信側で受信したLDPC符号（１符号語）のi番目の符号ビットの、値の"0"らしさを対数尤度比(log likelihood ratio)で表現した実数値（受信LLR）を、受信値u0iともいう。また、チェックノードから出力されるメッセージをujとし、バリアブルノードから出力されるメッセージをviとする。
　まず、LDPC符号の復号においては、図２に示すように、ステップＳ１１において、LDPC符号が受信され、メッセージ（チェックノードメッセージ）ujが"0"に初期化されるとともに、繰り返し処理のカウンタとしての整数をとる変数kが"0"に初期化され、ステップＳ１２に進む。ステップＳ１２において、LDPC符号を受信して得られる受信値u0iに基づいて、式（１）に示す演算（バリアブルノード演算）を行うことによってメッセージ（バリアブルノードメッセージ）viが求められ、さらに、このメッセージviに基づいて、式（２）に示す演算（チェックノード演算）を行うことによってメッセージujが求められる。
Figure JPOXMLDOC01-appb-M000001
 　　　　　　　　　　　　　　　　　　　　　　　　・・・（１）
Figure JPOXMLDOC01-appb-M000002
 　　　　　　　　　　　　　　　　　　　　　　　　・・・（２）
　ここで、式（１）と式（２）におけるdvとdcは、それぞれ、検査行列Hの縦方向（列）と横方向（行）の"1"の個数を示す任意に選択可能とされるパラメータであり、例えば、(3,6)符号の場合には、dv=3，dc=6となる。
　なお、式（１）のバリアブルノード演算、及び（２）のチェックノード演算においては、それぞれ、メッセージを出力しようとする枝(edge)（バリアブルノードとチェックノードとを結ぶ線）から入力されたメッセージを、演算の対象としないことから、演算の範囲が、１ないしdv-1又は１ないしdc-1となっている。また、式（２）のチェックノード演算は、実際には、２入力v1，v2に対する１出力で定義される式（３）に示す関数R(v1,v2)のテーブルを予め作成しておき、これを式（４）に示すように連続的（再帰的）に用いることによって行われる。
Figure JPOXMLDOC01-appb-M000003
 　　　　　　　　　　　　　　　　　　　　　　　　・・・（３）
Figure JPOXMLDOC01-appb-M000004
 　　　　　　　　　　　　　　　　　　　　　　　　・・・（４）
　ステップＳ１２では、さらに、変数kが"1"だけインクリメントされ、ステップＳ１３に進む。ステップＳ１３では、変数kが所定の繰り返し復号回数Cよりも大きいか否かが判定される。ステップＳ１３において、変数kがCよりも大きくないと判定された場合、ステップＳ１２に戻り、以下、同様の処理が繰り返される。
　また、ステップＳ１３において、変数kがCよりも大きいと判定された場合、ステップＳ１４に進み、式（５）に示す演算を行うことによって最終的に出力する復号結果としてのメッセージviが求められて出力され、LDPC符号の復号処理が終了する。
Figure JPOXMLDOC01-appb-M000005
 　　　　　　　　　　　　　　　　　　　　　　　　・・・（５）
　ここで、式（５）の演算は、式（１）のバリアブルノード演算とは異なり、バリアブルノードに接続している全ての枝からのメッセージujを用いて行われる。
　図３は、(3,6)LDPC符号（符号化率1/2、符号長12）の検査行列Hの例を示している。
　図３の検査行列Hでは、図１と同様に、列の重みが３に、行の重みが６に、それぞれなっている。
　図４は、図３の検査行列Hのタナーグラフを示している。
　ここで、図４において、プラス"+"で表わされるのが、チェックノードであり、イコール"="で表わされるのが、バリアブルノードである。チェックノードとバリアブルノードは、それぞれ、検査行列Hの行と列に対応する。チェックノードとバリアブルノードとの間の結線は、枝(edge)であり、検査行列の要素の"1"に相当する。
　すなわち、検査行列の第ｊ行第ｉ列の要素が１である場合には、図４において、上からｉ番目のバリアブルノード（"="のノード）と、上からｊ番目のチェックノード（"+"のノード）とが、枝により接続される。枝は、バリアブルノードに対応する符号ビットが、チェックノードに対応する拘束条件を持つことを表す。
　LDPC符号の復号方法であるサムプロダクトアルゴリズム(Sum Product Algorithm)では、バリアブルノード演算とチェックノード演算とが繰り返し行われる。
図５は、バリアブルノードで行われるバリアブルノード演算を示している。
　バリアブルノードでは、計算しようとしている枝に対応するメッセージviは、バリアブルノードに繋がっている残りの枝からのメッセージu1およびu2と、受信値u0iを用いた式（１）のバリアブルノード演算により求められる。他の枝に対応するメッセージも同様に求められる。
　図６は、チェックノードで行われるチェックノード演算を示している。
　ここで、式（２）のチェックノード演算は、式a×b=exp{ln(|a|)+ln(|b|)}×sign(a)×sign(b)の関係を用いて、式（６）に書き直すことができる。但し、sign(x)は、x≧0のとき1であり、x＜0のとき-1である。
Figure JPOXMLDOC01-appb-M000006
 　　　　　　　　　　　　　　　　　　　　　　　　・・・（６）
　x≧0において、関数φ(x)を、式φ(x)=ln(tanh(x/2))と定義すると、式φ-1(x)=2tanh-1(e-x)が成り立つから、式（６）は、式（７）に変形することができる。
Figure JPOXMLDOC01-appb-M000007
 　　　　　　　　　　　　　　　　　　　　　　　　・・・（７）
　チェックノードでは、式（２）のチェックノード演算が、式（７）に従って行われる。
　すなわち、チェックノードでは、図６のように、計算しようとしている枝に対応するメッセージujは、チェックノードに繋がっている残りの枝からのメッセージv1,v2,v3,v4,v5を用いた式（７）のチェックノード演算によって求められる。他の枝に対応するメッセージも同様に求められる。
　なお、式（７）の関数φ(x)は、式φ(x)=ln((ex+1)/(ex-1))で表すことができ、x＞0において、φ(x)=φ-1(x)である。関数φ(x)およびφ-1(x)をハードウェアに実装する際には、LUT(Look Up Table)を用いて実装される場合があるが、両者共に同一のLUTとなる。
DVB-S.2 : ETSI EN 302 307 V1.1.2 (2006-06)
LDPC符号は、衛星ディジタル放送の規格であるDVB-S.2や、次世代の地上ディジタル放送の規格であるDVB-T.2で採用されている。また、LDPC符号は、次世代のCATV(Cable Television)ディジタル放送の規格であるDVB-C.2での採用が予定されている。
　DVB-S.2等のDVBの規格に準拠したディジタル放送では、LDPC符号が、QPSK(Quadrature Phase Shift Keying)等の直交変調（ディジタル変調）のシンボルとされ（シンボル化され）、そのシンボルが信号点にマッピングされて送信される。
　LDPC符号のシンボル化では、LDPC符号の符号ビットの入れ替えが、２ビット以上の符号ビット単位で行われ、その入れ替え後の符号ビットが、シンボルのビットとされる。
　LDPC符号のシンボル化のための、符号ビットの入れ替えの方式としては、種々の方式で提案されており、例えば、DVB-T.2でも規定されている。
　ところで、DVB-T.2は、家庭等に設置されるテレビジョン受像機等の固定端末向けのディジタル放送の規格であり、携帯端末向けのディジタル放送には、適切でない場合がある。
　すなわち、携帯端末は、固定端末に比較して、回路規模を小さくする必要があり、低消費電力化を図る必要がある。したがって、携帯端末向けのディジタル放送では、携帯端末でのLDPC符号の復号等の処理に必要な負荷を軽減するために、例えば、LDPC符号の復号の繰り返し回数（繰り返し復号回数C）や、LDPC符号の符号長等が、固定端末向けのディジタル放送の場合よりも制限されることがある。
　しかしながら、そのような制限の下であっても、エラーに対する耐性は、ある程度維持する必要がある。
　本技術は、このような状況に鑑みてなされたものであり、LDPC符号等のデータのエラーに対する耐性を向上させることができるようにするものである。
　本技術の第１の側面のデータ処理装置／データ処理方法は、LDPC符号の検査行列に基づき、符号長が16200ビットであり符号化率が7/15のLDPC符号化を行う符号化部／ステップと、前記LDPC符号の符号ビットを、16QAMで定める16個の信号点のうちのいずれかに対応するシンボルのシンボルビットに入れ替える入れ替え部／ステップとを備え、前記入れ替え部／ステップは、エラー確率に応じて５個の符号ビットグループにグループ分けされる4×2ビットの前記符号ビットを入れ替えて、エラー確率に応じて２個のシンボルビットグループにグループ分けされる4×2ビットの前記シンボルビットに割り当てる入れ替え処理において、エラー確率が１番目に良い符号ビットグループの符号ビットの１ビットを、エラー確率が１番目に良いシンボルビットグループのシンボルビットの１ビットに割り当て、エラー確率が２番目に良い符号ビットグループの符号ビットの１ビットを、エラー確率が２番目に良いシンボルビットグループのシンボルビットの１ビットに割り当て、エラー確率が３番目に良い符号ビットグループの符号ビットの１ビットを、エラー確率が２番目に良いシンボルビットグループのシンボルビットの１ビットに割り当て、エラー確率が４番目に良い符号ビットグループの符号ビットの１ビットを、エラー確率が２番目に良いシンボルビットグループのシンボルビットの１ビットに割り当て、エラー確率が５番目に良い符号ビットグループの符号ビットの３ビットを、エラー確率が１番目に良いシンボルビットグループのシンボルビットの３ビットに割り当て、エラー確率が５番目に良い符号ビットグループの符号ビットの１ビットを、エラー確率が２番目に良いシンボルビットグループのシンボルビットの１ビットに割り当て、前記LDPC符号は、情報ビットとパリティビットを含み、前記検査行列は、前記情報ビットに対応する情報行列部及び前記パリティビットに対応するパリティ行列部とを含み、前記情報行列部は、検査行列初期値テーブルによって表わされ、前記検査行列初期値テーブルは、前記情報行列部の1の要素の位置を360列ごとに表すテーブルであって、
　3 137 314 327 983 1597 2028 3043 3217 4109 6020 6178 6535 6560 7146 7180 7408 7790 7893 8123 8313 8526 8616 8638
　356 1197 1208 1839 1903 2712 3088 3537 4091 4301 4919 5068 6025 6195 6324 6378 6686 6829 7558 7745 8042 8382 8587 8602
　18 187 1115 1417 1463 2300 2328 3502 3805 4677 4827 5551 5968 6394 6412 6753 7169 7524 7695 7976 8069 8118 8522 8582
　714 2713 2726 2964 3055 3220 3334 3459 5557 5765 5841 6290 6419 6573 6856 7786 7937 8156 8286 8327 8384 8448 8539 8559
　3452 7935 8092 8623
　56 1955 3000 8242
　1809 4094 7991 8489
　2220 6455 7849 8548
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　2177 6048 7795 8295
　1413 2595 7446 8594
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　598 5393 8624
　906 7249 7542
　1223 2148 8195
　976 2001 5005
　であるデータ処理装置／データ処理方法である。
　本技術の第２の側面のデータ処理装置／データ処理方法は、LDPC符号の検査行列に基づき、符号長が16200ビットであり符号化率が7/15のLDPC符号化を行う符号化部／ステップと、前記LDPC符号の符号ビットを、16QAMで定める16個の信号点のうちのいずれかに対応するシンボルのシンボルビットに入れ替える入れ替え部／ステップとを備え、前記入れ替え部／ステップは、8個の16200/8ビットの記憶容量を有する記憶単位に記憶されて、それぞれの前記記憶単位から１ビットずつ読み出された８ビットの符号ビットを、連続する２個のシンボルに割り当てる場合において、前記８ビットの符号ビットの最上位ビットから#i+1ビット目を、ビットb#iとするとともに、前記2個のシンボルの８ビットのシンボルビットの最上位ビットから#i+1ビット目を、ビットy#iとして、ビットb0を、ビットy0に、ビットb1を、ビットy2に、ビットb2を、ビットy6に、ビットb3を、ビットy3に、ビットb4を、ビットy4に、ビットb5を、ビットy1に、ビットb6を、ビットy5に、ビットb7を、ビットy7にそれぞれ入れ替え、前記LDPC符号は、情報ビットとパリティビットを含み、前記検査行列は、前記情報ビットに対応する情報行列部及び前記パリティビットに対応するパリティ行列部とを含み、前記情報行列部は、検査行列初期値テーブルによって表わされ、前記検査行列初期値テーブルは、前記情報行列部の1の要素の位置を360列ごとに表すテーブルであって、
　3 137 314 327 983 1597 2028 3043 3217 4109 6020 6178 6535 6560 7146 7180 7408 7790 7893 8123 8313 8526 8616 8638
　356 1197 1208 1839 1903 2712 3088 3537 4091 4301 4919 5068 6025 6195 6324 6378 6686 6829 7558 7745 8042 8382 8587 8602
　18 187 1115 1417 1463 2300 2328 3502 3805 4677 4827 5551 5968 6394 6412 6753 7169 7524 7695 7976 8069 8118 8522 8582
　714 2713 2726 2964 3055 3220 3334 3459 5557 5765 5841 6290 6419 6573 6856 7786 7937 8156 8286 8327 8384 8448 8539 8559
　3452 7935 8092 8623
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　2220 6455 7849 8548
　1006 2576 3247 6976
　2177 6048 7795 8295
　1413 2595 7446 8594
　2101 3714 7541 8531
　10 5961 7484
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　598 5393 8624
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　1223 2148 8195
　976 2001 5005
　であるデータ処理装置／データ処理方法である。
　本技術の第３の側面のデータ処理装置は、16QAMで定める16個の信号点のうちのいずれかに対応するシンボルのシンボルビットを、符号長が16200ビットであり符号化率が7/15のLDPC符号の符号ビットに入れ替える逆入れ替え部と、LDPC符号の検査行列に基づき、前記逆入れ替え部により入れ替えられたLDPC符号を復号する復号部とを備え、前記逆入れ替え部は、8個の16200/8ビットの記憶容量を有する記憶単位に記憶されて、それぞれの前記記憶単位から１ビットずつ読み出された８ビットの符号ビットが、連続する２個のシンボルに割り当てられている場合において、前記８ビットの符号ビットの最上位ビットから#i+1ビット目を、ビットb#iとするとともに、前記2個のシンボルの８ビットのシンボルビットの最上位ビットから#i+1ビット目を、ビットy#iとして、ビットy0を、ビットb0に、ビットy2を、ビットb1に、ビットy6を、ビットb2に、ビットy3を、ビットb3に、ビットy4を、ビットb4に、ビットy1を、ビットb5に、ビットy5を、ビットb6に、ビットy7を、ビットb7にそれぞれ入れ替え、前記LDPC符号は、情報ビットとパリティビットを含み、前記検査行列は、前記情報ビットに対応する情報行列部及び前記パリティビットに対応するパリティ行列部とを含み、前記情報行列部は、検査行列初期値テーブルによって表わされ、前記検査行列初期値テーブルは、前記情報行列部の1の要素の位置を360列ごとに表すテーブルであって、
　3 137 314 327 983 1597 2028 3043 3217 4109 6020 6178 6535 6560 7146 7180 7408 7790 7893 8123 8313 8526 8616 8638
　356 1197 1208 1839 1903 2712 3088 3537 4091 4301 4919 5068 6025 6195 6324 6378 6686 6829 7558 7745 8042 8382 8587 8602
　18 187 1115 1417 1463 2300 2328 3502 3805 4677 4827 5551 5968 6394 6412 6753 7169 7524 7695 7976 8069 8118 8522 8582
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　3452 7935 8092 8623
　56 1955 3000 8242
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　906 7249 7542
　1223 2148 8195
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　であるデータ処理装置である。
　本技術の第１の側面においては、LDPC符号の検査行列に基づき、符号長が16200ビットであり符号化率が7/15のLDPC符号化が行われ、前記LDPC符号の符号ビットが、16QAMで定める16個の信号点のうちのいずれかに対応するシンボルのシンボルビットに入れ替えられる。入れ替えでは、エラー確率に応じて５個の符号ビットグループにグループ分けされる4×2ビットの前記符号ビットを入れ替えて、エラー確率に応じて２個のシンボルビットグループにグループ分けされる4×2ビットの前記シンボルビットに割り当てる入れ替え処理が行われ、エラー確率が１番目に良い符号ビットグループの符号ビットの１ビットが、エラー確率が１番目に良いシンボルビットグループのシンボルビットの１ビットに割り当てられ、エラー確率が２番目に良い符号ビットグループの符号ビットの１ビットが、エラー確率が２番目に良いシンボルビットグループのシンボルビットの１ビットに割り当てられ、エラー確率が３番目に良い符号ビットグループの符号ビットの１ビットが、エラー確率が２番目に良いシンボルビットグループのシンボルビットの１ビットに割り当てられ、エラー確率が４番目に良い符号ビットグループの符号ビットの１ビットが、エラー確率が２番目に良いシンボルビットグループのシンボルビットの１ビットに割り当てられ、エラー確率が５番目に良い符号ビットグループの符号ビットの３ビットが、エラー確率が１番目に良いシンボルビットグループのシンボルビットの３ビットに割り当てられ、エラー確率が５番目に良い符号ビットグループの符号ビットの１ビットが、エラー確率が２番目に良いシンボルビットグループのシンボルビットの１ビットに割り当てられる。前記LDPC符号は、情報ビットとパリティビットを含み、前記検査行列は、前記情報ビットに対応する情報行列部及び前記パリティビットに対応するパリティ行列部とを含み、前記情報行列部は、検査行列初期値テーブルによって表わされ、前記検査行列初期値テーブルは、前記情報行列部の1の要素の位置を360列ごとに表すテーブルであって、
　3 137 314 327 983 1597 2028 3043 3217 4109 6020 6178 6535 6560 7146 7180 7408 7790 7893 8123 8313 8526 8616 8638
　356 1197 1208 1839 1903 2712 3088 3537 4091 4301 4919 5068 6025 6195 6324 6378 6686 6829 7558 7745 8042 8382 8587 8602
　18 187 1115 1417 1463 2300 2328 3502 3805 4677 4827 5551 5968 6394 6412 6753 7169 7524 7695 7976 8069 8118 8522 8582
　714 2713 2726 2964 3055 3220 3334 3459 5557 5765 5841 6290 6419 6573 6856 7786 7937 8156 8286 8327 8384 8448 8539 8559
　3452 7935 8092 8623
　56 1955 3000 8242
　1809 4094 7991 8489
　2220 6455 7849 8548
　1006 2576 3247 6976
　2177 6048 7795 8295
　1413 2595 7446 8594
　2101 3714 7541 8531
　10 5961 7484
　3144 4636 5282
　5708 5875 8390
　3322 5223 7975
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　598 5393 8624
　906 7249 7542
　1223 2148 8195
　976 2001 5005
である。
　本技術の第２の側面においては、LDPC符号の検査行列に基づき、符号長が16200ビットであり符号化率が7/15のLDPC符号化が行われ、前記LDPC符号の符号ビットが、16QAMで定める16個の信号点のうちのいずれかに対応するシンボルのシンボルビットに入れ替えられる。入れ替えでは、8個の16200/8ビットの記憶容量を有する記憶単位に記憶されて、それぞれの前記記憶単位から１ビットずつ読み出された８ビットの符号ビットが、連続する２個のシンボルに割り当てられる。具体的には、前記８ビットの符号ビットの最上位ビットから#i+1ビット目を、ビットb#iとするとともに、前記2個のシンボルの８ビットのシンボルビットの最上位ビットから#i+1ビット目を、ビットy#iとして、ビットb0が、ビットy0に、ビットb1が、ビットy2に、ビットb2が、ビットy6に、ビットb3が、ビットy3に、ビットb4が、ビットy4に、ビットb5が、ビットy1に、ビットb6が、ビットy5に、ビットb7が、ビットy7にそれぞれ入れ替えられる。前記LDPC符号は、情報ビットとパリティビットを含み、前記検査行列は、前記情報ビットに対応する情報行列部及び前記パリティビットに対応するパリティ行列部とを含み、前記情報行列部は、検査行列初期値テーブルによって表わされ、前記検査行列初期値テーブルは、前記情報行列部の1の要素の位置を360列ごとに表すテーブルであって、
　3 137 314 327 983 1597 2028 3043 3217 4109 6020 6178 6535 6560 7146 7180 7408 7790 7893 8123 8313 8526 8616 8638
　356 1197 1208 1839 1903 2712 3088 3537 4091 4301 4919 5068 6025 6195 6324 6378 6686 6829 7558 7745 8042 8382 8587 8602
　18 187 1115 1417 1463 2300 2328 3502 3805 4677 4827 5551 5968 6394 6412 6753 7169 7524 7695 7976 8069 8118 8522 8582
　714 2713 2726 2964 3055 3220 3334 3459 5557 5765 5841 6290 6419 6573 6856 7786 7937 8156 8286 8327 8384 8448 8539 8559
　3452 7935 8092 8623
　56 1955 3000 8242
　1809 4094 7991 8489
　2220 6455 7849 8548
　1006 2576 3247 6976
　2177 6048 7795 8295
　1413 2595 7446 8594
　2101 3714 7541 8531
　10 5961 7484
　3144 4636 5282
　5708 5875 8390
　3322 5223 7975
　197 4653 8283
　598 5393 8624
　906 7249 7542
　1223 2148 8195
　976 2001 5005
である。
　本技術の第３の側面のデータ処理装置は、16QAMで定める16個の信号点のうちのいずれかに対応するシンボルのシンボルビットが、符号長が16200ビットであり符号化率が7/15のLDPC符号の符号ビットに入れ替えられ、LDPC符号の検査行列に基づき、入れ替えられたLDPC符号が復号される。入れ替えでは、8個の16200/8ビットの記憶容量を有する記憶単位に記憶されて、それぞれの前記記憶単位から１ビットずつ読み出された８ビットの符号ビットが、連続する２個のシンボルに割り当てられている場合において、前記８ビットの符号ビットの最上位ビットから#i+1ビット目を、ビットb#iとするとともに、前記2個のシンボルの８ビットのシンボルビットの最上位ビットから#i+1ビット目を、ビットy#iとして、ビットy0が、ビットb0に、ビットy2が、ビットb1に、ビットy6が、ビットb2に、ビットy3が、ビットb3に、ビットy4が、ビットb4に、ビットy1が、ビットb5に、ビットy5が、ビットb6に、ビットy7が、ビットb7にそれぞれ入れ替えられる。前記LDPC符号は、情報ビットとパリティビットを含み、前記検査行列は、前記情報ビットに対応する情報行列部及び前記パリティビットに対応するパリティ行列部とを含み、前記情報行列部は、検査行列初期値テーブルによって表わされ、前記検査行列初期値テーブルは、前記情報行列部の1の要素の位置を360列ごとに表すテーブルであって、
　3 137 314 327 983 1597 2028 3043 3217 4109 6020 6178 6535 6560 7146 7180 7408 7790 7893 8123 8313 8526 8616 8638
　356 1197 1208 1839 1903 2712 3088 3537 4091 4301 4919 5068 6025 6195 6324 6378 6686 6829 7558 7745 8042 8382 8587 8602
　18 187 1115 1417 1463 2300 2328 3502 3805 4677 4827 5551 5968 6394 6412 6753 7169 7524 7695 7976 8069 8118 8522 8582
　714 2713 2726 2964 3055 3220 3334 3459 5557 5765 5841 6290 6419 6573 6856 7786 7937 8156 8286 8327 8384 8448 8539 8559
　3452 7935 8092 8623
　56 1955 3000 8242
　1809 4094 7991 8489
　2220 6455 7849 8548
　1006 2576 3247 6976
　2177 6048 7795 8295
　1413 2595 7446 8594
　2101 3714 7541 8531
　10 5961 7484
　3144 4636 5282
　5708 5875 8390
　3322 5223 7975
　197 4653 8283
　598 5393 8624
　906 7249 7542
　1223 2148 8195
　976 2001 5005
である。
　なお、データ処理装置は、独立した装置であっても良いし、１個の装置を構成している内部ブロックであっても良い。
　本技術によれば、エラーに対する耐性を向上させることができる。
LDPC符号の検査行列Hを説明する図である。 LDPC符号の復号手順を説明するフローチャートである。 LDPC符号の検査行列の例を示す図である。 検査行列のタナーグラフを示す図である。 バリアブルノードを示す図である。 チェックノードを示す図である。 本技術を適用した伝送システムの一実施の形態の構成例を示す図である。 送信装置１１の構成例を示すブロック図である。 ビットインターリーバ１１６の構成例を示すブロック図である。 検査行列を示す図である。 パリティ行列を示す図である。 DVB-S.2の規格に規定されているLDPC符号の検査行列を説明する図である。 DVB-S.2の規格に規定されているLDPC符号の検査行列を説明する図である。 16QAMの信号点配置を示す図である。 64QAMの信号点配置を示す図である。 64QAMの信号点配置を示す図である。 64QAMの信号点配置を示す図である。 デマルチプレクサ２５の処理を説明する図である。 デマルチプレクサ２５の処理を説明する図である。 LDPC符号の復号についてのタナーグラフを示す図である。 階段構造になっているパリティ行列HTと、そのパリティ行列HTに対応するタナーグラフを示す図である。 パリティインターリーブ後のLDPC符号に対応する検査行列Hのパリティ行列HTを示す図である。 変換検査行列を示す図である。 カラムツイストインターリーバ２４の処理を説明する図である。 カラムツイストインターリーブに必要なメモリ３１のカラム数と、書き始めの位置のアドレスを示す図である。 カラムツイストインターリーブに必要なメモリ３１のカラム数と、書き始めの位置のアドレスを示す図である。 ビットインターリーバ１１６、及び、QAMエンコーダ１１７で行われる処理を説明するフローチャートである。 シミュレーションで採用した通信路のモデルを示す図である。 シミュレーションで得られたエラーレートと、フラッタのドップラ周波数fdとの関係を示す図である。 シミュレーションで得られたエラーレートと、フラッタのドップラ周波数fdとの関係を示す図である。 LDPCエンコーダ１１５の構成例を示すブロック図である。 LDPCエンコーダ１１５の処理を説明するフローチャートである。 符号化率1/4、符号長16200の検査行列初期値テーブルの例を示す図である。 検査行列初期値テーブルから検査行列Hを求める方法を説明する図である。 符号化率1/5、符号長16200の検査行列初期値テーブルの例を示す図である。 符号化率4/15、符号長16200の検査行列初期値テーブルの例を示す図である。 符号化率1/3、符号長16200の検査行列初期値テーブルの例を示す図である。 符号化率2/5、符号長16200の検査行列初期値テーブルの例を示す図である。 符号化率4/9、符号長16200の検査行列初期値テーブルの例を示す図である。 符号化率7/15、符号長16200の検査行列初期値テーブルの例を示す図である。 符号化率8/15、符号長16200の検査行列初期値テーブルの例を示す図である。 符号化率3/5、符号長16200の検査行列初期値テーブルの例を示す図である。 符号化率2/3、符号長16200の検査行列初期値テーブルの例を示す図である。 列重みが3で、行重みが6であるというデグリーシーケンスのアンサンブルのタナーグラフの例を示す図である。 マルチエッジタイプのアンサンブルのタナーグラフの例を示す図である。 符号長16200のLDPC符号の検査行列の最小サイクル長と性能閾値とを示す図である。 符号長16200のLDPC符号の検査行列を説明する図である。 符号長16200のLDPC符号の検査行列を説明する図である。 符号長16200のLDPC符号のBERのシミュレーション結果を示す図である。 現行方式の入れ替え処理を説明する図である。 現行方式の入れ替え処理を説明する図である。 符号長16200、符号化率1/5のLDPC符号を16QAMで変調し、倍数bが2である場合の、符号ビットグループとシンボルビットグループとを示す図である。 符号長16200、符号化率1/5のLDPC符号を16QAMで変調し、倍数bが2である場合の、割り当てルールを示す図である。 符号長16200、符号化率1/5のLDPC符号を16QAMで変調し、倍数bが2である場合の、割り当てルールに従った符号ビットの入れ替えを示す図である。 符号長16200、符号化率4/15のLDPC符号を16QAMで変調し、倍数bが2である場合の、符号ビットグループとシンボルビットグループとを示す図である。 符号長16200、符号化率4/15のLDPC符号を16QAMで変調し、倍数bが2である場合の、割り当てルールを示す図である。 符号長16200、符号化率4/15のLDPC符号を16QAMで変調し、倍数bが2である場合の、割り当てルールに従った符号ビットの入れ替えを示す図である。 符号長16200、符号化率1/3のLDPC符号を16QAMで変調し、倍数bが2である場合の、符号ビットグループとシンボルビットグループとを示す図である。 符号長16200、符号化率1/3のLDPC符号を16QAMで変調し、倍数bが2である場合の、割り当てルールを示す図である。 符号長16200、符号化率1/3のLDPC符号を16QAMで変調し、倍数bが2である場合の、割り当てルールに従った符号ビットの入れ替えを示す図である。 符号長16200、符号化率2/5のLDPC符号を16QAMで変調し、倍数bが2である場合の、符号ビットグループとシンボルビットグループとを示す図である。 符号長16200、符号化率2/5のLDPC符号を16QAMで変調し、倍数bが2である場合の、割り当てルールを示す図である。 符号長16200、符号化率2/5のLDPC符号を16QAMで変調し、倍数bが2である場合の、割り当てルールに従った符号ビットの入れ替えを示す図である。 符号長16200、符号化率4/9のLDPC符号を16QAMで変調し、倍数bが2である場合の、符号ビットグループとシンボルビットグループとを示す図である。 符号長16200、符号化率4/9のLDPC符号を16QAMで変調し、倍数bが2である場合の、割り当てルールを示す図である。 符号長16200、符号化率4/9のLDPC符号を16QAMで変調し、倍数bが2である場合の、割り当てルールに従った符号ビットの入れ替えを示す図である。 符号長16200、符号化率7/15のLDPC符号を16QAMで変調し、倍数bが2である場合の、符号ビットグループとシンボルビットグループとを示す図である。 符号長16200、符号化率7/15のLDPC符号を16QAMで変調し、倍数bが2である場合の、割り当てルールを示す図である。 符号長16200、符号化率7/15のLDPC符号を16QAMで変調し、倍数bが2である場合の、割り当てルールに従った符号ビットの入れ替えを示す図である。 符号長16200、符号化率8/15のLDPC符号を16QAMで変調し、倍数bが2である場合の、符号ビットグループとシンボルビットグループとを示す図である。 符号長16200、符号化率8/15のLDPC符号を16QAMで変調し、倍数bが2である場合の、割り当てルールを示す図である。 符号長16200、符号化率8/15のLDPC符号を16QAMで変調し、倍数bが2である場合の、割り当てルールに従った符号ビットの入れ替えを示す図である。 符号長16200、符号化率3/5のLDPC符号を16QAMで変調し、倍数bが2である場合の、符号ビットグループとシンボルビットグループとを示す図である。 符号長16200、符号化率3/5のLDPC符号を16QAMで変調し、倍数bが2である場合の、割り当てルールを示す図である。 符号長16200、符号化率3/5のLDPC符号を16QAMで変調し、倍数bが2である場合の、割り当てルールに従った符号ビットの入れ替えを示す図である。 符号長16200、符号化率2/3のLDPC符号を16QAMで変調し、倍数bが2である場合の、符号ビットグループとシンボルビットグループとを示す図である。 符号長16200、符号化率2/3のLDPC符号を16QAMで変調し、倍数bが2である場合の、割り当てルールを示す図である。 符号長16200、符号化率2/3のLDPC符号を16QAMで変調し、倍数bが2である場合の、割り当てルールに従った符号ビットの入れ替えを示す図である。 符号長16200、符号化率1/5のLDPC符号を64QAMで変調し、倍数bが2である場合の、符号ビットグループとシンボルビットグループとを示す図である。 符号長16200、符号化率1/5のLDPC符号を64QAMで変調し、倍数bが2である場合の、割り当てルールを示す図である。 符号長16200、符号化率1/5のLDPC符号を64QAMで変調し、倍数bが2である場合の、割り当てルールに従った符号ビットの入れ替えを示す図である。 符号長16200、符号化率4/15のLDPC符号を64QAMで変調し、倍数bが2である場合の、符号ビットグループとシンボルビットグループとを示す図である。 符号長16200、符号化率4/15のLDPC符号を64QAMで変調し、倍数bが2である場合の、割り当てルールを示す図である。 符号長16200、符号化率4/15のLDPC符号を64QAMで変調し、倍数bが2である場合の、割り当てルールに従った符号ビットの入れ替えを示す図である。 符号長16200、符号化率1/3のLDPC符号を64QAMで変調し、倍数bが2である場合の、符号ビットグループとシンボルビットグループとを示す図である。 符号長16200、符号化率1/3のLDPC符号を64QAMで変調し、倍数bが2である場合の、割り当てルールを示す図である。 符号長16200、符号化率1/3のLDPC符号を64QAMで変調し、倍数bが2である場合の、割り当てルールに従った符号ビットの入れ替えを示す図である。 符号長16200、符号化率2/5のLDPC符号を64QAMで変調し、倍数bが2である場合の、符号ビットグループとシンボルビットグループとを示す図である。 符号長16200、符号化率2/5のLDPC符号を64QAMで変調し、倍数bが2である場合の、割り当てルールを示す図である。 符号長16200、符号化率2/5のLDPC符号を64QAMで変調し、倍数bが2である場合の、割り当てルールに従った符号ビットの入れ替えを示す図である。 符号長16200、符号化率4/9のLDPC符号を64QAMで変調し、倍数bが2である場合の、符号ビットグループとシンボルビットグループとを示す図である。 符号長16200、符号化率4/9のLDPC符号を64QAMで変調し、倍数bが2である場合の、割り当てルールを示す図である。 符号長16200、符号化率4/9のLDPC符号を64QAMで変調し、倍数bが2である場合の、割り当てルールに従った符号ビットの入れ替えを示す図である。 符号長16200、符号化率7/15のLDPC符号を64QAMで変調し、倍数bが2である場合の、符号ビットグループとシンボルビットグループとを示す図である。 符号長16200、符号化率7/15のLDPC符号を64QAMで変調し、倍数bが2である場合の、割り当てルールを示す図である。 符号長16200、符号化率7/15のLDPC符号を64QAMで変調し、倍数bが2である場合の、割り当てルールに従った符号ビットの入れ替えを示す図である。 符号長16200、符号化率8/15のLDPC符号を64QAMで変調し、倍数bが2である場合の、符号ビットグループとシンボルビットグループとを示す図である。 符号長16200、符号化率8/15のLDPC符号を64QAMで変調し、倍数bが2である場合の、割り当てルールを示す図である。 符号長16200、符号化率8/15のLDPC符号を64QAMで変調し、倍数bが2である場合の、割り当てルールに従った符号ビットの入れ替えを示す図である。 符号長16200、符号化率3/5のLDPC符号を64QAMで変調し、倍数bが2である場合の、符号ビットグループとシンボルビットグループとを示す図である。 符号長16200、符号化率3/5のLDPC符号を64QAMで変調し、倍数bが2である場合の、割り当てルールを示す図である。 符号長16200、符号化率3/5のLDPC符号を64QAMで変調し、倍数bが2である場合の、割り当てルールに従った符号ビットの入れ替えを示す図である。 符号長16200、符号化率2/3のLDPC符号を64QAMで変調し、倍数bが2である場合の、符号ビットグループとシンボルビットグループとを示す図である。 符号長16200、符号化率2/3のLDPC符号を64QAMで変調し、倍数bが2である場合の、割り当てルールを示す図である。 符号長16200、符号化率2/3のLDPC符号を64QAMで変調し、倍数bが2である場合の、割り当てルールに従った符号ビットの入れ替えを示す図である。 受信装置１２の構成例を示すブロック図である。 ビットデインターリーバ１６５の構成例を示すブロック図である。 QAMデコーダ１６４、ビットデインターリーバ１６５、及び、LDPCデコーダ１６６が行う処理を説明するフローチャートである。 LDPC符号の検査行列の例を示す図である。 検査行列に行置換と列置換を施した行列（変換検査行列）を示す図である。 ５×５単位に分割した変換検査行列を示す図である。 ノード演算をP個まとめて行う復号装置の構成例を示すブロック図である。 LDPCデコーダ１６６の構成例を示すブロック図である。 ビットデインターリーバ１６５を構成するマルチプレクサ５４の処理を説明する図である。 カラムツイストデインターリーバ５５の処理を説明する図である。 ビットデインターリーバ１６５の他の構成例を示すブロック図である。 受信装置１２を適用可能な受信システムの第１の構成例を示すブロック図である。 受信装置１２を適用可能な受信システムの第２の構成例を示すブロック図である。 受信装置１２を適用可能な受信システムの第３の構成例を示すブロック図である。 本技術を適用したコンピュータの一実施の形態の構成例を示すブロック図である。
　［本技術を適用した伝送システムの構成例］
　図７は、本技術を適用した伝送システム（システムとは、複数の装置が論理的に集合した物をいい、各構成の装置が同一筐体中にあるか否かは、問わない）の一実施の形態の構成例を示している。
　図７において、伝送システムは、送信装置１１と受信装置１２とから構成される。
　送信装置１１は、固定端末向けや携帯端末向けの番組の送信（放送）（伝送）を行う。すなわち、送信装置１１は、例えば、固定端末向けや携帯端末向けの番組としての画像データや音声データ等の、送信の対象である対象データをLDPC符号に符号化し、例えば、地上波である通信路１３を介して送信する。
　受信装置１２は、例えば、携帯端末であり、送信装置１１から通信路１３を介して送信されてくるLDPC符号を受信し、対象データに復号して出力する。
　ここで、図７の伝送システムで使用されるLDPC符号は、AWGN(Additive White Gaussian Noise)通信路で極めて高い能力を発揮することが知られている。
　しかしながら、地上波等の通信路１３では、バースト(burst)誤りやイレージャ(erasure)を発生することがある。例えば、OFDM(Orthogonal Frequency Division Multiplexing)システムでは、D/U(Desired to Undesired Ratio)が0dB(Undesired=echoのパワーがDesired=メインパスのパワーと等しい)のマルチパス環境において、エコー(echo)（メインパス以外のパス）の遅延(delay)に応じて、特定のシンボルのパワーが0になってしまう(erasure)場合がある。
　また、フラッタ(flutter)(遅延が0でドップラ(dopper)周波数の掛かったechoが加算される通信路)でも、D/Uが0dBである場合には、ドップラ周波数によって、特定の時刻のOFDMのシンボル全体のパワーが0になる(erasure)場合が生じる。
　さらに、受信装置１２側の、送信装置１１からの信号を受信するアンテナ等の受信部（図示せず）から受信装置１２までの配線の状況や、受信装置１２の電源の不安定性により、バースト誤りが発生することがある。
　一方、LDPC符号の復号においては、検査行列Hの列、ひいては、LDPC符号の符号ビットに対応するバリアブルノードにおいて、前述の図５に示したように、LDPC符号の符号ビット（の受信値u0i）の加算を伴う式（１）のバリアブルノード演算が行われるため、そのバリアブルノード演算に用いられる符号ビットにエラーが生じると、求められるメッセージの精度が低下する。
　そして、LDPC符号の復号では、チェックノードにおいて、そのチェックノードに繋がっているバリアブルノードで求められるメッセージを用いて、式（７）のチェックノード演算が行われるため、繋がっている複数のバリアブルノード（に対応するLDPC符号の符号ビット）が同時にエラー（イレージャを含む）となるチェックノードの数が多くなると、復号の性能が劣化する。
　すなわち、例えば、チェックノードは、そのチェックノードに繋がっているバリアブルノードの２個以上が同時にイレージャになると、全バリアブルノードに、値が0である確率と1である確率とが等確率のメッセージを戻す。この場合、等確率のメッセージを戻すチェックノードは、１回の復号処理（１セットのバリアブルノード演算及びチェックノード演算）に寄与しないこととなり、その結果、復号処理の繰り返し回数を多く必要とすることになって、復号の性能が劣化し、さらに、LDPC符号の復号を行う受信装置１２の消費電力が増大する。
　そこで、図７の伝送システムでは、AWGN通信路での性能を維持しつつ、バースト誤りやイレージャへの耐性を向上させるようになっている。
　［送信装置１１の構成例］
　図８は、図７の送信装置１１の構成例を示すブロック図である。
　送信装置１１では、対象データとしての１以上のインプットストリーム(Input Streams)が、モードアダプテーション／マルチプレクサ(Mode Adaptation/Multiplexer)１１１に供給される。
　モードアダプテーション／マルチプレクサ１１１は、モード選択、及び、そこに供給される１以上のインプットストリームの多重化を行い、その結果得られるデータを、パダー(padder)１１２に供給する。
　パダー１１２は、モードアダプテーション／マルチプレクサ１１１からのデータに対して、必要なゼロ詰め（Nullの挿入）を行い、その結果得られるデータを、BBスクランブラ(BB Scrambler)１１３に供給する。　
　BBスクランブラ１１３は、パダー１１２からのデータに、エネルギ拡散処理を施し、その結果得られるデータを、BCHエンコーダ(BCH encoder)１１４に供給する。
　BCHエンコーダ１１４は、BBスクランブラ１１３からのデータをBCH符号化し、その結果得られるデータを、LDPC符号化の対象であるLDPC対象データとして、LDPCエンコーダ(LDPC encoder)１１５に供給する。
　LDPCエンコーダ１１５は、BCHエンコーダ１１４からのLDPC対象データについて、LDPC符号のパリティビットに対応する部分であるパリティ行列が階段構造になっている検査行列に従ったLDPC符号化を行い、LDPC対象データを情報ビットとするLDPC符号を出力する。
　すなわち、LDPCエンコーダ１１５は、LDPC対象データを、例えば、DVB-T.2の規格に規定されているLDPC符号等のLDPC符号に符号化するLDPC符号化を行い、その結果得られるLDPC符号を出力する。
　ここで、DVB-T.2の規格では、符号長が16200ビットで、符号化率が3/5の場合を除き、DVB-S.2の規格に規定されているLDPC符号が採用されている。DVB-T.2の規格に規定されているLDPC符号は、IRA(Irregular Repeat Accumulate)符号であり、そのLDPC符号の検査行列におけるパリティ行列は、階段構造になっている。パリティ行列、及び、階段構造については、後述する。また、IRA符号については、例えば、"Irregular Repeat-Accumulate Codes," H. Jin, A. Khandekar, and R. J. McEliece, in Proceedings of 2nd International Symposium on Turbo codes and Related Topics, pp. 1-8, Sept. 2000に記載されている。
　LDPCエンコーダ１１５が出力するLDPC符号は、ビットインターリーバ１１６に供給される。
　ビットインターリーバ１１６は、LDPCエンコーダ１１５からのLDPC符号について、後述するビットインターリーブを行い、そのビットインターリーブ後のLDPC符号を、QAMエンコーダ(QAM encoder)１１７に供給する。
　QAMエンコーダ１１７は、ビットインターリーバ１１６からのLDPC符号を、そのLDPC符号の１ビット以上の符号ビットの単位（シンボル単位）で、直交変調の１つのシンボルを表す信号点にマッピングして直交変調（多値変調）を行う。
　すなわち、QAMエンコーダ１１７は、ビットインターリーバ１１６からのLDPC符号を、搬送波と同相のI成分を表すI軸と、搬送波と直交するQ成分を表すQ軸とで規定されるIQ平面（IQコンスタレーション）上の、LDPC符号の直交変調を行う変調方式で定める信号点にマッピングして直交変調を行う。
　ここで、QAMエンコーダ１１７で行われる直交変調の変調方式としては、例えば、DVB-Tの規格に規定されている変調方式を含む変調方式、すなわち、例えば、QPSK(Quadrature Phase Shift Keying)や、16QAM(Quadrature Amplitude Modulation)，64QAM，256QAM，1024QAM，4096QAM等がある。QAMエンコーダ１１７において、いずれの変調方式による直交変調が行われるかは、例えば、送信装置１１のオペレータの操作に従って、あらかじめ設定される。なお、QAMエンコーダ１１７では、その他、例えば、4PAM(Pulse Amplitude Modulation)その他の直交変調を行うことが可能である。
　QAMエンコーダ１１７での処理により得られるデータ（信号点にマッピングされたシンボル）は、時間インターリーバ(Time Interleaver)１１８に供給される。
　時間インターリーバ１１８は、QAMエンコーダ１１７からのデータ（シンボル）について、シンボル単位での時間インターリーブ（時間方向のインターリーブ）を行い、その結果得られるデータを、MISO/MIMOエンコーダ(MISO/MIMO encoder)１１９に供給する。
　MISO/MIMOエンコーダ１１９は、時間インターリーバ１１８からのデータ（シンボル）に、時空間符号化を施し、周波数インターリーバ(Frequency Interleaver)１２０に供給する。
　周波数インターリーバ１２０は、MISO/MIMOエンコーダ１１９からのデータ（シンボル）について、シンボル単位での周波数インターリーブ（周波数方向のインターリーブ）を行い、フレームビルダ／リソースアロケーション部(Frame Builder & Resource Allocation)１３１に供給する。
　一方、BCHエンコーダ１２１には、例えば、L1等と呼ばれるプリアンブル等の伝送制御用の制御データ（signalling)が供給される。
　BCHエンコーダ１２１は、そこに供給される制御データを、BCHエンコーダ１１４と同様にBCH符号化し、その結果得られるデータを、LDPCエンコーダ１２２に供給する。
　LDPCエンコーダ１２２は、BCHエンコーダ１２１からのデータを、LDPC対象データとして、LDPCエンコーダ１１５と同様にLDPC符号化し、その結果得られるLDPC符号を、QAMエンコーダ１２３に供給する。
　QAMエンコーダ１２３は、QAMエンコーダ１１７と同様に、LDPCエンコーダ１２２からのLDPC符号を、そのLDPC符号の１ビット以上の符号ビットの単位（シンボル単位）で、直交変調の１つのシンボルを表す信号点にマッピングして直交変調を行い、その結果得られるデータ（シンボル）を、周波数インターリーバ１２４に供給する。
　周波数インターリーバ１２４は、周波数インターリーバ１２０と同様に、QAMエンコーダ１２３からのデータ（シンボル）について、シンボル単位での周波数インターリーブを行い、フレームビルダ／リソースアロケーション部１３１に供給する。
　フレームビルダ／リソースアロケーション部１３１は、周波数インターリーバ１２０、及び、１２４からのデータ（シンボル）の必要な位置に、パイロット(Pilot)のシンボルを挿入し、その結果られるデータ（シンボル）から、所定の数のシンボルで構成されるフレームを構成して、OFDM生成部(OFDM generation)１３２に供給する。　
　OFDM生成部１３２は、フレームビルダ／リソースアロケーション部１３１からのフレームから、そのフレームに対応するOFDM信号を生成し、通信路１３（図７）を介して送信する。
　図９は、図８のビットインターリーバ１１６の構成例を示している。
　ビットインターリーバ１１６は、データをインターリーブするデータ処理装置であり、パリティインターリーバ(parity interleaver)２３、カラムツイストインターリーバ(column twist interleaver)２４、及びデマルチプレクサ(DEMUX)２５から構成される。
　パリティインターリーバ２３は、LDPCエンコーダ１１５からのLDPC符号のパリティビットを、他のパリティビットの位置にインターリーブするパリティインターリーブを行い、そのパリティインターリーブ後のLDPC符号を、カラムツイストインターリーバ２４に供給する。
　カラムツイストインターリーバ２４は、パリティインターリーバ２３からのLDPC符号について、カラムツイストインターリーブを行い、そのカラムツイストインターリーブ後のLDPC符号を、デマルチプレクサ２５に供給する。
　すなわち、LDPC符号は、図８のQAMエンコーダ１１７において、そのLDPC符号の1ビット以上の符号ビットを、直交変調の１つのシンボルを表す信号点にマッピングして送信される。
　カラムツイストインターリーバ２４では、LDPCエンコーダ１１５で用いられる検査行列の任意の１行にある1に対応するLDPC符号の複数の符号ビットが、１つのシンボルに含まれないように、パリティインターリーバ２３からのLDPC符号の符号ビットを並び替える並び替え処理として、例えば、後述するようなカラムツイストインターリーブが行われる。
　デマルチプレクサ２５は、カラムツイストインターリーバ２４からのLDPC符号について、シンボルとなるLDPC符号の２以上の符号ビットの位置を入れ替える入れ替え処理を行うことで、AWGNに対する耐性を強化したLDPC符号を得る。そして、デマルチプレクサ２５は、入れ替え処理によって得られる、LDPC符号の２以上の符号ビットを、シンボルとして、QAMエンコーダ１１７（図８）に供給する。
　次に、図１０は、図８のLDPCエンコーダ１１５でLDPC符号化に用いられる検査行列Hを示している。
　検査行列Hは、LDGM(Low-Density Generation Matrix)構造になっており、LDPC符号の符号ビットのうちの、情報ビットに対応する部分の情報行列HAと、パリティビットに対応するパリティ行列HTとによって、式H＝[HA｜HT］（情報行列HAの要素を左側の要素とし、パリティ行列HTの要素を右側の要素とする行列）で表すことができる。
　ここで、１個のLDPC符号（１符号語）の符号ビットのうちの情報ビットのビット数と、パリティビットのビット数を、それぞれ、情報長Kと、パリティ長Mというとともに、１個のLDPC符号の符号ビットのビット数を、符号長N(=K+M)という。
　ある符号長NのLDPC符号についての情報長Kとパリティ長Mは、符号化率によって決まる。また、検査行列Hは、行×列がM×Nの行列となる。そして、情報行列HAは、M×Kの行列となり、パリティ行列HTは、M×Mの行列となる。
　図１１は、DVB-T.2（及びDVB-S.2）の規格に規定されているLDPC符号の検査行列Hのパリティ行列HTを示している。
　DVB-T.2の規格に規定されているLDPC符号の検査行列Hのパリティ行列HTは、図１１に示すように、1の要素が、いわば階段状に並ぶ階段構造になっている。パリティ行列HTの行重みは、１行目については１で、残りの全ての行については２になっている。また、列重みは、最後の１列については１で、残りの全ての列で２になっている。
　以上のように、パリティ行列HTが階段構造になっている検査行列HのLDPC符号は、その検査行列Hを用いて、容易に生成することができる。
　すなわち、LDPC符号（１符号語）を、行ベクトルcで表すとともに、その行ベクトルを転置して得られる列ベクトルを、cTと表す。また、LDPC符号である行ベクトルcのうちの、情報ビットの部分を、行ベクトルAで表すとともに、パリティビットの部分を、行ベクトルTで表すこととする。
　この場合、行ベクトルcは、情報ビットとしての行ベクトルAと、パリティビットとしての行ベクトルTとによって、式c =[A|T]（行ベクトルAの要素を左側の要素とし、行ベクトルTの要素を右側の要素とする行ベクトル）で表すことができる。
　検査行列Hと、LDPC符号としての行ベクトルc=[A|T]とは、式HcT=0を満たす必要があり、かかる式HcT=0を満たす行ベクトルc=[A|T]を構成するパリティビットとしての行ベクトルTは、検査行列H=[HA|HT]のパリティ行列HTが、図１１に示した階段構造になっている場合には、式HcT=0における列ベクトルHcTの１行目の要素から順に、各行の要素を０にしていくようにすることで、逐次的（順番）に求めることができる。
　図１２は、DVB-T.2の規格に規定されているLDPC符号の検査行列Hを説明する図である。
　DVB-T.2の規格に規定されているLDPC符号の検査行列Hの１列目からのKX列については、列重みがXに、その後のK3列については、列重みが３に、その後のM-1列については、列重みが２に、最後の１列については、列重みが１に、それぞれなっている。
　ここで、KX+K3+M-1+1は、符号長Nに等しい。
　図１３は、DVB-T.2の規格に規定されているLDPC符号の各符号化率rについての、列数KX，K3、及びM、並びに、列重みXを示す図である。
　DVB-T.2の規格では、64800ビットと16200ビットの符号長NのLDPC符号が規定されている。
　そして、符号長Nが64800ビットのLDPC符号については、１１個の符号化率(nominal rate)1/4,1/3,2/5,1/2,3/5,2/3,3/4,4/5,5/6,8/9、及び9/10が規定されており、符号長Nが16200ビットのLDPC符号については、１０個の符号化率1/4,1/3,2/5,1/2,3/5,2/3,3/4,4/5,5/6、及び8/9が規定されている。
　ここで、以下、64800ビットの符号長Nを、64kビットともいい、16200ビットの符号長Nを、16kビットともいう。
　LDPC符号については、検査行列Hの列重みが大の列に対応する符号ビットほど、エラーレートが低いことが知られている。
　図１２及び図１３に示した、DVB-T.2の規格に規定されている検査行列Hでは、先頭側（左側）の列ほど、列重みが大の傾向にあり、したがって、その検査行列Hに対応するLDPC符号については、先頭の符号ビットほど、エラーに強く（エラーに対する耐性があり）、終わりの符号ビットほど、エラーに弱い傾向がある。
　次に、図１４は、図８のQAMエンコーダ１１７で16QAMが行われる場合の、１６個のシンボル（に対応する信号点）のIQ平面上の配置を示している。
　すなわち、図１４のＡは、DVB-T.2の16QAMのシンボルを示している。
　16QAMでは、１シンボルは、４ビットで表され、１６(=24)個のシンボルが存在する。そして、１６個のシンボルは、IQ平面の原点を中心として、I方向×Q方向が４×４の正方形状となるように配置されている。
　いま、１シンボルが表すビット列の、最上位ビットからi+1ビット目のビットを、ビットyiと表すこととすると、16QAMの１シンボルが表す４ビットは、最上位ビットから順に、ビットy0,y1,y2,y3と表すことができる。変調方式が16QAMの場合には、LDPC符号の符号ビットの４ビットが、４ビットy0ないしy3のシンボル（シンボル値）に（シンボル化）される。
　図１４のＢは、16QAMのシンボルが表す４ビット（以下、シンボルビットともいう）y0ないしy3それぞれについてのビット境界を示している。
　ここで、シンボルビットyi（図１４では、i=0,1,2,3）についてのビット境界とは、そのシンボルビットyiが0になっているシンボルと、1になっているシンボルとの境界を意味する。
　図１４のＢに示すように、16QAMのシンボルが表す４シンボルビットy0ないしy3のうちの最上位のシンボルビットy0については、IQ平面のQ軸の１箇所だけがビット境界となり、２番目（最上位ビットから２番目）のシンボルビットy1については、IQ平面のI軸の１箇所だけがビット境界となる。
　また、３番目のシンボルビットy2については、４×４個のシンボルのうちの、左から１列目と２列目との間、及び３列目と４列目との間の２箇所が、ビット境界となる。
　さらに、４番目のシンボルビットy3については、４×４個のシンボルのうちの、上から１行目と２行目との間、及び３行目と４行目との間の２箇所が、ビット境界となる。
　シンボルが表すシンボルビットyiは、ビット境界から離れているシンボルが多いほど、誤りにくく（エラー確率が低く）、ビット境界に近いシンボルが多いほど、誤りやすい（エラー確率が高い）。
　いま、誤りにくい（エラーに強い）ビットを、「強いビット」というとともに、誤りやすい（エラーに弱い）ビットを、「弱いビット」ということとすると、16QAMのシンボルの４シンボルビットy0ないしy3については、最上位のシンボルビットy0、及び２番目のシンボルビットy1が強いビットになっており、３番目のシンボルビットy2、及び４番目のシンボルビットy3が弱いビットになっている。
　図１５ないし図１７は、図８のQAMエンコーダ１１７で64QAMが行われる場合の、６４個のシンボル（に対応する信号点）のIQ平面上の配置、すなわち、DVB-T.2の16QAMのシンボルを示している。
　64QAMでは、１シンボルは、６ビットを表し、６４(=26)個のシンボルが存在する。そして、６４個のシンボルは、IQ平面の原点を中心として、I方向×Q方向が８×８の正方形状となるように配置されている。
　64QAMの１シンボルのシンボルビットは、最上位ビットから順に、ビットy0,y1,y2,y3,y4,y5と表すことができる。変調方式が64QAMの場合には、LDPC符号の符号ビットの６ビットは、６ビットのシンボルビットy0ないしy5のシンボルにされる。
　ここで、図１５は、64QAMのシンボルのシンボルビットy0ないしy5のうちの、最上位のシンボルビットy0と、２番目のシンボルビットy1それぞれについてのビット境界を、図１６は、３番目のシンボルビットy2と、４番目のシンボルビットy3それぞれについてのビット境界を、図１７は、５番目のシンボルビットy4と、６番目のシンボルビットy5それぞれについてのビット境界を、それぞれ示している。
　図１５に示すように、最上位のシンボルビットy0と、２番目のシンボルビットy1それぞれについてのビット境界は、１箇所になっている。また、図１６に示すように、３番目のシンボルビットy2と、４番目のシンボルビットy3それぞれについてのビット境界は、２箇所になっており、図１７に示すように、５番目のシンボルビットy4と、６番目のシンボルビットy5それぞれについてのビット境界は、４箇所になっている。
　したがって、64QAMのシンボルのシンボルビットy0ないしy5については、最上位シンボルビットy0、及び２番目のシンボルビットy1が、強いビットになっており、３番目のシンボルビットy2、及び４番目のシンボルビットy3が、その次に強いビットになっている。そして、５番目のシンボルビットy4と、６番目のシンボルビットy5は、弱いビットになっている。
　図１４、さらには、図１５ないし図１７から、直交変調のシンボルのシンボルビットについては、上位ビットが強いビットとなり、下位ビットが弱いビットになる傾向があることが分かる。
　ここで、図１２及び図１３で説明したように、LDPCエンコーダ１１５（図８）が出力するLDPC符号については、エラーに強い符号ビットと、エラーに弱い符号ビットがある。
　また、図１４ないし図１７で説明したように、QAMエンコーダ１１７で行われる直交変調のシンボルのシンボルビットについては、強いビットと弱いビットがある。
　したがって、LDPC符号の、エラーに弱い符号ビットを、直交変調のシンボルの、弱いシンボルビットに割り当てると、全体として、エラーに対する耐性が低下する。
　そこで、LDPC符号の、エラーに弱い符号ビットを、直交変調のシンボルの、強いビット（シンボルビット）に割り当てる傾向で、LDPC符号の符号ビットをインターリーブするインターリーバが提案されている。
　図９のデマルチプレクサ２５は、そのインターリーバの処理を行うことができる。
　図１８は、図９のデマルチプレクサ２５の処理を説明する図である。
　すなわち、図１８のＡは、デマルチプレクサ２５の機能的な構成例を示している。
　デマルチプレクサ２５は、メモリ３１及び入れ替え部３２から構成される。
　メモリ３１には、LDPCエンコーダ１１５からのLDPC符号が供給される。
　メモリ３１は、ロウ(row)（横）方向にmbビットを記憶するとともに、カラム(column)（縦）方向にN/(mb)ビットを記憶する記憶容量を有し、そこに供給されるLDPC符号の符号ビットを、カラム方向に書き込み、ロウ方向に読み出して、入れ替え部３２に供給する。
　ここで、N（＝情報長K＋パリティ長M）は、上述したように、LDPC符号の符号長を表す。
　また、mは、１シンボルとなるLDPC符号の符号ビットのビット数を表し、bは所定の正の整数で、mを整数倍するのに用いられる倍数である。デマルチプレクサ２５は、上述したように、LDPC符号の符号ビットをシンボルとする（シンボル化する）が、倍数bは、デマルチプレクサ２５が、いわば一度のシンボル化によって得るシンボルの個数を表す。
　図１８のＡは、変調方式が64QAMである場合のデマルチプレクサ２５の構成例を示しており、したがって、１シンボルとなるLDPC符号の符号ビットのビット数mは、６ビットである。
　また、図１８のＡでは、倍数bは1になっており、したがって、メモリ３１は、カラム方向×ロウ方向がN/(6×1)×(6×1)ビットの記憶容量を有する。
　ここで、メモリ３１の、ロウ方向が1ビットの、カラム方向に延びる記憶領域を、以下、適宜、カラムという。図１８のＡでは、メモリ３１は、６(=6×1)個のカラムから構成される。
　デマルチプレクサ２５では、LDPC符号の符号ビットを、メモリ３１を構成するカラムの上から下方向（カラム方向）に書き込むことが、左から右方向のカラムに向かって行われる。
　そして、符号ビットの書き込みが、最も右のカラムの一番下まで終了すると、メモリ３１を構成するすべてのカラムの１行目から、ロウ方向に、６ビット（mbビット）単位で、符号ビットが読み出され、入れ替え部３２に供給される。
　入れ替え部３２は、メモリ３１からの６ビットの符号ビットの位置を入れ替える入れ替え処理を行い、その結果得られる６ビットを、64QAMの１シンボルを表す６シンボルビットy0,y1,y2,y3,y4,y5として出力する。
　すなわち、メモリ３１からは、ロウ方向に、mbビット（ここでは、６ビット）の符号ビットが読み出されるが、その、メモリ３１から読み出されるmbビットの符号ビットの、最上位ビットからiビット目を(i=0,1,・・・,mb-1)、ビットbiと表すこととすると、メモリ３１からロウ方向に読み出される６ビットの符号ビットは、最上位ビットから順に、ビットb0,b1,b2,b3,b4,b5と表すことができる。
　図１２及び図１３で説明した列重みの関係で、ビットb0の方向にある符号ビットは、エラーに強い符号ビットになっており、ビットb5の方向にある符号ビットは、エラーに弱い符号ビットになっている。
　入れ替え部３２では、メモリ３１からの６ビットの符号ビットb0ないしb5のうちの、エラーに弱い符号ビットが、64QAMの１シンボルのシンボルビットy0ないしy5のうちの、強いビットに割り当てられるように、メモリ３１からの６ビットの符号ビットb0ないしb5の位置を入れ替える入れ替え処理を行うことができる。
　ここで、メモリ３１からの６ビットの符号ビットb0ないしb5をどのように入れ替えて、64QAMの１シンボルを表す６シンボルビットy0ないしy5のそれぞれに割り当てるかの入れ替え方式としては、各社から、様々な方式が提案されている。
　図１８のＢは、第１の入れ替え方式を、図１８のＣは、第２の入れ替え方式を、図１８のＤは、第３の入れ替え方式を、それぞれ示している。
　図１８のＢないし図１８のＤにおいて（後述する図１９においても同様）、ビットbiとyjとを結ぶ線分は、符号ビットbiを、シンボルのシンボルビットyjに割り当てる（シンボルビットyjの位置に入れ替える）ことを意味する。
　図１８のＢの第１の入れ替え方式としては、３種類の入れ替え方のうちのいずれか１つを採用することが提案されており、図１８のＣの第２の入れ替え方式としては、２種類の入れ替え方のうちのいずれか１つを採用することが提案されている。
　図１８のＤの第３の入れ替え方式としては、６種類の入れ替え方を順番に選択して用いることが提案されている。
　図１９は、変調方式が64QAMであり（したがって、１シンボルにマッピングされるLDPC符号の符号ビットのビット数mは、図１８と同様に６ビットである）、かつ、倍数bが2の場合のデマルチプレクサ２５の構成例と、第４の入れ替え方式を示している。
　倍数bが2である場合、メモリ３１は、カラム方向×ロウ方向がN/(6×2)×(6×2)ビットの記憶容量を有し、１２(=6×2)個のカラムから構成される。
　図１９のＡは、メモリ３１へのLDPC符号の書き込み順を示している。
　デマルチプレクサ２５では、図１８で説明したように、LDPC符号の符号ビットを、メモリ３１を構成するカラムの上から下方向（カラム方向）に書き込むことが、左から右方向のカラムに向かって行われる。
　そして、符号ビットの書き込みが、最も右のカラムの一番下まで終了すると、メモリ３１を構成するすべてのカラムの１行目から、ロウ方向に、１２ビット（mbビット）単位で、符号ビットが読み出され、入れ替え部３２に供給される。
　入れ替え部３２は、メモリ３１からの１２ビットの符号ビットの位置を、第４の入れ替え方式で入れ替える入れ替え処理を行い、その結果得られる１２ビットを、64QAMの２シンボル（b個のシンボル）を表す１２ビット、つまり、64QAMの１シンボルを表す６シンボルビットy0,y1,y2,y3,y4,y5と、次の１シンボルを表す６シンボルビットy0,y1,y2,y3,y4,y5として出力する。
　ここで、図１９のＢは、図１９のＡの入れ替え部３２による入れ替え処理の第４の入れ替え方式を示している。
　なお、倍数bが2である場合（3以上である場合も同様）、入れ替え処理では、mbビットの符号ビットが、連続するb個のシンボルのmbビットのシンボルビットに割り当てられる。図１９を含め、以下では、説明の便宜上、連続するb個のシンボルのmbビットのシンボルビットの最上位ビットからi+1ビット目を、ビット（シンボルビット）yiと表す。
　また、どのような入れ替え方が適切であるか、つまり、AWGN通信路でのエラーレートをより向上させるかは、LDPC符号の符号化率や符号長、変調方式等によって異なる。
　［パリティインターリーブ］
　次に、図２０ないし図２２を参照して、図９のパリティインターリーバ２３によるパリティインターリーブについて説明する。
　図２０は、LDPC符号の検査行列のタナーグラフ（の一部）を示している。
　チェックノードは、図２０に示すように、そのチェックノードに繋がっているバリアブルノード（に対応する符号ビット）の２個等の複数が同時にイレージャ等のエラーになると、そのチェックノードに繋がっている全バリアブルノードに、値が0である確率と1である確率とが等確率のメッセージを戻す。このため、同一のチェックノードに繋がっている複数のバリアブルノードが同時にイレージャ等になると、復号の性能が劣化する。
　ところで、図８のLDPCエンコーダ１１５が出力する、DVB-T.2の規格に規定されているLDPC符号は、IRA符号であり、検査行列Hのパリティ行列HTは、図１１に示したように、階段構造になっている。
　図２１は、階段構造になっているパリティ行列HTと、そのパリティ行列HTに対応するタナーグラフを示している。
　すなわち、図２１のＡは、階段構造になっているパリティ行列HTを示しており、図２１のＢは、図２１のＡのパリティ行列HTに対応するタナーグラフを示している。
　階段構造になっているパリティ行列HTでは、各行において、１の要素が隣接する（１行目を除く）。このため、パリティ行列HTのタナーグラフにおいて、パリティ行列HTの値が1になっている隣接する２つの要素の列に対応する、隣接する２つのバリアブルノードは、同一のチェックノードに繋がっている。
　したがって、バースト誤りやイレージャ等によって、上述の隣接する２つのバリアブルノードに対応するパリティビットが同時にエラーとなると、そのエラーとなった２つのパリティビットに対応する２つのバリアブルノード（パリティビットを用いてメッセージを求めるバリアブルノード）に繋がっているチェックノードは、値が0である確率と1である確率とが等確率のメッセージを、そのチェックノードに繋がっているバリアブルノードに戻すため、復号の性能が劣化する。そして、バースト長（連続してエラーとなるパリティビットのビット数）が大になると、等確率のメッセージを戻すチェックノードが増加し、復号の性能は、さらに劣化する。
　そこで、パリティインターリーバ２３（図９）は、上述した復号の性能の劣化を防止するため、LDPCエンコーダ１１５からの、LDPC符号のパリティビットを、他のパリティビットの位置にインターリーブするパリティインターリーブを行う。
　図２２は、図９のパリティインターリーバ２３が行うパリティインターリーブ後のLDPC符号に対応する検査行列Hのパリティ行列HTを示している。
　ここで、LDPCエンコーダ１１５が出力する、DVB-T.2の規格に規定されているLDPC符号に対応する検査行列Hの情報行列HAは、巡回構造になっている。
　巡回構造とは、ある列が、他の列をサイクリックシフトしたものと一致している構造をいい、例えば、P列ごとに、そのP列の各行の1の位置が、そのP列の最初の列を、パリティ長Mを除算して得られる値qに比例する値だけ、列方向にサイクリックシフトした位置になっている構造も含まれる。以下、適宜、巡回構造におけるP列を、巡回構造の単位の列数という。
　DVB-T.2の規格に規定されているLDPC符号としては、図１２及び図１３で説明したように、符号長Nが64800ビットと16200ビットとの、２種類のLDPC符号があり、その２種類のLDPC符号のいずれについても、巡回構造の単位の列数Pが、パリティ長Mの約数のうちの、1とMを除く約数の１つである360に規定されている。
　また、パリティ長Mは、符号化率によって異なる値qを用いて、式M=q×P=q×360で表される素数以外の値になっている。したがって、値qも、巡回構造の単位の列数Pと同様に、パリティ長Mの約数のうちの、1とMを除く約数の他の１つであり、パリティ長Mを、巡回構造の単位の列数Pで除算することにより得られる（パリティ長Mの約数であるP及びqの積は、パリティ長Mとなる）。
　パリティインターリーバ２３は、上述したように、情報長をKとし、また、0以上P未満の整数をxとするとともに、0以上q未満の整数をyとすると、パリティインターリーブとして、NビットのLDPC符号の符号ビットのうちの、K+qx+y+1番目の符号ビットを、K+Py+x+1番目の符号ビットの位置にインターリーブする。
　K+qx+y+1番目の符号ビット、及び、K+Py+x+1番目の符号ビットは、いずれも、K+1番目以降の符号ビットであるから、パリティビットであり、したがって、パリティインターリーブによれば、LDPC符号のパリティビットの位置が移動される。
　このようなパリティインターリーブによれば、同一のチェックノードに繋がれるバリアブルノード（に対応するパリティビット）が、巡回構造の単位の列数P、すなわち、ここでは、360ビットだけ離れるので、バースト長が360ビット未満である場合には、同一のチェックノードに繋がっているバリアブルノードの複数が同時にエラーになる事態を避けることができ、その結果、バースト誤りに対する耐性を改善することができる。
　なお、K+qx+y+1番目の符号ビットを、K+Py+x+1番目の符号ビットの位置にインターリーブするパリティインターリーブ後のLDPC符号は、元の検査行列Hの、K+qx+y+1番目の列を、K+Py+x+1番目の列に置換する列置換を行って得られる検査行列（以下、変換検査行列ともいう）のLDPC符号に一致する。
　また、変換検査行列のパリティ行列には、図２２に示すように、P列（図２２では、360列）を単位とする擬似巡回構造が現れる。
　ここで、擬似巡回構造とは、一部を除く部分が巡回構造になっている構造を意味する。DVB-T.2の規格に規定されているLDPC符号の検査行列に対して、パリティインターリーブに相当する列置換を施して得られる変換検査行列は、その右隅部分の360行×360列の部分（後述するシフト行列）に、1の要素が１つだけ足らず（0の要素になっており）、その点で、（完全な）巡回構造ではなく、いわば、擬似巡回構造になっている。
　なお、図２２の変換検査行列は、元の検査行列Hに対して、パリティインターリーブに相当する列置換の他、変換検査行列が、後述する構成行列で構成されるようにするための行の置換（行置換）も施された行列になっている。
　［カラムツイストインターリーブ］
　次に、図２３ないし図２６を参照して、図９のカラムツイストインターリーバ２４による並び替え処理としてのカラムツイストインターリーブについて説明する。
　図８の送信装置１１では、LDPC符号の符号ビットの１ビット以上を、１個のシンボルとして送信する。すなわち、例えば、符号ビットの２ビットを１個のシンボルとする場合には、変調方式として、例えば、QPSKが用いられ、符号ビットの４ビットを１個のシンボルとする場合には、変調方式として、例えば、16QAMが用いられる。
　符号ビットの２ビット以上を、１個のシンボルとして送信する場合、あるシンボルに、イレージャ等が発生すると、そのシンボルの符号ビットは、すべてエラー（イレージャ）になる。
　したがって、復号の性能を向上させるために、同一のチェックノードに繋がっているバリアブルノード（に対応する符号ビット）の複数が同時にイレージャになる確率を低下させるには、１個のシンボルの符号ビットに対応するバリアブルノードが、同一のチェックノードに繋がることを避ける必要がある。
　一方、上述したように、LDPCエンコーダ１１５が出力する、DVB-T.2の規格に規定されているLDPC符号の検査行列Hでは、情報行列HAが巡回構造を有し、パリティ行列HTが階段構造を有している。そして、図２２で説明したように、パリティインターリーブ後のLDPC符号の検査行列である変換検査行列では、パリティ行列にも巡回構造（正確には、上述したように、擬似巡回構造）が現れる。
　図２３は、変換検査行列を示している。
　すなわち、図２３のＡは、符号長Nが64800ビットで、符号化率(r)が3/4のLDPC符号の検査行列Hの変換検査行列を示している。
　図２３のＡでは、変換検査行列において、値が1になっている要素の位置が、点（・）で示されている。
　図２３のＢは、図２３のＡの変換検査行列のLDPC符号、つまり、パリティインターリーブ後のLDPC符号を対象として、デマルチプレクサ２５（図９）が行う処理を示している。
　図２３のＢでは、変調方式を16QAMとして、デマルチプレクサ２５のメモリ３１を構成する４カラムに、パリティインターリーブ後のLDPC符号の符号ビットが、カラム方向に書き込まれている。
　メモリ３１を構成する４カラムに、カラム方向に書き込まれた符号ビットは、ロウ方向に、４ビット単位で読み出され、１シンボルとなる。
　この場合、１シンボルとなる４ビットの符号ビットB0,B1,B2,B3は、図２３のＡの変換検査行列の、任意の１行にある1に対応する符号ビットとなっていることがあり、この場合、その符号ビットB0,B1,B2,B3それぞれに対応するバリアブルノードは、同一のチェックノードに繋がっている。
　したがって、１シンボルの４ビットの符号ビットB0,B1,B2,B3が、変換検査行列の任意の１行にある1に対応する符号ビットとなっている場合には、そのシンボルに、イレージャが発生すると、符号ビットB0,B1,B2,B3それぞれに対応するバリアブルノードが繋がっている同一のチェックノードにおいて、適切なメッセージを求めることができず、その結果、復号の性能が劣化する。
　符号化率が3/4以外の符号化率についても、同様に、同一のチェックノードに繋がっている複数のバリアブルノードに対応する複数の符号ビットが、16QAMの１個のシンボルとされることがある。
　そこで、カラムツイストインターリーバ２４は、変換検査行列の任意の１行にある1に対応する複数の符号ビットが、１個のシンボルに含まれないように、パリティインターリーバ２３からのパリティインターリーブ後のLDPC符号の符号ビットをインターリーブするカラムツイストインターリーブを行う。
　図２４は、カラムツイストインターリーブを説明する図である。
　すなわち、図２４は、デマルチプレクサ２５のメモリ３１（図１８、図１９）を示している。
　メモリ３１は、図１８で説明したように、カラム（縦）方向にmbビットを記憶するとともに、ロウ（横）方向にN/(mb)ビットを記憶する記憶容量を有し、mb個のカラムから構成される。そして、カラムツイストインターリーバ２４は、メモリ３１に対して、LDPC符号の符号ビットを、カラム方向に書き込み、ロウ方向に読み出すときの書き始めの位置を制御することで、カラムツイストインターリーブを行う。
　すなわち、カラムツイストインターリーバ２４では、複数のカラムそれぞれについて、符号ビットの書き込みを開始する書き始めの位置を、適宜変更することで、ロウ方向に読み出される、１シンボルとされる複数の符号ビットが、変換検査行列の任意の１行にある1に対応する符号ビットにならないようにする（検査行列の任意の１行にある1に対応する複数の符号ビットが、同一のシンボルに含まれないように、LDPC符号の符号ビットを並び替える）。
　ここで、図２４は、変調方式が16QAMであり、かつ、図１８で説明した倍数bが1である場合の、メモリ３１の構成例を示している。したがって、１シンボルにされるLDPC符号の符号ビットのビット数mは、４ビットであり、また、メモリ３１は、４(=mb)個のカラムで構成されている。
　カラムツイストインターリーバ２４は、（図１８のデマルチプレクサ２５に代わり）LDPC符号の符号ビットを、メモリ３１を構成する４個のカラムの上から下方向（カラム方向）に書き込むことを、左から右方向のカラムに向かって行う。
　そして、符号ビットの書き込みが、最も右のカラムまで終了すると、カラムツイストインターリーバ２４は、メモリ３１を構成するすべてのカラムの１行目から、ロウ方向に、４ビット（mbビット）単位で、符号ビットを読み出し、カラムツイストインターリーブ後のLDPC符号として、デマルチプレクサ２５の入れ替え部３２（図１８、図１９）に出力する。
　但し、カラムツイストインターリーバ２４では、各カラムの先頭（一番上）の位置のアドレスを0として、カラム方向の各位置のアドレスを、昇順の整数で表すこととすると、最も左のカラムについては、書き始めの位置を、アドレスが0の位置とし、（左から）２番目のカラムについては、書き始めの位置を、アドレスが2の位置とし、３番目のカラムについては、書き始めの位置を、アドレスが4の位置とし、４番目のカラムについては、書き始めの位置を、アドレスが7の位置とする。
　なお、書き始めの位置が、アドレスが0の位置以外の位置のカラムについては、符号ビットを、最も下の位置まで書き込んだ後は、先頭（アドレスが0の位置）に戻り、書き始めの位置の直前の位置までの書き込みが行われる。そして、その後、次（右）のカラムへの書き込みが行われる。
　以上のようなカラムツイストインターリーブを行うことにより、DVB-T.2の規格に規定されているLDPC符号について、同一のチェックノードに繋がっている複数のバリアブルノードに対応する複数の符号ビットが、16QAMの１個のシンボルとされること（同一のシンボルに含まれること）を回避することができ、その結果、イレージャのある通信路での復号の性能を向上させることができる。
　図２５は、DVB-T.2の規格に規定されている、符号長Nが64800の、１１個の符号化率それぞれのLDPC符号について、カラムツイストインターリーブに必要なメモリ３１のカラム数と、書き始めの位置のアドレスを、変調方式ごとに示している。
　倍数bが1であり、かつ、変調方式として、例えば、QPSKが採用されることによって、１シンボルのビット数mが、２ビットである場合、図２５によれば、メモリ３１は、ロウ方向に2×1(=mb)ビットを記憶する２個のカラムを有し、カラム方向に64800/(2×1)ビットを記憶する。
　そして、メモリ３１の２個のカラムのうちの１番目のカラムの書き始めの位置は、アドレスが0の位置と、２番目のカラムの書き始めの位置は、アドレスが2の位置と、それぞれされる。
　なお、例えば、デマルチプレクサ２５（図９）の入れ替え処理の入れ替え方式として、図１８の第１ないし第３の入れ替え方式のうちのいずれかが採用される場合等に、倍数bは1となる。
　倍数bが2であり、かつ、変調方式として、例えば、QPSKが採用されることによって、１シンボルのビット数mが、２ビットである場合、図２５によれば、メモリ３１は、ロウ方向に2×2ビットを記憶する４個のカラムを有し、カラム方向に64800/(2×2)ビットを記憶する。
　そして、メモリ３１の４個のカラムのうちの１番目のカラムの書き始めの位置は、アドレスが0の位置と、２番目のカラムの書き始めの位置は、アドレスが2の位置と、３番目のカラムの書き始めの位置は、アドレスが4の位置と、４番目のカラムの書き始めの位置は、アドレスが7の位置と、それぞれされる。
　なお、例えば、デマルチプレクサ２５（図９）の入れ替え処理の入れ替え方式として、図１９の第４の入れ替え方式が採用される場合等に、倍数bは2となる。
　倍数bが1であり、かつ、変調方式として、例えば、16QAMが採用されることによって、１シンボルのビット数mが、４ビットである場合、図２５によれば、メモリ３１は、ロウ方向に4×1ビットを記憶する４個のカラムを有し、カラム方向に64800/(4×1)ビットを記憶する。
　そして、メモリ３１の４個のカラムのうちの、１番目のカラムの書き始めの位置は、アドレスが0の位置と、２番目のカラムの書き始めの位置は、アドレスが2の位置と、３番目のカラムの書き始めの位置は、アドレスが4の位置と、４番目のカラムの書き始めの位置は、アドレスが7の位置と、それぞれされる。
　倍数bが2であり、かつ、変調方式として、例えば、16QAMが採用されることによって、１シンボルのビット数mが、４ビットである場合、図２５によれば、メモリ３１は、ロウ方向に4×2ビットを記憶する８個のカラムを有し、カラム方向に64800/(4×2)ビットを記憶する。
　そして、メモリ３１の８個のカラムのうちの、１番目のカラムの書き始めの位置は、アドレスが0の位置と、２番目のカラムの書き始めの位置は、アドレスが0の位置と、３番目のカラムの書き始めの位置は、アドレスが2の位置と、４番目のカラムの書き始めの位置は、アドレスが4の位置と、５番目のカラムの書き始めの位置は、アドレスが4の位置と、６番目のカラムの書き始めの位置は、アドレスが5の位置と、７番目のカラムの書き始めの位置は、アドレスが7の位置と、８番目のカラムの書き始めの位置は、アドレスが7の位置と、それぞれされる。
　倍数bが1であり、かつ、変調方式として、例えば、64QAMが採用されることによって、１シンボルのビット数mが、６ビットである場合、図２５によれば、メモリ３１は、ロウ方向に6×1ビットを記憶する６個のカラムを有し、カラム方向に64800/(6×1)ビットを記憶する。
　そして、メモリ３１の６個のカラムのうちの、１番目のカラムの書き始めの位置は、アドレスが0の位置と、２番目のカラムの書き始めの位置は、アドレスが2の位置と、３番目のカラムの書き始めの位置は、アドレスが5の位置と、４番目のカラムの書き始めの位置は、アドレスが9の位置と、５番目のカラムの書き始めの位置は、アドレスが10の位置と、６番目のカラムの書き始めの位置は、アドレスが13の位置と、それぞれされる。
　倍数bが2であり、かつ、変調方式として、例えば、64QAMが採用されることによって、１シンボルのビット数mが、６ビットである場合、図２５によれば、メモリ３１は、ロウ方向に6×2ビットを記憶する１２個のカラムを有し、カラム方向に64800/(6×2)ビットを記憶する。
　そして、メモリ３１の１２個のカラムのうちの、１番目のカラムの書き始めの位置は、アドレスが0の位置と、２番目のカラムの書き始めの位置は、アドレスが0の位置と、３番目のカラムの書き始めの位置は、アドレスが2の位置と、４番目のカラムの書き始めの位置は、アドレスが2の位置と、５番目のカラムの書き始めの位置は、アドレスが3の位置と、６番目のカラムの書き始めの位置は、アドレスが4の位置と、７番目のカラムの書き始めの位置は、アドレスが4の位置と、８番目のカラムの書き始めの位置は、アドレスが5の位置と、９番目のカラムの書き始めの位置は、アドレスが5の位置と、１０番目のカラムの書き始めの位置は、アドレスが7の位置と、１１番目のカラムの書き始めの位置は、アドレスが8の位置と、１２番目のカラムの書き始めの位置は、アドレスが9の位置と、それぞれされる。
　倍数bが1であり、かつ、変調方式として、例えば、256QAMが採用されることによって、１シンボルのビット数mが、８ビットである場合、図２５によれば、メモリ３１は、ロウ方向に8×1ビットを記憶する８個のカラムを有し、カラム方向に64800/(8×1)ビットを記憶する。
　そして、メモリ３１の８個のカラムのうちの、１番目のカラムの書き始めの位置は、アドレスが0の位置と、２番目のカラムの書き始めの位置は、アドレスが0の位置と、３番目のカラムの書き始めの位置は、アドレスが2の位置と、４番目のカラムの書き始めの位置は、アドレスが4の位置と、５番目のカラムの書き始めの位置は、アドレスが4の位置と、６番目のカラムの書き始めの位置は、アドレスが5の位置と、７番目のカラムの書き始めの位置は、アドレスが7の位置と、８番目のカラムの書き始めの位置は、アドレスが7の位置と、それぞれされる。
　倍数bが2であり、かつ、変調方式として、例えば、256QAMが採用されることによって、１シンボルのビット数mが、８ビットである場合、図２５によれば、メモリ３１は、ロウ方向に8×2ビットを記憶する１６個のカラムを有し、カラム方向に64800/(8×2)ビットを記憶する。
　そして、メモリ３１の１６個のカラムのうちの、１番目のカラムの書き始めの位置は、アドレスが0の位置と、２番目のカラムの書き始めの位置は、アドレスが2の位置と、３番目のカラムの書き始めの位置は、アドレスが2の位置と、４番目のカラムの書き始めの位置は、アドレスが2の位置と、５番目のカラムの書き始めの位置は、アドレスが2の位置と、６番目のカラムの書き始めの位置は、アドレスが3の位置と、７番目のカラムの書き始めの位置は、アドレスが7の位置と、８番目のカラムの書き始めの位置は、アドレスが15の位置と、９番目のカラムの書き始めの位置は、アドレスが16の位置と、１０番目のカラムの書き始めの位置は、アドレスが20の位置と、１１番目のカラムの書き始めの位置は、アドレスが22の位置と、１２番目のカラムの書き始めの位置は、アドレスが22の位置と、１３番目のカラムの書き始めの位置は、アドレスが27の位置と、１４番目のカラムの書き始めの位置は、アドレスが27の位置と、１５番目のカラムの書き始めの位置は、アドレスが28の位置と、１６番目のカラムの書き始めの位置は、アドレスが32の位置と、それぞれされる。
　倍数bが1であり、かつ、変調方式として、例えば、1024QAMが採用されることによって、１シンボルのビット数mが、１０ビットである場合、図２５によれば、メモリ３１は、ロウ方向に10×1ビットを記憶する１０個のカラムを有し、カラム方向に64800/(10×1)ビットを記憶する。
　そして、メモリ３１の１０個のカラムのうちの、１番目のカラムの書き始めの位置は、アドレスが0の位置と、２番目のカラムの書き始めの位置は、アドレスが3の位置と、３番目のカラムの書き始めの位置は、アドレスが6の位置と、４番目のカラムの書き始めの位置は、アドレスが8の位置と、５番目のカラムの書き始めの位置は、アドレスが11の位置と、６番目のカラムの書き始めの位置は、アドレスが13の位置と、７番目のカラムの書き始めの位置は、アドレスが15の位置と、８番目のカラムの書き始めの位置は、アドレスが17の位置と、９番目のカラムの書き始めの位置は、アドレスが18の位置と、１０番目のカラムの書き始めの位置は、アドレスが20の位置と、それぞれされる。
　倍数bが2であり、かつ、変調方式として、例えば、1024QAMが採用されることによって、１シンボルのビット数mが、１０ビットである場合、図２５によれば、メモリ３１は、ロウ方向に10×2ビットを記憶する２０個のカラムを有し、カラム方向に64800/(10×2)ビットを記憶する。
　そして、メモリ３１の２０個のカラムのうちの、１番目のカラムの書き始めの位置は、アドレスが0の位置と、２番目のカラムの書き始めの位置は、アドレスが1の位置と、３番目のカラムの書き始めの位置は、アドレスが3の位置と、４番目のカラムの書き始めの位置は、アドレスが4の位置と、５番目のカラムの書き始めの位置は、アドレスが5の位置と、６番目のカラムの書き始めの位置は、アドレスが6の位置と、７番目のカラムの書き始めの位置は、アドレスが6の位置と、８番目のカラムの書き始めの位置は、アドレスが9の位置と、９番目のカラムの書き始めの位置は、アドレスが13の位置と、１０番目のカラムの書き始めの位置は、アドレスが14の位置と、１１番目のカラムの書き始めの位置は、アドレスが14の位置と、１２番目のカラムの書き始めの位置は、アドレスが16の位置と、１３番目のカラムの書き始めの位置は、アドレスが21の位置と、１４番目のカラムの書き始めの位置は、アドレスが21の位置と、１５番目のカラムの書き始めの位置は、アドレスが23の位置と、１６番目のカラムの書き始めの位置は、アドレスが25の位置と、１７番目のカラムの書き始めの位置は、アドレスが25の位置と、１８番目のカラムの書き始めの位置は、アドレスが26の位置と、１９番目のカラムの書き始めの位置は、アドレスが28の位置と、２０番目のカラムの書き始めの位置は、アドレスが30の位置と、それぞれされる。
　倍数bが1であり、かつ、変調方式として、例えば、4096QAMが採用されることによって、１シンボルのビット数mが、１２ビットである場合、図２５によれば、メモリ３１は、ロウ方向に12×1ビットを記憶する１２個のカラムを有し、カラム方向に64800/(12×1)ビットを記憶する。
　そして、メモリ３１の１２個のカラムのうちの、１番目のカラムの書き始めの位置は、アドレスが0の位置と、２番目のカラムの書き始めの位置は、アドレスが0の位置と、３番目のカラムの書き始めの位置は、アドレスが2の位置と、４番目のカラムの書き始めの位置は、アドレスが2の位置と、５番目のカラムの書き始めの位置は、アドレスが3の位置と、６番目のカラムの書き始めの位置は、アドレスが4の位置と、７番目のカラムの書き始めの位置は、アドレスが4の位置と、８番目のカラムの書き始めの位置は、アドレスが5の位置と、９番目のカラムの書き始めの位置は、アドレスが5の位置と、１０番目のカラムの書き始めの位置は、アドレスが7の位置と、１１番目のカラムの書き始めの位置は、アドレスが8の位置と、１２番目のカラムの書き始めの位置は、アドレスが9の位置と、それぞれされる。
　倍数bが2であり、かつ、変調方式として、例えば、4096QAMが採用されることによって、１シンボルのビット数mが、１２ビットである場合、図２５によれば、メモリ３１は、ロウ方向に12×2ビットを記憶する２４個のカラムを有し、カラム方向に64800/(12×2)ビットを記憶する。
　そして、メモリ３１の２４個のカラムのうちの、１番目のカラムの書き始めの位置は、アドレスが0の位置と、２番目のカラムの書き始めの位置は、アドレスが5の位置と、３番目のカラムの書き始めの位置は、アドレスが8の位置と、４番目のカラムの書き始めの位置は、アドレスが8の位置と、５番目のカラムの書き始めの位置は、アドレスが8の位置と、６番目のカラムの書き始めの位置は、アドレスが8の位置と、７番目のカラムの書き始めの位置は、アドレスが10の位置と、８番目のカラムの書き始めの位置は、アドレスが10の位置と、９番目のカラムの書き始めの位置は、アドレスが10の位置と、１０番目のカラムの書き始めの位置は、アドレスが12の位置と、１１番目のカラムの書き始めの位置は、アドレスが13の位置と、１２番目のカラムの書き始めの位置は、アドレスが16の位置と、１３番目のカラムの書き始めの位置は、アドレスが17の位置と、１４番目のカラムの書き始めの位置は、アドレスが19の位置と、１５番目のカラムの書き始めの位置は、アドレスが21の位置と、１６番目のカラムの書き始めの位置は、アドレスが22の位置と、１７番目のカラムの書き始めの位置は、アドレスが23の位置と、１８番目のカラムの書き始めの位置は、アドレスが26の位置と、１９番目のカラムの書き始めの位置は、アドレスが37の位置と、２０番目のカラムの書き始めの位置は、アドレスが39の位置と、２１番目のカラムの書き始めの位置は、アドレスが40の位置と、２２番目のカラムの書き始めの位置は、アドレスが41の位置と、２３番目のカラムの書き始めの位置は、アドレスが41の位置と、２４番目のカラムの書き始めの位置は、アドレスが41の位置と、それぞれされる。
　図２６は、DVB-T.2の規格に規定されている、符号長Nが16200の、１０個の符号化率それぞれのLDPC符号について、カラムツイストインターリーブに必要なメモリ３１のカラム数と、書き始めの位置のアドレスを、変調方式ごとに示している。
　倍数bが1であり、かつ、変調方式として、例えば、QPSKが採用されることによって、１シンボルのビット数mが、２ビットである場合、図２６によれば、メモリ３１は、ロウ方向に2×1ビットを記憶する２個のカラムを有し、カラム方向に16200/(2×1)ビットを記憶する。
　そして、メモリ３１の２個のカラムのうちの、１番目のカラムの書き始めの位置は、アドレスが0の位置と、２番目のカラムの書き始めの位置は、アドレスが0の位置と、それぞれされる。
　倍数bが2であり、かつ、変調方式として、例えば、QPSKが採用されることによって、１シンボルのビット数mが、２ビットである場合、図２６によれば、メモリ３１は、ロウ方向に2×2ビットを記憶する４個のカラムを有し、カラム方向に16200/(2×2)ビットを記憶する。
　そして、メモリ３１の４個のカラムのうちの、１番目のカラムの書き始めの位置は、アドレスが0の位置と、２番目のカラムの書き始めの位置は、アドレスが2の位置と、３番目のカラムの書き始めの位置は、アドレスが3の位置と、４番目のカラムの書き始めの位置は、アドレスが3の位置と、それぞれされる。
　倍数bが1であり、かつ、変調方式として、例えば、16QAMが採用されることによって、１シンボルのビット数mが、４ビットである場合、図２６によれば、メモリ３１は、ロウ方向に4×1ビットを記憶する４個のカラムを有し、カラム方向に16200/(4×1)ビットを記憶する。
　そして、メモリ３１の４個のカラムのうちの、１番目のカラムの書き始めの位置は、アドレスが0の位置と、２番目のカラムの書き始めの位置は、アドレスが2の位置と、３番目のカラムの書き始めの位置は、アドレスが3の位置と、４番目のカラムの書き始めの位置は、アドレスが3の位置と、それぞれされる。
　倍数bが2であり、かつ、変調方式として、例えば、16QAMが採用されることによって、１シンボルのビット数mが、４ビットである場合、図２６によれば、メモリ３１は、ロウ方向に4×2ビットを記憶する８個のカラムを有し、カラム方向に16200/(4×2)ビットを記憶する。
　そして、メモリ３１の８個のカラムのうちの、１番目のカラムの書き始めの位置は、アドレスが0の位置と、２番目のカラムの書き始めの位置は、アドレスが0の位置と、３番目のカラムの書き始めの位置は、アドレスが0の位置と、４番目のカラムの書き始めの位置は、アドレスが1の位置と、５番目のカラムの書き始めの位置は、アドレスが7の位置と、６番目のカラムの書き始めの位置は、アドレスが20の位置と、７番目のカラムの書き始めの位置は、アドレスが20の位置と、８番目のカラムの書き始めの位置は、アドレスが21の位置と、それぞれされる。
　倍数bが1であり、かつ、変調方式として、例えば、64QAMが採用されることによって、１シンボルのビット数mが、６ビットである場合、図２６によれば、メモリ３１は、ロウ方向に6×1ビットを記憶する６個のカラムを有し、カラム方向に16200/(6×1)ビットを記憶する。
　そして、メモリ３１の６個のカラムのうちの、１番目のカラムの書き始めの位置は、アドレスが0の位置と、２番目のカラムの書き始めの位置は、アドレスが0の位置と、３番目のカラムの書き始めの位置は、アドレスが2の位置と、４番目のカラムの書き始めの位置は、アドレスが3の位置と、５番目のカラムの書き始めの位置は、アドレスが7の位置と、６番目のカラムの書き始めの位置は、アドレスが7の位置と、それぞれされる。
　倍数bが2であり、かつ、変調方式として、例えば、64QAMが採用されることによって、１シンボルのビット数mが、６ビットである場合、図２６によれば、メモリ３１は、ロウ方向に6×2ビットを記憶する１２個のカラムを有し、カラム方向に16200/(6×2)ビットを記憶する。
　そして、メモリ３１の１２個のカラムのうちの、１番目のカラムの書き始めの位置は、アドレスが0の位置と、２番目のカラムの書き始めの位置は、アドレスが0の位置と、３番目のカラムの書き始めの位置は、アドレスが0の位置と、４番目のカラムの書き始めの位置は、アドレスが2の位置と、５番目のカラムの書き始めの位置は、アドレスが2の位置と、６番目のカラムの書き始めの位置は、アドレスが2の位置と、７番目のカラムの書き始めの位置は、アドレスが3の位置と、８番目のカラムの書き始めの位置は、アドレスが3の位置と、９番目のカラムの書き始めの位置は、アドレスが3の位置と、１０番目のカラムの書き始めの位置は、アドレスが6の位置と、１１番目のカラムの書き始めの位置は、アドレスが7の位置と、１２番目のカラムの書き始めの位置は、アドレスが7の位置と、それぞれされる。
　倍数bが1であり、かつ、変調方式として、例えば、256QAMが採用されることによって、１シンボルのビット数mが、８ビットである場合、図２６によれば、メモリ３１は、ロウ方向に8×1ビットを記憶する８個のカラムを有し、カラム方向に16200/(8×1)ビットを記憶する。
　そして、メモリ３１の８個のカラムのうちの、１番目のカラムの書き始めの位置は、アドレスが0の位置と、２番目のカラムの書き始めの位置は、アドレスが0の位置と、３番目のカラムの書き始めの位置は、アドレスが0の位置と、４番目のカラムの書き始めの位置は、アドレスが1の位置と、５番目のカラムの書き始めの位置は、アドレスが7の位置と、６番目のカラムの書き始めの位置は、アドレスが20の位置と、７番目のカラムの書き始めの位置は、アドレスが20の位置と、８番目のカラムの書き始めの位置は、アドレスが21の位置と、それぞれされる。
　倍数bが1であり、かつ、変調方式として、例えば、1024QAMが採用されることによって、１シンボルのビット数mが、１０ビットである場合、図２６によれば、メモリ３１は、ロウ方向に10×1ビットを記憶する１０個のカラムを有し、カラム方向に16200/(10×1)ビットを記憶する。
　そして、メモリ３１の１０個のカラムのうちの、１番目のカラムの書き始めの位置は、アドレスが0の位置と、２番目のカラムの書き始めの位置は、アドレスが1の位置と、３番目のカラムの書き始めの位置は、アドレスが2の位置と、４番目のカラムの書き始めの位置は、アドレスが2の位置と、５番目のカラムの書き始めの位置は、アドレスが3の位置と、６番目のカラムの書き始めの位置は、アドレスが3の位置と、７番目のカラムの書き始めの位置は、アドレスが4の位置と、８番目のカラムの書き始めの位置は、アドレスが4の位置と、９番目のカラムの書き始めの位置は、アドレスが5の位置と、１０番目のカラムの書き始めの位置は、アドレスが7の位置と、それぞれされる。
　倍数bが2であり、かつ、変調方式として、例えば、1024QAMが採用されることによって、１シンボルのビット数mが、１０ビットである場合、図２６によれば、メモリ３１は、ロウ方向に10×2ビットを記憶する２０個のカラムを有し、カラム方向に16200/(10×2)ビットを記憶する。
　そして、メモリ３１の２０個のカラムのうちの、１番目のカラムの書き始めの位置は、アドレスが0の位置と、２番目のカラムの書き始めの位置は、アドレスが0の位置と、３番目のカラムの書き始めの位置は、アドレスが0の位置と、４番目のカラムの書き始めの位置は、アドレスが2の位置と、５番目のカラムの書き始めの位置は、アドレスが2の位置と、６番目のカラムの書き始めの位置は、アドレスが2の位置と、７番目のカラムの書き始めの位置は、アドレスが2の位置と、８番目のカラムの書き始めの位置は、アドレスが2の位置と、９番目のカラムの書き始めの位置は、アドレスが5の位置と、１０番目のカラムの書き始めの位置は、アドレスが5の位置と、１１番目のカラムの書き始めの位置は、アドレスが5の位置と、１２番目のカラムの書き始めの位置は、アドレスが5の位置と、１３番目のカラムの書き始めの位置は、アドレスが5の位置と、１４番目のカラムの書き始めの位置は、アドレスが7の位置と、１５番目のカラムの書き始めの位置は、アドレスが7の位置と、１６番目のカラムの書き始めの位置は、アドレスが7の位置と、１７番目のカラムの書き始めの位置は、アドレスが7の位置と、１８番目のカラムの書き始めの位置は、アドレスが8の位置と、１９番目のカラムの書き始めの位置は、アドレスが8の位置と、２０番目のカラムの書き始めの位置は、アドレスが10の位置と、それぞれされる。
　倍数bが1であり、かつ、変調方式として、例えば、4096QAMが採用されることによって、１シンボルのビット数mが、１２ビットである場合、図２６によれば、メモリ３１は、ロウ方向に12×1ビットを記憶する１２個のカラムを有し、カラム方向に16200/(12×1)ビットを記憶する。
　そして、メモリ３１の１２個のカラムのうちの、１番目のカラムの書き始めの位置は、アドレスが0の位置と、２番目のカラムの書き始めの位置は、アドレスが0の位置と、３番目のカラムの書き始めの位置は、アドレスが0の位置と、４番目のカラムの書き始めの位置は、アドレスが2の位置と、５番目のカラムの書き始めの位置は、アドレスが2の位置と、６番目のカラムの書き始めの位置は、アドレスが2の位置と、７番目のカラムの書き始めの位置は、アドレスが3の位置と、８番目のカラムの書き始めの位置は、アドレスが3の位置と、９番目のカラムの書き始めの位置は、アドレスが3の位置と、１０番目のカラムの書き始めの位置は、アドレスが6の位置と、１１番目のカラムの書き始めの位置は、アドレスが7の位置と、１２番目のカラムの書き始めの位置は、アドレスが7の位置と、それぞれされる。
　倍数bが2であり、かつ、変調方式として、例えば、4096QAMが採用されることによって、１シンボルのビット数mが、１２ビットである場合、図２６によれば、メモリ３１は、ロウ方向に12×2ビットを記憶する２４個のカラムを有し、カラム方向に16200/(12×2)ビットを記憶する。
　そして、メモリ３１の２４個のカラムのうちの、１番目のカラムの書き始めの位置は、アドレスが0の位置と、２番目のカラムの書き始めの位置は、アドレスが0の位置と、３番目のカラムの書き始めの位置は、アドレスが0の位置と、４番目のカラムの書き始めの位置は、アドレスが0の位置と、５番目のカラムの書き始めの位置は、アドレスが0の位置と、６番目のカラムの書き始めの位置は、アドレスが0の位置と、７番目のカラムの書き始めの位置は、アドレスが0の位置と、８番目のカラムの書き始めの位置は、アドレスが1の位置と、９番目のカラムの書き始めの位置は、アドレスが1の位置と、１０番目のカラムの書き始めの位置は、アドレスが1の位置と、１１番目のカラムの書き始めの位置は、アドレスが2の位置と、１２番目のカラムの書き始めの位置は、アドレスが2の位置と、１３番目のカラムの書き始めの位置は、アドレスが2の位置と、１４番目のカラムの書き始めの位置は、アドレスが3の位置と、１５番目のカラムの書き始めの位置は、アドレスが7の位置と、１６番目のカラムの書き始めの位置は、アドレスが9の位置と、１７番目のカラムの書き始めの位置は、アドレスが9の位置と、１８番目のカラムの書き始めの位置は、アドレスが9の位置と、１９番目のカラムの書き始めの位置は、アドレスが10の位置と、２０番目のカラムの書き始めの位置は、アドレスが10の位置と、２１番目のカラムの書き始めの位置は、アドレスが10の位置と、２２番目のカラムの書き始めの位置は、アドレスが10の位置と、２３番目のカラムの書き始めの位置は、アドレスが10の位置と、２４番目のカラムの書き始めの位置は、アドレスが11の位置と、それぞれされる。
　図２７は、図８のLDPCエンコーダ１１５、ビットインターリーバ１１６、及び、QAMエンコーダ１１７で行われる処理を説明するフローチャートである。
　LDPCエンコーダ１１５は、BCHエンコーダ１１４から、LDPC対象データが供給されるのを待って、ステップＳ１０１において、LDPC対象データを、LDPC符号に符号化し、そのLDPC符号を、ビットインターリーバ１１６に供給して、処理は、ステップＳ１０２に進む。
　ビットインターリーバ１１６は、ステップＳ１０２において、LDPCエンコーダ１１５からのLDPC符号を対象として、ビットインターリーブを行い、そのビットインターリーブ後のLDPC符号をシンボル化したシンボルを、QAMエンコーダ１１７に供給して、処理は、ステップＳ１０３に進む。
　すなわち、ステップＳ１０２では、ビットインターリーバ１１６（図９）において、パリティインターリーバ２３が、LDPCエンコーダ１１５からのLDPC符号を対象として、パリティインターリーブを行い、そのパリティインターリーブ後のLDPC符号を、カラムツイストインターリーバ２４に供給する。
　カラムツイストインターリーバ２４は、パリティインターリーバ２３からのLDPC符号を対象として、カラムツイストインターリーブを行い、デマルチプレクサ２５に供給する。
　デマルチプレクサ２５は、カラムツイストインターリーバ２４によるカラムツイストインターリーブ後のLDPC符号の符号ビットを入れ替えて、入れ替え後の符号ビットを、シンボルのシンボルビット（シンボルを表すビット）とする入れ替え処理を行う。
　ここで、デマルチプレクサ２５による入れ替え処理は、図１８及び図１９に示した第１ないし第４の入れ替え方式に従って行うことができる他、割り当てルールに従って行うことができる。割り当てルールは、LDPC符号の符号ビットを、シンボルを表すシンボルビットに割り当てるためのルールであり、その詳細については、後述する。
　デマルチプレクサ２５による入れ替え処理によって得られたシンボルは、デマルチプレクサ２５から、QAMエンコーダ１１７に供給される。
　QAMエンコーダ１１７は、ステップＳ１０３において、デマルチプレクサ２５からのシンボルを、QAMエンコーダ１１７で行われる直交変調の変調方式で定める信号点にマッピングして直交変調し、その結果得られるデータを、時間インターリーバ１１８に供給する。
　以上のように、パリティインターリーブや、カラムツイストインターリーブを行うことで、LDPC符号の複数の符号ビットを１個のシンボルとして送信する場合の、イレージャやバースト誤りに対する耐性を向上させることができる。
　ここで、図９では、説明の便宜のため、パリティインターリーブを行うブロックであるパリティインターリーバ２３と、カラムツイストインターリーブを行うブロックであるカラムツイストインターリーバ２４とを、別個に構成するようにしたが、パリティインターリーバ２３とカラムツイストインターリーバ２４とは、一体的に構成することができる。
　すなわち、パリティインターリーブと、カラムツイストインターリーブとは、いずれも、メモリに対する符号ビットの書き込み、及び読み出しによって行うことができ、符号ビットの書き込みを行うアドレス（書き込みアドレス）を、符号ビットの読み出しを行うアドレス（読み出しアドレス）に変換する行列によって表すことができる。
　したがって、パリティインターリーブを表す行列と、カラムツイストインターリーブを表す行列とを乗算して得られる行列を求めておけば、その行列によって、符号ビットを変換することで、パリティインターリーブを行い、さらに、そのパリティインターリーブ後のLDPC符号をカラムツイストインターリーブした結果を得ることができる。
　また、パリティインターリーバ２３とカラムツイストインターリーバ２４に加えて、デマルチプレクサ２５も、一体的に構成することが可能である。
　すなわち、デマルチプレクサ２５で行われる入れ替え処理も、LDPC符号を記憶するメモリ３１の書き込みアドレスを、読み出しアドレスに変換する行列によって表すことができる。
　したがって、パリティインターリーブを表す行列、カラムツイストインターリーブを表す行列、及び、入れ替え処理を表す行列を乗算して得られる行列を求めておけば、その行列によって、パリティインターリーブ、カラムツイストインターリーブ、及び、入れ替え処理を、一括して行うことができる。
　なお、パリティインターリーブと、カラムツイストインターリーブとについては、そのうちのいずれか一方だけを行うようにすること、又は、いずれも行わないようにすることが可能である。
　次に、図２８ないし図３０を参照して、図８の送信装置１１について行った、エラーレート(bit error rate)を計測するシミュレーションについて説明する。
　シミュレーションは、D/Uが0dBのフラッタ(flutter)がある通信路を採用して行った。
　図２８は、シミュレーションで採用した通信路のモデルを示している。
　すなわち、図２８のＡは、シミュレーションで採用したフラッタのモデルを示している。
　また、図２８のＢは、図２８のＡのモデルで表されるフラッタがある通信路のモデルを示している。
　なお、図２８のＢにおいて、Hは、図２８のＡのフラッタのモデルを表す。また、図２８のＢにおいて、Nは、ICI(Inter Carrier Interference)を表し、シミュレーションでは、そのパワーの期待値E[N2]を、AWGNで近似した。
　図２９及び図３０は、シミュレーションで得られたエラーレートと、フラッタのドップラ周波数fdとの関係を示している。
　なお、図２９は、変調方式が16QAMで、符号化率(r)が(3/4)で、入れ替え方式が第１の入れ替え方式である場合の、エラーレートとドップラ周波数fdとの関係を示している。また、図３０は、変調方式が64QAMで、符号化率(r)が(5/6)で、入れ替え方式が第１の入れ替え方式である場合の、エラーレートとドップラ周波数fdとの関係を示している。
　さらに、図２９及び図３０において、太線は、パリティインターリーブ、カラムツイストインターリーブ、及び、入れ替え処理のすべてを行った場合の、エラーレートとドップラ周波数fdとの関係を示しており、細線は、パリティインターリーブ、カラムツイストインターリーブ、及び、入れ替え処理のうちの、入れ替え処理だけを行った場合の、エラーレートとドップラ周波数fdとの関係を示している。
　図２９及び図３０のいずれにおいても、パリティインターリーブ、カラムツイストインターリーブ、及び、入れ替え処理のすべてを行った場合の方が、入れ替え処理だけを行った場合よりも、エラーレートが向上する（小さくなる）ことが分かる。
　［LDPCエンコーダ１１５の構成例］
　図３１は、図８のLDPCエンコーダ１１５の構成例を示すブロック図である。
なお、図８のLDPCエンコーダ１２２も、同様に構成される。
　図１２及び図１３で説明したように、DVB-T.2の規格では、64800ビットと16200ビットとの２通りの符号長NのLDPC符号が規定されている。
　そして、符号長Nが64800ビットのLDPC符号については、１１個の符号化率1/4,1/3,2/5,1/2,3/5,2/3,3/4,4/5,5/6,8/9、及び9/10が規定されており、符号長Nが16200ビットのLDPC符号については、１０個の符号化率1/4,1/3,2/5,1/2,3/5,2/3,3/4,4/5,5/6、及び8/9が規定されている（図１２及び図１３）。
　LDPCエンコーダ１１５は、例えば、このような、符号長Nが64800ビットや16200ビットの各符号化率のLDPC符号による符号化（誤り訂正符号化）を、符号長Nごと、及び符号化率ごとに用意された検査行列Hに従って行うことができる。
　LDPCエンコーダ１１５は、符号化処理部６０１と記憶部６０２とから構成される。
　符号化処理部６０１は、符号化率設定部６１１、初期値テーブル読み出し部６１２、検査行列生成部６１３、情報ビット読み出し部６１４、符号化パリティ演算部６１５、及び制御部６１６から構成され、LDPCエンコーダ１１５に供給されるLDPC対象データのLDPC符号化を行い、その結果得られるLDPC符号を、ビットインターリーバ１１６（図８）に供給する。
　すなわち、符号化率設定部６１１は、例えば、オペレータの操作等に応じて、LDPC符号の符号長Nと符号化率とを設定する。　
　初期値テーブル読み出し部６１２は、符号化率設定部６１１が設定した符号長N及び符号化率に対応する、後述する検査行列初期値テーブルを、記憶部６０２から読み出す。
　検査行列生成部６１３は、初期値テーブル読み出し部６１２が読み出した検査行列初期値テーブルに基づいて、符号化率設定部６１１が設定した符号長N及び符号化率に応じた情報長K（=符号長N-パリティ長M）に対応する情報行列HAの１の要素を列方向に360列（巡回構造の単位の列数P）ごとの周期で配置して検査行列Hを生成し、記憶部６０２に格納する。
　情報ビット読み出し部６１４は、LDPCエンコーダ１１５に供給されるLDPC対象データから、情報長K分の情報ビットを読み出す（抽出する）。
　符号化パリティ演算部６１５は、検査行列生成部６１３が生成した検査行列Hを記憶部６０２から読み出し、その検査行列Hを用いて、情報ビット読み出し部６１４が読み出した情報ビットに対するパリティビットを所定の式に基づいて算出することにより、符号語（LDPC符号）を生成する。
　制御部６１６は、符号化処理部６０１を構成する各ブロックを制御する。
　記憶部６０２には、例えば、64800ビットや16200ビット等の符号長Nそれぞれについての、図１２及び図１３に示した複数の符号化率等それぞれに対応する複数の検査行列初期値テーブル等が格納されている。また、記憶部６０２は、符号化処理部６０１の処理上必要なデータを一時記憶する。
　図３２は、図３１のLDPCエンコーダ１１５の処理を説明するフローチャートである。
　ステップＳ２０１において、符号化率設定部６１１は、LDPC符号化を行う符号長N及び符号化率rを決定（設定）する。
　ステップＳ２０２において、初期値テーブル読み出し部６１２は、符号化率設定部６１１により決定された符号長N及び符号化率rに対応する、予め定められた検査行列初期値テーブルを、記憶部６０２から読み出す。
　ステップＳ２０３において、検査行列生成部６１３は、初期値テーブル読み出し部６１２が記憶部６０２から読み出した検査行列初期値テーブルを用いて、符号化率設定部６１１により決定された符号長N及び符号化率rのLDPC符号の検査行列Hを求め（生成し）、記憶部６０２に供給して格納する。
　ステップＳ２０４において、情報ビット読み出し部６１４は、LDPCエンコーダ１１５に供給されるLDPC対象データから、符号化率設定部６１１により決定された符号長N及び符号化率rに対応する情報長K(=N×r)の情報ビットを読み出すとともに、検査行列生成部６１３が求めた検査行列Hを、記憶部６０２から読み出し、符号化パリティ演算部６１５に供給する。
　ステップＳ２０５において、符号化パリティ演算部６１５は、式（８）を満たす符号語cのパリティビットを順次演算する。
　　　HcT=0
　　　　　　　　　　　　　　　　　　　　　　　　・・・（８）
　式（８）において、cは、符号語（LDPC符号）としての行ベクトルを表し、cTは、行ベクトルcの転置を表す。
　ここで、上述したように、LDPC符号（１符号語）としての行ベクトルcのうちの、情報ビットの部分を、行ベクトルAで表すとともに、パリティビットの部分を、行ベクトルTで表す場合には、行ベクトルcは、情報ビットとしての行ベクトルAと、パリティビットとしての行ベクトルTとによって、式c =[A|T]で表すことができる。
　検査行列Hと、LDPC符号としての行ベクトルc=[A|T]とは、式HcT=0を満たす必要があり、かかる式HcT=0を満たす行ベクトルc=[A|T]を構成するパリティビットとしての行ベクトルTは、検査行列H=[HA|HT]のパリティ行列HTが、図１１に示した階段構造になっている場合には、式HcT=0における列ベクトルHcTの１行目の要素から順に、各行の要素を０にしていくようにすることで、逐次的に求めることができる。
　符号化パリティ演算部６１５は、情報ビットAに対して、パリティビットTを求めると、その情報ビットAとパリティビットTとによって表される符号語c ＝［A｜T］を、情報ビットAのLDPC符号化結果として出力する。
　その後、ステップＳ２０６において、制御部６１６は、LDPC符号化を終了するかどうかを判定する。ステップＳ２０６において、LDPC符号化を終了しないと判定された場合、すなわち、例えば、LDPC符号化すべきLDPC対象データが、まだある場合、処理は、ステップＳ２０１（又は、ステップＳ２０４）に戻り、以下、ステップＳ２０１（又は、ステップＳ２０４）ないしＳ２０６の処理が繰り返される。
　また、ステップＳ２０６において、LDPC符号化を終了すると判定された場合、すなわち、例えば、LDPC符号化すべきLDPC対象データがない場合、LDPCエンコーダ１１５は、処理を終了する。
　以上のように、各符号長N、及び、各符号化率rに対応する検査行列初期値テーブルが用意されており、LDPCエンコーダ１１５は、所定の符号長Nの、所定の符号化率rのLDPC符号化を、その所定の符号長N、及び、所定の符号化率rに対応する検査行列初期値テーブルから生成される検査行列Hを用いて行う。
　［検査行列初期値テーブルの例］
　検査行列初期値テーブルは、検査行列Hの、LDPC符号（検査行列Hによって定義されるLDPC符号）の符号長N及び符号化率rに応じた情報長Kに対応する情報行列HA（図１０）の１の要素の位置を360列（巡回構造の単位の列数P）ごとに表すテーブルであり、各符号長N及び各符号化率rの検査行列Hごとに、あらかじめ作成される。
　図３３は、検査行列初期値テーブルの例を示す図である。
　すなわち、図３３は、DVB-T.2の規格に規定されている、符号長Nが16200ビットの、符号化率（DVB-T.2の表記上の符号化率）rが1/4の検査行列Hに対する検査行列初期値テーブルを示している。
　検査行列生成部６１３（図３１）は、検査行列初期値テーブルを用いて、以下のように、検査行列Hを求める。
　すなわち、図３４は、検査行列初期値テーブルから検査行列Hを求める方法を示している。
　なお、図３４の検査行列初期値テーブルは、DVB-T.2の規格に規定されている、符号長Nが16200ビットの、符号化率rが2/3の検査行列Hに対する検査行列初期値テーブルを示している。
　検査行列初期値テーブルは、上述したように、LDPC符号の符号長N及び符号化率rに応じた情報長Kに対応する情報行列HA（図１０）の１の要素の位置を、360列（巡回構造の単位の列数P）ごとに表すテーブルであり、そのi行目には、検査行列Hの1+360×(i-1)列目の１の要素の行番号（検査行列Hの１行目の行番号を０とする行番号）が、その1+360×(i-1)列目の列が持つ列重みの数だけ並んでいる。
　ここで、検査行列Hの、パリティ長Ｍに対応するパリティ行列HT（図１０）は、図２１に示したように決まっているので、検査行列初期値テーブルによれば、検査行列Hの、情報長Kに対応する情報行列HA（図１０）が求められる。
　検査行列初期値テーブルの行数k+1は、情報長Kによって異なる。
　情報長Kと、検査行列初期値テーブルの行数k+1との間には、式（９）の関係が成り立つ。
　　　K=(k+1)×360
　　　　　　　　　　　　　　　　　　　　　　　　・・・（９）
　ここで、式（９）の360は、図２２で説明した巡回構造の単位の列数Pである。
　図３４の検査行列初期値テーブルでは、１行目から３行目までに、１３個の数値が並び、４行目からk+1行目（図３４では、３０行目）までに、３個の数値が並んでいる。
　したがって、図３４の検査行列初期値テーブルから求められる検査行列Hの列重みは、１列目から、1+360×(3-1)-1列目までは、１３であり、1+360×(3-1)列目から、K列目までは、３である。
　図３４の検査行列初期値テーブルの１行目は、0,2084,1613,1548,1286,1460,3196,4297,2481,3369,3451,4620,2622となっており、これは、検査行列Hの１列目において、行番号が、0,2084,1613,1548,1286,1460,3196,4297,2481,3369,3451,4620,2622の行の要素が１であること（かつ、他の要素が０であること）を示している。
　また、図３４の検査行列初期値テーブルの２行目は、1,122,1516,3448,2880,1407,1847,3799,3529,373,971,4358,3108となっており、これは、検査行列Hの３６１（＝１＋360×（２－１））列目において、行番号が、1,122,1516,3448,2880,1407,1847,3799,3529,373,971,4358,3108の行の要素が１であることを示している。
　以上のように、検査行列初期値テーブルは、検査行列Hの情報行列HAの１の要素の位置を360列ごとに表す。
　検査行列Hの1+360×(i-1)列目以外の列、つまり、2+360×(i-1)列目から、360×i列目までの各列は、検査行列初期値テーブルによって定まる1+360×(i-1)列目の１の要素を、パリティ長Ｍに従って下方向（列の下方向）に、周期的にサイクリックシフトして配置したものになっている。
　すなわち、例えば、2+360×(i-1)列目は、1+360×(i-1)列目を、M/360(=q)だけ下方向にサイクリックシフトしたものとなっており、次の3+360×(i-1)列目は、1+360×(i-1)列目を、2×M/360(=2×q)だけ下方向にサイクリックシフトしたもの（2+360×(i-1)列目を、M/360(=q)だけ下方向にサイクリックシフトしたもの）となっている。
　いま、検査行列初期値テーブルのi行目（上からi番目）のj列目（左からj番目）の数値を、hi,jと表すとともに、検査行列Hのw列目の、j個目の１の要素の行番号を、Hw-jと表すこととすると、検査行列Hの1+360×(i-1)列目以外の列であるw列目の、１の要素の行番号Hw-jは、式（１０）で求めることができる。
　　　Hw-j=mod{hi,j＋mod((w-1),P)×q，M)
　　　　　　　　　　　　　　　　　　　　　　　　・・・（１０）
　ここで、mod（x，y）はxをyで割った余りを意味する。
　また、Pは、上述した巡回構造の単位の列数であり、例えば、DVB-T.2の規格では、上述のように、360である。さらに、qは、パリティ長Mを、巡回構造の単位の列数P(=360)で除算することにより得られる値M/360である。
　検査行列生成部６１３（図３１）は、検査行列初期値テーブルによって、検査行列Hの1+360×(i-1)列目の１の要素の行番号を特定する。
　さらに、検査行列生成部６１３（図３１）は、検査行列Hの1+360×(i-1)列目以外の列であるw列目の、１の要素の行番号Hw-jを、式（１０）に従って求め、以上により得られた行番号の要素を１とする検査行列Hを生成する。
　［携帯端末向けに適切なLDPC符号］
　ところで、携帯端末向けのディジタル放送は、固定端末向けのディジタル放送の規格である、例えば、DVB-T.2に準拠した送信装置、及び、受信装置の仕様を、なるべく変更せずに行うことができれば、コストの面で有利である。
　ここで、DVB-T.2では、符号長Nが64kビット及び16kビットの、２つの符号長のLDPC符号が規定されている。
　仮に、携帯端末向けのディジタル放送において、DVB-T.2に規定されているLDPC符号を採用することとすると、長い符号長のLDPC符号よりも、短い符号長のLDPC符号の方が、LDPC符号の復号時等に必要なメモリや遅延を小とすることができることから、携帯端末向けのディジタル放送には、DVB-T.2に規定されている２つの符号長のLDPC符号のうちの、符号長が短い16kビットのLDPC符号を採用することが適切である。
　しかしながら、携帯端末では、LDPC符号の復号等の処理に必要な負荷を軽減するために、例えば、LDPC符号の復号の繰り返し回数（繰り返し復号回数C）が、固定端末の場合よりも制限されることがあり、携帯端末向けのディジタル放送については、DVB-T.2に規定されている16kビットのLDPC符号では、エラーに対する耐性が十分でないことがあり得る。
　そこで、送信装置１１（図７）では、DVB-T.2に規定されている16kビットのLDPC符号よりもエラーに対する耐性がある16kビットの新たなLDPC符号を、携帯端末向けのディジタル放送に適切なLDPC符号（以下、携帯用LDPC符号ともいう）として用いて、携帯端末向けのディジタル放送を行うことができる。
　なお、携帯用LDPC符号については、DVB-T.2との親和性(compatibility)を、なるべく維持する観点から、DVB-T.2に規定されているLDPC符号と同様に、検査行列Hのパリティ行列HTは、階段構造とする（図１１）。
　さらに、携帯用LDPC符号については、DVB-T.2に規定されているLDPC符号と同様に、検査行列Hの情報行列HAは、巡回構造とし、巡回構造の単位の列数Pも、360とする。
　図３５ないし図４３は、以上のような、符号長Nが16kビットの（携帯用）LDPC符号の検査行列初期値テーブルの例を示す図である。
　すなわち、図３５は、符号長Nが16kビットの、符号化率rが1/5の検査行列Hに対する検査行列初期値テーブルを示している。
　図３６は、符号長Nが16kビットの、符号化率rが4/15の検査行列Hに対する検査行列初期値テーブルを示している。
　図３７は、符号長Nが16kビットの、符号化率rが1/3の検査行列Hに対する検査行列初期値テーブルを示している。
　図３８は、符号長Nが16kビットの、符号化率rが2/5の検査行列Hに対する検査行列初期値テーブルを示している。
　図３９は、符号長Nが16kビットの、符号化率rが4/9の検査行列Hに対する検査行列初期値テーブルを示している。
　図４０は、符号長Nが16kビットの、符号化率rが7/15の検査行列Hに対する検査行列初期値テーブルを示している。
　図４１は、符号長Nが16kビットの、符号化率rが8/15の検査行列Hに対する検査行列初期値テーブルを示している。
　図４２は、符号長Nが16kビットの、符号化率rが3/5の検査行列Hに対する検査行列初期値テーブルを示している。
　図４３は、符号長Nが16kビットの、符号化率rが2/3の検査行列Hに対する検査行列初期値テーブルを示している。
　LDPCエンコーダ１１５（図８、図３１）は、携帯端末向けのディジタル放送については、図３５ないし図４３に示した検査行列初期値テーブルから求められる検査行列Hを用いて、符号長Nが16kビットの、符号化率rが1/5，4/15，1/3，2/5，4/9，7/15，8/15，3/5、及び、2/3の9種類のうちのいずれかのLDPC符号への符号化を行う。
　図３５ないし図４３の検査行列初期値テーブルから求められる検査行列Hを用いて得られるLDPC符号は、性能の良いLDPC符号になっている。
　ここで、性能の良いLDPC符号とは、適切な検査行列Hから得られるLDPC符号である。
　また、適切な検査行列Hとは、検査行列Hから得られるLDPC符号を、低いEs/N0（１シンボルあたりの信号電力対雑音電力比）、又はEb/No（１ビットあたりの信号電力対雑音電力比）で送信したときに、BER(Bit Error Rate)をより小にする、所定の条件を満たす検査行列である。
　適切な検査行列Hは、例えば、所定の条件を満たす様々な検査行列から得られるLDPC符号を、低いEs/Noで送信したときのBERを計測するシミュレーションを行うことにより求めることができる。
　適切な検査行列Hが満たすべき所定の条件としては、例えば、デンシティエボリューション(Density Evolution)と呼ばれる符号の性能の解析法で得られる解析結果が良好であること、サイクル４と呼ばれる、１の要素のループが存在しないこと、等がある。
　ここで、情報行列HAにおいて、サイクル４のように、１の要素が密集していると、LDPC符号の復号性能が劣化することが知られており、このため、適切な検査行列Hが満たすべき所定の条件として、サイクル４が存在しないことが要求される。
　なお、適切な検査行列Hが満たすべき所定の条件は、LDPC符号の復号性能の向上や、LDPC符号の復号処理の容易化（単純化）等の観点から適宜決定することができる。
　図４４及び図４５は、適切な検査行列Hが満たすべき所定の条件としての解析結果が得られるデンシティエボリューションを説明する図である。
　デンシティエボリューションとは、後述するデグリーシーケンス（degree sequence)で特徴付けられる符号長Nが∞のLDPC符号全体（アンサンブル(ensemble)）に対して、そのエラー確率の期待値を計算する、符号の解析法である。
　例えば、AWGNチャネル上で、ノイズの分散値を0からどんどん大きくしていくと、あるアンサンブルのエラー確率の期待値は、最初は0であるが、ノイズの分散値が、ある閾値(threshold)以上となると、0ではなくなる。
　デンシティエボリューションによれば、そのエラー確率の期待値が0ではなくなる、ノイズの分散値の閾値（以下、性能閾値ともいう）を比較することで、アンサンブルの性能（検査行列の適切さ）の良し悪しを決めることができる。
　なお、具体的なLDPC符号に対して、そのLDPC符号が属するアンサンブルを決定し、そのアンサンブルに対してデンシティエボリューションを行うと そのLDPC符号のおおまかな性能を予想することができる。
　したがって、性能の良いLDPC符号は、性能の良いアンサンブルを見つければ、そのアンサンブルに属するLDPC符号の中から見つけることができる。
　ここで、上述のデグリーシーケンス とは、LDPC符号の符号長Nに対して、各値の重みをもつバリアブルノードやチェックノードがどれくらいの割合だけあるかを表す。
　例えば、符号化率が1/2のregular(3,6)LDPC符号は、すべてのバリアブルノードの重み（列重み）が3で、すべてのチェックノードの重み（行重み）が6であるというデグリーシーケンスによって特徴付けられるアンサンブルに属する。
　図４４は、そのようなアンサンブルのタナーグラフ(Tanner graph)を示している。
　図４４のタナーブラフでは、図中丸印（○印）で示すバリアブルノードが、符号長Nに等しいN個だけ存在し、図中四角形（□印）で示すチェックノードが、符号長Nに符号化率1/2を乗算した乗算値に等しいN/2個だけ存在する。
　各バリアブルノードには、列重みに等しい3本の枝(edge)が接続されており、したがって、N個のバリアブルノードに接続している枝は、全部で、3N本だけ存在する。
　また、各チェックノードには、行重みに等しい6本の枝が接続されており、したがって、N/2個のチェックノードに接続している枝は、全部で、3N本だけ存在する。
　さらに、図４４のタナーグラフでは、１つのインターリーバが存在する。
　インターリーバは、N個のバリアブルノードに接続している3N本の枝をランダムに並べ替え、その並べ替え後の各枝を、N/2個のチェックノードに接続している3N本の枝のうちのいずれかに繋げる。
　インターリーバでの、N個のバリアブルノードに接続している3N本の枝を並べ替える並べ替えパターンは、(3N)!（=(3N)×(3N-1)×・・・×1）通りだけある。したがって、すべてのバリアブルノードの重みが3で、すべてのチェックノードの重みが6であるというデグリーリーケンスによって特徴付けられるアンサンブルは、(3N)!個のLDPC符号の集合となる。
　性能の良いLDPC符号（適切な検査行列）を求めるシミュレーションでは、デンシティエボリューションにおいて、マルチエッジタイプ(multi-edge type)のアンサンブルを用いた。
　マルチエッジタイプでは、バリアブルノードに接続している枝と、チェックノードに接続している枝とが経由するインターリーバが、複数(multi edge)に分割され、これにより、アンサンブルの特徴付けが、より厳密に行われる。
　図４５は、マルチエッジタイプのアンサンブルのタナーグラフの例を示している。
　図４５のタナーグラフでは、第１インターリーバと第２インターリーバとの２つのインターリーバが存在する。
　また、図４５のタナーグラフでは、第１インターリーバに繋がる枝が1本で、第２インターリーバに繋がる枝が0本のバリアブルノードがv1個だけ、第１インターリーバに繋がる枝が1本で、第２インターリーバに繋がる枝が2本のバリアブルノードがv2個だけ、第１インターリーバに繋がる枝が0本で、第２インターリーバに繋がる枝が2本のバリアブルノードがv3個だけ、それぞれ存在する。
　さらに、図４５のタナーグラフでは、第１インターリーバに繋がる枝が2本で、第２インターリーバに繋がる枝が0本のチェックノードがc1個だけ、第１インターリーバに繋がる枝が2本で、第２インターリーバに繋がる枝が2本のチェックノードがc2個だけ、第１インターリーバに繋がる枝が0本で、第２インターリーバに繋がる枝が3本のチェックノードがc3個だけ、それぞれ存在する。
　ここで、デンシティエボリューションと、その実装については、例えば、"On the Design of Low-Density Parity-Check Codes within 0.0045 dB of the Shannon Limit", S.Y.Chung, G.D.Forney, T.J.Richardson,R.Urbanke, IEEE Communications Leggers, VOL.5, NO.2, Feb 2001に記載されている。
　図３５ないし図４３の携帯用LDPC符号（の検査行列初期値テーブル）を求めるシミュレーションでは、マルチエッジタイプのデンシティエボリューションによって、BERが落ち始める（小さくなっていく）Eb/N0である性能閾値が、所定値以下になるアンサンブルを見つけ、そのアンサンブルに属するLDPC符号の中から、16QAMや64QAM等の、携帯端末向けのディジタル放送で用いられる複数の変調方式におけるBERを小さくするLDPC符号を、性能の良いLDPC符号として選択した。
　ここで、携帯端末では、固定端末よりもエラーに対する耐性が低下するので、携帯端末向けのディジタル放送では、エラーに対する耐性を向上させるために、例えば、QPSKや、16QAM，64QAM等の、信号点の数が比較的少ない変調方式を採用する。
　上述の図３５ないし図４３の検査行列初期値テーブルは、以上のようなシミュレーションにより求められた、符号長Nが16kビットのLDPC符号の検査行列初期値テーブルである。
　図４６は、図３５ないし図４３の、符号長Nが16kビットで、1/5，4/15，1/3，2/5，4/9，7/15，8/15，3/5、及び、2/3の9種類それぞれのLDPC符号の検査行列初期値テーブルから求められる検査行列Hの最小サイクル長と性能閾値とを示す図である。
　図３５ないし図４３の検査行列初期値テーブルから求められる検査行列Hのうちの、符号化率rが1/5，4/15、及び、3/5の検査行列Hの最小サイクル長は、８サイクルに、符号化率rが1/3，2/5，4/9，7/15，8/15、及び、2/3の検査行列Hの最小サイクル長は、６サイクルに、それぞれなっている。
　したがって、図３５ないし図４３の検査行列初期値テーブルから求められる検査行列Hには、サイクル４は、存在しない。
　また、符号化率rが小さいほど、LDPC符号の冗長性が大になるため、性能閾値は、符号化率rが小さくなるにつれて、向上する（小さくなる）傾向がある。
　図４７は、図３５ないし図４３の（検査行列初期値テーブルから求められる）検査行列H（以下、携帯用LDPC符号の検査行列Hともいう）を説明する図である。
　携帯用LDPC符号の検査行列Hの１列目からのKX列については、列重みがXに、その後のKY1列については、列重みがY1に、その後のKY2列については、列重みがY2に、その後のM-1列については、列重みが２に、最後の１列については、列重みが１に、それぞれなっている。
　ここで、KX+KY1+KY2+M-1+1は、符号長N=16200ビットに等しい。
　図４８は、携帯用LDPC符号の各符号化率r(=1/5，4/15，1/3，2/5，4/9，7/15，8/15，3/5、及び、2/3)についての、図４７の列数KX，KY1，KY2、及びM、並びに、列重みX，Y1、及び、Y2を示す図である。
　符号長Nが16kの携帯用LDPC符号の検査行列Hについては、図１２及び図１３で説明したDVB-T.2に規定されている検査行列と同様に、先頭側（左側）の列ほど、列重みが大の傾向にあり、したがって、携帯用LDPC符号の先頭の符号ビットほど、エラーに強い（エラーに対する耐性がある）傾向がある。
　図４９は、図３５ないし図４３の携帯用LDPC符号のBERのシミュレーション結果を示す図である。
　シミュレーションでは、AWGNの通信路（チャネル）を想定し、変調方式として、BPSKを採用するとともに、繰り返し復号回数Cとして、50回を採用した。
　図４９において、横軸は、Es/N0（１シンボルあたりの信号電力対雑音電力比）を表し、縦軸は、BERを表す。
　ここで、携帯用LDPC符号の符号化率r=1/5，4/15，1/3，2/5，4/9，7/15，8/15，3/5、及び、2/3のうちの、1/5，1/3，2/5，4/9，3/5、及び、2/3については、DVB-T.2において、同一の符号化率の、符号長Nが16kのLDPC符号（以下、規格16k符号ともいう）が規定されている。
　シミュレーションでは、符号化率rが1/5，1/3，2/5，4/9，3/5、及び、2/3の携帯用LDPC符号については、いずれの符号化率rの携帯用LDPC符号のBERも、DVB-T.2で規定されている、同一の符号化率の規格16k符号のBERよりも性能が向上していることが確認されており、したがって、携帯用LDPC符号によれば、エラーに対する耐性を向上させることができる。
　ここで、携帯用LDPC符号の符号化率rである1/5，4/15，1/3，2/5，4/9，7/15，8/15，3/5、及び、2/3のうちの、4/15，7/15、及び、8/15と同一の符号化率は、規格16k符号には存在しない。
　逆に言えば、携帯用LDPC符号には、規格16k符号には存在しない符号化率r=4/15， 7/15，8/15のLDPC符号が存在する。
　以上のように、携帯用LDPC符号に、規格16k符号には存在しない符号化率r=4/15，7/15，8/15のLDPC符号が存在する結果、携帯用LDPC符号の各符号化率r(=1/5，4/15，1/3，2/5，4/9，7/15，8/15，3/5、及び、2/3)についてのBERは、図４９に示したように、Es/N0の方向の間隔が1dB程度の所定の間隔以下の短い間隔で、比較的等間隔に並ぶ。
　一方、規格16k符号については、規格16k符号の符号化率rに、4/15，7/15，8/15がないために、符号化率rが1/5（DVB-T.2の表記上は1/4）についてのBERと、符号化率rが1/3についてのBERとの間や、符号化率rが4/9（DVB-T.2の表記上は1/2）についてのBERと、符号化率rが3/5についてのBERとの間のEs/N0の方向に、2dB程度の比較的大きなすき間が空き、そのような大きなすき間が空くために、規格16k符号のBERの並びは、不均一になる。
　送信装置１１によって番組の放送を行う放送事業者にとっては、BERの並びに、2db程度の大きなすき間が空く部分があり、BERの並びが不均一な規格16k符号よりも、BERが1db程度以下の小さい間隔で比較的等間隔に並ぶ携帯用LDPC符号の方が、チャネル（通信路１３）の状況等に応じて、放送に用いる符号化率を選択しやすいという利点がある。
　［符号長Nが16200ビットのLDPC符号の入れ替え処理］
　携帯端末向けのディジタル放送において、上述したような携帯用LDPC符号、すなわち、符号長Nが16200ビットのLDPC符号を採用する場合には、例えば、DVB-T.2に規定されている、符号長Nが長い64800ビットのLDPC符号に比較して、通信路１３（図７）におけるエラーに対する耐性が低下する。
　そこで、携帯端末向けのディジタル放送では、エラーに対する耐性を向上させるための対策を施すことが望ましい。
　エラーに対する耐性を向上させるための対策としては、上述したように、16QAMや64QAM等の、信号点の数が比較的少ない変調方式を採用する方法等の他、例えば、デマルチプレクサ２５（図９）で行われる入れ替え処理がある。
　入れ替え処理において、DVB-T.2等の規格で規定されているLDPC符号の符号ビットを入れ替える入れ替え方式としては、例えば、上述した第１ないし第４の入れ替え方式や、DVB-T.2等の規格で規定されている入れ替え方式がある。
　但し、携帯端末向けのディジタル放送を、上述した符号長Nが16200ビットの携帯用LDPC符号によって行う場合には、その携帯用LDPC符号に適した入れ替え処理を採用することが望ましい。
　すなわち、携帯用LDPC符号について採用する入れ替え処理としては、エラーに対する耐性がより向上する方式の入れ替え処理を採用することが望ましい。
　そこで、デマルチプレクサ２５（図９）では、図２７で説明したように、割り当てルールに従って、入れ替え処理を行うことができるようになっている。
　以下、割り当てルールに従った入れ替え処理について説明するが、その前に、既に提案されている入れ替え方式（以下、現行方式ともいう）による入れ替え処理について説明する。
　図５０及び図５１を参照して、デマルチプレクサ２５で、DVB-T.2等に規定されているLDPC符号（以下、規定符号ともいう）に対して、現行方式で入れ替え処理が行われるとした場合の、その入れ替え処理について説明する。
　図５０は、LDPC符号が、DVB-T.2に規定されている、符号長Nが64800ビットで、符号化率が3/5のLDPC符号である場合の、現行方式の入れ替え処理の一例を示している。
　すなわち、図５０のＡは、LDPC符号が、符号長Nが64800ビットで、符号化率が3/5の規定符号であり、さらに、変調方式が16QAMで、倍数bが2である場合の、現行方式の入れ替え処理の一例を示している。
　変調方式が16QAMである場合、符号ビットの4(=m)ビットが、１個のシンボルとして、16QAMで定める16個の信号点のうちのいずれかにマッピングされる。
　さらに、符号長Nが64800ビットで、倍数bが2である場合、デマルチプレクサ２５のメモリ３１（図１８、図１９）は、ロウ方向に4×2(=mb)ビットを記憶する8個のカラムを有し、カラム方向に64800/(4×2)ビットを記憶する。
　デマルチプレクサ２５では、LDPC符号の符号ビットが、メモリ３１のカラム方向に書き込まれ、64800ビットの符号ビット（１符号語）の書き込みが終了すると、メモリ３１に書き込まれた符号ビットが、ロウ方向に、4×2(=mb)ビット単位で読み出され、入れ替え部３２（図１８、図１９）に供給される。
　入れ替え部３２は、メモリ３１から読み出される4×2(=mb)ビットの符号ビットb0,b1,b2,b3,b4,b5,b6,b7を、例えば、図５０のＡに示すように、連続する2(=b)個のシンボルの4×2(=mb)ビットのシンボルビットy0,y1,y2,y3,y4,y5,y6,y7に割り当てるように、4×2(=mb)ビットの符号ビットb0ないしb7を入れ替える。
　すなわち、入れ替え部３２は、
　符号ビットb0を、シンボルビットy7に、
　符号ビットb1を、シンボルビットy1に、
　符号ビットb2を、シンボルビットy4に、
　符号ビットb3を、シンボルビットy2に、
　符号ビットb4を、シンボルビットy5に、
　符号ビットb5を、シンボルビットy3に、
　符号ビットb6を、シンボルビットy6に、
　符号ビットb7を、シンボルビットy0に、
　それぞれ割り当てる入れ替えを行う。
　図５０のＢは、LDPC符号が、符号長Nが64800ビットで、符号化率が3/5の規定符号であり、さらに、変調方式が64QAMで、倍数bが2である場合の、現行方式の入れ替え処理の一例を示している。
　変調方式が64QAMである場合、符号ビットの6(=m)ビットが、１個のシンボルとして、64QAMで定める64個の信号点のうちのいずれかにマッピングされる。
　さらに、符号長Nが64800ビットで、倍数bが2である場合、デマルチプレクサ２５のメモリ３１（図１８、図１９）は、ロウ方向に6×2(=mb)ビットを記憶する12個のカラムを有し、カラム方向に64800/(6×2)ビットを記憶する。
　デマルチプレクサ２５では、LDPC符号の符号ビットが、メモリ３１のカラム方向に書き込まれ、64800ビットの符号ビット（１符号語）の書き込みが終了すると、メモリ３１に書き込まれた符号ビットが、ロウ方向に、6×2(=mb)ビット単位で読み出され、入れ替え部３２（図１８、図１９）に供給される。
　入れ替え部３２は、メモリ３１から読み出される6×2(=mb)ビットの符号ビットb0,b1,b2,b3,b4,b5,b6,b7,b8,b9,b10,b11を、例えば、図５０のＢに示すように、連続する2(=b)個のシンボルの6×2(=mb)ビットのシンボルビットy0,y1,y2,y3,y4,y5,y6,y7,y8,y9,y10,y11に割り当てるように、6×2(=mb)ビットの符号ビットb0ないしb11を入れ替える。
　すなわち、入れ替え部３２は、
　符号ビットb0を、シンボルビットy11に、
　符号ビットb1を、シンボルビットy7に、
　符号ビットb2を、シンボルビットy3に、
　符号ビットb3を、シンボルビットy10に、
　符号ビットb4を、シンボルビットy6に、
　符号ビットb5を、シンボルビットy2に、
　符号ビットb6を、シンボルビットy9に、
　符号ビットb7を、シンボルビットy5に、
　符号ビットb8を、シンボルビットy1に、
　符号ビットb9を、シンボルビットy8に、
　符号ビットb10を、シンボルビットy4に、
　符号ビットb11を、シンボルビットy0に、
　それぞれ割り当てる入れ替えを行う。
　図５０のＣは、LDPC符号が、符号長Nが64800ビットで、符号化率が3/5の規定符号であり、さらに、変調方式が256QAMで、倍数bが2である場合の、現行方式の入れ替え処理の一例を示している。
　変調方式が256QAMである場合、符号ビットの8(=m)ビットが、１個のシンボルとして、256QAMで定める256個の信号点のうちのいずれかにマッピングされる。
　さらに、符号長Nが64800ビットで、倍数bが2である場合、デマルチプレクサ２５のメモリ３１（図１８、図１９）は、ロウ方向に8×2(=mb)ビットを記憶する16個のカラムを有し、カラム方向に64800/(8×2)ビットを記憶する。
　デマルチプレクサ２５では、LDPC符号の符号ビットが、メモリ３１のカラム方向に書き込まれ、64800ビットの符号ビット（１符号語）の書き込みが終了すると、メモリ３１に書き込まれた符号ビットが、ロウ方向に、8×2(=mb)ビット単位で読み出され、入れ替え部３２（図１８、図１９）に供給される。
　入れ替え部３２は、メモリ３１から読み出される8×2(=mb)ビットの符号ビットb0,b1,b2,b3,b4,b5,b6,b7,b8,b9,b10,b11,b12,b13,b14,b15を、例えば、図５０のＣに示すように、連続する2(=b)個のシンボルの8×2(=mb)ビットのシンボルビットy0,y1,y2,y3,y4,y5,y6,y7,y8,y9,y10,y11,y12,y13,y14,y15に割り当てるように、8×2(=mb)ビットの符号ビットb0ないしb15を入れ替える。
　すなわち、入れ替え部３２は、
　符号ビットb0を、シンボルビットy15に、
　符号ビットb1を、シンボルビットy1に、
　符号ビットb2を、シンボルビットy13に、
　符号ビットb3を、シンボルビットy3に、
　符号ビットb4を、シンボルビットy8に、
　符号ビットb5を、シンボルビットy11に、
　符号ビットb6を、シンボルビットy9に、
　符号ビットb7を、シンボルビットy5に、
　符号ビットb8を、シンボルビットy10に、
　符号ビットb9を、シンボルビットy6に、
　符号ビットb10を、シンボルビットy4に、
　符号ビットb11を、シンボルビットy7に、
　符号ビットb12を、シンボルビットy12に、
　符号ビットb13を、シンボルビットy2に、
　符号ビットb14を、シンボルビットy14に、
　符号ビットb15を、シンボルビットy0に、
　それぞれ割り当てる入れ替えを行う。
　図５１は、LDPC符号が、符号長Nが16200ビットで、符号化率が3/5の規定符号である場合の、現行方式の入れ替え処理の一例を示している。
　すなわち、図５１のＡは、LDPC符号が、符号長Nが16200ビットで、符号化率が3/5のLDPC符号であり、さらに、変調方式が16QAMで、倍数bが2である場合の、現行方式の入れ替え処理の一例を示している。
　変調方式が16QAMである場合、符号ビットの4(=m)ビットが、１個のシンボルとして、16QAMで定める16個の信号点のうちのいずれかにマッピングされる。
　さらに、符号長Nが16200ビットで、倍数bが2である場合、デマルチプレクサ２５のメモリ３１（図１８、図１９）は、ロウ方向に4×2(=mb)ビットを記憶する8個のカラムを有し、カラム方向に16200/(4×2)ビットを記憶する。
　デマルチプレクサ２５では、LDPC符号の符号ビットが、メモリ３１のカラム方向に書き込まれ、16200ビットの符号ビット（１符号語）の書き込みが終了すると、メモリ３１に書き込まれた符号ビットが、ロウ方向に、4×2(=mb)ビット単位で読み出され、入れ替え部３２（図１８、図１９）に供給される。
　入れ替え部３２は、メモリ３１から読み出される4×2(=mb)ビットの符号ビットb0,b1,b2,b3,b4,b5,b6,b7を、例えば、図５１のＡに示すように、連続する2(=b)個のシンボルの4×2(=mb)ビットのシンボルビットy0,y1,y2,y3,y4,y5,y6,y7に割り当てるように、4×2(=mb)ビットの符号ビットb0ないしb7を入れ替える。
　すなわち、入れ替え部３２は、上述した図５０のＡの場合と同様に、符号ビットb0ないしb7を、シンボルビットy0ないしy7に割り当てる入れ替えを行う。
　図５１のＢは、LDPC符号が、符号長Nが16200ビットで、符号化率が3/5の規定符号であり、さらに、変調方式が64QAMで、倍数bが2である場合の、現行方式の入れ替え処理の一例を示している。
　変調方式が64QAMである場合、符号ビットの6(=m)ビットが、１個のシンボルとして、64QAMで定める64個の信号点のうちのいずれかにマッピングされる。
　さらに、符号長Nが16200ビットで、倍数bが2である場合、デマルチプレクサ２５のメモリ３１（図１８、図１９）は、ロウ方向に6×2(=mb)ビットを記憶する12個のカラムを有し、カラム方向に16200/(6×2)ビットを記憶する。
　デマルチプレクサ２５では、LDPC符号の符号ビットが、メモリ３１のカラム方向に書き込まれ、16200ビットの符号ビット（１符号語）の書き込みが終了すると、メモリ３１に書き込まれた符号ビットが、ロウ方向に、6×2(=mb)ビット単位で読み出され、入れ替え部３２（図１８、図１９）に供給される。
　入れ替え部３２は、メモリ３１から読み出される6×2(=mb)ビットの符号ビットb0,b1,b2,b3,b4,b5,b6,b7,b8,b9,b10,b11を、例えば、図５１のＢに示すように、連続する2(=b)個のシンボルの6×2(=mb)ビットのシンボルビットy0,y1,y2,y3,y4,y5,y6,y7,y8,y9,y10,y11に割り当てるように、6×2(=mb)ビットの符号ビットb0ないしb11を入れ替える。
　すなわち、入れ替え部３２は、上述した図５０のＢの場合と同様に、符号ビットb0ないしb11を、シンボルビットy0ないしy11に割り当てる入れ替えを行う。
　図５１のＣは、LDPC符号が、符号長Nが16200ビットで、符号化率が3/5の規定符号であり、さらに、変調方式が256QAMで、倍数bが1ある場合の、現行方式の入れ替え処理の一例を示している。
　変調方式が256QAMである場合、符号ビットの8(=m)ビットが、１個のシンボルとして、256QAMで定める256個の信号点のうちのいずれかにマッピングされる。
　さらに、符号長Nが16200ビットで、倍数bが1である場合、デマルチプレクサ２５のメモリ３１（図１８、図１９）は、ロウ方向に8×1(=mb)ビットを記憶する8個のカラムを有し、カラム方向に16200/(8×1)ビットを記憶する。
　デマルチプレクサ２５では、LDPC符号の符号ビットが、メモリ３１のカラム方向に書き込まれ、16200ビットの符号ビット（１符号語）の書き込みが終了すると、メモリ３１に書き込まれた符号ビットが、ロウ方向に、8×1(=mb)ビット単位で読み出され、入れ替え部３２（図１８、図１９）に供給される。
　入れ替え部３２は、メモリ３１から読み出される8×1(=mb)ビットの符号ビットb0,b1,b2,b3,b4,b5,b6,b7を、例えば、図５１のＣに示すように、1(=b)個のシンボルの8×1(=mb)ビットのシンボルビットy0,y1,y2,y3,y4,y5,y6,y7に割り当てるように、8×1(=mb)ビットの符号ビットb0ないしb7を入れ替える。
　すなわち、入れ替え部３２は、
　符号ビットb0を、シンボルビットy7に、
　符号ビットb1を、シンボルビットy3に、
　符号ビットb2を、シンボルビットy1に、
　符号ビットb3を、シンボルビットy5に、
　符号ビットb4を、シンボルビットy2に、
　符号ビットb5を、シンボルビットy6に、
　符号ビットb6を、シンボルビットy4に、
　符号ビットb7を、シンボルビットy0に、
　それぞれ割り当てる入れ替えを行う。
　次に、割り当てルールに従った入れ替え処理（以下、新入れ替え方式での入れ替え処理ともいう）について説明する。
　なお、携帯端末向けのディジタル放送では、信号点の少ないQPSKや、16QAM，64QAM等の変調方式が採用されることとして、ここでは、変調方式が、16QAMの場合、及び、64QAMの場合のそれぞれについて、新入れ替え方式を説明する。
　なお、変調方式がQPSKの場合、QPSKの４個のシンボル（信号点）を表す2ビットのシンボルビットy0,y1には、図１４ないし図１７で説明したエラーに対する強さの優劣がないので、入れ替え処理を行う必要はない（入れ替え処理を行っても、エラーに対する耐性は、変化しない）。
　図５２ないし図５４（及び図５５ないし図１０５）は、新入れ替え方式を説明する図である。
　新入れ替え方式では、デマルチプレクサ２５の入れ替え部３２は、mbビットの符号ビットの入れ替えを、あらかじめ定めた割り当てルールに従って行う。
　割り当てルールとは、LDPC符号の符号ビットをシンボルビットに割り当てるためのルールである。割り当てルールでは、符号ビットの符号ビットグループと、その符号ビットグループの符号ビットを割り当てるシンボルビットのシンボルビットグループとの組み合わせであるグループセットと、そのグループセットの符号ビットグループ、及びシンボルビットグループそれぞれの符号ビット、及びシンボルビットのビット数（以下、グループビット数ともいう）とが規定されている。
　ここで、符号ビットには、上述したように、エラー確率に違いがあり、シンボルビットにも、エラー確率に違いがある。符号ビットグループとは、符号ビットをエラー確率に応じてグループ分けするグループであり、シンボルビットグループとは、シンボルビットをエラー確率に応じてグループ分けするグループである。
　図５２は、LDPC符号が、符号長Nが16200ビットで、符号化率が1/5の携帯用LDPC符号であり、さらに、変調方式が16QAMで（したがって、m=4）、倍数bが2である場合の、符号ビットグループとシンボルビットグループとを示している。
　この場合、メモリ３１から読み出される4×2(=mb)ビットの符号ビットは、エラー確率の違いに応じて、図５２のＡに示すように、３個の符号ビットグループGb1,Gb2,Gb3にグループ分けすることができる。
　ここで、符号ビットグループGb#iは、そのサフィックス#iが小さいほど、その符号ビットグループGb#iに属する符号ビットのエラー確率が良い（小さい）グループである。
　また、以下では、メモリ３１から、ロウ方向に読み出される、mbビットの符号ビットの、最上位ビットから#i+1ビット目を、ビットb#iとも表すとともに、連続するb個のシンボルのmbビットのシンボルビットの、最上位ビットから#i+1ビット目のビットを、ビットy#iとも表す。
　図５２のＡでは、符号ビットグループGb1には、符号ビットb0が、符号ビットグループGb2には、符号ビットb1が、符号ビットグループGb3には、符号ビットb2,b3,b4,b5,b6,b7が、それぞれ属する。
　変調方式が16QAMで、倍数bが2である場合、4×2(=mb)ビットのシンボルビットは、エラー確率の違いに応じて、図５２のＢに示すように、２個のシンボルビットグループGy1,Gy2にグループ分けすることができる。
　ここで、シンボルビットグループGy#iは、符号ビットグループと同様に、そのサフィックス#iが小さいほど、そのシンボルビットグループGy#iに属するシンボルビットのエラー確率が良いグループである。
　図５２のＢでは、シンボルビットグループGy1には、シンボルビットy0,y1,y4,y5が、シンボルビットグループGy2には、シンボルビットy2,y3,y6,y7が、それぞれ属する。
　図５３は、LDPC符号が、符号長Nが16200ビットで、符号化率が1/5の携帯用LDPC符号であり、さらに、変調方式が16QAMで、倍数bが2である場合の、割り当てルールを示している。
　図５３の割り当てルールでは、符号ビットグループGb1と、シンボルビットグループGy1との組み合わせが、１個のグループセットとして規定されている。そして、そのグループセットのグループビット数が1ビットに規定されている。
　ここで、以下では、グループセットと、そのグループビット数とを、まとめて、グループセット情報という。そして、例えば、符号ビットグループGb1とシンボルビットグループGy1とのグループセットと、そのグループセットのグループビット数である1ビットを、グループセット情報(Gb1,Gy1,1)と記載する。
　図５３の割り当てルールでは、グループセット情報(Gb1,Gy1,1)の他、グループセット情報(Gb2,Gy2,1),(Gb3,Gy2,3),(Gb3,Gy1,3)が規定されている。
　例えば、グループセット情報(Gb1,Gy1,1)は、符号ビットグループGb1に属する符号ビットの１ビットを、シンボルビットグループGy1に属するシンボルビットの１ビットに割り当てることを意味する。
　したがって、図５３の割り当てルールでは、
　グループセット情報(Gb1,Gy1,1)により、エラー確率が１番目に良い符号ビットグループGb1の符号ビットの１ビットを、エラー確率が１番目に良いシンボルビットグループGy1のシンボルビットの１ビットに割り当てること、
　グループセット情報(Gb2,Gy2,1)により、エラー確率が２番目に良い符号ビットグループGb2の符号ビットの１ビットを、エラー確率が２番目に良いシンボルビットグループGy2のシンボルビットの１ビットに割り当てること、
　グループセット情報(Gb3,Gy2,3)により、エラー確率が３番目に良い符号ビットグループGb3の符号ビットの３ビットを、エラー確率が２番目に良いシンボルビットグループGy2のシンボルビットの３ビットに割り当てること、
　及び、グループセット情報(Gb3,Gy1,3)により、エラー確率が３番目に良い符号ビットグループGb3の符号ビットの３ビットを、エラー確率が１番目に良いシンボルビットグループGy1のシンボルビットの３ビットに割り当てること
　が規定されている。
　上述したように、符号ビットグループは、符号ビットをエラー確率に応じてグループ分けするグループであり、シンボルビットグループは、シンボルビットをエラー確率に応じてグループ分けするグループである。したがって、割り当てルールは、符号ビットのエラー確率と、その符号ビットを割り当てるシンボルビットのエラー確率との組み合わせを規定している、ということもできる。
　このように、符号ビットのエラー確率と、その符号ビットを割り当てるシンボルビットのエラー確率との組み合わせを規定する割り当てルールは、例えば、BERを計測するシミュレーション等によって、エラーに対する耐性（ノイズに対する耐性）を、より良くするように決定される。
　なお、ある符号ビットグループの符号ビットの割り当て先を、同一のシンボルビットグループのビットの中で変更しても、エラーに対する耐性には（ほとんど）影響しない。
　したがって、エラーに対する耐性を向上させるには、BER(Bit Error Rate)を最も小さくするグループセット情報、つまり、符号ビットの符号ビットグループと、その符号ビットグループの符号ビットを割り当てるシンボルビットのシンボルビットグループとの組み合わせ（グループセット）と、そのグループセットの符号ビットグループ、及びシンボルビットグループそれぞれの符号ビット、及びシンボルビットのビット数（グループビット数）とを、割り当てルールとして規定し、その割り当てルールに従って、符号ビットを、シンボルビットに割り当てるように、符号ビットの入れ替えを行えばよい。
　但し、割り当てルールに従って、どの符号ビットを、どのシンボルビットに割り当てるかの具体的な割り当て方は、送信装置１１及び受信装置１２（図７）の間で、あらかじめ決めておく必要がある。
　図５４は、図５３の割り当てルールに従った符号ビットの入れ替えの例を示している。
　すなわち、図５４のＡは、LDPC符号が、符号長Nが16200ビットで、符号化率が1/5の携帯用LDPC符号であり、さらに、変調方式が16QAMで、倍数bが2である場合の、図５３の割り当てルールに従った符号ビットの入れ替えの第１の例を示している。
　LDPC符号が、符号長Nが16200ビットで、符号化率が1/5の携帯用LDPC符号であり、さらに、変調方式が16QAMで、倍数bが2である場合、デマルチプレクサ２５では、カラム方向×ロウ方向が(16200/(4×2))×(4×2)ビットのメモリ３１に書き込まれた符号ビットが、ロウ方向に、4×2(=mb)ビット単位で読み出され、入れ替え部３２（図１８、図１９）に供給される。
　入れ替え部３２は、図５３の割り当てルールに従い、メモリ３１から読み出される4×2(=mb)ビットの符号ビットb0ないしb7を、例えば、図５４のＡに示すように、2(=b)個のシンボルの4×2(=mb)ビットのシンボルビットy0ないしy7に割り当てるように、4×2(=mb)ビットの符号ビットb0ないしb7を入れ替える。
　すなわち、入れ替え部３２は、
　符号ビットb0を、シンボルビットy4に、
　符号ビットb1を、シンボルビットy3に、
　符号ビットb2を、シンボルビットy2に、
　符号ビットb3を、シンボルビットy1に、
　符号ビットb4を、シンボルビットy6に、
　符号ビットb5を、シンボルビットy5に、
　符号ビットb6を、シンボルビットy7に、
　符号ビットb7を、シンボルビットy0に、
　それぞれ割り当てる入れ替えを行う。
　図５４のＢは、LDPC符号が、符号長Nが16200ビットで、符号化率が1/5の携帯用LDPC符号であり、さらに、変調方式が16QAMで、倍数bが2である場合の、図５３の割り当てルールに従った符号ビットの入れ替えの第２の例を示している。
　図５４のＢによれば、入れ替え部３２は、図５３の割り当てルールに従い、メモリ３１から読み出される4×2(=mb)ビットの符号ビットb0ないしb7について、
　符号ビットb0を、シンボルビットy0に、
　符号ビットb1を、シンボルビットy7に、
　符号ビットb2を、シンボルビットy3に、
　符号ビットb3を、シンボルビットy4に、
　符号ビットb4を、シンボルビットy5に、
　符号ビットb5を、シンボルビットy2に、
　符号ビットb6を、シンボルビットy6に、
　符号ビットb7を、シンボルビットy1に、
　それぞれ割り当てる入れ替えを行う。
　ここで、図５４のＡ及び図５４のＢに示した、符号ビットb#iの、シンボルビットy#iへの割り当て方は、いずれも、図５３の割り当てルールに従っている（割り当てルールを遵守している）。
　図５５は、LDPC符号が、符号長Nが16200ビットで、符号化率が4/15の携帯用LDPC符号であり、さらに、変調方式が16QAMで、倍数bが2である場合の、符号ビットグループとシンボルビットグループとを示している。
　この場合、メモリ３１から読み出される4×2(=mb)ビットの符号ビットは、エラー確率の違いに応じて、図５５のＡに示すように、４個の符号ビットグループGb1,Gb2,Gb3,Gb4にグループ分けすることができる。
　図５５のＡでは、符号ビットグループGb1には、符号ビットb0が、符号ビットグループGb2には、符号ビットb1が、符号ビットグループGb3には、符号ビットb2が、符号ビットグループGb4には、符号ビットb3ないしb7が、それぞれ属する。
　変調方式が16QAMで、倍数bが2である場合、4×2(=mb)ビットのシンボルビットは、エラー確率の違いに応じて、図５５のＢに示すように、２個のシンボルビットグループGy1,Gy2にグループ分けすることができる。
　図５５のＢでは、図５２のＢの場合と同様に、シンボルビットグループGy1には、シンボルビットy0,y1,y4,y5が、シンボルビットグループGy2には、シンボルビットy2,y3,y6,y7が、それぞれ属する。
　図５６は、LDPC符号が、符号長Nが16200ビットで、符号化率が4/15の携帯用LDPC符号であり、さらに、変調方式が16QAMで、倍数bが2である場合の、割り当てルールを示している。
　図５６の割り当てルールでは、グループセット情報(Gb1,Gy1,1),(Gb2,Gy2,1),(Gb3,Gy2,1),(Gb4,Gy2,2),(Gb4,Gy1,3)が規定されている。
　すなわち、図５６の割り当てルールでは、
　グループセット情報(Gb1,Gy1,1)により、エラー確率が１番目に良い符号ビットグループGb1の符号ビットの１ビットを、エラー確率が１番目に良いシンボルビットグループGy1のシンボルビットの１ビットに割り当てること、
　グループセット情報(Gb2,Gy2,1)により、エラー確率が２番目に良い符号ビットグループGb2の符号ビットの１ビットを、エラー確率が２番目に良いシンボルビットグループGy2のシンボルビットの１ビットに割り当てること、
　グループセット情報(Gb3,Gy2,1)により、エラー確率が３番目に良い符号ビットグループGb3の符号ビットの１ビットを、エラー確率が２番目に良いシンボルビットグループGy2のシンボルビットの１ビットに割り当てること、
　グループセット情報(Gb4,Gy2,2)により、エラー確率が４番目に良い符号ビットグループGb4の符号ビットの２ビットを、エラー確率が２番目に良いシンボルビットグループGy2のシンボルビットの２ビットに割り当てること、
　及び、グループセット情報(Gb4,Gy1,3)により、エラー確率が４番目に良い符号ビットグループGb4の符号ビットの３ビットを、エラー確率が１番目に良いシンボルビットグループGy1のシンボルビットの３ビットに割り当てること
　が規定されている。
　図５７は、図５６の割り当てルールに従った符号ビットの入れ替えの例を示している。
　すなわち、図５７のＡは、LDPC符号が、符号長Nが16200ビットで、符号化率が4/15の携帯用LDPC符号であり、さらに、変調方式が16QAMで、倍数bが2である場合の、図５６の割り当てルールに従った符号ビットの入れ替えの第１の例を示している。
　LDPC符号が、符号長Nが16200ビットで、符号化率が4/15の携帯用LDPC符号であり、さらに、変調方式が16QAMで、倍数bが2である場合、デマルチプレクサ２５では、カラム方向×ロウ方向が(16200/(4×2))×(4×2)ビットのメモリ３１に書き込まれた符号ビットが、ロウ方向に、4×2(=mb)ビット単位で読み出され、入れ替え部３２（図１８、図１９）に供給される。
　入れ替え部３２は、図５６の割り当てルールに従い、メモリ３１から読み出される4×2(=mb)ビットの符号ビットb0ないしb7を、例えば、図５７のＡに示すように、2(=b)個のシンボルの4×2(=mb)ビットのシンボルビットy0ないしy7に割り当てるように、4×2(=mb)ビットの符号ビットb0ないしb7を入れ替える。
　すなわち、入れ替え部３２は、
　符号ビットb0を、シンボルビットy4に、
　符号ビットb1を、シンボルビットy3に、
　符号ビットb2を、シンボルビットy2に、
　符号ビットb3を、シンボルビットy1に、
　符号ビットb4を、シンボルビットy6に、
　符号ビットb5を、シンボルビットy5に、
　符号ビットb6を、シンボルビットy7に、
　符号ビットb7を、シンボルビットy0に、
　それぞれ割り当てる入れ替えを行う。
　図５７のＢは、LDPC符号が、符号長Nが16200ビットで、符号化率が4/15の携帯用LDPC符号であり、さらに、変調方式が16QAMで、倍数bが2である場合の、図５６の割り当てルールに従った符号ビットの入れ替えの第２の例を示している。
　図５７のＢによれば、入れ替え部３２は、図５６の割り当てルールに従い、メモリ３１から読み出される4×2(=mb)ビットの符号ビットb0ないしb7について、
　符号ビットb0を、シンボルビットy0に、
　符号ビットb1を、シンボルビットy7に、
　符号ビットb2を、シンボルビットy3に、
　符号ビットb3を、シンボルビットy4に、
　符号ビットb4を、シンボルビットy5に、
　符号ビットb5を、シンボルビットy2に、
　符号ビットb6を、シンボルビットy6に、
　符号ビットb7を、シンボルビットy1に、
　それぞれ割り当てる入れ替えを行う。
　図５８は、LDPC符号が、符号長Nが16200ビットで、符号化率が1/3の携帯用LDPC符号であり、さらに、変調方式が16QAMで、倍数bが2である場合の、符号ビットグループとシンボルビットグループとを示している。
　この場合、メモリ３１から読み出される4×2(=mb)ビットの符号ビットは、エラー確率の違いに応じて、図５８のＡに示すように、４個の符号ビットグループGb1,Gb2,Gb3,Gb4にグループ分けすることができる。
　図５８のＡでは、符号ビットグループGb1には、符号ビットb0が、符号ビットグループGb2には、符号ビットb1が、符号ビットグループGb3には、符号ビットb2が、符号ビットグループGb4には、符号ビットb3ないしb7が、それぞれ属する。
　変調方式が16QAMで、倍数bが2である場合、4×2(=mb)ビットのシンボルビットは、エラー確率の違いに応じて、図５８のＢに示すように、２個のシンボルビットグループGy1,Gy2にグループ分けすることができる。
　図５８のＢでは、図５２のＢの場合と同様に、シンボルビットグループGy1には、シンボルビットy0,y1,y4,y5が、シンボルビットグループGy2には、シンボルビットy2,y3,y6,y7が、それぞれ属する。
　図５９は、LDPC符号が、符号長Nが16200ビットで、符号化率が1/3の携帯用LDPC符号であり、さらに、変調方式が16QAMで、倍数bが2である場合の、割り当てルールを示している。
　図５９の割り当てルールでは、グループセット情報(Gb1,Gy1,1),(Gb2,Gy2,1),(Gb3,Gy2,1),(Gb4,Gy2,2),(Gb4,Gy1,3)が規定されている。
　すなわち、図５９の割り当てルールでは、
　グループセット情報(Gb1,Gy1,1)により、エラー確率が１番目に良い符号ビットグループGb1の符号ビットの１ビットを、エラー確率が１番目に良いシンボルビットグループGy1のシンボルビットの１ビットに割り当てること、
　グループセット情報(Gb2,Gy2,1)により、エラー確率が２番目に良い符号ビットグループGb2の符号ビットの１ビットを、エラー確率が２番目に良いシンボルビットグループGy2のシンボルビットの１ビットに割り当てること、
　グループセット情報(Gb3,Gy2,1)により、エラー確率が３番目に良い符号ビットグループGb3の符号ビットの１ビットを、エラー確率が２番目に良いシンボルビットグループGy2のシンボルビットの１ビットに割り当てること、
　グループセット情報(Gb4,Gy2,2)により、エラー確率が４番目に良い符号ビットグループGb4の符号ビットの２ビットを、エラー確率が２番目に良いシンボルビットグループGy2のシンボルビットの２ビットに割り当てること、
　及び、グループセット情報(Gb4,Gy1,3)により、エラー確率が４番目に良い符号ビットグループGb4の符号ビットの３ビットを、エラー確率が１番目に良いシンボルビットグループGy1のシンボルビットの３ビットに割り当てること
　が規定されている。
　図６０は、図５９の割り当てルールに従った符号ビットの入れ替えの例を示している。
　すなわち、図６０のＡは、LDPC符号が、符号長Nが16200ビットで、符号化率が1/3の携帯用LDPC符号であり、さらに、変調方式が16QAMで、倍数bが2である場合の、図５９の割り当てルールに従った符号ビットの入れ替えの第１の例を示している。
　LDPC符号が、符号長Nが16200ビットで、符号化率が1/3の携帯用LDPC符号であり、さらに、変調方式が16QAMで、倍数bが2である場合、デマルチプレクサ２５では、カラム方向×ロウ方向が(16200/(4×2))×(4×2)ビットのメモリ３１に書き込まれた符号ビットが、ロウ方向に、4×2(=mb)ビット単位で読み出され、入れ替え部３２（図１８、図１９）に供給される。
　入れ替え部３２は、図５９の割り当てルールに従い、メモリ３１から読み出される4×2(=mb)ビットの符号ビットb0ないしb7を、例えば、図６０のＡに示すように、2(=b)個のシンボルの4×2(=mb)ビットのシンボルビットy0ないしy7に割り当てるように、4×2(=mb)ビットの符号ビットb0ないしb7を入れ替える。
　すなわち、入れ替え部３２は、
　符号ビットb0を、シンボルビットy4に、
　符号ビットb1を、シンボルビットy3に、
　符号ビットb2を、シンボルビットy2に、
　符号ビットb3を、シンボルビットy1に、
　符号ビットb4を、シンボルビットy6に、
　符号ビットb5を、シンボルビットy5に、
　符号ビットb6を、シンボルビットy7に、
　符号ビットb7を、シンボルビットy0に、
　それぞれ割り当てる入れ替えを行う。
　図６０のＢは、LDPC符号が、符号長Nが16200ビットで、符号化率が1/3の携帯用LDPC符号であり、さらに、変調方式が16QAMで、倍数bが2である場合の、図５９の割り当てルールに従った符号ビットの入れ替えの第２の例を示している。
　図６０のＢによれば、入れ替え部３２は、図５９の割り当てルールに従い、メモリ３１から読み出される4×2(=mb)ビットの符号ビットb0ないしb7について、
　符号ビットb0を、シンボルビットy0に、
　符号ビットb1を、シンボルビットy7に、
　符号ビットb2を、シンボルビットy3に、
　符号ビットb3を、シンボルビットy4に、
　符号ビットb4を、シンボルビットy5に、
　符号ビットb5を、シンボルビットy2に、
　符号ビットb6を、シンボルビットy6に、
　符号ビットb7を、シンボルビットy1に、
　それぞれ割り当てる入れ替えを行う。
　図６１は、LDPC符号が、符号長Nが16200ビットで、符号化率が2/5の携帯用LDPC符号であり、さらに、変調方式が16QAMで、倍数bが2である場合の、符号ビットグループとシンボルビットグループとを示している。
　この場合、メモリ３１から読み出される4×2(=mb)ビットの符号ビットは、エラー確率の違いに応じて、図６１のＡに示すように、５個の符号ビットグループGb1,Gb2,Gb3,Gb4,Gb5にグループ分けすることができる。
　図６１のＡでは、符号ビットグループGb1には、符号ビットb0が、符号ビットグループGb2には、符号ビットb1が、符号ビットグループGb3には、符号ビットb2が、符号ビットグループGb4には、符号ビットb3が、符号ビットグループGb5には、符号ビットb4ないしb7が、それぞれ属する。
　変調方式が16QAMで、倍数bが2である場合、4×2(=mb)ビットのシンボルビットは、エラー確率の違いに応じて、図６１のＢに示すように、２個のシンボルビットグループGy1,Gy2にグループ分けすることができる。
　図６１のＢでは、図５２のＢの場合と同様に、シンボルビットグループGy1には、シンボルビットy0,y1,y4,y5が、シンボルビットグループGy2には、シンボルビットy2,y3,y6,y7が、それぞれ属する。
　図６２は、LDPC符号が、符号長Nが16200ビットで、符号化率が2/5の携帯用LDPC符号であり、さらに、変調方式が16QAMで、倍数bが2である場合の、割り当てルールを示している。
　図６２の割り当てルールでは、グループセット情報(Gb1,Gy1,1),(Gb2,Gy2,1),(Gb3,Gy2,1),(Gb4,Gy2,1),(Gb5,Gy1,3),(Gb5,Gy2,1)が規定されている。
　すなわち、図６２の割り当てルールでは、
　グループセット情報(Gb1,Gy1,1)により、エラー確率が１番目に良い符号ビットグループGb1の符号ビットの１ビットを、エラー確率が１番目に良いシンボルビットグループGy1のシンボルビットの１ビットに割り当てること、
　グループセット情報(Gb2,Gy2,1)により、エラー確率が２番目に良い符号ビットグループGb2の符号ビットの１ビットを、エラー確率が２番目に良いシンボルビットグループGy2のシンボルビットの１ビットに割り当てること、
　グループセット情報(Gb3,Gy2,1)により、エラー確率が３番目に良い符号ビットグループGb3の符号ビットの１ビットを、エラー確率が２番目に良いシンボルビットグループGy2のシンボルビットの１ビットに割り当てること、
　グループセット情報(Gb4,Gy2,1)により、エラー確率が４番目に良い符号ビットグループGb4の符号ビットの１ビットを、エラー確率が２番目に良いシンボルビットグループGy2のシンボルビットの１ビットに割り当てること、
　グループセット情報(Gb5,Gy1,3)により、エラー確率が５番目に良い符号ビットグループGb5の符号ビットの３ビットを、エラー確率が１番目に良いシンボルビットグループGy1のシンボルビットの３ビットに割り当てること、
　及び、グループセット情報(Gb5,Gy2,1)により、エラー確率が５番目に良い符号ビットグループGb5の符号ビットの１ビットを、エラー確率が２番目に良いシンボルビットグループGy2のシンボルビットの１ビットに割り当てること
　が規定されている。
　図６３は、図６２の割り当てルールに従った符号ビットの入れ替えの例を示している。
　すなわち、図６３のＡは、LDPC符号が、符号長Nが16200ビットで、符号化率が2/5の携帯用LDPC符号であり、さらに、変調方式が16QAMで、倍数bが2である場合の、図６２の割り当てルールに従った符号ビットの入れ替えの第１の例を示している。
　LDPC符号が、符号長Nが16200ビットで、符号化率が2/5の携帯用LDPC符号であり、さらに、変調方式が16QAMで、倍数bが2である場合、デマルチプレクサ２５では、カラム方向×ロウ方向が(16200/(4×2))×(4×2)ビットのメモリ３１に書き込まれた符号ビットが、ロウ方向に、4×2(=mb)ビット単位で読み出され、入れ替え部３２（図１８、図１９）に供給される。
　入れ替え部３２は、図６２の割り当てルールに従い、メモリ３１から読み出される4×2(=mb)ビットの符号ビットb0ないしb7を、例えば、図６３のＡに示すように、2(=b)個のシンボルの4×2(=mb)ビットのシンボルビットy0ないしy7に割り当てるように、4×2(=mb)ビットの符号ビットb0ないしb7を入れ替える。
　すなわち、入れ替え部３２は、
　符号ビットb0を、シンボルビットy0に、
　符号ビットb1を、シンボルビットy2に、
　符号ビットb2を、シンボルビットy6に、
　符号ビットb3を、シンボルビットy3に、
　符号ビットb4を、シンボルビットy4に、
　符号ビットb5を、シンボルビットy1に、
　符号ビットb6を、シンボルビットy5に、
　符号ビットb7を、シンボルビットy7に、
　それぞれ割り当てる入れ替えを行う。
　図６３のＢは、LDPC符号が、符号長Nが16200ビットで、符号化率が2/5の携帯用LDPC符号であり、さらに、変調方式が16QAMで、倍数bが2である場合の、図６２の割り当てルールに従った符号ビットの入れ替えの第２の例を示している。
　図６３のＢによれば、入れ替え部３２は、図６２の割り当てルールに従い、メモリ３１から読み出される4×2(=mb)ビットの符号ビットb0ないしb7について、
　符号ビットb0を、シンボルビットy0に、
　符号ビットb1を、シンボルビットy2に、
　符号ビットb2を、シンボルビットy3に、
　符号ビットb3を、シンボルビットy6に、
　符号ビットb4を、シンボルビットy4に、
　符号ビットb5を、シンボルビットy5に、
　符号ビットb6を、シンボルビットy1に、
　符号ビットb7を、シンボルビットy7に、
　それぞれ割り当てる入れ替えを行う。
　図６４は、LDPC符号が、符号長Nが16200ビットで、符号化率が4/9の携帯用LDPC符号であり、さらに、変調方式が16QAMで、倍数bが2である場合の、符号ビットグループとシンボルビットグループとを示している。
　この場合、メモリ３１から読み出される4×2(=mb)ビットの符号ビットは、エラー確率の違いに応じて、図６４のＡに示すように、５個の符号ビットグループGb1,Gb2,Gb3,Gb4,Gb5にグループ分けすることができる。
　図６４のＡでは、符号ビットグループGb1には、符号ビットb0が、符号ビットグループGb2には、符号ビットb1が、符号ビットグループGb3には、符号ビットb2が、符号ビットグループGb4には、符号ビットb3が、符号ビットグループGb5には、符号ビットb4ないしb7が、それぞれ属する。
　変調方式が16QAMで、倍数bが2である場合、4×2(=mb)ビットのシンボルビットは、エラー確率の違いに応じて、図６４のＢに示すように、２個のシンボルビットグループGy1,Gy2にグループ分けすることができる。
　図６４のＢでは、図５２のＢの場合と同様に、シンボルビットグループGy1には、シンボルビットy0,y1,y4,y5が、シンボルビットグループGy2には、シンボルビットy2,y3,y6,y7が、それぞれ属する。
　図６５は、LDPC符号が、符号長Nが16200ビットで、符号化率が4/9の携帯用LDPC符号であり、さらに、変調方式が16QAMで、倍数bが2である場合の、割り当てルールを示している。
　図６５の割り当てルールでは、グループセット情報(Gb1,Gy1,1),(Gb2,Gy2,1),(Gb3,Gy2,1),(Gb4,Gy2,1),(Gb5,Gy1,3),(Gb5,Gy2,1)が規定されている。
　すなわち、図６５の割り当てルールでは、
　グループセット情報(Gb1,Gy1,1)により、エラー確率が１番目に良い符号ビットグループGb1の符号ビットの１ビットを、エラー確率が１番目に良いシンボルビットグループGy1のシンボルビットの１ビットに割り当てること、
　グループセット情報(Gb2,Gy2,1)により、エラー確率が２番目に良い符号ビットグループGb2の符号ビットの１ビットを、エラー確率が２番目に良いシンボルビットグループGy2のシンボルビットの１ビットに割り当てること、
　グループセット情報(Gb3,Gy2,1)により、エラー確率が３番目に良い符号ビットグループGb3の符号ビットの１ビットを、エラー確率が２番目に良いシンボルビットグループGy2のシンボルビットの１ビットに割り当てること、
　グループセット情報(Gb4,Gy2,1)により、エラー確率が４番目に良い符号ビットグループGb4の符号ビットの１ビットを、エラー確率が２番目に良いシンボルビットグループGy2のシンボルビットの１ビットに割り当てること、
　グループセット情報(Gb5,Gy1,3)により、エラー確率が５番目に良い符号ビットグループGb5の符号ビットの３ビットを、エラー確率が１番目に良いシンボルビットグループGy1のシンボルビットの３ビットに割り当てること、
　及び、グループセット情報(Gb5,Gy2,1)により、エラー確率が５番目に良い符号ビットグループGb5の符号ビットの１ビットを、エラー確率が２番目に良いシンボルビットグループGy2のシンボルビットの１ビットに割り当てること
　が規定されている。
　図６６は、図６５の割り当てルールに従った符号ビットの入れ替えの例を示している。
　すなわち、図６６のＡは、LDPC符号が、符号長Nが16200ビットで、符号化率が4/9の携帯用LDPC符号であり、さらに、変調方式が16QAMで、倍数bが2である場合の、図６５の割り当てルールに従った符号ビットの入れ替えの第１の例を示している。
　LDPC符号が、符号長Nが16200ビットで、符号化率が4/9の携帯用LDPC符号であり、さらに、変調方式が16QAMで、倍数bが2である場合、デマルチプレクサ２５では、カラム方向×ロウ方向が(16200/(4×2))×(4×2)ビットのメモリ３１に書き込まれた符号ビットが、ロウ方向に、4×2(=mb)ビット単位で読み出され、入れ替え部３２（図１８、図１９）に供給される。
　入れ替え部３２は、図６５の割り当てルールに従い、メモリ３１から読み出される4×2(=mb)ビットの符号ビットb0ないしb7を、例えば、図６６のＡに示すように、2(=b)個のシンボルの4×2(=mb)ビットのシンボルビットy0ないしy7に割り当てるように、4×2(=mb)ビットの符号ビットb0ないしb7を入れ替える。
　すなわち、入れ替え部３２は、
　符号ビットb0を、シンボルビットy0に、
　符号ビットb1を、シンボルビットy2に、
　符号ビットb2を、シンボルビットy6に、
　符号ビットb3を、シンボルビットy3に、
　符号ビットb4を、シンボルビットy4に、
　符号ビットb5を、シンボルビットy1に、
　符号ビットb6を、シンボルビットy5に、
　符号ビットb7を、シンボルビットy7に、
　それぞれ割り当てる入れ替えを行う。
　図６６のＢは、LDPC符号が、符号長Nが16200ビットで、符号化率が4/9の携帯用LDPC符号であり、さらに、変調方式が16QAMで、倍数bが2である場合の、図６５の割り当てルールに従った符号ビットの入れ替えの第２の例を示している。
　図６６のＢによれば、入れ替え部３２は、図６５の割り当てルールに従い、メモリ３１から読み出される4×2(=mb)ビットの符号ビットb0ないしb7について、
　符号ビットb0を、シンボルビットy0に、
　符号ビットb1を、シンボルビットy2に、
　符号ビットb2を、シンボルビットy3に、
　符号ビットb3を、シンボルビットy6に、
　符号ビットb4を、シンボルビットy4に、
　符号ビットb5を、シンボルビットy5に、
　符号ビットb6を、シンボルビットy1に、
　符号ビットb7を、シンボルビットy7に、
　それぞれ割り当てる入れ替えを行う。
　図６７は、LDPC符号が、符号長Nが16200ビットで、符号化率が7/15の携帯用LDPC符号であり、さらに、変調方式が16QAMで、倍数bが2である場合の、符号ビットグループとシンボルビットグループとを示している。
　この場合、メモリ３１から読み出される4×2(=mb)ビットの符号ビットは、エラー確率の違いに応じて、図６７のＡに示すように、５個の符号ビットグループGb1,Gb2,Gb3,Gb4,Gb5にグループ分けすることができる。
　図６７のＡでは、符号ビットグループGb1には、符号ビットb0が、符号ビットグループGb2には、符号ビットb1が、符号ビットグループGb3には、符号ビットb2が、符号ビットグループGb4には、符号ビットb3が、符号ビットグループGb5には、符号ビットb4ないしb7が、それぞれ属する。
　変調方式が16QAMで、倍数bが2である場合、4×2(=mb)ビットのシンボルビットは、エラー確率の違いに応じて、図６７のＢに示すように、２個のシンボルビットグループGy1,Gy2にグループ分けすることができる。
　図６７のＢでは、図５２のＢの場合と同様に、シンボルビットグループGy1には、シンボルビットy0,y1,y4,y5が、シンボルビットグループGy2には、シンボルビットy2,y3,y6,y7が、それぞれ属する。
　図６８は、LDPC符号が、符号長Nが16200ビットで、符号化率が7/15の携帯用LDPC符号であり、さらに、変調方式が16QAMで、倍数bが2である場合の、割り当てルールを示している。
　図６８の割り当てルールでは、グループセット情報(Gb1,Gy1,1),(Gb2,Gy2,1),(Gb3,Gy2,1),(Gb4,Gy2,1),(Gb5,Gy1,3),(Gb5,Gy2,1)が規定されている。
　すなわち、図６８の割り当てルールでは、
　グループセット情報(Gb1,Gy1,1)により、エラー確率が１番目に良い符号ビットグループGb1の符号ビットの１ビットを、エラー確率が１番目に良いシンボルビットグループGy1のシンボルビットの１ビットに割り当てること、
　グループセット情報(Gb2,Gy2,1)により、エラー確率が２番目に良い符号ビットグループGb2の符号ビットの１ビットを、エラー確率が２番目に良いシンボルビットグループGy2のシンボルビットの１ビットに割り当てること、
　グループセット情報(Gb3,Gy2,1)により、エラー確率が３番目に良い符号ビットグループGb3の符号ビットの１ビットを、エラー確率が２番目に良いシンボルビットグループGy2のシンボルビットの１ビットに割り当てること、
　グループセット情報(Gb4,Gy2,1)により、エラー確率が４番目に良い符号ビットグループGb4の符号ビットの１ビットを、エラー確率が２番目に良いシンボルビットグループGy2のシンボルビットの１ビットに割り当てること、
　グループセット情報(Gb5,Gy1,3)により、エラー確率が５番目に良い符号ビットグループGb5の符号ビットの３ビットを、エラー確率が１番目に良いシンボルビットグループGy1のシンボルビットの３ビットに割り当てること、
　及び、グループセット情報(Gb5,Gy2,1)により、エラー確率が５番目に良い符号ビットグループGb5の符号ビットの１ビットを、エラー確率が２番目に良いシンボルビットグループGy2のシンボルビットの１ビットに割り当てること
　が規定されている。
　図６９は、図６８の割り当てルールに従った符号ビットの入れ替えの例を示している。
　すなわち、図６９のＡは、LDPC符号が、符号長Nが16200ビットで、符号化率が7/15の携帯用LDPC符号であり、さらに、変調方式が16QAMで、倍数bが2である場合の、図６８の割り当てルールに従った符号ビットの入れ替えの第１の例を示している。
　LDPC符号が、符号長Nが16200ビットで、符号化率が7/15の携帯用LDPC符号であり、さらに、変調方式が16QAMで、倍数bが2である場合、デマルチプレクサ２５では、カラム方向×ロウ方向が(16200/(4×2))×(4×2)ビットのメモリ３１に書き込まれた符号ビットが、ロウ方向に、4×2(=mb)ビット単位で読み出され、入れ替え部３２（図１８、図１９）に供給される。
　入れ替え部３２は、図６８の割り当てルールに従い、メモリ３１から読み出される4×2(=mb)ビットの符号ビットb0ないしb7を、例えば、図６９のＡに示すように、2(=b)個のシンボルの4×2(=mb)ビットのシンボルビットy0ないしy7に割り当てるように、4×2(=mb)ビットの符号ビットb0ないしb7を入れ替える。
　すなわち、入れ替え部３２は、
　符号ビットb0を、シンボルビットy0に、
　符号ビットb1を、シンボルビットy2に、
　符号ビットb2を、シンボルビットy6に、
　符号ビットb3を、シンボルビットy3に、
　符号ビットb4を、シンボルビットy4に、
　符号ビットb5を、シンボルビットy1に、
　符号ビットb6を、シンボルビットy5に、
　符号ビットb7を、シンボルビットy7に、
　それぞれ割り当てる入れ替えを行う。
　図６９のＢは、LDPC符号が、符号長Nが16200ビットで、符号化率が7/15の携帯用LDPC符号であり、さらに、変調方式が16QAMで、倍数bが2である場合の、図６８の割り当てルールに従った符号ビットの入れ替えの第２の例を示している。
図６９のＢによれば、入れ替え部３２は、図６８の割り当てルールに従い、メモリ３１から読み出される4×2(=mb)ビットの符号ビットb0ないしb7について、
　符号ビットb0を、シンボルビットy0に、
　符号ビットb1を、シンボルビットy2に、
　符号ビットb2を、シンボルビットy3に、
　符号ビットb3を、シンボルビットy6に、
　符号ビットb4を、シンボルビットy4に、
　符号ビットb5を、シンボルビットy5に、
　符号ビットb6を、シンボルビットy1に、
　符号ビットb7を、シンボルビットy7に、
　それぞれ割り当てる入れ替えを行う。
　図７０は、LDPC符号が、符号長Nが16200ビットで、符号化率が8/15の携帯用LDPC符号であり、さらに、変調方式が16QAMで、倍数bが2である場合の、符号ビットグループとシンボルビットグループとを示している。
　この場合、メモリ３１から読み出される4×2(=mb)ビットの符号ビットは、エラー確率の違いに応じて、図７０のＡに示すように、５個の符号ビットグループGb1,Gb2,Gb3,Gb4,Gb5にグループ分けすることができる。
　図７０のＡでは、符号ビットグループGb1には、符号ビットb0が、符号ビットグループGb2には、符号ビットb1が、符号ビットグループGb3には、符号ビットb2及びb3が、符号ビットグループGb4には、符号ビットb4が、符号ビットグループGb5には、符号ビットb5ないしb7が、それぞれ属する。
　変調方式が16QAMで、倍数bが2である場合、4×2(=mb)ビットのシンボルビットは、エラー確率の違いに応じて、図７０のＢに示すように、２個のシンボルビットグループGy1,Gy2にグループ分けすることができる。
　図７０のＢでは、図５２のＢの場合と同様に、シンボルビットグループGy1には、シンボルビットy0,y1,y4,y5が、シンボルビットグループGy2には、シンボルビットy2,y3,y6,y7が、それぞれ属する。
　図７１は、LDPC符号が、符号長Nが16200ビットで、符号化率が8/15の携帯用LDPC符号であり、さらに、変調方式が16QAMで、倍数bが2である場合の、割り当てルールを示している。
　図７１の割り当てルールでは、グループセット情報(Gb1,Gy1,1),(Gb2,Gy2,1),(Gb3,Gy2,2),(Gb4,Gy1,1),(Gb5,Gy1,2),(Gb5,Gy2,1)が規定されている。
　すなわち、図７１の割り当てルールでは、
　グループセット情報(Gb1,Gy1,1)により、エラー確率が１番目に良い符号ビットグループGb1の符号ビットの１ビットを、エラー確率が１番目に良いシンボルビットグループGy1のシンボルビットの１ビットに割り当てること、
　グループセット情報(Gb2,Gy2,1)により、エラー確率が２番目に良い符号ビットグループGb2の符号ビットの１ビットを、エラー確率が２番目に良いシンボルビットグループGy2のシンボルビットの１ビットに割り当てること、
　グループセット情報(Gb3,Gy2,2)により、エラー確率が３番目に良い符号ビットグループGb3の符号ビットの２ビットを、エラー確率が２番目に良いシンボルビットグループGy2のシンボルビットの２ビットに割り当てること、
　グループセット情報(Gb4,Gy1,1)により、エラー確率が４番目に良い符号ビットグループGb4の符号ビットの１ビットを、エラー確率が１番目に良いシンボルビットグループGy1のシンボルビットの１ビットに割り当てること、
　グループセット情報(Gb5,Gy1,2)により、エラー確率が５番目に良い符号ビットグループGb5の符号ビットの２ビットを、エラー確率が１番目に良いシンボルビットグループGy1のシンボルビットの２ビットに割り当てること、
　及び、グループセット情報(Gb5,Gy2,1)により、エラー確率が５番目に良い符号ビットグループGb5の符号ビットの１ビットを、エラー確率が２番目に良いシンボルビットグループGy2のシンボルビットの１ビットに割り当てること
　が規定されている。
　図７２は、図７１の割り当てルールに従った符号ビットの入れ替えの例を示している。
　すなわち、図７２のＡは、LDPC符号が、符号長Nが16200ビットで、符号化率が8/15の携帯用LDPC符号であり、さらに、変調方式が16QAMで、倍数bが2である場合の、図７１の割り当てルールに従った符号ビットの入れ替えの第１の例を示している。
　LDPC符号が、符号長Nが16200ビットで、符号化率が8/15の携帯用LDPC符号であり、さらに、変調方式が16QAMで、倍数bが2である場合、デマルチプレクサ２５では、カラム方向×ロウ方向が(16200/(4×2))×(4×2)ビットのメモリ３１に書き込まれた符号ビットが、ロウ方向に、4×2(=mb)ビット単位で読み出され、入れ替え部３２（図１８、図１９）に供給される。
　入れ替え部３２は、図７１の割り当てルールに従い、メモリ３１から読み出される4×2(=mb)ビットの符号ビットb0ないしb7を、例えば、図７２のＡに示すように、2(=b)個のシンボルの4×2(=mb)ビットのシンボルビットy0ないしy7に割り当てるように、4×2(=mb)ビットの符号ビットb0ないしb7を入れ替える。
　すなわち、入れ替え部３２は、
　符号ビットb0を、シンボルビットy0に、
　符号ビットb1を、シンボルビットy2に、
　符号ビットb2を、シンボルビットy6に、
　符号ビットb3を、シンボルビットy3に、
　符号ビットb4を、シンボルビットy4に、
　符号ビットb5を、シンボルビットy1に、
　符号ビットb6を、シンボルビットy5に、
　符号ビットb7を、シンボルビットy7に、
　それぞれ割り当てる入れ替えを行う。
　図７２のＢは、LDPC符号が、符号長Nが16200ビットで、符号化率が8/15の携帯用LDPC符号であり、さらに、変調方式が16QAMで、倍数bが2である場合の、図７１の割り当てルールに従った符号ビットの入れ替えの第２の例を示している。
　図７２のＢによれば、入れ替え部３２は、図７１の割り当てルールに従い、メモリ３１から読み出される4×2(=mb)ビットの符号ビットb0ないしb7について、
　符号ビットb0を、シンボルビットy0に、
　符号ビットb1を、シンボルビットy2に、
　符号ビットb2を、シンボルビットy3に、
　符号ビットb3を、シンボルビットy6に、
　符号ビットb4を、シンボルビットy4に、
　符号ビットb5を、シンボルビットy5に、
　符号ビットb6を、シンボルビットy1に、
　符号ビットb7を、シンボルビットy7に、
　それぞれ割り当てる入れ替えを行う。
　図７３は、LDPC符号が、符号長Nが16200ビットで、符号化率が3/5の携帯用LDPC符号であり、さらに、変調方式が16QAMで、倍数bが2である場合の、符号ビットグループとシンボルビットグループとを示している。
　この場合、メモリ３１から読み出される4×2(=mb)ビットの符号ビットは、エラー確率の違いに応じて、図７３のＡに示すように、５個の符号ビットグループGb1,Gb2,Gb3,Gb4,Gb5にグループ分けすることができる。
　図７３のＡでは、符号ビットグループGb1には、符号ビットb0が、符号ビットグループGb2には、符号ビットb1が、符号ビットグループGb3には、符号ビットb2及びb3が、符号ビットグループGb4には、符号ビットb4が、符号ビットグループGb5には、符号ビットb5ないしb7が、それぞれ属する。
　変調方式が16QAMで、倍数bが2である場合、4×2(=mb)ビットのシンボルビットは、エラー確率の違いに応じて、図７３のＢに示すように、２個のシンボルビットグループGy1,Gy2にグループ分けすることができる。
　図７３のＢでは、図５２のＢの場合と同様に、シンボルビットグループGy1には、シンボルビットy0,y1,y4,y5が、シンボルビットグループGy2には、シンボルビットy2,y3,y6,y7が、それぞれ属する。
　図７４は、LDPC符号が、符号長Nが16200ビットで、符号化率が3/5の携帯用LDPC符号であり、さらに、変調方式が16QAMで、倍数bが2である場合の、割り当てルールを示している。
　図７４の割り当てルールでは、グループセット情報(Gb1,Gy1,1),(Gb2,Gy2,1),(Gb3,Gy2,2),(Gb4,Gy1,1),(Gb5,Gy1,2),(Gb5,Gy2,1)が規定されている。
　すなわち、図７４の割り当てルールでは、
　グループセット情報(Gb1,Gy1,1)により、エラー確率が１番目に良い符号ビットグループGb1の符号ビットの１ビットを、エラー確率が１番目に良いシンボルビットグループGy1のシンボルビットの１ビットに割り当てること、
　グループセット情報(Gb2,Gy2,1)により、エラー確率が２番目に良い符号ビットグループGb2の符号ビットの１ビットを、エラー確率が２番目に良いシンボルビットグループGy2のシンボルビットの１ビットに割り当てること、
　グループセット情報(Gb3,Gy2,2)により、エラー確率が３番目に良い符号ビットグループGb3の符号ビットの２ビットを、エラー確率が２番目に良いシンボルビットグループGy2のシンボルビットの２ビットに割り当てること、
　グループセット情報(Gb4,Gy1,1)により、エラー確率が４番目に良い符号ビットグループGb4の符号ビットの１ビットを、エラー確率が１番目に良いシンボルビットグループGy1のシンボルビットの１ビットに割り当てること、
　グループセット情報(Gb5,Gy1,2)により、エラー確率が５番目に良い符号ビットグループGb5の符号ビットの２ビットを、エラー確率が１番目に良いシンボルビットグループGy1のシンボルビットの２ビットに割り当てること、
　及び、グループセット情報(Gb5,Gy2,1)により、エラー確率が５番目に良い符号ビットグループGb5の符号ビットの１ビットを、エラー確率が２番目に良いシンボルビットグループGy2のシンボルビットの１ビットに割り当てること
　が規定されている。
　図７５は、図７４の割り当てルールに従った符号ビットの入れ替えの例を示している。
　すなわち、図７５のＡは、LDPC符号が、符号長Nが16200ビットで、符号化率が3/5の携帯用LDPC符号であり、さらに、変調方式が16QAMで、倍数bが2である場合の、図７４の割り当てルールに従った符号ビットの入れ替えの第１の例を示している。
　LDPC符号が、符号長Nが16200ビットで、符号化率が3/5の携帯用LDPC符号であり、さらに、変調方式が16QAMで、倍数bが2である場合、デマルチプレクサ２５では、カラム方向×ロウ方向が(16200/(4×2))×(4×2)ビットのメモリ３１に書き込まれた符号ビットが、ロウ方向に、4×2(=mb)ビット単位で読み出され、入れ替え部３２（図１８、図１９）に供給される。
　入れ替え部３２は、図７４の割り当てルールに従い、メモリ３１から読み出される4×2(=mb)ビットの符号ビットb0ないしb7を、例えば、図７５のＡに示すように、2(=b)個のシンボルの4×2(=mb)ビットのシンボルビットy0ないしy7に割り当てるように、4×2(=mb)ビットの符号ビットb0ないしb7を入れ替える。
　すなわち、入れ替え部３２は、
　符号ビットb0を、シンボルビットy0に、　符号ビットb1を、シンボルビットy2に、
　符号ビットb2を、シンボルビットy6に、
　符号ビットb3を、シンボルビットy3に、
　符号ビットb4を、シンボルビットy4に、
　符号ビットb5を、シンボルビットy1に、
　符号ビットb6を、シンボルビットy5に、
　符号ビットb7を、シンボルビットy7に、
　それぞれ割り当てる入れ替えを行う。
　図７５のＢは、LDPC符号が、符号長Nが16200ビットで、符号化率が3/5の携帯用LDPC符号であり、さらに、変調方式が16QAMで、倍数bが2である場合の、図７４の割り当てルールに従った符号ビットの入れ替えの第２の例を示している。
　図７５のＢによれば、入れ替え部３２は、図７４の割り当てルールに従い、メモリ３１から読み出される4×2(=mb)ビットの符号ビットb0ないしb7について、
　符号ビットb0を、シンボルビットy0に、
　符号ビットb1を、シンボルビットy2に、
　符号ビットb2を、シンボルビットy3に、
　符号ビットb3を、シンボルビットy6に、
　符号ビットb4を、シンボルビットy4に、
　符号ビットb5を、シンボルビットy5に、
　符号ビットb6を、シンボルビットy1に、
　符号ビットb7を、シンボルビットy7に、
　それぞれ割り当てる入れ替えを行う。
　図７６は、LDPC符号が、符号長Nが16200ビットで、符号化率が2/3の携帯用LDPC符号であり、さらに、変調方式が16QAMで、倍数bが2である場合の、符号ビットグループとシンボルビットグループとを示している。
　この場合、メモリ３１から読み出される4×2(=mb)ビットの符号ビットは、エラー確率の違いに応じて、図７６のＡに示すように、６個の符号ビットグループGb1,Gb2,Gb3,Gb4,Gb5,Gb6にグループ分けすることができる。
　図７６のＡでは、符号ビットグループGb1には、符号ビットb0が、符号ビットグループGb2には、符号ビットb1及びb2が、符号ビットグループGb3には、符号ビットb3が、符号ビットグループGb4には、符号ビットb4が、符号ビットグループGb5には、符号ビットb5が、符号ビットグループGb6には、符号ビットb6及びb7が、それぞれ属する。
　変調方式が16QAMで、倍数bが2である場合、4×2(=mb)ビットのシンボルビットは、エラー確率の違いに応じて、図７６のＢに示すように、２個のシンボルビットグループGy1,Gy2にグループ分けすることができる。
　図７６のＢでは、図５２のＢの場合と同様に、シンボルビットグループGy1には、シンボルビットy0,y1,y4,y5が、シンボルビットグループGy2には、シンボルビットy2,y3,y6,y7が、それぞれ属する。
　図７７は、LDPC符号が、符号長Nが16200ビットで、符号化率が2/3の携帯用LDPC符号であり、さらに、変調方式が16QAMで、倍数bが2である場合の、割り当てルールを示している。
　図７７の割り当てルールでは、グループセット情報(Gb1,Gy1,1),(Gb2,Gy2,2),(Gb3,Gy2,1),(Gb4,Gy1,1),(Gb5,Gy1,1),(Gb6,Gy1,1),(Gb6,Gy2,1)が規定されている。
　すなわち、図７７の割り当てルールでは、
　グループセット情報(Gb1,Gy1,1)により、エラー確率が１番目に良い符号ビットグループGb1の符号ビットの１ビットを、エラー確率が１番目に良いシンボルビットグループGy1のシンボルビットの１ビットに割り当てること、
　グループセット情報(Gb2,Gy2,2)により、エラー確率が２番目に良い符号ビットグループGb2の符号ビットの２ビットを、エラー確率が２番目に良いシンボルビットグループGy2のシンボルビットの２ビットに割り当てること、
　グループセット情報(Gb3,Gy2,1)により、エラー確率が３番目に良い符号ビットグループGb3の符号ビットの１ビットを、エラー確率が２番目に良いシンボルビットグループGy2のシンボルビットの１ビットに割り当てること、
　グループセット情報(Gb4,Gy1,1)により、エラー確率が４番目に良い符号ビットグループGb4の符号ビットの１ビットを、エラー確率が１番目に良いシンボルビットグループGy1のシンボルビットの１ビットに割り当てること、
　グループセット情報(Gb5,Gy1,1)により、エラー確率が５番目に良い符号ビットグループGb5の符号ビットの１ビットを、エラー確率が１番目に良いシンボルビットグループGy1のシンボルビットの１ビットに割り当てること、
　グループセット情報(Gb6,Gy1,1)により、エラー確率が６番目に良い符号ビットグループGb6の符号ビットの１ビットを、エラー確率が１番目に良いシンボルビットグループGy1のシンボルビットの１ビットに割り当てること、
　及び、グループセット情報(Gb6,Gy2,1)により、エラー確率が６番目に良い符号ビットグループGb6の符号ビットの１ビットを、エラー確率が２番目に良いシンボルビットグループGy2のシンボルビットの１ビットに割り当てること
　が規定されている。
　図７８は、図７７の割り当てルールに従った符号ビットの入れ替えの例を示している。
　すなわち、図７８のＡは、LDPC符号が、符号長Nが16200ビットで、符号化率が2/3の携帯用LDPC符号であり、さらに、変調方式が16QAMで、倍数bが2である場合の、図７７の割り当てルールに従った符号ビットの入れ替えの第１の例を示している。
　LDPC符号が、符号長Nが16200ビットで、符号化率が2/3の携帯用LDPC符号であり、さらに、変調方式が16QAMで、倍数bが2である場合、デマルチプレクサ２５では、カラム方向×ロウ方向が(16200/(4×2))×(4×2)ビットのメモリ３１に書き込まれた符号ビットが、ロウ方向に、4×2(=mb)ビット単位で読み出され、入れ替え部３２（図１８、図１９）に供給される。
　入れ替え部３２は、図７７の割り当てルールに従い、メモリ３１から読み出される4×2(=mb)ビットの符号ビットb0ないしb7を、例えば、図７８のＡに示すように、2(=b)個のシンボルの4×2(=mb)ビットのシンボルビットy0ないしy7に割り当てるように、4×2(=mb)ビットの符号ビットb0ないしb7を入れ替える。
　すなわち、入れ替え部３２は、
　符号ビットb0を、シンボルビットy0に、
　符号ビットb1を、シンボルビットy2に、
　符号ビットb2を、シンボルビットy6に、
　符号ビットb3を、シンボルビットy3に、
　符号ビットb4を、シンボルビットy4に、
　符号ビットb5を、シンボルビットy1に、
　符号ビットb6を、シンボルビットy5に、
　符号ビットb7を、シンボルビットy7に、
　それぞれ割り当てる入れ替えを行う。
　図７８のＢは、LDPC符号が、符号長Nが16200ビットで、符号化率が2/3の携帯用LDPC符号であり、さらに、変調方式が16QAMで、倍数bが2である場合の、図７７の割り当てルールに従った符号ビットの入れ替えの第２の例を示している。
　図７８のＢによれば、入れ替え部３２は、図７７の割り当てルールに従い、メモリ３１から読み出される4×2(=mb)ビットの符号ビットb0ないしb7について、
　符号ビットb0を、シンボルビットy0に、
　符号ビットb1を、シンボルビットy2に、
　符号ビットb2を、シンボルビットy3に、
　符号ビットb3を、シンボルビットy6に、
　符号ビットb4を、シンボルビットy4に、
　符号ビットb5を、シンボルビットy5に、
　符号ビットb6を、シンボルビットy1に、
　符号ビットb7を、シンボルビットy7に、
　それぞれ割り当てる入れ替えを行う。
　図７９は、LDPC符号が、符号長Nが16200ビットで、符号化率が1/5の携帯用LDPC符号であり、さらに、変調方式が64QAMで（したがって、m=6）、倍数bが2である場合の、符号ビットグループとシンボルビットグループとを示している。
　この場合、メモリ３１から読み出される6×2(=mb)ビットの符号ビットは、エラー確率の違いに応じて、図７９のＡに示すように、４個の符号ビットグループGb1,Gb2,Gb3,Gb4にグループ分けすることができる。
　図７９のＡでは、符号ビットグループGb1には、符号ビットb0が、符号ビットグループGb2には、符号ビットb1が、符号ビットグループGb3には、符号ビットb2が、符号ビットグループGb4には、符号ビットb3ないしb11が、それぞれ属する。
　変調方式が64QAMで、倍数bが2である場合、6×2(=mb)ビットのシンボルビットは、エラー確率の違いに応じて、図７９のＢに示すように、３個のシンボルビットグループGy1,Gy2,Gy3にグループ分けすることができる。
　図７９のＢでは、シンボルビットグループGy1には、シンボルビットy0,y1,y6,y7が、シンボルビットグループGy2には、シンボルビットy2,y3,y8,y9が、シンボルビットグループGy3には、シンボルビットy4,y5,y10,y11が、それぞれ属する。
　図８０は、LDPC符号が、符号長Nが16200ビットで、符号化率が1/5の携帯用LDPC符号であり、さらに、変調方式が64QAMで、倍数bが2である場合の、割り当てルールを示している。
　図８０の割り当てルールでは、グループセット情報(Gb1,Gy2,1),(Gb2,Gy2,1),(Gb3,Gy3,1),(Gb4,Gy3,3),(Gb4,Gy1,4),(Gb4,Gy2,2)が規定されている。
　すなわち、図８０の割り当てルールでは、
　グループセット情報(Gb1,Gy2,1)により、エラー確率が１番目に良い符号ビットグループGb1の符号ビットの１ビットを、エラー確率が２番目に良いシンボルビットグループGy2のシンボルビットの１ビットに割り当てること、
　グループセット情報(Gb2,Gy2,1)により、エラー確率が２番目に良い符号ビットグループGb2の符号ビットの１ビットを、エラー確率が２番目に良いシンボルビットグループGy2のシンボルビットの１ビットに割り当てること、
　グループセット情報(Gb3,Gy3,1)により、エラー確率が３番目に良い符号ビットグループGb3の符号ビットの１ビットを、エラー確率が３番目に良いシンボルビットグループGy3のシンボルビットの１ビットに割り当てること、
　グループセット情報(Gb4,Gy3,3)により、エラー確率が４番目に良い符号ビットグループGb4の符号ビットの３ビットを、エラー確率が３番目に良いシンボルビットグループGy3のシンボルビットの３ビットに割り当てること、
　グループセット情報(Gb4,Gy1,4)により、エラー確率が４番目に良い符号ビットグループGb4の符号ビットの４ビットを、エラー確率が１番目に良いシンボルビットグループGy1のシンボルビットの４ビットに割り当てること、
　及び、グループセット情報(Gb4,Gy2,2)により、エラー確率が４番目に良い符号ビットグループGb4の符号ビットの２ビットを、エラー確率が２番目に良いシンボルビットグループGy2のシンボルビットの２ビットに割り当てること
　が規定されている。
　図８１は、図８０の割り当てルールに従った符号ビットの入れ替えの例を示している。
　すなわち、図８１のＡは、LDPC符号が、符号長Nが16200ビットで、符号化率が1/5の携帯用LDPC符号であり、さらに、変調方式が64QAMで、倍数bが2である場合の、図８０の割り当てルールに従った符号ビットの入れ替えの第１の例を示している。
　LDPC符号が、符号長Nが16200ビットで、符号化率が1/5の携帯用LDPC符号であり、さらに、変調方式が64QAMで、倍数bが2である場合、デマルチプレクサ２５では、カラム方向×ロウ方向が(16200/(6×2))×(6×2)ビットのメモリ３１に書き込まれた符号ビットが、ロウ方向に、6×2(=mb)ビット単位で読み出され、入れ替え部３２（図１８、図１９）に供給される。　
　入れ替え部３２は、図８０の割り当てルールに従い、メモリ３１から読み出される6×2(=mb)ビットの符号ビットb0ないしb11を、例えば、図８１のＡに示すように、2(=b)個のシンボルの6×2(=mb)ビットのシンボルビットy0ないしy11に割り当てるように、6×2(=mb)ビットの符号ビットb0ないしb11を入れ替える。
　すなわち、入れ替え部３２は、
　符号ビットb0を、シンボルビットy2に、
　符号ビットb1を、シンボルビットy8に、
　符号ビットb2を、シンボルビットy4に、
　符号ビットb3を、シンボルビットy11に、
　符号ビットb4を、シンボルビットy0に、
　符号ビットb5を、シンボルビットy10に、
　符号ビットb6を、シンボルビットy1に、
　符号ビットb7を、シンボルビットy9に、
　符号ビットb8を、シンボルビットy5に、
　符号ビットb9を、シンボルビットy7に、
　符号ビットb10を、シンボルビットy3に、
　符号ビットb11を、シンボルビットy6に、
　それぞれ割り当てる入れ替えを行う。
　図８１のＢは、LDPC符号が、符号長Nが16200ビットで、符号化率が1/5の携帯用LDPC符号であり、さらに、変調方式が64QAMで、倍数bが2である場合の、図８０の割り当てルールに従った符号ビットの入れ替えの第２の例を示している。
　図８１のＢによれば、入れ替え部３２は、図８０の割り当てルールに従い、メモリ３１から読み出される6×2(=mb)ビットの符号ビットb0ないしb11について、
　符号ビットb0を、シンボルビットy2に、
　符号ビットb1を、シンボルビットy3に、
　符号ビットb2を、シンボルビットy4に、
　符号ビットb3を、シンボルビットy10に、
　符号ビットb4を、シンボルビットy0に、
　符号ビットb5を、シンボルビットy11に、
　符号ビットb6を、シンボルビットy1に、
　符号ビットb7を、シンボルビットy9に、
　符号ビットb8を、シンボルビットy5に、
　符号ビットb9を、シンボルビットy6に、
　符号ビットb10を、シンボルビットy8に、
　符号ビットb11を、シンボルビットy7に、
　それぞれ割り当てる入れ替えを行う。
　図８２は、LDPC符号が、符号長Nが16200ビットで、符号化率が4/15の携帯用LDPC符号であり、さらに、変調方式が64QAMで、倍数bが2である場合の、符号ビットグループとシンボルビットグループとを示している。
　この場合、メモリ３１から読み出される6×2(=mb)ビットの符号ビットは、エラー確率の違いに応じて、図８２のＡに示すように、５個の符号ビットグループGb1,Gb2,Gb3,Gb4,Gb5にグループ分けすることができる。
　図８２のＡでは、符号ビットグループGb1には、符号ビットb0が、符号ビットグループGb2には、符号ビットb1が、符号ビットグループGb3には、符号ビットb2が、符号ビットグループGb4には、符号ビットb3が、符号ビットグループGb5には、符号ビットb4ないしb11が、それぞれ属する。
　変調方式が64QAMで、倍数bが2である場合、6×2(=mb)ビットのシンボルビットは、エラー確率の違いに応じて、図８２のＢに示すように、３個のシンボルビットグループGy1,Gy2,Gy3にグループ分けすることができる。
　図８２のＢでは、図７９のＢと同様に、シンボルビットグループGy1には、シンボルビットy0,y1,y6,y7が、シンボルビットグループGy2には、シンボルビットy2,y3,y8,y9が、シンボルビットグループGy3には、シンボルビットy4,y5,y10,y11が、それぞれ属する。
　図８３は、LDPC符号が、符号長Nが16200ビットで、符号化率が4/15の携帯用LDPC符号であり、さらに、変調方式が64QAMで、倍数bが2である場合の、割り当てルールを示している。
　図８３の割り当てルールでは、グループセット情報(Gb1,Gy2,1),(Gb2,Gy2,1),(Gb3,Gy3,1),(Gb4,Gy1,1),(Gb5,Gy1,3),(Gb5,Gy3,3),(Gb5,Gy2,2)が規定されている。
　すなわち、図８３の割り当てルールでは、
　グループセット情報(Gb1,Gy2,1)により、エラー確率が１番目に良い符号ビットグループGb1の符号ビットの１ビットを、エラー確率が２番目に良いシンボルビットグループGy2のシンボルビットの１ビットに割り当てること、
　グループセット情報(Gb2,Gy2,1)により、エラー確率が２番目に良い符号ビットグループGb2の符号ビットの１ビットを、エラー確率が２番目に良いシンボルビットグループGy2のシンボルビットの１ビットに割り当てること、
　グループセット情報(Gb3,Gy3,1)により、エラー確率が３番目に良い符号ビットグループGb3の符号ビットの１ビットを、エラー確率が３番目に良いシンボルビットグループGy3のシンボルビットの１ビットに割り当てること、
　グループセット情報(Gb4,Gy1,1)により、エラー確率が４番目に良い符号ビットグループGb4の符号ビットの１ビットを、エラー確率が１番目に良いシンボルビットグループGy1のシンボルビットの１ビットに割り当てること、
　グループセット情報(Gb5,Gy1,3)により、エラー確率が５番目に良い符号ビットグループGb5の符号ビットの３ビットを、エラー確率が１番目に良いシンボルビットグループGy1のシンボルビットの３ビットに割り当てること、
　グループセット情報(Gb5,Gy3,3)により、エラー確率が５番目に良い符号ビットグループGb5の符号ビットの３ビットを、エラー確率が３番目に良いシンボルビットグループGy3のシンボルビットの３ビットに割り当てること、
　及び、グループセット情報(Gb5,Gy2,2)により、エラー確率が５番目に良い符号ビットグループGb5の符号ビットの２ビットを、エラー確率が２番目に良いシンボルビットグループGy2のシンボルビットの２ビットに割り当てること
　が規定されている。
　図８４は、図８３の割り当てルールに従った符号ビットの入れ替えの例を示している。
　すなわち、図８４のＡは、LDPC符号が、符号長Nが16200ビットで、符号化率が4/15の携帯用LDPC符号であり、さらに、変調方式が64QAMで、倍数bが2である場合の、図８３の割り当てルールに従った符号ビットの入れ替えの第１の例を示している。
　LDPC符号が、符号長Nが16200ビットで、符号化率が4/15の携帯用LDPC符号であり、さらに、変調方式が64QAMで、倍数bが2である場合、デマルチプレクサ２５では、カラム方向×ロウ方向が(16200/(6×2))×(6×2)ビットのメモリ３１に書き込まれた符号ビットが、ロウ方向に、6×2(=mb)ビット単位で読み出され、入れ替え部３２（図１８、図１９）に供給される。
　入れ替え部３２は、図８３の割り当てルールに従い、メモリ３１から読み出される6×2(=mb)ビットの符号ビットb0ないしb11を、例えば、図８４のＡに示すように、2(=b)個のシンボルの6×2(=mb)ビットのシンボルビットy0ないしy11に割り当てるように、6×2(=mb)ビットの符号ビットb0ないしb11を入れ替える。
　すなわち、入れ替え部３２は、
　符号ビットb0を、シンボルビットy2に、
　符号ビットb1を、シンボルビットy8に、
　符号ビットb2を、シンボルビットy4に、
　符号ビットb3を、シンボルビットy6に、
　符号ビットb4を、シンボルビットy0に、
　符号ビットb5を、シンボルビットy11に、
　符号ビットb6を、シンボルビットy1に、
　符号ビットb7を、シンボルビットy9に、
　符号ビットb8を、シンボルビットy5に、
　符号ビットb9を、シンボルビットy7に、
　符号ビットb10を、シンボルビットy3に、
　符号ビットb11を、シンボルビットy10に、
　それぞれ割り当てる入れ替えを行う。
　図８４のＢは、LDPC符号が、符号長Nが16200ビットで、符号化率が4/15の携帯用LDPC符号であり、さらに、変調方式が64QAMで、倍数bが2である場合の、図８３の割り当てルールに従った符号ビットの入れ替えの第２の例を示している。
　図８４のＢによれば、入れ替え部３２は、図８３の割り当てルールに従い、メモリ３１から読み出される6×2(=mb)ビットの符号ビットb0ないしb11について、
　符号ビットb0を、シンボルビットy2に、
　符号ビットb1を、シンボルビットy3に、
　符号ビットb2を、シンボルビットy4に、
　符号ビットb3を、シンボルビットy0に、
　符号ビットb4を、シンボルビットy1に、
　符号ビットb5を、シンボルビットy5に、
　符号ビットb6を、シンボルビットy6に、
　符号ビットb7を、シンボルビットy9に、
　符号ビットb8を、シンボルビットy11に、
　符号ビットb9を、シンボルビットy7に、
　符号ビットb10を、シンボルビットy8に、
　符号ビットb11を、シンボルビットy10に、
　それぞれ割り当てる入れ替えを行う。
　図８５は、LDPC符号が、符号長Nが16200ビットで、符号化率が1/3の携帯用LDPC符号であり、さらに、変調方式が64QAMで、倍数bが2である場合の、符号ビットグループとシンボルビットグループとを示している。
　この場合、メモリ３１から読み出される6×2(=mb)ビットの符号ビットは、エラー確率の違いに応じて、図８５のＡに示すように、５個の符号ビットグループGb1,Gb2,Gb3,Gb4,Gb5にグループ分けすることができる。
　図８５のＡでは、符号ビットグループGb1には、符号ビットb0が、符号ビットグループGb2には、符号ビットb1が、符号ビットグループGb3には、符号ビットb2が、符号ビットグループGb4には、符号ビットb3が、符号ビットグループGb5には、符号ビットb4ないしb11が、それぞれ属する。
　変調方式が64QAMで、倍数bが2である場合、6×2(=mb)ビットのシンボルビットは、エラー確率の違いに応じて、図８５のＢに示すように、３個のシンボルビットグループGy1,Gy2,Gy3にグループ分けすることができる。
　図８５のＢでは、図７９のＢと同様に、シンボルビットグループGy1には、シンボルビットy0,y1,y6,y7が、シンボルビットグループGy2には、シンボルビットy2,y3,y8,y9が、シンボルビットグループGy3には、シンボルビットy4,y5,y10,y11が、それぞれ属する。
　図８６は、LDPC符号が、符号長Nが16200ビットで、符号化率が1/3の携帯用LDPC符号であり、さらに、変調方式が64QAMで、倍数bが2である場合の、割り当てルールを示している。
　図８６の割り当てルールでは、グループセット情報(Gb1,Gy2,1),(Gb2,Gy2,1),(Gb3,Gy3,1),(Gb4,Gy1,1),(Gb5,Gy1,3),(Gb5,Gy3,3),(Gb5,Gy2,2)が規定されている。
　すなわち、図８６の割り当てルールでは、
　グループセット情報(Gb1,Gy2,1)により、エラー確率が１番目に良い符号ビットグループGb1の符号ビットの１ビットを、エラー確率が２番目に良いシンボルビットグループGy2のシンボルビットの１ビットに割り当てること、
　グループセット情報(Gb2,Gy2,1)により、エラー確率が２番目に良い符号ビットグループGb2の符号ビットの１ビットを、エラー確率が２番目に良いシンボルビットグループGy2のシンボルビットの１ビットに割り当てること、
　グループセット情報(Gb3,Gy3,1)により、エラー確率が３番目に良い符号ビットグループGb3の符号ビットの１ビットを、エラー確率が３番目に良いシンボルビットグループGy3のシンボルビットの１ビットに割り当てること、
　グループセット情報(Gb4,Gy1,1)により、エラー確率が４番目に良い符号ビットグループGb4の符号ビットの１ビットを、エラー確率が１番目に良いシンボルビットグループGy1のシンボルビットの１ビットに割り当てること、
　グループセット情報(Gb5,Gy1,3)により、エラー確率が５番目に良い符号ビットグループGb5の符号ビットの３ビットを、エラー確率が１番目に良いシンボルビットグループGy1のシンボルビットの３ビットに割り当てること、
　グループセット情報(Gb5,Gy3,3)により、エラー確率が５番目に良い符号ビットグループGb5の符号ビットの３ビットを、エラー確率が３番目に良いシンボルビットグループGy3のシンボルビットの３ビットに割り当てること、
　及び、グループセット情報(Gb5,Gy2,2)により、エラー確率が５番目に良い符号ビットグループGb5の符号ビットの２ビットを、エラー確率が２番目に良いシンボルビットグループGy2のシンボルビットの２ビットに割り当てること
　が規定されている。
　図８７は、図８６の割り当てルールに従った符号ビットの入れ替えの例を示している。
　すなわち、図８７のＡは、LDPC符号が、符号長Nが16200ビットで、符号化率が1/3の携帯用LDPC符号であり、さらに、変調方式が64QAMで、倍数bが2である場合の、図８６の割り当てルールに従った符号ビットの入れ替えの第１の例を示している。
　LDPC符号が、符号長Nが16200ビットで、符号化率が1/3の携帯用LDPC符号であり、さらに、変調方式が64QAMで、倍数bが2である場合、デマルチプレクサ２５では、カラム方向×ロウ方向が(16200/(6×2))×(6×2)ビットのメモリ３１に書き込まれた符号ビットが、ロウ方向に、6×2(=mb)ビット単位で読み出され、入れ替え部３２（図１８、図１９）に供給される。
　入れ替え部３２は、図８６の割り当てルールに従い、メモリ３１から読み出される6×2(=mb)ビットの符号ビットb0ないしb11を、例えば、図８７のＡに示すように、2(=b)個のシンボルの6×2(=mb)ビットのシンボルビットy0ないしy11に割り当てるように、6×2(=mb)ビットの符号ビットb0ないしb11を入れ替える。
　すなわち、入れ替え部３２は、
　符号ビットb0を、シンボルビットy2に、
　符号ビットb1を、シンボルビットy8に、
　符号ビットb2を、シンボルビットy4に、
　符号ビットb3を、シンボルビットy6に、
　符号ビットb4を、シンボルビットy0に、
　符号ビットb5を、シンボルビットy11に、
　符号ビットb6を、シンボルビットy1に、
　符号ビットb7を、シンボルビットy9に、
　符号ビットb8を、シンボルビットy5に、
　符号ビットb9を、シンボルビットy7に、
　符号ビットb10を、シンボルビットy3に、
　符号ビットb11を、シンボルビットy10に、
　それぞれ割り当てる入れ替えを行う。
　図８７のＢは、LDPC符号が、符号長Nが16200ビットで、符号化率が1/3の携帯用LDPC符号であり、さらに、変調方式が64QAMで、倍数bが2である場合の、図８６の割り当てルールに従った符号ビットの入れ替えの第２の例を示している。
　図８７のＢによれば、入れ替え部３２は、図８６の割り当てルールに従い、メモリ３１から読み出される6×2(=mb)ビットの符号ビットb0ないしb11について、
　符号ビットb0を、シンボルビットy2に、
　符号ビットb1を、シンボルビットy3に、
　符号ビットb2を、シンボルビットy4に、
　符号ビットb3を、シンボルビットy0に、
　符号ビットb4を、シンボルビットy1に、
　符号ビットb5を、シンボルビットy5に、
　符号ビットb6を、シンボルビットy6に、
　符号ビットb7を、シンボルビットy9に、
　符号ビットb8を、シンボルビットy11に、
　符号ビットb9を、シンボルビットy7に、
　符号ビットb10を、シンボルビットy8に、
　符号ビットb11を、シンボルビットy10に、
　それぞれ割り当てる入れ替えを行う。
　図８８は、LDPC符号が、符号長Nが16200ビットで、符号化率が2/5の携帯用LDPC符号であり、さらに、変調方式が64QAMで、倍数bが2である場合の、符号ビットグループとシンボルビットグループとを示している。
　この場合、メモリ３１から読み出される6×2(=mb)ビットの符号ビットは、エラー確率の違いに応じて、図８８のＡに示すように、５個の符号ビットグループGb1,Gb2,Gb3,Gb4,Gb5にグループ分けすることができる。
　図８８のＡでは、符号ビットグループGb1には、符号ビットb0が、符号ビットグループGb2には、符号ビットb1及びb2が、符号ビットグループGb3には、符号ビットb3が、符号ビットグループGb4には、符号ビットb4が、符号ビットグループGb5には、符号ビットb5ないしb11が、それぞれ属する。
　変調方式が64QAMで、倍数bが2である場合、6×2(=mb)ビットのシンボルビットは、エラー確率の違いに応じて、図８８のＢに示すように、３個のシンボルビットグループGy1,Gy2,Gy3にグループ分けすることができる。
　図８８のＢでは、図７９のＢと同様に、シンボルビットグループGy1には、シンボルビットy0,y1,y6,y7が、シンボルビットグループGy2には、シンボルビットy2,y3,y8,y9が、シンボルビットグループGy3には、シンボルビットy4,y5,y10,y11が、それぞれ属する。
　図８９は、LDPC符号が、符号長Nが16200ビットで、符号化率が2/5の携帯用LDPC符号であり、さらに、変調方式が64QAMで、倍数bが2である場合の、割り当てルールを示している。
　図８９の割り当てルールでは、グループセット情報(Gb1,Gy2,1),(Gb2,Gy2,1),(Gb2,Gy3,1),(Gb3,Gy3,1),(Gb4,Gy1,1),(Gb5,Gy3,2),(Gb5,Gy1,3),(Gb5,Gy2,2)が規定されている。
　すなわち、図８９の割り当てルールでは、
　グループセット情報(Gb1,Gy2,1)により、エラー確率が１番目に良い符号ビットグループGb1の符号ビットの１ビットを、エラー確率が２番目に良いシンボルビットグループGy2のシンボルビットの１ビットに割り当てること、
　グループセット情報(Gb2,Gy2,1)により、エラー確率が２番目に良い符号ビットグループGb2の符号ビットの１ビットを、エラー確率が２番目に良いシンボルビットグループGy2のシンボルビットの１ビットに割り当てること、
　グループセット情報(Gb2,Gy3,1)により、エラー確率が２番目に良い符号ビットグループGb2の符号ビットの１ビットを、エラー確率が３番目に良いシンボルビットグループGy3のシンボルビットの１ビットに割り当てること、
　グループセット情報(Gb3,Gy3,1)により、エラー確率が３番目に良い符号ビットグループGb3の符号ビットの１ビットを、エラー確率が３番目に良いシンボルビットグループGy3のシンボルビットの１ビットに割り当てること、
　グループセット情報(Gb4,Gy1,1)により、エラー確率が４番目に良い符号ビットグループGb4の符号ビットの１ビットを、エラー確率が１番目に良いシンボルビットグループGy1のシンボルビットの１ビットに割り当てること、
　グループセット情報(Gb5,Gy3,2)により、エラー確率が５番目に良い符号ビットグループGb5の符号ビットの２ビットを、エラー確率が３番目に良いシンボルビットグループGy3のシンボルビットの２ビットに割り当てること、
　グループセット情報(Gb5,Gy1,3)により、エラー確率が５番目に良い符号ビットグループGb5の符号ビットの３ビットを、エラー確率が１番目に良いシンボルビットグループGy1のシンボルビットの３ビットに割り当てること、
　及び、グループセット情報(Gb5,Gy2,2)により、エラー確率が５番目に良い符号ビットグループGb5の符号ビットの２ビットを、エラー確率が２番目に良いシンボルビットグループGy2のシンボルビットの２ビットに割り当てること
　が規定されている。
　図９０は、図８９の割り当てルールに従った符号ビットの入れ替えの例を示している。
　すなわち、図９０のＡは、LDPC符号が、符号長Nが16200ビットで、符号化率が2/5の携帯用LDPC符号であり、さらに、変調方式が64QAMで、倍数bが2である場合の、図８９の割り当てルールに従った符号ビットの入れ替えの第１の例を示している。
　LDPC符号が、符号長Nが16200ビットで、符号化率が2/5の携帯用LDPC符号であり、さらに、変調方式が64QAMで、倍数bが2である場合、デマルチプレクサ２５では、カラム方向×ロウ方向が(16200/(6×2))×(6×2)ビットのメモリ３１に書き込まれた符号ビットが、ロウ方向に、6×2(=mb)ビット単位で読み出され、入れ替え部３２（図１８、図１９）に供給される。
　入れ替え部３２は、図８９の割り当てルールに従い、メモリ３１から読み出される6×2(=mb)ビットの符号ビットb0ないしb11を、例えば、図９０のＡに示すように、2(=b)個のシンボルの6×2(=mb)ビットのシンボルビットy0ないしy11に割り当てるように、6×2(=mb)ビットの符号ビットb0ないしb11を入れ替える。
　すなわち、入れ替え部３２は、
　符号ビットb0を、シンボルビットy2に、
　符号ビットb1を、シンボルビットy8に、
　符号ビットb2を、シンボルビットy4に、
　符号ビットb3を、シンボルビットy11に、
　符号ビットb4を、シンボルビットy0に、
　符号ビットb5を、シンボルビットy10に、
　符号ビットb6を、シンボルビットy1に、
　符号ビットb7を、シンボルビットy9に、
　符号ビットb8を、シンボルビットy5に、
　符号ビットb9を、シンボルビットy7に、
　符号ビットb10を、シンボルビットy3に、
　符号ビットb11を、シンボルビットy6に、
　それぞれ割り当てる入れ替えを行う。
　図９０のＢは、LDPC符号が、符号長Nが16200ビットで、符号化率が2/5の携帯用LDPC符号であり、さらに、変調方式が64QAMで、倍数bが2である場合の、図８９の割り当てルールに従った符号ビットの入れ替えの第２の例を示している。
　図９０のＢによれば、入れ替え部３２は、図８９の割り当てルールに従い、メモリ３１から読み出される6×2(=mb)ビットの符号ビットb0ないしb11について、
　符号ビットb0を、シンボルビットy2に、
　符号ビットb1を、シンボルビットy3に、
　符号ビットb2を、シンボルビットy4に、
　符号ビットb3を、シンボルビットy10に、
　符号ビットb4を、シンボルビットy0に、
　符号ビットb5を、シンボルビットy11に、
　符号ビットb6を、シンボルビットy1に、
　符号ビットb7を、シンボルビットy9に、
　符号ビットb8を、シンボルビットy5に、
　符号ビットb9を、シンボルビットy6に、
　符号ビットb10を、シンボルビットy8に、
　符号ビットb11を、シンボルビットy7に、
　それぞれ割り当てる入れ替えを行う。
　図９１は、LDPC符号が、符号長Nが16200ビットで、符号化率が4/9の携帯用LDPC符号であり、さらに、変調方式が64QAMで、倍数bが2である場合の、符号ビットグループとシンボルビットグループとを示している。
　この場合、メモリ３１から読み出される6×2(=mb)ビットの符号ビットは、エラー確率の違いに応じて、図９１のＡに示すように、６個の符号ビットグループGb1,Gb2,Gb3,Gb4,Gb5,Gb6にグループ分けすることができる。
　図９１のＡでは、符号ビットグループGb1には、符号ビットb0が、符号ビットグループGb2には、符号ビットb1が、符号ビットグループGb3には、符号ビットb2が、符号ビットグループGb4には、符号ビットb3及びb4が、符号ビットグループGb5には、符号ビットb5が、符号ビットグループGb6には、符号ビットb6ないしb11が、それぞれ属する。
　変調方式が64QAMで、倍数bが2である場合、6×2(=mb)ビットのシンボルビットは、エラー確率の違いに応じて、図９１のＢに示すように、３個のシンボルビットグループGy1,Gy2,Gy3にグループ分けすることができる。
　図９１のＢでは、図７９のＢと同様に、シンボルビットグループGy1には、シンボルビットy0,y1,y6,y7が、シンボルビットグループGy2には、シンボルビットy2,y3,y8,y9が、シンボルビットグループGy3には、シンボルビットy4,y5,y10,y11が、それぞれ属する。
　図９２は、LDPC符号が、符号長Nが16200ビットで、符号化率が4/9の携帯用LDPC符号であり、さらに、変調方式が64QAMで、倍数bが2である場合の、割り当てルールを示している。
　図９２の割り当てルールでは、グループセット情報(Gb1,Gy2,1),(Gb2,Gy2,1),(Gb3,Gy3,1),(Gb4,Gy3,1),(Gb4,Gy1,1),(Gb5,Gy3,1),(Gb6,Gy1,3),(Gb6,Gy2,2),(Gb6,Gy3,1)が規定されている。　
　すなわち、図９２の割り当てルールでは、
　グループセット情報(Gb1,Gy2,1)により、エラー確率が１番目に良い符号ビットグループGb1の符号ビットの１ビットを、エラー確率が２番目に良いシンボルビットグループGy2のシンボルビットの１ビットに割り当てること、
　グループセット情報(Gb2,Gy2,1)により、エラー確率が２番目に良い符号ビットグループGb2の符号ビットの１ビットを、エラー確率が２番目に良いシンボルビットグループGy2のシンボルビットの１ビットに割り当てること、
　グループセット情報(Gb3,Gy3,1)により、エラー確率が３番目に良い符号ビットグループGb3の符号ビットの１ビットを、エラー確率が３番目に良いシンボルビットグループGy3のシンボルビットの１ビットに割り当てること、
　グループセット情報(Gb4,Gy3,1)により、エラー確率が４番目に良い符号ビットグループGb4の符号ビットの１ビットを、エラー確率が３番目に良いシンボルビットグループGy3のシンボルビットの１ビットに割り当てること、
　グループセット情報(Gb4,Gy1,1)により、エラー確率が４番目に良い符号ビットグループGb4の符号ビットの１ビットを、エラー確率が１番目に良いシンボルビットグループGy1のシンボルビットの１ビットに割り当てること、
　グループセット情報(Gb5,Gy3,1)により、エラー確率が５番目に良い符号ビットグループGb5の符号ビットの１ビットを、エラー確率が３番目に良いシンボルビットグループGy3のシンボルビットの１ビットに割り当てること、
　グループセット情報(Gb6,Gy1,3)により、エラー確率が６番目に良い符号ビットグループGb6の符号ビットの３ビットを、エラー確率が１番目に良いシンボルビットグループGy1のシンボルビットの３ビットに割り当てること、
　グループセット情報(Gb6,Gy2,2)により、エラー確率が６番目に良い符号ビットグループGb6の符号ビットの２ビットを、エラー確率が２番目に良いシンボルビットグループGy2のシンボルビットの２ビットに割り当てること、
　及び、グループセット情報(Gb6,Gy3,1)により、エラー確率が６番目に良い符号ビットグループGb6の符号ビットの１ビットを、エラー確率が３番目に良いシンボルビットグループGy3のシンボルビットの１ビットに割り当てること
　が規定されている。
　図９３は、図９２の割り当てルールに従った符号ビットの入れ替えの例を示している。
　すなわち、図９３のＡは、LDPC符号が、符号長Nが16200ビットで、符号化率が4/9の携帯用LDPC符号であり、さらに、変調方式が64QAMで、倍数bが2である場合の、図９２の割り当てルールに従った符号ビットの入れ替えの第１の例を示している。
　LDPC符号が、符号長Nが16200ビットで、符号化率が4/9の携帯用LDPC符号であり、さらに、変調方式が64QAMで、倍数bが2である場合、デマルチプレクサ２５では、カラム方向×ロウ方向が(16200/(6×2))×(6×2)ビットのメモリ３１に書き込まれた符号ビットが、ロウ方向に、6×2(=mb)ビット単位で読み出され、入れ替え部３２（図１８、図１９）に供給される。
　入れ替え部３２は、図９２の割り当てルールに従い、メモリ３１から読み出される6×2(=mb)ビットの符号ビットb0ないしb11を、例えば、図９３のＡに示すように、2(=b)個のシンボルの6×2(=mb)ビットのシンボルビットy0ないしy11に割り当てるように、6×2(=mb)ビットの符号ビットb0ないしb11を入れ替える。
　すなわち、入れ替え部３２は、
　符号ビットb0を、シンボルビットy2に、
　符号ビットb1を、シンボルビットy8に、
　符号ビットb2を、シンボルビットy4に、
　符号ビットb3を、シンボルビットy11に、
　符号ビットb4を、シンボルビットy0に、
　符号ビットb5を、シンボルビットy10に、
　符号ビットb6を、シンボルビットy1に、
　符号ビットb7を、シンボルビットy9に、
　符号ビットb8を、シンボルビットy5に、
　符号ビットb9を、シンボルビットy7に、
　符号ビットb10を、シンボルビットy3に、
　符号ビットb11を、シンボルビットy6に、
　それぞれ割り当てる入れ替えを行う。
　図９３のＢは、LDPC符号が、符号長Nが16200ビットで、符号化率が4/9の携帯用LDPC符号であり、さらに、変調方式が64QAMで、倍数bが2である場合の、図９２の割り当てルールに従った符号ビットの入れ替えの第２の例を示している。
　図９３のＢによれば、入れ替え部３２は、図９２の割り当てルールに従い、メモリ３１から読み出される6×2(=mb)ビットの符号ビットb0ないしb11について、
　符号ビットb0を、シンボルビットy2に、
　符号ビットb1を、シンボルビットy3に、
　符号ビットb2を、シンボルビットy4に、
　符号ビットb3を、シンボルビットy10に、
　符号ビットb4を、シンボルビットy0に、
　符号ビットb5を、シンボルビットy11に、
　符号ビットb6を、シンボルビットy1に、
　符号ビットb7を、シンボルビットy9に、
　符号ビットb8を、シンボルビットy5に、
　符号ビットb9を、シンボルビットy6に、
　符号ビットb10を、シンボルビットy8に、
　符号ビットb11を、シンボルビットy7に、
　それぞれ割り当てる入れ替えを行う。
　図９４は、LDPC符号が、符号長Nが16200ビットで、符号化率が7/15の携帯用LDPC符号であり、さらに、変調方式が64QAMで、倍数bが2である場合の、符号ビットグループとシンボルビットグループとを示している。
　この場合、メモリ３１から読み出される6×2(=mb)ビットの符号ビットは、エラー確率の違いに応じて、図９４のＡに示すように、７個の符号ビットグループGb1,Gb2,Gb3,Gb4,Gb5,Gb6,Gb7にグループ分けすることができる。
　図９４のＡでは、符号ビットグループGb1には、符号ビットb0が、符号ビットグループGb2には、符号ビットb1が、符号ビットグループGb3には、符号ビットb2が、符号ビットグループGb4には、符号ビットb3が、符号ビットグループGb5には、符号ビットb4が、符号ビットグループGb6には、符号ビットb5が、符号ビットグループGb7には、符号ビットb6ないしb11が、それぞれ属する。
　変調方式が64QAMで、倍数bが2である場合、6×2(=mb)ビットのシンボルビットは、エラー確率の違いに応じて、図９４のＢに示すように、３個のシンボルビットグループGy1,Gy2,Gy3にグループ分けすることができる。
　図９４のＢでは、図７９のＢと同様に、シンボルビットグループGy1には、シンボルビットy0,y1,y6,y7が、シンボルビットグループGy2には、シンボルビットy2,y3,y8,y9が、シンボルビットグループGy3には、シンボルビットy4,y5,y10,y11が、それぞれ属する。
　図９５は、LDPC符号が、符号長Nが16200ビットで、符号化率が7/15の携帯用LDPC符号であり、さらに、変調方式が64QAMで、倍数bが2である場合の、割り当てルールを示している。
　図９５の割り当てルールでは、グループセット情報(Gb1,Gy2,1),(Gb2,Gy2,1),(Gb3,Gy3,1),(Gb4,Gy3,1),(Gb5,Gy1,1),(Gb6,Gy3,1),(Gb7,Gy1,3),(Gb7,Gy2,2),(Gb7,Gy3,1)が規定されている。
　すなわち、図９５の割り当てルールでは、
　グループセット情報(Gb1,Gy2,1)により、エラー確率が１番目に良い符号ビットグループGb1の符号ビットの１ビットを、エラー確率が２番目に良いシンボルビットグループGy2のシンボルビットの１ビットに割り当てること、
　グループセット情報(Gb2,Gy2,1)により、エラー確率が２番目に良い符号ビットグループGb2の符号ビットの１ビットを、エラー確率が２番目に良いシンボルビットグループGy2のシンボルビットの１ビットに割り当てること、
　グループセット情報(Gb3,Gy3,1)により、エラー確率が３番目に良い符号ビットグループGb3の符号ビットの１ビットを、エラー確率が３番目に良いシンボルビットグループGy3のシンボルビットの１ビットに割り当てること、
　グループセット情報(Gb4,Gy3,1)により、エラー確率が４番目に良い符号ビットグループGb4の符号ビットの１ビットを、エラー確率が３番目に良いシンボルビットグループGy3のシンボルビットの１ビットに割り当てること、
　グループセット情報(Gb5,Gy1,1)により、エラー確率が５番目に良い符号ビットグループGb5の符号ビットの１ビットを、エラー確率が１番目に良いシンボルビットグループGy1のシンボルビットの１ビットに割り当てること、
　グループセット情報(Gb6,Gy3,1)により、エラー確率が６番目に良い符号ビットグループGb6の符号ビットの１ビットを、エラー確率が３番目に良いシンボルビットグループGy3のシンボルビットの１ビットに割り当てること、
　グループセット情報(Gb7,Gy1,3)により、エラー確率が７番目に良い符号ビットグループGb7の符号ビットの３ビットを、エラー確率が１番目に良いシンボルビットグループGy1のシンボルビットの３ビットに割り当てること、
　グループセット情報(Gb7,Gy2,2)により、エラー確率が７番目に良い符号ビットグループGb7の符号ビットの２ビットを、エラー確率が２番目に良いシンボルビットグループGy2のシンボルビットの２ビットに割り当てること、
　及び、グループセット情報(Gb7,Gy3,1)により、エラー確率が７番目に良い符号ビットグループGb7の符号ビットの１ビットを、エラー確率が３番目に良いシンボルビットグループGy3のシンボルビットの１ビットに割り当てること
　が規定されている。
　図９６は、図９５の割り当てルールに従った符号ビットの入れ替えの例を示している。
　すなわち、図９６のＡは、LDPC符号が、符号長Nが16200ビットで、符号化率が7/15の携帯用LDPC符号であり、さらに、変調方式が64QAMで、倍数bが2である場合の、図９５の割り当てルールに従った符号ビットの入れ替えの第１の例を示している。
　LDPC符号が、符号長Nが16200ビットで、符号化率が7/15の携帯用LDPC符号であり、さらに、変調方式が64QAMで、倍数bが2である場合、デマルチプレクサ２５では、カラム方向×ロウ方向が(16200/(6×2))×(6×2)ビットのメモリ３１に書き込まれた符号ビットが、ロウ方向に、6×2(=mb)ビット単位で読み出され、入れ替え部３２（図１８、図１９）に供給される。
　入れ替え部３２は、図９５の割り当てルールに従い、メモリ３１から読み出される6×2(=mb)ビットの符号ビットb0ないしb11を、例えば、図９６のＡに示すように、2(=b)個のシンボルの6×2(=mb)ビットのシンボルビットy0ないしy11に割り当てるように、6×2(=mb)ビットの符号ビットb0ないしb11を入れ替える。
　すなわち、入れ替え部３２は、
　符号ビットb0を、シンボルビットy2に、
　符号ビットb1を、シンボルビットy8に、
　符号ビットb2を、シンボルビットy4に、
　符号ビットb3を、シンボルビットy11に、
　符号ビットb4を、シンボルビットy0に、
　符号ビットb5を、シンボルビットy10に、
　符号ビットb6を、シンボルビットy1に、
　符号ビットb7を、シンボルビットy9に、
　符号ビットb8を、シンボルビットy5に、
　符号ビットb9を、シンボルビットy7に、
　符号ビットb10を、シンボルビットy3に、
　符号ビットb11を、シンボルビットy6に、
　それぞれ割り当てる入れ替えを行う。
　図９６のＢは、LDPC符号が、符号長Nが16200ビットで、符号化率が7/15の携帯用LDPC符号であり、さらに、変調方式が64QAMで、倍数bが2である場合の、図９５の割り当てルールに従った符号ビットの入れ替えの第２の例を示している。
　図９６のＢによれば、入れ替え部３２は、図９５の割り当てルールに従い、メモリ３１から読み出される6×2(=mb)ビットの符号ビットb0ないしb11について、
　符号ビットb0を、シンボルビットy2に、
　符号ビットb1を、シンボルビットy3に、
　符号ビットb2を、シンボルビットy4に、
　符号ビットb3を、シンボルビットy10に、
　符号ビットb4を、シンボルビットy0に、
　符号ビットb5を、シンボルビットy11に、
　符号ビットb6を、シンボルビットy1に、
　符号ビットb7を、シンボルビットy9に、
　符号ビットb8を、シンボルビットy5に、
　符号ビットb9を、シンボルビットy6に、
　符号ビットb10を、シンボルビットy8に、
　符号ビットb11を、シンボルビットy7に、
　それぞれ割り当てる入れ替えを行う。
　図９７は、LDPC符号が、符号長Nが16200ビットで、符号化率が8/15の携帯用LDPC符号であり、さらに、変調方式が64QAMで、倍数bが2である場合の、符号ビットグループとシンボルビットグループとを示している。
　この場合、メモリ３１から読み出される6×2(=mb)ビットの符号ビットは、エラー確率の違いに応じて、図９７のＡに示すように、６個の符号ビットグループGb1,Gb2,Gb3,Gb4,Gb5,Gb6にグループ分けすることができる。
　図９７のＡでは、符号ビットグループGb1には、符号ビットb0が、符号ビットグループGb2には、符号ビットb1が、符号ビットグループGb3には、符号ビットb2が、符号ビットグループGb4には、符号ビットb3ないしb5が、符号ビットグループGb5には、符号ビットb6が、符号ビットグループGb6には、符号ビットb7ないしb11が、それぞれ属する。
　変調方式が64QAMで、倍数bが2である場合、6×2(=mb)ビットのシンボルビットは、エラー確率の違いに応じて、図９７のＢに示すように、３個のシンボルビットグループGy1,Gy2,Gy3にグループ分けすることができる。
　図９７のＢでは、図７９のＢと同様に、シンボルビットグループGy1には、シンボルビットy0,y1,y6,y7が、シンボルビットグループGy2には、シンボルビットy2,y3,y8,y9が、シンボルビットグループGy3には、シンボルビットy4,y5,y10,y11が、それぞれ属する。
　図９８は、LDPC符号が、符号長Nが16200ビットで、符号化率が8/15の携帯用LDPC符号であり、さらに、変調方式が64QAMで、倍数bが2である場合の、割り当てルールを示している。
　図９８の割り当てルールでは、グループセット情報(Gb1,Gy2,1),(Gb2,Gy2,1),(Gb3,Gy3,1),(Gb4,Gy1,2),(Gb4,Gy3,1),(Gb5,Gy1,1),(Gb6,Gy2,2),(Gb6,Gy3,2),(Gb6,Gy1,1)が規定されている。
　すなわち、図９８の割り当てルールでは、
　グループセット情報(Gb1,Gy2,1)により、エラー確率が１番目に良い符号ビットグループGb1の符号ビットの１ビットを、エラー確率が２番目に良いシンボルビットグループGy2のシンボルビットの１ビットに割り当てること、
　グループセット情報(Gb2,Gy2,1)により、エラー確率が２番目に良い符号ビットグループGb2の符号ビットの１ビットを、エラー確率が２番目に良いシンボルビットグループGy2のシンボルビットの１ビットに割り当てること、
　グループセット情報(Gb3,Gy3,1)により、エラー確率が３番目に良い符号ビットグループGb3の符号ビットの１ビットを、エラー確率が３番目に良いシンボルビットグループGy3のシンボルビットの１ビットに割り当てること、
　グループセット情報(Gb4,Gy1,2)により、エラー確率が４番目に良い符号ビットグループGb4の符号ビットの２ビットを、エラー確率が１番目に良いシンボルビットグループGy1のシンボルビットの２ビットに割り当てること、
　グループセット情報(Gb4,Gy3,1)により、エラー確率が４番目に良い符号ビットグループGb4の符号ビットの１ビットを、エラー確率が３番目に良いシンボルビットグループGy3のシンボルビットの１ビットに割り当てること、
　グループセット情報(Gb5,Gy1,1)により、エラー確率が５番目に良い符号ビットグループGb5の符号ビットの１ビットを、エラー確率が１番目に良いシンボルビットグループGy1のシンボルビットの１ビットに割り当てること、
　グループセット情報(Gb6,Gy2,2)により、エラー確率が６番目に良い符号ビットグループGb6の符号ビットの２ビットを、エラー確率が２番目に良いシンボルビットグループGy2のシンボルビットの２ビットに割り当てること、
　グループセット情報(Gb6,Gy3,2)により、エラー確率が６番目に良い符号ビットグループGb6の符号ビットの２ビットを、エラー確率が３番目に良いシンボルビットグループGy3のシンボルビットの２ビットに割り当てること、
　及び、グループセット情報(Gb6,Gy1,1)により、エラー確率が６番目に良い符号ビットグループGb6の符号ビットの１ビットを、エラー確率が１番目に良いシンボルビットグループGy1のシンボルビットの１ビットに割り当てること
　が規定されている。
　図９９は、図９８の割り当てルールに従った符号ビットの入れ替えの例を示している。
　すなわち、図９９のＡは、LDPC符号が、符号長Nが16200ビットで、符号化率が8/15の携帯用LDPC符号であり、さらに、変調方式が64QAMで、倍数bが2である場合の、図９８の割り当てルールに従った符号ビットの入れ替えの第１の例を示している。
　LDPC符号が、符号長Nが16200ビットで、符号化率が8/15の携帯用LDPC符号であり、さらに、変調方式が64QAMで、倍数bが2である場合、デマルチプレクサ２５では、カラム方向×ロウ方向が(16200/(6×2))×(6×2)ビットのメモリ３１に書き込まれた符号ビットが、ロウ方向に、6×2(=mb)ビット単位で読み出され、入れ替え部３２（図１８、図１９）に供給される。
　入れ替え部３２は、図９８の割り当てルールに従い、メモリ３１から読み出される6×2(=mb)ビットの符号ビットb0ないしb11を、例えば、図９９のＡに示すように、2(=b)個のシンボルの6×2(=mb)ビットのシンボルビットy0ないしy11に割り当てるように、6×2(=mb)ビットの符号ビットb0ないしb11を入れ替える。
　すなわち、入れ替え部３２は、
　符号ビットb0を、シンボルビットy2に、
　符号ビットb1を、シンボルビットy8に、
　符号ビットb2を、シンボルビットy4に、
　符号ビットb3を、シンボルビットy6に、
　符号ビットb4を、シンボルビットy0に、
　符号ビットb5を、シンボルビットy11に、
　符号ビットb6を、シンボルビットy1に、
　符号ビットb7を、シンボルビットy9に、
　符号ビットb8を、シンボルビットy5に、
　符号ビットb9を、シンボルビットy7に、
　符号ビットb10を、シンボルビットy3に、
　符号ビットb11を、シンボルビットy10に、
　それぞれ割り当てる入れ替えを行う。
　図９９のＢは、LDPC符号が、符号長Nが16200ビットで、符号化率が8/15の携帯用LDPC符号であり、さらに、変調方式が64QAMで、倍数bが2である場合の、図９８の割り当てルールに従った符号ビットの入れ替えの第２の例を示している。
　図９９のＢによれば、入れ替え部３２は、図９８の割り当てルールに従い、メモリ３１から読み出される6×2(=mb)ビットの符号ビットb0ないしb11について、
　符号ビットb0を、シンボルビットy2に、
　符号ビットb1を、シンボルビットy3に、
　符号ビットb2を、シンボルビットy4に、
　符号ビットb3を、シンボルビットy0に、
　符号ビットb4を、シンボルビットy1に、
　符号ビットb5を、シンボルビットy5に、
　符号ビットb6を、シンボルビットy6に、
　符号ビットb7を、シンボルビットy9に、
　符号ビットb8を、シンボルビットy11に、
　符号ビットb9を、シンボルビットy7に、
　符号ビットb10を、シンボルビットy8に、
　符号ビットb11を、シンボルビットy10に、
　それぞれ割り当てる入れ替えを行う。
　図１００は、LDPC符号が、符号長Nが16200ビットで、符号化率が3/5の携帯用LDPC符号であり、さらに、変調方式が64QAMで、倍数bが2である場合の、符号ビットグループとシンボルビットグループとを示している。
　この場合、メモリ３１から読み出される6×2(=mb)ビットの符号ビットは、エラー確率の違いに応じて、図１００のＡに示すように、５個の符号ビットグループGb1,Gb2,Gb3,Gb4,Gb5にグループ分けすることができる。
　図１００のＡでは、符号ビットグループGb1には、符号ビットb0が、符号ビットグループGb2には、符号ビットb1が、符号ビットグループGb3には、符号ビットb2ないしb6が、符号ビットグループGb4には、符号ビットb7が、符号ビットグループGb5には、符号ビットb8ないしb11が、それぞれ属する。
　変調方式が64QAMで、倍数bが2である場合、6×2(=mb)ビットのシンボルビットは、エラー確率の違いに応じて、図１００のＢに示すように、３個のシンボルビットグループGy1,Gy2,Gy3にグループ分けすることができる。
　図１００のＢでは、図７９のＢと同様に、シンボルビットグループGy1には、シンボルビットy0,y1,y6,y7が、シンボルビットグループGy2には、シンボルビットy2,y3,y8,y9が、シンボルビットグループGy3には、シンボルビットy4,y5,y10,y11が、それぞれ属する。
　図１０１は、LDPC符号が、符号長Nが16200ビットで、符号化率が3/5の携帯用LDPC符号であり、さらに、変調方式が64QAMで、倍数bが2である場合の、割り当てルールを示している。
　図１０１の割り当てルールでは、グループセット情報(Gb1,Gy2,1),(Gb2,Gy2,1),(Gb3,Gy3,3),(Gb3,Gy1,2),(Gb4,Gy2,1),(Gb5,Gy3,1),(Gb5,Gy1,2),(Gb5,Gy2,1)が規定されている。
　すなわち、図１０１の割り当てルールでは、
　グループセット情報(Gb1,Gy2,1)により、エラー確率が１番目に良い符号ビットグループGb1の符号ビットの１ビットを、エラー確率が２番目に良いシンボルビットグループGy2のシンボルビットの１ビットに割り当てること、
　グループセット情報(Gb2,Gy2,1)により、エラー確率が２番目に良い符号ビットグループGb2の符号ビットの１ビットを、エラー確率が２番目に良いシンボルビットグループGy2のシンボルビットの１ビットに割り当てること、
　グループセット情報(Gb3,Gy3,3)により、エラー確率が３番目に良い符号ビットグループGb3の符号ビットの３ビットを、エラー確率が３番目に良いシンボルビットグループGy3のシンボルビットの３ビットに割り当てること、
　グループセット情報(Gb3,Gy1,2)により、エラー確率が３番目に良い符号ビットグループGb3の符号ビットの２ビットを、エラー確率が１番目に良いシンボルビットグループGy1のシンボルビットの２ビットに割り当てること、
　グループセット情報(Gb4,Gy2,1)により、エラー確率が４番目に良い符号ビットグループGb4の符号ビットの１ビットを、エラー確率が２番目に良いシンボルビットグループGy2のシンボルビットの１ビットに割り当てること、
　グループセット情報(Gb5,Gy3,1)により、エラー確率が５番目に良い符号ビットグループGb5の符号ビットの１ビットを、エラー確率が３番目に良いシンボルビットグループGy3のシンボルビットの１ビットに割り当てること、
　グループセット情報(Gb5,Gy1,2)により、エラー確率が５番目に良い符号ビットグループGb5の符号ビットの２ビットを、エラー確率が１番目に良いシンボルビットグループGy1のシンボルビットの２ビットに割り当てること、
　及び、グループセット情報(Gb5,Gy2,1)により、エラー確率が５番目に良い符号ビットグループGb5の符号ビットの１ビットを、エラー確率が２番目に良いシンボルビットグループGy2のシンボルビットの１ビットに割り当てること
　が規定されている。
　図１０２は、図１０１の割り当てルールに従った符号ビットの入れ替えの例を示している。
　すなわち、図１０２のＡは、LDPC符号が、符号長Nが16200ビットで、符号化率が3/5の携帯用LDPC符号であり、さらに、変調方式が64QAMで、倍数bが2である場合の、図１０１の割り当てルールに従った符号ビットの入れ替えの第１の例を示している。
　LDPC符号が、符号長Nが16200ビットで、符号化率が3/5の携帯用LDPC符号であり、さらに、変調方式が64QAMで、倍数bが2である場合、デマルチプレクサ２５では、カラム方向×ロウ方向が(16200/(6×2))×(6×2)ビットのメモリ３１に書き込まれた符号ビットが、ロウ方向に、6×2(=mb)ビット単位で読み出され、入れ替え部３２（図１８、図１９）に供給される。
　入れ替え部３２は、図１０１の割り当てルールに従い、メモリ３１から読み出される6×2(=mb)ビットの符号ビットb0ないしb11を、例えば、図１０２のＡに示すように、2(=b)個のシンボルの6×2(=mb)ビットのシンボルビットy0ないしy11に割り当てるように、6×2(=mb)ビットの符号ビットb0ないしb11を入れ替える。
　すなわち、入れ替え部３２は、
　符号ビットb0を、シンボルビットy2に、
　符号ビットb1を、シンボルビットy8に、
　符号ビットb2を、シンボルビットy4に、
　符号ビットb3を、シンボルビットy11に、
　符号ビットb4を、シンボルビットy0に、
　符号ビットb5を、シンボルビットy10に、
　符号ビットb6を、シンボルビットy1に、
　符号ビットb7を、シンボルビットy9に、
　符号ビットb8を、シンボルビットy5に、
　符号ビットb9を、シンボルビットy7に、
　符号ビットb10を、シンボルビットy3に、
　符号ビットb11を、シンボルビットy6に、
　それぞれ割り当てる入れ替えを行う。
　図１０２のＢは、LDPC符号が、符号長Nが16200ビットで、符号化率が3/5の携帯用LDPC符号であり、さらに、変調方式が64QAMで、倍数bが2である場合の、図１０１の割り当てルールに従った符号ビットの入れ替えの第２の例を示している。
　図１０２のＢによれば、入れ替え部３２は、図１０１の割り当てルールに従い、メモリ３１から読み出される6×2(=mb)ビットの符号ビットb0ないしb11について、
　符号ビットb0を、シンボルビットy2に、
　符号ビットb1を、シンボルビットy3に、
　符号ビットb2を、シンボルビットy4に、
　符号ビットb3を、シンボルビットy10に、
　符号ビットb4を、シンボルビットy0に、
　符号ビットb5を、シンボルビットy11に、
　符号ビットb6を、シンボルビットy1に、
　符号ビットb7を、シンボルビットy9に、
　符号ビットb8を、シンボルビットy5に、
　符号ビットb9を、シンボルビットy6に、
　符号ビットb10を、シンボルビットy8に、
　符号ビットb11を、シンボルビットy7に、
　それぞれ割り当てる入れ替えを行う。
　図１０３は、LDPC符号が、符号長Nが16200ビットで、符号化率が2/3の携帯用LDPC符号であり、さらに、変調方式が64QAMで、倍数bが2である場合の、符号ビットグループとシンボルビットグループとを示している。
　この場合、メモリ３１から読み出される6×2(=mb)ビットの符号ビットは、エラー確率の違いに応じて、図１０３のＡに示すように、６個の符号ビットグループGb1,Gb2,Gb3,Gb4,Gb5,Gb6にグループ分けすることができる。
　図１０３のＡでは、符号ビットグループGb1には、符号ビットb0が、符号ビットグループGb2には、符号ビットb1が、符号ビットグループGb3には、符号ビットb2ないしb4が、符号ビットグループGb4には、符号ビットb5が、符号ビットグループGb5には、符号ビットb6及びb7が、符号ビットグループGb6には、符号ビットb8ないしb11が、それぞれ属する。
　変調方式が64QAMで、倍数bが2である場合、6×2(=mb)ビットのシンボルビットは、エラー確率の違いに応じて、図１０３のＢに示すように、３個のシンボルビットグループGy1,Gy2,Gy3にグループ分けすることができる。
　図１０３のＢでは、図７９のＢと同様に、シンボルビットグループGy1には、シンボルビットy0,y1,y6,y7が、シンボルビットグループGy2には、シンボルビットy2,y3,y8,y9が、シンボルビットグループGy3には、シンボルビットy4,y5,y10,y11が、それぞれ属する。
　図１０４は、LDPC符号が、符号長Nが16200ビットで、符号化率が2/3の携帯用LDPC符号であり、さらに、変調方式が64QAMで、倍数bが2である場合の、割り当てルールを示している。
　図１０４の割り当てルールでは、グループセット情報(Gb1,Gy2,1),(Gb2,Gy2,1),(Gb3,Gy3,2),(Gb3,Gy1,1),(Gb4,Gy3,1),(Gb5,Gy1,1),(Gb5,Gy2,1),(Gb6,Gy3,1),(Gb6,Gy1,2),(Gb6,Gy2,1)が規定されている。
　すなわち、図１０４の割り当てルールでは、
　グループセット情報(Gb1,Gy2,1)により、エラー確率が１番目に良い符号ビットグループGb1の符号ビットの１ビットを、エラー確率が２番目に良いシンボルビットグループGy2のシンボルビットの１ビットに割り当てること、
　グループセット情報(Gb2,Gy2,1)により、エラー確率が２番目に良い符号ビットグループGb2の符号ビットの１ビットを、エラー確率が２番目に良いシンボルビットグループGy2のシンボルビットの１ビットに割り当てること、
　グループセット情報(Gb3,Gy3,2)により、エラー確率が３番目に良い符号ビットグループGb3の符号ビットの２ビットを、エラー確率が３番目に良いシンボルビットグループGy3のシンボルビットの２ビットに割り当てること、
　グループセット情報(Gb3,Gy1,1)により、エラー確率が３番目に良い符号ビットグループGb3の符号ビットの１ビットを、エラー確率が１番目に良いシンボルビットグループGy1のシンボルビットの１ビットに割り当てること、
　グループセット情報(Gb4,Gy3,1)により、エラー確率が４番目に良い符号ビットグループGb4の符号ビットの１ビットを、エラー確率が３番目に良いシンボルビットグループGy3のシンボルビットの１ビットに割り当てること、
　グループセット情報(Gb5,Gy1,1)により、エラー確率が５番目に良い符号ビットグループGb5の符号ビットの１ビットを、エラー確率が１番目に良いシンボルビットグループGy1のシンボルビットの１ビットに割り当てること、
　グループセット情報(Gb5,Gy2,1)により、エラー確率が５番目に良い符号ビットグループGb5の符号ビットの１ビットを、エラー確率が２番目に良いシンボルビットグループGy2のシンボルビットの１ビットに割り当てること、
　グループセット情報(Gb6,Gy3,1)により、エラー確率が６番目に良い符号ビットグループGb6の符号ビットの１ビットを、エラー確率が３番目に良いシンボルビットグループGy3のシンボルビットの１ビットに割り当てること、
　グループセット情報(Gb6,Gy1,2)により、エラー確率が６番目に良い符号ビットグループGb6の符号ビットの２ビットを、エラー確率が１番目に良いシンボルビットグループGy1のシンボルビットの２ビットに割り当てること、
　及び、グループセット情報(Gb6,Gy2,1)により、エラー確率が６番目に良い符号ビットグループGb6の符号ビットの１ビットを、エラー確率が２番目に良いシンボルビットグループGy2のシンボルビットの１ビットに割り当てること
　が規定されている。
　図１０５は、図１０４の割り当てルールに従った符号ビットの入れ替えの例を示している。
　すなわち、図１０５のＡは、LDPC符号が、符号長Nが16200ビットで、符号化率が2/3の携帯用LDPC符号であり、さらに、変調方式が64QAMで、倍数bが2である場合の、図１０４の割り当てルールに従った符号ビットの入れ替えの第１の例を示している。
　LDPC符号が、符号長Nが16200ビットで、符号化率が2/3の携帯用LDPC符号であり、さらに、変調方式が64QAMで、倍数bが2である場合、デマルチプレクサ２５では、カラム方向×ロウ方向が(16200/(6×2))×(6×2)ビットのメモリ３１に書き込まれた符号ビットが、ロウ方向に、6×2(=mb)ビット単位で読み出され、入れ替え部３２（図１８、図１９）に供給される。
　入れ替え部３２は、図１０４の割り当てルールに従い、メモリ３１から読み出される6×2(=mb)ビットの符号ビットb0ないしb11を、例えば、図１０５のＡに示すように、2(=b)個のシンボルの6×2(=mb)ビットのシンボルビットy0ないしy11に割り当てるように、6×2(=mb)ビットの符号ビットb0ないしb11を入れ替える。
　すなわち、入れ替え部３２は、
　符号ビットb0を、シンボルビットy2に、
　符号ビットb1を、シンボルビットy8に、
　符号ビットb2を、シンボルビットy4に、
　符号ビットb3を、シンボルビットy11に、
　符号ビットb4を、シンボルビットy0に、
　符号ビットb5を、シンボルビットy10に、
　符号ビットb6を、シンボルビットy1に、
　符号ビットb7を、シンボルビットy9に、
　符号ビットb8を、シンボルビットy5に、
　符号ビットb9を、シンボルビットy7に、
　符号ビットb10を、シンボルビットy3に、
　符号ビットb11を、シンボルビットy6に、
　それぞれ割り当てる入れ替えを行う。
　図１０５のＢは、LDPC符号が、符号長Nが16200ビットで、符号化率が2/3の携帯用LDPC符号であり、さらに、変調方式が64QAMで、倍数bが2である場合の、図１０４の割り当てルールに従った符号ビットの入れ替えの第２の例を示している。
　図１０５のＢによれば、入れ替え部３２は、図１０４の割り当てルールに従い、メモリ３１から読み出される6×2(=mb)ビットの符号ビットb0ないしb11について、
　符号ビットb0を、シンボルビットy2に、
　符号ビットb1を、シンボルビットy3に、
　符号ビットb2を、シンボルビットy4に、
　符号ビットb3を、シンボルビットy10に、
　符号ビットb4を、シンボルビットy0に、
　符号ビットb5を、シンボルビットy11に、
　符号ビットb6を、シンボルビットy1に、
　符号ビットb7を、シンボルビットy9に、
　符号ビットb8を、シンボルビットy5に、
　符号ビットb9を、シンボルビットy6に、
　符号ビットb10を、シンボルビットy8に、
　符号ビットb11を、シンボルビットy7に、
　それぞれ割り当てる入れ替えを行う。
　本件発明者が行ったシミュレーションによれば、新入れ替え方式の入れ替え処理を行った場合には、入れ替え処理を行わない場合に比較して、BERが向上することが確認されており、したがって、新入れ替え方式の入れ替え処理によれば、エラーに対する耐性を向上させることができる。
　ここで、入れ替え部３２による入れ替え処理でのLDPC符号の符号ビットの入れ替え方、すなわち、LDPC符号の符号ビットと、シンボルを表すシンボルビットとの割り当てのパターン（以下、ビット割り当てパターンともいう）としては、符号化率が異なるLDPC符号それぞれについて、そのLDPC符号に専用のビット割り当てパターンを採用することができる。
　しかしながら、符号化率が異なるLDPC符号それぞれについて、そのLDPC符号に専用のビット割り当てパターンを採用すると、多数のビット割り当てパターンを送信装置１１に実装する必要があり、さらに、符号化率が異なる種類のLDPC符号ごとに、ビット割り当てパターンの変更（切り替え）が必要になる。
　一方、図５２ないし図１０５で説明した入れ替え処理によれば、送信装置１１に実装するビット割り当てパターンを少なくすることができる。
　すなわち、変調方式が16QAMである場合には、
　符号化率が1/5，4/15、及び、1/3の携帯用LDPC符号それぞれについては、図５４、図５７、及び、図６０のＡに示した、符号ビットb0ないしb7を、それぞれ、シンボルビットy4,y3,y2,y1,y6,y5,y7,y0に割り当てるビット割り当てパターンを、
　符号化率が2/5，4/9，7/15，8/15，3/5、及び、2/3の携帯用LDPC符号については、図６３、図６６、図６９、図７２、図７５、及び、図７８のＡに示した、符号ビットb0ないしb7を、それぞれ、シンボルビットy0,y2,y6,y3,y4,y1,y5,y7に割り当てるビット割り当てパターンを、
　それぞれ採用することで、送信装置１１には、２パターンのビット割り当てパターンを実装するだけで済む。
　また、変調方式が64QAMである場合には、
　符号化率が1/5,2/5,4/9,7/15,3/5,2/3の携帯用LDPC符号それぞれについては、図８１、図９０、図９３、図９６、図１０２、及び、図１０５のＡに示した、符号ビットb0ないしb11を、それぞれ、シンボルビットy2,y8,y4,y11,y0,y10,y1,y9,y5,y7,y3,y6に割り当てるビット割り当てパターンを、
　符号化率が4/15，1/3，及び、8/15の携帯用LDPC符号それぞれについては、図８４、図８７、及び、図９９のＡに示した、符号ビットb0ないしb11を、それぞれ、シンボルビットy2,y8,y4,y6,y0,y11,y1,y9,y5,y7,y3,y10に割り当てるビット割り当てパターンを、
　それぞれ採用することで、送信装置１１には、２パターンのビット割り当てパターンを実装するだけで済む。
　なお、本実施の形態では、説明の便宜上、デマルチプレクサ２５において、入れ替え部３２が、メモリ３１から読み出された符号ビットを対象として、入れ替え処理を行うようにしたが、入れ替え処理は、メモリ３１に対する符号ビットの書き込みや読み出しを制御することによって行うことができる。
　すなわち、入れ替え処理は、例えば、メモリ３１からの符号ビットの読み出しを、入れ替え後の符号ビットの順番で行うように、符号ビットを読み出すアドレス（読み出しアドレス）を制御することにより行うことができる。
　［受信装置１２の構成例］
　図１０６は、図７の受信装置１２の構成例を示すブロック図である。
　OFDM処理部(OFDM operation)１５１は、送信装置１１（図７）からのOFDM信号を受信し、そのOFDM信号の信号処理を行う。OFDM処理部１５１が信号処理を行うことにより得られるデータ（シンボル）は、フレーム管理部(Frame Management)１５２に供給される。　
　フレーム管理部１５２は、OFDM処理部１５１から供給されるシンボルで構成されるフレームの処理（フレーム解釈）を行い、その結果得られる対象データのシンボルと、制御データのシンボルとを、周波数デインターリーバ(Frequency Deinterleaver)１６１と１５３とに、それぞれ供給する。
　周波数デインターリーバ１５３は、フレーム管理部１５２からのシンボルについて、シンボル単位での周波数デインターリーブを行い、QAMデコーダ(QAM decoder)１５４に供給する。
　QAMデコーダ１５４は、周波数デインターリーバ１５３からのシンボル（信号点に配置されたシンボル）をデマッピング（信号点配置復号）して直交復調し、その結果得られるデータ（LDPC符号）を、LDPCデコーダ(LDPC decoder)１５５に供給する。
　LDPCデコーダ１５５は、QAMデコーダ１５４からのLDPC符号のLDPC復号を行い、その結果得られるLDPC対象データ（ここでは、BCH符号）を、BCHデコーダ(BCH decoder)１５６に供給する。
　BCHデコーダ１５６は、LDPCデコーダ１５５からのLDPC対象データのBCH復号を行い、その結果得られる制御データ（シグナリング）を出力する。
　一方、周波数デインターリーバ１６１は、フレーム管理部１５２からのシンボルについて、シンボル単位での周波数デインターリーブを行い、MISO/MIMOデコーダ(MISO/MIMO decoder)１６２に供給する。
　MISO/MIMOデコーダ１６２は、周波数デインターリーバ１６１からのデータ（シンボル）の時空間復号を行い、時間デインターリーバ(Time Deinterleaver)１６３に供給する。
　時間デインターリーバ１６３は、MISO/MIMOデコーダ１６２からのデータ（シンボル）について、シンボル単位での時間デインターリーブを行い、QAMデコーダ(QAM decoder)１６４に供給する。
　QAMデコーダ１６４は、時間デインターリーバ１６３からのシンボル（信号点に配置されたシンボル）をデマッピング（信号点配置復号）して直交復調し、その結果得られるデータ（シンボル）を、ビットデインターリーバ(Bit Deinterleaver)１６５に供給する。
　ビットデインターリーバ１６５は、QAMデコーダ１６４からのデータ（シンボル）のビットデインターリーブを行い、その結果得られるLDPC符号を、LDPCデコーダ１６６に供給する。
　LDPCデコーダ１６６は、ビットデインターリーバ１６５からのLDPC符号のLDPC復号を行い、その結果得られるLDPC対象データ（ここでは、BCH符号）を、BCHデコーダ１６７に供給する。
　BCHデコーダ１６７は、LDPCデコーダ１５５からのLDPC対象データのBCH復号を行い、その結果得られるデータを、BBデスクランブラ(BB DeScrambler)１６８に供給する。
　BBデスクランブラ１６８は、BCHデコーダ１６７からのデータに、エネルギ逆拡散処理を施し、その結果得られるデータを、ヌル削除部(Null Deletion)１６９に供給する。
　ヌル削除部１６９は、BBデスクランブラ１６８からのデータから、図８のパダー１１２で挿入されたNullを削除し、デマルチプレクサ(Demultiplexer)１７０に供給する。
　デマルチプレクサ１７０は、ヌル削除部１６９からのデータに多重化されている１以上のストリーム（対象データ）それぞれを分離し、アウトプットストリーム(Output stream)として出力する。
　図１０７は、図１０６のビットデインターリーバ１６５の構成例を示すブロック図である。
　ビットデインターリーバ１６５は、マルチプレクサ(MUX)５４、及びカラムツイストデインターリーバ５５から構成され、QAMデコーダ１６４（図１０６）からのシンボルのシンボルビットの（ビット）デインターリーブを行う。
　すなわち、マルチプレクサ５４は、QAMデコーダ１６４からのシンボルのシンボルビットを対象として、図９のデマルチプレクサ２５が行う入れ替え処理に対応する逆入れ替え処理（入れ替え処理の逆の処理）、すなわち、入れ替え処理によって入れ替えられたLDPC符号の符号ビット（シンボルビット）の位置を元の位置に戻す逆入れ替え処理を行い、その結果得られるLDPC符号を、カラムツイストデインターリーバ５５に供給する。
　カラムツイストデインターリーバ５５は、マルチプレクサ５４からのLDPC符号を対象として、図９のカラムツイストインターリーバ２４が行う並び替え処理としてのカラムツイストインターリーブに対応するカラムツイストデインターリーブ（カラムツイストインターリーブの逆の処理）、すなわち、並び替え処理としてのカラムツイストインターリーブによって並びが変更されたLDPC符号の符号ビットを、元の並びに戻す逆並び替え処理としての、例えば、カラムツイストデインターリーブを行う。
　具体的には、カラムツイストデインターリーバ５５は、図２４等に示したメモリ３１と同様に構成される、デインターリーブ用のメモリに対して、LDPC符号の符号ビットを書き込み、さらに読み出すことで、カラムツイストデインターリーブを行う。
　但し、カラムツイストデインターリーバ５５では、符号ビットの書き込みは、メモリ３１からの符号ビットの読み出し時の読み出しアドレスを、書き込みアドレスとして用いて、デインターリーブ用のメモリのロウ方向に行われる。また、符号ビットの読み出しは、メモリ３１への符号ビットの書き込み時の書き込みアドレスを、読み出しアドレスとして用いて、デインターリーブ用のメモリのカラム方向に行われる。
　カラムツイストデインターリーブの結果得られるLDPC符号は、カラムツイストデインターリーバ５５からLDPCデコーダ１６６に供給される。
　ここで、QAMデコーダ１６４から、ビットデインターリーバ１６５に供給されるLDPC符号には、パリティインターリーブ、カラムツイストインターリーブ、及び入れ替え処理が、その順番で施されているが、ビットデインターリーバ１６５では、入れ替え処理に対応する逆入れ替え処理、及び、カラムツイストインターリーブに対応するカラムツイストデインターリーブしか行われず、したがって、パリティインターリーブに対応するパリティデインターリーブ（パリティインターリーブの逆の処理）、すなわち、パリティインターリーブによって並びが変更されたLDPC符号の符号ビットを、元の並びに戻すパリティデインターリーブは、行われない。
　したがって、ビットデインターリーバ１６５（のカラムツイストデインターリーバ５５）から、LDPCデコーダ１６６には、逆入れ替え処理、及び、カラムツイストデインターリーブが行われ、かつ、パリティデインターリーブが行われていないLDPC符号が供給される。
　LDPCデコーダ１６６は、ビットデインターリーバ１６５からのLDPC符号のLDPC復号を、図８のLDPCエンコーダ１１５がLDPC符号化に用いた検査行列Hに対して、パリティインターリーブに相当する列置換を少なくとも行って得られる変換検査行列を用いて行い、その結果得られるデータを、LDPC対象データの復号結果として出力する。
　図１０８は、図１０７のQAMデコーダ１６４、ビットデインターリーバ１６５、及び、LDPCデコーダ１６６が行う処理を説明するフローチャートである。
　ステップＳ１１１において、QAMデコーダ１６４は、時間デインターリーバ１６３からのシンボル（信号点にマッピングされたシンボル）をデマッピングして直交復調し、ビットデインターリーバ１６５に供給して、処理は、ステップＳ１１２に進む。
　ステップＳ１１２では、ビットデインターリーバ１６５は、QAMデコーダ１６４からのシンボルのシンボルビットのデインターリーブ（ビットデインターリーブ）を行って、処理は、ステップＳ１１３に進む。
　すなわち、ステップＳ１１２では、ビットデインターリーバ１６５において、マルチプレクサ５４が、QAMデコーダ１６４からのシンボルのシンボルビットを対象として、逆入れ替え処理を行い、その結果得られるLDPC符号の符号ビットを、カラムツイストデインターリーバ５５に供給する。
　カラムツイストデインターリーバ５５は、マルチプレクサ５４からのLDPC符号を対象として、カラムツイストデインターリーブを行い、その結果得られるLDPC符号を、LDPCデコーダ１６６に供給する。
　ステップＳ１１３では、LDPCデコーダ１６６が、カラムツイストデインターリーバ５５からのLDPC符号のLDPC復号を、図８のLDPCエンコーダ１１５がLDPC符号化に用いた検査行列Hに対して、パリティインターリーブに相当する列置換を少なくとも行って得られる変換検査行列を用いて行い、その結果得られるデータを、LDPC対象データの復号結果として、BCHデコーダ１６７に出力する。
　なお、図１０７でも、図９の場合と同様に、説明の便宜のため、逆入れ替え処理を行うマルチプレクサ５４と、カラムツイストデインターリーブを行うカラムツイストデインターリーバ５５とを、別個に構成するようにしたが、マルチプレクサ５４とカラムツイストデインターリーバ５５とは、一体的に構成することができる。
　また、図９のビットインターリーバ１１６において、カラムツイストインターリーブを行わない場合には、図１０７のビットデインターリーバ１６５において、カラムツイストデインターリーバ５５は、設ける必要がない。
　次に、図１０６のLDPCデコーダ１６６で行われるLDPC復号について、さらに説明する。
　図１０６のLDPCデコーダ１６６では、上述したように、カラムツイストデインターリーバ５５からの、逆入れ替え処理、及び、カラムツイストデインターリーブが行われ、かつ、パリティデインターリーブが行われていないLDPC符号のLDPC復号が、図８のLDPCエンコーダ１１５がLDPC符号化に用いた検査行列Hに対して、パリティインターリーブに相当する列置換を少なくとも行って得られる変換検査行列を用いて行われる。
　ここで、LDPC復号を、変換検査行列を用いて行うことで、回路規模を抑制しつつ、動作周波数を十分実現可能な範囲に抑えることが可能となるLDPC復号が先に提案されている（例えば、特許第4224777号を参照）。
　そこで、まず、図１０９ないし図１１２を参照して、先に提案されている、変換検査行列を用いたLDPC復号について説明する。
　図１０９は、符号長Nが90で、符号化率が2/3のLDPC符号の検査行列Hの例を示している。
　なお、図１０９では（後述する図１１０及び図１１１においても同様）、0を、ピリオド(.)で表現している。　
　図１０９の検査行列Hでは、パリティ行列が階段構造になっている。
　図１１０は、図１０９の検査行列Hに、式（１１）の行置換と、式（１２）の列置換を施して得られる検査行列H'を示している。
　行置換:6s+t+1行目→5t+s+1行目
　　　　　　　　　　　　　　　　　　　　　　　　・・・（１１）
　列置換:6x+y+61列目→5y+x+61列目
　　　　　　　　　　　　　　　　　　　　　　　　・・・（１２）
　但し、式（１１）及び（１２）において、s，t，x，yは、それぞれ、０≦s＜５，０≦t＜６，０≦x＜５，０≦t＜６の範囲の整数である。
　式（１１）の行置換によれば、６で割って余りが１になる１，７，１３，１９，２５行目を、それぞれ、１，２，３，４，５行目に、６で割って余りが２になる２，８，１４，２０，２６行目を、それぞれ、６，７，８，９，１０行目に、という具合に置換が行われる。
　また、式（１２）の列置換によれば、６１列目以降（パリティ行列）に対して、６で割って余りが１になる６１，６７，７３，７９，８５列目を、それぞれ、６１，６２，６３，６４，６５列目に、６で割って余りが２になる６２，６８，７４，８０，８６列目を、それぞれ、６６，６７，６８，６９，７０列目に、という具合に置換が行われる。
　このようにして、図１０９の検査行列Hに対して、行と列の置換を行って得られた行列(matrix)が、図１１０の検査行列H'である。
　ここで、検査行列Hの行置換を行っても、LDPC符号の符号ビットの並びには影響しない。
　また、式（１２）の列置換は、上述の、K+qx+y+1番目の符号ビットを、K+Py+x+1番目の符号ビットの位置にインターリーブするパリティインターリーブの、情報長Kを60と、巡回構造の単位の列数Pを5と、パリティ長M（ここでは、30）の約数q(=M/P)を６と、それぞれしたときのパリティインターリーブに相当する。
　図１１０の検査行列（以下、適宜、変換検査行列という）H'に対して、図１０９の検査行列（以下、適宜、元の検査行列という）HのLDPC符号に、式（１２）と同一の置換を行ったものを乗じると、０ベクトルが出力される。すなわち、元の検査行列HのLDPC符号（１符号語）としての行ベクトルcに、式（１２）の列置換を施して得られる行ベクトルをc'と表すこととすると、検査行列の性質から、HcTは、０ベクトルとなるから、H'c'Tも、当然、０ベクトルとなる。
　以上から、図１１０の変換検査行列H'は、元の検査行列HのLDPC符号cに、式（１２）の列置換を行って得られるLDPC符号c'の検査行列になっている。
　したがって、元の検査行列HのLDPC符号cに、式（１２）の列置換を行い、その列置換後のLDPC符号c'を、図１１０の変換検査行列H'を用いて復号（LDPC復号）し、その復号結果に、式（１２）の列置換の逆置換を施すことで、元の検査行列HのLDPC符号を、その検査行列Hを用いて復号する場合と同様の復号結果を得ることができる。
　図１１１は、５×５の行列の単位に間隔を空けた、図１１０の変換検査行列H'を示している。
　図１１１においては、変換検査行列H'は、５×５の単位行列、その単位行列の１のうち１個以上が０になった行列（以下、適宜、準単位行列という）、単位行列または準単位行列をサイクリックシフト(cyclic shift)した行列（以下、適宜、シフト行列という）、単位行列、準単位行列、またはシフト行列のうちの２以上の和（以下、適宜、和行列という）、５×５の０行列の組合わせで表されている。
　図１１１の変換検査行列H'は、５×５の単位行列、準単位行列、シフト行列、和行列、０行列で構成されているということができる。そこで、変換検査行列H'を構成する、これらの５×５の行列を、以下、適宜、構成行列という。
　P×Pの構成行列で表される検査行列のLDPC符号の復号には、チェックノード演算、及びバリアブルノード演算を、P個同時に行うアーキテクチャ(architecture)を用いることができる。
　図１１２は、そのような復号を行う復号装置の構成例を示すブロック図である。
　すなわち、図１１２は、図１０９の元の検査行列Hに対して、少なくとも、式（１２）の列置換を行って得られる図１１１の変換検査行列H'を用いて、LDPC符号の復号を行う復号装置の構成例を示している。
　図１１２の復号装置は、６つのFIFO３００1ないし３００6からなる枝データ格納用メモリ３００、FIFO３００1ないし３００6を選択するセレクタ３０１、チェックノード計算部３０２、２つのサイクリックシフト回路３０３及び３０８、１８個のFIFO３０４1ないし３０４18からなる枝データ格納用メモリ３０４、FIFO３０４1ないし３０４18を選択するセレクタ３０５、受信データを格納する受信データ用メモリ３０６、バリアブルノード計算部３０７、復号語計算部３０９、受信データ並べ替え部３１０、復号データ並べ替え部３１１からなる。
　まず、枝データ格納用メモリ３００と３０４へのデータの格納方法について説明する。
　枝データ格納用メモリ３００は、図１１１の変換検査行列H'の行数３０を構成行列の行数５で除算した数である６つのFIFO３００1ないし３００6から構成されている。FIFO３００y（ｙ＝１，２，・・・，６）は、複数の段数の記憶領域からなり、各段の記憶領域については、構成行列の行数及び列数である５つの枝に対応するメッセージを同時に読み出すこと、及び、書き込むことができるようになっている。また、FIFO３００yの記憶領域の段数は、図１１１の変換検査行列の行方向の１の数（ハミング重み）の最大数である９になっている。
　FIFO３００1には、図１１１の変換検査行列H'の第１行目から第５行目までの１の位置に対応するデータ（バリアブルノードからのメッセージvi）が、各行共に横方向に詰めた形に（０を無視した形で）格納される。すなわち、第ｊ行第ｉ列を、(j,i)と表すこととすると、FIFO３００1の第１段の記憶領域には、変換検査行列H'の(1,1)から(5,5)の５×５の単位行列の１の位置に対応するデータが格納される。第２段の記憶領域には、変換検査行列H'の(1,21)から(5,25)のシフト行列（５×５の単位行列を右方向に３つだけサイクリックシフトしたシフト行列）の１の位置に対応するデータが格納される。第３から第８段の記憶領域も同様に、変換検査行列H'と対応付けてデータが格納される。そして、第９段の記憶領域には、変換検査行列H'の(1,86)から(5,90)のシフト行列（５×５の単位行列のうちの１行目の１を０に置き換えて１つだけ左にサイクリックシフトしたシフト行列）の１の位置に対応するデータが格納される。
　FIFO３００2には、図１１１の変換検査行列H'の第６行目から第１０行目までの１の位置に対応するデータが格納される。すなわち、FIFO３００2の第１段の記憶領域には、変換検査行列H'の(6,1)から(10,5)の和行列（５×５の単位行列を右に１つだけサイクリックシフトした第１のシフト行列と、右に２つだけサイクリックシフトした第２のシフト行列の和である和行列）を構成する第１のシフト行列の１の位置に対応するデータが格納される。また、第２段の記憶領域には、変換検査行列H'の(6,1)から(10,5)の和行列を構成する第２のシフト行列の１の位置に対応するデータが格納される。
　すなわち、重みが２以上の構成行列については、その構成行列を、重みが１であるP×Pの単位行列、単位行列の要素の１のうち１個以上が０になった準単位行列、又は単位行列もしくは準単位行列をサイクリックシフトしたシフト行列のうちの複数の和の形で表現したときの、その重みが１の単位行列、準単位行列、又はシフト行列の１の位置に対応するデータ（単位行列、準単位行列、又はシフト行列に属する枝に対応するメッセージ）は、同一アドレス（FIFO３００1ないし３００6のうちの同一のFIFO）に格納される。
　以下、第３から第９段の記憶領域についても、変換検査行列H'に対応付けてデータが格納される。
　FIFO３００3ないし３００6も同様に変換検査行列H'に対応付けてデータを格納する。
　枝データ格納用メモリ３０４は、変換検査行列H'の列数９０を、構成行列の列数である５で割った１８個のFIFO３０４1ないし３０４18から構成されている。FIFO３０４x（ｘ＝１，２，・・・，１８）は、複数の段数の記憶領域からなり、各段の記憶領域については、変換構成行列H'の行数及び列数である５つの枝に対応するメッセージを同時に読み出すこと、及び、書き込むことができるようになっている。
　FIFO３０４1には、図１１１の変換検査行列H'の第１列目から第５列目までの１の位置に対応するデータ（チェックノードからのメッセージuj）が、各列共に縦方向に詰めた形に（０を無視した形で）格納される。すなわち、FIFO３０４1の第１段の記憶領域には、変換検査行列H'の(1,1)から(5,5)の５×５の単位行列の１の位置に対応するデータが格納される。第２段の記憶領域には、変換検査行列H'の(6,1)から(10,5)の和行列（５×５の単位行列を右に１つだけサイクリックシフトした第１のシフト行列と、右に２つだけサイクリックシフトした第２のシフト行列との和である和行列）を構成する第１のシフト行列の１の位置に対応するデータが格納される。また、第３段の記憶領域には、変換検査行列H'の(6,1)から(10,5)の和行列を構成する第２のシフト行列の１の位置に対応するデータが格納される。
　すなわち、重みが２以上の構成行列については、その構成行列を、重みが１であるP×Pの単位行列、単位行列の要素の１のうち１個以上が０になった準単位行列、又は単位行列もしくは準単位行列をサイクリックシフトしたシフト行列のうちの複数の和の形で表現したときの、その重みが１の単位行列、準単位行列、又はシフト行列の１の位置に対応するデータ（単位行列、準単位行列、又はシフト行列に属する枝に対応するメッセージ）は、同一アドレス（FIFO３０４1ないし３０４18のうちの同一のFIFO）に格納される。
　以下、第４及び第５段の記憶領域についても、変換検査行列H'に対応付けて、データが格納される。このFIFO３０４1の記憶領域の段数は、変換検査行列H'の第１列から第５列における行方向の１の数（ハミング重み）の最大数である５になっている。
　FIFO３０４2と３０４3も同様に変換検査行列H'に対応付けてデータを格納し、それぞれの長さ（段数）は、５である。FIFO３０４4ないし３０４12も同様に、変換検査行列H'に対応付けてデータを格納し、それぞれの長さは３である。FIFO３０４13ないし３０４18も同様に、変換検査行列H'に対応付けてデータを格納し、それぞれの長さは２である。
　次に、図１１２の復号装置の動作について説明する。
　枝データ格納用メモリ３００は、６つのFIFO３００1ないし３００6からなり、前段のサイクリックシフト回路３０８から供給される５つのメッセージD311が、変換検査行列H'のどの行に属するかの情報（Matrixデータ）D312に従って、データを格納するFIFOを、FIFO３００1ないし３００6の中から選び、選んだFIFOに５つのメッセージD311をまとめて順番に格納していく。また、枝データ格納用メモリ３００は、データを読み出す際には、FIFO３００1から５つのメッセージD3001を順番に読み出し、次段のセレクタ３０１に供給する。枝データ格納用メモリ３００は、FIFO３００1からのメッセージの読み出しの終了後、FIFO３００2ないし３００6からも、順番に、メッセージを読み出し、セレクタ３０１に供給する。
　セレクタ３０１は、セレクト信号D301に従って、FIFO３００1ないし３００6のうちの、現在データが読み出されているFIFOからの５つのメッセージを選択し、メッセージD302として、チェックノード計算部３０２に供給する。
　チェックノード計算部３０２は、５つのチェックノード計算器３０２1ないし３０２5からなり、セレクタ３０１を通して供給されるメッセージD302(D3021ないしD3025)（式（７）のメッセージvi）を用いて、式（７）に従ってチェックノード演算を行い、そのチェックノード演算の結果得られる５つのメッセージD303(D3031ないしD3035)（式（７）のメッセージuj)をサイクリックシフト回路３０３に供給する。
　サイクリックシフト回路３０３は、チェックノード計算部３０２で求められた５つのメッセージD3031ないしD3035を、対応する枝が変換検査行列H'において元となる単位行列を幾つサイクリックシフトしたものであるかの情報（Matrixデータ）D305を元にサイクリックシフトし、その結果をメッセージD304として、枝データ格納用メモリ３０４に供給する。
　枝データ格納用メモリ３０４は、１８個のFIFO３０４1ないし３０４18からなり、前段のサイクリックシフト回路３０３から供給される５つのメッセージD304が変換検査行列H'のどの行に属するかの情報D305に従って、データを格納するFIFOを、FIFO３０４1ないし３０４18の中から選び、選んだFIFOに５つのメッセージD304をまとめて順番に格納していく。また、枝データ格納用メモリ３０４は、データを読み出す際には、FIFO３０４1から５つのメッセージD3061を順番に読み出し、次段のセレクタ３０５に供給する。枝データ格納用メモリ３０４は、FIFO３０４1からのデータの読み出しの終了後、FIFO３０４2ないし３０４18からも、順番に、メッセージを読み出し、セレクタ３０５に供給する。
　セレクタ３０５は、セレクト信号D307に従って、FIFO３０４1ないし３０４18のうちの、現在データが読み出されているFIFOからの５つのメッセージを選択し、メッセージD308として、バリアブルノード計算部３０７と復号語計算部３０９に供給する。
　一方、受信データ並べ替え部３１０は、通信路１３を通して受信したLDPC符号D313を、式（１２）の列置換を行うことにより並べ替え、受信データD314として、受信データ用メモリ３０６に供給する。受信データ用メモリ３０６は、受信データ並べ替え部３１０から供給される受信データD314から、受信LLR（対数尤度比）を計算して記憶し、その受信LLRを５個ずつまとめて受信値D309として、バリアブルノード計算部３０７と復号語計算部３０９に供給する。
　バリアブルノード計算部３０７は、５つのバリアブルノード計算器３０７1ないし３０７5からなり、セレクタ３０５を通して供給されるメッセージD308(D3081ないしD3085)（式（１）のメッセージuj）と、受信データ用メモリ３０６から供給される５つの受信値D309（式（１）の受信値u0i）を用いて、式（１）に従ってバリアブルノード演算を行い、その演算の結果得られるメッセージD310(D3101ないしD3105)（式（１）のメッセージvi）を、サイクリックシフト回路３０８に供給する。
　サイクリックシフト回路３０８は、バリアブルノード計算部３０７で計算されたメッセージD3101ないしD3105を、対応する枝が変換検査行列H'において元となる単位行列を幾つサイクリックシフトしたものであるかの情報を元にサイクリックシフトし、その結果をメッセージD311として、枝データ格納用メモリ３００に供給する。
　以上の動作を１巡することで、LDPC符号の１回の復号を行うことができる。図１１２の復号装置は、所定の回数だけLDPC符号を復号した後、復号語計算部３０９及び復号データ並べ替え部３１１において、最終的な復号結果を求めて出力する。
　すなわち、復号語計算部３０９は、５つの復号語計算器３０９1ないし３０９5からなり、セレクタ３０５が出力する５つのメッセージD308(D3081ないしD3085)（式（５）のメッセージuj）と、受信データ用メモリ３０６から供給される５つの受信値D309（式（５）の受信値u0i）を用い、複数回の復号の最終段として、式（５）に基づいて、復号結果（復号語）を計算して、その結果得られる復号データD315を、復号データ並べ替え部３１１に供給する。
　復号データ並べ替え部３１１は、復号語計算部３０９から供給される復号データD315を対象に、式（１２）の列置換の逆置換を行うことにより、その順序を並べ替え、最終的な復号結果D316として出力する。
以上のように、検査行列（元の検査行列）に対して、行置換と列置換のうちの一方又は両方を施し、P×Pの単位行列、その要素の１のうち１個以上が０になった準単位行列、単位行列もしくは準単位行列をサイクリックシフトしたシフト行列、単位行列、準単位行列、もしくはシフト行列の複数の和である和行列、P×Pの０行列の組合せ、つまり、構成行列の組み合わせで表すことができる検査行列（変換検査行列）に変換することで、LDPC符号の復号を、チェックノード演算とバリアブルノード演算をP個同時に行うアーキテクチャ(architecture)を採用することが可能となり、これにより、ノード演算を、P個同時に行うことで動作周波数を実現可能な範囲に抑えて、多数の繰り返し復号を行うことができる。
　図１０６の受信装置１２を構成するLDPCデコーダ１６６は、図１１２の復号装置と同様に、チェックノード演算とバリアブルノード演算をP個同時に行うことで、LDPC復号を行うようになっている。
　すなわち、いま、説明を簡単にするために、図８の送信装置１１を構成するLDPCエンコーダ１１５が出力するLDPC符号の検査行列が、例えば、図１０９に示した、パリティ行列が階段構造になっている検査行列Hであるとすると、送信装置１１のパリティインターリーバ２３では、K+qx+y+1番目の符号ビットを、K+Py+x+1番目の符号ビットの位置にインターリーブするパリティインターリーブが、情報長Kを60に、巡回構造の単位の列数Pを5に、パリティ長Mの約数q(=M/P)を６に、それぞれして行われる。
　このパリティインターリーブは、上述したように、式（１２）の列置換に相当するから、LDPCデコーダ１６６では、式（１２）の列置換を行う必要がない。
　このため、図１０６の受信装置１２では、上述したように、カラムツイストデインターリーバ５５から、LDPCデコーダ１６６に対して、パリティデインターリーブが行われていないLDPC符号、つまり、式（１２）の列置換が行われた状態のLDPC符号が供給され、LDPCデコーダ１６６では、式（１２）の列置換を行わないことを除けば、図１１２の復号装置と同様の処理が行われる。
　すなわち、図１１３は、図１０６のLDPCデコーダ１６６の構成例を示している。
　図１１３において、LDPCデコーダ１６６は、図１１２の受信データ並べ替え部３１０が設けられていないことを除けば、図１１２の復号装置と同様に構成されており、式（１２）の列置換が行われないことを除いて、図１１２の復号装置と同様の処理を行うため、その説明は省略する。
　以上のように、LDPCデコーダ１６６は、受信データ並べ替え部３１０を設けずに構成することができるので、図１１２の復号装置よりも、規模を削減することができる。
　なお、図１０９ないし図１１３では、説明を簡単にするために、LDPC符号の符号長Nを90と、情報長Kを60と、巡回構造の単位の列数（構成行列の行数及び列数）Pを5と、パリティ長Mの約数q(=M/P)を６と、それぞれしたが、符号長N、情報長K、巡回構造の単位の列数P、及び約数q(=M/P)のそれぞれは、上述した値に限定されるものではない。
　すなわち、図８の送信装置１１において、LDPCエンコーダ１１５が出力するのは、例えば、符号長Nを64800や16200等と、情報長KをN-Pq(=N-M)と、巡回構造の単位の列数Pを360と、約数qをM/Pと、それぞれするLDPC符号であるが、図１１３のLDPCデコーダ１６６は、そのようなLDPC符号を対象として、チェックノード演算とバリアブルノード演算をP個同時に行うことで、LDPC復号を行う場合にも適用可能である。
　図１１４は、図１０７のビットデインターリーバ１６５を構成するマルチプレクサ５４の処理を説明する図である。
　すなわち、図１１４のＡは、マルチプレクサ５４の機能的な構成例を示している。
　マルチプレクサ５４は、逆入れ替え部１００１、及びメモリ１００２から構成される。
　マルチプレクサ５４は、前段のQAMデコーダ１６４から供給されるシンボルのシンボルビットを対象として、送信装置１１のデマルチプレクサ２５が行う入れ替え処理に対応する逆入れ替え処理（入れ替え処理の逆の処理）、すなわち、入れ替え処理によって入れ替えられたLDPC符号の符号ビット（シンボルビット）の位置を元の位置に戻す逆入れ替え処理を行い、その結果得られるLDPC符号を、後段のカラムツイストデインターリーバ５５に供給する。
　すなわち、マルチプレクサ５４において、逆入れ替え部１００１には、（連続する）b個のシンボルの単位で、そのb個のシンボルのmbビットのシンボルビットy0,y1,・・・,ymb-1が供給される。
　逆入れ替え部１００１は、mbビットのシンボルビットy0ないしymb-1を、元のmbビットの符号ビットb0,b1,・・・,bmb-1の並び（送信装置１１側のデマルチプレクサ２５を構成する入れ替え部３２での入れ替えが行われる前の符号ビットb0ないしbmb-1の並び）に戻す逆入れ替えを行い、その結果得られるmbビットの符号ビットb0ないしbmb-1を出力する。
　メモリ１００２は、送信装置１１側のデマルチプレクサ２５を構成するメモリ３１と同様に、ロウ(row)（横）方向にmbビットを記憶するとともに、カラム(column)（縦）方向にN/(mb)ビットを記憶する記憶容量を有する。すなわち、メモリ１００２は、N/(mb)ビットを記憶するmb個のカラムから構成される。
　但し、メモリ１００２では、送信装置１１のデマルチプレクサ２５のメモリ３１からの符号ビットの読み出しが行われる方向に、逆入れ替え部１００１が出力するLDPC符号の符号ビットの書き込みが行われ、メモリ３１への符号ビットの書き込みが行われる方向に、メモリ１００２に書き込まれた符号ビットの読み出しが行われる。
　すなわち、受信装置１２のマルチプレクサ５４では、図１１４のＡに示すように、逆入れ替え部１００１が出力するLDPC符号の符号ビットを、mbビット単位で、ロウ方向に書き込むことが、メモリ１００２の１行目から下の行に向かって順次行われる。
　そして、１符号長分の符号ビットの書き込みが終了すると、マルチプレクサ５４では、メモリ１００２から、符号ビットを、カラム方向に読み出して、後段のカラムツイストデインターリーバ５５に供給する。
　ここで、図１１４Ｂは、メモリ１００２からの符号ビットの読み出しを示す図である。
　マルチプレクサ５４では、LDPC符号の符号ビットを、メモリ１００２を構成するカラムの上から下方向（カラム方向）に読み出すことが、左から右方向のカラムに向かって行われる。
　図１１５は、図１０７のビットデインターリーバ１６５を構成するカラムツイストデインターリーバ５５の処理を説明する図である。
　すなわち、図１１５は、マルチプレクサ５４のメモリ１００２の構成例を示している。
　メモリ１００２は、カラム（縦）方向にmbビットを記憶するとともに、ロウ（横）方向にN/(mb)ビットを記憶する記憶容量を有し、mb個のカラムから構成される。
　カラムツイストデインターリーバ５５は、メモリ１００２に対して、LDPC符号の符号ビットを、ロウ方向に書き込み、カラム方向に読み出すときの読み出し始めの位置を制御することで、カラムツイストデインターリーブを行う。
　すなわち、カラムツイストデインターリーバ５５では、複数のカラムそれぞれについて、符号ビットの読み出しを開始する読み出し始めの位置を、適宜変更することで、カラムツイストインターリーブで並び替えられた符号ビットの並びを、元の並びに戻す逆並び替え処理を行う。
　ここで、図１１５は、図２４で説明した、変調方式が16QAMであり、かつ、倍数bが1である場合の、メモリ１００２の構成例を示している。したがって、１シンボルのビット数mは、４ビットであり、また、メモリ１００２は、４(=mb)個のカラムで構成される。
　カラムツイストデインターリーバ５５は、マルチプレクサ５４に代わり、入れ替え部１００１が出力するLDPC符号の符号ビットのロウ方向への書き込みを、メモリ１００２の１行目から下の行に向かって順次行う。
　そして、１符号長分の符号ビットの書き込みが終了すると、カラムツイストデインターリーバ５５は、符号ビットを、メモリ１００２の上から下方向（カラム方向）に読み出すことを、左から右方向のカラムに向かって行う。
　但し、カラムツイストデインターリーバ５５は、送信装置１１側のカラムツイストインターリーバ２４が符号ビットを書き込む書き始めの位置を、符号ビットの読み出し始めの位置として、メモリ１００２からの符号ビットの読み出しを行う。
　すなわち、各カラムの先頭（一番上）の位置のアドレスを0として、カラム方向の各位置のアドレスを、昇順の整数で表すこととすると、変調方式が16QAMであり、かつ、倍数bが1である場合には、カラムツイストデインターリーバ５５では、最も左のカラムについては、読み出し始めの位置を、アドレスが0の位置とし、（左から）２番目のカラムについては、読み出し始めの位置を、アドレスが2の位置とし、３番目のカラムについては、読み出し始めの位置を、アドレスが4の位置とし、４番目のカラムについては、読み出し始めの位置を、アドレスが7の位置とする。
　なお、読み出し始めの位置が、アドレスが0の位置以外の位置のカラムについては、符号ビットの読み出しを、最も下の位置まで行った後は、先頭（アドレスが0の位置）に戻り、読み出し始めの位置の直前の位置までの読み出しが行われる。そして、その後、次（右）のカラムからの読み出しが行われる。
　以上のようなカラムツイストデインターリーブを行うことにより、カラムツイストインターリーブで並び替えられた符号ビットの並びが、元の並びに戻される。
　図１１６は、図１０６のビットデインターリーバ１６５の他の構成例を示すブロック図である。
　なお、図中、図１０７の場合と対応する部分については、同一の符号を付してあり、以下では、その説明は、適宜省略する。
　すなわち、図１１６のビットデインターリーバ１６５は、パリティデインターリーバ１０１１が新たに設けられている他は、図１０７の場合と同様に構成されている。
　図１１６では、ビットデインターリーバ１６５は、マルチプレクサ(MUX)５４、カラムツイストデインターリーバ５５、及び、パリティデインターリーバ１０１１から構成され、QAMデコーダ１６４からのLDPC符号の符号ビットのビットデインターリーブを行う。
　すなわち、マルチプレクサ５４は、QAMデコーダ１６４からのLDPC符号を対象として、送信装置１１のデマルチプレクサ２５が行う入れ替え処理に対応する逆入れ替え処理（入れ替え処理の逆の処理）、すなわち、入れ替え処理によって入れ替えられた符号ビットの位置を元の位置に戻す逆入れ替え処理を行い、その結果得られるLDPC符号を、カラムツイストデインターリーバ５５に供給する。
　カラムツイストデインターリーバ５５は、マルチプレクサ５４からのLDPC符号を対象として、送信装置１１のカラムツイストインターリーバ２４が行う並び替え処理としてのカラムツイストインターリーブに対応するカラムツイストデインターリーブを行う。
　カラムツイストデインターリーブの結果得られるLDPC符号は、カラムツイストデインターリーバ５５からパリティデインターリーバ１０１１に供給される。
　パリティデインターリーバ１０１１は、カラムツイストデインターリーバ５５でのカラムツイストデインターリーブ後の符号ビットを対象として、送信装置１１のパリティインターリーバ２３が行うパリティインターリーブに対応するパリティデインターリーブ（パリティインターリーブの逆の処理）、すなわち、パリティインターリーブによって並びが変更されたLDPC符号の符号ビットを、元の並びに戻すパリティデインターリーブを行う。
　パリティデインターリーブの結果得られるLDPC符号は、パリティデインターリーバ１０１１からLDPCデコーダ１６６に供給される。
　したがって、図１１６のビットデインターリーバ１６５では、LDPCデコーダ１６６には、逆入れ替え処理、カラムツイストデインターリーブ、及び、パリティデインターリーブが行われたLDPC符号、すなわち、検査行列Hに従ったLDPC符号化によって得られるLDPC符号が供給される。
　LDPCデコーダ１６６は、ビットデインターリーバ１６５からのLDPC符号のLDPC復号を、送信装置１１のLDPCエンコーダ１１５がLDPC符号化に用いた検査行列Hそのもの、又は、その検査行列Hに対して、パリティインターリーブに相当する列置換を少なくとも行って得られる変換検査行列を用いて行い、その結果得られるデータを、LDPC対象データの復号結果として出力する。
　ここで、図１１６では、ビットデインターリーバ１６５（のパリティデインターリーバ１０１１）からLDPCデコーダ１６６に対して、検査行列Hに従ったLDPC符号化によって得られるLDPC符号が供給されるため、そのLDPC符号のLDPC復号を、送信装置１１のLDPCエンコーダ１１５がLDPC符号化に用いた検査行列Hそのものを用いて行う場合には、LDPCデコーダ１６６は、例えば、メッセージ（チェックノードメッセージ、バリバブルノードメッセージ）の演算を１個のノードずつ順次行うフルシリアルデコーディング(full serial decoding)方式によるLDPC復号を行う復号装置や、メッセージの演算をすべてのノードについて同時（並列）に行うフルパラレルデコーディング(full parallel decoding)方式によるLDPC復号を行う復号装置で構成することができる。
　また、LDPCデコーダ１６６において、LDPC符号のLDPC復号を、送信装置１１のLDPCエンコーダ１１５がLDPC符号化に用いた検査行列Hに対して、パリティインターリーブに相当する列置換を少なくとも行って得られる変換検査行列を用いて行う場合には、LDPCデコーダ１６６は、チェックノード演算、及びバリアブルノード演算を、P（又はPの1以外の約数）個同時に行うアーキテクチャ(architecture)の復号装置であって、変換検査行列を得るための列置換と同様の列置換を、LDPC符号に施すことにより、そのLDPC符号の符号ビットを並び替える受信データ並べ替え部３１０を有する復号装置（図１１２）で構成することができる。
　なお、図１１６では、説明の便宜のため、逆入れ替え処理を行うマルチプレクサ５４、カラムツイストデインターリーブを行うカラムツイストデインターリーバ５５、及び、パリティデインターリーブを行うパリティデインターリーバ１０１１それぞれを、別個に構成するようにしたが、マルチプレクサ５４、カラムツイストデインターリーバ５５、及び、パリティデインターリーバ１０１１の２以上は、送信装置１１のパリティインターリーバ２３、カラムツイストインターリーバ２４、及び、デマルチプレクサ２５と同様に、一体的に構成することができる。
　［受信システムの構成例］
　図１１７は、受信装置１２を適用可能な受信システムの第１の構成例を示すブロック図である。
　図１１７において、受信システムは、取得部１１０１、伝送路復号処理部１１０２、及び、情報源復号処理部１１０３から構成される。
　取得部１１０１は、番組の画像データや音声データ等のLDPC対象データを、少なくともLDPC符号化することで得られるLDPC符号を含む信号を、例えば、地上ディジタル放送、衛星ディジタル放送、CATV網、インターネットその他のネットワーク等の、図示せぬ伝送路（通信路）を介して取得し、伝送路復号処理部１１０２に供給する。
　ここで、取得部１１０１が取得する信号が、例えば、放送局から、地上波や、衛星波、CATV(Cable Television)網等を介して放送されてくる場合には、取得部１１０１は、チューナやSTB(Set Top Box)等で構成される。また、取得部１１０１が取得する信号が、例えば、webサーバから、IPTV(Internet Protocol Television)のようにマルチキャストで送信されてくる場合には、取得部１１０１は、例えば、NIC(Network Interface Card)等のネットワークI/F(Inter face)で構成される。
　伝送路復号処理部１１０２は、受信装置１２に相当する。伝送路復号処理部１１０２は、取得部１１０１が伝送路を介して取得した信号に対して、伝送路で生じる誤りを訂正する処理を少なくとも含む伝送路復号処理を施し、その結果得られる信号を、情報源復号処理部１１０３に供給する。
　すなわち、取得部１１０１が伝送路を介して取得した信号は、伝送路で生じる誤りを訂正するための誤り訂正符号化を、少なくとも行うことで得られた信号であり、伝送路復号処理部１１０２は、そのような信号に対して、例えば、誤り訂正処理等の伝送路復号処理を施す。
　ここで、誤り訂正符号化としては、例えば、LDPC符号化や、BCH符号化等がある。ここでは、誤り訂正符号化として、少なくとも、LDPC符号化が行われている。
　また、伝送路復号処理には、変調信号の復調等が含まれることがある。
　情報源復号処理部１１０３は、伝送路復号処理が施された信号に対して、圧縮された情報を元の情報に伸張する処理を少なくとも含む情報源復号処理を施す。
　すなわち、取得部１１０１が伝送路を介して取得した信号には、情報としての画像や音声等のデータ量を少なくするために、情報を圧縮する圧縮符号化が施されていることがあり、その場合、情報源復号処理部１１０３は、伝送路復号処理が施された信号に対して、圧縮された情報を元の情報に伸張する処理(伸張処理）等の情報源復号処理を施す。
　なお、取得部１１０１が伝送路を介して取得した信号に、圧縮符号化が施されていない場合には、情報源復号処理部１１０３では、圧縮された情報を元の情報に伸張する処理は行われない。
　ここで、伸張処理としては、例えば、MPEGデコード等がある。また、伝送路復号処理には、伸張処理の他、デスクランブル等が含まれることがある。
　以上のように構成される受信システムでは、取得部１１０１において、例えば、画像や音声等のデータに対して、MPEG符号化等の圧縮符号化が施され、さらに、LDPC符号化等の誤り訂正符号化が施された信号が、伝送路を介して取得され、伝送路復号処理部１１０２に供給される。
　伝送路復号処理部１１０２では、取得部１１０１からの信号に対して、例えば、受信装置１２が行うのと同様の処理等が、伝送路復号処理として施され、その結果得られる信号が、情報源復号処理部１１０３に供給される。
　情報源復号処理部１１０３では、伝送路復号処理部１１０２からの信号に対して、MPEGデコード等の情報源復号処理が施され、その結果得られる画像、又は音声が出力される。
　以上のような図１１７の受信システムは、例えば、ディジタル放送としてのテレビジョン放送を受信するテレビチューナ等に適用することができる。
　なお、取得部１１０１、伝送路復号処理部１１０２、及び、情報源復号処理部１１０３は、それぞれ、１つの独立した装置（ハードウェア（IC(Integrated Circuit)等））、又はソフトウエアモジュール）として構成することが可能である。
　また、取得部１１０１、伝送路復号処理部１１０２、及び、情報源復号処理部１１０３については、取得部１１０１と伝送路復号処理部１１０２とのセットや、伝送路復号処理部１１０２と情報源復号処理部１１０３とのセット、取得部１１０１、伝送路復号処理部１１０２、及び、情報源復号処理部１１０３のセットを、１つの独立した装置として構成することが可能である。
　図１１８は、受信装置１２を適用可能な受信システムの第２の構成例を示すブロック図である。
　なお、図中、図１１７の場合と対応する部分については、同一の符号を付してあり、以下では、その説明は、適宜省略する。
　図１１８の受信システムは、取得部１１０１、伝送路復号処理部１１０２、及び、情報源復号処理部１１０３を有する点で、図１１７の場合と共通し、出力部１１１１が新たに設けられている点で、図１１７の場合と相違する。
　出力部１１１１は、例えば、画像を表示する表示装置や、音声を出力するスピーカであり、情報源復号処理部１１０３から出力される信号としての画像や音声等を出力する。すなわち、出力部１１１１は、画像を表示し、あるいは、音声を出力する。
　以上のような図１１８の受信システムは、例えば、ディジタル放送としてのテレビジョン放送を受信するTV（テレビジョン受像機）や、ラジオ放送を受信するラジオ受信機等に適用することができる。
　なお、取得部１１０１において取得された信号に、圧縮符号化が施されていない場合には、伝送路復号処理部１１０２が出力する信号が、出力部１１１１に供給される。
　図１１９は、受信装置１２を適用可能な受信システムの第３の構成例を示すブロック図である。
　なお、図中、図１１７の場合と対応する部分については、同一の符号を付してあり、以下では、その説明は、適宜省略する。
　図１１９の受信システムは、取得部１１０１、及び、伝送路復号処理部１１０２を有する点で、図１１７の場合と共通する。
　但し、図１１９の受信システムは、情報源復号処理部１１０３が設けられておらず、記録部１１２１が新たに設けられている点で、図１１７の場合と相違する。
　記録部１１２１は、伝送路復号処理部１１０２が出力する信号（例えば、MPEGのTSのTSパケット）を、光ディスクや、ハードディスク（磁気ディスク）、フラッシュメモリ等の記録（記憶）媒体に記録する（記憶させる）。
　以上のような図１１９の受信システムは、テレビジョン放送を録画するレコーダ等に適用することができる。
　なお、図１１９において、受信システムは、情報源復号処理部１１０３を設けて構成し、情報源復号処理部１１０３で、情報源復号処理が施された後の信号、すなわち、デコードによって得られる画像や音声を、記録部１１２１で記録することができる。
　［コンピュータの一実施の形態］
　次に、上述した一連の処理は、ハードウェアにより行うこともできるし、ソフトウェアにより行うこともできる。一連の処理をソフトウェアによって行う場合には、そのソフトウェアを構成するプログラムが、汎用のコンピュータ等にインストールされる。
　そこで、図１２０は、上述した一連の処理を実行するプログラムがインストールされるコンピュータの一実施の形態の構成例を示している。
　プログラムは、コンピュータに内蔵されている記録媒体としてのハードディスク７０５やＲＯＭ７０３に予め記録しておくことができる。
　あるいはまた、プログラムは、フレキシブルディスク、CD-ROM(Compact Disc Read Only Memory)，MO(Magneto Optical)ディスク，DVD(Digital Versatile Disc)、磁気ディスク、半導体メモリなどのリムーバブル記録媒体７１１に、一時的あるいは永続的に格納（記録）しておくことができる。このようなリムーバブル記録媒体７１１は、いわゆるパッケージソフトウエアとして提供することができる。
　なお、プログラムは、上述したようなリムーバブル記録媒体７１１からコンピュータにインストールする他、ダウンロードサイトから、ディジタル衛星放送用の人工衛星を介して、コンピュータに無線で転送したり、LAN(Local Area Network)、インターネットといったネットワークを介して、コンピュータに有線で転送し、コンピュータでは、そのようにして転送されてくるプログラムを、通信部７０８で受信し、内蔵するハードディスク７０５にインストールすることができる。
　コンピュータは、CPU(Central Processing Unit)７０２を内蔵している。CPU７０２には、バス７０１を介して、入出力インタフェース７１０が接続されており、CPU７０２は、入出力インタフェース７１０を介して、ユーザによって、キーボードや、マウス、マイク等で構成される入力部７０７が操作等されることにより指令が入力されると、それに従って、ROM(Read Only Memory)７０３に格納されているプログラムを実行する。あるいは、また、CPU７０２は、ハードディスク７０５に格納されているプログラム、衛星若しくはネットワークから転送され、通信部７０８で受信されてハードディスク７０５にインストールされたプログラム、又はドライブ７０９に装着されたリムーバブル記録媒体７１１から読み出されてハードディスク７０５にインストールされたプログラムを、RAM(Random Access Memory)７０４にロードして実行する。これにより、CPU７０２は、上述したフローチャートに従った処理、あるいは上述したブロック図の構成により行われる処理を行う。そして、CPU７０２は、その処理結果を、必要に応じて、例えば、入出力インタフェース７１０を介して、LCD(Liquid Crystal Display)やスピーカ等で構成される出力部７０６から出力、あるいは、通信部７０８から送信、さらには、ハードディスク７０５に記録等させる。
　ここで、本明細書において、コンピュータに各種の処理を行わせるためのプログラムを記述する処理ステップは、必ずしもフローチャートとして記載された順序に沿って時系列に処理する必要はなく、並列的あるいは個別に実行される処理（例えば、並列処理あるいはオブジェクトによる処理）も含むものである。
　また、プログラムは、１つのコンピュータにより処理されるものであっても良いし、複数のコンピュータによって分散処理されるものであっても良い。さらに、プログラムは、遠方のコンピュータに転送されて実行されるものであっても良い。
　なお、本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
　すなわち、上述した、携帯端末向けのディジタル放送等で採用するLDPC符号（の検査行列初期値テーブル）等は、固定端末向けのディジタル放送等で用いることが可能である。
　なお、本技術は、以下のような構成をとることができる。
＜１＞
　LDPC符号の検査行列に基づき、符号長が16200ビットであり符号化率が2/5のLDPC符号化を行う符号化部と、
　前記LDPC符号の符号ビットを、16QAMで定める16個の信号点のうちのいずれかに対応するシンボルのシンボルビットに入れ替える入れ替え部と
　を備え、
　前記入れ替え部は、
　　エラー確率に応じて５個の符号ビットグループにグループ分けされる4×2ビットの前記符号ビットを入れ替えて、エラー確率に応じて２個のシンボルビットグループにグループ分けされる4×2ビットの前記シンボルビットに割り当てる入れ替え処理において、
　　エラー確率が１番目に良い符号ビットグループの符号ビットの１ビットを、エラー確率が１番目に良いシンボルビットグループのシンボルビットの１ビットに割り当て、
　　エラー確率が２番目に良い符号ビットグループの符号ビットの１ビットを、エラー確率が２番目に良いシンボルビットグループのシンボルビットの１ビットに割り当て、
　　エラー確率が３番目に良い符号ビットグループの符号ビットの１ビットを、エラー確率が２番目に良いシンボルビットグループのシンボルビットの１ビットに割り当て、
　　エラー確率が４番目に良い符号ビットグループの符号ビットの１ビットを、エラー確率が２番目に良いシンボルビットグループのシンボルビットの１ビットに割り当て、
　　エラー確率が５番目に良い符号ビットグループの符号ビットの３ビットを、エラー確率が１番目に良いシンボルビットグループのシンボルビットの３ビットに割り当て、
　　エラー確率が５番目に良い符号ビットグループの符号ビットの１ビットを、エラー確率が２番目に良いシンボルビットグループのシンボルビットの１ビットに割り当て、
　前記LDPC符号は、情報ビットとパリティビットを含み、
　前記検査行列は、前記情報ビットに対応する情報行列部及び前記パリティビットに対応するパリティ行列部とを含み、
　前記情報行列部は、検査行列初期値テーブルによって表わされ、
　前記検査行列初期値テーブルは、前記情報行列部の1の要素の位置を360列ごとに表すテーブルであって、
　13 88 136 188 398 794 855 918 954 1950 2762 2837 2847 4209 4342 5092 5334 5498 5731 5837 6150 6942 7127 7402 7936 8235 8307 8600 9001 9419 9442 9710
　619 792 1002 1148 1528 1533 1925 2207 2766 3021 3267 3593 3947 4832 4873 5109 5488 5882 6079 6097 6276 6499 6584 6738 6795 7550 7723 7786 8732 9060 9270 9401　499 717 1551 1791 2535 3135 3582 3813 4047 4309 5126 5186 5219 5716 5977 6236 6406 6586 6591 7085 7199 7485 7726 7878 8027 8066 8425 8802 9309 9464 9553 9671　658 4058 7824 8512
　3245 4743 8117 9369
　465 6559 8112 9461
　975 2368 4444 6095
　4128 5993 9182 9473
　9 3822 5306 5320
　4 8311 9571 9669
　13 8122 8949 9656
　3353 4449 5829 8053
　7885 9118 9674
　7575 9591 9670
　431 8123 9271
　4228 7587 9270
　8847 9146 9556
　11 5213 7763
　である
　データ処理装置。
＜２＞
　LDPC符号の検査行列に基づき、符号長が16200ビットであり符号化率が2/5のLDPC符号化を行う符号化部と、
　前記LDPC符号の符号ビットを、16QAMで定める16個の信号点のうちのいずれかに対応するシンボルのシンボルビットに入れ替える入れ替え部と
　を備え、
　前記入れ替え部は、
　8個の16200/8ビットの記憶容量を有する記憶単位に記憶されて、それぞれの前記記憶単位から１ビットずつ読み出された８ビットの符号ビットを、連続する２個のシンボルに割り当てる場合において、前記８ビットの符号ビットの最上位ビットから#i+1ビット目を、ビットb#iとするとともに、前記2個のシンボルの８ビットのシンボルビットの最上位ビットから#i+1ビット目を、ビットy#iとして、
　ビットb0を、ビットy0に、
　ビットb1を、ビットy2に、
　ビットb2を、ビットy6に、
　ビットb3を、ビットy3に、
　ビットb4を、ビットy4に、
　ビットb5を、ビットy1に、
　ビットb6を、ビットy5に、
　ビットb7を、ビットy7に
　それぞれ入れ替え、
　前記LDPC符号は、情報ビットとパリティビットを含み、
　前記検査行列は、前記情報ビットに対応する情報行列部及び前記パリティビットに対応するパリティ行列部とを含み、
　前記情報行列部は、検査行列初期値テーブルによって表わされ、
　前記検査行列初期値テーブルは、前記情報行列部の1の要素の位置を360列ごとに表すテーブルであって、
　13 88 136 188 398 794 855 918 954 1950 2762 2837 2847 4209 4342 5092 5334 5498 5731 5837 6150 6942 7127 7402 7936 8235 8307 8600 9001 9419 9442 9710
　619 792 1002 1148 1528 1533 1925 2207 2766 3021 3267 3593 3947 4832 4873 5109 5488 5882 6079 6097 6276 6499 6584 6738 6795 7550 7723 7786 8732 9060 9270 9401　499 717 1551 1791 2535 3135 3582 3813 4047 4309 5126 5186 5219 5716 5977 6236 6406 6586 6591 7085 7199 7485 7726 7878 8027 8066 8425 8802 9309 9464 9553 9671　658 4058 7824 8512
　3245 4743 8117 9369
　465 6559 8112 9461
　975 2368 4444 6095
　4128 5993 9182 9473
　9 3822 5306 5320
　4 8311 9571 9669
　13 8122 8949 9656
　3353 4449 5829 8053
　7885 9118 9674
　7575 9591 9670
　431 8123 9271
　4228 7587 9270
　8847 9146 9556
　11 5213 7763
　である
　データ処理装置。
＜３＞
　LDPC符号の検査行列に基づき、符号長が16200ビットであり符号化率が4/9のLDPC符号化を行う符号化部と、
　前記LDPC符号の符号ビットを、16QAMで定める16個の信号点のうちのいずれかに対応するシンボルのシンボルビットに入れ替える入れ替え部と
　を備え、
　前記入れ替え部は、
　　エラー確率に応じて５個の符号ビットグループにグループ分けされる4×2ビットの前記符号ビットを入れ替えて、エラー確率に応じて２個のシンボルビットグループにグループ分けされる4×2ビットの前記シンボルビットに割り当てる入れ替え処理において、
　　エラー確率が１番目に良い符号ビットグループの符号ビットの１ビットを、エラー確率が１番目に良いシンボルビットグループのシンボルビットの１ビットに割り当て、
　　エラー確率が２番目に良い符号ビットグループの符号ビットの１ビットを、エラー確率が２番目に良いシンボルビットグループのシンボルビットの１ビットに割り当て、
　　エラー確率が３番目に良い符号ビットグループの符号ビットの１ビットを、エラー確率が２番目に良いシンボルビットグループのシンボルビットの１ビットに割り当て、
　　エラー確率が４番目に良い符号ビットグループの符号ビットの１ビットを、エラー確率が２番目に良いシンボルビットグループのシンボルビットの１ビットに割り当て、
　　エラー確率が５番目に良い符号ビットグループの符号ビットの３ビットを、エラー確率が１番目に良いシンボルビットグループのシンボルビットの３ビットに割り当て、
　　エラー確率が５番目に良い符号ビットグループの符号ビットの１ビットを、エラー確率が２番目に良いシンボルビットグループのシンボルビットの１ビットに割り当て、
　前記LDPC符号は、情報ビットとパリティビットを含み、
　前記検査行列は、前記情報ビットに対応する情報行列部及び前記パリティビットに対応するパリティ行列部とを含み、
　前記情報行列部は、検査行列初期値テーブルによって表わされ、
　前記検査行列初期値テーブルは、前記情報行列部の1の要素の位置を360列ごとに表すテーブルであって、
　567 1111 1821 2216 2255 2806 2860 3463 3697 3744 3839 3951 4212 4475 4884 5157 5679 6498 7043 7340 7403 7827 8233 8470 8699
　18 24 1578 2569 3538 3714 4879 4922 5825 6417 7090 7285 7291 7451 7545 7758 7857 8180 8511 8687 8834 8877 8896 8923 8956
　168 1839 1944 2745 2815 3874 4427 5366 6331 6396 6503 6512 7107 7608 7663 7742 8101 8223 8710 8722 8804 8825 8861 8909 8980
　1 12 395 1035 1675 1946 2788 2823 3899 4097 4382 4741 4933 5267 7094 7503 7555 7929 8136 8377 8434 8668 8739 8756 8990
　2635 4688 6722 6823
　11 527 7081 7698
　3930 4520 5817 7864
　16 657 2009 8233
　2965 5337 6600
　521 6304 8963
　1218 3326 6124
　19 5853 8813
　7129 8899 8962
　3467 3632 8651
　5895 6516 8973
　2759 3422 8965
　7205 8708 8961
　4928 6921 8994
　364 7206 8927
　3918 4050 8435
　である
　データ処理装置。
＜４＞
　LDPC符号の検査行列に基づき、符号長が16200ビットであり符号化率が4/9のLDPC符号化を行う符号化部と、
　前記LDPC符号の符号ビットを、16QAMで定める16個の信号点のうちのいずれかに対応するシンボルのシンボルビットに入れ替える入れ替え部と
　を備え、
　前記入れ替え部は、
　8個の16200/8ビットの記憶容量を有する記憶単位に記憶されて、それぞれの前記記憶単位から１ビットずつ読み出された８ビットの符号ビットを、連続する２個のシンボルに割り当てる場合において、前記８ビットの符号ビットの最上位ビットから#i+1ビット目を、ビットb#iとするとともに、前記2個のシンボルの８ビットのシンボルビットの最上位ビットから#i+1ビット目を、ビットy#iとして、
　ビットb0を、ビットy0に、
　ビットb1を、ビットy2に、
　ビットb2を、ビットy6に、
　ビットb3を、ビットy3に、
　ビットb4を、ビットy4に、
　ビットb5を、ビットy1に、
　ビットb6を、ビットy5に、
　ビットb7を、ビットy7に
　それぞれ入れ替え、
　前記LDPC符号は、情報ビットとパリティビットを含み、
　前記検査行列は、前記情報ビットに対応する情報行列部及び前記パリティビットに対応するパリティ行列部とを含み、
　前記情報行列部は、検査行列初期値テーブルによって表わされ、
　前記検査行列初期値テーブルは、前記情報行列部の1の要素の位置を360列ごとに表すテーブルであって、
　567 1111 1821 2216 2255 2806 2860 3463 3697 3744 3839 3951 4212 4475 4884 5157 5679 6498 7043 7340 7403 7827 8233 8470 8699
　18 24 1578 2569 3538 3714 4879 4922 5825 6417 7090 7285 7291 7451 7545 7758 7857 8180 8511 8687 8834 8877 8896 8923 8956
　168 1839 1944 2745 2815 3874 4427 5366 6331 6396 6503 6512 7107 7608 7663 7742 8101 8223 8710 8722 8804 8825 8861 8909 8980
　1 12 395 1035 1675 1946 2788 2823 3899 4097 4382 4741 4933 5267 7094 7503 7555 7929 8136 8377 8434 8668 8739 8756 8990
　2635 4688 6722 6823
　11 527 7081 7698
　3930 4520 5817 7864
　16 657 2009 8233
　2965 5337 6600
　521 6304 8963
　1218 3326 6124
　19 5853 8813
　7129 8899 8962
　3467 3632 8651
　5895 6516 8973
　2759 3422 8965
　7205 8708 8961
　4928 6921 8994
　364 7206 8927
　3918 4050 8435
　である
　データ処理装置。
＜５＞
　LDPC符号の検査行列に基づき、符号長が16200ビットであり符号化率が8/15のLDPC符号化を行う符号化部と、
　前記LDPC符号の符号ビットを、16QAMで定める16個の信号点のうちのいずれかに対応するシンボルのシンボルビットに入れ替える入れ替え部と
　を備え、
　前記入れ替え部は、
　　エラー確率に応じて５個の符号ビットグループにグループ分けされる4×2ビットの前記符号ビットを入れ替えて、エラー確率に応じて２個のシンボルビットグループにグループ分けされる4×2ビットの前記シンボルビットに割り当てる入れ替え処理において、
　　エラー確率が１番目に良い符号ビットグループの符号ビットの１ビットを、エラー確率が１番目に良いシンボルビットグループのシンボルビットの１ビットに割り当て、
　　エラー確率が２番目に良い符号ビットグループの符号ビットの１ビットを、エラー確率が２番目に良いシンボルビットグループのシンボルビットの１ビットに割り当て、
　　エラー確率が３番目に良い符号ビットグループの符号ビットの２ビットを、エラー確率が２番目に良いシンボルビットグループのシンボルビットの２ビットに割り当て、
　　エラー確率が４番目に良い符号ビットグループの符号ビットの１ビットを、エラー確率が１番目に良いシンボルビットグループのシンボルビットの１ビットに割り当て、
　　エラー確率が５番目に良い符号ビットグループの符号ビットの２ビットを、エラー確率が１番目に良いシンボルビットグループのシンボルビットの２ビットに割り当て、
　　エラー確率が５番目に良い符号ビットグループの符号ビットの１ビットを、エラー確率が２番目に良いシンボルビットグループのシンボルビットの１ビットに割り当て、
　前記LDPC符号は、情報ビットとパリティビットを含み、
　前記検査行列は、前記情報ビットに対応する情報行列部及び前記パリティビットに対応するパリティ行列部とを含み、
　前記情報行列部は、検査行列初期値テーブルによって表わされ、
　前記検査行列初期値テーブルは、前記情報行列部の1の要素の位置を360列ごとに表すテーブルであって、
　32 384 430 591 1296 1976 1999 2137 2175 3638 4214 4304 4486 4662 4999 5174 5700 6969 7115 7138 7189
　1788 1881 1910 2724 4504 4928 4973 5616 5686 5718 5846 6523 6893 6994 7074 7100 7277 7399 7476 7480 7537
　2791 2824 2927 4196 4298 4800 4948 5361 5401 5688 5818 5862 5969 6029 6244 6645 6962 7203 7302 7454 7534
　574 1461 1826 2056 2069 2387 2794 3349 3366 4951 5826 5834 5903 6640 6762 6786 6859 7043 7418 7431 7554
　14 178 675 823 890 930 1209 1311 2898 4339 4600 5203 6485 6549 6970 7208 7218 7298 7454 7457 7462
　4075 4188 7313 7553
　5145 6018 7148 7507
　3198 4858 6983 7033
　3170 5126 5625 6901
　2839 6093 7071 7450
　11 3735 5413
　2497 5400 7238
　2067 5172 5714
　1889 7173 7329
　1795 2773 3499
　2695 2944 6735
　3221 4625 5897
　1690 6122 6816
　5013 6839 7358
　1601 6849 7415
　2180 7389 7543
　2121 6838 7054
　1948 3109 5046
　272 1015 7464
　である
　データ処理装置。
＜６＞
　LDPC符号の検査行列に基づき、符号長が16200ビットであり符号化率が8/15のLDPC符号化を行う符号化部と、
　前記LDPC符号の符号ビットを、16QAMで定める16個の信号点のうちのいずれかに対応するシンボルのシンボルビットに入れ替える入れ替え部と
　を備え、
　前記入れ替え部は、
　8個の16200/8ビットの記憶容量を有する記憶単位に記憶されて、それぞれの前記記憶単位から１ビットずつ読み出された８ビットの符号ビットを、連続する２個のシンボルに割り当てる場合において、前記８ビットの符号ビットの最上位ビットから#i+1ビット目を、ビットb#iとするとともに、前記2個のシンボルの８ビットのシンボルビットの最上位ビットから#i+1ビット目を、ビットy#iとして、
　ビットb0を、ビットy0に、
　ビットb1を、ビットy2に、
　ビットb2を、ビットy6に、
　ビットb3を、ビットy3に、
　ビットb4を、ビットy4に、
　ビットb5を、ビットy1に、
　ビットb6を、ビットy5に、
　ビットb7を、ビットy7に
　それぞれ入れ替え、
　前記LDPC符号は、情報ビットとパリティビットを含み、
　前記検査行列は、前記情報ビットに対応する情報行列部及び前記パリティビットに対応するパリティ行列部とを含み、
　前記情報行列部は、検査行列初期値テーブルによって表わされ、
　前記検査行列初期値テーブルは、前記情報行列部の1の要素の位置を360列ごとに表すテーブルであって、
　32 384 430 591 1296 1976 1999 2137 2175 3638 4214 4304 4486 4662 4999 5174 5700 6969 7115 7138 7189
　1788 1881 1910 2724 4504 4928 4973 5616 5686 5718 5846 6523 6893 6994 7074 7100 7277 7399 7476 7480 7537
　2791 2824 2927 4196 4298 4800 4948 5361 5401 5688 5818 5862 5969 6029 6244 6645 6962 7203 7302 7454 7534
　574 1461 1826 2056 2069 2387 2794 3349 3366 4951 5826 5834 5903 6640 6762 6786 6859 7043 7418 7431 7554
　14 178 675 823 890 930 1209 1311 2898 4339 4600 5203 6485 6549 6970 7208 7218 7298 7454 7457 7462
　4075 4188 7313 7553
　5145 6018 7148 7507
　3198 4858 6983 7033
　3170 5126 5625 6901
　2839 6093 7071 7450
　11 3735 5413
　2497 5400 7238
　2067 5172 5714
　1889 7173 7329
　1795 2773 3499
　2695 2944 6735
　3221 4625 5897
　1690 6122 6816
　5013 6839 7358
　1601 6849 7415
　2180 7389 7543
　2121 6838 7054
　1948 3109 5046
　272 1015 7464
　である
　データ処理装置。
＜７＞
　LDPC符号の検査行列に基づき、符号長が16200ビットであり符号化率が3/5のLDPC符号化を行う符号化部と、
　前記LDPC符号の符号ビットを、16QAMで定める16個の信号点のうちのいずれかに対応するシンボルのシンボルビットに入れ替える入れ替え部と
　を備え、
　前記入れ替え部は、
　　エラー確率に応じて５個の符号ビットグループにグループ分けされる4×2ビットの前記符号ビットを入れ替えて、エラー確率に応じて２個のシンボルビットグループにグループ分けされる4×2ビットの前記シンボルビットに割り当てる入れ替え処理において、
　　エラー確率が１番目に良い符号ビットグループの符号ビットの１ビットを、エラー確率が１番目に良いシンボルビットグループのシンボルビットの１ビットに割り当て、
　　エラー確率が２番目に良い符号ビットグループの符号ビットの１ビットを、エラー確率が２番目に良いシンボルビットグループのシンボルビットの１ビットに割り当て、
　　エラー確率が３番目に良い符号ビットグループの符号ビットの２ビットを、エラー確率が２番目に良いシンボルビットグループのシンボルビットの２ビットに割り当て、
　　エラー確率が４番目に良い符号ビットグループの符号ビットの１ビットを、エラー確率が１番目に良いシンボルビットグループのシンボルビットの１ビットに割り当て、
　　エラー確率が５番目に良い符号ビットグループの符号ビットの２ビットを、エラー確率が１番目に良いシンボルビットグループのシンボルビットの２ビットに割り当て、
　　エラー確率が５番目に良い符号ビットグループの符号ビットの１ビットを、エラー確率が２番目に良いシンボルビットグループのシンボルビットの１ビットに割り当て、
　前記LDPC符号は、情報ビットとパリティビットを含み、
　前記検査行列は、前記情報ビットに対応する情報行列部及び前記パリティビットに対応するパリティ行列部とを含み、
　前記情報行列部は、検査行列初期値テーブルによって表わされ、
　前記検査行列初期値テーブルは、前記情報行列部の1の要素の位置を360列ごとに表すテーブルであって、
　41 588 1367 1831 1964 3424 3732 4590 4677 5455 5542 5627 6415
　904 1706 2800 3732 3783 4217 4507 4999 6010 6218 6282 6363 6456
　356 1871 2216 2629 2994 3719 5194 5585 6012 6273 6393 6457 6474
　1676 2419 2604 3939 4186 5080 5400 5552 5971 6023 6324 6442 6445
　3 770 2770 3457 3815 4253 4512 4671 5390 5393 5818 5978 6441
　491 548 1033 1042 1187 3816 4378 4956 5049 5649 5684 6177 6475
　1489 2817 3377 3716 4229 4512 4664 5065 5257 5477 5550 5950 6447
　1546 2444 4684
　15 3546 6220
　1427 6199 6430
　103 3629 5526
　1330 6150 6255
　363 5660 6422
　4069 5586 5885
　722 820 2823
　204 2820 6181
　3710 6077 6106
　2655 5428 6264
　1850 5989 6245
　2701 5315 6477
　1286 4462 6159
　3356 4359 4805
　13 4416 4800
　3103 4357 4685
　1163 5127 6435
　164 3202 3934
　36 230 3514
　である
　データ処理装置。
＜８＞
　LDPC符号の検査行列に基づき、符号長が16200ビットであり符号化率が3/5のLDPC符号化を行う符号化部と、
　前記LDPC符号の符号ビットを、16QAMで定める16個の信号点のうちのいずれかに対応するシンボルのシンボルビットに入れ替える入れ替え部と
　を備え、
　前記入れ替え部は、
　8個の16200/8ビットの記憶容量を有する記憶単位に記憶されて、それぞれの前記記憶単位から１ビットずつ読み出された８ビットの符号ビットを、連続する２個のシンボルに割り当てる場合において、前記８ビットの符号ビットの最上位ビットから#i+1ビット目を、ビットb#iとするとともに、前記2個のシンボルの８ビットのシンボルビットの最上位ビットから#i+1ビット目を、ビットy#iとして、
　ビットb0を、ビットy0に、
　ビットb1を、ビットy2に、
　ビットb2を、ビットy6に、
　ビットb3を、ビットy3に、
　ビットb4を、ビットy4に、
　ビットb5を、ビットy1に、
　ビットb6を、ビットy5に、
　ビットb7を、ビットy7に
　それぞれ入れ替え、
　前記LDPC符号は、情報ビットとパリティビットを含み、
　前記検査行列は、前記情報ビットに対応する情報行列部及び前記パリティビットに対応するパリティ行列部とを含み、
　前記情報行列部は、検査行列初期値テーブルによって表わされ、
　前記検査行列初期値テーブルは、前記情報行列部の1の要素の位置を360列ごとに表すテーブルであって、
　41 588 1367 1831 1964 3424 3732 4590 4677 5455 5542 5627 6415
　904 1706 2800 3732 3783 4217 4507 4999 6010 6218 6282 6363 6456
　356 1871 2216 2629 2994 3719 5194 5585 6012 6273 6393 6457 6474
　1676 2419 2604 3939 4186 5080 5400 5552 5971 6023 6324 6442 6445
　3 770 2770 3457 3815 4253 4512 4671 5390 5393 5818 5978 6441
　491 548 1033 1042 1187 3816 4378 4956 5049 5649 5684 6177 6475
　1489 2817 3377 3716 4229 4512 4664 5065 5257 5477 5550 5950 6447
　1546 2444 4684
　15 3546 6220
　1427 6199 6430
　103 3629 5526
　1330 6150 6255
　363 5660 6422
　4069 5586 5885
　722 820 2823
　204 2820 6181
　3710 6077 6106
　2655 5428 6264
　1850 5989 6245
　2701 5315 6477
　1286 4462 6159
　3356 4359 4805
　13 4416 4800
　3103 4357 4685
　1163 5127 6435
　164 3202 3934
　36 230 3514
　である
　データ処理装置。
＜９＞
　LDPC符号の検査行列に基づき、符号長が16200ビットであり符号化率が2/3のLDPC符号化を行う符号化部と、
　前記LDPC符号の符号ビットを、16QAMで定める16個の信号点のうちのいずれかに対応するシンボルのシンボルビットに入れ替える入れ替え部と
　を備え、
　前記入れ替え部は、
　　エラー確率に応じて６個の符号ビットグループにグループ分けされる4×2ビットの前記符号ビットを入れ替えて、エラー確率に応じて２個のシンボルビットグループにグループ分けされる4×2ビットの前記シンボルビットに割り当てる入れ替え処理において、
　　エラー確率が１番目に良い符号ビットグループの符号ビットの１ビットを、エラー確率が１番目に良いシンボルビットグループのシンボルビットの１ビットに割り当て、
　　エラー確率が２番目に良い符号ビットグループの符号ビットの２ビットを、エラー確率が２番目に良いシンボルビットグループのシンボルビットの２ビットに割り当て、
　　エラー確率が３番目に良い符号ビットグループの符号ビットの１ビットを、エラー確率が２番目に良いシンボルビットグループのシンボルビットの１ビットに割り当て、
　　エラー確率が４番目に良い符号ビットグループの符号ビットの１ビットを、エラー確率が１番目に良いシンボルビットグループのシンボルビットの１ビットに割り当て、
　　エラー確率が５番目に良い符号ビットグループの符号ビットの１ビットを、エラー確率が１番目に良いシンボルビットグループのシンボルビットの１ビットに割り当て、
　　エラー確率が６番目に良い符号ビットグループの符号ビットの１ビットを、エラー確率が１番目に良いシンボルビットグループのシンボルビットの１ビットに割り当て、
　　エラー確率が６番目に良い符号ビットグループの符号ビットの１ビットを、エラー確率が２番目に良いシンボルビットグループのシンボルビットの１ビットに割り当て、
　前記LDPC符号は、情報ビットとパリティビットを含み、
　前記検査行列は、前記情報ビットに対応する情報行列部及び前記パリティビットに対応するパリティ行列部とを含み、
　前記情報行列部は、検査行列初期値テーブルによって表わされ、
　前記検査行列初期値テーブルは、前記情報行列部の1の要素の位置を360列ごとに表すテーブルであって、
　76 545 1005 1029 1390 1970 2525 2971 3448 3845 4088 4114 4163 4373 4640 4705 4970 5094
　14 463 600 1676 2239 2319 2326 2815 2887 4278 4457 4493 4597 4918 4989 5038 5261 5384
　451 632 829 1006 1530 1723 2205 2587 2801 3041 3849 4382 4595 4727 5006 5156 5224 5286
　211 265 1293 1777 1926 2214 2909 2957 3178 3278 3771 4547 4563 4737 4879 5068 5232 5344
　6 2901 3925 5384
　2858 4152 5006 5202
　9 1232 2063 2768
　7 11 2781 3871
　12 2161 2820 4078
　3 3510 4668 5323
　253 411 3215 5241
　3919 4789 5040 5302
　12 5113 5256 5352
　9 1461 4004 5241
　1688 3585 4480 5394
　8 2127 3469 4360
　2827 4049 5084 5379
　1770 3331 5315 5386
　1885 2817 4900 5088
　2568 3854 4660
　1604 3565 5373
　2317 4636 5156
　2480 2816 4094
　14 4518 4826
　127 1192 3872
　93 2282 3663
　2962 5085 5314
　2078 4277 5089
　9 5280 5292
　50 2847 4742
　である
　データ処理装置。
＜１０＞
　LDPC符号の検査行列に基づき、符号長が16200ビットであり符号化率が2/3のLDPC符号化を行う符号化部と、
　前記LDPC符号の符号ビットを、16QAMで定める16個の信号点のうちのいずれかに対応するシンボルのシンボルビットに入れ替える入れ替え部と
　を備え、
　前記入れ替え部は、
　8個の16200/8ビットの記憶容量を有する記憶単位に記憶されて、それぞれの前記記憶単位から１ビットずつ読み出された８ビットの符号ビットを、連続する２個のシンボルに割り当てる場合において、前記８ビットの符号ビットの最上位ビットから#i+1ビット目を、ビットb#iとするとともに、前記2個のシンボルの８ビットのシンボルビットの最上位ビットから#i+1ビット目を、ビットy#iとして、
　ビットb0を、ビットy0に、
　ビットb1を、ビットy2に、
　ビットb2を、ビットy6に、
　ビットb3を、ビットy3に、
　ビットb4を、ビットy4に、
　ビットb5を、ビットy1に、
　ビットb6を、ビットy5に、
　ビットb7を、ビットy7に
　それぞれ入れ替え、
　前記LDPC符号は、情報ビットとパリティビットを含み、
　前記検査行列は、前記情報ビットに対応する情報行列部及び前記パリティビットに対応するパリティ行列部とを含み、
　前記情報行列部は、検査行列初期値テーブルによって表わされ、
　前記検査行列初期値テーブルは、前記情報行列部の1の要素の位置を360列ごとに表すテーブルであって、
　76 545 1005 1029 1390 1970 2525 2971 3448 3845 4088 4114 4163 4373 4640 4705 4970 5094　14 463 600 1676 2239 2319 2326 2815 2887 4278 4457 4493 4597 4918 4989 5038 5261 5384
　451 632 829 1006 1530 1723 2205 2587 2801 3041 3849 4382 4595 4727 5006 5156 5224 5286
　211 265 1293 1777 1926 2214 2909 2957 3178 3278 3771 4547 4563 4737 4879 5068 5232 5344
　6 2901 3925 5384
　2858 4152 5006 5202
　9 1232 2063 2768
　7 11 2781 3871
　12 2161 2820 4078
　3 3510 4668 5323
　253 411 3215 5241
　3919 4789 5040 5302
　12 5113 5256 5352
　9 1461 4004 5241
　1688 3585 4480 5394
　8 2127 3469 4360
　2827 4049 5084 5379
　1770 3331 5315 5386
　1885 2817 4900 5088
　2568 3854 4660
　1604 3565 5373
　2317 4636 5156
　2480 2816 4094
　14 4518 4826
　127 1192 3872
　93 2282 3663
　2962 5085 5314
　2078 4277 5089
　9 5280 5292
　50 2847 4742
　である
　データ処理装置。
＜１１＞
　LDPC符号の検査行列に基づき、符号長が16200ビットであり符号化率が2/5のLDPC符号化を行う符号化ステップと、
　前記LDPC符号の符号ビットを、16QAMで定める16個の信号点のうちのいずれかに対応するシンボルのシンボルビットに入れ替える入れ替えステップと
　を備え、
　前記入れ替えステップは、
　　エラー確率に応じて５個の符号ビットグループにグループ分けされる4×2ビットの前記符号ビットを入れ替えて、エラー確率に応じて２個のシンボルビットグループにグループ分けされる4×2ビットの前記シンボルビットに割り当てる入れ替え処理において、
　　エラー確率が１番目に良い符号ビットグループの符号ビットの１ビットを、エラー確率が１番目に良いシンボルビットグループのシンボルビットの１ビットに割り当て、
　　エラー確率が２番目に良い符号ビットグループの符号ビットの１ビットを、エラー確率が２番目に良いシンボルビットグループのシンボルビットの１ビットに割り当て、
　　エラー確率が３番目に良い符号ビットグループの符号ビットの１ビットを、エラー確率が２番目に良いシンボルビットグループのシンボルビットの１ビットに割り当て、
　　エラー確率が４番目に良い符号ビットグループの符号ビットの１ビットを、エラー確率が２番目に良いシンボルビットグループのシンボルビットの１ビットに割り当て、
　　エラー確率が５番目に良い符号ビットグループの符号ビットの３ビットを、エラー確率が１番目に良いシンボルビットグループのシンボルビットの３ビットに割り当て、
　　エラー確率が５番目に良い符号ビットグループの符号ビットの１ビットを、エラー確率が２番目に良いシンボルビットグループのシンボルビットの１ビットに割り当て、
　前記LDPC符号は、情報ビットとパリティビットを含み、
　前記検査行列は、前記情報ビットに対応する情報行列部及び前記パリティビットに対応するパリティ行列部とを含み、
　前記情報行列部は、検査行列初期値テーブルによって表わされ、
　前記検査行列初期値テーブルは、前記情報行列部の1の要素の位置を360列ごとに表すテーブルであって、
　13 88 136 188 398 794 855 918 954 1950 2762 2837 2847 4209 4342 5092 5334 5498 5731 5837 6150 6942 7127 7402 7936 8235 8307 8600 9001 9419 9442 9710
　619 792 1002 1148 1528 1533 1925 2207 2766 3021 3267 3593 3947 4832 4873 5109 5488 5882 6079 6097 6276 6499 6584 6738 6795 7550 7723 7786 8732 9060 9270 9401　499 717 1551 1791 2535 3135 3582 3813 4047 4309 5126 5186 5219 5716 5977 6236 6406 6586 6591 7085 7199 7485 7726 7878 8027 8066 8425 8802 9309 9464 9553 9671　658 4058 7824 8512
　3245 4743 8117 9369
　465 6559 8112 9461
　975 2368 4444 6095
　4128 5993 9182 9473
　9 3822 5306 5320
　4 8311 9571 9669
　13 8122 8949 9656
　3353 4449 5829 8053
　7885 9118 9674
　7575 9591 9670
　431 8123 9271
　4228 7587 9270
　8847 9146 9556
　11 5213 7763
　である
　データ処理方法。
＜１２＞
　LDPC符号の検査行列に基づき、符号長が16200ビットであり符号化率が2/5のLDPC符号化を行う符号化ステップと、
　前記LDPC符号の符号ビットを、16QAMで定める16個の信号点のうちのいずれかに対応するシンボルのシンボルビットに入れ替える入れ替えステップと
　を備え、
　前記入れ替えステップは、
　8個の16200/8ビットの記憶容量を有する記憶単位に記憶されて、それぞれの前記記憶単位から１ビットずつ読み出された８ビットの符号ビットを、連続する２個のシンボルに割り当てる場合において、前記８ビットの符号ビットの最上位ビットから#i+1ビット目を、ビットb#iとするとともに、前記2個のシンボルの８ビットのシンボルビットの最上位ビットから#i+1ビット目を、ビットy#iとして、
　ビットb0を、ビットy0に、
　ビットb1を、ビットy2に、
　ビットb2を、ビットy6に、
　ビットb3を、ビットy3に、
　ビットb4を、ビットy4に、
　ビットb5を、ビットy1に、
　ビットb6を、ビットy5に、
　ビットb7を、ビットy7に
　それぞれ入れ替え、
　前記LDPC符号は、情報ビットとパリティビットを含み、
　前記検査行列は、前記情報ビットに対応する情報行列部及び前記パリティビットに対応するパリティ行列部とを含み、
　前記情報行列部は、検査行列初期値テーブルによって表わされ、
　前記検査行列初期値テーブルは、前記情報行列部の1の要素の位置を360列ごとに表すテーブルであって、
　13 88 136 188 398 794 855 918 954 1950 2762 2837 2847 4209 4342 5092 5334 5498 5731 5837 6150 6942 7127 7402 7936 8235 8307 8600 9001 9419 9442 9710
　619 792 1002 1148 1528 1533 1925 2207 2766 3021 3267 3593 3947 4832 4873 5109 5488 5882 6079 6097 6276 6499 6584 6738 6795 7550 7723 7786 8732 9060 9270 9401　499 717 1551 1791 2535 3135 3582 3813 4047 4309 5126 5186 5219 5716 5977 6236 6406 6586 6591 7085 7199 7485 7726 7878 8027 8066 8425 8802 9309 9464 9553 9671　658 4058 7824 8512
　3245 4743 8117 9369
　465 6559 8112 9461
　975 2368 4444 6095
　4128 5993 9182 9473
　9 3822 5306 5320
　4 8311 9571 9669
　13 8122 8949 9656
　3353 4449 5829 8053
　7885 9118 9674
　7575 9591 9670
　431 8123 9271
　4228 7587 9270
　8847 9146 9556
　11 5213 7763
　である
　データ処理方法。
＜１３＞
　LDPC符号の検査行列に基づき、符号長が16200ビットであり符号化率が4/9のLDPC符号化を行う符号化ステップと、
　前記LDPC符号の符号ビットを、16QAMで定める16個の信号点のうちのいずれかに対応するシンボルのシンボルビットに入れ替える入れ替えステップと
　を備え、
　前記入れ替えステップは、
　　エラー確率に応じて５個の符号ビットグループにグループ分けされる4×2ビットの前記符号ビットを入れ替えて、エラー確率に応じて２個のシンボルビットグループにグループ分けされる4×2ビットの前記シンボルビットに割り当てる入れ替え処理において、
　　エラー確率が１番目に良い符号ビットグループの符号ビットの１ビットを、エラー確率が１番目に良いシンボルビットグループのシンボルビットの１ビットに割り当て、
　　エラー確率が２番目に良い符号ビットグループの符号ビットの１ビットを、エラー確率が２番目に良いシンボルビットグループのシンボルビットの１ビットに割り当て、
　　エラー確率が３番目に良い符号ビットグループの符号ビットの１ビットを、エラー確率が２番目に良いシンボルビットグループのシンボルビットの１ビットに割り当て、
　　エラー確率が４番目に良い符号ビットグループの符号ビットの１ビットを、エラー確率が２番目に良いシンボルビットグループのシンボルビットの１ビットに割り当て、
　　エラー確率が５番目に良い符号ビットグループの符号ビットの３ビットを、エラー確率が１番目に良いシンボルビットグループのシンボルビットの３ビットに割り当て、
　　エラー確率が５番目に良い符号ビットグループの符号ビットの１ビットを、エラー確率が２番目に良いシンボルビットグループのシンボルビットの１ビットに割り当て、
　前記LDPC符号は、情報ビットとパリティビットを含み、
　前記検査行列は、前記情報ビットに対応する情報行列部及び前記パリティビットに対応するパリティ行列部とを含み、
　前記情報行列部は、検査行列初期値テーブルによって表わされ、
　前記検査行列初期値テーブルは、前記情報行列部の1の要素の位置を360列ごとに表すテーブルであって、
　567 1111 1821 2216 2255 2806 2860 3463 3697 3744 3839 3951 4212 4475 4884 5157 5679 6498 7043 7340 7403 7827 8233 8470 8699
　18 24 1578 2569 3538 3714 4879 4922 5825 6417 7090 7285 7291 7451 7545 7758 7857 8180 8511 8687 8834 8877 8896 8923 8956
　168 1839 1944 2745 2815 3874 4427 5366 6331 6396 6503 6512 7107 7608 7663 7742 8101 8223 8710 8722 8804 8825 8861 8909 8980
　1 12 395 1035 1675 1946 2788 2823 3899 4097 4382 4741 4933 5267 7094 7503 7555 7929 8136 8377 8434 8668 8739 8756 8990
　2635 4688 6722 6823
　11 527 7081 7698
　3930 4520 5817 7864
　16 657 2009 8233
　2965 5337 6600
　521 6304 8963
　1218 3326 6124
　19 5853 8813
　7129 8899 8962
　3467 3632 8651
　5895 6516 8973
　2759 3422 8965
　7205 8708 8961
　4928 6921 8994
　364 7206 8927
　3918 4050 8435
　である
　データ処理方法。
＜１４＞
　LDPC符号の検査行列に基づき、符号長が16200ビットであり符号化率が4/9のLDPC符号化を行う符号化ステップと、
　前記LDPC符号の符号ビットを、16QAMで定める16個の信号点のうちのいずれかに対応するシンボルのシンボルビットに入れ替える入れ替えステップと
　を備え、
　前記入れ替えステップは、
　8個の16200/8ビットの記憶容量を有する記憶単位に記憶されて、それぞれの前記記憶単位から１ビットずつ読み出された８ビットの符号ビットを、連続する２個のシンボルに割り当てる場合において、前記８ビットの符号ビットの最上位ビットから#i+1ビット目を、ビットb#iとするとともに、前記2個のシンボルの８ビットのシンボルビットの最上位ビットから#i+1ビット目を、ビットy#iとして、
　ビットb0を、ビットy0に、
　ビットb1を、ビットy2に、
　ビットb2を、ビットy6に、
　ビットb3を、ビットy3に、
　ビットb4を、ビットy4に、
　ビットb5を、ビットy1に、
　ビットb6を、ビットy5に、
　ビットb7を、ビットy7に
　それぞれ入れ替え、
　前記LDPC符号は、情報ビットとパリティビットを含み、
　前記検査行列は、前記情報ビットに対応する情報行列部及び前記パリティビットに対応するパリティ行列部とを含み、
　前記情報行列部は、検査行列初期値テーブルによって表わされ、
　前記検査行列初期値テーブルは、前記情報行列部の1の要素の位置を360列ごとに表すテーブルであって、
　567 1111 1821 2216 2255 2806 2860 3463 3697 3744 3839 3951 4212 4475 4884 5157 5679 6498 7043 7340 7403 7827 8233 8470 8699
　18 24 1578 2569 3538 3714 4879 4922 5825 6417 7090 7285 7291 7451 7545 7758 7857 8180 8511 8687 8834 8877 8896 8923 8956
　168 1839 1944 2745 2815 3874 4427 5366 6331 6396 6503 6512 7107 7608 7663 7742 8101 8223 8710 8722 8804 8825 8861 8909 8980
　1 12 395 1035 1675 1946 2788 2823 3899 4097 4382 4741 4933 5267 7094 7503 7555 7929 8136 8377 8434 8668 8739 8756 8990
　2635 4688 6722 6823
　11 527 7081 7698
　3930 4520 5817 7864
　16 657 2009 8233
　2965 5337 6600
　521 6304 8963
　1218 3326 6124
　19 5853 8813
　7129 8899 8962
　3467 3632 8651
　5895 6516 8973
　2759 3422 8965
　7205 8708 8961
　4928 6921 8994
　364 7206 8927
　3918 4050 8435
　である
　データ処理方法。
＜１５＞
　LDPC符号の検査行列に基づき、符号長が16200ビットであり符号化率が8/15のLDPC符号化を行う符号化ステップと、
　前記LDPC符号の符号ビットを、16QAMで定める16個の信号点のうちのいずれかに対応するシンボルのシンボルビットに入れ替える入れ替えステップと
　を備え、
　前記入れ替えステップは、
　　エラー確率に応じて５個の符号ビットグループにグループ分けされる4×2ビットの前記符号ビットを入れ替えて、エラー確率に応じて２個のシンボルビットグループにグループ分けされる4×2ビットの前記シンボルビットに割り当てる入れ替え処理において、
　　エラー確率が１番目に良い符号ビットグループの符号ビットの１ビットを、エラー確率が１番目に良いシンボルビットグループのシンボルビットの１ビットに割り当て、
　　エラー確率が２番目に良い符号ビットグループの符号ビットの１ビットを、エラー確率が２番目に良いシンボルビットグループのシンボルビットの１ビットに割り当て、
　　エラー確率が３番目に良い符号ビットグループの符号ビットの２ビットを、エラー確率が２番目に良いシンボルビットグループのシンボルビットの２ビットに割り当て、
　　エラー確率が４番目に良い符号ビットグループの符号ビットの１ビットを、エラー確率が１番目に良いシンボルビットグループのシンボルビットの１ビットに割り当て、
　　エラー確率が５番目に良い符号ビットグループの符号ビットの２ビットを、エラー確率が１番目に良いシンボルビットグループのシンボルビットの２ビットに割り当て、
　　エラー確率が５番目に良い符号ビットグループの符号ビットの１ビットを、エラー確率が２番目に良いシンボルビットグループのシンボルビットの１ビットに割り当て、
　前記LDPC符号は、情報ビットとパリティビットを含み、
　前記検査行列は、前記情報ビットに対応する情報行列部及び前記パリティビットに対応するパリティ行列部とを含み、
　前記情報行列部は、検査行列初期値テーブルによって表わされ、
　前記検査行列初期値テーブルは、前記情報行列部の1の要素の位置を360列ごとに表すテーブルであって、
　32 384 430 591 1296 1976 1999 2137 2175 3638 4214 4304 4486 4662 4999 5174 5700 6969 7115 7138 7189
　1788 1881 1910 2724 4504 4928 4973 5616 5686 5718 5846 6523 6893 6994 7074 7100 7277 7399 7476 7480 7537
　2791 2824 2927 4196 4298 4800 4948 5361 5401 5688 5818 5862 5969 6029 6244 6645 6962 7203 7302 7454 7534
　574 1461 1826 2056 2069 2387 2794 3349 3366 4951 5826 5834 5903 6640 6762 6786 6859 7043 7418 7431 7554
　14 178 675 823 890 930 1209 1311 2898 4339 4600 5203 6485 6549 6970 7208 7218 7298 7454 7457 7462
　4075 4188 7313 7553
　5145 6018 7148 7507
　3198 4858 6983 7033
　3170 5126 5625 6901
　2839 6093 7071 7450
　11 3735 5413
　2497 5400 7238
　2067 5172 5714
　1889 7173 7329
　1795 2773 3499
　2695 2944 6735
　3221 4625 5897
　1690 6122 6816
　5013 6839 7358
　1601 6849 7415
　2180 7389 7543
　2121 6838 7054
　1948 3109 5046
　272 1015 7464
　である
　データ処理方法。
＜１６＞
　LDPC符号の検査行列に基づき、符号長が16200ビットであり符号化率が8/15のLDPC符号化を行う符号化ステップと、
　前記LDPC符号の符号ビットを、16QAMで定める16個の信号点のうちのいずれかに対応するシンボルのシンボルビットに入れ替える入れ替えステップと
　を備え、
　前記入れ替えステップは、
　8個の16200/8ビットの記憶容量を有する記憶単位に記憶されて、それぞれの前記記憶単位から１ビットずつ読み出された８ビットの符号ビットを、連続する２個のシンボルに割り当てる場合において、前記８ビットの符号ビットの最上位ビットから#i+1ビット目を、ビットb#iとするとともに、前記2個のシンボルの８ビットのシンボルビットの最上位ビットから#i+1ビット目を、ビットy#iとして、
　ビットb0を、ビットy0に、
　ビットb1を、ビットy2に、
　ビットb2を、ビットy6に、
　ビットb3を、ビットy3に、
　ビットb4を、ビットy4に、
　ビットb5を、ビットy1に、
　ビットb6を、ビットy5に、
　ビットb7を、ビットy7に
　それぞれ入れ替え、
　前記LDPC符号は、情報ビットとパリティビットを含み、
　前記検査行列は、前記情報ビットに対応する情報行列部及び前記パリティビットに対応するパリティ行列部とを含み、
　前記情報行列部は、検査行列初期値テーブルによって表わされ、
　前記検査行列初期値テーブルは、前記情報行列部の1の要素の位置を360列ごとに表すテーブルであって、
　32 384 430 591 1296 1976 1999 2137 2175 3638 4214 4304 4486 4662 4999 5174 5700 6969 7115 7138 7189
　1788 1881 1910 2724 4504 4928 4973 5616 5686 5718 5846 6523 6893 6994 7074 7100 7277 7399 7476 7480 7537
　2791 2824 2927 4196 4298 4800 4948 5361 5401 5688 5818 5862 5969 6029 6244 6645 6962 7203 7302 7454 7534
　574 1461 1826 2056 2069 2387 2794 3349 3366 4951 5826 5834 5903 6640 6762 6786 6859 7043 7418 7431 7554
　14 178 675 823 890 930 1209 1311 2898 4339 4600 5203 6485 6549 6970 7208 7218 7298 7454 7457 7462
　4075 4188 7313 7553
　5145 6018 7148 7507
　3198 4858 6983 7033
　3170 5126 5625 6901
　2839 6093 7071 7450
　11 3735 5413
　2497 5400 7238
　2067 5172 5714
　1889 7173 7329
　1795 2773 3499
　2695 2944 6735
　3221 4625 5897
　1690 6122 6816
　5013 6839 7358
　1601 6849 7415
　2180 7389 7543
　2121 6838 7054
　1948 3109 5046
　272 1015 7464
　である
　データ処理方法。
＜１７＞
　LDPC符号の検査行列に基づき、符号長が16200ビットであり符号化率が3/5のLDPC符号化を行う符号化ステップと、
　前記LDPC符号の符号ビットを、16QAMで定める16個の信号点のうちのいずれかに対応するシンボルのシンボルビットに入れ替える入れ替えステップと
　を備え、
　前記入れ替えステップは、
　　エラー確率に応じて５個の符号ビットグループにグループ分けされる4×2ビットの前記符号ビットを入れ替えて、エラー確率に応じて２個のシンボルビットグループにグループ分けされる4×2ビットの前記シンボルビットに割り当てる入れ替え処理において、
　　エラー確率が１番目に良い符号ビットグループの符号ビットの１ビットを、エラー確率が１番目に良いシンボルビットグループのシンボルビットの１ビットに割り当て、
　　エラー確率が２番目に良い符号ビットグループの符号ビットの１ビットを、エラー確率が２番目に良いシンボルビットグループのシンボルビットの１ビットに割り当て、
　　エラー確率が３番目に良い符号ビットグループの符号ビットの２ビットを、エラー確率が２番目に良いシンボルビットグループのシンボルビットの２ビットに割り当て、
　　エラー確率が４番目に良い符号ビットグループの符号ビットの１ビットを、エラー確率が１番目に良いシンボルビットグループのシンボルビットの１ビットに割り当て、
　　エラー確率が５番目に良い符号ビットグループの符号ビットの２ビットを、エラー確率が１番目に良いシンボルビットグループのシンボルビットの２ビットに割り当て、
　　エラー確率が５番目に良い符号ビットグループの符号ビットの１ビットを、エラー確率が２番目に良いシンボルビットグループのシンボルビットの１ビットに割り当て、
　前記LDPC符号は、情報ビットとパリティビットを含み、
　前記検査行列は、前記情報ビットに対応する情報行列部及び前記パリティビットに対応するパリティ行列部とを含み、
　前記情報行列部は、検査行列初期値テーブルによって表わされ、
　前記検査行列初期値テーブルは、前記情報行列部の1の要素の位置を360列ごとに表すテーブルであって、
　41 588 1367 1831 1964 3424 3732 4590 4677 5455 5542 5627 6415
　904 1706 2800 3732 3783 4217 4507 4999 6010 6218 6282 6363 6456
　356 1871 2216 2629 2994 3719 5194 5585 6012 6273 6393 6457 6474
　1676 2419 2604 3939 4186 5080 5400 5552 5971 6023 6324 6442 6445
　3 770 2770 3457 3815 4253 4512 4671 5390 5393 5818 5978 6441
　491 548 1033 1042 1187 3816 4378 4956 5049 5649 5684 6177 6475
　1489 2817 3377 3716 4229 4512 4664 5065 5257 5477 5550 5950 6447
　1546 2444 4684
　15 3546 6220
　1427 6199 6430
　103 3629 5526
　1330 6150 6255
　363 5660 6422
　4069 5586 5885
　722 820 2823
　204 2820 6181
　3710 6077 6106
　2655 5428 6264
　1850 5989 6245
　2701 5315 6477
　1286 4462 6159
　3356 4359 4805
　13 4416 4800
　3103 4357 4685
　1163 5127 6435
　164 3202 3934
　36 230 3514
　である
　データ処理方法。
＜１８＞
　LDPC符号の検査行列に基づき、符号長が16200ビットであり符号化率が3/5のLDPC符号化を行う符号化ステップと、
　前記LDPC符号の符号ビットを、16QAMで定める16個の信号点のうちのいずれかに対応するシンボルのシンボルビットに入れ替える入れ替えステップと
　を備え、
　前記入れ替えステップは、
　8個の16200/8ビットの記憶容量を有する記憶単位に記憶されて、それぞれの前記記憶単位から１ビットずつ読み出された８ビットの符号ビットを、連続する２個のシンボルに割り当てる場合において、前記８ビットの符号ビットの最上位ビットから#i+1ビット目を、ビットb#iとするとともに、前記2個のシンボルの８ビットのシンボルビットの最上位ビットから#i+1ビット目を、ビットy#iとして、
　ビットb0を、ビットy0に、
　ビットb1を、ビットy2に、
　ビットb2を、ビットy6に、
　ビットb3を、ビットy3に、
　ビットb4を、ビットy4に、
　ビットb5を、ビットy1に、
　ビットb6を、ビットy5に、
　ビットb7を、ビットy7に
　それぞれ入れ替え、
　前記LDPC符号は、情報ビットとパリティビットを含み、
　前記検査行列は、前記情報ビットに対応する情報行列部及び前記パリティビットに対応するパリティ行列部とを含み、
　前記情報行列部は、検査行列初期値テーブルによって表わされ、
　前記検査行列初期値テーブルは、前記情報行列部の1の要素の位置を360列ごとに表すテーブルであって、
　41 588 1367 1831 1964 3424 3732 4590 4677 5455 5542 5627 6415
　904 1706 2800 3732 3783 4217 4507 4999 6010 6218 6282 6363 6456
　356 1871 2216 2629 2994 3719 5194 5585 6012 6273 6393 6457 6474
　1676 2419 2604 3939 4186 5080 5400 5552 5971 6023 6324 6442 6445
　3 770 2770 3457 3815 4253 4512 4671 5390 5393 5818 5978 6441
　491 548 1033 1042 1187 3816 4378 4956 5049 5649 5684 6177 6475
　1489 2817 3377 3716 4229 4512 4664 5065 5257 5477 5550 5950 6447
　1546 2444 4684
　15 3546 6220
　1427 6199 6430
　103 3629 5526
　1330 6150 6255
　363 5660 6422
　4069 5586 5885
　722 820 2823
　204 2820 6181
　3710 6077 6106
　2655 5428 6264
　1850 5989 6245
　2701 5315 6477
　1286 4462 6159
　3356 4359 4805
　13 4416 4800
　3103 4357 4685
　1163 5127 6435
　164 3202 3934
　36 230 3514
　である
　データ処理方法。
＜１９＞
　LDPC符号の検査行列に基づき、符号長が16200ビットであり符号化率が2/3のLDPC符号化を行う符号化ステップと、
　前記LDPC符号の符号ビットを、16QAMで定める16個の信号点のうちのいずれかに対応するシンボルのシンボルビットに入れ替える入れ替えステップと
　を備え、
　前記入れ替えステップは、
　　エラー確率に応じて６個の符号ビットグループにグループ分けされる4×2ビットの前記符号ビットを入れ替えて、エラー確率に応じて２個のシンボルビットグループにグループ分けされる4×2ビットの前記シンボルビットに割り当てる入れ替え処理において、
　　エラー確率が１番目に良い符号ビットグループの符号ビットの１ビットを、エラー確率が１番目に良いシンボルビットグループのシンボルビットの１ビットに割り当て、
　　エラー確率が２番目に良い符号ビットグループの符号ビットの２ビットを、エラー確率が２番目に良いシンボルビットグループのシンボルビットの２ビットに割り当て、
　　エラー確率が３番目に良い符号ビットグループの符号ビットの１ビットを、エラー確率が２番目に良いシンボルビットグループのシンボルビットの１ビットに割り当て、
　　エラー確率が４番目に良い符号ビットグループの符号ビットの１ビットを、エラー確率が１番目に良いシンボルビットグループのシンボルビットの１ビットに割り当て、
　　エラー確率が５番目に良い符号ビットグループの符号ビットの１ビットを、エラー確率が１番目に良いシンボルビットグループのシンボルビットの１ビットに割り当て、
　　エラー確率が６番目に良い符号ビットグループの符号ビットの１ビットを、エラー確率が１番目に良いシンボルビットグループのシンボルビットの１ビットに割り当て、
　　エラー確率が６番目に良い符号ビットグループの符号ビットの１ビットを、エラー確率が２番目に良いシンボルビットグループのシンボルビットの１ビットに割り当て、
　前記LDPC符号は、情報ビットとパリティビットを含み、
　前記検査行列は、前記情報ビットに対応する情報行列部及び前記パリティビットに対応するパリティ行列部とを含み、
　前記情報行列部は、検査行列初期値テーブルによって表わされ、
　前記検査行列初期値テーブルは、前記情報行列部の1の要素の位置を360列ごとに表すテーブルであって、
　76 545 1005 1029 1390 1970 2525 2971 3448 3845 4088 4114 4163 4373 4640 4705 4970 5094
　14 463 600 1676 2239 2319 2326 2815 2887 4278 4457 4493 4597 4918 4989 5038 5261 5384
　451 632 829 1006 1530 1723 2205 2587 2801 3041 3849 4382 4595 4727 5006 5156 5224 5286
　211 265 1293 1777 1926 2214 2909 2957 3178 3278 3771 4547 4563 4737 4879 5068 5232 5344
　6 2901 3925 5384
　2858 4152 5006 5202
　9 1232 2063 2768
　7 11 2781 3871
　12 2161 2820 4078
　3 3510 4668 5323
　253 411 3215 5241
　3919 4789 5040 5302
　12 5113 5256 5352
　9 1461 4004 5241
　1688 3585 4480 5394
　8 2127 3469 4360
　2827 4049 5084 5379
　1770 3331 5315 5386
　1885 2817 4900 5088
　2568 3854 4660
　1604 3565 5373
　2317 4636 5156
　2480 2816 4094
　14 4518 4826
　127 1192 3872
　93 2282 3663
　2962 5085 5314
　2078 4277 5089
　9 5280 5292
　50 2847 4742
　である
　データ処理方法。
＜２０＞
　LDPC符号の検査行列に基づき、符号長が16200ビットであり符号化率が2/3のLDPC符号化を行う符号化ステップと、
　前記LDPC符号の符号ビットを、16QAMで定める16個の信号点のうちのいずれかに対応するシンボルのシンボルビットに入れ替える入れ替えステップと
　を備え、
　前記入れ替えステップは、
　8個の16200/8ビットの記憶容量を有する記憶単位に記憶されて、それぞれの前記記憶単位から１ビットずつ読み出された８ビットの符号ビットを、連続する２個のシンボルに割り当てる場合において、前記８ビットの符号ビットの最上位ビットから#i+1ビット目を、ビットb#iとするとともに、前記2個のシンボルの８ビットのシンボルビットの最上位ビットから#i+1ビット目を、ビットy#iとして、
　ビットb0を、ビットy0に、
　ビットb1を、ビットy2に、
　ビットb2を、ビットy6に、
　ビットb3を、ビットy3に、
　ビットb4を、ビットy4に、
　ビットb5を、ビットy1に、
　ビットb6を、ビットy5に、
　ビットb7を、ビットy7に
　それぞれ入れ替え、
　前記LDPC符号は、情報ビットとパリティビットを含み、
　前記検査行列は、前記情報ビットに対応する情報行列部及び前記パリティビットに対応するパリティ行列部とを含み、
　前記情報行列部は、検査行列初期値テーブルによって表わされ、
　前記検査行列初期値テーブルは、前記情報行列部の1の要素の位置を360列ごとに表すテーブルであって、
　76 545 1005 1029 1390 1970 2525 2971 3448 3845 4088 4114 4163 4373 4640 4705 4970 5094　14 463 600 1676 2239 2319 2326 2815 2887 4278 4457 4493 4597 4918 4989 5038 5261 5384
　451 632 829 1006 1530 1723 2205 2587 2801 3041 3849 4382 4595 4727 5006 5156 5224 5286
　211 265 1293 1777 1926 2214 2909 2957 3178 3278 3771 4547 4563 4737 4879 5068 5232 5344
　6 2901 3925 5384
　2858 4152 5006 5202
　9 1232 2063 2768
　7 11 2781 3871
　12 2161 2820 4078
　3 3510 4668 5323
　253 411 3215 5241
　3919 4789 5040 5302
　12 5113 5256 5352
　9 1461 4004 5241
　1688 3585 4480 5394
　8 2127 3469 4360
　2827 4049 5084 5379
　1770 3331 5315 5386
　1885 2817 4900 5088
　2568 3854 4660
　1604 3565 5373
　2317 4636 5156
　2480 2816 4094
　14 4518 4826
　127 1192 3872
　93 2282 3663
　2962 5085 5314
　2078 4277 5089
　9 5280 5292
　50 2847 4742
　である
　データ処理方法。
＜２１＞
　16QAMで定める16個の信号点のうちのいずれかに対応するシンボルのシンボルビットを、符号長が16200ビットであり符号化率が2/5のLDPC符号の符号ビットに入れ替える逆入れ替え部と、
　LDPC符号の検査行列に基づき、前記逆入れ替え部により入れ替えられたLDPC符号を復号する復号部と
　を備え、
　前記逆入れ替え部は、
　8個の16200/8ビットの記憶容量を有する記憶単位に記憶されて、それぞれの前記記憶単位から１ビットずつ読み出された８ビットの符号ビットが、連続する２個のシンボルに割り当てられている場合において、前記８ビットの符号ビットの最上位ビットから#i+1ビット目を、ビットb#iとするとともに、前記2個のシンボルの８ビットのシンボルビットの最上位ビットから#i+1ビット目を、ビットy#iとして、
　ビットy0を、ビットb0に、
　ビットy2を、ビットb1に、
　ビットy6を、ビットb2に、
　ビットy3を、ビットb3に、
　ビットy4を、ビットb4に、
　ビットy1を、ビットb5に、
　ビットy5を、ビットb6に、
　ビットy7を、ビットb7に
　それぞれ入れ替え、
　前記LDPC符号は、情報ビットとパリティビットを含み、
　前記検査行列は、前記情報ビットに対応する情報行列部及び前記パリティビットに対応するパリティ行列部とを含み、
　前記情報行列部は、検査行列初期値テーブルによって表わされ、
　前記検査行列初期値テーブルは、前記情報行列部の1の要素の位置を360列ごとに表すテーブルであって、
　13 88 136 188 398 794 855 918 954 1950 2762 2837 2847 4209 4342 5092 5334 5498 5731 5837 6150 6942 7127 7402 7936 8235 8307 8600 9001 9419 9442 9710
　619 792 1002 1148 1528 1533 1925 2207 2766 3021 3267 3593 3947 4832 4873 5109 5488 5882 6079 6097 6276 6499 6584 6738 6795 7550 7723 7786 8732 9060 9270 9401　499 717 1551 1791 2535 3135 3582 3813 4047 4309 5126 5186 5219 5716 5977 6236 6406 6586 6591 7085 7199 7485 7726 7878 8027 8066 8425 8802 9309 9464 9553 9671　658 4058 7824 8512
　3245 4743 8117 9369
　465 6559 8112 9461
　975 2368 4444 6095
　4128 5993 9182 9473
　9 3822 5306 5320
　4 8311 9571 9669
　13 8122 8949 9656
　3353 4449 5829 8053
　7885 9118 9674
　7575 9591 9670
　431 8123 9271
　4228 7587 9270
　8847 9146 9556
　11 5213 7763
　である
　データ処理装置。
＜２２＞
　16QAMで定める16個の信号点のうちのいずれかに対応するシンボルのシンボルビットを、符号長が16200ビットであり符号化率が4/9のLDPC符号の符号ビットに入れ替える逆入れ替え部と、
　LDPC符号の検査行列に基づき、前記逆入れ替え部により入れ替えられたLDPC符号を復号する復号部と
　を備え、
　前記逆入れ替え部は、
　8個の16200/8ビットの記憶容量を有する記憶単位に記憶されて、それぞれの前記記憶単位から１ビットずつ読み出された８ビットの符号ビットが、連続する２個のシンボルに割り当てられている場合において、前記８ビットの符号ビットの最上位ビットから#i+1ビット目を、ビットb#iとするとともに、前記2個のシンボルの８ビットのシンボルビットの最上位ビットから#i+1ビット目を、ビットy#iとして、
　ビットy0を、ビットb0に、
　ビットy2を、ビットb1に、
　ビットy6を、ビットb2に、
　ビットy3を、ビットb3に、
　ビットy4を、ビットb4に、
　ビットy1を、ビットb5に、
　ビットy5を、ビットb6に、
　ビットy7を、ビットb7に
　それぞれ入れ替え、
　前記LDPC符号は、情報ビットとパリティビットを含み、
　前記検査行列は、前記情報ビットに対応する情報行列部及び前記パリティビットに対応するパリティ行列部とを含み、
　前記情報行列部は、検査行列初期値テーブルによって表わされ、
　前記検査行列初期値テーブルは、前記情報行列部の1の要素の位置を360列ごとに表すテーブルであって、
　567 1111 1821 2216 2255 2806 2860 3463 3697 3744 3839 3951 4212 4475 4884 5157 5679 6498 7043 7340 7403 7827 8233 8470 8699
　18 24 1578 2569 3538 3714 4879 4922 5825 6417 7090 7285 7291 7451 7545 7758 7857 8180 8511 8687 8834 8877 8896 8923 8956
　168 1839 1944 2745 2815 3874 4427 5366 6331 6396 6503 6512 7107 7608 7663 7742 8101 8223 8710 8722 8804 8825 8861 8909 8980
　1 12 395 1035 1675 1946 2788 2823 3899 4097 4382 4741 4933 5267 7094 7503 7555 7929 8136 8377 8434 8668 8739 8756 8990
　2635 4688 6722 6823
　11 527 7081 7698
　3930 4520 5817 7864
　16 657 2009 8233
　2965 5337 6600
　521 6304 8963
　1218 3326 6124
　19 5853 8813
　7129 8899 8962
　3467 3632 8651
　5895 6516 8973
　2759 3422 8965
　7205 8708 8961
　4928 6921 8994
　364 7206 8927
　3918 4050 8435
　である
　データ処理装置。
＜２３＞
　16QAMで定める16個の信号点のうちのいずれかに対応するシンボルのシンボルビットを、符号長が16200ビットであり符号化率が8/15のLDPC符号の符号ビットに入れ替える逆入れ替え部と、
　LDPC符号の検査行列に基づき、前記逆入れ替え部により入れ替えられたLDPC符号を復号する復号部と
　を備え、
　前記逆入れ替え部は、
　8個の16200/8ビットの記憶容量を有する記憶単位に記憶されて、それぞれの前記記憶単位から１ビットずつ読み出された８ビットの符号ビットが、連続する２個のシンボルに割り当てられている場合において、前記８ビットの符号ビットの最上位ビットから#i+1ビット目を、ビットb#iとするとともに、前記2個のシンボルの８ビットのシンボルビットの最上位ビットから#i+1ビット目を、ビットy#iとして、
　ビットy0を、ビットb0に、
　ビットy2を、ビットb1に、
　ビットy6を、ビットb2に、
　ビットy3を、ビットb3に、
　ビットy4を、ビットb4に、
　ビットy1を、ビットb5に、
　ビットy5を、ビットb6に、
　ビットy7を、ビットb7に
　それぞれ入れ替え、
　前記LDPC符号は、情報ビットとパリティビットを含み、
　前記検査行列は、前記情報ビットに対応する情報行列部及び前記パリティビットに対応するパリティ行列部とを含み、
　前記情報行列部は、検査行列初期値テーブルによって表わされ、
　前記検査行列初期値テーブルは、前記情報行列部の1の要素の位置を360列ごとに表すテーブルであって、
　32 384 430 591 1296 1976 1999 2137 2175 3638 4214 4304 4486 4662 4999 5174 5700 6969 7115 7138 7189
　1788 1881 1910 2724 4504 4928 4973 5616 5686 5718 5846 6523 6893 6994 7074 7100 7277 7399 7476 7480 7537
　2791 2824 2927 4196 4298 4800 4948 5361 5401 5688 5818 5862 5969 6029 6244 6645 6962 7203 7302 7454 7534
　574 1461 1826 2056 2069 2387 2794 3349 3366 4951 5826 5834 5903 6640 6762 6786 6859 7043 7418 7431 7554
　14 178 675 823 890 930 1209 1311 2898 4339 4600 5203 6485 6549 6970 7208 7218 7298 7454 7457 7462
　4075 4188 7313 7553
　5145 6018 7148 7507
　3198 4858 6983 7033
　3170 5126 5625 6901
　2839 6093 7071 7450
　11 3735 5413
　2497 5400 7238
　2067 5172 5714
　1889 7173 7329
　1795 2773 3499
　2695 2944 6735
　3221 4625 5897
　1690 6122 6816
　5013 6839 7358
　1601 6849 7415
　2180 7389 7543
　2121 6838 7054
　1948 3109 5046
　272 1015 7464
　である
　データ処理装置。
＜２４＞
　16QAMで定める16個の信号点のうちのいずれかに対応するシンボルのシンボルビットを、符号長が16200ビットであり符号化率が3/5のLDPC符号の符号ビットに入れ替える逆入れ替え部と、
　LDPC符号の検査行列に基づき、前記逆入れ替え部により入れ替えられたLDPC符号を復号する復号部と
　を備え、
　前記逆入れ替え部は、
　8個の16200/8ビットの記憶容量を有する記憶単位に記憶されて、それぞれの前記記憶単位から１ビットずつ読み出された８ビットの符号ビットが、連続する２個のシンボルに割り当てられている場合において、前記８ビットの符号ビットの最上位ビットから#i+1ビット目を、ビットb#iとするとともに、前記2個のシンボルの８ビットのシンボルビットの最上位ビットから#i+1ビット目を、ビットy#iとして、
　ビットy0を、ビットb0に、
　ビットy2を、ビットb1に、
　ビットy6を、ビットb2に、
　ビットy3を、ビットb3に、
　ビットy4を、ビットb4に、
　ビットy1を、ビットb5に、
　ビットy5を、ビットb6に、
　ビットy7を、ビットb7に
　それぞれ入れ替え、
　前記LDPC符号は、情報ビットとパリティビットを含み、
　前記検査行列は、前記情報ビットに対応する情報行列部及び前記パリティビットに対応するパリティ行列部とを含み、
　前記情報行列部は、検査行列初期値テーブルによって表わされ、
　前記検査行列初期値テーブルは、前記情報行列部の1の要素の位置を360列ごとに表すテーブルであって、
　41 588 1367 1831 1964 3424 3732 4590 4677 5455 5542 5627 6415
　904 1706 2800 3732 3783 4217 4507 4999 6010 6218 6282 6363 6456
　356 1871 2216 2629 2994 3719 5194 5585 6012 6273 6393 6457 6474
　1676 2419 2604 3939 4186 5080 5400 5552 5971 6023 6324 6442 6445
　3 770 2770 3457 3815 4253 4512 4671 5390 5393 5818 5978 6441
　491 548 1033 1042 1187 3816 4378 4956 5049 5649 5684 6177 6475
　1489 2817 3377 3716 4229 4512 4664 5065 5257 5477 5550 5950 6447
　1546 2444 4684
　15 3546 6220
　1427 6199 6430
　103 3629 5526
　1330 6150 6255
　363 5660 6422
　4069 5586 5885
　722 820 2823
　204 2820 6181
　3710 6077 6106
　2655 5428 6264
　1850 5989 6245
　2701 5315 6477
　1286 4462 6159
　3356 4359 4805
　13 4416 4800
　3103 4357 4685
　1163 5127 6435
　164 3202 3934
　36 230 3514
　である
　データ処理装置。
＜２５＞
　16QAMで定める16個の信号点のうちのいずれかに対応するシンボルのシンボルビットを、符号長が16200ビットであり符号化率が4/15のLDPC符号の符号ビットに入れ替える逆入れ替え部と、
　LDPC符号の検査行列に基づき、前記逆入れ替え部により入れ替えられたLDPC符号を復号する復号部と
　を備え、
　前記逆入れ替え部は、
　8個の16200/8ビットの記憶容量を有する記憶単位に記憶されて、それぞれの前記記憶単位から１ビットずつ読み出された８ビットの符号ビットが、連続する２個のシンボルに割り当てられている場合において、前記８ビットの符号ビットの最上位ビットから#i+1ビット目を、ビットb#iとするとともに、前記2個のシンボルの８ビットのシンボルビットの最上位ビットから#i+1ビット目を、ビットy#iとして、
　ビットy0を、ビットb0に、
　ビットy2を、ビットb1に、
　ビットy6を、ビットb2に、
　ビットy3を、ビットb3に、
　ビットy4を、ビットb4に、
　ビットy1を、ビットb5に、
　ビットy5を、ビットb6に、
　ビットy7を、ビットb7に
　それぞれ入れ替え、
　前記LDPC符号は、情報ビットとパリティビットを含み、
　前記検査行列は、前記情報ビットに対応する情報行列部及び前記パリティビットに対応するパリティ行列部とを含み、
　前記情報行列部は、検査行列初期値テーブルによって表わされ、
　前記検査行列初期値テーブルは、前記情報行列部の1の要素の位置を360列ごとに表すテーブルであって、
　76 545 1005 1029 1390 1970 2525 2971 3448 3845 4088 4114 4163 4373 4640 4705 4970 5094
　14 463 600 1676 2239 2319 2326 2815 2887 4278 4457 4493 4597 4918 4989 5038 5261 5384
　451 632 829 1006 1530 1723 2205 2587 2801 3041 3849 4382 4595 4727 5006 5156 5224 5286
　211 265 1293 1777 1926 2214 2909 2957 3178 3278 3771 4547 4563 4737 4879 5068 5232 5344
　6 2901 3925 5384
　2858 4152 5006 5202
　9 1232 2063 2768
　7 11 2781 3871
　12 2161 2820 4078
　3 3510 4668 5323
　253 411 3215 5241
　3919 4789 5040 5302
　12 5113 5256 5352
　9 1461 4004 5241
　1688 3585 4480 5394
　8 2127 3469 4360
　2827 4049 5084 5379
　1770 3331 5315 5386
　1885 2817 4900 5088
　2568 3854 4660
　1604 3565 5373
　2317 4636 5156
　2480 2816 4094
　14 4518 4826
　127 1192 3872
　93 2282 3663
　2962 5085 5314
　2078 4277 5089
　9 5280 5292
　50 2847 4742
　である
　データ処理装置。
　１１　送信装置，　１２　受信装置，　２３　パリティインターリーバ，　２４　カラムツイストインターリーバ，　２５　デマルチプレクサ，　３１　メモリ，　３２　入れ替え部，　５４　マルチプレクサ，　５５　カラムツイストインターリーバ，　１１１　モードアダプテーション／マルチプレクサ，　１１２　パダー，　１１３　BBスクランブラ，　１１４　BCHエンコーダ，　１１５　LDPCエンコーダ，　１１６　ビットインターリーバ，　１１７　QAMエンコーダ，　１１８　時間インターリーバ，　１１９　MISO/MIMOエンコーダ，　１２０　周波数インターリーバ，　１２１　BCHエンコーダ，　１２２　LDPCエンコーダ，　１２３　QAMエンコーダ，　１２４　周波数インターリーバ，　１３１　フレームビルダ／リソースアロケーション部　１３２　OFDM生成部，　１５１　OFDM処理部，　１５２　フレーム管理部，　１５３　周波数デインターリーバ，　１５４　QAMデコーダ，　１５５　LDPCデコーダ，　１５６　BCHデコーダ，　１６１　周波数デインターリーバ，　１６２　MISO/MIMOデコーダ，　１６３　時間デインターリーバ，　１６４　QAMデコーダ，　１６５　ビットデインターリーバ，　１６６　LDPCデコーダ，　１６７　BCHデコーダ，　１６８　BBデスクランブラ，　１６９　ヌル削除部，　１７０　デマルチプレクサ，　３００　枝データ格納用メモリ，　３０１　セレクタ，　３０２　チェックノード計算部，　３０３　サイクリックシフト回路，　３０４　枝データ格納用メモリ，　３０５　セレクタ，　３０６　受信データ用メモリ，　３０７　バリアブルノード計算部，　３０８　サイクリックシフト回路，　３０９　復号語計算部，　３１０　受信データ並べ替え部，　３１１　復号データ並べ替え部，　６０１　符号化処理部，　６０２　記憶部，　６１１　符号化率設定部，　６１２　初期値テーブル読み出し部，　６１３　検査行列生成部，　６１４　情報ビット読み出し部，　６１５　符号化パリティ演算部，　６１６　制御部，　７０１　バス，　７０２　CPU，　７０３　ROM，　７０４　RAM，　７０５　ハードディスク，　７０６　出力部，　７０７　入力部，　７０８　通信部，　７０９　ドライブ，　７１０　入出力インタフェース，　７１１　リムーバブル記録媒体，　１００１　逆入れ替え部，　１００２　メモリ，　１０１１　パリティデインターリーバ，　１１０１　取得部，　１１０１　伝送路復号処理部，　１１０３　情報源復号処理部，　１１１１　出力部，　１１２１　記録部

Claims (10)

  1. 　LDPC符号の検査行列に基づき、符号長が16200ビットであり符号化率が7/15のLDPC符号化を行う符号化部と、
    　前記LDPC符号の符号ビットを、16QAMで定める16個の信号点のうちのいずれかに対応するシンボルのシンボルビットに入れ替える入れ替え部と
    　を備え、
    　前記入れ替え部は、
    　　エラー確率に応じて５個の符号ビットグループにグループ分けされる4×2ビットの前記符号ビットを入れ替えて、エラー確率に応じて２個のシンボルビットグループにグループ分けされる4×2ビットの前記シンボルビットに割り当てる入れ替え処理において、
    　　エラー確率が１番目に良い符号ビットグループの符号ビットの１ビットを、エラー確率が１番目に良いシンボルビットグループのシンボルビットの１ビットに割り当て、
    　　エラー確率が２番目に良い符号ビットグループの符号ビットの１ビットを、エラー確率が２番目に良いシンボルビットグループのシンボルビットの１ビットに割り当て、
    　　エラー確率が３番目に良い符号ビットグループの符号ビットの１ビットを、エラー確率が２番目に良いシンボルビットグループのシンボルビットの１ビットに割り当て、
    　　エラー確率が４番目に良い符号ビットグループの符号ビットの１ビットを、エラー確率が２番目に良いシンボルビットグループのシンボルビットの１ビットに割り当て、
    　　エラー確率が５番目に良い符号ビットグループの符号ビットの３ビットを、エラー確率が１番目に良いシンボルビットグループのシンボルビットの３ビットに割り当て、
    　　エラー確率が５番目に良い符号ビットグループの符号ビットの１ビットを、エラー確率が２番目に良いシンボルビットグループのシンボルビットの１ビットに割り当て、
    　前記LDPC符号は、情報ビットとパリティビットを含み、
    　前記検査行列は、前記情報ビットに対応する情報行列部及び前記パリティビットに対応するパリティ行列部とを含み、
    　前記情報行列部は、検査行列初期値テーブルによって表わされ、
    　前記検査行列初期値テーブルは、前記情報行列部の1の要素の位置を360列ごとに表すテーブルであって、
    　3 137 314 327 983 1597 2028 3043 3217 4109 6020 6178 6535 6560 7146 7180 7408 7790 7893 8123 8313 8526 8616 8638
    　356 1197 1208 1839 1903 2712 3088 3537 4091 4301 4919 5068 6025 6195 6324 6378 6686 6829 7558 7745 8042 8382 8587 8602
    　18 187 1115 1417 1463 2300 2328 3502 3805 4677 4827 5551 5968 6394 6412 6753 7169 7524 7695 7976 8069 8118 8522 8582
    　714 2713 2726 2964 3055 3220 3334 3459 5557 5765 5841 6290 6419 6573 6856 7786 7937 8156 8286 8327 8384 8448 8539 8559
    　3452 7935 8092 8623
    　56 1955 3000 8242
    　1809 4094 7991 8489
    　2220 6455 7849 8548
    　1006 2576 3247 6976
    　2177 6048 7795 8295
    　1413 2595 7446 8594
    　2101 3714 7541 8531
    　10 5961 7484
    　3144 4636 5282
    　5708 5875 8390
    　3322 5223 7975
    　197 4653 8283
    　598 5393 8624
    　906 7249 7542
    　1223 2148 8195
    　976 2001 5005
    　である
    　データ処理装置。
  2. 　LDPC符号の検査行列に基づき、符号長が16200ビットであり符号化率が7/15のLDPC符号化を行う符号化部と、
    　前記LDPC符号の符号ビットを、16QAMで定める16個の信号点のうちのいずれかに対応するシンボルのシンボルビットに入れ替える入れ替え部と
    　を備え、
    　前記入れ替え部は、
    　8個の16200/8ビットの記憶容量を有する記憶単位に記憶されて、それぞれの前記記憶単位から１ビットずつ読み出された８ビットの符号ビットを、連続する２個のシンボルに割り当てる場合において、前記８ビットの符号ビットの最上位ビットから#i+1ビット目を、ビットb#iとするとともに、前記2個のシンボルの８ビットのシンボルビットの最上位ビットから#i+1ビット目を、ビットy#iとして、
    　ビットb0を、ビットy0に、
    　ビットb1を、ビットy2に、
    　ビットb2を、ビットy6に、
    　ビットb3を、ビットy3に、
    　ビットb4を、ビットy4に、
    　ビットb5を、ビットy1に、
    　ビットb6を、ビットy5に、
    　ビットb7を、ビットy7に
    　それぞれ入れ替え、
    　前記LDPC符号は、情報ビットとパリティビットを含み、
    　前記検査行列は、前記情報ビットに対応する情報行列部及び前記パリティビットに対応するパリティ行列部とを含み、
    　前記情報行列部は、検査行列初期値テーブルによって表わされ、
    　前記検査行列初期値テーブルは、前記情報行列部の1の要素の位置を360列ごとに表すテーブルであって、
    　3 137 314 327 983 1597 2028 3043 3217 4109 6020 6178 6535 6560 7146 7180 7408 7790 7893 8123 8313 8526 8616 8638
    　356 1197 1208 1839 1903 2712 3088 3537 4091 4301 4919 5068 6025 6195 6324 6378 6686 6829 7558 7745 8042 8382 8587 8602
    　18 187 1115 1417 1463 2300 2328 3502 3805 4677 4827 5551 5968 6394 6412 6753 7169 7524 7695 7976 8069 8118 8522 8582
    　714 2713 2726 2964 3055 3220 3334 3459 5557 5765 5841 6290 6419 6573 6856 7786 7937 8156 8286 8327 8384 8448 8539 8559
    　3452 7935 8092 8623
    　56 1955 3000 8242
    　1809 4094 7991 8489
    　2220 6455 7849 8548
    　1006 2576 3247 6976
    　2177 6048 7795 8295
    　1413 2595 7446 8594
    　2101 3714 7541 8531
    　10 5961 7484
    　3144 4636 5282
    　5708 5875 8390
    　3322 5223 7975
    　197 4653 8283
    　598 5393 8624
    　906 7249 7542
    　1223 2148 8195
    　976 2001 5005
    　である
    　データ処理装置。
  3. 　請求項２に記載のデータ処理装置において、
    　前記符号ビットのパリティビットのみをインターリーブするパリティインターリーブ部をさらに備え、
    　前記入れ替え部は、前記パリティインターリーブ部によりインターリーブされたビットを入れ替える
    　データ処理装置。
  4. 　請求項２に記載のデータ処理装置において、
    　カラム方向にずらして前記符号ビットを記録することによりカラムツイストインターリーブを行うカラムツイストインターリーブ部をさらに備え、
    　前記入れ替え部は、カラムツイストインターリーブされたビットを入れ替える
    　データ処理装置。
  5. 　請求項２に記載のデータ処理装置において、
    　前記検査行列の2+360×(i-1)列目は、前記検査行列初期値テーブルで表わされる1+360×(i-1)列目を、q＝M/360だけ下方向にサイクリックシフトした列である(iは検査行列初期テーブルの行数であり、Mはパリティ長)
    　データ処理装置。
  6. 　請求項５に記載のデータ処理装置において、
    　前記qは、33である
    　データ処理装置。
  7. 　請求項２に記載のデータ処理装置において、
    　前記入れ替え部は、カラム方向に記憶されてロウ方向に読み出される8ビットの符号ビットを入れ替える
    　データ処理装置。
  8. 　LDPC符号の検査行列に基づき、符号長が16200ビットであり符号化率が7/15のLDPC符号化を行う符号化ステップと、
    　前記LDPC符号の符号ビットを、16QAMで定める16個の信号点のうちのいずれかに対応するシンボルのシンボルビットに入れ替える入れ替えステップと
    　を備え、
    　前記入れ替えステップは、
    　　エラー確率に応じて５個の符号ビットグループにグループ分けされる4×2ビットの前記符号ビットを入れ替えて、エラー確率に応じて２個のシンボルビットグループにグループ分けされる4×2ビットの前記シンボルビットに割り当てる入れ替え処理において、
    　　エラー確率が１番目に良い符号ビットグループの符号ビットの１ビットを、エラー確率が１番目に良いシンボルビットグループのシンボルビットの１ビットに割り当て、
    　　エラー確率が２番目に良い符号ビットグループの符号ビットの１ビットを、エラー確率が２番目に良いシンボルビットグループのシンボルビットの１ビットに割り当て、
    　　エラー確率が３番目に良い符号ビットグループの符号ビットの１ビットを、エラー確率が２番目に良いシンボルビットグループのシンボルビットの１ビットに割り当て、
    　　エラー確率が４番目に良い符号ビットグループの符号ビットの１ビットを、エラー確率が２番目に良いシンボルビットグループのシンボルビットの１ビットに割り当て、
    　　エラー確率が５番目に良い符号ビットグループの符号ビットの３ビットを、エラー確率が１番目に良いシンボルビットグループのシンボルビットの３ビットに割り当て、
    　　エラー確率が５番目に良い符号ビットグループの符号ビットの１ビットを、エラー確率が２番目に良いシンボルビットグループのシンボルビットの１ビットに割り当て、
    　前記LDPC符号は、情報ビットとパリティビットを含み、
    　前記検査行列は、前記情報ビットに対応する情報行列部及び前記パリティビットに対応するパリティ行列部とを含み、
    　前記情報行列部は、検査行列初期値テーブルによって表わされ、
    　前記検査行列初期値テーブルは、前記情報行列部の1の要素の位置を360列ごとに表すテーブルであって、
    　3 137 314 327 983 1597 2028 3043 3217 4109 6020 6178 6535 6560 7146 7180 7408 7790 7893 8123 8313 8526 8616 8638
    　356 1197 1208 1839 1903 2712 3088 3537 4091 4301 4919 5068 6025 6195 6324 6378 6686 6829 7558 7745 8042 8382 8587 8602
    　18 187 1115 1417 1463 2300 2328 3502 3805 4677 4827 5551 5968 6394 6412 6753 7169 7524 7695 7976 8069 8118 8522 8582
    　714 2713 2726 2964 3055 3220 3334 3459 5557 5765 5841 6290 6419 6573 6856 7786 7937 8156 8286 8327 8384 8448 8539 8559
    　3452 7935 8092 8623
    　56 1955 3000 8242
    　1809 4094 7991 8489
    　2220 6455 7849 8548
    　1006 2576 3247 6976
    　2177 6048 7795 8295
    　1413 2595 7446 8594
    　2101 3714 7541 8531
    　10 5961 7484
    　3144 4636 5282
    　5708 5875 8390
    　3322 5223 7975
    　197 4653 8283
    　598 5393 8624
    　906 7249 7542
    　1223 2148 8195
    　976 2001 5005
    　である
    　データ処理方法。
  9. 　LDPC符号の検査行列に基づき、符号長が16200ビットであり符号化率が7/15のLDPC符号化を行う符号化ステップと、
    　前記LDPC符号の符号ビットを、16QAMで定める16個の信号点のうちのいずれかに対応するシンボルのシンボルビットに入れ替える入れ替えステップと
    　を備え、
    　前記入れ替えステップは、
    　8個の16200/8ビットの記憶容量を有する記憶単位に記憶されて、それぞれの前記記憶単位から１ビットずつ読み出された８ビットの符号ビットを、連続する２個のシンボルに割り当てる場合において、前記８ビットの符号ビットの最上位ビットから#i+1ビット目を、ビットb#iとするとともに、前記2個のシンボルの８ビットのシンボルビットの最上位ビットから#i+1ビット目を、ビットy#iとして、
    　ビットb0を、ビットy0に、
    　ビットb1を、ビットy2に、
    　ビットb2を、ビットy6に、
    　ビットb3を、ビットy3に、
    　ビットb4を、ビットy4に、
    　ビットb5を、ビットy1に、
    　ビットb6を、ビットy5に、
    　ビットb7を、ビットy7に
    　それぞれ入れ替え、
    　前記LDPC符号は、情報ビットとパリティビットを含み、
    　前記検査行列は、前記情報ビットに対応する情報行列部及び前記パリティビットに対応するパリティ行列部とを含み、
    　前記情報行列部は、検査行列初期値テーブルによって表わされ、
    　前記検査行列初期値テーブルは、前記情報行列部の1の要素の位置を360列ごとに表すテーブルであって、
    　3 137 314 327 983 1597 2028 3043 3217 4109 6020 6178 6535 6560 7146 7180 7408 7790 7893 8123 8313 8526 8616 8638
    　356 1197 1208 1839 1903 2712 3088 3537 4091 4301 4919 5068 6025 6195 6324 6378 6686 6829 7558 7745 8042 8382 8587 8602
    　18 187 1115 1417 1463 2300 2328 3502 3805 4677 4827 5551 5968 6394 6412 6753 7169 7524 7695 7976 8069 8118 8522 8582
    　714 2713 2726 2964 3055 3220 3334 3459 5557 5765 5841 6290 6419 6573 6856 7786 7937 8156 8286 8327 8384 8448 8539 8559
    　3452 7935 8092 8623
    　56 1955 3000 8242
    　1809 4094 7991 8489
    　2220 6455 7849 8548
    　1006 2576 3247 6976
    　2177 6048 7795 8295
    　1413 2595 7446 8594
    　2101 3714 7541 8531
    　10 5961 7484
    　3144 4636 5282
    　5708 5875 8390
    　3322 5223 7975
    　197 4653 8283
    　598 5393 8624
    　906 7249 7542
    　1223 2148 8195
    　976 2001 5005
    　である
    　データ処理方法。
  10. 　16QAMで定める16個の信号点のうちのいずれかに対応するシンボルのシンボルビットを、符号長が16200ビットであり符号化率が7/15のLDPC符号の符号ビットに入れ替える逆入れ替え部と、
    　LDPC符号の検査行列に基づき、前記逆入れ替え部により入れ替えられたLDPC符号を復号する復号部と
    　を備え、
    　前記逆入れ替え部は、
    　8個の16200/8ビットの記憶容量を有する記憶単位に記憶されて、それぞれの前記記憶単位から１ビットずつ読み出された８ビットの符号ビットが、連続する２個のシンボルに割り当てられている場合において、前記８ビットの符号ビットの最上位ビットから#i+1ビット目を、ビットb#iとするとともに、前記2個のシンボルの８ビットのシンボルビットの最上位ビットから#i+1ビット目を、ビットy#iとして、
    　ビットy0を、ビットb0に、
    　ビットy2を、ビットb1に、
    　ビットy6を、ビットb2に、
    　ビットy3を、ビットb3に、
    　ビットy4を、ビットb4に、
    　ビットy1を、ビットb5に、
    　ビットy5を、ビットb6に、
    　ビットy7を、ビットb7に
    　それぞれ入れ替え、
    　前記LDPC符号は、情報ビットとパリティビットを含み、
    　前記検査行列は、前記情報ビットに対応する情報行列部及び前記パリティビットに対応するパリティ行列部とを含み、
    　前記情報行列部は、検査行列初期値テーブルによって表わされ、
    　前記検査行列初期値テーブルは、前記情報行列部の1の要素の位置を360列ごとに表すテーブルであって、
    　3 137 314 327 983 1597 2028 3043 3217 4109 6020 6178 6535 6560 7146 7180 7408 7790 7893 8123 8313 8526 8616 8638
    　356 1197 1208 1839 1903 2712 3088 3537 4091 4301 4919 5068 6025 6195 6324 6378 6686 6829 7558 7745 8042 8382 8587 8602
    　18 187 1115 1417 1463 2300 2328 3502 3805 4677 4827 5551 5968 6394 6412 6753 7169 7524 7695 7976 8069 8118 8522 8582
    　714 2713 2726 2964 3055 3220 3334 3459 5557 5765 5841 6290 6419 6573 6856 7786 7937 8156 8286 8327 8384 8448 8539 8559
    　3452 7935 8092 8623
    　56 1955 3000 8242
    　1809 4094 7991 8489
    　2220 6455 7849 8548
    　1006 2576 3247 6976
    　2177 6048 7795 8295
    　1413 2595 7446 8594
    　2101 3714 7541 8531
    　10 5961 7484
    　3144 4636 5282
    　5708 5875 8390
    　3322 5223 7975
    　197 4653 8283
    　598 5393 8624
    　906 7249 7542
    　1223 2148 8195
    　976 2001 5005
    　である
    　データ処理装置。
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Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5630278B2 (ja) 2010-12-28 2014-11-26 ソニー株式会社 データ処理装置、及びデータ処理方法
JP5630282B2 (ja) * 2011-01-19 2014-11-26 ソニー株式会社 データ処理装置、及び、データ処理方法
JP5672489B2 (ja) * 2011-02-08 2015-02-18 ソニー株式会社 データ処理装置、及び、データ処理方法
JP5637393B2 (ja) * 2011-04-28 2014-12-10 ソニー株式会社 データ処理装置、及び、データ処理方法
JP5648852B2 (ja) 2011-05-27 2015-01-07 ソニー株式会社 データ処理装置、及び、データ処理方法
JP5664919B2 (ja) * 2011-06-15 2015-02-04 ソニー株式会社 データ処理装置、及び、データ処理方法
CN104205648B (zh) 2013-02-08 2018-06-26 索尼公司 数据处理装置和数据处理方法
KR102091888B1 (ko) 2013-02-08 2020-04-14 소니 주식회사 데이터 처리 장치, 및 데이터 처리 방법
US9794877B2 (en) * 2013-04-30 2017-10-17 International Business Machines Corporation Transmitting device, receiving device, communication device, programs, transmission method, and receiving method for wireless communication of continuous data in the form of packets
KR102023558B1 (ko) 2013-06-12 2019-09-23 새턴 라이센싱 엘엘씨 데이터 처리 장치, 및 데이터 처리 방법
CN105453553B (zh) * 2013-08-01 2018-08-28 Lg 电子株式会社 发送广播信号的设备、接收广播信号的设备、发送广播信号的方法以及接收广播信号的方法
KR101948952B1 (ko) * 2014-01-09 2019-02-15 에스케이하이닉스 주식회사 인코딩 장치 및 메시지 매트릭스 생성 방법
US9577678B2 (en) * 2014-01-29 2017-02-21 Electronics And Telecommunications Research Institute Bit interleaver for low-density parity check codeword having length of 64800 and code rate of 7/15 and quadrature phase shift keying, and bit interleaving method using same
CA2881540C (en) * 2014-02-13 2017-08-01 Electronics And Telecommunications Research Institute Modulator and modulation method using non-uniform 16-symbol signal constellation for low-density parity check codeword having 4/15 code rate
US10361720B2 (en) * 2014-05-22 2019-07-23 Electronics And Telecommunications Research Institute Bit interleaver for low-density parity check codeword having length of 16200 and code rate of 3/15 and 64-symbol mapping, and bit interleaving method using same
US10326471B2 (en) * 2014-05-22 2019-06-18 Electronics And Telecommunications Research Institute Bit interleaver for low-density parity check codeword having length of 16200 and code rate of 3/15 and quadrature phase shift keying, and bit interleaving method using same
KR102240750B1 (ko) * 2015-01-20 2021-04-16 한국전자통신연구원 길이가 64800이며, 부호율이 2/15인 ldpc 부호어 및 qpsk를 위한 비트 인터리버 및 이를 이용한 비트 인터리빙 방법
KR102240741B1 (ko) * 2015-01-27 2021-04-16 한국전자통신연구원 길이가 16200이며, 부호율이 2/15인 ldpc 부호어 및 64-심볼 맵핑을 위한 비트 인터리버 및 이를 이용한 비트 인터리빙 방법
KR102287637B1 (ko) * 2015-02-17 2021-08-10 한국전자통신연구원 길이가 16200이며, 부호율이 4/15인 ldpc 부호어 및 64-심볼 맵핑을 위한 비트 인터리버 및 이를 이용한 비트 인터리빙 방법
CN108600871B (zh) * 2017-12-07 2020-10-20 中国航空工业集团公司西安航空计算技术研究所 多功能域多主控的fc-ae-1553交换网络设备与管理方法
CN110858789B (zh) * 2018-08-22 2021-01-22 大唐移动通信设备有限公司 一种编码方法及装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4224777B2 (ja) 2003-05-13 2009-02-18 ソニー株式会社 復号方法および復号装置、並びにプログラム
WO2009104319A1 (ja) * 2008-02-22 2009-08-27 ソニー株式会社 符号化装置、及び符号化方法
WO2009107990A2 (en) * 2008-02-26 2009-09-03 Samsung Electronics Co., Ltd. Method and apparatus for channel encoding and decoding in a communication system using low-density parity-check codes
WO2009116204A1 (ja) * 2008-03-18 2009-09-24 ソニー株式会社 データ処理装置、及びデータ処理方法

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7317770B2 (en) * 2003-02-28 2008-01-08 Nec Laboratories America, Inc. Near-optimal multiple-input multiple-output (MIMO) channel detection via sequential Monte Carlo
US7246295B2 (en) * 2003-04-14 2007-07-17 Agere Systems Inc. Turbo decoder employing simplified log-map decoding
US7334181B2 (en) * 2003-09-04 2008-02-19 The Directv Group, Inc. Method and system for providing short block length low density parity check (LDPC) codes
US20070113143A1 (en) * 2005-10-25 2007-05-17 Yu Liao Iterative decoder with stopping criterion generated from error location polynomial
US7643512B2 (en) * 2006-06-29 2010-01-05 Provigent Ltd. Cascaded links with adaptive coding and modulation
US20100122143A1 (en) * 2007-03-27 2010-05-13 Hughes Network Systems, Llc Method and system for providing low density parity check (ldpc) coding for scrambled coded multiple access (scma)
TWI538415B (zh) * 2007-11-26 2016-06-11 Sony Corp Data processing device and data processing method
TWI459724B (zh) * 2007-11-26 2014-11-01 Sony Corp Data processing device and data processing method
TW200947880A (en) * 2007-11-26 2009-11-16 Sony Corp Data process device and data process method
NZ585421A (en) 2007-11-26 2013-03-28 Sony Corp An apparatus for encoding using a low-density parity check code
TWI390856B (zh) * 2007-11-26 2013-03-21 Sony Corp Data processing device and data processing method
KR101503058B1 (ko) * 2008-02-26 2015-03-18 삼성전자주식회사 저밀도 패리티 검사 부호를 사용하는 통신 시스템에서의 채널 부호화/복호화 방법 및 장치
EP2248265B1 (en) * 2008-03-03 2015-05-27 RAI RADIOTELEVISIONE ITALIANA S.p.A. Bit permutation patterns for ldpc coded modulation and qam constellations
KR101740316B1 (ko) * 2009-12-07 2017-05-29 삼성전자주식회사 저밀도 패리티 검사 부호를 사용하는 통신 시스템에서 채널 부호화/복호화 방법 및 장치
US8402341B2 (en) * 2010-02-18 2013-03-19 Mustafa Eroz Method and system for providing low density parity check (LDPC) encoding and decoding
JP5505725B2 (ja) 2010-09-16 2014-05-28 ソニー株式会社 データ処理装置、及びデータ処理方法
JP5601182B2 (ja) * 2010-12-07 2014-10-08 ソニー株式会社 データ処理装置、及びデータ処理方法
JP5630278B2 (ja) * 2010-12-28 2014-11-26 ソニー株式会社 データ処理装置、及びデータ処理方法
JP5630282B2 (ja) * 2011-01-19 2014-11-26 ソニー株式会社 データ処理装置、及び、データ処理方法
JP2012151655A (ja) * 2011-01-19 2012-08-09 Sony Corp データ処理装置、及び、データ処理方法
JP2012151656A (ja) * 2011-01-19 2012-08-09 Sony Corp データ処理装置、及び、データ処理方法
JP5672489B2 (ja) 2011-02-08 2015-02-18 ソニー株式会社 データ処理装置、及び、データ処理方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4224777B2 (ja) 2003-05-13 2009-02-18 ソニー株式会社 復号方法および復号装置、並びにプログラム
WO2009104319A1 (ja) * 2008-02-22 2009-08-27 ソニー株式会社 符号化装置、及び符号化方法
WO2009107990A2 (en) * 2008-02-26 2009-09-03 Samsung Electronics Co., Ltd. Method and apparatus for channel encoding and decoding in a communication system using low-density parity-check codes
WO2009116204A1 (ja) * 2008-03-18 2009-09-24 ソニー株式会社 データ処理装置、及びデータ処理方法

Non-Patent Citations (3)

* Cited by examiner, † Cited by third party
Title
H. JIN; A. KHANDEKAR; R. J. MCELIECE: "Irregular Repeat-Accumulate Codes", PROCEEDINGS OF 2ND INTERNATIONAL SYMPOSIUM ON TURBO CODES AND RELATED TOPICS, September 2000 (2000-09-01), pages 1 - 8, XP002325752
S. Y. CHUNG; G. D. FORNEY; T. J. RICHARDSON; R. URBANKE: "On the Design of Low-Density Parity- Check Codes within 0.0045 dB of the Shannon Limit", IEEE COMMUNICATIONS LEGGERS, vol. 5, no. 2, February 2001 (2001-02-01), XP011083973, DOI: doi:10.1109/4234.905935
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