WO2012046602A1 - 故障検出システム、取出装置、故障検出方法、プログラム及び記録媒体 - Google Patents

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佐藤　康夫
誠司 梶原
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Kyushu Institute of Technology NUC
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    • G01R31/318566—Comparators; Diagnosing the device under test

Definitions

  • the present invention relates to a failure detection system, an extraction device, a failure detection method, a program, and a recording medium, and in particular, detects a failure of the logic circuit based on a plurality of output logic values output from the logic circuit to which a test input pattern is input.
  • the present invention relates to a failure detection system to be detected.
  • the semiconductor logic circuit is mainly a sequential circuit.
  • the sequential circuit includes a combinational circuit unit composed of logic elements such as an AND gate, a NAND gate, an OR gate, and a NOR gate, and a flip-flop (FF) that stores an internal state of the circuit.
  • the combinational circuit unit includes an external input line (PI), a pseudo external input line (PPI) that is an output line of the flip-flop, an external output line (PO), and a pseudo external output line (PPO) that is an input line of the flip-flop. ).
  • PI external input line
  • PPI pseudo external input line
  • PO external output line
  • PPO pseudo external output line
  • Some inputs to the combinational circuit unit are given directly from an external input line and others are given via a pseudo external input line. Further, the output from the combinational circuit section may appear directly on the external output line or appear on the pseudo external output line.
  • test the combinational circuit part of the sequential circuit input the required test input pattern from the external input line and pseudo external input line of the combinational circuit part, and test response from the external output line and pseudo external output line of the combinational circuit part Need to take out.
  • a scan test method based on a full scan design is a main method for solving the controllability and observability problems in the above-described combinational circuit test.
  • flip-flops are replaced with scan flip-flops, and one or a plurality of scan chains are formed using them.
  • SE scan enable
  • FIG. 14 is a diagram illustrating a test cycle of a scan test.
  • the test of the combinational circuit part of the full scan sequential circuit is performed by repeating scan shift and scan capture.
  • SE shift mode
  • one or more clock pulses are applied, and one or more new values are externally scanned into the scan flip-flops in the scan chain.
  • one or more values existing in the scan flip-flop in the scan chain are scanned out.
  • one clock pulse is simultaneously applied to all the scan flip-flops in one scan chain, and the values of the pseudo external output lines of the combinational circuit unit are taken out and held in all the scan flip-flops.
  • Scan shift is used to input a test input pattern to the combinational circuit unit via the pseudo external input line and to extract a test response from the combinational circuit unit via the pseudo external output line.
  • the scan capture is used for taking out and holding the test response of the combinational circuit unit in the scan flip-flop.
  • the combinational circuit unit can be tested by repeating scan shift and scan capture for all test input patterns.
  • FIG. 15 is a block diagram showing a failure detection system 101 as a background art of the present invention.
  • the failure detection system 101 includes a take-out device 107, a determination device 111, and a pattern control device 113.
  • the extraction device 107 includes an extraction unit 117 and a storage unit 121.
  • the determination device 111 includes a comparison unit 129 and a failure determination unit 131.
  • the pattern control device 113 includes a test input pattern holding unit 133, a development circuit 135, and a compression circuit 137.
  • a test input pattern is inputted to the combinational circuit unit 3 directly from an external input and by a scan shift. Any logic value can be set in any scan flip-flop by the scan shift, so that the problem of controllability of the pseudo external input line is solved.
  • Extraction of the test response from the combinational circuit unit 3 includes a part directly performed from an external output and a part performed by scan shift.
  • the extraction unit 117 can extract the output value of an arbitrary scan flip-flop, so that the problem of observability of the pseudo external output line is solved. Note that the number of scan flip-flops is usually equal to the number of pseudo external output lines.
  • the comparison unit 129 compares the extracted value with a value predicted when the combinational circuit unit 3 is normal. Based on the comparison result, the failure determination unit 131 determines whether there is a failure in the combinational circuit unit 3.
  • BIST Built-In Self-Test
  • the storage capacity for storing test input patterns is particularly limited. Therefore, methods for reducing the amount of test data have been developed.
  • One example is a method of compressing a test input pattern and treating it as a seed pattern (seed).
  • seed is expanded before being scanned in. It is also compressed before being scanned out. Therefore, the amount of test data can be reduced. However, along with the increase in the scale of semiconductor integrated circuits, further reduction in the amount of test data is required.
  • FIG. 16 is a diagram showing a test cycle of the multi-capture method.
  • FIG. 17 is a flowchart showing a procedure when the conventional multi-capture method is used.
  • the circuit size is reduced by reducing the number of flip-flops designed for scan.
  • the input logical value corresponding to the flip-flop that is not designed for scanning is not fixed. Then, even if the output logical value is taken out, there is little information obtained about the failure, so the failure detection rate is lowered.
  • each test input pattern is captured multiple times in the capture mode. That is, the logical value acquired by the flip-flop 5 of FIG. 15 is newly input to the combinational circuit unit 3 as an input test pattern. Then, the value captured by the flip-flop 5 is gradually determined each time the combinational circuit unit 3 is passed. Eventually, the logical values of all flip-flops 5 are determined. Therefore, a confirmed test output pattern is obtained for the confirmed test input pattern. As a result, it is possible to maintain the failure detection rate even in the semiconductor integrated circuit of the partial scan design.
  • the seed input is started (step ST501), and the seed is developed by the development circuit 135 (step ST502).
  • the shift mode is started (step ST503), and the test input pattern is scanned into the flip-flop 5 (step ST504).
  • the capture mode is started (step ST505), and the capture is repeated a predetermined number of times (step ST506).
  • the value of the test input pattern is gradually determined.
  • the shift mode is started again (step ST507), and the logic value of the flip-flop 5 is scanned out (step ST508).
  • step ST501 the process returns to step ST501, and if not, the process proceeds to the next (step ST509).
  • the extraction unit 117 extracts the compressed data (signature) scanned out (step ST510).
  • the comparison unit 129 compares the obtained signature with the signature predicted when the combinational circuit unit 3 is normal (step ST511). Based on the comparison result, failure determination unit 131 determines whether or not there is a failure in combinational circuit unit 3 (step ST512).
  • the amount of test data that the test pattern holding unit 133 should store is proportional to the number of test input patterns.
  • the number of test output patterns is equal to the number of test input patterns.
  • the failure detection rate is positively correlated with the number of test output patterns. Therefore, when the number of test input patterns is reduced, the failure detection rate is lowered. Therefore, the number of test input patterns cannot be reduced in order to maintain the failure detection rate. As a result, the amount of test data could not be reduced.
  • an object of the present invention is to provide a failure detection system or the like that improves the failure detection rate while reducing the amount of test data of test input patterns to be stored.
  • a first aspect of the present invention is a failure detection system that detects a failure of a logic circuit based on a plurality of output logic values output from a logic circuit to which a test input pattern is input, the plurality of output logics The value is input as a new test input pattern to the logic circuit, and a first extraction unit that extracts part or all of the plurality of output logical values, and an output that is extracted by the first extraction unit Comparison means for comparing a logical value with an output logical value predicted when there is no failure in the logic circuit or an output logical value predicted when there is a specific failure, and based on a comparison result by the comparison means
  • a failure detection system comprising failure determination means for determining the presence or absence of a failure in the logic circuit.
  • a second aspect of the present invention is the failure detection system according to the first aspect, wherein the plurality of output logical values are held in holding means for holding the logical values one by one in a plurality of individual holding means,
  • the first extracting means extracts part or all of the plurality of output logic values held in the holding means, and part or all of the output logic values held by the plurality of individual holding means are Take out directly without going through individual holding means.
  • the failure detection system includes the new test input pattern after the holding means holds the plurality of output logical values. Until a plurality of new output logic values output from the logic circuit to which the input is received are held in the holding means, part or all of the plurality of output logic values held in the holding means Take out.
  • a fourth aspect of the present invention is the failure detection system according to the third aspect, wherein the holding means holds the output logic value and then the new test input pattern is output from the logic circuit. Control means for controlling the time until a plurality of new output logic values are held in the holding means is further provided.
  • the failure detection system according to any one of the second to fourth aspects, wherein the output logic value held in each of the individual holding means calculates a contribution to failure detection. And a ranking means for ranking each individual holding means based on the magnitude of the contribution, wherein the first take-out means includes the output logical values held by the plurality of individual holding means. Only a predetermined number is taken out based on the ranking.
  • a sixth aspect of the present invention is the failure detection system according to any one of the second to fifth aspects, wherein some or all of the output logical values held by the plurality of individual holding means are held separately by another A second take-out means for taking out via the means, the comparing means, the output logic value taken out by the second take-out means and an output logic value predicted when there is no failure in the logic circuit or a specific value Comparison is also made with the predicted output logic value when there is a failure, and the number of times the first take-out means takes out the output logic value is greater than or equal to the number of times the second take-out means takes out the output logic value. is there.
  • a seventh aspect of the present invention is the failure detection system according to any one of the first to sixth aspects, wherein the first compression means for compressing the data size of the output logical value and the output logical value are stored.
  • a first storage means and in synchronization with the extraction process of the first extraction means, the first compression means compresses the output logical value extracted by the first extraction means, and the first storage means Stores the output logical value compressed by the first compression means.
  • an extracting device for extracting a part or all of a plurality of output logic values output from a logic circuit to which a test input pattern is input, wherein the plurality of output logic values are logic values.
  • the holding means has a plurality of individual holding means for holding logical values one by one. Then, some or all of the output logical values held by the plurality of individual holding means are directly extracted without going through other individual holding means.
  • an extracting device for extracting a part or all of a plurality of output logic values output from a logic circuit to which a test input pattern is input, wherein the plurality of output logic values are logic values. And a new test input pattern that is input to the logic circuit. After the holding means holds the output logic value, the new test input pattern is Control means for controlling the time until a plurality of new output logic values output from the input logic circuit are held in the holding means, and the plurality of output logic values held in the holding means Remove some or all.
  • a failure detection method for detecting a failure of a logic circuit based on a plurality of output logic values output from the logic circuit to which a test input pattern is input.
  • a first input step in which a test input pattern is input; a holding unit that holds a plurality of logical values one by one in a plurality of individual holding units; a holding step that holds the plurality of output logical values; and the holding unit holds A second input step in which the plurality of output logic values are input to the logic circuit as a new test input pattern; and after the holding means holds the plurality of output logic values, the new test
  • the plurality of individual holding means hold until a plurality of new output logic values output from the logic circuit to which the input pattern is inputted are held in the holding means.
  • a first extraction step in which some or all of the plurality of output logic values are directly extracted without going through other individual holding means, and part of the plurality of output logic values held by the plurality of individual holding means or Predicted when there is no failure in the second extraction step, all of which is extracted via other individual holding means, the output logic values extracted in the first extraction step and the second extraction step, and the logic circuit.
  • An eleventh aspect of the present invention is the failure detection method according to the tenth aspect, wherein the first extraction step is synchronized with the first extraction step between the first extraction step and the second extraction step.
  • a first compression step in which the output logical value extracted in the extraction step is compressed; and a first storage step in which the output logical value compressed in the compression step is stored; The storage step is repeated a predetermined number of times.
  • a twelfth aspect of the present invention is the failure detection method according to the eleventh aspect, wherein the control means holds the output logic value between the first storage step and the holding step. And a control step of controlling time until a plurality of new output logic values output from the logic circuit to which the new test input pattern is input are held in the holding means.
  • a thirteenth aspect of the present invention is the failure detection method according to the twelfth aspect, wherein in the control step, the control means holds the new test input pattern after the holding means holds the output logic value. The time until a plurality of new output logic values output from the input logic circuit are held in the holding means is shortened.
  • a failure detection method for detecting a failure of a logic circuit based on a plurality of output logic values output from the logic circuit to which a test input pattern is input.
  • a first input step in which a test input pattern is input, a holding step in which the holding means holds the plurality of output logic values, and the plurality of output logic values held in the holding means are used as new test input patterns.
  • the control means receives a plurality of new output logic values output from the logic circuit to which the new test input pattern is input after the holding means holds the output logic value in the holding means. Including a control step for controlling the time until the hold.
  • a fifteenth aspect of the present invention is a program that allows a computer connected to the holding means to execute the failure detection method according to any one of the tenth to fourteenth aspects.
  • a sixteenth aspect of the present invention is a computer-readable recording medium that can be executed by a computer connected to the holding means, and is a recording medium that records a program according to the fifteenth aspect.
  • the failure detection system may further include initial pattern storage means for storing an initial test input pattern.
  • the pattern stored by the initial pattern storage means may be a seed pattern (seed) in which the initial test input pattern is compressed.
  • the failure detection system may include a developing unit that expands the seed pattern.
  • the failure detection system may include a second compression unit that compresses the output logical value extracted by the second extraction unit.
  • one compression means may serve as both the first compression means and the second compression means.
  • the failure detection system according to the invention of each claim of the present application may include second storage means for storing the output logical value extracted by the second extraction means. Further, one storage unit may serve as both the first storage unit and the second storage unit.
  • test output patterns it is possible to obtain a plurality of test output patterns from one initial test input pattern by the extracting means or the extracting device. This is because the test output pattern obtained at each capture is input to the logic circuit as a new test input pattern different from the initial test input pattern.
  • the test data amount is expressed by Expression (3) as in the conventional case.
  • the number of test output patterns is expressed by equation (4).
  • test data amount is directly proportional to the number of initial test input patterns regardless of the number of captures. Therefore, by increasing the number of captures, it is possible to improve the failure detection rate while reducing the number of test input patterns to be stored by reducing the number of initial test input patterns.
  • FIG. 18 is a time development diagram showing an example in the case of using the conventional multi-capture method.
  • FIG. 18 shows a flow of logic values from immediately after the initial test input pattern is scanned in to the second capture in the shift mode.
  • the flip-flop 5 3 should retain the logic value 0.
  • the failure of the NOR gate e.g. delay fault
  • the first flip-flop 3 after capture is assumed to hold the logical value 1.
  • the logical value of the flip-flop 3 is unless the shift mode is captured a predetermined number of times (here, twice), has not been taken.
  • flip-flop 3 holds the same 0 if successful. Therefore, in the conventional method, this NOR gate failure was not detected.
  • the value held by the holding means after the first capture is taken out by the extracting means or the extracting device. This makes it possible to detect a failure that can be detected only by another test input pattern by the conventional method, by using the same initial test input pattern. Therefore, the required amount of storage capacity can be reduced.
  • the first take-out means takes out the output logical value directly from each individual holding means. Therefore, even when there are a large number of external output lines and individual holding means, it is possible to quickly extract the output logical value desired to be extracted. In addition, when the output logical value is extracted, the logical value held by the other individual holding means can be extracted without being overwritten.
  • the first fetching means is synchronized with the holding of the output logic value by the holding means (after the holding means holds the output logic value, a new test input pattern is The output logic value held in the holding means is taken out until a plurality of new output logic values output from the input logic circuit are held in the holding means. For this reason, the first take-out means can reliably take out the value taken out and held by the holding means at each capture without being overwritten with the output logic value to be captured next.
  • the fourth, ninth, twelfth, or fourteenth aspect of the present invention it is possible to detect only stuck-at faults by increasing the clock period and to detect delay faults by shortening the clock period. It becomes. This makes it possible to obtain information that contributes to failure cause analysis and debugging.
  • a delay failure is detected by shortening the clock cycle.
  • a test input pattern that causes only a small number of transitions can be obtained by repeating the input of the pattern output from the test target circuit in the capture cycle to the circuit as a test input pattern 2-3 times. It has been. For this reason, it becomes possible to detect delay faults with high accuracy by reducing power consumption and noise during capture.
  • the first extraction means it is possible for the first extraction means to focus on the value held by the holding means that is particularly effective for a predetermined purpose, for example, to improve the failure detection rate. Become. Therefore, the failure detection rate can be improved more efficiently. That is, the amount of test data can be further reduced. In addition, the amount of data to be output can be reduced as compared with the case where values held by all the holding means are extracted in synchronization with the holding process of the holding means. Furthermore, the circuit size can be reduced.
  • the number of clock pulses given during scan shift is generally large for one test input pattern.
  • the multi-capture method even if several to tens of clocks are given in the capture mode, most of the test time is spent in the shift mode.
  • the test time could not be reduced because the number of test input patterns to be scanned in could not be reduced.
  • the time of the shift mode can be shortened.
  • the scan-in time is shortened by reducing the number of initial test input patterns to be scanned-in. Therefore, the test time can be shortened.
  • test time is in contrast to the increase in test time as a result of spending many test input patterns to improve the failure detection rate.
  • shortening the test time is particularly important.
  • the first take-out means taking out in synchronization with the holding of the holding means in the capture mode takes out the test output more frequently than the second take-out means taking out in the shift mode. That is, the scan-out time can be shortened. Therefore, it becomes easy to further shorten the test time.
  • the extraction process, the compression process, and the storage process are performed in synchronization with the holding process and the test process. Therefore, as compared with the case of storing in the shift mode, a large amount of data taken out by multi-capture can be quickly stored in the capture mode. Therefore, the number of patterns to be scanned out can be reduced, and the test time can be further shortened. In addition, it becomes easier to reduce the amount of output data.
  • FIG. 6 is a flowchart showing an example of a procedure for selecting a flip-flop 5 by the selection device 9. It is a graph which shows an example of the experimental result at the time of using the failure detection system of FIG. It is a graph which shows the relationship between the number of test vectors, and a failure detection rate. It is a figure which shows the relationship between the ratio of the flip-flop which takes out a logical value, and the overhead of a circuit.
  • FIG. 1 is a block diagram showing an example of a failure detection system according to an embodiment of the present invention.
  • the failure detection system 1 is a failure detection system that detects a failure in the combinational circuit unit 3 based on a plurality of output logic values output from the combinational circuit unit 3 (an example of “logic circuit” in the claims of the present application).
  • the combinational circuit unit 3 is connected to a plurality of flip-flops 5 1 to 5 7 (an example of “individual holding means” in the claims) that holds a plurality of output logic values.
  • Each flip-flop 5 holds one logical value.
  • the subscript is omitted and referred to as “flip-flop 5”.
  • the plurality of flip-flops 5 are collectively referred to as a holding unit 4 (an example of “holding unit” in the claims of the present application).
  • the failure detection system 1 uses a multi-capture method, similarly to the conventional failure detection system 101 shown in FIG.
  • the failure detection system 1 includes an extraction device 7 (an example of “extraction means” in the claims of the present application), a selection device 9, a determination device 11, and a pattern control device 13.
  • the extracting device 7 extracts part or all of the output logical value held by the flip-flop 5.
  • the selection device 9 selects a flip-flop from which the extraction means 7 should mainly extract a value.
  • the determination device 11 compares the extracted output logic value with the predicted value, and determines whether or not the combinational circuit unit 3 has failed.
  • the pattern control device 13 controls the test input pattern to the combinational circuit unit 3 and the size of the test output pattern from the combinational circuit unit 3.
  • the take-out device 7 includes a capture mode take-out section 15 (an example of “first take-out means” in the claims of the present application), a shift mode take-out section 17 (an example of “second take-out means” in the claims of the present application), and a capture mode storage.
  • a unit 19 an example of “first storage unit” in the claims of the present application
  • a shift mode storage unit 21 an example of “second storage unit” in the claims of the present application
  • the capture mode extraction unit 15 performs a capture process in which the flip-flop 5 captures a plurality of output logical values in the capture mode (an example of “holding process” in the claims of the present application) and a test of the combinational circuit unit 3 based on a new test input pattern In synchronization with the process (an example of “test process” in the claims of the present application), a part or all of the output logical value is extracted.
  • taking out synchronously means that the flip-flop 5 takes out the output logic value after it captures the next output logic value.
  • the capture mode extraction unit 15 uses a part or all of the output logic value held by the flip-flop 5 i (1 ⁇ i ⁇ 7) as another flip-flop 5 k (1 ⁇ k ⁇ 7, k ⁇ i). Take out directly without going through. Further, the capture mode extraction unit 15 stores the extracted output logic value in the capture mode storage unit 19.
  • the shift mode extraction unit 17 extracts a value scanned out by the flip-flop 5 in the shift mode.
  • the extracted output logic value is stored in the shift mode storage unit 21.
  • the extraction of the shift mode extraction unit 17 is performed after all the test processes are completed, for example, and is not synchronized with the capture process and the test process.
  • the shift mode extraction unit 17 converts a part or all of the output logic values held by the flip-flops 5 i (1 ⁇ i ⁇ 7) to other flip-flops 5 k (1 ⁇ k ⁇ 7, k ⁇ i). Take out via.
  • the selection device 9 includes a simulation unit 23, a calculation unit 25 (an example of “calculation unit” in the claims of the present application), and a ranking unit 27 (an example of “ranking unit” in the claims of the present application).
  • the simulation unit 23 performs a failure simulation of the combinational circuit unit 3.
  • the calculation unit 25 calculates the contribution of each flip-flop 5 to the failure detection based on the result of the failure simulation.
  • the ranking unit 27 ranks each flip-flop 5 based on the magnitude of contribution.
  • the determination device 11 includes a comparison unit 29 and a failure determination unit 31.
  • the comparison unit 29 compares the extracted value with the predicted value.
  • the predicted value may be a value predicted to be an output logical value when there is no failure in the combinational circuit unit 3, or an output logical value when there is a specific failure in the combinational circuit unit 3. It may be a value predicted to be present.
  • the failure determination unit 31 determines whether there is a failure in the combinational circuit unit 3 based on the comparison result.
  • the pattern control device 13 includes an initial test input pattern holding unit 33, a development circuit 35, and a compression circuit 37.
  • the initial test input pattern holding unit 33 includes a test pattern input to the combinational circuit unit 3. This initial test input pattern may be a compressed seed pattern (seed).
  • seed seed
  • FIG. 2 is a flowchart showing an example of a procedure when the failure detection system 1 is used.
  • step ST001 one of seeds included in the initial test input pattern holding unit 33 is selected, and input to the combinational circuit unit 3 is started.
  • step ST002 the selected seed is developed by the development circuit 35.
  • step ST003 the scan enable signal is set to 1, and the shift mode is set.
  • step ST004 the developed initial test input pattern is scanned into the flip-flop 5 in accordance with the clock signal.
  • step ST005 the scan enable signal is set to 0 and the capture mode is set.
  • step ST006 the flip-flop 5 captures the output logical value from the combinational circuit unit 3 in accordance with the clock signal.
  • step ST007 the capture mode extraction unit 15 extracts the value held by the flip-flop 5 in synchronization with the capture processing of the flip-flop 5. Further, the flip-flop 5 gives the value to be held to the combinational circuit unit 3 as a new test input pattern. Further, the combinational circuit unit 3 performs a test process based on the given new test input pattern.
  • the capture mode extraction unit 15 performs “intermediate extraction” for extracting the output logical value in the middle of the capture mode.
  • output logical values are extracted only in the shift mode following the capture mode, and are not extracted in the capture mode.
  • the flip-flop 5 from which the value is extracted by the capture mode extraction unit 15 is limited to the flip-flop selected by the selection device 9 (in this embodiment, 5 3 , 5 5 , 5 7 ). As a result, the failure detection rate per test time can be improved. The procedure for selecting the flip-flop will be described later.
  • step ST008 the value extracted by the capture mode extraction unit 15 is compressed by the compression circuit 37 to reduce the data size, and stored in the capture mode storage unit 19. Steps ST006 to ST008 are repeated a predetermined number of times (N times), and then the process proceeds to the next step.
  • step ST009 the scan enable signal is set to 1 and the shift mode is set.
  • step ST010 the value held in the flip-flop 5 is scanned out to the shift mode extraction unit 17 in accordance with the clock signal. The scanned-out value is compressed by the compression circuit 37 and stored in the shift mode storage unit 21.
  • the extraction by the shift mode extraction unit 17 is extraction in the shift mode, it is not synchronized with the capture process and the test process. A lot of time is required for taking out in the shift mode. Therefore, the entire test time can be shortened by setting the number of extractions by the capture mode extraction unit 15 to be at least the number of extractions by the shift mode extraction unit 17.
  • step ST011 the determination device 11 determines whether or not there is an uninput seed in the initial test input pattern holding unit 33. If there is an uninput seed, the process returns to step ST001. If there is no uninput seed, proceed to the next step.
  • step ST012 the determination apparatus 11 reads the compressed data (signature) stored in the capture mode storage unit 19. At the same time, in step ST013, the determination apparatus 11 also reads out the signature stored in the shift mode storage unit 21.
  • the comparison unit 29 compares the read value with a value predicted when the combinational circuit unit 3 is normal or a value predicted when there is a specific failure.
  • the failure determination unit 31 determines whether there is a failure in the combinational circuit unit 3 based on the comparison result by the comparison unit 29.
  • FIG. 3 is a time development view showing an example when the failure detection system 1 is used.
  • failure detection system 1 By using the failure detection system 1, it is possible to detect a failure of the failed NOR element A indicated by A in FIG. An output logical value of the flip-flop 5 3 After 1st Capture Capture Mode extraction unit 15 because taken. If NOR element is normal, it is 0 as an output logical value of the flip-flop 5 3 After 1st capture is taken out. On the other hand, if the NOR element has failed, 1 is taken out.
  • the shift mode extraction unit 17 extracts all the values of the flip-flops 5 in the shift mode, the output logic value extracted is less than that of the conventional failure detection system. As a result, the failure detection rate is improved by the test output pattern extracted by the capture mode extraction unit 15.
  • FIG. 4 is a flowchart showing an example of a procedure in which the selection device 9 selects the flip-flop 5.
  • step ST101 the values of all flip-flops 5 can be taken out.
  • step ST102 the simulation unit 23 performs a failure simulation using all the test input patterns.
  • step ST103 the calculation unit 25 calculates an increase in the failure detection rate by taking out the value of each flip-flop 5 (an example of “contribution” in the claims of the present application).
  • step ST104 the ranking unit 27 ranks the flip-flops 5 in descending order of increase in the failure detection rate.
  • step ST ⁇ b> 105 the selection device 9 selects the flip-flop 5 that particularly contributes to the improvement of the failure detection rate based on the ranking given to the flip-flop 5.
  • the capture mode extraction unit 15 may extract only the value of the flip-flop 5 up to a predetermined order.
  • connection here may be any means as long as it is electrically connected. For example, turning on a switch that has been turned off is included, and physically connecting is also included.
  • the capture mode extraction unit 15 can extract only the value of the flip-flop 5 that is particularly efficient. By increasing the efficiency of fault detection, the amount of test data can be further reduced.
  • FIG. 5 is a graph showing an example of an experimental result when the failure detection system 1 is used.
  • the horizontal axis indicates the ratio of the flip-flops 5 from which values are extracted by the capture mode extraction unit 15.
  • the vertical axis represents the failure detection rate.
  • the failure detection rate is improved as the ratio of the flip-flops 15 connected to the capture mode extraction unit 15 is increased.
  • the increase rate of the fault detection rate slope of the graph
  • the increase in the fault detection rate is saturated above a certain ratio. This also shows that an efficient flip-flop can be selected to improve the failure detection rate.
  • FIG. 6 is a graph showing the relationship between the number of test vectors and the failure detection rate.
  • the horizontal axis represents the number of test vectors, and the vertical axis represents the failure detection rate.
  • FIG. 6 shows a case where intermediate extraction is not performed and a case where 20%, 50% and 100% flip-flops 5 are captured five times and intermediate extraction is performed.
  • the failure detection rate is improved by performing intermediate extraction. It is also shown that the failure detection rate is improved by performing intermediate extraction of more flip-flop values. In addition, it can be seen that it is effective to perform intermediate extraction only for 20% of the flip-flops 5.
  • the failure detection method according to the embodiment of the present invention can be used in addition to the conventional method. Therefore, it is possible to further improve the failure detection rate obtained by the conventional method while reducing the amount of test data of the test input pattern.
  • FIG. 7 is a diagram illustrating the relationship between the ratio of flip-flops that extract logical values and the overhead of the circuit.
  • the horizontal axis represents the proportion of flip-flops 5 that perform intermediate extraction.
  • the vertical axis represents the ratio of circuit overhead.
  • the overhead of the circuit increases almost in direct proportion to the proportion of flip-flops 5 that perform intermediate extraction.
  • the overhead increase is 9.3%.
  • the overhead increase is only 2.0%. Therefore, it is possible to improve the failure detection rate while suppressing an increase in overhead by selecting flip-flops as necessary and performing intermediate extraction.
  • the clock cycle includes a plurality of new output logics output from the combinational circuit unit 3 to which a new test input pattern is input after the flip-flop 5 holds the plurality of output logical values from the combinational circuit unit 3. This corresponds to the time until the value is held in the flip-flop 5.
  • FIG. 8 is a block diagram showing an example of a failure detection system that can change the clock cycle.
  • FIG. 9 is a diagram showing a test cycle when the clock period is changed in the capture mode.
  • FIG. 9A illustrates a case where a failure is detected with all clocks
  • FIG. 9B illustrates a case where only a delay failure is detected.
  • the failure detection system 201 has the same configuration as that of the failure detection system 1 in FIG. 1 except that the failure detection system 201 includes a clock control unit 218 (an example of “control means” in the claims of the present application).
  • the clock control unit 218 controls the cycle in which the flip-flop 5 captures the output logic value from the combinational circuit unit 3 and the cycle in which the value held by the flip-flop 5 is given to the combinational circuit unit 3 as a new test input pattern. .
  • a test input pattern is given multiple times to the combinational circuit unit 3 which is a test target circuit.
  • the ratio (toggle rate) at which the logic values of the elements in the combinational circuit unit 3 transition is greatly reduced by the input of the test input pattern after about the third time.
  • the toggle rate is smaller in a scan test than in a random test input pattern, and even smaller in normal user use.
  • the random test input pattern is about 50%
  • the scan test is about 20-30%
  • the normal use of the user is about 5%.
  • test input pattern has already been passed through the combinational circuit unit 4 four times. Therefore, the test input pattern has a low toggle rate, and an excessive change in voltage is less likely to occur even if the clock cycle is shortened. Therefore, it is possible to reduce power consumption and noise accompanying delay fault detection.
  • the capture mode extraction unit 215 may be controlled by the capture enable signal line (CE).
  • CE the capture enable signal line
  • SCOAP Synchronization Observability Analysis Program
  • FIG. 10 is a block diagram showing an example of a failure detection system using SCOAP analysis.
  • the failure detection system 301 includes a controllability calculation unit 324 and an observability calculation unit 326 (a controllability calculation unit 324 and an observability calculation unit 326) instead of the simulation unit 23 and the calculation unit 25 of FIG. 1.
  • the controllability calculation unit 324 calculates the controllability of the elements in the combinational circuit unit 3.
  • the observability calculation unit 326 calculates the observability of the elements in the combinational circuit unit 3 and the flip-flop 5.
  • the ranking unit 327 ranks the flip-flops 5 in descending order of the calculated observability. Comparison and failure determination are performed in the same manner as the failure detection system 1 in FIG.
  • FIG. 11 is a diagram showing a list of failure detection rates when FFs are ranked by three selection methods and intermediate extraction is performed.
  • FIG. 12 is a diagram showing a comparison of time required for ranking flip-flops. As shown in FIG. 12, when the flip-flop 5 is selected using the SCOAP analysis, the required CPU time is significantly shortened compared to the case where the simulation is used.
  • step ST004 scan-in and scan-out may be performed simultaneously. That is, in step ST004, the developed initial test input pattern is scanned into the flip-flop 5 in accordance with the clock signal, and at the same time, the value held in the flip-flop 5 is scanned out to the shift mode extracting unit 17. It may be done. By performing the scan-in and the scan-out simultaneously, it is possible to shorten the shift mode time. The same applies to step ST010.
  • step ST008 in the flow of FIG. 2 either the storage process by the capture mode storage unit 19 or the compression process by the compression circuit 37 may be performed first. Further, the capture mode extraction unit 15 may extract the output compressed by the compression circuit 37. The same applies to the processing order of the shift mode extraction unit 17, the shift mode storage unit 21, and the compression circuit 37.
  • step ST012 may be executed together with step ST004 in the iterative process following step ST011. Furthermore, although there is a possibility that the test time will be longer, the processing of step ST012 may be included in the repeated processing of the processing from step ST006 to step ST008. The process from step ST013 to step ST015 is the same as step ST012.
  • the initial test input pattern holding unit 33 may include a test pattern generator such as a linear feedback shift register (LFSR).
  • LFSR linear feedback shift register
  • the initial test input pattern may be developed by the LFSR generating new seeds one after another based on the seed of the initial test input pattern holding unit 33.
  • the compression circuit 37 may be, for example, a multi-input signature register (MISR) that compresses output logical values from N scan chains into N-bit signatures. By using the MISR exemplified in FIG. 13, as shown in FIG. 7, even if the number of flip-flops for extracting values increases, the overhead of the circuit is only increased by about 0.2%.
  • the compression circuit may be provided in the take-out device.
  • failure detection can be performed on the premise of the configuration of the conventional scan circuit.
  • the test output pattern from the logic circuit to be tested may be bifurcated. At this time, it becomes possible to output the test output pattern to the extracting device in synchronization with the input of one output as a new test input pattern to the logic circuit to be tested. Accordingly, no holding means is required.
  • a part or all of the failure detection system 1 may be incorporated in a semiconductor logic circuit having the combinational circuit unit 3 and the flip-flop 5, or may be realized as a tester, or a part thereof may be a semiconductor logic. Another part of the circuit may be implemented as a tester.

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Abstract

　論理回路に入力するテストパターン数を削減しつつ、故障検出率を向上させる故障検出システム等を提供することを目的とする。　テスト入力パターンが入力された論理回路から出力された複数の出力論理値に基づいて論理回路の故障を検出する故障検出システムであって、複数の出力論理値は、前記論理回路に対して新たなテスト入力パターンとして入力されるものであり、複数の出力論理値の一部又は全部を取り出す第１取出手段と、第１取出手段が取り出した出力論理値と、論理回路に故障がない場合に予測される出力論理値又は特定の故障がある場合に予測される出力論理値とを比較する比較手段と、比較手段による比較結果に基づいて論理回路の故障の有無を判定する故障判定手段とを備える、故障検出システム。

Description

故障検出システム、取出装置、故障検出方法、プログラム及び記録媒体
　本発明は、故障検出システム、取出装置、故障検出方法、プログラム及び記録媒体に関し、特に、テスト入力パターンが入力された論理回路から出力された複数の出力論理値に基づいて当該論理回路の故障を検出する故障検出システム等に関する。
　近年の半導体論理回路の大規模化に伴い、半導体集積回路のテストに要するテスト入力パターン数が膨大なものとなっている。一方、半導体集積回路をシステムに組み込んだ後に行うシステムテストや、出荷後に行うフィールドテスト等ではテスト入力パターンを記憶する記憶容量が限られている。そこで、記憶すべきテストデータ量を削減しつつ高い故障検出率を達成することが重要となる。
　ここで、テスト対象となる半導体集積回路について述べる。一般に、半導体論理回路は主に順序回路である。順序回路は、アンド（ＡＮＤ）ゲート、ナンド（ＮＡＮＤ）ゲート、オア（ＯＲ）ゲート、ノア（ＮＯＲ）ゲート等の論理素子からなる組合せ回路部と、回路の内部状態を記憶するフリップフロップ（ＦＦ）とを含む。この場合、組合せ回路部は、外部入力線（ＰＩ）、フリップフロップの出力線である擬似外部入力線（ＰＰＩ）、外部出力線（ＰＯ）、フリップフロップの入力線である擬似外部出力線（ＰＰＯ）を有する。組合せ回路部への入力は、外部入力線より直接与えられるものと、擬似外部入力線を介して与えられるものがある。また、組合せ回路部からの出力は、外部出力線に直接現れるものと、擬似外部出力線に現れるものがある。
　順序回路の組合せ回路部をテストするためには、組合せ回路部の外部入力線と擬似外部入力線から所要のテスト入力パターンを入力し、組合せ回路部の外部出力線と擬似外部出力線からテスト応答を取り出す必要がある。
　しかし、順序回路のフリップフロップの出力線（擬似外部入力線）と入力線（擬似外部出力線）は、一般に、外部より直接アクセスすることができない。したがって、組合せ回路部のテストでは、擬似外部入力線の可制御性及び擬似外部出力線の可観測性が問題になる。
　上述の組合せ回路部のテストにおける可制御性及び可観測性の問題を解決する主な手法として、フルスキャン設計に基づくスキャンテスト方式がある。フルスキャン設計は、フリップフロップをスキャンフリップフロップに置き換えた上で、それらを用いて１本または複数本のスキャンチェーンを形成するものである。スキャンフリップフロップの動作はスキャンイネーブル（ＳＥ）信号線で制御される。例えば、ＳＥ＝０のとき、従来のフリップフロップと同じ動作をし、クロックパルスが与えられると、組合せ回路部からの値でスキャンフリップフロップの出力値が更新される。また、ＳＥ＝１のとき、同じスキャンチェーンにある他のスキャンフリップフロップと１つのシフトレジスタを形成し、クロックパルスが与えられると、外部から新しい値がスキャンフリップフロップにスキャンインされると同時に、スキャンフリップフロップに保持されていた値が外部へスキャンアウトされる。一般に、同じスキャンチェーンにあるスキャンフリップフロップは同じスキャンイネーブル信号線を共有するが、異なるスキャンチェーンのスキャンイネーブル信号線は同一の場合もあれば異なる場合もある。
　図１４を参照して、従来のスキャンテストについてさらに述べる。図１４は、スキャンテストのテストサイクルを示す図である。
　フルスキャン順序回路の組合せ回路部のテストは、スキャンシフトとスキャンキャプチャを繰り返すことによって行われる。スキャンシフトは、ＳＥ＝１のシフトモードで行われる。シフトモードにおいては、１つ又は複数のクロックパルスが与えられ、外部から１つ又は複数の新しい値がスキャンチェーン内のスキャンフリップフロップにスキャンインされる。また、それと同時に、そのスキャンチェーン内のスキャンフリップフロップに現存の１つ又は複数の値が外部へスキャンアウトされる。スキャンキャプチャは、ＳＥ＝０のキャプチャモードで行われる。キャプチャモードにおいては、１つのスキャンチェーンにあるすべてのスキャンフリップフロップに同時に１つのクロックパルスが与えられ、組合せ回路部の擬似外部出力線の値がすべてのスキャンフリップフロップに取り出されて保持される。
　スキャンシフトは、擬似外部入力線を介して組合せ回路部へテスト入力パターンを入力するためと、擬似外部出力線を介して組合せ回路部からテスト応答を取り出すために用いられる。また、スキャンキャプチャは、組合せ回路部のテスト応答をスキャンフリップフロップに取り出して保持するために用いられる。すべてのテスト入力パターンに対して、スキャンシフトとスキャンキャプチャを繰り返すことによって、組合せ回路部をテストすることができる。
　続いて、図１５を参照して、従来のスキャンテストによる故障検出について述べる。図１５は、本願発明の背景技術となる故障検出システム１０１を示すブロック図である。
　故障検出システム１０１は、取出装置１０７と、判定装置１１１と、パターン制御装置１１３とを備える。取出装置１０７は、取出部１１７と、記憶部１２１とを備える。判定装置１１１は、比較部１２９と、故障判定部１３１とを備える。パターン制御装置１１３は、テスト入力パターン保持部１３３と、展開回路１３５と、圧縮回路１３７とを備える。
　スキャンテスト方式では、組合せ回路部３へのテスト入力パターンの入力は、外部入力から直接行われる部分と、スキャンシフトによって行われる部分とがある。スキャンシフトによって、任意の論理値を任意のスキャンフリップフロップに設定することができるので、擬似外部入力線の可制御性の問題が解決される。組合せ回路部３からのテスト応答の取り出しは、外部出力から直接行われる部分と、スキャンシフトによって行われる部分とがある。スキャンシフトによって、取出部１１７が、任意のスキャンフリップフロップの出力値を取り出すことができるため、擬似外部出力線の可観測性の問題が解決される。なお、スキャンフリップフロップの個数は、通常、疑似外部出力線の個数と等しい。比較部１２９が、取り出された値を組合せ回路部３が正常である場合に予測される値と比較する。比較結果に基づき、故障判定部１３１が組合せ回路部３の故障の有無を判定する。
　通常、半導体集積回路に対してシステムテストやフィールドテストを行う場合、組み込み自己テスト（ＢＩＳＴ：Ｂｕｉｌｔ－Ｉｎ　Ｓｅｌｆ－Ｔｅｓｔ）が用いられている。ＢＩＳＴでは、特にテスト入力パターンを記憶するための記憶容量が限られている。したがって、テストデータ量を削減するための手法が開発されてきた。
　その一例がテスト入力パターンを圧縮して種パターン（シード）として扱う方法である。シードは、スキャンインされる前に展開される。また、スキャンアウトされる前に圧縮される。したがって、テストデータ量を削減することが可能となる。しかし、半導体集積回路の大規模化に伴って、さらなるテストデータ量の削減が必要とされている。
　ここで、図１６及び図１７を参照して、非特許文献１に記載されたマルチキャプチャ方式について述べる。マルチキャプチャ方式は、パーシャルスキャン設計の場合に故障検出率を維持するために用いられている。図１６は、マルチキャプチャ方式のテストサイクルを示す図である。図１７は、従来のマルチキャプチャ方式を用いた場合の手順を示すフロー図である。
　パーシャルスキャン設計では、スキャン設計されたフリップフロップの数を減らすことで回路サイズを削減している。しかし、スキャン設計されていないフリップフロップに対応する入力論理値が確定しない。すると、出力された論理値を取り出しても故障について得られる情報は少ないため、故障検出率が低下する。
　そこで、マルチキャプチャ方式では、図１６に示すように、各テスト入力パターンに対してキャプチャモードにおいて複数回のキャプチャが行われる。つまり、図１５のフリップフロップ５が取得した論理値が新たに入力テストパターンとして組合せ回路部３に入力される。すると、組合せ回路部３を通るたびにフリップフロップ５がキャプチャする値が徐々に確定していく。最終的には、全てのフリップフロップ５の論理値が確定する。よって、確定したテスト入力パターンに対して確定したテスト出力パターンが得られる。結果として、パーシャルスキャン設計の半導体集積回路においても故障検出率を維持することが可能となる。
　図１７を参照して、故障検出システム１０１を用いた場合の故障検出の手順を具体的に述べる。シードの入力が開始され（ステップＳＴ５０１）、シードが展開回路１３５により展開される（ステップＳＴ５０２）。シフトモードが開始され（ステップＳＴ５０３）、テスト入力パターンがフリップフロップ５にスキャンインされる（ステップＳＴ５０４）。続いて、キャプチャモードが開始され（ステップＳＴ５０５）、キャプチャが所定の回数だけ繰り返される（ステップＳＴ５０６）。ここでキャプチャが繰り返される度に、テスト入力パターンの値が徐々に確定していく。再びシフトモードが開始され（ステップＳＴ５０７）、フリップフロップ５の論理値がスキャンアウトされる（ステップＳＴ５０８）。続いて、未入力のシードがあればステップＳＴ５０１に戻り、なければ次へと進む（ステップＳＴ５０９）。取出部１１７がスキャンアウトされた圧縮データ（シグネチャ）を取り出す（ステップＳＴ５１０）。比較部１２９が、得られたシグネチャと組合せ回路部３が正常である場合に予測されるシグネチャを比較する（ステップＳＴ５１１）。比較結果に基づき、故障判定部１３１が、組合せ回路部３の故障の有無を判定する（ステップＳＴ５１２）。
C. Lin,　Y.　Zorian　and　S.　Bhawmik,　"PSBIST:A　partial-scan　based　built-in　self-test　scheme,"　Proc.　IEEE　International　Test　Conf.,　1993,　pp.507-516.
　非特許文献１の技術において、式（１）に示すように、テストパターン保持部１３３が記憶すべきテストデータ量は、テスト入力パターン数に比例する。また、式（２）に示すように、テスト出力パターン数は、テスト入力パターン数に等しい。さらに、故障検出率は、テスト出力パターン数と正の相関関係にある。したがって、テスト入力パターン数を減らすと、故障検出率が低下する。そのため、故障検出率を維持するためには、テスト入力パターン数を削減できなかった。結果として、テストデータ量を削減することができなかった。
Figure JPOXMLDOC01-appb-M000001
　ゆえに、本発明は、記憶されるべきテスト入力パターンのテストデータ量を削減しつつ、故障検出率を向上させる故障検出システム等を提供することを目的とする。
　本願発明の第１の観点は、テスト入力パターンが入力された論理回路から出力された複数の出力論理値に基づいて当該論理回路の故障を検出する故障検出システムであって、前記複数の出力論理値は、前記論理回路に対して新たなテスト入力パターンとして入力されるものであり、前記複数の出力論理値の一部又は全部を取り出す第１取出手段と、前記第１取出手段が取り出した出力論理値と、前記論理回路に故障がない場合に予測される出力論理値又は特定の故障がある場合に予測される出力論理値とを比較する比較手段と、前記比較手段による比較結果に基づいて前記論理回路の故障の有無を判定する故障判定手段とを備える故障検出システムである。
　本願発明の第２の観点は、第１の観点の故障検出システムであって、前記複数の出力論理値は、複数の個別保持手段に論理値を１つずつ保持させる保持手段に保持され、前記第１取出手段は、前記保持手段に保持された前記複数の出力論理値の一部又は全部を取り出すものであり、前記複数の個別保持手段が保持する出力論理値の一部又は全部を、他の個別保持手段を経由することなく直接取り出す。
　本願発明の第３の観点は、第２の観点の故障検出システムであって、前記第１取出手段は、前記保持手段が前記複数の出力論理値を保持してから、前記新たなテスト入力パターンが入力された前記論理回路から出力された新たな複数の出力論理値が前記保持手段に保持されるまでの間に、前記保持手段に保持された前記複数の出力論理値の一部又は全部を取り出す。
　本願発明の第４の観点は、第３の観点の故障検出システムであって、前記保持手段が前記出力論理値を保持してから前記新たなテスト入力パターンが入力された前記論理回路から出力された新たな複数の出力論理値が前記保持手段に保持されるまでの時間を制御する制御手段をさらに備える。
　本願発明の第５の観点は、第２から第４のいずれかの観点の故障検出システムであって、各前記個別保持手段に保持された前記出力論理値の故障検出への寄与を算出する算出手段と、前記寄与の大きさに基づいて各前記個別保持手段に順位を付ける順位付け手段とをさらに備え、前記第１取出手段は、前記複数の個別保持手段が保持する前記出力論理値のうち、前記順位に基づいて所定の個数のみを取り出す。
　本願発明の第６の観点は、第２から第５のいずれかの観点の故障検出システムであって、前記複数の個別保持手段が保持する出力論理値の一部又は全部を、他の個別保持手段を経由させて取り出す第２取出手段をさらに備え、前記比較手段は、前記第２取出手段が取り出した出力論理値と、前記論理回路に故障がない場合に予測される出力論理値又は特定の故障がある場合に予測される出力論理値との比較も行うものであり、前記第１取出手段が前記出力論理値を取り出す回数は、前記第２取出手段が前記出力論理値を取り出す回数以上である。
　本願発明の第７の観点は、第１から第６のいずれかの観点の故障検出システムであって、前記出力論理値のデータサイズを圧縮する第１圧縮手段と、前記出力論理値を記憶する第１記憶手段とをさらに備え、前記第１取出手段の取出処理と同期して、前記第１圧縮手段は、前記第１取出手段が取り出した前記出力論理値を圧縮し、前記第１記憶手段は、前記第１圧縮手段が圧縮した前記出力論理値を記憶する。
　本願発明の第８の観点は、テスト入力パターンが入力された論理回路から出力された複数の出力論理値の一部又は全部を取り出す取出装置であって、前記複数の出力論理値は、論理値を保持する保持手段により保持されると共に、前記論理回路に対して新たなテスト入力パターンとして入力されるものであり、前記保持手段は、論理値を１つずつ保持する複数の個別保持手段を有し、前記複数の個別保持手段が保持する出力論理値の一部又は全部を、他の個別保持手段を経由することなく直接取り出す。
　本願発明の第９の観点は、テスト入力パターンが入力された論理回路から出力された複数の出力論理値の一部又は全部を取り出す取出装置であって、前記複数の出力論理値は、論理値を保持する保持手段により保持されると共に、前記論理回路に対して新たなテスト入力パターンとして入力されるものであり、前記保持手段が前記出力論理値を保持してから前記新たなテスト入力パターンが入力された前記論理回路から出力された新たな複数の出力論理値が前記保持手段に保持されるまでの時間を制御する制御手段を備え、前記保持手段に保持された前記複数の出力論理値の一部又は全部を取り出す。
　本願発明の第１０の観点は、テスト入力パターンが入力された論理回路から出力された複数の出力論理値に基づいて当該論理回路の故障を検出する故障検出方法であって、前記論理回路に初期テスト入力パターンの入力が行われる第１入力ステップと、複数の個別保持手段に論理値を１つずつ保持させる保持手段が、前記複数の出力論理値を保持する保持ステップと、前記保持手段が保持する前記複数の出力論理値が、新たなテスト入力パターンとして前記論理回路に対して入力される第２入力ステップと、前記保持手段が前記複数の出力論理値を保持してから、前記新たなテスト入力パターンが入力された前記論理回路から出力された新たな複数の出力論理値が前記保持手段に保持されるまでの間に、前記複数の個別保持手段が保持する前記複数の出力論理値の一部又は全部が他の個別保持手段を経由することなく直接取り出される第１取出ステップと、前記複数の個別保持手段が保持する前記複数の出力論理値の一部又は全部が他の個別保持手段を経由して取り出される第２取出ステップと、前記第１取出ステップ及び前記第２取出ステップにおいて取り出された出力論理値と、前記論理回路に故障がない場合に予測される出力論理値又は特定の故障がある場合に予測される出力論理値とを比較する比較ステップと、前記比較ステップにおける比較結果に基づいて前記論理回路の故障の有無を判定する故障判定ステップとを含む。
　本願発明の第１１の観点は、第１０の観点の故障検出方法であって、前記第１取出ステップと前記第２取出ステップとの間に、前記第１取出ステップと同期して、前記第１取出ステップにおいて取り出された前記出力論理値が圧縮される第１圧縮ステップと、前記圧縮ステップにおいて圧縮された前記出力論理値が記憶される第１記憶ステップとを備え、前記保持ステップから前記第１記憶ステップまでが所定の回数だけ繰り返される。
　本願発明の第１２の観点は、第１１の観点の故障検出方法であって、前記第１記憶ステップと前記保持ステップの間に、制御手段が、前記保持手段が前記出力論理値を保持してから前記新たなテスト入力パターンが入力された前記論理回路から出力された新たな複数の出力論理値が前記保持手段に保持されるまでの時間を制御する制御ステップを含む。
　本願発明の第１３の観点は、第１２の観点の故障検出方法であって、前記制御ステップにおいて、制御手段が、前記保持手段が前記出力論理値を保持してから前記新たなテスト入力パターンが入力された前記論理回路から出力された新たな複数の出力論理値が前記保持手段に保持されるまでの時間を短縮する。
　本願発明の第１４の観点は、テスト入力パターンが入力された論理回路から出力された複数の出力論理値に基づいて当該論理回路の故障を検出する故障検出方法であって、前記論理回路に初期テスト入力パターンの入力が行われる第１入力ステップと、前記複数の出力論理値を保持手段が保持する保持ステップと、前記保持手段が保持する前記複数の出力論理値が、新たなテスト入力パターンとして前記論理回路に対して入力される第２入力ステップと、前記複数の出力論理値の一部又は全部が取り出される取出ステップと、前記取出ステップにおいて取り出された出力論理値と、前記論理回路に故障がない場合に予測される出力論理値又は特定の故障がある場合に予測される出力論理値とを比較する比較ステップと、前記比較ステップにおける比較結果に基づいて前記論理回路の故障の有無を判定する故障判定ステップとを含み、前記保持ステップと前記第２入力ステップが所定の回数だけ繰り返され、前記第２入力ステップと前記保持ステップとの間に、制御手段が、前記保持手段が前記出力論理値を保持してから前記新たなテスト入力パターンが入力された前記論理回路から出力された新たな複数の出力論理値が前記保持手段に保持されるまでの時間を制御する制御ステップを含む。
　本願発明の第１５の観点は、前記保持手段と接続されたコンピュータに、第１０から１４のいずれかの観点の故障検出方法を実行させることが可能なプログラムである。
　本願発明の第１６の観点は、前記保持手段と接続されたコンピュータが実行することが可能なコンピュータに読み取り可能な記録媒体であって、第１５の観点のプログラムを記録する記録媒体である。
　なお、本願各請求項の発明に係る故障検出システムは、初期テスト入力パターンを記憶する初期パターン記憶手段をさらに備えるものであってもよい。初期パターン記憶手段が記憶するパターンは、初期テスト入力パターンが圧縮された種パターン（シード）であってもよい。このとき、故障検出システムは、種パターンを展開する展開手段を備えるものであってもよい。また、故障検出システムは、第２取出手段が取り出した出力論理値を圧縮する、第２圧縮手段を備えるものであってもよい。さらに、１つの圧縮手段が、第１圧縮手段と第２圧縮手段を兼ねるものであってもよい。
　また、本願各請求項の発明に係る故障検出システムは、第２取出手段が取り出した出力論理値を記憶する、第２記憶手段を備えるものであってもよい。さらに、１つの記憶手段が、第１記憶手段と第２記憶手段を兼ねるものであってもよい。
　本願発明の各観点によれば、取出手段又は取出装置により、１つの初期テスト入力パターンから複数のテスト出力パターンを得ることが可能となる。キャプチャの度に得られるテスト出力パターンが、初期テスト入力パターンとは別の新たなテスト入力パターンとして論理回路に入力されるからである。このとき、テストデータ量は、従来と同様に、式（３）で表される。しかし、テスト出力パターン数は、式（４）で表される。
Figure JPOXMLDOC01-appb-M000002
　テストデータ量は、キャプチャ数によらず初期テスト入力パターン数に正比例する。そのため、キャプチャ数を増やすことで、初期テスト入力パターン数を減らして記憶されるべきテスト入力パターンのテストデータ量を削減しつつ、故障検出率を向上させることが可能となる。
　図１８を参照して、従来のマルチキャプチャ方式で検出されなかった故障を本願各請求項に係る発明で検出できることを具体的に説明する。図１８は、従来のマルチキャプチャ方式を用いた場合の一例を示す時間展開図である。
　簡単のため、マルチキャプチャの回数は２回であるとする。図１８には、シフトモードにおいて初期テスト入力パターンがスキャンインした直後から２回目にキャプチャした後までの論理値の流れが示されている。
　ここで、Ａで示されているＮＯＲゲートに注目する。このＮＯＲゲートが正常であれば、フリップフロップ５３は、論理値０を保持すべきである。しかし、ＮＯＲゲートの故障（例えば遅延故障）のために、１回目のキャプチャ後のフリップフロップ５３は、論理値１を保持しているとする。従来のマルチキャプチャ方式では、最後にキャプチャされた出力論理値のみが取り出されていた。つまり、フリップフロップ５３の論理値は、所定の回数（ここでは２回）だけキャプチャされてシフトモードにならない限り、取り出されていなかった。一方、２回目のキャプチャ後には、フリップフロップ５３は、正常な場合と同じ０を保持している。したがって、従来の方式では、このＮＯＲゲートの故障は検出されなかった。
　しかし、本願発明の各観点によれば、１回目キャプチャ後の保持手段が保持する値を取出手段又は取出装置が取り出す。これにより、従来の方法では他のテスト入力パターンでしか検出できなかった故障も、同じ初期テスト入力パターンで検出することが可能となる。したがって、記憶容量の必要量を削減することが可能となる。
　また、本願発明の第２の観点によれば、第１取出手段が、各個別保持手段から直接的に出力論理値を取り出す。そのため、多数の外部出力線及び個別保持手段が存在する場合であっても、速やかに取り出したい出力論理値を取り出すことが可能となる。しかも、出力論理値を取り出す際に、他の個別保持手段が保持する論理値を上書きせずに取り出すことが可能となる。
　さらに、本願発明の第３の観点によれば、第１取出手段が、保持手段による出力論理値の保持と同期して（保持手段が出力論理値を保持してから、新たなテスト入力パターンが入力された論理回路から出力された新たな複数の出力論理値が保持手段に保持されるまでの間に）、保持手段に保持された出力論理値を取り出す。このため、第１取出手段が、キャプチャの度に保持手段が取り出して保持する値を、次にキャプチャされる出力論理値に上書きされることなく、確実に取り出すことができる。
　さらに、本願発明の第４、９、１２又は１４の観点によれば、クロック周期を長くすることで縮退故障のみを検出し、クロック周期を短くすることで遅延故障を含めて検出することが可能となる。これにより、故障原因の解析やデバッグに資する情報を得ることが可能となる。
　さらに、本願発明の第１３の観点によれば、長いクロック周期でＩＲドロップを抑えながら複数回テスト対象の論理回路にテスト入力パターンを入力した後に、クロック周期を短縮して遅延故障を検出することが可能となる。ここで、キャプチャサイクルにおいてテスト対象回路から出力されたパターンを再度テスト入力パターンとして回路に入力することを２－３回繰り返すことにより、少ない遷移数のみを生じさせるテスト入力パターンを得られることが知られている。そのため、キャプチャ時の消費電力やノイズを低減して遅延故障を精度よく検出することが可能となる。
　また、本願発明の第５の観点によれば、第１取出手段が、例えば故障検出率の向上という所定の目的のために特に有効な保持手段が保持する値を重点的に取り出すことが可能となる。よって、さらに効率よく故障検出率を向上させることが可能となる。すなわち、さらにテストデータ量を削減することが可能となる。加えて、保持手段の保持処理に同期して全ての保持手段が保持する値を取り出す場合と比べて、出力されるデータ量を削減することが可能となる。さらに、回路サイズを縮小することも可能となる。
　さらに、１つのテスト入力パターンに対して、スキャンシフト時に与えられるクロックパルスの数は一般に多い。例えば、あるスキャンチェーン内のすべてのスキャンフリップフロップに新しい値を設定するために、数百から数千に上るスキャンフリップフロップ個数分のクロックパルスを与える必要がある。このため、式（５）に示すように、テストに要する時間の大半は、シフトモードに費やされる。マルチキャプチャ方式において、キャプチャモード時にクロックが数個から数十個与えられたとしても、テスト時間の大半はシフトモードに費やされる。
Figure JPOXMLDOC01-appb-M000003
　従来は、スキャンインされるテスト入力パターン数を削減できないことから、テスト時間を削減できなかった。しかし、本願各請求項に係る発明によれば、シフトモードの時間を短縮することができる。特に、スキャンインされる初期テスト入力パターン数の削減により、スキャンインの時間が短縮される。したがって、テスト時間を短縮することが可能となる。
　従来、故障検出率を向上させるために多数のテスト入力パターンを費やす結果、テスト時間が増大していたこととは対照的といえる。出荷後のフィールドテストにおいては、テスト時間は半導体集積回路の非動作時に限られているため、テスト時間の短縮は特に重要である。
　しかも、本願発明の第６の観点によれば、キャプチャモードのまま保持手段の保持に同期して取り出す第１取出手段が、シフトモードで取り出す第２取出手段よりも頻繁にテスト出力を取り出す。すなわち、スキャンアウトの時間も短縮することができる。そのため、テスト時間をさらに短縮することが容易となる。
　さらに、本願発明の第７又は第１１の観点によれば、保持処理及びテスト処理と同期して、取出処理、圧縮処理及び記憶処理が行われる。したがって、シフトモードで記憶する場合と比べて、マルチキャプチャによって取り出される大量のデータをキャプチャモードのまま迅速に記憶させることが可能となる。よって、スキャンアウトされるパターン数を削減することが可能となり、テスト時間の短縮がさらに容易となる。また、出力されるデータ量も削減することがさらに容易となる。
本願発明の実施の形態に係る故障検出システムの一例を示すブロック図である。 図１の故障検出システムを用いた場合の手順の一例を示すフロー図である。 図１の故障検出システムを用いた場合の一例を示す時間展開図である。 選択装置９がフリップフロップ５を選択する手順の一例を示すフロー図である。 図１の故障検出システムを用いた場合の実験結果の一例を示すグラフである。 テストベクトル数と故障検出率との関係を示すグラフである。 論理値を取り出すフリップフロップの割合と回路のオーバーヘッドとの関係を示す図である。 クロック周期を変更することができる故障検出システムの一例を示すブロック図である。 キャプチャモードにおいてクロック周期を変更しつつ、（ａ）全てのクロックで故障を検出する場合、（ｂ）遅延故障のみを検出する場合のテストサイクルを示す図である。 ＳＣＯＡＰ解析を用いる故障検出システムの一例を示すブロック図である。 ３つの選択方法によりフリップフロップを順位付けして中間取出を行ったときの故障検出率のリストを示す図である。 フリップフロップの順位付けに要する時間を比較して示す図である。 圧縮回路の一例を示す図である。 スキャンテストのテストサイクルを示す図である。 本願発明の背景技術となる故障検出システムを示すブロック図である。 マルチキャプチャ方式のテストサイクルを示す図である。 従来のマルチキャプチャ方式を用いた場合の手順を示すフロー図である。 従来のマルチキャプチャ方式を用いた場合の一例を示す時間展開図である。
　以下、図面を参照して、本願発明の実施例について述べる。なお、本願発明は、実施例に限定されるものではない。
　まず、図１を参照して本願発明の実施の形態に係る故障検出システムの構成について述べる。図１は、本願発明の実施の形態に係る故障検出システムの一例を示すブロック図である。
　故障検出システム１は、組合せ回路部３（本願請求項の「論理回路」の一例）から出力された複数の出力論理値に基づいて組み合わせ回路部３の故障を検出する故障検出システムである。組合せ回路部３は、複数の出力論理値を保持する複数のフリップフロップ５１～５７（本願請求項の「個別保持手段」の一例）に接続されている。フリップフロップ５は、それぞれ論理値を１つずつ保持する。なお、以後、特に必要が無い限り、添え字を省略して「フリップフロップ５」と記す。また、複数のフリップフロップ５を総称して保持部４（本願請求項の「保持手段」の一例）とする。さらに、組合せ回路部３からの出力は全て疑似外部出力線であると仮定し、疑似外部出力線の個数（出力論理値の個数）とフリップフロップ５の個数とが等しいと仮定している。しかし、疑似外部出力線の個数とフリップフロップ５の個数は、異なってもよい。
　故障検出システム１は、図１５に示した従来の故障検出システム１０１と同様に、マルチキャプチャ方式を用いる。
　故障検出システム１は、取出装置７（本願請求項の「取出手段」の一例）と、選択装置９と、判定装置１１と、パターン制御装置１３とを備える。取出装置７は、フリップフロップ５が保持する出力論理値の一部又は全部を取り出す。選択装置９は、取出手段７が重点的に値を取り出すべきフリップフロップを選択する。判定装置１１は、取り出された出力論理値と予測された値とを比較し、組合せ回路部３の故障の有無を判定する。パターン制御装置１３は、組合せ回路部３へのテスト入力パターン及び組合せ回路部３からのテスト出力パターンのサイズ等を制御する。
　故障検出システム１の最大の特徴は、取出装置７にある。取出装置７は、キャプチャモード取出部１５（本願請求項の「第１取出手段」の一例）と、シフトモード取出部１７（本願請求項の「第２取出手段」の一例）と、キャプチャモード記憶部１９（本願請求項の「第１記憶手段」の一例）と、シフトモード記憶部２１（本願請求項の「第２記憶手段」の一例）とを備える。
　キャプチャモード取出部１５は、キャプチャモードにおいてフリップフロップ５が複数の出力論理値をキャプチャするキャプチャ処理（本願請求項の「保持処理」の一例）及び新たなテスト入力パターンに基づく組合せ回路部３のテスト処理（本願請求項の「テスト処理」の一例）と同期して、出力論理値の一部又は全部を取り出す。ここで、同期して取り出すとは、フリップフロップ５が出力論理値をキャプチャしてから次の出力論理値をキャプチャするまでの間に取り出すことをいう。また、キャプチャモード取出部１５は、フリップフロップ５ｉ（１≦ｉ≦７）が保持する出力論理値の一部又は全部を、他のフリップフロップ５ｋ（１≦ｋ≦７，ｋ≠ｉ）を経由することなく直接取り出す。さらに、キャプチャモード取出部１５は、取り出した出力論理値をキャプチャモード記憶部１９に記憶させる。
　シフトモード取出部１７は、シフトモードにおいてフリップフロップ５がスキャンアウトした値を取り出す。また、取り出した出力論理値をシフトモード記憶部２１に記憶させる。ここで、シフトモード取出部１７の取り出しは、例えばテスト処理がすべて終了して取り出しており、キャプチャ処理及びテスト処理と同期するものではない。また、シフトモード取出部１７は、フリップフロップ５ｉ（１≦ｉ≦７）が保持する出力論理値の一部又は全部を、他のフリップフロップ５ｋ（１≦ｋ≦７，ｋ≠ｉ）を経由させて取り出す。
　選択装置９は、シミュレーション部２３と、算出部２５（本願請求項の「算出手段」の一例）と、順位付け部２７（本願請求項の「順位付け手段」の一例）とを備える。シミュレーション部２３は、組合せ回路部３の故障シミュレーションを行う。算出部２５は、故障シミュレーションの結果に基づいて、各フリップフロップ５の故障検出への寄与を算出する。順位付け部２７は、寄与の大きさに基づいて各フリップフロップ５に順位を付ける。判定装置１１は、比較部２９と故障判定部３１とを備える。比較部２９は、取り出された値と予測された値とを比較する。ここで、予測された値とは、組合せ回路部３に故障がない場合の出力論理値であると予測された値でもよいし、組合せ回路部３に特定の故障がある場合の出力論理値であると予測された値でもよい。故障判定部３１は、比較結果に基づいて組合せ回路部３の故障の有無を判定する。パターン制御装置１３は、初期テスト入力パターン保持部３３と、展開回路３５と、圧縮回路３７とを備える。初期テスト入力パターン保持部３３は、組合せ回路部３に入力されるテストパターンを備える。この初期テスト入力パターンは、圧縮された種パターン（シード）であってもよい。以後、本実施例では、初期テスト入力パターン保持部３３が有するパターンは、シードであることを前提とする。
　続いて、図２を参照して、故障検出システム１を用いた故障検出の手順について述べる。図２は、故障検出システム１を用いた場合の手順の一例を示すフロー図である。
　ステップＳＴ００１において、初期テスト入力パターン保持部３３が有するシードのうちの１つが選択され、組合せ回路部３への入力が開始される。ステップＳＴ００２において、選択されたシードが展開回路３５により展開される。ステップＳＴ００３において、スキャンイネーブル信号が１とされ、シフトモードとなる。ステップＳＴ００４において、展開された初期テスト入力パターンがクロック信号に合わせてフリップフロップ５へとスキャンインされる。
　ステップＳＴ００５において、スキャンイネーブル信号が０とされ、キャプチャモードとなる。ステップＳＴ００６において、フリップフロップ５が、クロック信号に合わせて、組合せ回路部３からの出力論理値をキャプチャする。ステップＳＴ００７において、キャプチャモード取出部１５が、フリップフロップ５のキャプチャ処理と同期してフリップフロップ５が保持する値を取り出す。また、フリップフロップ５は、保持する値を新たなテスト入力パターンとして組合せ回路部３に与える。さらに、組合せ回路部３は、与えられた新たなテスト入力パターンに基づいてテスト処理を行う。
　ここで、キャプチャモード取出部１５は、キャプチャモードの途中で出力論理値を取り出す「中間取出」を行っている。従来は、キャプチャモードに続くシフトモードにおいてのみ出力論理値の取り出しが行われており、キャプチャモード内での取り出しは行われていなかった。この中間取出を行うことにより、初期テストパターン数を削減してテストデータ量を削減しつつ、故障検出率を向上させることが可能となる。
　また、キャプチャモード取出部１５によって値が取り出されるフリップフロップ５は、選択装置９が選択したフリップフロップ（本実施例では、５３、５５、５７）に限られる。そのため、テスト時間当たりの故障検出率を向上させることが可能となる。フリップフロップを選択する手順は、後に述べる。
　ステップＳＴ００８において、キャプチャモード取出部１５が取り出した値は、圧縮回路３７が圧縮してデータサイズを縮小し、キャプチャモード記憶部１９が記憶する。ステップＳＴ００６からステップＳＴ００８までが決められた回数（Ｎ回）だけ繰り返された後、次のステップへと進む。
　ステップＳＴ００９において、スキャンイネーブル信号が１とされ、シフトモードとなる。ステップＳＴ０１０において、フリップフロップ５に保持されていた値がクロック信号に合わせてシフトモード取出部１７へとスキャンアウトされる。また、スキャンアウトされた値は、圧縮回路３７により圧縮されてシフトモード記憶部２１に記憶される。
　ここで、シフトモード取出部１７による取り出しは、シフトモードにおける取り出しであるため、キャプチャ処理及びテスト処理と同期したものではない。シフトモードでの取り出しには多くの時間を要する。そこで、キャプチャモード取出部１５による取り出しの回数を少なくともシフトモード取出部１７による取り出しの回数以上とすることにより、テスト時間全体を短縮することが可能である。
　ステップＳＴ０１１において、判定装置１１は、初期テスト入力パターン保持部３３に未入力のシードがあるか否かを判定する。未入力のシードがあれば、ステップＳＴ００１に戻る。未入力のシードがなければ、次のステップへと進む。
　ステップＳＴ０１２において、判定装置１１がキャプチャモード記憶部１９に記憶された圧縮データ（シグネチャ）を読み出す。同時に、ステップＳＴ０１３において、判定装置１１は、シフトモード記憶部２１に記憶されたシグネチャも読み出す。ステップＳＴ０１４において、比較部２９は、読み出された値と、組合せ回路部３が正常である場合に予測される値又は特定の故障がある場合に予測される値とを比較する。ステップＳＴ０１５において、故障判定部３１は、比較部２９による比較結果に基づいて、組合せ回路部３の故障の有無を判定する。
　続いて、図３を参照して、故障検出システム１を用いた場合の故障検出の具体例について述べる。図３は、故障検出システム１を用いた場合の一例を示す時間展開図である。
　故障検出システム１を用いることにより、図３中にＡで示した故障しているＮＯＲ素子Ａの故障を検出することができる。１回目キャプチャ後のフリップフロップ５３の出力論理値をキャプチャモード取出部１５が取り出すからである。ＮＯＲ素子が正常であれば、１回目キャプチャ後のフリップフロップ５３の出力論理値として０が取り出される。一方、ＮＯＲ素子が故障していれば、１が取り出される。
　また、シフトモードにおいてシフトモード取出部１７が全てのフリップフロップ５の値を取り出すため、従来の故障検出システムよりも取り出される出力論理値が少なくなることはない。結果として、キャプチャモード取出部１５が取り出したテスト出力パターンの分だけ故障検出率が向上する。
　続いて、図４を参照して、故障検出率を向上させる上で特に効率のよいフリップフロップ５を選択する手順について述べる。図４は、選択装置９がフリップフロップ５を選択する手順の一例を示すフロー図である。
　ステップＳＴ１０１において、全てのフリップフロップ５の値を取り出し可能とする。ステップＳＴ１０２において、シミュレーション部２３が、全てのテスト入力パターンを用いて故障シミュレーションを行う。
　ステップＳＴ１０３において、算出部２５が、それぞれのフリップフロップ５の値を取り出すことによる故障検出率の増加分（本願請求項の「寄与」の一例）を算出する。ステップＳＴ１０４において、順位付け部２７が、故障検出率の増加分が大きいフリップフロップ５から順に順位を付ける。ステップＳＴ１０５において、選択装置９が、フリップフロップ５に付けられた順位に基づいて、故障検出率の向上に特に貢献するフリップフロップ５を選択する。ここで、テスト時間の短縮等の目的のために、キャプチャモード取出部１５が、所定の順位までのフリップフロップ５の値のみを取り出すこととしてもよい。
　続いて、キャプチャモード取出部１５と、選択されたフリップフロップ５とを接続する。ここでいう「接続」は、電気的に接続されればどのような手段でもよい。例えば、オフになっていたスイッチをオンとすることも含まれるし、物理的に結線することも含まれる。
　こうして、キャプチャモード取出部１５は、特に効率のよいフリップフロップ５の値のみを取り出すことが可能となる。故障検出の効率が上がることで、テストデータ量をさらに削減することも可能となる。
　続いて、図５を参照して、故障検出システム１を用いた実験結果について述べる。図５は、故障検出システム１を用いた場合の実験結果の一例を示すグラフである。横軸は、キャプチャモード取出部１５によって値が取り出されるフリップフロップ５の比率を示す。縦軸は、故障検出率を示す。
　図５において、「０％」は、キャプチャモード取出部１５をどのフリップフロップ５とも接続しない場合を意味する。「１００％」は、キャプチャモード取出部１５を全てのフリップフロップ５と接続する場合を意味する。ここで、今回の実験では、ゲート数を３８，４１７個、マルチキャプチャのキャプチャ回数を５回とした。
　図５の実験結果から、キャプチャモード取出部１５を接続するフリップフロップ１５の比率を大きくするほど故障検出率が向上することが分かる。また、少数のフリップフロップのみを選択したときの故障検出率の増加率（グラフの傾き）が最も大きく、一定の比率以上では、故障検出率の伸びが飽和している。このことから、故障検出率向上のために効率よいフリップフロップを選択できていることも分かる。１００％近くのフリップフロップ５をキャプチャモード取出部１５と接続することにより、故障検出率が約６％増加した。この増加分は、式（３）に示したように、キャプチャ回数を増やすことで増加させることが可能である。
　続いて、図６を用いて中間取出を行うことで、テストベクトル数を減少させることができる点について説明する。図６は、テストベクトル数と故障検出率との関係を示すグラフである。横軸はテストベクトル数を表し、縦軸は故障検出率を表す。図６には、中間取出を行わない場合と、２０％、５０％及び１００％のフリップフロップ５について５回キャプチャを行って中間取出を行う場合について示す。
　図６を参照して、同じテストベクトル数で比較した場合、中間取出を行う方が故障検出率が向上したことが分かる。また、より多くのフリップフロップの値の中間取出を行う方が故障検出率が向上することが示されている。加えて、２０％のフリップフロップ５について中間取出を行うだけでも効果があることが分かる。
　従来の故障検出方法を用いた場合、故障検出率を例えば９５％から９８％にするのに、従来は約２倍のテスト入力パターンを要していた。本願発明の実施の形態に係る故障検出方法は、従来の方法に加えて用いることができるものである。したがって、テスト入力パターンのテストデータ量を削減しつつ、従来の方法で得られた故障検出率をさらに向上させることが可能となる。
　さらに、図７を用いて、部分的にフリップフロップの値を取り出すことでオーバーヘッド率を抑えられる点について述べる。図７は、論理値を取り出すフリップフロップの割合と回路のオーバーヘッドとの関係を示す図である。横軸は、中間取出を行うフリップフロップ５の割合を表す。縦軸は、回路のオーバーヘッドの割合を表す。
　図７を参照して、中間取出を行うフリップフロップ５の割合にほぼ正比例して回路のオーバーヘッドが増大していることが分かる。例えば、１００％のフリップフロップについて中間取出を行う場合、オーバーヘッドの増加は９．３％である。一方、２０％のフリップフロップの場合、オーバーヘッドの増加は２．０％にとどまる。したがって、必要に応じてフリップフロップを選択して中間取出を行うことにより、オーバーヘッドの増加を抑えつつ故障検出率を向上させることが可能である。
　続いて、キャプチャモードにおいてクロック周期を変更する処理について説明する。クロック周期を変更することにより、異なる種類の故障検出が可能となる。また、テスト時の消費電力やノイズを低減させることが可能となる。なお、クロック周期は、フリップフロップ５が組合せ回路部３からの複数の出力論理値を保持してから、新たなテスト入力パターンが入力された組合せ回路部３から出力された新たな複数の出力論理値がフリップフロップ５に保持されるまでの間に対応する。
　図８は、クロック周期を変更することができる故障検出システムの一例を示すブロック図である。図９は、キャプチャモードにおいてクロック周期を変更する場合におけるテストサイクルを示す図である。図９（ａ）全てのクロックで故障を検出する場合、図９（ｂ）は、遅延故障のみを検出する場合について説明する。
　図８において、故障検出システム２０１は、クロック制御部２１８（本願請求項の「制御手段」の一例）を備える点以外は、図１の故障検出システム１と同様の構成である。クロック制御部２１８は、フリップフロップ５が組合せ回路部３からの出力論理値をキャプチャする周期、及び、フリップフロップ５が保持する値を新たなテスト入力パターンとして組合せ回路部３に与える周期を制御する。
　マルチキャプチャを行うと、テスト対象回路である組合せ回路部３に複数回テスト入力パターンが与えられる。このとき、３回目程度以降はテスト入力パターンの入力によって組合せ回路部３内の素子の論理値が遷移する割合（トグル率）が大きく減少することが知られている。一般に、トグル率は、ランダムなテスト入力パターンよりもスキャンテストで小さく、ユーザーの通常使用ではさらに小さい。典型的には、ランダムなテスト入力パターンでは５０％程度、スキャンテストでは２０－３０％程度、ユーザーの通常使用では５％程度と言われている。複数回テスト入力パターンを組合せ回路部３に入力することにより、ユーザーの通常使用に近づくことがトグル率の低下の一因として考えられる。論理値の遷移は、消費電力ひいてはノイズの増大につながるため、トグル率を抑えられれば精度よく故障検出を行うことが可能となる。
　そこで、図９（ａ）に示すように、例えば最初の４クロックでは周期を長めにとり、縮退故障の検出のみを行う。初めの２－３クロックでは、トグル率が高いと考えられるため、クロックの周期を短くすると多数の遷移と電圧の急激な変化（ＩＲドロップ）を招く。すると、回路が誤動作し、誤った出力論理値をフリップフロップ５がキャプチャする可能性がある。初めの方のクロック周期を長くとることにより、このようなテスト誘発性の歩留り損失リスクを避けられる。クロック周期が長いため、クロックタイミングに依存して検出される遅延故障は検出できないものの、クロックタイミングに依存しない縮退故障を検出可能である。
　後に続く３クロックでは、クロック制御部２１８が短縮したクロックの周期で、遅延故障を含めて検出が行われる。すでに組合せ回路部３にテスト入力パターンを４回通している。そのため、トグル率の低いテスト入力パターンとなっており、クロック周期を短縮しても電圧の過度の変化が起こりにくくなっている。したがって、遅延故障検出に伴う消費電力及びノイズを低減することが可能である。
　また、図９（ｂ）に示すように、後の３クロックで検出される遅延故障のみを検出対象としてもよい。このためには、例えば、キャプチャモード取出部２１５をキャプチャイネーブル信号線（ＣＥ）で制御することとすればよい。具体例として、フリップフロップ５が短い周期でキャプチャするとき、ＣＥ＝０としてキャプチャモード取出部２１５にフリップフロップ１０５の論理値を取り出させる。一方、それ以外のときは、ＣＥ＝１としてキャプチャモード取出部２１５にフリップフロップ５の論理値を取り出させないこととしてもよい。
　さらに、フリップフロップの順位付けを行うに際し、シミュレーションを行う代わりにＳＣＯＡＰ（Sandia　Controlability　Observability　Analysis　Program）解析として知られる手法を用いてもよい。これにより、順位付けに要する計算量を減少させることが可能である。
　図１０は、ＳＣＯＡＰ解析を用いる故障検出システムの一例を示すブロック図である。図１０において、故障検出システム３０１は、図１のシミュレーション部２３及び算出部２５の代わりに可制御性算出部３２４及び可観測性算出部３２６（可制御性算出部３２４及び可観測性算出部３２６は、本願請求項の「算出手段」の一例）を備える点以外は、図１の故障検出システム１と同様の構成である。可制御性算出部３２４は、組合せ回路部３内の素子の可制御性を算出する。可観測性算出部３２６は、組合せ回路部３内の素子及びフリップフロップ５の可観測性を算出する。順位付け部３２７は、算出された可観測性が大きいフリップフロップ５から順に順位を付ける。比較及び故障判定については、図１の故障検出システム１と同様に行われる。
　図１１を参照して、ＳＣＯＡＰ解析による順位付けの効果について述べる。図１１は、３つの選択方法によりＦＦを順位付けして中間取出を行ったときの故障検出率のリストを示す図である。
　図１１に示すように、複数の回路のそれぞれについて２０％のフリップフロップ５について中間取出を行った。その結果、いずれの回路においても、ＳＣＯＡＰ解析をふまえてフリップフロップ５を選択した場合、シミュレーションを用いた場合ほどではないが、ランダムに２０％のフリップフロップを選択した場合よりも故障検出率の向上が見られた。
　図１２は、フリップフロップの順位付けに要する時間を比較して示す図である。図１２に示すように、ＳＣＯＡＰ解析を用いてフリップフロップ５を選択する場合、シミュレーションを用いる場合と比べ、要するＣＰＵ時間が大幅に短縮された。
　なお、ステップＳＴ００４において、スキャンインとスキャンアウトは同時に行われるものであってもよい。すなわち、ステップＳＴ００４において、展開された初期テスト入力パターンがクロック信号に合わせてフリップフロップ５へとスキャンインされると同時に、フリップフロップ５に保持されていた値がシフトモード取出部１７へとスキャンアウトされるものであってもよい。スキャンインとスキャンアウトを同時に行うことにより、シフトモードの時間を短縮することが可能である。ステップＳＴ０１０においても同様である。
　また、図２のフローにおけるステップＳＴ００８において、キャプチャモード記憶部１９による記憶処理と圧縮回路３７による圧縮処理とは、どちらが先に行われてもよい。また、圧縮回路３７が圧縮した出力をキャプチャモード取出部１５が取り出すものであってもよい。同様のことがシフトモード取出部１７、シフトモード記憶部２１及び圧縮回路３７の処理の順序についてもいえる。
　さらに、ステップＳＴ０１２の読み出し処理は、ステップＳＴ０１１に続く繰り返し処理におけるステップＳＴ００４と共に実行されることとしてもよい。さらに、テスト時間が長くなるおそれはあるものの、ステップＳＴ００６からステップＳＴ００８までの処理の繰り返し処理の中にステップＳＴ０１２の処理を含めてもよい。ステップＳＴ０１３からステップＳＴ０１５の処理についてもステップＳＴ０１２と同様である。
　さらに、初期テスト入力パターン保持部３３は、例えば線形帰還シフトレジスタ（ＬＦＳＲ；Ｌｉｎｅａｒ　Ｆｅｅｄｂａｃｋ　Ｓｈｉｆｔ　Ｒｅｇｉｓｔｅｒ）のようなテストパターン発生器を有するものであってもよい。この場合、初期テスト入力パターンは、初期テスト入力パターン保持部３３が有するシードを基にＬＦＳＲが次々と新しいシードを生成したものを展開したものであってもよい。また、圧縮回路３７は、例えばＮ本のスキャンチェーンからの出力論理値をＮビットのシグネチャに圧縮する多入力シグネチャレジスタ（ＭＩＳＲ；Ｍｕｌｔｉ　Ｉｎｐｕｔ　Ｓｉｇｎａｔｕｒｅ　Ｒｅｇｉｓｔｅｒ）であってもよい。図１３に例示するＭＩＳＲを用いることにより、図７に示すように、値を取り出すフリップフロップが増えても回路のオーバーヘッドをわずか０．２％ほど増加させるにとどまる。なお、圧縮回路は、取出装置が備えるものであってもよい。
　上記の実施例の構成を採用することで、従来のスキャン回路の構成を前提として故障検出を行うことが可能である。しかし、テスト対象の論理回路からのテスト出力パターンを二股に分岐するとしてもよい。このとき、一方の出力を新たなテスト入力パターンとしてテスト対象の論理回路に入力することと同期して、取出装置にテスト出力パターンを出力することが可能となる。したがって、保持手段が不要となる。
　さらに、故障検出システム１の一部又は全部は、組合せ回路部３とフリップフロップ５とを有する半導体論理回路に組み込まれていてもよいし、テスタとして実現されてもよいし、一部が半導体論理回路に組み込まれて別の一部がテスタとして実現されてもよい。
　１・・・故障検出システム、３・・・組合せ回路部、５・・・フリップフロップ、７・・・取出装置、９・・・選択装置、１５・・・キャプチャモード取出部、１９・・・キャプチャモード記憶部、２３・・・シミュレーション部、２５・・・算出部、２７・・・順位付け部、２１８・・・クロック制御部、３２４・・・可制御性算出部、３２６・・・可観測性算出部

Claims (16)

  1. 　テスト入力パターンが入力された論理回路から出力された複数の出力論理値に基づいて当該論理回路の故障を検出する故障検出システムであって、
    　前記複数の出力論理値は、前記論理回路に対して新たなテスト入力パターンとして入力されるものであり、
    　前記複数の出力論理値の一部又は全部を取り出す第１取出手段と、
    　前記第１取出手段が取り出した出力論理値と、前記論理回路に故障がない場合に予測される出力論理値又は特定の故障がある場合に予測される出力論理値とを比較する比較手段と、
    　前記比較手段による比較結果に基づいて前記論理回路の故障の有無を判定する故障判定手段とを備える、故障検出システム。
  2. 　前記複数の出力論理値は、複数の個別保持手段に論理値を１つずつ保持させる保持手段に保持され、
    　前記第１取出手段は、
    　　前記保持手段に保持された前記複数の出力論理値の一部又は全部を取り出すものであり、
    　　前記複数の個別保持手段が保持する出力論理値の一部又は全部を、他の個別保持手段を経由することなく直接取り出す、請求項１記載の故障検出システム。
  3. 　前記第１取出手段は、前記保持手段が前記複数の出力論理値を保持してから、前記新たなテスト入力パターンが入力された前記論理回路から出力された新たな複数の出力論理値が前記保持手段に保持されるまでの間に、前記保持手段に保持された前記複数の出力論理値の一部又は全部を取り出す、請求項２記載の故障検出システム。
  4. 　前記保持手段が前記出力論理値を保持してから前記新たなテスト入力パターンが入力された前記論理回路から出力された新たな複数の出力論理値が前記保持手段に保持されるまでの時間を制御する制御手段をさらに備える、請求項３記載の故障検出システム。
  5. 　各前記個別保持手段に保持された前記出力論理値の故障検出への寄与を算出する算出手段と、
    　前記寄与の大きさに基づいて各前記個別保持手段に順位を付ける順位付け手段とをさらに備え、
    　　前記第１取出手段は、前記複数の個別保持手段が保持する前記出力論理値のうち、前記順位に基づいて所定の個数のみを取り出す、請求項２から４のいずれかに記載の故障検出システム。
  6. 　前記複数の個別保持手段が保持する出力論理値の一部又は全部を、他の個別保持手段を経由させて取り出す第２取出手段をさらに備え、
    　前記比較手段は、前記第２取出手段が取り出した出力論理値と、前記論理回路に故障がない場合に予測される出力論理値又は特定の故障がある場合に予測される出力論理値との比較も行うものであり、
    　前記第１取出手段が前記出力論理値を取り出す回数は、前記第２取出手段が前記出力論理値を取り出す回数以上である、請求項２から５のいずれかに記載の故障検出システム。
  7. 　前記出力論理値のデータサイズを圧縮する第１圧縮手段と、
    　前記出力論理値を記憶する第１記憶手段とをさらに備え、
    　前記第１取出手段の取出処理と同期して、
    　　前記第１圧縮手段は、前記第１取出手段が取り出した前記出力論理値を圧縮し、
    　　前記第１記憶手段は、前記第１圧縮手段が圧縮した前記出力論理値を記憶する、請求項１から６のいずれかに記載の故障検出システム。
  8. 　テスト入力パターンが入力された論理回路から出力された複数の出力論理値の一部又は全部を取り出す取出装置であって、
    　前記複数の出力論理値は、論理値を保持する保持手段により保持されると共に、前記論理回路に対して新たなテスト入力パターンとして入力されるものであり、
    　前記保持手段は、論理値を１つずつ保持する複数の個別保持手段を有し、
    　前記複数の個別保持手段が保持する出力論理値の一部又は全部を、他の個別保持手段を経由することなく直接取り出す、取出装置。
  9. 　テスト入力パターンが入力された論理回路から出力された複数の出力論理値の一部又は全部を取り出す取出装置であって、
    　前記複数の出力論理値は、論理値を保持する保持手段により保持されると共に、前記論理回路に対して新たなテスト入力パターンとして入力されるものであり、
    　前記保持手段が前記出力論理値を保持してから前記新たなテスト入力パターンが入力された前記論理回路から出力された新たな複数の出力論理値が前記保持手段に保持されるまでの時間を制御する制御手段を備え、
    　前記保持手段に保持された前記複数の出力論理値の一部又は全部を取り出す、取出装置。
  10. 　テスト入力パターンが入力された論理回路から出力された複数の出力論理値に基づいて当該論理回路の故障を検出する故障検出方法であって、
    　前記論理回路に初期テスト入力パターンの入力が行われる第１入力ステップと、
    　複数の個別保持手段に論理値を１つずつ保持させる保持手段が、前記複数の出力論理値を保持する保持ステップと、
    　前記保持手段が保持する前記複数の出力論理値が、新たなテスト入力パターンとして前記論理回路に対して入力される第２入力ステップと、
    　前記保持手段が前記複数の出力論理値を保持してから、前記新たなテスト入力パターンが入力された前記論理回路から出力された新たな複数の出力論理値が前記保持手段に保持されるまでの間に、前記複数の個別保持手段が保持する前記複数の出力論理値の一部又は全部が他の個別保持手段を経由することなく直接取り出される第１取出ステップと、
    　前記複数の個別保持手段が保持する前記複数の出力論理値の一部又は全部が他の個別保持手段を経由して取り出される第２取出ステップと、
    　前記第１取出ステップ及び前記第２取出ステップにおいて取り出された出力論理値と、前記論理回路に故障がない場合に予測される出力論理値又は特定の故障がある場合に予測される出力論理値とを比較する比較ステップと、
    　前記比較ステップにおける比較結果に基づいて前記論理回路の故障の有無を判定する故障判定ステップとを含む、故障検出方法。
  11. 　前記第１取出ステップと前記第２取出ステップとの間に、
    　　前記第１取出ステップと同期して、前記第１取出ステップにおいて取り出された前記出力論理値が圧縮される第１圧縮ステップと、
    　　前記圧縮ステップにおいて圧縮された前記出力論理値が記憶される第１記憶ステップとを備え、
    　前記保持ステップから前記第１記憶ステップまでが所定の回数だけ繰り返される、請求項１０記載の故障検出方法。
  12. 　前記第１記憶ステップと前記保持ステップの間に、制御手段が、前記保持手段が前記出力論理値を保持してから前記新たなテスト入力パターンが入力された前記論理回路から出力された新たな複数の出力論理値が前記保持手段に保持されるまでの時間を制御する制御ステップを含む、請求項１１記載の故障検出方法。
  13. 　前記制御ステップにおいて、制御手段が、前記保持手段が前記出力論理値を保持してから前記新たなテスト入力パターンが入力された前記論理回路から出力された新たな複数の出力論理値が前記保持手段に保持されるまでの時間を短縮する、請求項１２記載の故障検出方法。
  14. 　テスト入力パターンが入力された論理回路から出力された複数の出力論理値に基づいて当該論理回路の故障を検出する故障検出方法であって、
    　前記論理回路に初期テスト入力パターンの入力が行われる第１入力ステップと、
    　前記複数の出力論理値を保持手段が保持する保持ステップと、
    　前記保持手段が保持する前記複数の出力論理値が、新たなテスト入力パターンとして前記論理回路に対して入力される第２入力ステップと、
    　前記複数の出力論理値の一部又は全部が取り出される取出ステップと、
    　前記取出ステップにおいて取り出された出力論理値と、前記論理回路に故障がない場合に予測される出力論理値又は特定の故障がある場合に予測される出力論理値とを比較する比較ステップと、
    　前記比較ステップにおける比較結果に基づいて前記論理回路の故障の有無を判定する故障判定ステップとを含み、
    　前記保持ステップと前記第２入力ステップが所定の回数だけ繰り返され、
    　前記第２入力ステップと前記保持ステップとの間に、制御手段が、前記保持手段が前記出力論理値を保持してから前記新たなテスト入力パターンが入力された前記論理回路から出力された新たな複数の出力論理値が前記保持手段に保持されるまでの時間を制御する制御ステップを含む、故障検出方法。
  15. 　前記保持手段と接続されたコンピュータに、請求項１０から１４のいずれかに記載の故障検出方法を実行させることが可能なプログラム。
  16. 　前記保持手段と接続されたコンピュータが実行することが可能なコンピュータに読み取り可能な記録媒体であって、請求項１５記載のプログラムを記録する記録媒体。
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