WO2011155046A1 - マルチコアプロセッサシステム、制御プログラム、および制御方法 - Google Patents

マルチコアプロセッサシステム、制御プログラム、および制御方法 Download PDF

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WO2011155046A1
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cache
core
cpu
program
task
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康志 栗原
浩一郎 山下
宏真 山内
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富士通株式会社
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    • G06F2212/45—Caching of specific data in cache memory
    • G06F2212/452—Instruction code

Definitions

  • the present invention relates to a multi-core processor system, a control program, and a control method for controlling task assignment.
  • a CPU Central Processing Unit
  • a cache for example, data that is referred to many times in the program being executed.
  • Data that is frequently used is, for example, data that is referred to many times in the program being executed.
  • a program with a high execution frequency is, for example, a program of several steps executed at fixed time intervals (hereinafter referred to as “periodic execution program”).
  • a technique for scheduling the task to the same CPU as the CPU that was executing before the interruption is known (for example, the following patent document) 2).
  • cache misses can be reduced.
  • a technique for determining which task is to be associated with which local memory based on the degree of effective utilization of the local memory is known (see, for example, Patent Document 3 below). . Thereby, an increase in overhead due to data transfer can be prevented.
  • JP 2004-192403 A Japanese Patent Laid-Open No. 08-30562 Japanese Unexamined Patent Publication No. 04-338837
  • the execution code can be prevented from being evicted from the cache.
  • another task assigned to the CPU that executes the cyclic execution program is a task with a large cache miss
  • the cache area that can be used by the other task is reduced, and the cache miss of the other task increases. To do. As a result, there is a problem that the performance of the CPU is lowered.
  • the present invention eliminates a specific program from the cache, and can reduce the influence on the execution of a task assigned to the same CPU as the cyclic execution program. It is an object to provide a system, a control program, and a control method.
  • another core having a cache miss hit rate lower than that of a single core storing a specific program in a cache is identified from a multi-core processor based on the information amount of a task assigned to each core.
  • Specifying means, moving means for moving the specific program from the cache of the one core to a cache of another core specified by the specifying means, and the specific program of the other core by the moving means There is provided a multi-core processor system comprising setting means for setting an area in which the specific program is stored in the cache of the other core after being moved to the cache as a write-inhibited area.
  • the specific program is not evicted from the cache, and the effect on the execution of the task assigned to the same CPU as the cyclic execution program can be reduced. Play.
  • FIG. 2 is a functional block diagram of a multi-core processor system 100.
  • FIG. It is explanatory drawing which shows the example in which the area
  • 5 is a flowchart (part 1) illustrating a control processing procedure of the OS 141.
  • 6 is a flowchart (part 2) illustrating a control processing procedure of the OS 141.
  • 5 is a flowchart showing movement processing by a snoop controller 105. It is a flowchart which shows the write prohibition setting process by the next designation
  • the periodic execution program is a program that is executed at regular intervals and is not a program that is activated by another event. In general tasks, the execution timing and execution time are not determined, but in the cyclic execution program, there is no change in the execution timing and execution time.
  • An example of the periodic execution program is a mobile phone communication standby program. The mobile phone communication standby program periodically inquires of the base station for communication and detects communication regardless of what task the mobile phone is processing.
  • the multi-core processor is a processor having a plurality of cores. If a plurality of cores are mounted, a single processor having a plurality of cores may be used, or a processor group in which single core processors are arranged in parallel may be used. In the present embodiment, in order to simplify the explanation, a processor group in which single-core processors are arranged in parallel will be described as an example.
  • FIG. 1 is a block diagram showing hardware of a multi-core processor system.
  • the multi-core processor system 100 includes a master CPU 101, slave CPUs 102 to 104, a shared memory 107, and a snoop controller 105.
  • Each CPU and the shared memory 107 are connected to each other via a bus 106.
  • Each CPU and the snoop controller 105 are connected to each other via a bus different from the bus 106.
  • the master CPU 101 and the slave CPUs 102 to 104 have, for example, a core, a register, and a cache, respectively.
  • the master CPU 101 executes the OS and controls the entire multi-core processor system 100.
  • the OS 141 has a control program for controlling which CPU each software process is assigned to, and has a function for controlling switching of tasks assigned to the master CPU 101.
  • the slave CPU 102 to slave CPU 104 execute OS 142 to OS 144, respectively.
  • the OS 142 to OS 144 have a function of controlling switching of tasks assigned to each CPU.
  • Each CPU cache has two types of caches: an instruction cache and a data cache.
  • the instruction cache is a cache that holds a program
  • the data cache is a cache that holds data used during execution of the program.
  • the master CPU 101 has an instruction cache 111 and a data cache 121 as caches, and the slave CPU 102 has an instruction cache 112 and a data cache 122 as caches.
  • the slave CPU 103 has an instruction cache 113 and a data cache 123 as caches, and the slave CPU 104 has an instruction cache 114 and a data cache 124 as caches.
  • the cache of each CPU grasps and manages the update state, and by exchanging update state information with other caches, the cache of each CPU can grasp which cache has the latest data.
  • the snoop controller 105 performs this information exchange.
  • Each CPU has a register.
  • the master CPU 101 has a register 131, and the slave CPU 102 has a register 132.
  • the slave CPU 103 has a register 133, and the slave CPU 104 has a register 134.
  • the snoop controller 105 when the snoop controller 105 receives a movement instruction including information relating to the migration source cache, the migration destination cache, and the migration target, the snoop controller 105 duplicates the migration target from the migration source cache, and copies the copied migration target to the migration destination. Store in the cache. As a result, the snoop controller 105 moves the movement target from the movement source cache to the movement destination cache.
  • the cache area in which the execution code of the cyclic execution program is stored is the same address area regardless of the CPU cache. For example, the user may determine in advance that the execution code of the cyclic execution program is stored in the top area of the cache.
  • the shared memory 107 is, for example, a memory shared by the master CPU 101 and the slave CPUs 102 to 104.
  • the shared memory 107 stores, for example, a process management table 151, a size table 152, identification information 153, and a program such as a boot program for the OS 141 to OS 144.
  • the shared memory 107 includes, for example, a ROM (Read Only Memory), a RAM (Random Access Memory), a flash ROM, and the like.
  • the ROM or flash ROM stores the program and the like, and the RAM is used as a work area between the master CPU 101 and the slave CPUs 102 to 104.
  • the program stored in the shared memory 107 is loaded on each CPU, thereby causing each CPU to execute a coded process.
  • the process management table 151 is information indicating, for example, to which CPU each task is assigned and whether the assigned CPU is executing the task. Each CPU reads the process management table 151 and stores it in the cache of each CPU. When the OS 141 assigns a task to any one of the master CPU 101 and the slave CPUs 102 to 104, the OS 141 registers to which CPU the task is assigned in the process management table 151.
  • each CPU registers in the process management table 151 which task has been executed.
  • each CPU deletes the information of the completed task from the process management table 151.
  • FIG. 2 is an explanatory diagram showing an example of the size table 152.
  • the size table 152 is a table showing the instruction code size of each task.
  • the size table 152 has a task name item 201 and an instruction code size item 202.
  • the task name item 201 holds the task name
  • the instruction code size item 202 holds the task instruction code size.
  • the instruction code size is, for example, the number of task steps.
  • the value of the instruction code size item 202 is 300.
  • FIG. 3 is an explanatory diagram showing an example of the identification information 153.
  • the identification information 153 is information indicating which task is a task of the periodic execution program.
  • the identification information 153 has a task name item 301.
  • the task G is determined to be a task of the periodic execution program based on the identification information 153.
  • FIG. 4 is a functional block diagram of the multi-core processor system 100.
  • the multi-core processor system 100 includes, for example, a specifying unit 401, a moving unit 402, and setting units 403 to 406.
  • the specifying unit 401 and the setting unit 403 are included in the OS 141 executed by the master CPU 101.
  • the moving unit 402 is included in the snoop controller 105.
  • the setting unit 404 has an OS 142 executed by the slave CPU 102.
  • the setting unit 405 has an OS 143 executed by the slave CPU 103.
  • the setting unit 406 has an OS 144 executed by the slave CPU 104.
  • the identifying unit 401 identifies, from the multi-core processor, another CPU having a cache miss hit rate lower than that of the one CPU storing the specific program in the cache based on the information amount of the task assigned to each CPU.
  • the information amount of each task is referred to as an instruction code size, and the instruction code size is used as the number of task steps.
  • the present invention is not limited thereto, and may be, for example, a task data size. If the instruction code size or data size is small, the area using the instruction cache is small, so the cache miss hit rate is small.
  • the periodic execution program is cited as a specific program. However, the present invention is not limited to this, and the program selected by the user may be the specific program.
  • the moving unit 402 moves the specific program from the cache of the one core to the cache of another core specified by the specifying unit 401.
  • the setting unit included in the OS operating on the specified CPU moves an area where the specific program is stored in the cache of the other CPU after the moving unit 402 moves the specific program to the cache of the other CPU. Set to a write-protected area. Further, the setting unit at the movement source cancels the prohibition setting of the area of the specific program that has been set in the write-protected area after the specific program is moved.
  • one core is the current designated CPU, and the other core is the next designated CPU.
  • FIG. 5 is an explanatory diagram showing an example in which the area loaded with the execution code 502 of the periodic execution program is locked.
  • the OS 141 loads the execution code 502 of the periodic execution program into the instruction cache 111 of the master CPU 101. Then, the OS 141 locks the area loaded with the execution code 502 by register setting. Locking the loaded area indicates setting the loaded area as a write-protected area.
  • Each CPU register has a cache register, and a cache work area can be set in the cache register. Therefore, by removing the loaded area from the work area of the cache, the loaded area is locked. Further, the OS 141 sets the current designation destination CPU and the next designation destination CPU in the master CPU 101.
  • FIG. 6 is an explanatory diagram showing an example in which a periodic execution program is executed.
  • the OS 141 monitors the execution waiting queue 501.
  • the OS 141 takes out (1) task G.
  • the waiting queue 501 is a queue that the OS 141 that is the master OS 141 has. For example, a task for which an assignment instruction is generated by a user operation is placed in the execution queue 501, and the OS 141 takes out the task from the execution queue 501, and the OS 141 determines which CPU to allocate.
  • the OS 141 determines whether or not the task G is a periodic execution program based on the identification information 153. Since the task G is a cyclic execution program, the OS 141 assigns the task G to the current designated CPU, and the OS 141 executes (2) task G.
  • FIG. 7 is an explanatory diagram showing assignment of tasks that are not periodic execution programs.
  • task A is assigned to the master CPU 101
  • task B and task E are assigned to the slave CPU 102
  • task C is assigned to the slave CPU 103
  • task D is assigned to the slave CPU 104.
  • the OS 141 takes out (1) a task from the execution queue 501 and determines whether or not the taken out task is a periodic execution program based on the identification information 153.
  • the extracted task is task F
  • task F is not a cyclic execution program.
  • the OS 141 assigns the task F to an arbitrary CPU.
  • (2) task F is assigned to the master CPU 101.
  • FIG. 8 is an explanatory diagram showing an example of calculating the total value of the instruction code size.
  • the OS 141 calculates (3) the total instruction code size of each CPU based on the size table 152. Since the instruction code size of task A is 300 and the instruction code size of task F is 250, the total instruction code size of the master CPU 101 is 550. Since the instruction code size of task B is 300 and the instruction code size of task E is 150, the total instruction code size of slave CPU 102 is 450.
  • the total instruction code size of slave CPU 103 is 400. Since the instruction code size of task D is 450, the total instruction code size of slave CPU 104 is 450.
  • the OS 141 specifies a CPU whose total instruction code size is smaller than the current designated CPU. That is, the OS 141 can specify a CPU having a cache miss hit rate smaller than the current designated CPU.
  • slave CPU 102 to slave CPU 104 are specified.
  • the OS 141 selects the slave CPU 103 having the smallest total instruction code size. That is, the OS 141 can specify the slave CPU 103 with the smallest cache miss hit rate among the CPUs with the cache miss hit rate smaller than the current designated destination CPU. The OS 141 (4) sets the identified slave CPU 103 as the next designated destination CPU.
  • FIG. 9 is an explanatory diagram showing an example of movement of the execution code 502.
  • the OS 141 instructs (5) the slave CPU 103, which is the next designation destination CPU, to pause execution.
  • the OS 143 (the OS operating on the slave CPU 103 which is the next designation destination CPU) temporarily stops the execution of the task C.
  • the OS 141 (6) notifies the snoop controller 105 of a movement instruction to move the execution code 502 of the cyclic execution program from the instruction cache of the current designated destination CPU to the instruction cache of the next designated destination CPU.
  • the movement source is the instruction cache of the current designation destination CPU
  • the movement destination is the instruction cache of the next designation destination CPU
  • the movement target is the execution code 502.
  • the snoop controller 105 receives the movement instruction, the snoop controller 105 (7) moves the execution code 502 of the periodic execution program from the instruction cache of the current designated destination CPU to the instruction cache of the next designated destination CPU.
  • the snoop controller 105 notifies the OS 141 of the completion of movement.
  • FIG. 10 is an explanatory diagram showing an example of locking an area in which the execution code 502 is stored.
  • the OS 141 (9) notifies the next designation destination CPU of a lock instruction to lock the area in which the execution code 502 is stored in the instruction cache area of the next designation destination CPU.
  • the OS 143 locks the execution object by (10) register setting, and the OS 143 notifies the OS 141 of (11) lock completion.
  • the OS 141 When the OS 141 receives the lock completion, (12) notifies the next designation destination CPU of a temporary stop release instruction. Then, the OS 143 cancels the suspension of the task C.
  • the OS 141 unlocks the instruction cache 111 of the master CPU 101 by (13) register setting.
  • the OS 141 sets (14) the current designated CPU as the slave CPU 103.
  • Control processing procedure of OS 141) 11 and 12 are flowcharts showing the control processing procedure of the OS 141.
  • the OS 141 acquires the size table 152 and the identification information 153 (step S1101), and sets the master CPU 101 in the current designated destination CPU and the next designated destination CPU (step S1102).
  • the OS 141 loads the execution code of the cyclic execution program into the instruction cache 111 of the master CPU 101 (step S1103), and locks the loaded execution code area (step S1104).
  • the OS 141 determines whether or not the master OS execution queue 501 is empty (step S1105). If the master OS execution queue 501 is empty (step S1105: Yes), the process returns to step S1105. The master OS is the OS 141. On the other hand, if the OS 141 determines that the master OS execution queue 501 is not empty (step S1105: No), the task is taken out from the master OS execution queue 501 (step S1106).
  • Step S1107 the OS 141 determines whether or not the extracted task is a periodic execution program.
  • step S1107: Yes the extracted task is assigned to the current designated CPU (step S1108), and the process proceeds to step S1105.
  • step S1107 determines that the extracted task is not a periodic execution program (step S1107: No)
  • the extracted task is assigned to an arbitrary CPU (step S1109).
  • the OS 141 calculates a total value of instruction code sizes of tasks assigned to each CPU (step S1110).
  • the OS 141 identifies a CPU whose calculation result is smaller than the current designated CPU (step S1111). That is, a CPU having a cache miss hit rate lower than the current designated CPU is specified. Then, the OS 141 determines whether or not the CPU whose calculation result is smaller than the current designated destination CPU is specified (step S1112), and if it is determined that the CPU is not specified (step S1112: No), the step The process returns to S1105.
  • the OS 141 determines that the small CPU has been identified (step S1112: Yes)
  • the identified CPU is set as the next designated CPU (step S1113). For example, when a plurality of CPUs are specified, the CPU with the smallest calculation result is designated as the next designation destination CPU. As a result, the cyclic execution program can be stored in the CPU with the smallest cache usage. Thereby, the influence on execution of other tasks can be minimized.
  • step S1114 the OS 141 notifies the next designation destination CPU of an execution suspension instruction.
  • step S1115 the OS 141 notifies the snoop controller 105 of an instruction to move the cyclic execution program from the instruction cache of the current designated CPU to the instruction cache of the next designated CPU (step S1115), and notifies the movement completion from the snoop controller 105. It is determined whether it has been accepted (step S1116).
  • step S1116 determines that the movement completion notification has not been received from the snoop controller 105 (step S1116: No)
  • the process returns to step S1116.
  • step S1116 determines that the movement completion notification has been received from the snoop controller 105 (step S1116: Yes)
  • step S1118 determines whether or not lock completion has been received from the next designated CPU (step S1118).
  • step S1118 No
  • step S1118 When the OS 141 determines that lock completion has been received from the next designated destination CPU (step S1118: Yes), it notifies the next designated destination CPU of a temporary stop release instruction (step S1119). Then, the OS 141 notifies the current designation destination CPU of a release instruction for releasing the lock of the instruction cache of the current designation destination CPU (step S1120).
  • step S1121 determines whether or not lock completion has been received from the next designated CPU.
  • step S1121: No the process returns to step S1121.
  • step S1121: Yes the current designated destination CPU is set as the next designated destination CPU (step S1122), and the process returns to step S1105.
  • FIG. 13 is a flowchart showing movement processing by the snoop controller 105.
  • the snoop controller 105 determines whether or not a movement instruction has been received (step S1301). If it is determined that a movement instruction has not been received (step S1301: No), the process returns to step S1301.
  • step S1301 determines that the movement instruction has been received (step S1301: Yes)
  • the execution code of the cyclic execution program is moved from the instruction cache of the current designated CPU to the instruction cache of the next designated CPU (step S1302).
  • step S1303 the snoop controller 105 notifies the master OS of the movement completion (step S1303), and returns to step S1301.
  • FIG. 14 is a flowchart showing a write prohibition setting process by the next designation destination CPU.
  • the next designation destination CPU determines whether or not a lock instruction has been accepted (step S1401).
  • step S1401: No the process returns to step S1401.
  • step S1401 when the next designation destination CPU determines that the lock instruction has been received (step S1401: Yes), the designated area is locked by setting a register relating to the cache (step S1402). Then, the next designation destination CPU notifies the master OS of the lock completion (step S1403).
  • the master OS is the OS 141.
  • FIG. 15 is a flowchart showing a pause process by the current designated CPU.
  • step S1501 it is determined whether or not the current designation destination CPU has received a lock release instruction. If the current designated CPU determines that the lock release instruction has not been accepted (step S1501: NO), the process returns to step S1501.
  • step S1501 when the current designated CPU determines that the lock release instruction has been received (step S1501: Yes), the designated area is unlocked by setting a register relating to the cache (step S1502). Then, the current designation destination CPU notifies the master OS of completion of cancellation (step S1503).
  • the cyclic execution program is moved to the cache of the CPU having a cache miss hit rate lower than that of the CPU storing the cyclic execution program. Further, the area storing the cyclic execution program in the low CPU cache is set as a write-protected area. This prevents the cyclic execution program from being reloaded because the cyclic execution program resides in the cache and is not evicted from the cache. Furthermore, even if the periodic execution program remains resident in the CPU cache, the influence on the execution of other tasks assigned to the CPU can be reduced. That is, it is possible to suppress the occurrence of a cache miss when executing another task different from the periodic execution program assigned to each CPU, and it is possible to prevent the performance of the CPU from deteriorating.

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Abstract

　ＯＳ（１４１）は、マルチコアプロセッサから、各ＣＰＵに割り当てられたタスクの命令コードサイズの合計値を算出し、実行コード（５０２）が格納されているマスタＣＰＵ（１０１）よりも算出結果が小さいＣＰＵを特定する。スレーブＣＰＵ（１０３）が特定される。スヌープコントローラ（１０５）は、スレーブＣＰＵ（１０３）の命令キャッシュ（１１１）からスレーブＣＰＵ（１０３）の命令キャッシュ（１１３）へ実行コード（５０２）を移動させる。ＯＳ（１４３）は、実行コード（５０２）がスレーブＣＰＵ（１０３）の命令キャッシュ（１１３）に移動させられた後、命令キャッシュ（１１３）のうち実行コードが格納された領域を書き込み禁止領域に設定することで、実行コード（５０２）を命令キャッシュ（１１３）に常駐させる。

Description

マルチコアプロセッサシステム、制御プログラム、および制御方法
　本発明は、タスクの割り当てを制御するマルチコアプロセッサシステム、制御プログラム、および制御方法に関する。
　従来からＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）はキャッシュを有しており、キャッシュには使用頻度の高いデータや実行頻度の高いプログラムの実行コードが格納されている（たとえば、下記特許文献１を参照。）。使用頻度の高いデータとは、たとえば、実行中のプログラム内で何度も参照されるデータである。実行頻度の高いプログラムとは、たとえば、一定時間ごとに実行される数ステップのプログラム（以下、「周期実行プログラム」と称する。）である。
　また、マルチコアプロセッサシステムにおいて、実行が中断されたタスクが再実行される場合、中断前に実行していたＣＰＵと同一のＣＰＵに該タスクをスケジューリングする技術が知られている（たとえば、下記特許文献２を参照。）。これにより、キャッシュミスを減らすことができる。さらに、ローカルメモリを有するマルチコアプロセッサシステムにおいて、ローカルメモリの有効活用度合いに基づいてどのローカルメモリにどのタスクを括り付けるかを決定する技術が知られている（たとえば、下記特許文献３を参照。）。これにより、データ転送によるオーバーヘッドの増加を防止することができる。
特開２００４－１９２４０３号公報 特開平０８－３０５６２号公報 特開平０４－３３８８３７号公報
　しかしながら、データロードが増加すると、キャッシュに格納されているデータやプログラムの実行コードの多くは追い出されてしまう。たとえば、ローカルメモリを有さないマルチコアプロセッサシステムにおいて、Ｉ／Ｏ（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）処理を多く行うタスクが一のＣＰＵに割り当てられた場合、共有メモリからのデータロードが増加する。また、一のＣＰＵが多くのタスクを実行すると、命令キャッシュに格納されている命令が頻繁に追い出される。
　命令コードサイズの大きいタスクが割り当てられたＣＰＵや多くのタスクを実行するＣＰＵと同一のＣＰＵに周期実行プログラムが割り当てられた場合、周期実行プログラムの実行コードがキャッシュから追い出される確率が増加するという問題点があった。すなわち、ＣＰＵが周期実行プログラムの実行コードを共有メモリからキャッシュへ再ロードする回数が増加するという問題点があった。
　また、ＣＰＵが共有メモリから該実行コードを読み出す時間は該ＣＰＵがキャッシュから実行コードを読み出す時間よりも長いため、該ＣＰＵが該実行コードをキャッシュに再ロードせずに実行する場合、オーバーヘッドが増加してしまう問題点があった。
　そこで、たとえば、周期実行プログラムの実行コードが格納されているキャッシュの領域をロックすることにより、該実行コードがキャッシュから追い出されなくすることができる。しかしながら、該周期実行プログラムを実行するＣＰＵに割り当てられた他のタスクがキャッシュミスの大きいタスクであると、該他のタスクで使用できるキャッシュの領域が減るため、該他のタスクのキャッシュミスが増大する。その結果、ＣＰＵの性能が低下するという問題点があった。
　本発明は、上述した従来技術による問題点を解消するため、特定のプログラムがキャッシュから追い出されず、周期実行プログラムと同一のＣＰＵに割り当てられたタスクの実行に与える影響を小さくすることができるマルチコアプロセッサシステム、制御プログラム、および制御方法を提供することを目的とする。
　本発明の一観点によれば、マルチコアプロセッサから、特定のプログラムをキャッシュに格納する一のコアよりもキャッシュミスヒット率が低い他のコアを各コアに割り当てられたタスクの情報量に基づいて特定する特定手段と、前記特定のプログラムを前記一のコアのキャッシュから前記特定手段により特定された他のコアのキャッシュに移動させる移動手段と、前記移動手段により前記特定のプログラムが前記他のコアのキャッシュに移動させられた後、前記他のコアのキャッシュのうち前記特定のプログラムが格納された領域を書き込み禁止領域に設定する設定手段と、を備えるマルチコアプロセッサシステムが提供される。
　本マルチコアプロセッサシステム、制御プログラム、および制御方法によれば、特定のプログラムがキャッシュから追い出されず、周期実行プログラムと同一のＣＰＵに割り当てられたタスクの実行に与える影響を小さくすることができるという効果を奏する。
マルチコアプロセッサシステムのハードウェアを示すブロック図である。 サイズテーブル１５２の一例を示す説明図である。 識別情報１５３の一例を示す説明図である。 マルチコアプロセッサシステム１００の機能ブロック図である。 周期実行プログラムの実行コード５０２がロードされた領域がロックされる例を示す説明図である。 周期実行プログラムが実行される例を示す説明図である。 周期実行プログラムでないタスクの割り当てを示す説明図である。 命令コードサイズの合計値の算出例を示す説明図である。 実行コード５０２の移動例を示す説明図である。 実行コード５０２が格納されている領域をロックさせる例を示す説明図である。 ＯＳ１４１の制御処理手順を示すフローチャート（その１）である。 ＯＳ１４１の制御処理手順を示すフローチャート（その２）である。 スヌープコントローラ１０５による移動処理を示すフローチャートである。 次指定先ＣＰＵによる書き込み禁止設定処理を示すフローチャートである。 現指定先ＣＰＵによる一時停止処理を示すフローチャートである。
　以下に本マルチコアプロセッサシステム、制御プログラム、および制御方法の好適な実施の形態を詳細に説明する。
　まず、ここで、上述の周期実行プログラムについて説明する。周期実行プログラムは一定時間ごとに実行されるプログラムであり、かつ他のイベントにより起動されるプログラムではない。一般的なタスクでは実行のタイミングと実行時間とが決まっていないが、周期実行プログラムでは実行のタイミングと実行時間とに変化がない。周期実行プログラムとしては、たとえば、携帯電話の通信待ち受けプログラムが挙げられる。携帯電話の通信待ち受けプログラムは携帯電話がどのようなタスク処理中であっても定期的に基地局に通信を問い合わせて通信を検出する。
　また、本実施の形態のマルチコアプロセッサシステムにおいて、マルチコアプロセッサとは、コアが複数搭載されたプロセッサである。コアが複数搭載されていれば、複数のコアが搭載された単一のプロセッサでもよく、シングルコアのプロセッサが並列されているプロセッサ群でもよい。なお、本実施の形態では、説明を単純化するため、シングルコアのプロセッサが並列されているプロセッサ群を例に挙げて説明する。
（マルチコアプロセッサシステムのハードウェア）
　図１は、マルチコアプロセッサシステムのハードウェアを示すブロック図である。図１において、マルチコアプロセッサシステム１００は、マスタＣＰＵ１０１と、スレーブＣＰＵ１０２～スレーブＣＰＵ１０４と、共有メモリ１０７と、スヌープコントローラ１０５と、を有している。また、各ＣＰＵと共有メモリ１０７とはバス１０６を介してそれぞれ接続されている。各ＣＰＵとスヌープコントローラ１０５とは、バス１０６とは異なるバスを介してそれぞれ接続されている。
　ここで、マスタＣＰＵ１０１とスレーブＣＰＵ１０２～スレーブＣＰＵ１０４では、たとえば、それぞれコアとレジスタとキャッシュとを有している。マスタＣＰＵ１０１はＯＳを実行し、マルチコアプロセッサシステム１００の全体の制御を司る。ＯＳ１４１は、ソフトウェアの各プロセスをどのＣＰＵに割り当てるかを制御する制御プログラムを有し、マスタＣＰＵ１０１に割り当てられたタスクの切り替えを制御する機能を有している。
　スレーブＣＰＵ１０２～スレーブＣＰＵ１０４は、それぞれＯＳ１４２～ＯＳ１４４を実行する。ＯＳ１４２～ＯＳ１４４は各ＣＰＵに割り当てられたタスクの切り替えを制御する機能を有している。
　各ＣＰＵのキャッシュは、命令キャッシュとデータキャッシュの２種類のキャッシュを有している。命令キャッシュはプログラムを保持するキャッシュであり、データキャッシュはプログラムが実行中に用いられるデータを保持するキャッシュである。
　マスタＣＰＵ１０１はキャッシュとして命令キャッシュ１１１とデータキャッシュ１２１を有し、スレーブＣＰＵ１０２はキャッシュとして命令キャッシュ１１２とデータキャッシュ１２２を有している。スレーブＣＰＵ１０３はキャッシュとして命令キャッシュ１１３とデータキャッシュ１２３を有し、スレーブＣＰＵ１０４はキャッシュとして命令キャッシュ１１４とデータキャッシュ１２４を有している。
　各ＣＰＵのキャッシュは更新状態を把握および管理し、他のキャッシュと更新状態の情報を交換することにより、各ＣＰＵのキャッシュはどのキャッシュに最新のデータが存在するかを把握することができる。スヌープコントローラ１０５がこの情報交換を行う。
　また、各ＣＰＵはレジスタを有している。マスタＣＰＵ１０１はレジスタ１３１を有し、スレーブＣＰＵ１０２はレジスタ１３２を有している。スレーブＣＰＵ１０３はレジスタ１３３を有し、スレーブＣＰＵ１０４はレジスタ１３４を有している。
　また、スヌープコントローラ１０５は、たとえば、移動元のキャッシュと移動先のキャッシュと移動対象とに関する情報を含む移動指示を受け付けると、移動元のキャッシュから移動対象を複製し、複製した移動対象を移動先のキャッシュに格納する。これにより、スヌープコントローラ１０５は移動元のキャッシュから移動先のキャッシュへ移動対象を移動させる。
　また、本実施の形態では、周期実行プログラムの実行コードが格納されるキャッシュの領域はいずれのＣＰＵのキャッシュであっても同一アドレスの領域とする。たとえば、周期実行プログラムの実行コードはキャッシュの先頭の領域に格納させると利用者があらかじめ決定しておいても良い。
　共有メモリ１０７は、たとえば、マスタＣＰＵ１０１とスレーブＣＰＵ１０２～スレーブＣＰＵ１０４とに共有されるメモリである。共有メモリ１０７は、たとえば、プロセス管理テーブル１５１と、サイズテーブル１５２と、識別情報１５３と、ＯＳ１４１～ＯＳ１４４のブートプログラムなどのプログラムと、を記憶している。共有メモリ１０７は、たとえば、ＲＯＭ（Ｒｅａｄ　Ｏｎｌｙ　Ｍｅｍｏｒｙ）と、ＲＡＭ（Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）と、フラッシュＲＯＭなどを有している。
　たとえば、ＲＯＭまたはフラッシュＲＯＭは該プログラムなどを記憶し、ＲＡＭはマスタＣＰＵ１０１とスレーブＣＰＵ１０２～スレーブＣＰＵ１０４とのワークエリアとして使用される。共有メモリ１０７に記憶されている該プログラムは、各ＣＰＵにロードされることで、コーディングされている処理を各ＣＰＵに実行させることとなる。
　プロセス管理テーブル１５１とは、たとえば、各タスクがどのＣＰＵに割り当てられているか、割り当てられているＣＰＵが該タスクを実行中であるか否かを示す情報である。各ＣＰＵは、プロセス管理テーブル１５１を読み出して各ＣＰＵのキャッシュに記憶しておく。ＯＳ１４１はマスタＣＰＵ１０１およびスレーブＣＰＵ１０２～スレーブＣＰＵ１０４のうちのいずれかのＣＰＵにタスクを割り当てると、プロセス管理テーブル１５１に該タスクがどのＣＰＵに割り当てられたかを登録する。
　さらに、タスクの切り替えが発生すると、各ＣＰＵはプロセス管理テーブル１５１にどのタスクが実行状態になったかを登録する。また、タスクの実行が完了すると、各ＣＰＵはプロセス管理テーブル１５１から該完了したタスクの情報を削除する。
　図２は、サイズテーブル１５２の一例を示す説明図である。サイズテーブル１５２は、各タスクの命令コードサイズを示すテーブルである。サイズテーブル１５２はタスク名の項目２０１と命令コードサイズの項目２０２とを有している。タスク名の項目２０１にはタスク名が保持されており、命令コードサイズの項目２０２には、タスクの命令コードサイズが保持されている。命令コードサイズとは、たとえば、タスクのステップ数である。
　たとえば、サイズテーブル１５２ではタスク名の項目２０１の値がタスクＡの場合、命令コードサイズの項目２０２の値が３００である。
　図３は、識別情報１５３の一例を示す説明図である。識別情報１５３はどのタスクが周期実行プログラムのタスクであるかを示す情報である。識別情報１５３はタスク名の項目３０１を有している。たとえば、識別情報１５３によりタスクＧは周期実行プログラムのタスクであると判別される。
（マルチコアプロセッサシステム１００の機能ブロック）
　図４は、マルチコアプロセッサシステム１００の機能ブロック図である。マルチコアプロセッサシステム１００は、たとえば、特定部４０１と移動部４０２と設定部４０３～設定部４０６とを有している。特定部４０１と設定部４０３とはマスタＣＰＵ１０１に実行されるＯＳ１４１が有している。移動部４０２はスヌープコントローラ１０５が有している。設定部４０４はスレーブＣＰＵ１０２に実行されるＯＳ１４２が有している。設定部４０５はスレーブＣＰＵ１０３に実行されるＯＳ１４３が有している。設定部４０６はスレーブＣＰＵ１０４に実行されるＯＳ１４４が有している。
　特定部４０１は、マルチコアプロセッサから、特定のプログラムをキャッシュに格納する一のＣＰＵよりもキャッシュミスヒット率が低い他のＣＰＵを各ＣＰＵに割り当てられたタスクの情報量に基づいて特定する。
　本実施の形態では、各タスクの情報量を命令コードサイズと称し、命令コードサイズをタスクのステップ数としているが、これに限らず、たとえば、タスクのデータサイズとしてもよい。命令コードサイズやデータサイズが小さいと命令キャッシュを使用する領域が少ないため、キャッシュミスヒット率が小さくなる。また、本実施の形態では、周期実行プログラムを特定のプログラムとして挙げているが、これに限らず、利用者が選択したプログラムを特定のプログラムとしてもよい。
　つぎに、移動部４０２は、特定のプログラムを前記一のコアのキャッシュから特定部４０１により特定された他のコアのキャッシュに移動させる。
　特定されたＣＰＵで動作するＯＳが有する設定部は、移動部４０２により特定のプログラムが他のＣＰＵのキャッシュに移動させられた後、他のＣＰＵのキャッシュのうち特定のプログラムが格納された領域を書き込み禁止領域に設定する。さらに、移動元の設定部は、特定プログラムの移動後、書き込み禁止領域に設定していた特定プログラムの領域の禁止設定を解除する。
　以上を踏まえて図を用いて実施例を説明する。実施例では、一のコアを現指定先ＣＰＵとし、他のコアを次指定先ＣＰＵとする。
　図５は、周期実行プログラムの実行コード５０２がロードされた領域がロックされる例を示す説明図である。まず、ＯＳ１４１が、周期実行プログラムの実行コード５０２をマスタＣＰＵ１０１の命令キャッシュ１１１にロードする。そして、ＯＳ１４１が、該実行コード５０２がロードされた領域をレジスタ設定によりロックする。ロードされた領域をロックするとは、ロードされた領域を書き込み禁止領域に設定することを示す。
　各ＣＰＵのレジスタはキャッシュに関するレジスタを有しており、キャッシュに関するレジスタにはキャッシュのワーク領域を設定することができる。よって、該ロードされた領域をキャッシュのワーク領域から外すことにより、該ロードされた領域がロックされる。また、ＯＳ１４１は、現指定先ＣＰＵと次指定先ＣＰＵとをマスタＣＰＵ１０１に設定する。
　図６は、周期実行プログラムが実行される例を示す説明図である。周期実行プログラムの実行コード５０２がロックされると、ＯＳ１４１は実行待ちキュー５０１を監視し、実行待ちキュー５０１にタスクが積まれると、ＯＳ１４１は（１）タスクＧを取り出す。
　ここで、実行待ちキュー５０１とは、マスタＯＳ１４１であるＯＳ１４１が有するキューである。たとえば、ユーザ操作により割り当て指示が発生したタスクは実行待ちキュー５０１に入れられ、ＯＳ１４１が実行待ちキュー５０１からタスクを取り出し、ＯＳ１４１がどのＣＰＵに割り当てるかを決定する。
　そして、ＯＳ１４１はタスクＧが周期実行プログラムであるか否かを識別情報１５３に基づいて判断する。タスクＧは周期実行プログラムであるため、ＯＳ１４１は現指定先ＣＰＵへタスクＧを割り当て、ＯＳ１４１が（２）タスクＧを実行する。
　図７は、周期実行プログラムでないタスクの割り当てを示す説明図である。図７では、マスタＣＰＵ１０１にタスクＡが割り当てられ、スレーブＣＰＵ１０２にタスクＢとタスクＥとが割り当てられ、スレーブＣＰＵ１０３にタスクＣが割り当てられ、スレーブＣＰＵ１０４にタスクＤが割り当てられる。
　そして、ＯＳ１４１が、（１）実行待ちキュー５０１からタスクを取り出し、取り出したタスクが周期実行プログラムであるか否かを識別情報１５３に基づいて判断する。ここで、取り出したタスクがタスクＦであり、タスクＦは周期実行プログラムではない。ＯＳ１４１がタスクＦを任意のＣＰＵに割り当てる。ここでは、（２）タスクＦはマスタＣＰＵ１０１に割り当てられる。
　図８は、命令コードサイズの合計値の算出例を示す説明図である。つぎに、ＯＳ１４１が、（３）各ＣＰＵの合計命令コードサイズをサイズテーブル１５２に基づいて算出する。タスクＡの命令コードサイズが３００であり、タスクＦの命令コードサイズが２５０であるため、マスタＣＰＵ１０１の合計命令コードサイズは５５０である。タスクＢの命令コードサイズが３００であり、タスクＥの命令コードサイズが１５０であるため、スレーブＣＰＵ１０２の合計命令コードサイズは４５０である。
　タスクＣの命令コードサイズが４００であるため、スレーブＣＰＵ１０３の合計命令コードサイズは４００である。タスクＤの命令コードサイズが４５０であるため、スレーブＣＰＵ１０４の合計命令コードサイズは４５０である。
　つぎに、ＯＳ１４１は合計命令コードサイズが現指定先ＣＰＵよりも小さいＣＰＵを特定する。すなわち、ＯＳ１４１はキャッシュミスヒット率が現指定先ＣＰＵよりも小さいＣＰＵを特定することができる。ここでは、スレーブＣＰＵ１０２～スレーブＣＰＵ１０４が特定される。
　特定されたＣＰＵが複数であるため、たとえば、ＯＳ１４１は合計命令コードサイズが最も低いスレーブＣＰＵ１０３を選択する。すなわち、ＯＳ１４１はキャッシュミスヒット率が現指定先ＣＰＵよりも小さいＣＰＵのうち、最もキャッシュミスヒット率が小さいスレーブＣＰＵ１０３を特定することができる。ＯＳ１４１は（４）特定したスレーブＣＰＵ１０３を次指定先ＣＰＵに設定する。
　図９は、実行コード５０２の移動例を示す説明図である。つぎに、ＯＳ１４１が、（５）次指定先ＣＰＵであるスレーブＣＰＵ１０３に実行の一時停止を指示する。そして、ＯＳ１４３（次指定先ＣＰＵであるスレーブＣＰＵ１０３上で動作するＯＳ）がタスクＣの実行を一時停止する。
　ＯＳ１４１が、（６）現指定先ＣＰＵの命令キャッシュから次指定先ＣＰＵの命令キャッシュに周期実行プログラムの実行コード５０２を移動させる移動指示をスヌープコントローラ１０５へ通知する。該移動指示では、移動元が現指定先ＣＰＵの命令キャッシュであり、移動先が次指定先ＣＰＵの命令キャッシュであり、移動対象が実行コード５０２である。
　そして、スヌープコントローラ１０５が移動指示を受け付けると、スヌープコントローラ１０５は（７）周期実行プログラムの実行コード５０２を現指定先ＣＰＵの命令キャッシュから次指定先ＣＰＵの命令キャッシュに移動させる。スヌープコントローラ１０５は（８）ＯＳ１４１に移動完了を通知する。
　図１０は、実行コード５０２が格納されている領域をロックさせる例を示す説明図である。つぎに、ＯＳ１４１が（９）次指定先ＣＰＵの命令キャッシュの領域のうち実行コード５０２が格納されている領域をロックさせるロック指示を次指定先ＣＰＵに通知する。ＯＳ１４３が（１０）レジスタ設定により実行オブジェクトをロックし、ＯＳ１４３が（１１）ロック完了をＯＳ１４１に通知する。
　ＯＳ１４１が、ロック完了を受け付けると、（１２）一時停止解除指示を次指定先ＣＰＵへ通知する。そして、ＯＳ１４３がタスクＣの一時停止を解除する。ＯＳ１４１が（１３）レジスタ設定によりマスタＣＰＵ１０１の命令キャッシュ１１１のロックを解除する。ＯＳ１４１が（１４）現指定先ＣＰＵをスレーブＣＰＵ１０３に設定する。
（ＯＳ１４１の制御処理手順）
　図１１および図１２は、ＯＳ１４１の制御処理手順を示すフローチャートである。まず、ＯＳ１４１が、サイズテーブル１５２と識別情報１５３とを取得し（ステップＳ１１０１）、現指定先ＣＰＵおよび次指定先ＣＰＵにマスタＣＰＵ１０１を設定する（ステップＳ１１０２）。つぎに、ＯＳ１４１が、マスタＣＰＵ１０１の命令キャッシュ１１１に周期実行プログラムの実行コードをロードし（ステップＳ１１０３）、ロードした実行コードの領域をロックする（ステップＳ１１０４）。
　つぎに、ＯＳ１４１が、マスタＯＳの実行待ちキュー５０１が空か否かを判断し（ステップＳ１１０５）、マスタＯＳの実行待ちキュー５０１が空の場合（ステップＳ１１０５：Ｙｅｓ）、ステップＳ１１０５に戻る。なお、マスタＯＳはＯＳ１４１である。一方、ＯＳ１４１が、マスタＯＳの実行待ちキュー５０１が空でないと判断した場合（ステップＳ１１０５：Ｎｏ）、マスタＯＳの実行待ちキュー５０１からタスクを取り出す（ステップＳ１１０６）。
　つぎに、ＯＳ１４１が、取り出したタスクが周期実行プログラムか否かを判断する。（ステップＳ１１０７）。ＯＳ１４１が、取り出したタスクが周期実行プログラムであると判断した場合（ステップＳ１１０７：Ｙｅｓ）、現指定先ＣＰＵへ取り出したタスクを割り当て（ステップＳ１１０８）、ステップＳ１１０５へ移行する。
　一方、ＯＳ１４１が、取り出したタスクが周期実行プログラムでないと判断した場合（ステップＳ１１０７：Ｎｏ）、取り出したタスクを任意のＣＰＵへ割り当てる（ステップＳ１１０９）。そして、ＯＳ１４１が、ＣＰＵごとに割り当てられたタスクの命令コードサイズの合計値を算出する（ステップＳ１１１０）。
　ＯＳ１４１が、算出結果が現指定先ＣＰＵよりも小さいＣＰＵを特定する（ステップＳ１１１１）。すなわち、キャッシュミスヒット率が現指定先ＣＰＵよりも低いＣＰＵを特定する。そして、ＯＳ１４１が、算出結果が現指定先ＣＰＵよりも小さいＣＰＵを特定したか否かを判断し（ステップＳ１１１２）、該小さいＣＰＵを特定していないと判断した場合（ステップＳ１１１２：Ｎｏ）、ステップＳ１１０５へ戻る。
　一方、ＯＳ１４１が、該小さいＣＰＵを特定したと判断した場合（ステップＳ１１１２：Ｙｅｓ）、特定したＣＰＵを次指定先ＣＰＵに設定する（ステップＳ１１１３）。たとえば、複数のＣＰＵを特定した場合、最も算出結果が小さいＣＰＵを次指定先ＣＰＵに指定する。これにより、最もキャッシュ使用量が少ないＣＰＵに周期実行プログラムを格納することができる。これにより、他のタスクの実行への影響を最小限にすることができる。
　そして、ＯＳ１４１が、次指定先ＣＰＵへ実行一時停止指示を通知する（ステップＳ１１１４）。つぎに、ＯＳ１４１が、現指定先ＣＰＵの命令キャッシュから次指定先ＣＰＵの命令キャッシュへの周期実行プログラムの移動指示をスヌープコントローラ１０５へ通知し（ステップＳ１１１５）、スヌープコントローラ１０５から移動完了の通知を受け付けたか否かを判断する（ステップＳ１１１６）。ＯＳ１４１が、スヌープコントローラ１０５から移動完了の通知を受け付けていないと判断した場合（ステップＳ１１１６：Ｎｏ）、ステップＳ１１１６に戻る。
　ＯＳ１４１が、スヌープコントローラ１０５から移動完了の通知を受け付けたと判断した場合（ステップＳ１１１６：Ｙｅｓ）、周期実行プログラムがロードされた領域をロックさせる指示を次指定先ＣＰＵへ通知する（ステップＳ１１１７）。そして、ＯＳ１４１が、次指定先ＣＰＵからロック完了を受け付けたか否かを判断する（ステップＳ１１１８）。ＯＳ１４１が、次指定先ＣＰＵからロック完了を受け付けていないと判断した場合（ステップＳ１１１８：Ｎｏ）、ステップＳ１１１８へ戻る。
　ＯＳ１４１が、次指定先ＣＰＵからロック完了を受け付けたと判断した場合（ステップＳ１１１８：Ｙｅｓ）、次指定先ＣＰＵへ一時停止解除指示を通知する（ステップＳ１１１９）。そして、ＯＳ１４１が、現指定先ＣＰＵの命令キャッシュのロックを解除させる解除指示を現指定先ＣＰＵへ通知する（ステップＳ１１２０）。
　つぎに、ＯＳ１４１が、次指定先ＣＰＵからロック完了を受け付けたか否かを判断する（ステップＳ１１２１）。ＯＳ１４１が、次指定先ＣＰＵからロック完了を受け付けていないと判断した場合（ステップＳ１１２１：Ｎｏ）、ステップＳ１１２１へ戻る。ＯＳ１４１が、次指定先ＣＰＵからロック完了を受け付けたと判断した場合（ステップＳ１１２１：Ｙｅｓ）、現指定先ＣＰＵを次指定先ＣＰＵに設定し（ステップＳ１１２２）、ステップＳ１１０５へ戻る。
（スヌープコントローラ１０５による移動処理）
　図１３は、スヌープコントローラ１０５による移動処理を示すフローチャートである。まず、スヌープコントローラ１０５が、移動指示を受け付けたか否かを判断し（ステップＳ１３０１）、移動指示を受け付けていないと判断した場合（ステップＳ１３０１：Ｎｏ）、ステップＳ１３０１へ戻る。
　スヌープコントローラ１０５が、移動指示を受け付けたと判断した場合（ステップＳ１３０１：Ｙｅｓ）、現指定先ＣＰＵの命令キャッシュから次指定先ＣＰＵの命令キャッシュへ周期実行プログラムの実行コードを移動する（ステップＳ１３０２）。つぎに、スヌープコントローラ１０５が、移動完了をマスタＯＳへ通知し（ステップＳ１３０３）、ステップＳ１３０１へ戻る。
（次指定先ＣＰＵによる書き込み禁止設定処理）
　図１４は、次指定先ＣＰＵによる書き込み禁止設定処理を示すフローチャートである。まず、次指定先ＣＰＵが、ロック指示を受け付けたか否かを判断する（ステップＳ１４０１）。次指定先ＣＰＵが、ロック指示を受け付けていないと判断した場合（ステップＳ１４０１：Ｎｏ）、ステップＳ１４０１へ戻る。
　一方、次指定先ＣＰＵが、ロック指示を受け付けたと判断した場合（ステップＳ１４０１：Ｙｅｓ）、キャッシュに関するレジスタを設定することにより指定領域をロックする（ステップＳ１４０２）。そして、次指定先ＣＰＵが、ロック完了をマスタＯＳへ通知する（ステップＳ１４０３）。なお、マスタＯＳはＯＳ１４１である。
（現指定先ＣＰＵによる一時停止処理）
　図１５は、現指定先ＣＰＵによる一時停止処理を示すフローチャートである。まず、現指定先ＣＰＵが、ロック解除指示を受け付けたか否かを判断する（ステップＳ１５０１）。現指定先ＣＰＵが、ロック解除指示を受け付けていないと判断した場合（ステップＳ１５０１：Ｎｏ）、ステップＳ１５０１へ戻る。
　一方、現指定先ＣＰＵが、ロック解除指示を受け付けたと判断した場合（ステップＳ１５０１：Ｙｅｓ）、キャッシュに関するレジスタを設定することにより指定領域のロックを解除する（ステップＳ１５０２）。そして、現指定先ＣＰＵが、解除完了をマスタＯＳへ通知する（ステップＳ１５０３）。
　以上説明したように、マルチコアプロセッサシステム、制御プログラム、および制御方法によれば、周期実行プログラムを格納しているＣＰＵよりもキャッシュミスヒット率が低いＣＰＵのキャッシュに周期実行プログラムを移動させる。さらに、該低いＣＰＵのキャッシュのうち、周期実行プログラムを格納した領域を書き込み禁止領域に設定する。これにより、周期実行プログラムがキャッシュに常駐し、キャッシュから追い出されないため、周期実行プログラムが再ロードされるのを防止することができる。さらに、周期実行プログラムがＣＰＵのキャッシュに常駐したままであっても、該ＣＰＵに割り当てられた他のタスクの実行に与える影響を小さくすることができる。すなわち、各ＣＰＵに割り当てられた周期実行プログラムと異なる他のタスクの実行時にキャッシュミスが発生するのを抑制することができ、ＣＰＵの性能が低下するのを防止することができる。
　１００　マルチコアプロセッサシステム
　１０５　スヌープコントローラ
　１１１，１１２，１１３，１１４　命令キャッシュ

Claims (3)

  1. 　マルチコアプロセッサから、特定のプログラムをキャッシュに格納する一のコアよりもキャッシュミスヒット率が低い他のコアを各コアに割り当てられたタスクの情報量に基づいて特定する特定手段と、
    　前記特定のプログラムを前記一のコアのキャッシュから前記特定手段により特定された他のコアのキャッシュに移動させる移動手段と、
    　前記移動手段により前記特定のプログラムが前記他のコアのキャッシュに移動させられた後、前記他のコアのキャッシュのうち前記特定のプログラムが格納された領域を書き込み禁止領域に設定する設定手段と、
    　を備えることを特徴とするマルチコアプロセッサシステム。
  2. 　移動先コアのキャッシュと移動元コアのキャッシュと移動対象プログラムとの移動通知を受け付けると、該移動先コアのキャッシュから該移動元コアのキャッシュへ前記移動対象プログラムを移動させる制御回路にアクセス可能なマルチコアプロセッサに、
    　前記マルチコアプロセッサから、特定のプログラムをキャッシュに格納する一のコアよりもキャッシュミスヒット率が低い他のコアを各コアに割り当てられたタスクの情報量に基づいて特定する特定工程と、
    　前記制御回路に、前記特定のプログラムを前記一のコアのキャッシュから前記特定工程により特定された他のコアのキャッシュに移動させる移動処理工程と、
    　前記移動処理工程により前記特定のプログラムが前記他のコアのキャッシュに移動させられた後、前記他のコアのキャッシュのうち前記特定のプログラムが格納された領域を書き込み禁止領域に設定する設定工程と、
    　を実行させることを特徴とする制御プログラム。
  3. 　移動先コアのキャッシュと移動元コアのキャッシュと移動対象プログラムとの移動通知を受け付けると、該移動先コアのキャッシュから該移動元コアのキャッシュへ前記移動対象プログラムを移動させる制御回路にアクセス可能なマルチコアプロセッサが、
    　前記マルチコアプロセッサから、特定のプログラムをキャッシュに格納する一のコアよりもキャッシュミスヒット率が低い他のコアを各コアに割り当てられたタスクの情報量に基づいて特定する特定工程と、
    　前記制御回路に、前記特定のプログラムを前記一のコアのキャッシュから前記特定工程により特定された他のコアのキャッシュに移動させる移動処理工程と、
    　前記移動処理工程により前記特定のプログラムが前記他のコアのキャッシュに移動させられた後、前記他のコアのキャッシュのうち前記特定のプログラムが格納された領域を書き込み禁止領域に設定する設定工程と、
    　を実行することを特徴とする制御方法。
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