JP5708861B2 - マルチプロセッサシステム、制御方法、および制御プログラム - Google Patents
マルチプロセッサシステム、制御方法、および制御プログラム Download PDFInfo
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図1は、マルチコアプロセッサシステムのハードウェアを示すブロック図である。図1において、マルチコアプロセッサシステム100は、マスタCPU101と、スレーブCPU102〜スレーブCPU104と、共有メモリ107と、スヌープコントローラ105と、を有している。また、各CPUと共有メモリ107とはバス106を介してそれぞれ接続されている。各CPUとスヌープコントローラ105とは、バス106とは異なるバスを介してそれぞれ接続されている。
図4は、マルチコアプロセッサシステム100の機能ブロック図である。マルチコアプロセッサシステム100は、たとえば、特定部401と移動部402と設定部403〜設定部406とを有している。特定部401と設定部403とはマスタCPU101に実行されるOS141が有している。移動部402はスヌープコントローラ105が有している。設定部404はスレーブCPU102に実行されるOS142が有している。設定部405はスレーブCPU103に実行されるOS143が有している。設定部406はスレーブCPU104に実行されるOS144が有している。
図11および図12は、OS141の制御処理手順を示すフローチャートである。まず、OS141が、サイズテーブル152と識別情報153とを取得し(ステップS1101)、現指定先CPUおよび次指定先CPUにマスタCPU101を設定する(ステップS1102)。つぎに、OS141が、マスタCPU101の命令キャッシュ111に周期実行プログラムの実行コードをロードし(ステップS1103)、ロードした実行コードの領域をロックする(ステップS1104)。
図13は、スヌープコントローラ105による移動処理を示すフローチャートである。まず、スヌープコントローラ105が、移動指示を受け付けたか否かを判断し(ステップS1301)、移動指示を受け付けていないと判断した場合(ステップS1301:No)、ステップS1301へ戻る。
図14は、次指定先CPUによる書き込み禁止設定処理を示すフローチャートである。まず、次指定先CPUが、ロック指示を受け付けたか否かを判断する(ステップS1401)。次指定先CPUが、ロック指示を受け付けていないと判断した場合(ステップS1401:No)、ステップS1401へ戻る。
図15は、現指定先CPUによる一時停止処理を示すフローチャートである。まず、現指定先CPUが、ロック解除指示を受け付けたか否かを判断する(ステップS1501)。現指定先CPUが、ロック解除指示を受け付けていないと判断した場合(ステップS1501:No)、ステップS1501へ戻る。
105 スヌープコントローラ
111,112,113,114 命令キャッシュ
Claims (3)
- タスクをそれぞれ処理する複数のコアと、
前記複数のコアで処理する前記タスクをそれぞれ記憶する複数のキャッシュとを有するマルチプロセッサシステムであって、前記複数のコアのうちの第1のコアは、
特定のタスクを前記第1のコアに対応する前記複数のキャッシュのうちの第1のキャッシュに格納し、前記複数のコアのそれぞれに割り当てられた前記タスクの情報量に基づき前記第1のコアよりもキャッシュミスヒット率が低い第2のコアを検出した場合に、前記特定のタスクを前記第1のキャッシュから前記第2のコアに対応する前記複数のキャッシュのうちの第2のキャッシュに移し、前記第2のキャッシュにおける前記特定のタスクの格納領域を書き込み禁止にする
マルチプロセッサシステム。 - タスクをそれぞれ処理する複数のコアと、前記複数のコアで処理する前記タスクをそれぞれ記憶する複数のキャッシュとを有するマルチプロセッサシステムの制御方法であって、前記複数のコアのうちの第1のコアが、
特定のタスクを前記第1のコアに対応する前記複数のキャッシュのうちの第1のキャッシュに格納し、
前記複数のコアのそれぞれに割り当てられた前記タスクの情報量に基づき前記第1のコアよりもキャッシュミスヒット率が低い第2のコアを検出した場合に、前記特定のタスクを前記第1のキャッシュから前記第2のコアに対応する前記複数のキャッシュのうちの第2のキャッシュに移し、
前記第2のキャッシュにおける前記特定のタスクの格納領域を書き込み禁止にする
処理を実行する、マルチプロセッサシステムの制御方法。 - タスクをそれぞれ処理する複数のコアと、前記複数のコアで処理する前記タスクをそれぞれ記憶する複数のキャッシュとを有するマルチプロセッサシステムの制御プログラムであって、前記複数のコアのうちの第1のコアに、
特定のタスクを前記第1のコアに対応する前記複数のキャッシュのうちの第1のキャッシュに格納し、
前記複数のコアのそれぞれに割り当てられた前記タスクの情報量に基づき前記第1のコアよりもキャッシュミスヒット率が低い第2のコアを検出した場合に、前記特定のタスクを前記第1のキャッシュから前記第2のコアに対応する前記複数のキャッシュのうちの第2のキャッシュに移し、
前記第2のキャッシュにおける前記特定のタスクの格納領域を書き込み禁止にする
処理を実行させる、マルチプロセッサシステムの制御プログラム。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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JP2014077376A JP5708861B2 (ja) | 2014-04-03 | 2014-04-03 | マルチプロセッサシステム、制御方法、および制御プログラム |
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Application Number | Priority Date | Filing Date | Title |
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JP2014077376A JP5708861B2 (ja) | 2014-04-03 | 2014-04-03 | マルチプロセッサシステム、制御方法、および制御プログラム |
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Application Number | Title | Priority Date | Filing Date |
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JP2012519177A Division JP5516728B2 (ja) | 2010-06-10 | 2010-06-10 | マルチコアプロセッサシステム、制御プログラム、および制御方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2014130644A JP2014130644A (ja) | 2014-07-10 |
JP5708861B2 true JP5708861B2 (ja) | 2015-04-30 |
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ID=51408899
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP2014077376A Expired - Fee Related JP5708861B2 (ja) | 2014-04-03 | 2014-04-03 | マルチプロセッサシステム、制御方法、および制御プログラム |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5708861B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2020149597A (ja) * | 2019-03-15 | 2020-09-17 | 株式会社デンソーテン | 制御装置および制御方法 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
ES2149794T3 (es) * | 1993-09-24 | 2000-11-16 | Siemens Ag | Procedimiento para compensar la carga en un sistema multiprocesador. |
JP3266029B2 (ja) * | 1997-01-23 | 2002-03-18 | 日本電気株式会社 | マルチプロセッサシステムにおけるディスパッチング方式、ディスパッチング方法およびディスパッチングプログラムを記録した記録媒体 |
JP2008191949A (ja) * | 2007-02-05 | 2008-08-21 | Nec Corp | マルチコアシステムおよびマルチコアシステムの負荷分散方法 |
WO2010024071A1 (ja) * | 2008-08-25 | 2010-03-04 | 日本電気株式会社 | キャッシュメモリ、そのシステム、その利用方法及びその利用プログラム |
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Publication number | Publication date |
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JP2014130644A (ja) | 2014-07-10 |
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A621 | Written request for application examination |
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A977 | Report on retrieval |
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A131 | Notification of reasons for refusal |
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A521 | Written amendment |
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TRDD | Decision of grant or rejection written | ||
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