WO2011092759A1 - Flip-flop circuit - Google Patents

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紀之 木村
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    • G01R31/3181—Functional testing
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    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
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    • H03K3/356113—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit
    • H03K3/356147—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit using pass gates
    • H03K3/356156—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit using pass gates with synchronous operation

Definitions

  • the selection signal and the clock signal are input, a second logic circuit that generates a second control signal based on the selection signal and the clock signal, and a second logic circuit controlled by the second control signal It is preferable that another one of the plurality of input data is propagated to the latch circuit via the second switch circuit.
  • the operation of the third switch circuit can be performed at high speed without increasing the power consumption. Therefore, the operation speed of the flip-flop circuit can be improved.
  • FIG. 1 is a diagram illustrating an example of a basic configuration of a flip-flop circuit according to one embodiment of the present invention.
  • the flip-flop circuit with selector 100 has a schematic configuration of a flip-flop circuit with selector that is common to the embodiments described later.
  • the flip-flop circuit with selector 100 includes a switch circuit 101, a logic circuit 102, and a latch circuit 103.
  • the logic circuit 102 generates the control signal CA based on the first selection signal SA and the clock signal CK.
  • the first input data DA is propagated to the latch circuit 103 via the switch circuit 101 controlled by the first control signal CA.
  • the first selection signal does not select the first input data DA
  • the first input data DA does not propagate to the latch circuit 103
  • input data other than the first input data DA propagates to the latch circuit.
  • the data held in the latch circuit 103 is output from the output terminal Q as output data.
  • the flip-flop circuit with selector 200 includes a first logic circuit 204, a second logic circuit 203, a first transmission gate 205, a second transmission gate 206, and a first logic circuit 204.
  • a latch circuit 207, a three-state inverter 208, and a second latch circuit 209 are provided.
  • the flip-flop circuit with selector 400 includes a three-state inverter 402, an inverter 403, a first logic circuit 404, a first transmission gate 405, a second transmission gate 406, 1 latch circuit 407, P-channel MOS transistor 408, and second latch circuit 409.
  • the first control signal CA is H level when the first selection signal SA is L level and the clock signal CK is L level, and the first control signal CA is L level in other cases. Become. That is, the complementary signal of the first input data DA is conducted to the first latch circuit 407 when the first selection signal SA is at the L level and the clock signal CK is at the L level.
  • the scan-in signal DC propagates to the first latch circuit 407 via the three-state inverter 402 controlled by the first selection signal SA and the second transmission gate 406 controlled by the clock signal CK. It was decided. With this configuration, a logic circuit for generating a new signal based on the first selection signal SA and the clock signal CK is not necessary, and thus the area of the flip-flop circuit with selector 400 can be reduced.
  • the input data is transferred to the latch circuit via a switch circuit controlled by a control signal generated based on the selection signal and the clock signal.
  • the circuit may be configured to propagate.
  • the switch circuit is controlled by the control signal and the switch circuit controlled by the clock signal as in the prior art.
  • the flip-flop circuit with selector 600 includes a first logic circuit 601, a second logic circuit 602, three-state inverters 603 and 610, inverters 604, 605, and 612, A transmission gate 607, a second transmission gate 608, a third transmission gate 606, a first latch circuit 609, and a second latch circuit 611 are provided.
  • a scan-in signal DC that is a signal for a scan test is input to the flip-flop circuit 600 with a selector.
  • the scan-in signal DC is propagated to the first latch circuit 609 via the third transmission gate 606 corresponding to the switch circuit 101 in FIG.
  • one of the three signals of the first and second input data DA and DB and the scan-in signal DC is propagated to the first latch circuit 609.
  • the number of signals to be may be four or more. In that case, a control signal is generated based on a plurality of selection signals of three or more and a clock signal.
  • the first logic circuit 404 includes a NOR circuit
  • the second logic circuit 203 includes a NOR circuit.
  • the switch circuit is the first transmission gate 607 and the second transmission gate 608.
  • other configurations such as a MOS transistor and a three-state inverter may be used.
  • the first latch circuit 609 and the second latch circuit 611 are not limited to the configuration of the third embodiment.
  • Three-state inverter 610 may have a configuration such as a P-channel MOS transistor or a transmission gate.
  • the flip-flop circuit according to the present invention described above includes another embodiment realized by combining arbitrary components in the above-described embodiment, and a range that does not depart from the gist of the present invention with respect to the embodiment. Modifications obtained by various modifications conceived by those skilled in the art and various devices including the flip-flop circuit according to the present invention are also included in the present invention. For example, a semiconductor integrated circuit including the flip-flop circuit according to the present invention is also included in the present invention.

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Abstract

Disclosed is a flip-flop circuit (200) having improved operating speed. The flip-flop circuit (200) comprises: a first logic circuit (204) wherein a selection signal (SA) and a clock signal (CK) are inputted, and which generates a first control signal (CA) on the basis of the selection signal (SA) and the clock signal (CK); a first switch circuit (205) which is controlled by the first control signal (CA); and a latch circuit (207) which retains a single item of input data (DA) from among a plurality of input data. The single item of input data (DA) from among the plurality of input data is propagated to the latch circuit (207) via the first switch circuit (205).

Description

フリップフロップ回路Flip-flop circuit
　本発明は、複数の入力データのうち一つを選択するセレクタ機能を有するフリップフロップ回路に関するものである。 The present invention relates to a flip-flop circuit having a selector function for selecting one of a plurality of input data.
　近年の半導体集積回路において、データ入力部にセレクタ機能を備えたセレクタ付フリップフロップ回路は頻繁に使用されている（たとえば、特許文献１参照）。特許文献１に記載されたセレクタ付フリップフロップ回路を図８に示す。 In recent semiconductor integrated circuits, a flip-flop circuit with a selector having a selector function in a data input section is frequently used (for example, see Patent Document 1). A flip-flop circuit with a selector described in Patent Document 1 is shown in FIG.
　図８に示すように、特許文献１に記載されたセレクタ付フリップフロップ回路は、ＰチャネルＭＯＳトランジスタ８０１、８０３と、ＮチャネルＭＯＳトランジスタ８０２、８０５と、ラッチ回路８０４、８０６とを備えている。ＰチャネルＭＯＳトランジスタ８０１およびＮチャネルＭＯＳトランジスタ８０２のいずれか一方は、入力された選択信号Ｓのレベルにより選択的にオンとなり、両トランジスタのドレインを共通接続したノードＮに、第１の入力データＤＡおよび第２の入力データＤＢのうち、選択されたトランジスタ（ＰチャネルＭＯＳトランジスタ８０１またはＮチャネルＭＯＳトランジスタ８０２）側の入力データが伝播される。つまり、ＰチャネルＭＯＳトランジスタ８０１およびＮチャネルＭＯＳトランジスタ８０２は、第１の入力データＤＡまたは第２の入力データＤＢのいずれを出力するかを選択するセレクタとして機能している。 As shown in FIG. 8, the flip-flop circuit with selector described in Patent Document 1 includes P- channel MOS transistors 801 and 803, N- channel MOS transistors 802 and 805, and latch circuits 804 and 806. One of the P-channel MOS transistor 801 and the N-channel MOS transistor 802 is selectively turned on according to the level of the input selection signal S, and the first input data DA is connected to a node N where the drains of both transistors are connected in common. Of the second input data DB, the input data on the selected transistor (P channel MOS transistor 801 or N channel MOS transistor 802) side is propagated. That is, the P-channel MOS transistor 801 and the N-channel MOS transistor 802 function as a selector that selects whether to output the first input data DA or the second input data DB.
　クロック信号ＣＫのレベルが論理低レベル（Ｌレベル）のときは、ＰチャネルＭＯＳトランジスタ８０３がオンとなり、ＮチャネルＭＯＳトランジスタ８０５がオフとなるため、ノードＮのデータはラッチ回路８０４に入力、保持される。クロック信号ＣＫのレベルが論理高レベル（Ｈレベル）に変化すると、ＰチャネルＭＯＳトランジスタ８０３はオフとなり、ＮチャネルＭＯＳトランジスタ８０５はオンとなるため、ラッチ回路８０４からラッチ回路８０６に信号が伝わり、保持されていたデータが出力端子Ｑより出力される。 When the level of the clock signal CK is a logic low level (L level), the P-channel MOS transistor 803 is turned on and the N-channel MOS transistor 805 is turned off, so that the data at the node N is input and held in the latch circuit 804. The When the level of the clock signal CK changes to a logic high level (H level), the P-channel MOS transistor 803 is turned off and the N-channel MOS transistor 805 is turned on, so that a signal is transmitted from the latch circuit 804 to the latch circuit 806 and held. The output data is output from the output terminal Q.
特開平１０－１２６２２５号公報Japanese Patent Laid-Open No. 10-126225
　しかしながら、図８に示したセレクタ付フリップフロップ回路では、第１および第２の入力データＤＡ、ＤＢのそれぞれは、選択信号Ｓにより制御されるＰチャネルＭＯＳトランジスタ８０１もしくはＮチャネルＭＯＳトランジスタ８０２、およびクロック信号ＣＫにより制御されるＰチャネルＭＯＳトランジスタ８０３を介してラッチ回路８０４へと伝わるため、入力データがラッチ回路８０４へと伝播するまでの時間が長くなり、半導体集積回路により構成されたセレクタ付フリップフロップ回路の動作速度を向上する上での妨げとなる。 However, in the flip-flop circuit with selector shown in FIG. 8, each of the first and second input data DA and DB includes the P channel MOS transistor 801 or the N channel MOS transistor 802 controlled by the selection signal S, and the clock. Since the signal is transmitted to the latch circuit 804 via the P-channel MOS transistor 803 controlled by the signal CK, the time until the input data is propagated to the latch circuit 804 is increased, and the flip-flop with selector configured by the semiconductor integrated circuit This is an obstacle to improving the operation speed of the circuit.
　そこで本発明は、動作速度が向上されたフリップフロップ回路を提供することを目的とする。 Therefore, an object of the present invention is to provide a flip-flop circuit with improved operation speed.
　上記目的を達成するために、本発明の一形態にかかるフリップフロップ回路は、選択信号、クロック信号および複数の入力データが入力され、前記複数の入力データのうちの１つを出力するフリップフロップ回路であって、前記選択信号および前記クロック信号が入力され、前記選択信号および前記クロック信号に基づいて、第１の制御信号を生成する第１の論理回路と、前記第１の制御信号により制御される第１のスイッチ回路と、前記複数の入力データのうちの一の入力データを保持するラッチ回路とを有し、前記複数の入力データのうちの一の入力データは、前記第１のスイッチ回路を介して前記ラッチ回路に伝播される。 In order to achieve the above object, a flip-flop circuit according to one embodiment of the present invention receives a selection signal, a clock signal, and a plurality of input data, and outputs one of the plurality of input data. The selection signal and the clock signal are input, and a first logic circuit that generates a first control signal based on the selection signal and the clock signal is controlled by the first control signal. A first switch circuit, and a latch circuit that holds one input data of the plurality of input data, wherein one input data of the plurality of input data is the first switch circuit To the latch circuit.
　この構成によれば、選択信号とクロック信号に基づいて生成された第１の制御信号により第１のスイッチ回路が制御される。したがって、第１のスイッチ回路により一の入力データの選択と導通が行われるので、一の入力データがラッチ回路へと伝播するまでの時間が短縮される。したがって、フリップフロップ回路の動作速度を向上することができる。 According to this configuration, the first switch circuit is controlled by the first control signal generated based on the selection signal and the clock signal. Therefore, since the first switch circuit selects and conducts one input data, the time until the one input data propagates to the latch circuit is shortened. Therefore, the operation speed of the flip-flop circuit can be improved.
　また、前記第１の論理回路は、ＮＯＲ回路を含むことが好ましい。 Further, it is preferable that the first logic circuit includes a NOR circuit.
　また、前記第１のスイッチ回路は、トランスミッションゲートであることが好ましい。 The first switch circuit is preferably a transmission gate.
　この構成によれば、第１のスイッチ回路の動作を高速に行うことができる。したがって、フリップフロップ回路の動作速度をより向上することができる。 According to this configuration, the operation of the first switch circuit can be performed at high speed. Therefore, the operation speed of the flip-flop circuit can be further improved.
　また、前記選択信号および前記クロック信号が入力され、前記選択信号および前記クロック信号に基づいて、第２の制御信号を生成する第２の論理回路と、前記第２の制御信号により制御される第２のスイッチ回路とを更に有し、前記複数の入力データのうちの他の一の入力データは、前記第２のスイッチ回路を介して前記ラッチ回路に伝播されることが好ましい。 In addition, the selection signal and the clock signal are input, a second logic circuit that generates a second control signal based on the selection signal and the clock signal, and a second logic circuit controlled by the second control signal It is preferable that another one of the plurality of input data is propagated to the latch circuit via the second switch circuit.
　この構成によれば、選択信号とクロック信号に基づいて生成された第２の制御信号により第２のスイッチ回路が制御される。したがって、第２のスイッチ回路により他の一の入力データの選択と導通が行われるので、他の一の入力データがラッチ回路へと伝播するまでの時間が短縮される。したがって、フリップフロップ回路の動作速度を向上することができる。 According to this configuration, the second switch circuit is controlled by the second control signal generated based on the selection signal and the clock signal. Accordingly, since the other input data is selected and conducted by the second switch circuit, the time until the other input data is propagated to the latch circuit is shortened. Therefore, the operation speed of the flip-flop circuit can be improved.
　また、前記第１の論理回路および前記第２の論理回路は、それぞれＮＯＲ回路を含むことが好ましい。 Further, it is preferable that each of the first logic circuit and the second logic circuit includes a NOR circuit.
　また、前記第１のスイッチ回路および前記第２のスイッチ回路は、それぞれトランスミッションゲートであることが好ましい。 Further, it is preferable that each of the first switch circuit and the second switch circuit is a transmission gate.
　この構成によれば、第１のスイッチ回路および第２のスイッチ回路の動作を高速に行うことができる。したがって、フリップフロップ回路の動作速度を向上することができる。 According to this configuration, the operations of the first switch circuit and the second switch circuit can be performed at high speed. Therefore, the operation speed of the flip-flop circuit can be improved.
　また、前記選択信号により制御される第３のスイッチ回路と、前記クロック信号により制御される第４のスイッチ回路とを更に有し、前記複数の入力データに含まれる第３の入力データは、前記第３のスイッチ回路と、前記第４のスイッチ回路とを介して前記ラッチ回路に伝播されることが好ましい。 In addition, it further includes a third switch circuit controlled by the selection signal and a fourth switch circuit controlled by the clock signal, and the third input data included in the plurality of input data is the Preferably, the signal is propagated to the latch circuit via a third switch circuit and the fourth switch circuit.
　この構成によれば、選択信号により制御された第３のスイッチ回路により他の一の入力データが選択され、第４のスイッチ回路により他の一の入力データが導通される。したがって、他の一の入力データの選択と導通を効率よく行い、フリップフロップ回路の動作速度を向上することができる。また、選択信号およびクロック信号ＣＫに基づいて新たな信号を生成するための論理回路が必要でなくなるため、セレクタ付フリップフロップ回路小面積化を図ることができる。 According to this configuration, the other input data is selected by the third switch circuit controlled by the selection signal, and the other input data is made conductive by the fourth switch circuit. Therefore, selection and conduction of other input data can be performed efficiently, and the operation speed of the flip-flop circuit can be improved. Further, since a logic circuit for generating a new signal based on the selection signal and the clock signal CK is not required, the area of the flip-flop circuit with selector can be reduced.
　また、前記第４のスイッチ回路は、前記第３のスイッチ回路より後段に設置されることが好ましい。 Further, it is preferable that the fourth switch circuit is installed at a stage subsequent to the third switch circuit.
　この構成によれば、第３のスイッチ回路により入力データが選択された後、第４のスイッチ回路により、選択された入力データがラッチ回路に導通される。したがって、入力データの選択と導通を効率よく行い、フリップフロップ回路の動作速度を向上することができる。 According to this configuration, after the input data is selected by the third switch circuit, the selected input data is conducted to the latch circuit by the fourth switch circuit. Therefore, selection and conduction of input data can be performed efficiently, and the operation speed of the flip-flop circuit can be improved.
　また、前記第１のスイッチ回路は、トランスミッションゲートであることが好ましい。 The first switch circuit is preferably a transmission gate.
　この構成によれば、第１のスイッチ回路の動作を高速に行うことができる。したがって、フリップフロップ回路の動作速度を向上することができる。 According to this configuration, the operation of the first switch circuit can be performed at high speed. Therefore, the operation speed of the flip-flop circuit can be improved.
　また、前記第３のスイッチ回路は、スリーステートインバータであることが好ましい。 The third switch circuit is preferably a three-state inverter.
　この構成によれば、消費電力を大きくすることなく、第３のスイッチ回路の動作を高速に行うことができる。したがって、フリップフロップ回路の動作速度を向上することができる。 According to this configuration, the operation of the third switch circuit can be performed at high speed without increasing the power consumption. Therefore, the operation speed of the flip-flop circuit can be improved.
　また、前記第４のスイッチ回路は、トランスミッションゲートであるが好ましい。 The fourth switch circuit is preferably a transmission gate.
　この構成によれば、第４のスイッチ回路の動作を高速に行うことができる。したがって、フリップフロップ回路の動作速度を向上することができる。 According to this configuration, the operation of the fourth switch circuit can be performed at high speed. Therefore, the operation speed of the flip-flop circuit can be improved.
　また、本発明の一形態にかかるフリップフロップ回路は、複数の選択信号、クロック信号および複数の入力データが入力され、前記複数の入力データのうちの１つを出力するフリップフロップ回路であって、前記複数の選択信号および前記クロック信号が入力され、前記複数の選択信号および前記クロック信号に基づいて、第１の制御信号を生成する第１の論理回路と、前記複数の選択信号および前記クロック信号が入力され、前記複数の選択信号および前記クロック信号に基づいて、第２の制御信号を生成する第２の論理回路と、前記第１の制御信号により制御される第１のスイッチ回路と、前記第２の制御信号により制御される第２のスイッチ回路と、前記複数の選択信号のうちの一の選択信号により制御される第３のスイッチ回路と、前記クロック信号により制御される第４のスイッチ回路と、前記複数の入力データのうちの一の入力データを保持するラッチ回路とを有し、前記複数の入力データのうちの第１の入力データは、前記第１のスイッチ回路を介して前記ラッチ回路に伝播され、前記複数の入力データのうちの第２の入力データは、前記第２のスイッチ回路を介して前記ラッチ回路に伝播され、前記複数の入力データのうちの第３の入力データは、前記第３のスイッチ回路と、前記第４のスイッチ回路とを介して前記ラッチ回路に伝播される。 A flip-flop circuit according to an aspect of the present invention is a flip-flop circuit that receives a plurality of selection signals, a clock signal, and a plurality of input data and outputs one of the plurality of input data. A first logic circuit that receives the plurality of selection signals and the clock signal and generates a first control signal based on the plurality of selection signals and the clock signal; and the plurality of selection signals and the clock signal Is input, based on the plurality of selection signals and the clock signal, a second logic circuit for generating a second control signal, a first switch circuit controlled by the first control signal, A second switch circuit controlled by a second control signal; and a third switch circuit controlled by one selection signal of the plurality of selection signals; A fourth switch circuit controlled by the clock signal; and a latch circuit that holds one input data of the plurality of input data, wherein the first input data of the plurality of input data is: And the second input data of the plurality of input data is propagated to the latch circuit via the second switch circuit, and the plurality of input data are propagated to the latch circuit via the first switch circuit. Of the input data, third input data is propagated to the latch circuit via the third switch circuit and the fourth switch circuit.
　この構成によれば、第１の論理回路および第２の論理回路により、第１の制御信号および第２の制御信号を生成するので、複数の入力データのそれぞれを効率よく選択し、ラッチ回路に導通することができる。したがって、複数の入力データが入力されたフリップフロップ回路の動作速度を向上することができる。 According to this configuration, since the first control signal and the second control signal are generated by the first logic circuit and the second logic circuit, each of the plurality of input data is efficiently selected and the latch circuit is selected. Can conduct. Therefore, the operation speed of the flip-flop circuit to which a plurality of input data is input can be improved.
　また、前記第４のスイッチ回路は、前記第３のスイッチ回路より後段に設置されることが好ましい。 Further, it is preferable that the fourth switch circuit is installed at a stage subsequent to the third switch circuit.
　この構成によれば、第３のスイッチ回路により入力データが選択された後、第４のスイッチ回路により、選択された入力データがラッチ回路に導通される。したがって、入力データの選択と導通を効率よく行い、フリップフロップ回路の動作速度を向上することができる。 According to this configuration, after the input data is selected by the third switch circuit, the selected input data is conducted to the latch circuit by the fourth switch circuit. Therefore, selection and conduction of input data can be performed efficiently, and the operation speed of the flip-flop circuit can be improved.
　また、前記第１の論理回路および前記第２の論理回路は、ＮＯＲ回路を含むことが好ましい。 Further, it is preferable that the first logic circuit and the second logic circuit include a NOR circuit.
　また、前記第３のスイッチ回路は、スリーステートインバータであることが好ましい。 The third switch circuit is preferably a three-state inverter.
　この構成によれば、消費電力を大きくすることなく、第３のスイッチ回路の動作を高速に行うことができる。したがって、フリップフロップ回路の動作速度を向上することができる。 According to this configuration, the operation of the third switch circuit can be performed at high speed without increasing the power consumption. Therefore, the operation speed of the flip-flop circuit can be improved.
　また、前記第４のスイッチ回路は、トランスミッションゲートであることが好ましい。 Further, it is preferable that the fourth switch circuit is a transmission gate.
　この構成によれば、第４のスイッチ回路の動作を高速に行うことができる。したがって、フリップフロップ回路の動作速度を向上することができる。 According to this configuration, the operation of the fourth switch circuit can be performed at high speed. Therefore, the operation speed of the flip-flop circuit can be improved.
　本発明によれば、動作速度が向上されたフリップフロップ回路を提供することができる。 According to the present invention, a flip-flop circuit with improved operation speed can be provided.
図１は、本発明の一形態にかかるフリップフロップ回路の基本構成の例を示す図である。FIG. 1 is a diagram illustrating an example of a basic configuration of a flip-flop circuit according to one embodiment of the present invention. 図２は、第１の実施形態におけるセレクタ付フリップフロップ回路の回路図である。FIG. 2 is a circuit diagram of the flip-flop circuit with selector in the first embodiment. 図３は、第１の実施形態における真理値表を示す図である。FIG. 3 is a diagram showing a truth table in the first embodiment. 図４は、第２の実施形態におけるセレクタ付フリップフロップ回路の回路図である。FIG. 4 is a circuit diagram of the flip-flop circuit with selector in the second embodiment. 図５は、第２の実施形態における真理値表を示す図である。FIG. 5 is a diagram showing a truth table in the second embodiment. 図６は、第３の実施形態におけるセレクタ付フリップフロップ回路の回路図である。FIG. 6 is a circuit diagram of the flip-flop circuit with selector in the third embodiment. 図７は、第３の実施形態における真理値表を示す図である。FIG. 7 is a diagram showing a truth table in the third embodiment. 図８は、従来のセレクタ付フリップフロップ回路の回路図である。FIG. 8 is a circuit diagram of a conventional flip-flop circuit with a selector.
　以下、本発明にかかるフリップフロップ回路の実施形態を図面に基づいて詳細に説明する。 Hereinafter, embodiments of a flip-flop circuit according to the present invention will be described in detail with reference to the drawings.
　まず、本発明の基本構成の一例を説明する。図１は、本発明の一形態にかかるフリップフロップ回路の基本構成の例を示す図である。同図に示すように、セレクタ付フリップフロップ回路１００は、後述する実施形態に共通するセレクタ付フリップフロップ回路の概略構成となっている。同図に示すように、セレクタ付フリップフロップ回路１００は、スイッチ回路１０１、論理回路１０２およびラッチ回路１０３からなる。 First, an example of the basic configuration of the present invention will be described. FIG. 1 is a diagram illustrating an example of a basic configuration of a flip-flop circuit according to one embodiment of the present invention. As shown in the figure, the flip-flop circuit with selector 100 has a schematic configuration of a flip-flop circuit with selector that is common to the embodiments described later. As shown in the figure, the flip-flop circuit with selector 100 includes a switch circuit 101, a logic circuit 102, and a latch circuit 103.
　実際のセレクタ付フリップフロップ回路１００へは複数の入力データが入力されており、図１ではそのうちの一つである第１の入力データＤＡが入力される場合の構成を示している。その他の入力データが入力される場合の構成は、図１では図示していない。セレクタ付フリップフロップ回路１００は、複数の入力データのうちの一つを出力データとして出力端子Ｑから出力する。セレクタ付フリップフロップ回路１００へは、更に、第１の選択信号ＳＡおよびクロック信号ＣＫが入力される。 A plurality of input data are input to the actual flip-flop circuit with selector 100, and FIG. 1 shows a configuration in which the first input data DA, which is one of them, is input. The configuration when other input data is input is not shown in FIG. The flip-flop circuit with selector 100 outputs one of a plurality of input data from the output terminal Q as output data. Further, the first selection signal SA and the clock signal CK are input to the flip-flop circuit with selector 100.
　論理回路１０２は、第１の選択信号ＳＡおよびクロック信号ＣＫに基づいて制御信号ＣＡを生成する。第１の入力データＤＡは、第１の制御信号ＣＡにより制御されるスイッチ回路１０１を介してラッチ回路１０３へ伝播する。第１の選択信号が第１の入力データＤＡを選択しないときは、第１の入力データＤＡはラッチ回路１０３に伝播せず、第１の入力データＤＡ以外の入力データがラッチ回路に伝播する。ラッチ回路１０３に保持されたデータは、出力データとして出力端子Ｑから出力される。 The logic circuit 102 generates the control signal CA based on the first selection signal SA and the clock signal CK. The first input data DA is propagated to the latch circuit 103 via the switch circuit 101 controlled by the first control signal CA. When the first selection signal does not select the first input data DA, the first input data DA does not propagate to the latch circuit 103, and input data other than the first input data DA propagates to the latch circuit. The data held in the latch circuit 103 is output from the output terminal Q as output data.
　この構成では、第１の入力データＤＡは、第１の選択信号ＳＡおよびクロック信号ＣＫに基づいて生成された制御信号ＣＡにより制御されるスイッチ回路１０１を介して、第１のラッチ回路１０３へ伝播される。これにより、従来のように、選択信号により制御されるスイッチ回路およびクロック信号により制御されるスイッチ回路を介して、第１の入力データＤＡをラッチ回路へと伝播する場合と比較して、第１の入力データＤＡがラッチ回路１０３に伝播するまでの時間は短縮される。 In this configuration, the first input data DA is propagated to the first latch circuit 103 via the switch circuit 101 controlled by the control signal CA generated based on the first selection signal SA and the clock signal CK. Is done. As a result, the first input data DA is propagated to the latch circuit via the switch circuit controlled by the selection signal and the switch circuit controlled by the clock signal as in the prior art. The time until the input data DA is propagated to the latch circuit 103 is shortened.
　なお、この概略構成はあくまで一例に過ぎず、本発明はこの概略構成に限定されるものではない。 Note that this schematic configuration is merely an example, and the present invention is not limited to this schematic configuration.
　（第１の実施形態）
　図２を用いて、本発明の第１の実施形態を説明する。 (First embodiment)
A first embodiment of the present invention will be described with reference to FIG.
　図２は、第１の実施形態におけるセレクタ付フリップフロップ回路の回路図である。図２に示すセレクタ付フリップフロップ回路２００は、セレクタ付フリップフロップ回路１００の一例である。 FIG. 2 is a circuit diagram of the flip-flop circuit with selector in the first embodiment. A flip-flop circuit with selector 200 shown in FIG. 2 is an example of the flip-flop circuit with selector 100.
　図２に示すように、セレクタ付フリップフロップ回路２００は、第１の論理回路２０４と、第２の論理回路２０３と、第１のトランスミッションゲート２０５と、第２のトランスミッションゲート２０６と、第１のラッチ回路２０７と、スリーステートインバータ２０８と、第２のラッチ回路２０９とを備えている。 As shown in FIG. 2, the flip-flop circuit with selector 200 includes a first logic circuit 204, a second logic circuit 203, a first transmission gate 205, a second transmission gate 206, and a first logic circuit 204. A latch circuit 207, a three-state inverter 208, and a second latch circuit 209 are provided.
　セレクタ付フリップフロップ回路２００には、セレクタ付フリップフロップ回路２００の外部に設けられた外部セレクタ２０１、２０２からそれぞれ出力された２つの入力データＤＡ、ＤＢが入力される。その入力データＤＡ、ＤＢのそれぞれが、一方ずつ、図１のスイッチ回路１０１に相当する第１のトランスミッションゲート２０５、および、第２のトランスミッションゲート２０６を介して、第１のラッチ回路２０７へと伝播される。 The selector-equipped flip-flop circuit 200 receives two input data DA and DB output from the external selectors 201 and 202 provided outside the selector-equipped flip-flop circuit 200, respectively. Each of the input data DA and DB is propagated to the first latch circuit 207 via the first transmission gate 205 and the second transmission gate 206 corresponding to the switch circuit 101 of FIG. Is done.
　ここで、第１の論理回路２０４および第２の論理回路２０３は、図１の論理回路１０２の一例である。第１のトランスミッションゲート２０５および第２のトランスミッションゲート２０６は、図１のスイッチ回路１０１の一例である。つまり、図２のセレクタ付フリップフロップ回路２００は、スイッチ回路１０１に相当する回路を２つ有し、論理回路１０２に相当する回路を２つ有することになる。また、第１のラッチ回路２０７は、図１のラッチ回路１０３の一例である。なお、スイッチ回路１０１に相当する回路および論理回路１０２に相当する回路は、セレクタ付フリップフロップ回路に２つ有することに限定されず、１つであってもよいし、３つ以上であってもよい。 Here, the first logic circuit 204 and the second logic circuit 203 are examples of the logic circuit 102 in FIG. The first transmission gate 205 and the second transmission gate 206 are an example of the switch circuit 101 in FIG. That is, the selector-equipped flip-flop circuit 200 in FIG. 2 includes two circuits corresponding to the switch circuit 101 and two circuits corresponding to the logic circuit 102. The first latch circuit 207 is an example of the latch circuit 103 in FIG. Note that the circuit corresponding to the switch circuit 101 and the circuit corresponding to the logic circuit 102 are not limited to having two in the flip-flop circuit with selector, and may be one, or three or more. Good.
　セレクタ付フリップフロップ回路２００は、外部セレクタ２０１の出力データを第１の入力データＤＡとし、外部セレクタ２０２の出力データを第２の入力データＤＢとする。セレクタ付フリップフロップ回路２００には、更に、第１の選択信号ＳＡおよびクロック信号ＣＫが入力される。第１の選択信号ＳＡは、第１の入力データＤＡおよび第２の入力データＤＢのうちどちらをラッチ回路２０７に保持するか指示する信号である。クロック信号ＣＫは、第１の論理回路２０４、第２の論理回路２０３、第１のラッチ回路２０７、スリーステートインバータ２０８、第２のラッチ回路２０９の動作タイミングを指示する信号である。 The flip-flop circuit with selector 200 uses the output data of the external selector 201 as the first input data DA and the output data of the external selector 202 as the second input data DB. Further, the first selection signal SA and the clock signal CK are input to the flip-flop circuit with selector 200. The first selection signal SA is a signal instructing which one of the first input data DA and the second input data DB is held in the latch circuit 207. The clock signal CK is a signal for instructing the operation timing of the first logic circuit 204, the second logic circuit 203, the first latch circuit 207, the three-state inverter 208, and the second latch circuit 209.
　第１の論理回路２０４は、ＮＯＲ回路を有し、第２の論理回路２０３はＮＯＲ回路と、信号の論理を反転させる素子であるインバータとを有している。 The first logic circuit 204 includes a NOR circuit, and the second logic circuit 203 includes a NOR circuit and an inverter that is an element that inverts the logic of a signal.
　第１の論理回路２０４は、第１の選択信号ＳＡとクロック信号ＣＫとに基づいて、第１の制御信号ＣＡを生成する。生成された第１の制御信号ＣＡおよび第１の制御信号ＣＡの相補信号は、第１のトランスミッションゲート２０５を制御する。具体的には、外部セレクタ２０１から第１のトランスミッションゲート２０５に入力された第１の入力データＤＡは、第１のトランスミッションゲート２０５を介して第１のラッチ回路２０７に伝播される。このとき、第１のトランスミッションゲート２０５は、第１の制御信号ＣＡがＨレベルのときに第１の入力データＤＡを第１のラッチ回路２０７に導通させ、第１の制御信号ＣＡがＬレベルのときに第１の入力データＤＡを第１のラッチ回路２０７に非導通にさせる。 The first logic circuit 204 generates the first control signal CA based on the first selection signal SA and the clock signal CK. The generated first control signal CA and a complementary signal of the first control signal CA control the first transmission gate 205. Specifically, the first input data DA input from the external selector 201 to the first transmission gate 205 is propagated to the first latch circuit 207 via the first transmission gate 205. At this time, the first transmission gate 205 conducts the first input data DA to the first latch circuit 207 when the first control signal CA is at H level, and the first control signal CA is at L level. Sometimes the first input data DA is made non-conductive to the first latch circuit 207.
　第２の論理回路２０３は、第１の選択信号ＳＡとクロック信号ＣＫとに基づいて、第２の制御信号ＣＢを生成する。生成された第２の制御信号ＣＢおよび第２の制御信号ＣＢの相補信号は、第２のトランスミッションゲート２０６を制御する。具体的には、外部セレクタ２０２から第２のトランスミッションゲート２０６に入力された第２の入力データＤＢは、第２のトランスミッションゲート２０６を介して第１のラッチ回路２０７に伝播される。このとき、第２のトランスミッションゲート２０６は、第２の制御信号ＣＢがＨレベルのときに第２の入力データＤＢを第１のラッチ回路２０７に導通させ、第２の制御信号ＣＢがＬレベルのときに第２の入力データＤＢを第１のラッチ回路２０７に非導通にさせる。 The second logic circuit 203 generates the second control signal CB based on the first selection signal SA and the clock signal CK. The generated second control signal CB and the complementary signal of the second control signal CB control the second transmission gate 206. Specifically, the second input data DB input from the external selector 202 to the second transmission gate 206 is propagated to the first latch circuit 207 via the second transmission gate 206. At this time, the second transmission gate 206 conducts the second input data DB to the first latch circuit 207 when the second control signal CB is at H level, and the second control signal CB is at L level. Sometimes the second input data DB is made non-conductive to the first latch circuit 207.
　図３は、第１の実施形態における真理値表を示す図である。詳細には、第１の選択信号ＳＡ、クロック信号ＣＫ、第１の制御信号ＣＡおよび第２の制御信号ＣＢの真理値表を図３に示している。ＨはＨレベル、ＬはＬレベルを示す。 FIG. 3 is a diagram showing a truth table in the first embodiment. Specifically, a truth table of the first selection signal SA, the clock signal CK, the first control signal CA, and the second control signal CB is shown in FIG. H indicates the H level and L indicates the L level.
　図３に示すように、第１の制御信号ＣＡは、第１の選択信号ＳＡおよびクロック信号ＣＫがともにＬレベルであるときにＨレベルとなり、その他の場合はＬレベルとなる。第２の制御信号ＣＢは、第１の選択信号ＳＡがＨレベルであり、かつ、クロック信号ＣＫがＬレベルであるときにＨレベルとなり、その他の場合はＬレベルとなる。つまり、第１の選択信号ＳＡおよびクロック信号ＣＫがともにＬレベルであるときに、第１の入力データＤＡが第１のラッチ回路２０７に導通される。また、第１の選択信号ＳＡがＨレベルであり、かつ、クロック信号ＣＫがＬレベルであるときに、第２の入力データＤＢが第１のラッチ回路２０７に導通される。 As shown in FIG. 3, the first control signal CA is at the H level when both the first selection signal SA and the clock signal CK are at the L level, and is at the L level in other cases. The second control signal CB is at the H level when the first selection signal SA is at the H level and the clock signal CK is at the L level, and is at the L level in other cases. That is, when the first selection signal SA and the clock signal CK are both at the L level, the first input data DA is conducted to the first latch circuit 207. Further, when the first selection signal SA is at the H level and the clock signal CK is at the L level, the second input data DB is conducted to the first latch circuit 207.
　第１のラッチ回路２０７に保持された第１の入力データＤＡまたは第２の入力データＤＢは、次にクロック信号ＣＫがＨレベルになるとスリーステートインバータ２０８を介して、論理が反転されて第２のラッチ回路２０９に伝播される。更に、第１のラッチ回路２０７に伝播された第１の入力データＤＡまたは第２の入力データＤＢは、第２のラッチ回路２０９を介して論理が反転される。つまり、最終的に第１の入力データＤＡまたは第２の入力データＤＢは、出力データとしてセレクタ付フリップフロップ回路２００の出力端子Ｑから出力される。 The first input data DA or the second input data DB held in the first latch circuit 207 is inverted in logic through the three-state inverter 208 when the clock signal CK next goes to the H level, and the second input data DB. Is propagated to the latch circuit 209. Further, the logic of the first input data DA or the second input data DB propagated to the first latch circuit 207 is inverted through the second latch circuit 209. That is, the first input data DA or the second input data DB is finally output from the output terminal Q of the flip-flop circuit with selector 200 as output data.
　このように、第１の実施形態では、セレクタ付フリップフロップ回路２００に設けられた第１のトランスミッションゲート２０５は、第１の選択信号ＳＡとクロック信号ＣＫとに基づいて第１の論理回路２０４により生成される第１の制御信号ＣＡにより制御される。そして、セレクタ付フリップフロップ回路２００に入力された第１の入力データＤＡは、第１のトランスミッションゲート２０５を介して、第１のラッチ回路２０７に伝播される。同様に、第２のトランスミッションゲート２０６は、第２の選択信号ＳＢとクロック信号ＣＫとに基づいて生成される第２の制御信号ＣＢにより制御される。そして、セレクタ付フリップフロップ回路２００に入力された第２の入力データＤＢは、第２のトランスミッションゲート２０６を介して、第１のラッチ回路２０７に伝播される。 As described above, in the first embodiment, the first transmission gate 205 provided in the flip-flop circuit with selector 200 is controlled by the first logic circuit 204 based on the first selection signal SA and the clock signal CK. It is controlled by the generated first control signal CA. Then, the first input data DA input to the selector-equipped flip-flop circuit 200 is propagated to the first latch circuit 207 via the first transmission gate 205. Similarly, the second transmission gate 206 is controlled by a second control signal CB that is generated based on the second selection signal SB and the clock signal CK. Then, the second input data DB input to the flip-flop circuit with selector 200 is propagated to the first latch circuit 207 via the second transmission gate 206.
　これにより、従来のように、選択信号により制御されるスイッチ回路とクロック信号により制御されるスイッチ回路とが独立して存在し、それらを介して入力データがラッチ回路に伝播する場合と比較して、第１の入力データＤＡが第１のラッチ回路２０７に到達するまでの時間を短くすることができる。 As a result, the switch circuit controlled by the selection signal and the switch circuit controlled by the clock signal exist independently as compared to the conventional case where the input data propagates to the latch circuit via them. The time until the first input data DA reaches the first latch circuit 207 can be shortened.
　なお、第１の実施形態では、セレクタ付フリップフロップ回路２００は、セレクタ付フリップフロップ回路２００の外部に設けられた外部セレクタ２０１の出力データＤＡを第１の入力データとし、外部セレクタ２０２の出力データＤＢを第２の入力データとするとしたが、入力データはこれに限定されない。また、第１の実施形態では、第１の論理回路２０４はＮＯＲ回路とインバータを有し、第２の論理回路２０３はＮＯＲ回路を有するものとしたが、他の回路構成であってもよい。また、第１の実施形態では、スイッチ回路を第１のトランスミッションゲート２０５および第２のトランスミッションゲート２０６としたが、他の構成、たとえばＭＯＳトランジスタ、スリーステートインバータなどであってもよい。また、第１のラッチ回路２０７、第２のラッチ回路２０９は、第１の実施形態の構成に限定されない。また、スリーステートインバータ２０８は、ＭＯＳトランジスタ、トランスミッションゲートなどの構成であってもよい。 In the first embodiment, the flip-flop circuit with selector 200 uses the output data DA of the external selector 201 provided outside the flip-flop circuit with selector 200 as the first input data, and the output data of the external selector 202. Although DB is the second input data, the input data is not limited to this. In the first embodiment, the first logic circuit 204 includes a NOR circuit and an inverter, and the second logic circuit 203 includes a NOR circuit. However, other circuit configurations may be used. In the first embodiment, the switch circuits are the first transmission gate 205 and the second transmission gate 206, but other configurations such as a MOS transistor and a three-state inverter may be used. Further, the first latch circuit 207 and the second latch circuit 209 are not limited to the configuration of the first embodiment. Further, the three-state inverter 208 may have a configuration such as a MOS transistor or a transmission gate.
　（第２の実施形態）
　図４を用いて、本発明の第２の実施形態を説明する。 (Second Embodiment)
A second embodiment of the present invention will be described with reference to FIG.
　図４は、第２の実施形態におけるセレクタ付フリップフロップ回路の回路図である。図４に示すセレクタ付フリップフロップ回路４００は、セレクタ付フリップフロップ回路１００の一例である。 FIG. 4 is a circuit diagram of a flip-flop circuit with a selector in the second embodiment. A flip-flop circuit with selector 400 shown in FIG. 4 is an example of the flip-flop circuit with selector 100.
　図４に示すように、セレクタ付フリップフロップ回路４００は、スリーステートインバータ４０２と、インバータ４０３と、第１の論理回路４０４と、第１のトランスミッションゲート４０５と、第２のトランスミッションゲート４０６と、第１のラッチ回路４０７と、ＰチャネルＭＯＳトランジスタ４０８と、第２のラッチ回路４０９とを備えている。 As shown in FIG. 4, the flip-flop circuit with selector 400 includes a three-state inverter 402, an inverter 403, a first logic circuit 404, a first transmission gate 405, a second transmission gate 406, 1 latch circuit 407, P-channel MOS transistor 408, and second latch circuit 409.
　セレクタ付フリップフロップ回路４００は、スキャンテストを実施する際には第１の選択信号ＳＡによりスキャンイン信号ＤＣを選択してスキャンテスト動作をさせ、スキャンテストを実施しない際には第１の選択信号ＳＡにより第１の入力データＤＡを選択して通常動作をさせることが可能なスキャンフリップフロップである。 The flip-flop circuit with selector 400 selects the scan-in signal DC by the first selection signal SA when the scan test is performed, and performs the scan test operation. When the scan test is not performed, the first selection signal This is a scan flip-flop capable of selecting the first input data DA by the SA and causing the normal operation.
　セレクタ付フリップフロップ回路４００には、セレクタ付フリップフロップ回路４００の外部に設けられた外部セレクタ４０１から出力された第１の入力データＤＡと、スキャンテスト用の信号であるスキャンイン信号ＤＣの２つが入力される。その第１の入力データＤＡ、スキャンイン信号ＤＣのそれぞれが、一方ずつ、図１のスイッチ回路１０１に相当する第１のトランスミッションゲート４０５、および、第２のトランスミッションゲート４０６を介して、第１のラッチ回路４０７へと伝播される。 The selector-equipped flip-flop circuit 400 includes the first input data DA output from the external selector 401 provided outside the selector-equipped flip-flop circuit 400 and the scan-in signal DC that is a scan test signal. Entered. Each of the first input data DA and the scan-in signal DC is passed through the first transmission gate 405 and the second transmission gate 406 corresponding to the switch circuit 101 in FIG. Propagated to the latch circuit 407.
　ここで、第１の論理回路４０４は、図１の論理回路１０２の一例である。第１のトランスミッションゲート４０５は、図１のスイッチ回路１０１の一例である。第１のラッチ回路４０７は、図１のラッチ回路１０３の一例である。 Here, the first logic circuit 404 is an example of the logic circuit 102 in FIG. The first transmission gate 405 is an example of the switch circuit 101 in FIG. The first latch circuit 407 is an example of the latch circuit 103 in FIG.
　セレクタ付フリップフロップ回路４００は、外部セレクタ４０１の出力データを第１の入力データＤＡとし、更に、スキャンテスト用の信号であるスキャンイン信号ＤＣが入力される。セレクタ付フリップフロップ回路４００には、更に、第１の選択信号ＳＡおよびクロック信号ＣＫが入力される。第１の選択信号ＳＡは、第１の入力データＤＡおよびスキャンイン信号ＤＣのうちどちらを第１のラッチ回路４０７に保持するか指示する信号である。クロック信号ＣＫは、第１の論理回路４０４、第２のトランスミッションゲート４０６、第１のラッチ回路４０７、ＰチャネルＭＯＳトランジスタ４０８、第２のラッチ回路４０９の動作タイミングを指示する信号である。 The selector-equipped flip-flop circuit 400 uses the output data of the external selector 401 as the first input data DA, and further receives a scan-in signal DC which is a scan test signal. Further, the first selection signal SA and the clock signal CK are input to the flip-flop circuit with selector 400. The first selection signal SA is a signal for instructing which of the first input data DA and the scan-in signal DC is held in the first latch circuit 407. The clock signal CK is a signal that indicates the operation timing of the first logic circuit 404, the second transmission gate 406, the first latch circuit 407, the P-channel MOS transistor 408, and the second latch circuit 409.
　スキャンイン信号ＤＣは、インバータ４０３、スリーステートインバータ４０２および第２のトランスミッションゲート４０６を介して、第１のラッチ回路４０７へと伝播される。 The scan-in signal DC is propagated to the first latch circuit 407 via the inverter 403, the three-state inverter 402, and the second transmission gate 406.
　スリーステートインバータ４０２は、第１の選択信号ＳＡがＨレベルのときにスキャンイン信号ＤＣの相補信号を第２のトランスミッションゲート４０６に導通させ、第１の選択信号ＳＡがＬレベルのときにスキャンイン信号ＤＣの相補信号を第２のトランスミッションゲート４０６に非導通にさせる。第２のトランスミッションゲート４０６は、クロック信号ＣＫにより制御され、クロック信号がＬレベルのとき導通状態となり、クロック信号がＨレベルのとき非導通状態となる。つまり、選択信号ＳＡがＨレベルおよびクロック信号がＬレベルのとき、スキャンイン信号ＤＣの相補信号は第１のラッチ回路４０７へと伝播される。 The three-state inverter 402 conducts a complementary signal of the scan-in signal DC to the second transmission gate 406 when the first selection signal SA is at the H level, and scan-in when the first selection signal SA is at the L level. A complementary signal of the signal DC is made non-conductive to the second transmission gate 406. The second transmission gate 406 is controlled by the clock signal CK, and becomes conductive when the clock signal is at L level, and becomes non-conductive when the clock signal is at H level. That is, when the selection signal SA is at the H level and the clock signal is at the L level, the complementary signal of the scan-in signal DC is propagated to the first latch circuit 407.
　第１の論理回路４０４は、第１の選択信号ＳＡとクロック信号ＣＫとに基づいて第１の制御信号ＣＡを生成するＮＯＲ回路を有している。第１の論理回路４０４により生成された第１の制御信号ＣＡおよび第１の制御信号ＣＡの相補信号は、第１のトランスミッションゲート４０５を制御する。具体的には、外部セレクタ４０１から第１のトランスミッションゲート４０５に入力された第１の入力データＤＡは、第１のトランスミッションゲート４０５を介して第１のラッチ回路４０７に伝播される。このとき、第１のトランスミッションゲート４０５は、第１の制御信号ＣＡがＨレベルのときに第１の入力データＤＡの相補信号を第１のラッチ回路４０７に導通させ、第１の制御信号ＣＡがＬレベルのときに第１の入力データＤＡの相補信号を第１のラッチ回路４０７に非導通にさせる。 The first logic circuit 404 has a NOR circuit that generates the first control signal CA based on the first selection signal SA and the clock signal CK. The first control signal CA and the complementary signal of the first control signal CA generated by the first logic circuit 404 control the first transmission gate 405. Specifically, the first input data DA input from the external selector 401 to the first transmission gate 405 is propagated to the first latch circuit 407 via the first transmission gate 405. At this time, the first transmission gate 405 conducts the complementary signal of the first input data DA to the first latch circuit 407 when the first control signal CA is at the H level, and the first control signal CA is When the signal is at the L level, the complementary signal of the first input data DA is made non-conductive to the first latch circuit 407.
　図５は、第２の実施形態における真理値表を示す図である。詳細には、第１の選択信号ＳＡ、クロック信号ＣＫおよび第１の制御信号ＣＡの真理値表を図５に示している。 FIG. 5 is a diagram showing a truth table in the second embodiment. Specifically, a truth table of the first selection signal SA, the clock signal CK, and the first control signal CA is shown in FIG.
　図５に示すように、第１の制御信号ＣＡは、第１の選択信号ＳＡがＬレベルであり、かつ、クロック信号ＣＫがＬレベルであるときにＨレベルとなり、その他の場合はＬレベルとなる。つまり、第１の選択信号ＳＡがＬレベルであり、かつ、クロック信号ＣＫがＬレベルであるときに、第１の入力データＤＡの相補信号が第１のラッチ回路４０７に導通される。 As shown in FIG. 5, the first control signal CA is H level when the first selection signal SA is L level and the clock signal CK is L level, and the first control signal CA is L level in other cases. Become. That is, the complementary signal of the first input data DA is conducted to the first latch circuit 407 when the first selection signal SA is at the L level and the clock signal CK is at the L level.
　第１のラッチ回路４０７に保持された第１の入力データＤＡの相補信号またはスキャンイン信号ＤＣの相補信号は、次にクロック信号ＣＫがＨレベルになるとＰチャネルＭＯＳトランジスタ４０８を介して第２のラッチ回路４０９に伝播される。更に、第１のラッチ回路４０７に伝播された第１の入力データＤＡまたはスキャンイン信号ＤＣは、第２のラッチ回路４０９を介して論理が反転される。つまり、最終的に第１の入力データＤＡまたはスキャンイン信号ＤＣは、出力データとしてセレクタ付フリップフロップ回路４００の出力端子Ｑから出力される。 The complementary signal of the first input data DA or the complementary signal of the scan-in signal DC held in the first latch circuit 407 is supplied to the second signal via the P-channel MOS transistor 408 when the clock signal CK becomes H level next time. Propagated to the latch circuit 409. Further, the logic of the first input data DA or the scan-in signal DC propagated to the first latch circuit 407 is inverted via the second latch circuit 409. That is, the first input data DA or the scan-in signal DC is finally output from the output terminal Q of the selector-equipped flip-flop circuit 400 as output data.
　このように、第２の実施形態では、セレクタ付フリップフロップ回路４００に設けられた第１のトランスミッションゲート４０５は、第１の選択信号ＳＡとクロック信号ＣＫとに基づいて第１の論理回路４０４により生成される第１の制御信号ＣＡにより制御される。そして、セレクタ付フリップフロップ回路４００に入力された第１の入力データＤＡは、第１のトランスミッションゲート４０５を介して、第１のラッチ回路４０７に伝播される。 As described above, in the second embodiment, the first transmission gate 405 provided in the selector-equipped flip-flop circuit 400 is controlled by the first logic circuit 404 based on the first selection signal SA and the clock signal CK. It is controlled by the generated first control signal CA. The first input data DA input to the selector-equipped flip-flop circuit 400 is propagated to the first latch circuit 407 via the first transmission gate 405.
　これにより、従来のように、選択信号により制御されるスイッチ回路とクロック信号により制御されるスイッチ回路とが独立して存在し、それらを介して入力データがラッチ回路に伝播する場合と比較して、第１の入力データＤＡが第１のラッチ回路４０７に伝播するまでの時間を短くすることができる。 As a result, the switch circuit controlled by the selection signal and the switch circuit controlled by the clock signal exist independently as compared to the conventional case where the input data propagates to the latch circuit via them. Thus, the time until the first input data DA is propagated to the first latch circuit 407 can be shortened.
　第２の実施形態において、スキャンイン信号ＤＣが第１のラッチ回路４０７に伝播するまでにかかる時間を短くする必要性は低い。そのため、第１の選択信号ＳＡにより制御されるスリーステートインバータ４０２と、クロック信号ＣＫにより制御される第２のトランスミッションゲート４０６とを介して、スキャンイン信号ＤＣが第１のラッチ回路４０７に伝播することとした。この構成により、第１の選択信号ＳＡおよびクロック信号ＣＫに基づいて新たな信号を生成するための論理回路が必要でなくなるため、セレクタ付フリップフロップ回路４００の小面積化を図ることができる。 In the second embodiment, it is not necessary to shorten the time taken for the scan-in signal DC to propagate to the first latch circuit 407. Therefore, the scan-in signal DC propagates to the first latch circuit 407 via the three-state inverter 402 controlled by the first selection signal SA and the second transmission gate 406 controlled by the clock signal CK. It was decided. With this configuration, a logic circuit for generating a new signal based on the first selection signal SA and the clock signal CK is not necessary, and thus the area of the flip-flop circuit with selector 400 can be reduced.
　また、入力データがラッチに伝播するまでの時間を短くする必要がある場合は、選択信号とクロック信号とに基づいて生成される制御信号により制御されるスイッチ回路を介して入力データがラッチ回路に伝播するように回路を構成してもよい。また、入力データがラッチに伝播するまでの時間を短くする必要性が低い場合は、従来のように制御信号により制御されるスイッチ回路とクロック信号により制御されるスイッチ回路とを介してラッチ回路に伝播するように回路を構成することで、セレクタ付フリップフロップ回路の面積増加を抑えつつ、高速化を実現することができる。 When it is necessary to shorten the time until input data propagates to the latch, the input data is transferred to the latch circuit via a switch circuit controlled by a control signal generated based on the selection signal and the clock signal. The circuit may be configured to propagate. In addition, when it is not necessary to shorten the time until input data propagates to the latch, the switch circuit is controlled by the control signal and the switch circuit controlled by the clock signal as in the prior art. By configuring the circuit so as to propagate, it is possible to increase the speed while suppressing an increase in the area of the flip-flop circuit with selector.
　なお、第２の実施形態では、セレクタ付フリップフロップ回路４００は、セレクタ付フリップフロップ回路４００の外部に設けられた外部セレクタ４０１の出力データを第１の入力データＤＡとし、更に、スキャンイン信号ＤＣが入力されるとしたが、入力データはこれに限定されない。また、第２の実施形態では、第１の論理回路４０４はＮＯＲ回路を有するものとしたが、他の回路構成であってもよい。また、第２の実施形態では、スイッチ回路を第１のトランスミッションゲート４０５および第２のトランスミッションゲート４０６としたが、他の構成、たとえばＭＯＳトランジスタ、スリーステートインバータなどであってもよい。また、第１のラッチ回路４０７、第２のラッチ回路４０９は、第２の実施形態の構成に限定されない。また、ＰチャネルＭＯＳトランジスタ４０８は、スリーステートインバータ、トランスミッションゲートなどの構成であってもよい。 In the second embodiment, the flip-flop circuit with selector 400 uses the output data of the external selector 401 provided outside the flip-flop circuit with selector 400 as the first input data DA, and further scan-in signal DC. However, the input data is not limited to this. In the second embodiment, the first logic circuit 404 includes a NOR circuit, but may have other circuit configurations. In the second embodiment, the switch circuit is the first transmission gate 405 and the second transmission gate 406. However, other configurations such as a MOS transistor, a three-state inverter, and the like may be used. Further, the first latch circuit 407 and the second latch circuit 409 are not limited to the configuration of the second embodiment. P channel MOS transistor 408 may have a three-state inverter, a transmission gate, or the like.
　（第３の実施形態）
　図６を用いて、本発明の第３の実施形態を説明する。 (Third embodiment)
A third embodiment of the present invention will be described with reference to FIG.
　図６は、第１の実施形態におけるセレクタ付フリップフロップ回路の回路図である。図６に示すセレクタ付フリップフロップ回路６００は、セレクタ付フリップフロップ回路１００の一例である。 FIG. 6 is a circuit diagram of the flip-flop circuit with selector in the first embodiment. A flip-flop circuit with selector 600 shown in FIG. 6 is an example of the flip-flop circuit with selector 100.
　図６に示すように、セレクタ付フリップフロップ回路６００は、第１の論理回路６０１と、第２の論理回路６０２と、スリーステートインバータ６０３、６１０と、インバータ６０４、６０５、６１２と、第１のトランスミッションゲート６０７と、第２のトランスミッションゲート６０８と、第３のトランスミッションゲート６０６と、第１のラッチ回路６０９と、第２のラッチ回路６１１とを備えている。 As shown in FIG. 6, the flip-flop circuit with selector 600 includes a first logic circuit 601, a second logic circuit 602, three- state inverters 603 and 610, inverters 604, 605, and 612, A transmission gate 607, a second transmission gate 608, a third transmission gate 606, a first latch circuit 609, and a second latch circuit 611 are provided.
　セレクタ付フリップフロップ回路６００は、第２の実施形態に示したセレクタ付フリップフロップ回路４００と同様、スキャンテストを実施する際には第１の選択信号ＳＡによりスキャンイン信号ＤＣを選択してスキャンテスト動作をさせ、スキャンテストを実施しない際には第１の選択信号ＳＡにより第１の入力データＤＡ、第２の入力データＤＢを選択して通常動作をさせることが可能なスキャンフリップフロップである。セレクタ付フリップフロップ回路６００では、第２の入力データが入力されるため、第２の論理回路６０２および第２のトランスミッションゲート６０８を備える点が、第２の実施形態と異なっている。 Similarly to the flip-flop circuit with selector 400 shown in the second embodiment, the flip-flop circuit with selector 600 selects the scan-in signal DC by the first selection signal SA when performing the scan test. When the scan test is not performed, the scan flip-flop can select the first input data DA and the second input data DB by the first selection signal SA and perform the normal operation. The flip-flop circuit with selector 600 is different from the second embodiment in that the second input data is input, and therefore the second logic circuit 602 and the second transmission gate 608 are provided.
　セレクタ付フリップフロップ回路６００には、セレクタ付フリップフロップ回路６００の外部から、第１の入力データＤＡ、第２の入力データＤＢ、スキャンイン信号ＤＣの３つの信号が入力される。そのうち、第１の入力データＤＡ、第２の入力データＤＢのそれぞれが、図１のスイッチ回路１０１に相当する第１のトランスミッションゲート６０７、および、第２のトランスミッションゲート６０８を介して、第１のラッチ回路６０９へと伝播される。 The three signals of the first input data DA, the second input data DB, and the scan-in signal DC are input to the flip-flop circuit 600 with selector from the outside of the flip-flop circuit 600 with selector. Among them, the first input data DA and the second input data DB are respectively transmitted through the first transmission gate 607 and the second transmission gate 608 corresponding to the switch circuit 101 of FIG. Propagated to the latch circuit 609.
　また、セレクタ付フリップフロップ回路６００には、スキャンテスト用の信号であるスキャンイン信号ＤＣが入力される。スキャンイン信号ＤＣは、図１のスイッチ回路１０１に相当する第３のトランスミッションゲート６０６を介して、第１のラッチ回路６０９へと伝播される。 Also, a scan-in signal DC that is a signal for a scan test is input to the flip-flop circuit 600 with a selector. The scan-in signal DC is propagated to the first latch circuit 609 via the third transmission gate 606 corresponding to the switch circuit 101 in FIG.
　ここで、第１の論理回路６０１および第２の論理回路６０２は、図１の論理回路１０２の一例である。第１のトランスミッションゲート６０７および第２のトランスミッションゲート６０８は、図１のスイッチ回路１０１の一例である。つまり、図６のセレクタ付フリップフロップ回路６００は、図１のスイッチ回路１０１に相当する回路を２つ有し、図１の論理回路１０２に相当する回路を２つ有することになる。また、第１のラッチ回路６０９は、図１のラッチ回路１０３の一例である。 Here, the first logic circuit 601 and the second logic circuit 602 are examples of the logic circuit 102 in FIG. The first transmission gate 607 and the second transmission gate 608 are an example of the switch circuit 101 in FIG. That is, the flip-flop circuit 600 with a selector in FIG. 6 has two circuits corresponding to the switch circuit 101 in FIG. 1 and two circuits corresponding to the logic circuit 102 in FIG. The first latch circuit 609 is an example of the latch circuit 103 in FIG.
　セレクタ付フリップフロップ回路６００には、第１の入力データＤＡと、第２の入力データＤＢと、スキャンテスト用の信号であるスキャンイン信号ＤＣとが入力される。セレクタ付フリップフロップ回路６００には、更に、第１の選択信号ＳＡ、第２の選択信号ＳＢおよびクロック信号ＣＫが入力される。第１の選択信号ＳＡは、第１の入力データＤＡおよび第２の入力データＤＢと、スキャンイン信号ＤＣとのうちどちらを第１のラッチ回路６０９に保持するか指示する信号である。第２の選択信号ＳＢは、第１の入力データＤＡおよび第２の入力データＤＢのうちどちらを第１のラッチ回路６０９に保持するか指示する信号である。クロック信号ＣＫは、第１の論理回路６０１、第２の論理回路６０２、第３のトランスミッションゲート６０６、第１のラッチ回路６０９、スリーステートインバータ６１０、第２のラッチ回路６１１の動作タイミングを指示する信号である。 The selector-equipped flip-flop circuit 600 receives first input data DA, second input data DB, and a scan-in signal DC that is a scan test signal. The selector-equipped flip-flop circuit 600 further receives a first selection signal SA, a second selection signal SB, and a clock signal CK. The first selection signal SA is a signal for instructing which of the first input data DA and the second input data DB and the scan-in signal DC is held in the first latch circuit 609. The second selection signal SB is a signal for instructing which of the first input data DA and the second input data DB is held in the first latch circuit 609. The clock signal CK indicates the operation timing of the first logic circuit 601, the second logic circuit 602, the third transmission gate 606, the first latch circuit 609, the three-state inverter 610, and the second latch circuit 611. Signal.
　スリーステートインバータ６０３は、第１の選択信号ＳＡがＨレベルのときにスキャンイン信号ＤＣの相補信号を第３のトランスミッションゲート６０６に導通させ、第１の選択信号ＳＡがＬレベルのときにスキャンイン信号ＤＣの相補信号を第３のトランスミッションゲート６０６に非導通にさせる。第３のトランスミッションゲート６０６は、クロック信号ＣＫにより制御され、クロック信号ＣＫがＬレベルのとき導通状態となり、クロック信号ＣＫがＨレベルのとき非導通状態となる。つまり、選択信号ＳＡがＨレベルおよびクロック信号ＣＫがＬレベルのとき、スキャンイン信号ＤＣの相補信号は第１のラッチ回路６０９へと伝播する。 The three-state inverter 603 conducts a complementary signal of the scan-in signal DC to the third transmission gate 606 when the first selection signal SA is at the H level, and scan-in when the first selection signal SA is at the L level. A complementary signal of the signal DC is made non-conductive to the third transmission gate 606. The third transmission gate 606 is controlled by the clock signal CK, and becomes conductive when the clock signal CK is at L level and becomes non-conductive when the clock signal CK is at H level. That is, when the selection signal SA is at the H level and the clock signal CK is at the L level, the complementary signal of the scan-in signal DC is propagated to the first latch circuit 609.
　第１の論理回路６０１は、ＮＯＲ回路を有し、第２の論理回路６０２はＮＯＲ回路とインバータを有している。 The first logic circuit 601 has a NOR circuit, and the second logic circuit 602 has a NOR circuit and an inverter.
　第１の論理回路６０１は、第１の選択信号ＳＡ、第２の選択信号ＳＢおよびクロック信号ＣＫに基づいて、第１の制御信号ＣＡを生成する。生成された第１の制御信号ＣＡおよび第１の制御信号ＣＡの相補信号は、第１のトランスミッションゲート６０７を制御する。具体的には、第１の入力データＤＡは、インバータ６０４、第１のトランスミッションゲート６０７を介して第１のラッチ回路６０９に伝播される。このとき、第１のトランスミッションゲート６０７は、第１の制御信号ＣＡがＨレベルのときに第１の入力データＤＡを第１のラッチ回路６０９に導通させ、第１の制御信号ＣＡがＬレベルのときに第１の入力データＤＡを第１のラッチ回路６０９に非導通にさせる。 The first logic circuit 601 generates the first control signal CA based on the first selection signal SA, the second selection signal SB, and the clock signal CK. The generated first control signal CA and a complementary signal of the first control signal CA control the first transmission gate 607. Specifically, the first input data DA is propagated to the first latch circuit 609 via the inverter 604 and the first transmission gate 607. At this time, the first transmission gate 607 conducts the first input data DA to the first latch circuit 609 when the first control signal CA is at H level, and the first control signal CA is at L level. Sometimes the first input data DA is made non-conductive to the first latch circuit 609.
　第２の論理回路６０２は、第１の選択信号ＳＡ、第２の選択信号ＳＢおよびクロック信号ＣＫに基づいて、第２の制御信号ＣＢを生成する。生成された第２の制御信号ＣＢおよび第２の制御信号ＣＢの相補信号は、第２のトランスミッションゲート６０８を制御する。具体的には、第２の入力データＤＢは、インバータ６０５、第２のトランスミッションゲート６０８を介して第１のラッチ回路６０９に伝播される。このとき、第２のトランスミッションゲート６０８は、第２の制御信号ＣＢがＨレベルのときに第２の入力データＤＡを第１のラッチ回路６０９に導通させ、第２の制御信号ＣＢがＬレベルのときに第２の入力データＤＢを第１のラッチ回路６０９に非導通にさせる。 The second logic circuit 602 generates the second control signal CB based on the first selection signal SA, the second selection signal SB, and the clock signal CK. The generated second control signal CB and the complementary signal of the second control signal CB control the second transmission gate 608. Specifically, the second input data DB is propagated to the first latch circuit 609 via the inverter 605 and the second transmission gate 608. At this time, the second transmission gate 608 conducts the second input data DA to the first latch circuit 609 when the second control signal CB is at H level, and the second control signal CB is at L level. Sometimes the second input data DB is made non-conductive to the first latch circuit 609.
　図７は、第３の実施形態における真理値表を示す図である。詳細には、第１の選択信号ＳＡ、第２の選択信号ＳＢ、クロック信号ＣＫ、第１の制御信号ＣＡおよび第２の制御信号ＣＢの真理値表を図７に示している。 FIG. 7 is a diagram showing a truth table in the third embodiment. More specifically, FIG. 7 shows a truth table of the first selection signal SA, the second selection signal SB, the clock signal CK, the first control signal CA, and the second control signal CB.
　図７に示すように、第１の制御信号ＣＡは、第１の選択信号ＳＡ、第２の選択信号ＳＢ、クロック信号ＣＫが全てＬレベルであるときにＨレベルとなり、その他の場合はＬレベルとなる。第２の制御信号ＣＢは、第１の選択信号ＳＡおよびクロック信号ＣＫがＬレベルであり、かつ、第２の選択信号ＳＢがＨレベルのときにＨレベルとなり、その他の場合はＬレベルとなる。つまり、第１の選択信号ＳＡ、第２の選択信号ＳＢ、クロック信号ＣＫが全てＬレベルであるときに、第１の入力データＤＡの相補信号が第１のラッチ回路６０９に導通される。また、第１の選択信号ＳＡおよびクロック信号ＣＫがＬレベルであり、かつ、第２の選択信号ＳＢがＨレベルのときに第２の入力データＤＢの相補信号が第１のラッチ回路６０９に導通される。 As shown in FIG. 7, the first control signal CA is at the H level when the first selection signal SA, the second selection signal SB, and the clock signal CK are all at the L level, and otherwise at the L level. It becomes. The second control signal CB is at the H level when the first selection signal SA and the clock signal CK are at the L level and the second selection signal SB is at the H level, and is at the L level in other cases. . That is, when the first selection signal SA, the second selection signal SB, and the clock signal CK are all at the L level, the complementary signal of the first input data DA is conducted to the first latch circuit 609. Further, when the first selection signal SA and the clock signal CK are at the L level and the second selection signal SB is at the H level, the complementary signal of the second input data DB is conducted to the first latch circuit 609. Is done.
　第１のラッチ回路６０９に保持された第１の入力データＤＡの相補信号、第２の入力データＤＢの相補信号、スキャンイン信号ＤＣの相補信号は、次にクロック信号ＣＫがＨレベルになるとスリーステートインバータ６１０を介して、論理が反転されて第２のラッチ回路６１１に伝播される。更に、第１のラッチ回路６０９に伝播された第１の入力データＤＡ、第２の入力データＤＢ、スキャンイン信号ＤＣは、第２のラッチ回路６１１を介して論理が反転され、インバータ６１２を介して更に論理が反転される。つまり、最終的に、第１の入力データＤＡ、第２の入力データＤＢ、スキャンイン信号ＤＣは、出力データとしてセレクタ付フリップフロップ回路６００の出力端子Ｑから出力される。 The complementary signal of the first input data DA, the complementary signal of the second input data DB, and the complementary signal of the scan-in signal DC held in the first latch circuit 609 are three-timed when the clock signal CK becomes H level next time. Through the state inverter 610, the logic is inverted and propagated to the second latch circuit 611. Further, the logics of the first input data DA, the second input data DB, and the scan-in signal DC propagated to the first latch circuit 609 are inverted via the second latch circuit 611 and passed through the inverter 612. The logic is further inverted. That is, finally, the first input data DA, the second input data DB, and the scan-in signal DC are output from the output terminal Q of the flip-flop circuit with selector 600 as output data.
　このように、第３の実施形態では、セレクタ付フリップフロップ回路６００に設けられた第１のトランスミッションゲート６０７は、第１の選択信号ＳＡ、第２の選択信号ＳＢ、クロック信号ＣＫに基づいて第１の論理回路６０１により生成される第１の制御信号ＣＡにより制御される。そして、セレクタ付フリップフロップ回路６００に入力された第１の入力データＤＡは、第１のトランスミッションゲート６０７を介して、第１のラッチ回路６０９に伝播される。同様に、第２のトランスミッションゲート６０８は、第１の選択信号ＳＡと、第２の選択信号ＳＢと、クロック信号ＣＫとに基づいて生成される第２の制御信号ＣＢにより制御される。そして、セレクタ付フリップフロップ回路６００に入力された第２の入力データＤＢは、インバータ６０５、第２のトランスミッションゲート６０８を介して、第１のラッチ回路６０９に伝播される。 Thus, in the third embodiment, the first transmission gate 607 provided in the selector-equipped flip-flop circuit 600 is based on the first selection signal SA, the second selection signal SB, and the clock signal CK. It is controlled by a first control signal CA generated by one logic circuit 601. Then, the first input data DA input to the selector-equipped flip-flop circuit 600 is propagated to the first latch circuit 609 via the first transmission gate 607. Similarly, the second transmission gate 608 is controlled by a second control signal CB that is generated based on the first selection signal SA, the second selection signal SB, and the clock signal CK. Then, the second input data DB input to the selector-equipped flip-flop circuit 600 is propagated to the first latch circuit 609 via the inverter 605 and the second transmission gate 608.
　これにより、従来のように、選択信号により制御されるスイッチ回路と、クロック信号により制御されるスイッチ回路とが独立して存在し、それらを介して入力データがラッチ回路に伝播する場合と比較して、第１の入力データＤＡが第１のラッチ回路６０９に到達するまでの時間を短くすることができる。 As a result, the switch circuit controlled by the selection signal and the switch circuit controlled by the clock signal exist independently as compared to the conventional case where the input data is propagated to the latch circuit through them. Thus, the time until the first input data DA reaches the first latch circuit 609 can be shortened.
　第３の実施形態において、スキャンイン信号ＤＣが第１のラッチ回路６０９に伝播するまでにかかる時間を短くする必要性は低い。そのため、第１の選択信号ＳＡにより制御されるスリーステートインバータ６０３と、クロック信号ＣＫにより制御される第３のトランスミッションゲート６０６とを介して第１のラッチ回路６０９に伝播することとした。この構成により、第１の選択信号ＳＡおよびクロック信号ＣＫに基づいて新たな信号を生成するための論理回路が必要でなくなるため、セレクタ付フリップフロップ回路６００の小面積化を図ることができる。 In the third embodiment, it is not necessary to shorten the time taken for the scan-in signal DC to propagate to the first latch circuit 609. For this reason, the signal is transmitted to the first latch circuit 609 via the three-state inverter 603 controlled by the first selection signal SA and the third transmission gate 606 controlled by the clock signal CK. With this configuration, a logic circuit for generating a new signal based on the first selection signal SA and the clock signal CK is not necessary, so that the area of the flip-flop circuit 600 with a selector can be reduced.
　また、入力データがラッチに伝播するまでの時間を短くする必要がある場合は、選択信号とクロック信号とに基づいて生成される制御信号により制御されるスイッチ回路を介して入力データがラッチ回路に伝播するように回路を構成してもよい。また、入力データがラッチに伝播するまでの時間を短くする必要性が低い場合は、従来のように制御信号により制御されるスイッチ回路とクロック信号により制御されるスイッチ回路とを介してラッチ回路に伝播するように回路を構成することで、セレクタ付フリップフロップ回路の面積増加を抑えつつ、高速化を実現することができる。 When it is necessary to shorten the time until input data propagates to the latch, the input data is transferred to the latch circuit via a switch circuit controlled by a control signal generated based on the selection signal and the clock signal. The circuit may be configured to propagate. In addition, when it is not necessary to shorten the time until input data propagates to the latch, the switch circuit is controlled by the control signal and the switch circuit controlled by the clock signal as in the prior art. By configuring the circuit so as to propagate, it is possible to increase the speed while suppressing an increase in the area of the flip-flop circuit with selector.
　なお、第３の実施形態においては、第１ならびに第２の入力データＤＡ、ＤＢ、およびスキャンイン信号ＤＣの３つの信号のうち一つが第１のラッチ回路６０９に伝播するとしたが、選択の対象となる信号の数は４以上であっても良い。その場合には、３以上の複数の選択信号とクロック信号に基づき制御信号を生成することとなる。また、第３の実施形態では、第１の論理回路４０４はＮＯＲ回路を有し、第２の論理回路２０３はＮＯＲ回路を有するものとしたが、他の回路構成であってもよい。また、第３の実施形態では、スイッチ回路を第１のトランスミッションゲート６０７および第２のトランスミッションゲート６０８としたが、他の構成、たとえばＭＯＳトランジスタ、スリーステートインバータなどであってもよい。また、第１のラッチ回路６０９、第２のラッチ回路６１１は、第３の実施形態の構成に限定されない。また、スリーステートインバータ６１０は、ＰチャネルＭＯＳトランジスタ、トランスミッションゲートなどの構成であってもよい。 In the third embodiment, one of the three signals of the first and second input data DA and DB and the scan-in signal DC is propagated to the first latch circuit 609. The number of signals to be may be four or more. In that case, a control signal is generated based on a plurality of selection signals of three or more and a clock signal. In the third embodiment, the first logic circuit 404 includes a NOR circuit, and the second logic circuit 203 includes a NOR circuit. However, other circuit configurations may be used. In the third embodiment, the switch circuit is the first transmission gate 607 and the second transmission gate 608. However, other configurations such as a MOS transistor and a three-state inverter may be used. Further, the first latch circuit 609 and the second latch circuit 611 are not limited to the configuration of the third embodiment. Three-state inverter 610 may have a configuration such as a P-channel MOS transistor or a transmission gate.
　なお、本発明は、上記した実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲内で種々の改良、変形を行ってもよい。 The present invention is not limited to the above-described embodiment, and various improvements and modifications may be made without departing from the scope of the present invention.
　たとえば、上記した第１の実施形態では、外部セレクタから出力された出力データを第１の入力データＤＡとしているが、第１の入力データＤＡはその他のデバイス等から出力されたデータであってもよい。 For example, in the first embodiment described above, the output data output from the external selector is the first input data DA, but the first input data DA may be data output from other devices or the like. Good.
　また、上記した本発明にかかるフリップフロップ回路には、上記実施の形態における任意の構成要素を組み合わせて実現される別の実施の形態や、実施の形態に対して本発明の主旨を逸脱しない範囲で当業者が思いつく各種変形を施して得られる変形例や、本発明にかかるフリップフロップ回路を備えた各種装置なども本発明に含まれる。たとえば、本発明にかかるフリップフロップ回路を備えた半導体集積回路等も本発明に含まれる。 In addition, the flip-flop circuit according to the present invention described above includes another embodiment realized by combining arbitrary components in the above-described embodiment, and a range that does not depart from the gist of the present invention with respect to the embodiment. Modifications obtained by various modifications conceived by those skilled in the art and various devices including the flip-flop circuit according to the present invention are also included in the present invention. For example, a semiconductor integrated circuit including the flip-flop circuit according to the present invention is also included in the present invention.
　本発明は、高速な半導体集積回路に用いるフリップフロップ回路として有用である。 The present invention is useful as a flip-flop circuit used in a high-speed semiconductor integrated circuit.
　１００、２００、４００、６００　セレクタ付フリップフロップ回路（フリップフロップ回路）
　１０１　スイッチ回路
　１０２　論理回路
　１０３　ラッチ回路
　２０１、２０２、４０１　外部セレクタ
　２０４、４０４、６０１　第１の論理回路
　２０３、６０２　第２の論理回路
　２０５、４０５、６０７　第１のトランスミッションゲート（第１のスイッチ回路）
　２０６、４０６、６０８　第２のトランスミッションゲート（第２のスイッチ回路）
　２０７、４０７、６０９　第１のラッチ回路（ラッチ回路）
　２０８、６１０　スリーステートインバータ
　２０９、４０９、６１１　第２のラッチ回路
　４０２、６０３　スリーステートインバータ（第３のスイッチ回路）
　６０６　第３のトランスミッションゲート（第３のスイッチ回路）
　ＤＡ、ＤＢ、ＤＣ　入力データ
　ＣＡ　第１の制御信号
　ＣＢ　第２の制御信号
　ＳＡ、ＳＢ　選択信号 100, 200, 400, 600 Flip-flop circuit with selector (flip-flop circuit)
DESCRIPTION OF SYMBOLS 101 Switch circuit 102 Logic circuit 103 Latch circuit 201,202,401 External selector 204,404,601 1st logic circuit 203,602 2nd logic circuit 205,405,607 1st transmission gate (1st switch circuit )
206, 406, 608 Second transmission gate (second switch circuit)
207, 407, 609 First latch circuit (latch circuit)
208, 610 Three- state inverter 209, 409, 611 Second latch circuit 402, 603 Three-state inverter (third switch circuit)
606 Third transmission gate (third switch circuit)
DA, DB, DC input data CA first control signal CB second control signal SA, SB selection signal

Claims (16)

  1. 　選択信号、クロック信号および複数の入力データが入力され、前記複数の入力データのうちの１つを出力するフリップフロップ回路であって、
    　前記選択信号および前記クロック信号が入力され、前記選択信号および前記クロック信号に基づいて、第１の制御信号を生成する第１の論理回路と、
    　前記第１の制御信号により制御される第１のスイッチ回路と、
    　前記複数の入力データのうちの一の入力データを保持するラッチ回路とを有し、
    　前記複数の入力データのうちの一の入力データは、前記第１のスイッチ回路を介して前記ラッチ回路に伝播される
    フリップフロップ回路。     A flip-flop circuit that receives a selection signal, a clock signal, and a plurality of input data and outputs one of the plurality of input data,
    A first logic circuit that receives the selection signal and the clock signal and generates a first control signal based on the selection signal and the clock signal;
    A first switch circuit controlled by the first control signal;
    A latch circuit that holds one input data of the plurality of input data,
    A flip-flop circuit in which one input data of the plurality of input data is propagated to the latch circuit via the first switch circuit.
  2. 　前記第１の論理回路は、ＮＯＲ回路を含む
    請求項１に記載のフリップフロップ回路。     The flip-flop circuit according to claim 1, wherein the first logic circuit includes a NOR circuit.
  3. 　前記第１のスイッチ回路は、トランスミッションゲートである
    請求項２に記載のフリップフロップ回路。     The flip-flop circuit according to claim 2, wherein the first switch circuit is a transmission gate.
  4. 　前記選択信号および前記クロック信号が入力され、前記選択信号および前記クロック信号に基づいて、第２の制御信号を生成する第２の論理回路と、
    　前記第２の制御信号により制御される第２のスイッチ回路とを更に有し、
    　前記複数の入力データのうちの他の一の入力データは、前記第２のスイッチ回路を介して前記ラッチ回路に伝播される
    請求項１に記載のフリップフロップ回路。     A second logic circuit that receives the selection signal and the clock signal and generates a second control signal based on the selection signal and the clock signal;
    A second switch circuit controlled by the second control signal;
    2. The flip-flop circuit according to claim 1, wherein the other input data among the plurality of input data is propagated to the latch circuit via the second switch circuit.
  5. 　前記第１の論理回路および前記第２の論理回路は、それぞれＮＯＲ回路を含む
    請求項４に記載のフリップフロップ回路。     The flip-flop circuit according to claim 4, wherein each of the first logic circuit and the second logic circuit includes a NOR circuit.
  6. 　前記第１のスイッチ回路および前記第２のスイッチ回路は、それぞれトランスミッションゲートである
    請求項４に記載のフリップフロップ回路。     The flip-flop circuit according to claim 4, wherein each of the first switch circuit and the second switch circuit is a transmission gate.
  7. 　前記選択信号により制御される第３のスイッチ回路と、
    　前記クロック信号により制御される第４のスイッチ回路とを更に有し、
    　前記複数の入力データのうちの他の一の入力データは、前記第３のスイッチ回路と、前記第４のスイッチ回路とを介して前記ラッチ回路に伝播される
    請求項１に記載のフリップフロップ回路。     A third switch circuit controlled by the selection signal;
    A fourth switch circuit controlled by the clock signal;
    2. The flip-flop circuit according to claim 1, wherein the other input data of the plurality of input data is propagated to the latch circuit via the third switch circuit and the fourth switch circuit. .
  8. 　前記第４のスイッチ回路は、前記第３のスイッチ回路より後段に設置される
    請求項７に記載のフリップフロップ回路。     8. The flip-flop circuit according to claim 7, wherein the fourth switch circuit is disposed downstream of the third switch circuit.
  9. 　前記第１のスイッチ回路は、トランスミッションゲートである
    請求項７に記載のフリップフロップ回路。     The flip-flop circuit according to claim 7, wherein the first switch circuit is a transmission gate.
  10. 　前記第３のスイッチ回路は、スリーステートインバータである
    請求項７に記載のフリップフロップ回路。     The flip-flop circuit according to claim 7, wherein the third switch circuit is a three-state inverter.
  11. 　前記第４のスイッチ回路は、トランスミッションゲートである
    請求項７に記載のフリップフロップ回路。     The flip-flop circuit according to claim 7, wherein the fourth switch circuit is a transmission gate.
  12. 　複数の選択信号、クロック信号および複数の入力データが入力され、前記複数の入力データのうちの１つを出力するフリップフロップ回路であって、
    　前記複数の選択信号および前記クロック信号が入力され、前記複数の選択信号および前記クロック信号に基づいて、第１の制御信号を生成する第１の論理回路と、
    　前記複数の選択信号および前記クロック信号が入力され、前記複数の選択信号および前記クロック信号に基づいて、第２の制御信号を生成する第２の論理回路と、
    　前記第１の制御信号により制御される第１のスイッチ回路と、
    　前記第２の制御信号により制御される第２のスイッチ回路と、
    　前記複数の選択信号のうちの一の選択信号により制御される第３のスイッチ回路と、
    　前記クロック信号により制御される第４のスイッチ回路と、
    　前記複数の入力データのうちの一の入力データを保持するラッチ回路とを有し、
    　前記複数の入力データのうちの第１の入力データは、前記第１のスイッチ回路を介して前記ラッチ回路に伝播され、
    　前記複数の入力データのうちの第２の入力データは、前記第２のスイッチ回路を介して前記ラッチ回路に伝播され、
    　前記複数の入力データのうちの第３の入力データは、前記第３のスイッチ回路と、前記第４のスイッチ回路とを介して前記ラッチ回路に伝播される
    フリップフロップ回路。     A flip-flop circuit that receives a plurality of selection signals, a clock signal, and a plurality of input data and outputs one of the plurality of input data,
    A first logic circuit that receives the plurality of selection signals and the clock signal and generates a first control signal based on the plurality of selection signals and the clock signal;
    A second logic circuit that receives the plurality of selection signals and the clock signal and generates a second control signal based on the plurality of selection signals and the clock signal;
    A first switch circuit controlled by the first control signal;
    A second switch circuit controlled by the second control signal;
    A third switch circuit controlled by a selection signal of the plurality of selection signals;
    A fourth switch circuit controlled by the clock signal;
    A latch circuit that holds one input data of the plurality of input data,
    First input data of the plurality of input data is propagated to the latch circuit through the first switch circuit,
    Second input data of the plurality of input data is propagated to the latch circuit via the second switch circuit,
    A third input data of the plurality of input data is a flip-flop circuit that is propagated to the latch circuit via the third switch circuit and the fourth switch circuit.
  13. 　前記第４のスイッチ回路は、前記第３のスイッチ回路より後段に設置される
    請求項１２に記載のフリップフロップ回路。     The flip-flop circuit according to claim 12, wherein the fourth switch circuit is installed at a stage subsequent to the third switch circuit.
  14. 　前記第１の論理回路および前記第２の論理回路は、ＮＯＲ回路を含む
    請求項１２に記載のフリップフロップ回路。     The flip-flop circuit according to claim 12, wherein the first logic circuit and the second logic circuit include a NOR circuit.
  15. 　前記第３のスイッチ回路は、スリーステートインバータである
    請求項１２に記載のフリップフロップ回路。     The flip-flop circuit according to claim 12, wherein the third switch circuit is a three-state inverter.
  16. 　前記第４のスイッチ回路は、トランスミッションゲートである
    請求項１２に記載のフリップフロップ回路。     The flip-flop circuit according to claim 12, wherein the fourth switch circuit is a transmission gate.
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