WO2011089696A1 - 情報処理装置 - Google Patents

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clock
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core
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和哉 加藤
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Toyota Motor Corp
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    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • G06F1/10—Distribution of clock signals, e.g. skew

Definitions

  • the present invention relates to an information processing apparatus including a plurality of instruction execution means.
  • Patent Document 1 discloses an invention regarding an asymmetric multiprocessor in which a plurality of processor cores and a plurality of hardware accelerators are connected via a bus.
  • the unsymmetrical multiprocessors form a group that includes processor cores and hardware accelerators.
  • the non-target multiprocessor includes a clock delay generation unit that delays the supplied clock signal and arbitrarily shifts the clock phase between the groups at the entrance of each group. As a result, this non-target multiprocessor suppresses the peak current to prevent malfunction.
  • the asymmetric multiprocessor described in Patent Document 1 may not solve the problem of interference caused by different instruction execution means accessing the same memory at the same time. This is because only by shifting the clock phase between the groups, the memory access process may not be completed within a period corresponding to the shifted phase. As a result, while the memory access process by a certain group is being executed, access to the same memory may be started by another group, and the above-described interference may occur.
  • the present invention is intended to solve such a problem, and it is a main object of the present invention to provide an information processing apparatus that can reliably avoid memory access interference and can suppress power consumption and heat generation. To do.
  • one embodiment of the present invention provides: A plurality of instruction execution means; A memory accessed by the plurality of instruction execution means; An information processing apparatus comprising: The plurality of instruction execution means operate with a phase difference from other instruction execution means with reference to a reference clock, The frequency of the bus clock supplied to the bus connecting the plurality of instruction execution means and the memory is n times the frequency of the reference clock (n ⁇ 2), Information processing apparatus.
  • the plurality of instruction execution means operate with a phase difference from the other instruction execution means with reference to the reference clock, and are supplied to the bus connecting the plurality of instruction execution means and the memory. Since the frequency of the bus clock is n times the frequency of the reference clock (n ⁇ 2), one or more cycles of the bus clock are allocated during the execution period of each instruction execution unit, thereby reliably avoiding memory access interference. be able to.
  • the frequency of the reference clock used as the operation reference by the instruction execution means can be made relatively low, power consumption and heat generation can be suppressed.
  • the present invention it is possible to provide an information processing apparatus capable of reliably avoiding memory access interference and suppressing power consumption and heat generation.
  • the information processing apparatus 1 is configured as, for example, a multicore processor as exemplified below, but may be configured as an apparatus of another aspect including a plurality of instruction execution means such as a multiprocessor processing apparatus.
  • FIG. 1 is a main system configuration example of the information processing apparatus 1 according to the first embodiment of the present invention.
  • the information processing apparatus 1 includes a microcomputer 10 and a DRAM 50 as main components.
  • the CPU 20 encloses a plurality of cores 20 # 1 to 20 # 4 in a processor package, and these cores can execute processing in parallel and independently.
  • the cores 20 # 1 to 20 # 4 have an instruction decoder, a register, an arithmetic circuit, a cache memory, and the like, fetch a program (instruction) stored in a ROM (not shown) into a dedicated register, decode this, and execute it As a result, various processes can be performed.
  • the processing results of the cores 20 # 1 to 20 # 4 are stored in a register or the like and sent to the DRAM 50 as necessary.
  • the information processing apparatus 1 when the information processing apparatus 1 is mounted on a vehicle, the information processing apparatus 1 functions as an engine control apparatus that controls, for example, a multi-cylinder engine. In this case, each core takes charge of each cylinder, and executes a calculation for determining the ignition timing by an igniter attached to each cylinder.
  • the information processing apparatus 1 is not limited to this, and can function as a control apparatus that controls various in-vehicle devices. However, the information processing apparatus 1 is particularly suitable for an apparatus that repeatedly executes periodic processing, such as the engine control apparatus described above. Applies to
  • the microcomputer 10 and the DRAM 50 are connected by a data bus 60.
  • the DRAM 50 is, for example, a memory conforming to the standard of DDR3-SDRAM (Double-Data-Rate 3 Synchronous Dynamic Random Access Memory).
  • the frequency Fb of the bus clock supplied to the internal bus 40 and the data bus 60 is, for example, 800 [MHz].
  • the frequency Fs of the reference clock that is the operation reference of the cores 20 # 1 to 20 # 4 is, for example, 200 [MHz].
  • the frequency Fb of the bus clock is four times the frequency Fs of the reference clock and matches the number of cores.
  • the frequency ratio (Fb / Fs) is desirably the same as or larger than the number of cores accessing the DRAM 50.
  • the frequency ratio (Fb / Fs) is preferably 2 or more, and if the number of cores accessing the DRAM 50 is 8, the frequency ratio. (Fb / Fs) is desirably 8 or more.
  • the cores 20 # 1 to 20 # 4 operate in order with their phases shifted by 1 ⁇ 4 period with reference to the above-described reference clock.
  • the core 20 # 1 operates according to the reference clock
  • the core 20 # 1 operates with a quarter cycle delay of the reference clock
  • the core 20 # 3 operates with a 1/2 cycle delay of the reference clock
  • # 4 operates with a delay of 3/4 period of the reference clock. The reason why the cores 20 # 1 to 20 # 4 operate in order by shifting the phase by 1/4 period is based on a value obtained by dividing 1 by the number of cores (four).
  • the information processing apparatus 1 can take, for example, a configuration as shown in FIG. 2 as a configuration for supplying a clock.
  • FIG. 2 is a configuration example for clock supply in the information processing apparatus 1 according to the first embodiment of the present invention.
  • the information processing apparatus 1 includes, for example, a clock generator 70 that generates a reference clock having a frequency Fs, and phase offset units 72 # 2 to 72 # 4 for shifting the phases of clocks supplied to the cores 20 # 2 to 20 # 4. , And a frequency converter 80 that converts the reference clock of the frequency Fs into a frequency Fb that is four times as high as that to generate a bus clock.
  • phase offset units 72 # 2 to 72 # 4 may delay the reference clock signal by having signal lines with different wiring lengths, or may include a buffer or the like.
  • the clock generator 70 may generate a bus clock having the frequency Fb and convert it into a low-frequency reference clock having the frequency Fs by a frequency divider or the like.
  • the clock generator 70 may generate clocks other than the frequencies Fb and Fs, and both the reference clock and the bus clock may be generated by frequency conversion.
  • the device that generates the reference clock and the device that generates the bus clock may be separate.
  • FIG. 3 is a timing chart showing changes in the clock and bus clock supplied to each core in the information processing apparatus 1 according to the first embodiment of the present invention.
  • (1) shows the change of the clock supplied to the core 20 # 1
  • (2) shows the change of the clock supplied to the core 20 # 2
  • (3) shows the core 20 #.
  • 3 shows a change in the clock supplied to 3
  • (4) shows a change in the clock supplied to the core 20 # 4.
  • (5) shows the change of the bus clock.
  • the cores 20 # 1 to 20 # 4 operate sequentially with a phase shift of 1 ⁇ 4 period with reference to the reference clock.
  • a period corresponding to the phase difference coincides with one cycle of the bus clock.
  • the problem that interference occurs when different cores simultaneously access the DRAM 50 can be solved.
  • the core 20 # 1 executes a load instruction from the DRAM 50
  • the execution result is stored in an internal register or the like of the core 20 # 1 before the rise of the clock supplied to the core 20 # 2. Therefore, even if the core 20 # 2 subsequently executes the memory access instruction, the memory access instruction does not interfere with the load instruction by the core 20 # 1.
  • the number of cores and the ratio (Fb / Fs) of the frequency Fb of the bus clock to the frequency Fs of the reference clock are matched.
  • the rising edge of the clock supplied to each core coincides with the rising edge of the bus clock. Until the rise of the clock supplied to the core).
  • each core can execute a memory access instruction at the rising timing of the supplied clock.
  • the rising edge of the reference clock and the rising edge of the bus clock do not necessarily coincide with each other, and the bus clock may be steadily delayed slightly in consideration of a communication delay or the like.
  • the frequency ratio (Fb / Fs) is preferably equal to or larger than the number of cores accessing the DRAM 50” is as follows. Based on the desirability of assigning a bus clock of a period or more. When the DRAM controller 30 operates on both the rising and falling edges of the bus clock, the bus clock for two clocks is substantially allocated during the operation timing period of each core, and the execution of the memory access instruction Can be performed more reliably.
  • the information processing apparatus 1 it is possible to reliably avoid memory access interference. Further, the memory access instruction can be surely executed during the operation timing period of each core. Furthermore, since the frequency of the clock supplied to the CPU core is relatively low, power consumption and heat generation due to the operation of the CPU can be suppressed, and costs can be reduced.
  • FIG. 4 is a timing chart showing a state of task processing by a conventional single-core processor and a state in which the same task processing is executed by a conventional multi-core processor (4 cores).
  • FIG. 4 shows that a conventional single-core processor is triggered by the rising edge of the supplied clock, and task 1-1 ⁇ task 2 ⁇ task 3 ⁇ task 4 ⁇ task 1-2 ⁇ task 1-3 ⁇ task 1 -4 shows a state in which processing is executed in the order of -4.
  • a conventional single core processor requires 7 clocks for these processes.
  • the task 1-1, the task 1-2, the task 1-3, and the task 1-4 are complete because there is an orderly task, that is, the processing result of the previous task is used in the subsequent task. This task cannot be executed in parallel.
  • the second and lower stages in FIG. 4 show how the conventional multi-core processor performs distributed processing on the same task as the conventional single-core processor executes.
  • (1) shows a clock supplied to the core # 1, and tasks executed by the core # 1 triggered by the rise of each clock
  • the tasks executed by the core # 2 with each clock rising as a trigger are shown.
  • (3) shows the clock supplied to the core # 3 and the task executed by the core # 3 with each clock rising as a trigger.
  • (4) indicates a clock supplied to the core # 4 and a task executed by the core # 4 with the rise of each clock as a trigger.
  • FIG. 5 is a diagram illustrating a state in which the information processing apparatus 1 according to the present embodiment executes the same task as the task illustrated in FIG.
  • the information processing apparatus 1 of the present embodiment can execute the same task as the task requiring 4 clocks by the conventional multi-core processor shown in FIG. 4 in a few clocks. That is, the information processing apparatus 1 according to the present embodiment can realize a rapid parallel / distributed process.
  • the information processing apparatus 1 of the present embodiment described above it is possible to reliably avoid memory access interference and suppress power consumption and heat generation.
  • rapid parallel / distributed processing can be realized using a relatively low clock frequency.
  • the information processing apparatus 2 is configured as a multicore processor as illustrated in FIG. 1, for example, but may be configured as an apparatus of another aspect such as a multiprocessor processing apparatus.
  • the information processing apparatus 2 when the information processing apparatus 2 is mounted on a vehicle, the information processing apparatus 2 functions as an engine control apparatus that controls, for example, a multi-cylinder engine.
  • each core takes charge of each cylinder, and executes a calculation for determining the ignition timing by an igniter attached to each cylinder.
  • the information processing device 2 is not limited to this, and can function as a control device that controls various in-vehicle devices, but is particularly suitable for a device that repeatedly executes periodic processing, such as the engine control device described above. Applies to
  • the frequency Fb of the bus clock supplied to the internal bus 40 and the data bus 60 is, for example, 800 [MHz].
  • the frequency Fs of the reference clock serving as the operation reference for the cores 20 # 1 to 20 # 4 is, for example, 400 [MHz].
  • the frequency Fb of the bus clock in this embodiment is twice the frequency Fs of the reference clock, and is matched with 1 ⁇ 2 of the number of cores.
  • the frequency ratio (Fb / Fs) is equal to or larger than 1 ⁇ 2 of the number of cores accessing the DRAM 50.
  • the frequency ratio (Fb / Fs) is preferably 1 or more, and if the number of cores accessing the DRAM 50 is eight, the frequency ratio. (Fb / Fs) is desirably 4 or more.
  • the cores 20 # 1 to 20 # 4 operate sequentially with a phase shift of 1/8 period with the above-described reference clock as a reference.
  • the core 20 # 1 operates according to the reference clock
  • the core 20 # 1 operates with a delay of 1/8 cycle of the reference clock
  • the core 20 # 3 with a delay of 1/4 cycle of the reference clock.
  • the core 20 # 4 operates with a delay of 3/8 period of the reference clock.
  • the core 20 # 1 operates with a delay of 1/2 cycle of the reference clock
  • the core 20 # 1 operates with a delay of 5/8 cycle of the reference clock
  • the core 20 # 3 operates with 3 /
  • the core 20 # 4 operates with a delay of 4/8 cycles of the reference clock.
  • Each core repeats the above (1) and (2) alternately.
  • the reason why the cores 20 # 1 to 20 # 4 operate sequentially with a phase shift of 1/8 period is based on a value obtained by dividing 1 by twice (8) the number of cores (4).
  • the frequency conversion unit 80 converts the reference clock having the frequency Fs to the doubled frequency Fb to generate a bus clock.
  • FIG. 6 is a timing chart showing changes in the clock and bus clock supplied to each core in the information processing apparatus 2 according to the second embodiment of the present invention.
  • (1) shows the change of the clock supplied to the core 20 # 1
  • (2) shows the change of the clock supplied to the core 20 # 2
  • (3) shows the core 20 #.
  • 3 shows a change in the clock supplied to 3
  • (4) shows a change in the clock supplied to the core 20 # 4.
  • (5) shows the change of the bus clock.
  • the cores 20 # 1 to 20 # 4 operate sequentially with a phase shift of 1 ⁇ 4 period with reference to the reference clock.
  • a period corresponding to the phase difference coincides with a half cycle of the bus clock.
  • the DRAM controller 30 operates at both rising and falling edges of the bus clock.
  • a bus clock of substantially one clock is allocated during the operation timing period of each core.
  • the problem that interference occurs when different cores simultaneously access the DRAM 50 can be solved.
  • the core 20 # 1 executes a load instruction from the DRAM 50
  • the execution result is stored in an internal register or the like of the core 20 # 1 before the rise of the clock supplied to the core 20 # 2. Therefore, even if the core 20 # 2 subsequently executes the memory access instruction, the memory access instruction does not interfere with the load instruction by the core 20 # 1.
  • each core can execute a memory access instruction at the rise timing of the supplied clock.
  • the ratio of the frequencies (Fb / Fs) is preferably equal to or larger than 1 ⁇ 2 of the number of cores accessing the DRAM 50” is the operation timing period of each core as described above. It is based on the need to allocate a bus clock of more than half a cycle.
  • the information processing apparatus 2 it is possible to reliably avoid memory access interference. Further, the memory access instruction can be surely executed during the operation timing period of each core. Furthermore, since the frequency of the clock supplied to the CPU core is relatively low, power consumption and heat generation due to the operation of the CPU can be suppressed, and costs can be reduced. Compared with the first embodiment, it is possible to realize higher-speed processing when it is assumed that the bus clock frequency is the same.
  • rapid parallel / distributed processing can be realized using a relatively low clock frequency.
  • a clock whose phase is shifted from the reference clock is supplied to each core, but the same clock may be supplied to each core so that only the operation timing is shifted inside the core.
  • Information processing device 10 Microcomputer 20 CPU 20 # 1, 20 # 2, 20 # 3, 20 # 4 Core 30 DRAM controller 40 Internal bus 50 DRAM 60 data bus 70 clock generator 72 # 2-72 # 4 phase offset unit 72 80 Frequency converter

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Abstract

　複数の命令実行手段と、該複数の命令実行手段によりアクセスされるメモリと、を備える情報処理装置であって、前記複数の命令実行手段は、基準クロックを基準として他の命令実行手段と位相差をもって動作し、前記複数の命令実行手段と前記メモリとを接続するバスに供給されるバスクロックの周波数は、前記基準クロックの周波数のｎ倍である（ｎ≧２）ことを特徴とする、情報処理装置。

Description

情報処理装置
　本発明は、複数の命令実行手段を備える情報処理装置に関する。
　近年、マルチプロセッサ処理装置やマルチコア・プロセッサのように、命令実行手段を複数個備える情報処理装置が普及している。
　こうした命令実行手段を複数個備える情報処理装置では、異なる命令実行手段が同一のメモリを使用する場合、異なる命令実行手段が同一のメモリに同時にアクセスすることにより干渉が生じ、処理の遅延や混乱が発生しうるという課題がある。
　特許文献１では、複数のプロセッサコアと複数のハードウエアアクセラレータがバスを介して接続された非対照マルチプロセッサについての発明が開示されている。この非対照マルチプロセッサは、プロセッサコアとハードウエアアクセラレータを含むグループを形成している。そして、この非対象マルチプロセッサは、各グループの入口部に、供給されるクロック信号を遅延して各グループ間のクロック位相を任意にずらすクロック遅延生成部を備えている。これによって、この非対象マルチプロセッサは、ピーク電流を抑制して誤作動の防止を図っている。
特開２００７－３２８４６１号公報
　しかしながら、上記特許文献１に記載の非対照マルチプロセッサでは、異なる命令実行手段が同一のメモリに同時にアクセスすることにより干渉が生じるという課題を解決できない場合がある。各グループ間のクロック位相をずらしただけでは、当該ずらした位相に相当する期間内にメモリアクセス処理が終了しない場合があるからである。この結果、あるグループによるメモリアクセス処理が実行されている間に、他のグループによって同一のメモリにアクセスが開始される場合が生じ、前述のような干渉が生じてしまう可能性がある。
　本発明はこのような課題を解決するためのものであり、メモリアクセスの干渉を確実に回避すると共に、電力消費や発熱を抑制することが可能な情報処理装置を提供することを、主たる目的とする。
　上記目的を達成するための本発明の一態様は、
　複数の命令実行手段と、
　該複数の命令実行手段によりアクセスされるメモリと、
　を備える情報処理装置であって、
　前記複数の命令実行手段は、基準クロックを基準として他の命令実行手段と位相差をもって動作し、
　前記複数の命令実行手段と前記メモリとを接続するバスに供給されるバスクロックの周波数は、前記基準クロックの周波数のｎ倍である（ｎ≧２）ことを特徴とする、
　情報処理装置である。
　この本発明の一態様によれば、複数の命令実行手段は、基準クロックを基準として他の命令実行手段と位相差をもって動作し、複数の命令実行手段とメモリとを接続するバスに供給されるバスクロックの周波数は、基準クロックの周波数のｎ倍である（ｎ≧２）ため、各命令実行手段の実行期間中にバスクロックの一周期以上が割り当てられ、メモリアクセスの干渉を確実に回避することができる。
　また、命令実行手段が動作基準とする基準クロックの周波数を比較的低くすることができるため、電力消費や発熱を抑制することができる。
　本発明によれば、メモリアクセスの干渉を確実に回避すると共に、電力消費や発熱を抑制することが可能な情報処理装置を提供することができる。
本発明の第１実施例に係る情報処理装置１の主要なシステム構成例である。 本発明の第１実施例に係る情報処理装置１におけるクロック供給のための構成例である。 本発明の第１実施例に係る情報処理装置１における、各コアに供給されるクロック、及びバスクロックの変化を示すタイミングチャートである。 従来のシングルコア・プロセッサによるタスク処理の様子、及び従来のマルチコア・プロセッサ（４コア）により同じタスク処理が実行される様子を示したタイミングチャートである。 図４で例示したタスクと同一のタスクを本実施例の情報処理装置１が実行する様子を示す図である。 本発明の第２実施例に係る情報処理装置２における、各コアに供給されるクロック、及びバスクロックの変化を示すタイミングチャートである。
　以下、本発明を実施するための形態について、添付図面を参照しながら実施例を挙げて説明する。
　＜第１実施例＞
　以下、図面を参照し、本発明の第１実施例に係る情報処理装置１について説明する。情報処理装置１は、例えば以下に例示するようなマルチコア・プロセッサとして構成されるが、マルチプロセッサ処理装置等、命令実行手段を複数個備える他の態様の装置として構成されてもよい。
　図１は、本発明の第１実施例に係る情報処理装置１の主要なシステム構成例である。情報処理装置１は、主要な構成として、マイコン１０と、ＤＲＡＭ５０と、を備える。
　マイコン１０の内部では、ＣＰＵ２０とＤＲＡＭコントローラ３０が内部バス４０で接続されている。ＣＰＵ２０は、プロセッサ・パッケージ内に複数のコア２０＃１～コア２０＃４を封入しており、これらのコアによって並行・独立して処理を実行可能となっている。
　コア２０＃１～２０＃４は、命令デコーダ、レジスタ、演算回路、キャッシュメモリ等を有し、図示しないＲＯＭに格納されたプログラム（命令）を専用レジスタにフェッチし、これをデコードして実行することにより、種々の処理を行なうことができる。コア２０＃１～コア２０＃４の処理結果は、レジスタ等に格納される他、必要に応じてＤＲＡＭ５０に送出される。
　ここで、情報処理装置１が車両に搭載される場合、情報処理装置１は、例えば多気筒エンジンの制御を行うエンジン制御装置として機能する。この場合、各コアは、各気筒をそれぞれ担当し、各気筒に取り付けられたイグナイターによる点火時期を決定するための演算を実行する。これに限らず、情報処理装置１は種々の車載機器を制御する制御装置として機能することが可能であるが、特に、上記のエンジン制御装置のように周期的な処理を繰り返し実行する装置に好適に適用される。
　マイコン１０とＤＲＡＭ５０は、データバス６０で接続されている。ＤＲＡＭ５０は、例えばＤＤＲ３－ＳＤＲＡＭ（Double-Data-Rate3 Synchronous Dynamic Random Access Memory）の規格に準じたメモリである。
　内部バス４０及びデータバス６０に供給されるバスクロックの周波数Ｆｂは、例えば８００［ＭＨｚ］である。そして、コア２０＃１～コア２０＃４の動作基準となる基準クロックの周波数Ｆｓは、例えば２００［ＭＨｚ］である。
　本実施例におけるバスクロックの周波数Ｆｂは、基準クロックの周波数Ｆｓの４倍であり、コアの個数と合致させている。このように、周波数の比率（Ｆｂ／Ｆｓ）は、ＤＲＡＭ５０にアクセスするコアの個数と同じか、それよりも大きいことが望ましい。例えば、ＤＲＡＭ５０にアクセスするコアの個数が２個であれば、周波数の比率（Ｆｂ／Ｆｓ）は２以上であることが望ましく、ＤＲＡＭ５０にアクセスするコアの個数が８個であれば、周波数の比率（Ｆｂ／Ｆｓ）は８以上であることが望ましい。
　なお、２００［ＭＨｚ］や８００［ＭＨｚ］といった数値はあくまで一例であり、本発明はこれらの数値に何ら限定されるものではない。
　一方、コア２０＃１～２０＃４は、前述の基準クロックを基準として、１／４周期ずつ位相をずらして順に動作する。例えば、コア２０＃１は基準クロック通りに動作し、コア２０＃１は基準クロックの１／４周期遅れで動作し、コア２０＃３は基準クロックの１／２周期遅れで動作し、コア２０＃４は基準クロックの３／４周期遅れで動作する。コア２０＃１～２０＃４が１／４周期ずつ位相をずらして順に動作するのは、コアの個数（４個）で１を除した値に基づいている。
　情報処理装置１は、クロック供給のための構成として、例えば図２のような構成をとり得る。図２は、本発明の第１実施例に係る情報処理装置１におけるクロック供給のための構成例である。情報処理装置１は、例えば周波数Ｆｓの基準クロックを発生させるクロックジェネレータ７０と、コア２０＃２～コア２０＃４に供給するクロックの位相をずらすための位相オフセット部７２＃２～７２＃４と、周波数Ｆｓの基準クロックを４倍の周波数Ｆｂに変換してバスクロックを生成する周波数変換部８０と、を備える。
　位相オフセット回路の具体的態様については種々のものが知られている。位相オフセット部７２＃２～７２＃４は、例えば、配線長の異なる信号線を有することによって基準クロック信号を遅延させるものであってもよいし、バッファ等を備えるものであってもよい。
　なお、上記の構成に換えて、クロックジェネレータ７０が周波数Ｆｂのバスクロックを生成し、これを分周器等によって周波数Ｆｓの低周波な基準クロックに変換する構成であってもよい。また、クロックジェネレータ７０が周波数Ｆｂ、Ｆｓ以外のクロックを生成し、基準クロックとバスクロックの双方が周波数変換によって生成されるものであってもよい。また、基準クロックを生成する機器とバスクロックを生成する機器は別体であっても構わない。
　係る構成によって、以下のような動作が実現される。図３は、本発明の第１実施例に係る情報処理装置１における、各コアに供給されるクロック、及びバスクロックの変化を示すタイミングチャートである。図中、（１）はコア２０＃１に供給されるクロックの変化を示しており、（２）はコア２０＃２に供給されるクロックの変化を示しており、（３）はコア２０＃３に供給されるクロックの変化を示しており、（４）はコア２０＃４に供給されるクロックの変化を示している。また、図中、（５）はバスクロックの変化を示している。
　図示するように、コア２０＃１～２０＃４は、基準クロックを基準として、１／４周期ずつ位相をずらして順に動作する。そして、その位相差に相当する期間は、バスクロックの一周期に一致している。
　この結果、異なるコアがＤＲＡＭ５０に同時にアクセスすることにより干渉が生じるという課題を解決することができる。例えばコア２０＃１がＤＲＡＭ５０からのロード命令を実行した場合、その実行結果はコア２０＃２に供給されるクロックの立ち上がり前に、コア２０＃１の内部レジスタ等に格納されることになる。従って、続いてコア２０＃２がメモリアクセス命令を実行したとしても、当該メモリアクセス命令はコア２０＃１によるロード命令とは干渉しない。
　また、本発明の第１実施例に係る情報処理装置１では、コアの個数と、バスクロックの周波数Ｆｂと基準クロックの周波数Ｆｓの比率（Ｆｂ／Ｆｓ）を一致させている。この結果、各コアに供給されるクロックの立ち上がりと、バスクロックの立ち上がりが一致することになり、バスクロックの一周期が必ず各コアの動作期間（自コアに供給されるクロックの立ち上がりから次のコアに供給されるクロックの立ち上がりまで）に割り当てられることになる。
　従って、各コアは、供給されたクロックの立ち上がりのタイミングでメモリアクセス命令を実行することが可能となる。なお、基準クロックの立ち上がりとバスクロックの立ち上がりを必ずしも完全に一致させる必要はなく、通信遅延等を考慮してバスクロックを定常的に若干遅らせる等してもよい。
　前述の、「周波数の比率（Ｆｂ／Ｆｓ）は、ＤＲＡＭ５０にアクセスするコアの個数と同じか、それよりも大きいことが望ましい」なる記載は、このように各コアの動作タイミング期間中に、一周期以上のバスクロックを割り当てるこが望ましいことに基づく。なお、ＤＲＡＭコントローラ３０がバスクロックの立ち上がり及び立ち下がりの双方で動作する場合、各コアの動作タイミング期間中に、実質的に２クロック分のバスクロックが割り当てられることになり、メモリアクセス命令の実行をより確実に行うことができる。
　この結果、本発明の第１実施例に係る情報処理装置１では、メモリアクセスの干渉を確実に回避することができる。また、各コアの動作タイミング期間中において、メモリアクセス命令を確実に実行することができる。更に、ＣＰＵコアに供給されるクロックの周波数を比較的低くするため、ＣＰＵの動作による電力消費や発熱を抑制し、コストを低減することもできる。
　ここで、従来のマルチコア装置との比較について述べる。図４は、従来のシングルコア・プロセッサによるタスク処理の様子、及び従来のマルチコア・プロセッサ（４コア）により同じタスク処理が実行される様子を示したタイミングチャートである。
　図４の上段は、従来のシングルコア・プロセッサが、供給されたクロックの立ち上がりをトリガーとして、タスク１－１→タスク２→タスク３→タスク４→タスク１－２→タスク１－３→タスク１－４の順に処理を実行する様子を示している。従来のシングルコア・プロセッサでは、これらの処理に７クロックを要している。ここで、タスク１－１、タスク１－２、タスク１－３、タスク１－４は、順序性の存在するタスク、すなわち先のタスクの処理結果を後のタスクで用いる等の理由により、完全に並行しては実行できないタスクである。
　また、図４の二段目以下は、従来のマルチコア・プロセッサが、上記従来のシングルコア・プロセッサが実行するのと同一のタスクを分散処理する様子を示している。図中、（１）はコア＃１に供給されるクロックと、各クロックの立ち上がりをトリガーとしてコア＃１により実行されるタスクを示しており、（２）はコア＃２に供給されるクロックと、各クロックの立ち上がりをトリガーとしてコア＃２により実行されるタスクを示しており、（３）はコア＃３に供給されるクロックと、各クロックの立ち上がりをトリガーとしてコア＃３により実行されるタスクを示しており、（４）はコア＃４に供給されるクロックと、各クロックの立ち上がりをトリガーとしてコア＃４により実行されるタスクを示している。
　上記のように、タスク１－１、タスク１－２、タスク１－３、タスク１－４には順序性が存在するため、従来のマルチコア・プロセッサでは、例えばコア＃１のみにこれらを実行させる必要がある。この結果、処理の分散が不十分となり、図４の例では全ての処理を終了するのに４クロックを要することになる。
　これに対し、［背景技術］において例示した特許文献１に記載の装置では、各グループ間のクロック位相をずらしているため、順序性の存在するタスクを並列することが可能とも考えられる。しかしながら、当該ずらした位相に相当する期間内にメモリアクセス処理が終了しない場合があり、メモリアクセス命令が干渉して処理の遅延や混乱が生じる可能性がある。
　この点、本実施例の情報処理装置１では、バスクロックの一周期が必ず各コアの動作期間に割り当てられることになるため、メモリアクセス命令の干渉を回避しつつ分散処理を実現することができる。図５は、図４で例示したタスクと同一のタスクを本実施例の情報処理装置１が実行する様子を示す図である。図示するように、本実施例の情報処理装置１は、図４に示した従来のマルチコア・プロセッサが４クロックを要したタスクと同一のタスクを、２クロック少々で実行することができる。すなわち、本実施例の情報処理装置１は、迅速な並行・分散処理を実現することができる。
　以上説明した本実施例の情報処理装置１によれば、メモリアクセスの干渉を確実に回避すると共に、電力消費や発熱を抑制することができる。
　また、比較的低いクロック周波数を用いて、迅速な並行・分散処理を実現することができる。
　更に、各コアに供給されるクロックの位相をずらすことにより、突入電流の増加を抑制することができ、電力消費やノイズを低減することができる。
　＜第２実施例＞
　以下、図面を参照し、本発明の第２実施例に係る情報処理装置２について説明する。情報処理装置２は、例えば図１に示したようなマルチコア・プロセッサとして構成されるが、マルチプロセッサ処理装置等、他の態様の装置として構成されてもよい。
　本発明の第２実施例に係る情報処理装置２の主要なシステム構成例については、第１実施例と共通するため、図１を参照することとして詳細な説明を省略する。
　第１実施例と同様、情報処理装置２が車両に搭載される場合、情報処理装置２は、例えば多気筒エンジンの制御を行うエンジン制御装置として機能する。この場合、各コアは、各気筒をそれぞれ担当し、各気筒に取り付けられたイグナイターによる点火時期を決定するための演算を実行する。これに限らず、情報処理装置２は種々の車載機器を制御する制御装置として機能することが可能であるが、特に、上記のエンジン制御装置のように周期的な処理を繰り返し実行する装置に好適に適用される。
　本実施例において、内部バス４０及びデータバス６０に供給されるバスクロックの周波数Ｆｂは、例えば８００［ＭＨｚ］である。そして、コア２０＃１～コア２０＃４の動作基準となる基準クロックの周波数Ｆｓは、例えば４００［ＭＨｚ］である。
　本実施例におけるバスクロックの周波数Ｆｂは、基準クロックの周波数Ｆｓの２倍であり、コアの個数の１／２と合致させている。このように、周波数の比率（Ｆｂ／Ｆｓ）は、ＤＲＡＭ５０にアクセスするコアの個数の１／２と同じか、それよりも大きいことが望ましい。例えば、ＤＲＡＭ５０にアクセスするコアの個数が２個であれば、周波数の比率（Ｆｂ／Ｆｓ）は１以上であることが望ましく、ＤＲＡＭ５０にアクセスするコアの個数が８個であれば、周波数の比率（Ｆｂ／Ｆｓ）は４以上であることが望ましい。
　なお、４００［ＭＨｚ］や８００［ＭＨｚ］といった数値はあくまで一例であり、本発明はこれらの数値に何ら限定されるものではない。
　一方、コア２０＃１～２０＃４は、前述の基準クロックを基準として、１／８周期ずつ位相をずらして順に動作する。例えば、（１）まず、コア２０＃１は基準クロック通りに動作し、コア２０＃１は基準クロックの１／８周期遅れで動作し、コア２０＃３は基準クロックの１／４周期遅れで動作し、コア２０＃４は基準クロックの３／８周期遅れで動作する。次に、（２）コア２０＃１は基準クロックの１／２周期遅れで動作し、コア２０＃１は基準クロックの５／８周期遅れで動作し、コア２０＃３は基準クロックの３／４周期遅れで動作し、コア２０＃４は基準クロックの７／８周期遅れで動作する。各コアは、上記（１）、（２）を交互に繰り返す。コア２０＃１～２０＃４が１／８周期ずつ位相をずらして順に動作するのは、コアの個数（４個）の２倍（８）で１を除した値に基づいている。
　情報処理装置２における、クロック供給のための構成は、第１実施例と同様でよいため、図２等を参照することとして詳細な説明を省略する。周波数変換部８０は、周波数Ｆｓの基準クロックを２倍の周波数Ｆｂに変換してバスクロックを生成する。
　係る構成によって、以下のような動作が実現される。図６は、本発明の第２実施例に係る情報処理装置２における、各コアに供給されるクロック、及びバスクロックの変化を示すタイミングチャートである。図中、（１）はコア２０＃１に供給されるクロックの変化を示しており、（２）はコア２０＃２に供給されるクロックの変化を示しており、（３）はコア２０＃３に供給されるクロックの変化を示しており、（４）はコア２０＃４に供給されるクロックの変化を示している。また、図中、（５）はバスクロックの変化を示している。
　図示するように、コア２０＃１～２０＃４は、基準クロックを基準として、１／４周期ずつ位相をずらして順に動作する。そして、その位相差に相当する期間は、バスクロックの半周期に一致している。本実施例において、ＤＲＡＭコントローラ３０は、バスクロックの立ち上がり及び立ち下がりの双方で動作する。この結果、各コアの動作タイミング期間中に、実質的に１クロック分のバスクロックが割り当てられることになる。
　従って、異なるコアがＤＲＡＭ５０に同時にアクセスすることにより干渉が生じるという課題を解決することができる。例えばコア２０＃１がＤＲＡＭ５０からのロード命令を実行した場合、その実行結果はコア２０＃２に供給されるクロックの立ち上がり前に、コア２０＃１の内部レジスタ等に格納されることになる。従って、続いてコア２０＃２がメモリアクセス命令を実行したとしても、当該メモリアクセス命令はコア２０＃１によるロード命令とは干渉しない。
　また、本発明の第２実施例に係る情報処理装置２では、コアの個数の１／２と、バスクロックの周波数Ｆｂと基準クロックの周波数Ｆｓの比率（Ｆｂ／Ｆｓ）を一致させている。この結果、各コアに供給されるクロックの立ち上がりと、バスクロックの立ち上がり又は立ち下がりが一致することになり、バスクロックの半周期が必ず各コアの動作期間に割り当てられることになる。
　本実施例におけるＤＲＡＭコントローラ３０は、バスクロックの立ち上がり及び立ち下がりの双方で動作するため、各コアは、供給されたクロックの立ち上がりのタイミングでメモリアクセス命令を実行することが可能となる。
　前述の、「周波数の比率（Ｆｂ／Ｆｓ）は、ＤＲＡＭ５０にアクセスするコアの個数の１／２と同じか、それよりも大きいことが望ましい」なる記載は、このように各コアの動作タイミング期間中に、半周期以上のバスクロックを割り当てる必要があることに基づく。
　この結果、本発明の第２実施例に係る情報処理装置２では、メモリアクセスの干渉を確実に回避することができる。また、各コアの動作タイミング期間中において、メモリアクセス命令を確実に実行することができる。更に、ＣＰＵコアに供給されるクロックの周波数を比較的低くするため、ＣＰＵの動作による電力消費や発熱を抑制し、コストを低減することもできる。なお、第１実施例と比較すると、バスクロックの周波数が同じであると仮定した場合に、より高速な処理を実現することが可能である。
　図４及び図５によって説明した従来のマルチコア装置との比較については、第１実施例と同様であるため、説明を省略する。
　以上説明した本実施例の情報処理装置２によれば、メモリアクセスの干渉を確実に回避すると共に、電力消費や発熱を抑制することができる。
　また、比較的低いクロック周波数を用いて、迅速な並行・分散処理を実現することができる。
　更に、各コアに供給されるクロックの位相をずらすことにより、突入電流の増加を抑制することができ、電力消費やノイズを低減することができる。
　以上、本発明を実施するための最良の形態について実施例を用いて説明したが、本発明はこうした実施例に何等限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々の変形及び置換を加えることができる。
　例えば、基準クロックから位相のずれたクロックを各コアに供給するものとしたが、各コアに同一のクロックを供給し、コアの内部において動作タイミングのみをずらす構成でもよい。
　１、２　情報処理装置
　１０　　マイコン
　２０　　ＣＰＵ
　２０＃１、２０＃２、２０＃３、２０＃４　コア
　３０　　ＤＲＡＭコントローラ
　４０　　内部バス
　５０　　ＤＲＡＭ
　６０　　データバス
　７０　　クロックジェネレータ
　７２＃２～７２＃４　位相オフセット部７２
　８０　　周波数変換部

Claims (8)

  1. 　複数の命令実行手段と、
    　該複数の命令実行手段によりアクセスされるメモリと、
    　を備える情報処理装置であって、
    　前記複数の命令実行手段は、基準クロックを基準として他の命令実行手段と位相差をもって動作し、
    　前記複数の命令実行手段と前記メモリとを接続するバスに供給されるバスクロックの周波数は、前記基準クロックの周波数のｎ倍である（ｎ≧２）ことを特徴とする、
    　情報処理装置。
  2. 　請求項１に記載の情報処理装置であって、
    　前記バスクロックの周期は、前記位相差に相当する期間と等しい、又は前記位相差に相当する期間に比して小さいことを特徴とする、情報処理装置。
  3. 　請求項１に記載の情報処理装置であって、
    　前記ｎは、前記同一のメモリにアクセスする複数の命令実行手段の個数以上の値である、情報処理装置。
  4. 　請求項３に記載の情報処理装置であって、
    　前記複数の命令実行手段は、前記基準クロックを基準として１／ｎ周期ずつ位相をずらして順に動作することを特徴とする、情報処理装置。
  5. 　複数の命令実行手段と、
    　該複数の命令実行手段によりアクセスされるメモリと、
    　を備える情報処理装置であって、
    　前記複数の命令実行手段は、基準クロックを基準として他の命令実行手段と位相差をもって動作し、
    　前記複数の命令実行手段と前記メモリとを接続するバスに供給されるバスクロックの周波数は、前記基準クロックの周波数のｎ倍であり（ｎ≧１）、且つ、該バスクロックの１／２周期は、前記位相差に相当する期間と等しい、又は前記位相差に相当する期間に比して小さいことを特徴とする、
    　情報処理装置。
  6. 　請求項５に記載の情報処理装置であって、
    　前記ｎは、前記同一のメモリにアクセスする複数の命令実行手段の個数の１／２以上の値である、情報処理装置。
  7. 　請求項６に記載の情報処理装置であって、
    　前記複数の命令実行手段は、前記基準クロックを基準として１／ｎ周期ずつ位相をずらして順に動作し、
    　前記複数の命令実行手段と前記メモリとを接続するバスを制御する制御手段は、バスクロックの立ち上がり及び立ち下がりの双方で動作することを特徴とする、情報処理装置。
  8. 　車両に搭載され、車載機器の制御のための情報処理を実行する、請求項１ないし７のいずれか１項に記載の情報処理装置。
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* Cited by examiner, † Cited by third party
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JPS58149555A (ja) * 1982-02-27 1983-09-05 Fujitsu Ltd 並列処理装置
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JPH05101207A (ja) * 1991-10-09 1993-04-23 Matsushita Electric Ind Co Ltd Ｓｉｍｄ型プロセツサ

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