WO2010139546A1 - Semiconductor structural element and method for the production thereof - Google Patents

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WO2010139546A1
WO2010139546A1 PCT/EP2010/056690 EP2010056690W WO2010139546A1 WO 2010139546 A1 WO2010139546 A1 WO 2010139546A1 EP 2010056690 W EP2010056690 W EP 2010056690W WO 2010139546 A1 WO2010139546 A1 WO 2010139546A1
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substrate
nanowire
trench
semiconductor
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Vadim Lebedev
Volker Cimalla
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Fraunhofer Gesellschaft zur Förderung der angewandten Forschung e.V.
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    • H01L29/2003—Nitride compounds

Definitions

  • the invention relates to a method for producing a semiconductor component in which a one-dimensional electron gas can be formed, comprising the following steps: providing a substrate having a first surface; Depositing a masking layer having a first surface and a second surface, wherein the second surface of the masking layer is disposed on the first surface of the substrate; Introducing at least one trench into the masking layer; Introducing a semiconductor material into the at least one trench and removing the first masking layer. Furthermore, the invention relates to a semiconductor device produced by this method.
  • Semiconductor devices of the type mentioned in the introduction may in some embodiments contain field effect transistors, optical waveguides and / or nanoelectromechanical systems.
  • This known semiconductor device has the disadvantage that the semiconductor material is composed of a plurality of crystallites with intervening grain boundaries.
  • the grain boundaries form unwanted impurities which impede the charge carrier transport within the semiconductor material and / or form centers for the recombination of non-equilibrium charge carriers. The performance of these known semiconductor devices is therefore reduced.
  • the object of the invention is therefore to provide low-dimensional semiconductor structures, in particular nanowires, which have a lower electrical resistance and / or an increased charge carrier mobility and / or an increased lifetime of the charge carriers. Furthermore, the invention is based on the object to provide a nanowire which can be used for applications in power and / or high-frequency electronics and / or high-temperature electronics. Furthermore, a nanowire is to be provided, which can be integrated together with conventional components on a planar-structured substrate.
  • a method for producing a semiconductor component which has at least one partial region in which a one-dimensional electron gas can be formed, which comprises the following steps: providing a substrate having a first surface; Depositing at least one masking layer having a first surface and a second surface, wherein the second surface of the masking layer is disposed on the first surface of the substrate; Introducing at least one trench into the masking layer which extends to the first surface of the substrate; Introducing a semiconductor material into the at least one trench which is a group III nitride contains or consists of and removal of the first masking layer.
  • the solution of the object in a semiconductor device comprising a substrate having at least a first surface and at least one nanowire, which contains a group III nitride or consists thereof and is disposed on the first surface, wherein in the nanowire a one-dimensional electron gas can be formed is and whose longitudinal extent is in the plane of the first surface of the substrate.
  • the crystal quality of a low-dimensional semiconductor material can be improved over the prior art if the semiconductor material is arranged substantially on the surface of the substrate and is not buried in the substrate.
  • the planar geometry of the semiconductor device proposed according to the invention allows the use of conventional manufacturing methods to produce semiconductor devices with nanowires.
  • the planar geometry of the semiconductor devices proposed according to the invention facilitates the contacting of the nanowires and their connection to one another and / or their connection to further monolithically integrated components on the same substrate, even those in which no one-dimensional electron gas is formed.
  • the substrate used in the present invention may, in some embodiments, include silicon, silicon carbide, sapphire, diamond, magnesia, or zinc oxide.
  • the masking layer in some embodiments, includes Si x N y and / or SiO 2 .
  • the semiconductor material used in the invention contains a III-V semiconductor.
  • the semiconductor material comprises a group III nitride, which is a compound of at least one element of III. Main group of the Periodic Table and contains or consists of nitrogen.
  • the semiconductor material may include or consist of InN and / or GaN and / or AlInGaN.
  • the semiconductor material can furthermore contain dopants and / or unavoidable impurities.
  • the introduction of at least one trench into the masking layer can be effected in one embodiment of the invention by means of electron beam lithography and / or UV lithography and / or a nanoprinting process.
  • a photoresist can be used, which protects in a subsequent dry or wet chemical etching step partial surfaces of the masking layer from the attack of the etchant.
  • an insulating layer having a first side and a second side can be deposited before the deposition of the masking layer, wherein the second side of the insulating layer is arranged on the first side of the substrate and the second side of the masking layer on the first side of the insulating layer is arranged.
  • the semiconductor material or the nanowire is separated from the substrate, so that the influence of the substrate on the crystal structure and / or the electrical properties of the semiconductor material can be reduced.
  • the insulating layer may have a thickness of about 100 nm to about 10 microns.
  • the insulating layer in some embodiments, may include AlN, AlGaN, AlInN, GaN, Al 2 O 3 , SiC, or diamond.
  • the insulating layer is nominally undoped, but this does not preclude that impurities in the layer may be detectable, for example, as unavoidable impurities.
  • the isolation Layer may be formed electrically insulating or semi-insulating.
  • the insulating layer can be deposited heteroepitactically or homoepitaxially on the substrate. In this way, a surface with improved quality for receiving the semiconductor material compared to the surface of the substrate can be provided. In this way, the crystal quality of the semiconductor material can be further increased.
  • the semiconductor material is at least partially released, so that the nanowire has no contact with the substrate or the insulating layer in this section.
  • a separation point is introduced into the coherent semiconductor material of the nanowire.
  • the separation point may be introduced by material removal with a focused ion beam in some embodiments.
  • the separation point may have a width of 10 nm to about 100 nm.
  • the separation point may, in some embodiments, be used to provide an insulating region between two semiconductor materials.
  • the separation point can be filled with a dielectric solid or a dielectric gas.
  • At least one partial section of the nanowire can be designed to be mechanically movable.
  • the current Position of such a nanowire can be determined and / or influenced. This can be done in some embodiments by a capacitive excitation and / or a capacitive distance measurement.
  • the semiconductor device according to the invention may include a nanoscale and / or a mechanically movable switching element.
  • a further development of the invention can provide, after the application of at least one nanowire in a first structuring plane, further nanowires to be applied in further structuring planes, wherein the individual
  • Structuring levels can be separated by insulation layers.
  • three-dimensional structures can be generated, such as photonic crystals, multilayer nanoelectromechanical systems or three-dimensionally structured electronic components.
  • FIGS. 1 to 3 are views of a detail of a semiconductor substrate after some process steps of the manufacturing method proposed according to the invention have been carried out.
  • FIG. 4 shows a cross section through part of a semiconductor component proposed according to the invention.
  • Figure 5 and 6 shows an embodiment of a semiconductor device having a movable nanowire.
  • FIG. 7 shows an exemplary embodiment of a semiconductor component according to the invention, which contains a planar field-effect transistor.
  • Figure 1 shows a view of a semiconductor device 10 having a semiconductor substrate 11.
  • the substrate 11 may, in some embodiments, include or consist of silicon, silicon carbide, sapphire, diamond, magnesia or zinc oxide.
  • the substrate 11 may be a single crystalline substrate. However, in other embodiments of the invention, the substrate 11 may also be amorphous or polycrystalline.
  • the substrate 11 may have a thickness of about 100 ⁇ m to about 1 mm.
  • the substrate 11 may contain further chemical elements, in particular dopants for setting a predeterminable electrical conductivity.
  • the material of the substrate 11 may contain unavoidable impurities which are introduced into this or on its surface in the manufacturing process, during polishing or during storage of the substrate 11.
  • the impurities may in particular comprise oxygen, hydrogen, carbon, hydrocarbons or water.
  • an optional insulation layer 12 is applied to the surface of the substrate 11.
  • the insulating layer may in some embodiments be deposited from an activated gas phase, for example by means of chemical vapor deposition or physical vapor deposition.
  • the insulating layer 12 may also be applied to the surface of the substrate 11 by means of a sputtering method.
  • the insulating layer 12 may also be omitted.
  • the insulating layer 12 may in some embodiments include undoped aluminum nitrite, aluminum gallium nitrite, aluminum indium nitrite, gallium nitrite, sapphire or diamond. In other embodiments of the invention, the insulating layer 12 may also contain semi-insulating silicon carbide. The insulation layer 12 may be homoge- epitaxially or heteroepitaxially applied to the substrate 11. The insulation layer 12 may contain further chemical elements, in particular dopants for setting a predeterminable electrical conductivity. In particular, the dopant boron, aluminum, gallium,
  • the material of the insulating layer 12 may contain unavoidable impurities which are introduced into the insulating layer 12 or on its surface in the manufacturing process, during polishing or during the storage of the substrate 11.
  • the impurities may in particular comprise oxygen, hydrogen, carbon, hydrocarbons or water.
  • the insulating layer 12 may have a thickness of about 100 nm to about 1 ⁇ m in some embodiments of the invention.
  • the crystal orientation of the surface of the insulation layer 12 may be selected such that the crystallization of a semiconductor material is influenced on the surface 25 of the insulation layer 12 facing away from the substrate 11.
  • the crystal structure of the insulating layer 12 is at least partially monocrystalline.
  • a nanowire in the sense of the present invention is understood to mean a semiconductor material whose geometrical extent is selected such that the wave functions of the electrons are quantized in two spatial directions. In the third spatial direction, the electrons are mobile, so that a one-dimensional electron gas can form.
  • a masking layer 13 is applied to the surface of the insulation layer 12.
  • the masking layer 13 may be used in some embodiments Essentially consist of silicon nitride, silicon oxide or Siliziumoxinitrit.
  • the masking layer may also contain further elements for doping and / or impurities.
  • the masking layer 13 may be deposited by sputtering in some embodiments.
  • the masking layer may be formed by depositing a silicon layer and then annealing in an oxygen and / or nitrogen-containing atmosphere.
  • the masking layer 13 may have the same thickness as the nanowire to be produced. In particular, the masking layer 13 may therefore have a thickness of 20 nm to 110 nm.
  • two trenches 14a and 14b are incorporated.
  • the trenches 14a and 14b are located in those surface regions of the insulating layer 12 in which a nanowire is to be produced.
  • the parallel alignment of the two trenches 14a and 14b is merely exemplary.
  • the trenches 14 may have a different geometry.
  • the trenches 14 may also intersect or form any other, regular or irregular pattern on the surface of the substrate 11 or the surface of the insulating layer 12.
  • the number of trenches may be smaller or larger in some embodiments of the invention.
  • the invention does not teach the provision of two trenches as a solution principle.
  • the trenches 14 have a width of about 20 nm to about 110 nm, in particular a width of 40 nm to about 100 nm.
  • the boundary surfaces of the semiconductor material introduced into the trenches act as potential barriers for the electron gas present in the semiconductor material, so that it is spatially limited in two spatial dimensions. This ensures that the nanowire produced in the trenches 14 is suitable for carrying the electrical To quantify the tronic wave function along its width, so that the wave functions of the free charge carriers propagate only in the direction along the longitudinal extent.
  • Masking layer 13 is in some embodiments by wet or dry chemical etching of the masking layer 13. For this purpose, those surface areas of the masking layer 13, which are to be protected from the attack of the etching, protected with a photoresist.
  • the photoresist can be applied to the side of the masking layer 13 facing away from the substrate 11 by means of a spin coating method. Following this, the photoresist is removed in those surface regions in which a trench 14a or 14b is to be introduced. In some embodiments, this can be done by means of electron beam lithography, UV lithography, a nano printing process or another patterning process known from planar semiconductor technology.
  • the etching of the masking layer 13 is controlled so that an attack on the insulating layer 12 and the surface of the substrate 11 is largely omitted. This does not rule out that individual atomic layers of the insulating layer 12 are removed during the etching step. However, the trench 14 is substantially restricted to the masking layer 13. In embodiments which dispense with the insulating layer 12 and apply the masking layer 13 directly to the surface of the substrate 11, this applies mutatis mutandis to the surface of the substrate 11.
  • FIG. 2 shows the semiconductor component 10 according to FIG. 1, after which in each case a semiconductor material 15a and 15b has been introduced into the trenches 14a and 14b.
  • the semiconductor material may include or consist of a III-V semiconductor.
  • the semiconductor material may include or consist of a group III nitride.
  • the semiconductor material may include InN, GaN, AlN, InGaN, AlGaN, InAlN, and / or AlInGaN.
  • the semiconductor material may include an elemental semiconductor.
  • the semiconductor material may include or consist of silicon or germanium.
  • the semiconductor material may be doped to adjust a predetermined conductivity or have unavoidable impurities.
  • the semiconductor material is introduced into the trenches 14 by vapor deposition in some embodiments.
  • a CVD, an MOCVD or an MOVPE method is suitable for depositing the semiconductor material.
  • the semiconductor material 15 may fill the trench 14 completely or partially or may project beyond the surface 27 of the masking layer 13 at the end of the deposition process.
  • a further polishing and / or etching step can occasionally take place in order to remove the surface of the semiconductor material 15a and 15b flush with the surface 25 of the masking layer 13 or to bring the semiconductor material together with the masking layer to a predefinable thickness.
  • the masking layer 13 can be removed from the surface 25 of the insulation layer 12. This may be done in some embodiments by a wet chemical or dry chemical etching step.
  • reactive ion etching for example with the use of argon ions, is suitable for removing the masking layer 13.
  • the semiconductor device 10 After removing the masking layer 13, the semiconductor device 10 obtains the appearance shown in FIG.
  • the Semiconductor material then forms in each case a nanowire 15a or 15b, in which a one-dimensional electron gas can form in two spatial directions due to the spatial confinement of the charge carriers.
  • the nanowires 15a and 15b are exposed on the surface 25 of FIG.
  • Insulation layer 12 is arranged.
  • the nanowires 15a and 15b can be contacted in a simple manner and monolithically integrated with other components known per se on the same semiconductor substrate 11.
  • the inventive method allows in a particularly simple
  • FIG. 4 shows a section of the semiconductor component 10 in cross section.
  • FIG. 4 shows the substrate 11 with the insulation layer 12 arranged thereon.
  • the masking layer 13 has already been removed, with the result that the nanowire 15 is arranged free-standing on the surface 25 of the insulation layer 12. Since the etching of the trenches 14 in the masking layer 13 was stopped upon reaching the surface 25, the nanowire 15 is not or substantially not embedded in the insulating layer 12. In this way, the crystal quality of the semiconductor material of the nanowire 15 can be increased as desired.
  • a contact element 18 is visible in cross section.
  • the contact element 18 is configured to allow an electrical current flow between the nanowire 15 and the contact element 18 on the surface 26 of the nanowire 15.
  • the contact element 18 forms an ohmic contact or a pseudo-ohmic contact on the surface 26.
  • the contact element 18 may form a Schottky contact.
  • the material of the contact element 18 is thereby in in a known manner depending on the semiconductor material used for the nanowire 15 is selected so that the desired behavior of the contact element 18 is established.
  • the contact element 18 may include titanium or aluminum or gold or an alloy of these metals when the nanowire 15 contains GaN.
  • FIG. 5 shows the semiconductor component 10 from FIG. 3 after further method steps of the proposed manufacturing method have been carried out.
  • a partial surface 16 of the insulating layer 12 has been removed. This can be done in some embodiments by wet chemical or dry chemical etching after a surface complementary to the partial surface 16 has been protected by a masking layer, not shown, from the attack of the etching material. Removal of the insulation layer 12 results in an exemption of the nanowire 15a in the region of the partial surface 16. By contrast, the nanowire 15b still rests on the surface 25 of the insulation layer 12 over its entire length.
  • Such a release nanowire 24 can by
  • Inserting a separation point 17 are formed to a freely movable element.
  • the separation point 17 can be generated in some embodiments by means of a focused ion beam, which removes the material of the nanowire 15a in the region of the separation point 17.
  • the separation point 17 can also be produced by a masking and etching step.
  • the movement of the movable nanowire 24 may be determined and / or controlled by capacitive coupling in some embodiments.
  • electrically conductive electrodes can be arranged in the region of the recess 16 on the substrate.
  • nanowire 24, in some embodiments may be used as a nanoscale for adherent molecules.
  • linker Molecules on the surface of the nanowire 24 can be made a selective detection of predeterminable molecules. Due to the inventively reduced ratio of volume to surface, the sensitivity in the detection of molecules over the prior art may be increased.
  • the nanowire 24 may be formed as a waveguide which couples an optical signal into the fixed portion 15c.
  • the inventively proposed semiconductor device 10 may include a switch or a switch for optical signals.
  • FIG. 6 once again shows the semiconductor component 10 according to FIG. 5 after a plurality of contact elements 18a, 18b and 18c has been applied.
  • the contact elements 18a, 18b and 18c are used for electrically contacting the nanowire 15b and 24, respectively.
  • a metal or an alloy is selected which forms an ohmic contact with the semiconductor material of the nanowires 24 and 15b.
  • FIG. 7 shows a further exemplary embodiment of a semiconductor component 10 produced according to the invention.
  • the semiconductor component according to FIG. 7 is also constructed on a substrate 11.
  • On the substrate 11 is again an insulating layer 12, as described in connection with Figure 1.
  • two nanowires 20 and 23 were applied, which extend approximately at right angles to each other.
  • the separation point 17 can be generated either by elaborating the trenches corresponding to the nanowires in the masking layer 13 down to a thin web which forms the Size of the later separation point 17 pretends. In this way, the separation point 17 is formed in one operation in the removal of the masking layer. Alternatively, the trenches may also merge into one another, so that after removal of the masking layer, the nanowires 23 and 20 make a connection with each other. In this case, the separation point 17 can be generated by subsequent removal of a portion of the nanowire 23. In particular, the removal of the semiconductor material of the nanowire 23 by means of a focused ion beam is suitable for this purpose.
  • the nanowire 23 is contacted by means of a contact element 18. Furthermore, the nanowire 20 is contacted by means of two contact elements 21 and 22. In this way, a planar field effect transistor is formed on the surface of the insulation layer 12. In this case, the contacts 21 and 22 form the source and drain contacts of the transistor.
  • the nanowire 20 forms the channel of the transistor, wherein due to the geometry of the nanowire 20 in the channel, a one-dimensional electron gas is formed.
  • the nanowire 23 forms the gate electrode, which is separated from the channel by the separation point 17.
  • Such a field effect transistor may be used as a sensor in some embodiments when the electrical properties of the channel 20 are altered by molecules that are chemisorbed or physisorbed on the surface of the nanowire 20.
  • linker molecules to the surface of the channel 20, selective detection of predeterminable molecules can be achieved. Compared with known sensors, the sensitivity and / or the spatial resolution can be increased in this way.
  • the invention is not limited to the illustrated embodiments. Rather, the disclosed method for producing nanowires can produce a large number of different electromechanical and / or electronic components or sensors which contain at least one such nanowire.
  • the components may of course contain further known per se structures.
  • the following claims are therefore to be understood as meaning that a named feature is present in at least one embodiment of the invention. This does not exclude the presence of further features. If the claims define "first" and "second” features, then this term serves to distinguish two similar features without prioritizing them.

Abstract

The invention relates to a method for producing a semiconductor structural element, in which a one-dimensional electron gas can be developed, comprising the following steps: providing a substrate having a first surface; separating a masking layer having a first surface and a second surface, wherein the second surface of the masking layer is arranged on the first surface of the substrate; etching at least one trench in the masking layer extending to the first surface of the substrate; inserting a semiconductor material in the at least one trench, which contains a group III nitride, or is made thereof, and removing the first masking layer. The invention further relates to a semiconductor structural element produced according to said method.

Description

Halbleiterbauelement und Verfahren zu seiner HerstellungSemiconductor component and method for its production
Die Erfindung betrifft ein Verfahren zur Herstellung eines Halbleiterbauelementes, in welchem ein eindimensionales Elektronengas ausbildbar ist, welches die folgenden Schritte enthält: Bereitstellen eines Substrates mit einer ersten Oberfläche; Abscheiden einer Maskierungsschicht mit einer ersten Oberfläche und einer zweiten Oberfläche, wobei die zweite Oberfläche der Maskierungsschicht auf der ersten Oberfläche des Substrates angeordnet ist; Einbringen von mindestens einem Graben in die Maskierungsschicht; Einbringen eines Halbleitermaterials in den mindestens einen Graben und Entfernen der ersten Maskierungsschicht. Weiterhin betrifft die Erfindung ein nach diesem Verfahren hergestelltes Halbleiterbauelement .The invention relates to a method for producing a semiconductor component in which a one-dimensional electron gas can be formed, comprising the following steps: providing a substrate having a first surface; Depositing a masking layer having a first surface and a second surface, wherein the second surface of the masking layer is disposed on the first surface of the substrate; Introducing at least one trench into the masking layer; Introducing a semiconductor material into the at least one trench and removing the first masking layer. Furthermore, the invention relates to a semiconductor device produced by this method.
Halbleiterbauelemente der eingangs genannten Art können in einigen Ausführungsformen Feldeffekttransistoren, optische Wellenleiter und/oder nanoelektromechanische Systeme enthalten.Semiconductor devices of the type mentioned in the introduction may in some embodiments contain field effect transistors, optical waveguides and / or nanoelectromechanical systems.
Aus V. Lebedev et. al . : "Fabrication of one-dimensional trenched GaN nanowires and their interconnections" , Phys . Stat. SoI. (A) 204, No. 10, 3387 (2007) ist ein gattungsgemäßes Halbleiterbauelement bekannt. Gemäß diesem Stand der Technik wird vorgeschlagen, auf ein Substrat aus Aluminiumnitrit oder Saphir eine Hartmaske aufzubringen und in diese Hartmaske sowie das Substrat durch Ätzen einen Graben einzubringen. Die Breite soll dabei 20 nm bis 100 nm betragen. Durch Einbringen von Galliumnitrit in diesen Graben und nachfolgendes Entfernen der Hartmaske entsteht dann ein teilweise in das Substrat eingebetteter Nanodraht aus GaN, in welchem sich ein eindimensionales Elektronengas ausbilden kann. Dieses bekannte Halbleiterbauelement weist den Nachteil auf, dass das Halbleitermaterial aus einer Vielzahl von Kristalliten mit dazwischen liegenden Korngrenzen zusammengesetzt ist. Die Korngrenzen bilden dabei unerwünschte Stör- stellen, welche den Ladungsträgertransport innerhalb des Halbleitermaterials behindern und/oder Zentren für die Rekombination von Nichtgleichgewichtsladungsträgern bilden. Die Leistungsfähigkeit dieser bekannten Halbleiterbauelemente ist daher herabgesetzt.From V. Lebedev et. al. : "Fabrication of one-dimensional trenched GaN nanowires and their interconnections", Phys. Stat. Sol. (A) 204, no. 10, 3387 (2007) a generic semiconductor device is known. According to this prior art, it is proposed to apply a hard mask to a substrate of aluminum nitrite or sapphire and to introduce a trench into this hard mask and the substrate by etching. The width should be 20 nm to 100 nm. By introducing gallium nitrite into this trench and subsequently removing the hard mask, a nanowire of GaN partially embedded in the substrate is formed, in which a one-dimensional electron gas can form. This known semiconductor device has the disadvantage that the semiconductor material is composed of a plurality of crystallites with intervening grain boundaries. The grain boundaries form unwanted impurities which impede the charge carrier transport within the semiconductor material and / or form centers for the recombination of non-equilibrium charge carriers. The performance of these known semiconductor devices is therefore reduced.
Ausgehend von diesem Stand der Technik liegt der Erfindung daher die Aufgabe zugrunde, niedrigdimensionale Halbleiterstrukturen, insbesondere Nanodrähte, zur Verfügung zu stellen, welche einen geringeren elektrischen Widerstand und/oder eine erhöhte Ladungsträgerbeweglichkeit und/oder eine erhöhte Lebensdauer der Ladungsträger aufweisen. Weiterhin liegt der Erfindung die Aufgabe zu Grunde, einen Nano- draht bereitzustellen, welcher für Anwendungen in der Leistungs- und/oder Hochfrequenzelektronik und/oder Hochtemperaturelektronik einsetzbar ist. Weiterhin soll ein Nano- draht bereitgestellt werden, welcher zusammen mit herkömmlichen Bauelementen auf einem planar strukturierten Substrat integrierbar ist.Based on this prior art, the object of the invention is therefore to provide low-dimensional semiconductor structures, in particular nanowires, which have a lower electrical resistance and / or an increased charge carrier mobility and / or an increased lifetime of the charge carriers. Furthermore, the invention is based on the object to provide a nanowire which can be used for applications in power and / or high-frequency electronics and / or high-temperature electronics. Furthermore, a nanowire is to be provided, which can be integrated together with conventional components on a planar-structured substrate.
Die Aufgabe wird erfindungsgemäß gelöst durch ein Verfahren zur Herstellung eines Halbleiterbauelements, welches zumindest einen Teilbereich aufweist, in welchem ein eindimensionales Elektronengas ausbildbar ist, welches die folgenden Schritte enthält: Bereitstellen eines Substrats mit einer ersten Oberfläche; Abscheiden zumindest einer Maskierungsschicht mit einer ersten Oberfläche und einer zweiten Oberfläche, wobei die zweite Oberfläche der Maskierungsschicht auf der ersten Oberfläche des Substrats angeordnet ist; Einbringen von mindestens einem Graben in die Maskierungsschicht, welcher bis zur ersten Oberfläche des Substrats reicht; Einbringen eines Halbleitermaterials in den mindestens einen Graben, welches ein Gruppe- III -Nitrid enthält oder daraus besteht und Entfernen der ersten Maskierungsschicht .The object is achieved according to the invention by a method for producing a semiconductor component, which has at least one partial region in which a one-dimensional electron gas can be formed, which comprises the following steps: providing a substrate having a first surface; Depositing at least one masking layer having a first surface and a second surface, wherein the second surface of the masking layer is disposed on the first surface of the substrate; Introducing at least one trench into the masking layer which extends to the first surface of the substrate; Introducing a semiconductor material into the at least one trench which is a group III nitride contains or consists of and removal of the first masking layer.
Weiterhin besteht die Lösung der Aufgabe in einem Halbleiterbauelement, enthaltend ein Substrat mit zumindest einer ersten Oberfläche und zumindest einen Nanodraht, welcher ein Gruppe- III -Nitrid enthält oder daraus besteht und auf der ersten Oberfläche angeordnet ist, wobei in dem Nanodraht ein eindimensionales Elektronengas ausbildbar ist und sich dessen Längsersteckung in der Ebene der ersten Oberfläche des Substrates befindet.Furthermore, the solution of the object in a semiconductor device, comprising a substrate having at least a first surface and at least one nanowire, which contains a group III nitride or consists thereof and is disposed on the first surface, wherein in the nanowire a one-dimensional electron gas can be formed is and whose longitudinal extent is in the plane of the first surface of the substrate.
Erfindungsgemäß wurde erkannt, dass die Kristallqualität eines niedrigdimensionalen Halbleitermaterials, wie beispielsweise eines Nanodrahtes, gegenüber dem Stand der Technik verbessert werden kann, wenn das Halbleitermaterial im Wesentlichen auf der Oberfläche des Substrats angeordnet und nicht im Substrat vergraben ist. Weiterhin ermöglicht die erfindungsgemäß vorgeschlagene, planare Geometrie des Halbleiterbauelementes die Verwendung üblicher Herstellungsverfahren, um Halbleiterbauelemente mit Nanodrähten zu produzieren. Dadurch erleichtert die planare Geometrie der erfindungsgemäß vorgeschlagenen Halbleiterbauelemente die Kontaktierung der Nanodrähte sowie deren Verbindung untereinander und/oder deren Verbindung mit weiteren, monolithisch auf demselben Substrat integrierten Bauelementen, auch solchen, in welchen sich kein eindimensionales Elektronengas ausbildet .According to the invention, it has been recognized that the crystal quality of a low-dimensional semiconductor material, such as a nanowire, can be improved over the prior art if the semiconductor material is arranged substantially on the surface of the substrate and is not buried in the substrate. Furthermore, the planar geometry of the semiconductor device proposed according to the invention allows the use of conventional manufacturing methods to produce semiconductor devices with nanowires. As a result, the planar geometry of the semiconductor devices proposed according to the invention facilitates the contacting of the nanowires and their connection to one another and / or their connection to further monolithically integrated components on the same substrate, even those in which no one-dimensional electron gas is formed.
Völlig überraschend hat sich gezeigt, dass der räumliche Einschluss des Halbleitermaterials in den Gräben der Maskierungsschicht zu einer Verbesserung der Kristallqualität des Halbleitermaterials führt. Das erfindungsgemäß verwendete Substrat kann in einigen Ausführungsformen Silizium, Siliziumkarbid, Saphir, Diamant, Magnesiumoxid oder Zinkoxid enthalten. Die Maskierungsschicht enthält in einigen Ausführungsformen SixNy und/oder SiO2. Das erfindungsgemäß verwendete Halbleitermaterial enthält einen III-V-Halbleiter . In einigen Ausführungsformen der Erfindung enthält das Halbleitermaterial ein Gruppe- III- Nitrid, welches eine Verbindung aus zumindest einem Element der III. Hauptgruppe des Periodensystems und Stickstoff enthält oder daraus besteht. In einigen Ausführungsformen kann das Halbleitermaterial InN und/oder GaN und/oder AlInGaN enthalten oder daraus bestehen. Das Halbleitermaterial kann weiterhin Dotierstoffe und/oder unvermeidbare Verun- reinigungen enthalten.It has surprisingly been found that the spatial confinement of the semiconductor material in the trenches of the masking layer leads to an improvement in the crystal quality of the semiconductor material. The substrate used in the present invention may, in some embodiments, include silicon, silicon carbide, sapphire, diamond, magnesia, or zinc oxide. The masking layer, in some embodiments, includes Si x N y and / or SiO 2 . The semiconductor material used in the invention contains a III-V semiconductor. In some embodiments of the invention, the semiconductor material comprises a group III nitride, which is a compound of at least one element of III. Main group of the Periodic Table and contains or consists of nitrogen. In some embodiments, the semiconductor material may include or consist of InN and / or GaN and / or AlInGaN. The semiconductor material can furthermore contain dopants and / or unavoidable impurities.
Das Einbringen von mindestens einem Graben in die Maskierungsschicht kann in einer Ausführungsform der Erfindung mittels Elektronenstrahllithographie und/oder UV-Lithographie und/oder einem Nanodruckverfahren erfolgen. Hierzu kann ein Fotolack verwendet werden, welcher in einem nachfolgenden trocken- oder nasschemischen Ätzschritt Teilflächen der Maskierungsschicht vor dem Angriff des Ätzmittels schützt.The introduction of at least one trench into the masking layer can be effected in one embodiment of the invention by means of electron beam lithography and / or UV lithography and / or a nanoprinting process. For this purpose, a photoresist can be used, which protects in a subsequent dry or wet chemical etching step partial surfaces of the masking layer from the attack of the etchant.
In einer Weiterbildung der Erfindung kann vor dem Abscheiden der Maskierungsschicht eine Isolationsschicht mit einer ersten Seite und einer zweiten Seite abgeschieden werden, wobei die zweite Seite der Isolationsschicht auf der ersten Seite des Substrats angeordnet ist und die zweite Seite der Maskierungsschicht auf der ersten Seite der Isolationsschicht angeordnet ist. Bei dieser Ausführungsform der Erfindung ist das Halbleitermaterial bzw. der Nanodraht vom Substrat getrennt, so dass der Einfluss des Substrats auf die Kristallstruktur und/oder die elektrischen Eigenschaften des Halbleitermaterials verringert werden kann. Die Isolationsschicht kann dabei eine Dicke von etwa 100 nm bis etwa 10 μm aufweisen. Die Isolationsschicht kann in einigen Ausführungsformen AlN, AlGaN, AlInN, GaN, Al2O3, SiC oder Diamant enthalten. In einigen Ausführungsformen ist die Isolationsschicht nominal undotiert, was jedoch nicht ausschließt, dass Fremdatome in der Schicht nachweisbar sein können, beispiels- weise als unvermeidbare Verunreinigungen. Die Isolations- Schicht kann elektrisch isolierend oder semi- isolierend ausgebildet sein. Die Isolationsschicht kann heteroepitaktisch oder homoepitaktisch auf dem Substrat abgeschieden werden. Auf diese Weise kann eine Oberfläche mit gegenüber der Ober- fläche des Substrats verbesserter Qualität zur Aufnahme des Halbleitermaterials bereitgestellt werden. Auf diese Weise kann die Kristallqualität des Halbleitermaterials weiter gesteigert werden.In one development of the invention, an insulating layer having a first side and a second side can be deposited before the deposition of the masking layer, wherein the second side of the insulating layer is arranged on the first side of the substrate and the second side of the masking layer on the first side of the insulating layer is arranged. In this embodiment of the invention, the semiconductor material or the nanowire is separated from the substrate, so that the influence of the substrate on the crystal structure and / or the electrical properties of the semiconductor material can be reduced. The insulating layer may have a thickness of about 100 nm to about 10 microns. The insulating layer, in some embodiments, may include AlN, AlGaN, AlInN, GaN, Al 2 O 3 , SiC, or diamond. In some embodiments, the insulating layer is nominally undoped, but this does not preclude that impurities in the layer may be detectable, for example, as unavoidable impurities. The isolation Layer may be formed electrically insulating or semi-insulating. The insulating layer can be deposited heteroepitactically or homoepitaxially on the substrate. In this way, a surface with improved quality for receiving the semiconductor material compared to the surface of the substrate can be provided. In this way, the crystal quality of the semiconductor material can be further increased.
In einer Weiterbildung der Erfindung kann vorgesehen sein, dass nach dem Entfernen der Maskierungsschicht eine unterhalb des Halbleitermaterials liegende Teilfläche des Substrats und/oder der Isolationsschicht entfernt wird. Auf diese Weise wird das Halbleitermaterial zumindest abschnittsweise freigestellt, so dass der Nanodraht in diesem Abschnitt keinen Kontakt zum Substrat bzw. zur Isolationsschicht mehr aufweist .In one development of the invention, it can be provided that, after removal of the masking layer, a partial area of the substrate and / or of the insulation layer located below the semiconductor material is removed. In this way, the semiconductor material is at least partially released, so that the nanowire has no contact with the substrate or the insulating layer in this section.
In einer anderen Ausführungsform der Erfindung kann vorgesehen sein, dass nach der Entfernung der Maskierungsschicht eine Trennstelle in das zusammenhängende Halbleitermaterial des Nanodrahtes eingebracht wird. Die Trennstelle kann in einigen Ausführungsformen durch Materialabtrag mit einem fokussierten Ionenstrahl eingebracht werden. Insbesondere kann die Trennstelle eine Breite von 10 nm bis etwa 100 nm aufweisen. Die Trennstelle kann in einigen Ausführungsformen dazu verwendet werden, einen isolierenden Bereich zwischen zwei Halbleitermaterialien vorzusehen. Hierzu kann die Trennstelle mit einem dielektrischen Festkörper oder einem dielektrischen Gas aufgefüllt sein.In another embodiment of the invention it can be provided that after the removal of the masking layer, a separation point is introduced into the coherent semiconductor material of the nanowire. The separation point may be introduced by material removal with a focused ion beam in some embodiments. In particular, the separation point may have a width of 10 nm to about 100 nm. The separation point may, in some embodiments, be used to provide an insulating region between two semiconductor materials. For this purpose, the separation point can be filled with a dielectric solid or a dielectric gas.
Sofern zumindest eine Teilfläche des Substrats und/oder der Isolationsschicht unterhalb des Nanodrahtes entfernt und eine Trennstelle in das Halbleitermaterial eingebracht wurde, kann in einer Ausführungsform der Erfindung zumindest ein Teilabschnitt des Nanodrahtes mechanisch bewegbar ausgeführt sein. In einer Weiterbildung der Erfindung kann die aktuelle Position eines solchen Nanodrahtes bestimmt und/oder beein- flusst werden. Dies kann in einigen Ausführungsformen durch eine kapazitive Anregung und/oder eine kapazitive Abstandsmessung erfolgen. Auf diese Weise kann das erfindungsgemäße Halbleiterbauelement eine Nanowaage und/oder ein mechanisch bewegbares Schaltelement enthalten.If at least one partial area of the substrate and / or the insulation layer has been removed below the nanowire and a separation point has been introduced into the semiconductor material, in one embodiment of the invention at least one partial section of the nanowire can be designed to be mechanically movable. In one embodiment of the invention, the current Position of such a nanowire can be determined and / or influenced. This can be done in some embodiments by a capacitive excitation and / or a capacitive distance measurement. In this way, the semiconductor device according to the invention may include a nanoscale and / or a mechanically movable switching element.
Eine Weiterbildung der Erfindung kann vorsehen, nach dem Aufbringen zumindest eines Nanodrahtes in einer ersten Strukturierungsebene weitere Nanodrähte in weiteren Strukturierungsebenen aufzubringen, wobei die einzelnenA further development of the invention can provide, after the application of at least one nanowire in a first structuring plane, further nanowires to be applied in further structuring planes, wherein the individual
Strukturierungsebenen durch Isolationsschichten voneinander getrennt sein können. Auf diese Weise können dreidimensionale Strukturen erzeugt werden, wie photonische Kristalle, mehrlagige nanoelektromechanische Systeme oder drei- dimensional strukturierte elektronische Bauelemente.Structuring levels can be separated by insulation layers. In this way, three-dimensional structures can be generated, such as photonic crystals, multilayer nanoelectromechanical systems or three-dimensionally structured electronic components.
Nachfolgend soll die Erfindung anhand von Figuren ohne Beschränkung des allgemeinen Erfindungsgedankens näher erläutert werden. Dabei zeigen dieThe invention will be explained in more detail with reference to figures without limiting the general inventive concept. The show
Figuren 1 bis 3 Ansichten eines Ausschnittes eines HaIb- leitersubstrats, nachdem einige Verfahrensschritte des erfindungsgemäß vorgeschlagenen Herstellungsverfahrens durchgeführt wurden.FIGS. 1 to 3 are views of a detail of a semiconductor substrate after some process steps of the manufacturing method proposed according to the invention have been carried out.
Figur 4 zeigt einen Querschnitt durch einen Teil eines erfindungsgemäß vorgeschlagenen Halbleiterbauelements.FIG. 4 shows a cross section through part of a semiconductor component proposed according to the invention.
Figur 5 und 6 zeigt ein Ausführungsbeispiel eines Halbleiterbauelements, welches einen beweglichen Nanodraht aufweist.Figure 5 and 6 shows an embodiment of a semiconductor device having a movable nanowire.
Figur 7 zeigt ein Ausführungsbeispiel eines erfindungsgemäßen Halbleiterbauelements, welches einen planaren Feldeffekttransistor enthält. Figur 1 zeigt eine Ansicht eines Halbleiterbauelementes 10 mit einem Halleitersubstrats 11. Das Substrat 11 kann in einigen Ausführungsformen Silizium, Siliziumkarbid, Saphir, Diamant, Magnesiumoxid oder Zinkoxid enthalten oder daraus bestehen. Das Substrat 11 kann ein einkristallines Substrat sein. In anderen Ausführungsformen der Erfindung kann das Substrat 11 jedoch auch amorph oder polykristallin sein. Das Substrat 11 kann eine Dicke von etwa 100 μm bis etwa 1 mm aufweisen. Das Substrat 11 kann weitere chemische Elemente enthalten, insbesondere Dotierstoffe zum Einstellen einer vorgebbaren elektrischen Leitfähigkeit. Insbesondere kann als Dotierstoff Bor, Aluminium, Gallium, Stickstoff, Phosphor oder Arsen verwendet werden. Weiterhin kann das Material des Substrats 11 unvermeidbare Verunreinigungen enthalten, welche beim Herstellungsprozess, beim Polieren oder bei der Lagerung des Substrats 11 in dieses oder auf dessen Oberfläche eingebracht werden. Die Verunreinigungen können insbesondere Sauerstoff, Wasserstoff, Kohlenstoff, Kohlenwasserstoffe oder Wasser umfassen.FIG. 7 shows an exemplary embodiment of a semiconductor component according to the invention, which contains a planar field-effect transistor. Figure 1 shows a view of a semiconductor device 10 having a semiconductor substrate 11. The substrate 11 may, in some embodiments, include or consist of silicon, silicon carbide, sapphire, diamond, magnesia or zinc oxide. The substrate 11 may be a single crystalline substrate. However, in other embodiments of the invention, the substrate 11 may also be amorphous or polycrystalline. The substrate 11 may have a thickness of about 100 μm to about 1 mm. The substrate 11 may contain further chemical elements, in particular dopants for setting a predeterminable electrical conductivity. In particular, boron, aluminum, gallium, nitrogen, phosphorus or arsenic can be used as the dopant. Furthermore, the material of the substrate 11 may contain unavoidable impurities which are introduced into this or on its surface in the manufacturing process, during polishing or during storage of the substrate 11. The impurities may in particular comprise oxygen, hydrogen, carbon, hydrocarbons or water.
In der dargestellten Ausführungsform wird auf die Oberfläche des Substrats 11 eine optionale Isolationsschicht 12 aufgebracht. Die Isolationsschicht kann in einigen Ausführungsformen aus einer aktivierten Gasphase abgeschieden werden, beispielsweise mittels chemical vapour deposition oder physical vapour deposition. In einer anderen Ausführungsform kann die Isolationsschicht 12 auch mittels eines Sputterverfahrens auf die Oberfläche des Substrats 11 aufgebracht werden. In wiederum einer anderen Ausführungsform der Erfindung kann die Isolationsschicht 12 auch entfallen.In the illustrated embodiment, an optional insulation layer 12 is applied to the surface of the substrate 11. The insulating layer may in some embodiments be deposited from an activated gas phase, for example by means of chemical vapor deposition or physical vapor deposition. In another embodiment, the insulating layer 12 may also be applied to the surface of the substrate 11 by means of a sputtering method. In yet another embodiment of the invention, the insulating layer 12 may also be omitted.
Die Isolationsschicht 12 kann in einigen Ausführungsformen undotiertes Aluminiumnitrit, Aluminiumgalliumnitrit, Aluminiumindiumnitrit, Galliumnitrit, Saphir oder Diamant enthalten. In anderen Ausführungsformen der Erfindung kann die Isolationsschicht 12 auch semi-isolierendes Silizium- karbid enthalten. Die Isolationsschicht 12 kann homo- epitaktisch oder heteroepitaktisch auf das Substrat 11 aufgebracht werden. Die Isolationsschicht 12 kann weitere chemische Elemente enthalten, insbesondere Dotierstoffe zum Einstellen einer vorgebbaren elektrischen Leitfähigkeit. Ins- besondere kann als Dotierstoff Bor, Aluminium, Gallium,The insulating layer 12 may in some embodiments include undoped aluminum nitrite, aluminum gallium nitrite, aluminum indium nitrite, gallium nitrite, sapphire or diamond. In other embodiments of the invention, the insulating layer 12 may also contain semi-insulating silicon carbide. The insulation layer 12 may be homoge- epitaxially or heteroepitaxially applied to the substrate 11. The insulation layer 12 may contain further chemical elements, in particular dopants for setting a predeterminable electrical conductivity. In particular, the dopant boron, aluminum, gallium,
Stickstoff, Phosphor oder Arsen verwendet werden. Weiterhin kann das Material der Isolationsschicht 12 unvermeidbare Verunreinigungen enthalten, welche beim Herstellungsprozess, beim Polieren oder bei der Lagerung des Substrats 11 in die Isolationsschicht 12 oder auf deren Oberfläche eingebracht werden. Die Verunreinigungen können insbesondere Sauerstoff, Wasserstoff, Kohlenstoff, Kohlenwasserstoffe oder Wasser umfassen.Nitrogen, phosphorus or arsenic can be used. Furthermore, the material of the insulating layer 12 may contain unavoidable impurities which are introduced into the insulating layer 12 or on its surface in the manufacturing process, during polishing or during the storage of the substrate 11. The impurities may in particular comprise oxygen, hydrogen, carbon, hydrocarbons or water.
Die Isolationsschicht 12 kann in einigen Ausführungsformen der Erfindung eine Dicke von etwa 100 nm bis etwa 1 μm aufweisen. Die Kristallorientierung der Oberfläche der Isolationsschicht 12 kann dergestalt gewählt sein, dass die Kristallisation eines Halbleitermaterials auf der dem Substrat 11 abgewandten Oberfläche 25 der Isolationsschicht 12 beeinflusst wird. Bevorzugt, aber nicht zwingend, ist die Kristallstruktur der Isolationsschicht 12 zumindest bereichsweise einkristallin.The insulating layer 12 may have a thickness of about 100 nm to about 1 μm in some embodiments of the invention. The crystal orientation of the surface of the insulation layer 12 may be selected such that the crystallization of a semiconductor material is influenced on the surface 25 of the insulation layer 12 facing away from the substrate 11. Preferably, but not necessarily, the crystal structure of the insulating layer 12 is at least partially monocrystalline.
Im dargestellten Ausführungsbeispiel sollen auf der Oberfläche der Isolationsschicht 12 zwei Nanodrähte erzeugt werden. Unter einem Nanodraht im Sinne der vorliegenden Erfindung wird ein Halbleitermaterial verstanden, dessen geometrische Ausdehnung dergestalt gewählt ist, dass die Wellenfunktionen der Elektronen in zwei Raumrichtungen quantisiert sind. In der dritten Raumrichtung sind die Elek- tronen beweglich, so dass sich ein eindimensionales Elektronengas ausbilden kann.In the illustrated embodiment, two nanowires are to be generated on the surface of the insulating layer 12. A nanowire in the sense of the present invention is understood to mean a semiconductor material whose geometrical extent is selected such that the wave functions of the electrons are quantized in two spatial directions. In the third spatial direction, the electrons are mobile, so that a one-dimensional electron gas can form.
Zur Erzeugung der Nanodrähte wird eine Maskierungsschicht 13 auf die Oberfläche der Isolationsschicht 12 aufgebracht. Die Maskierungsschicht 13 kann in einigen Ausführungsformen im Wesentlichen aus Siliziumnitrit, Siliziumoxid oder Siliziumoxinitrit bestehen. Auch die Maskierungsschicht kann daneben weitere Elemente zur Dotierung und/oder Verunreinigungen enthalten. Die Maskierungsschicht 13 kann in einigen Ausführungsformen durch Sputtern abgeschieden werden. In weiteren Ausführungsformen der Erfindung kann die Maskierungsschicht durch Abscheiden einer Siliziumschicht und nachfolgendes Tempern in einer Sauerstoff- und/oder stickstoffhaltigen Atmosphäre erzeugt werden. Die Maskierungsschicht 13 kann dieselbe Dicke aufweisen, welche auch der herzustellende Nanodraht aufweisen soll. Insbesondere kann die Maskierungsschicht 13 daher eine Dicke von 20 nm bis 110 nm aufweisen.To produce the nanowires, a masking layer 13 is applied to the surface of the insulation layer 12. The masking layer 13 may be used in some embodiments Essentially consist of silicon nitride, silicon oxide or Siliziumoxinitrit. The masking layer may also contain further elements for doping and / or impurities. The masking layer 13 may be deposited by sputtering in some embodiments. In further embodiments of the invention, the masking layer may be formed by depositing a silicon layer and then annealing in an oxygen and / or nitrogen-containing atmosphere. The masking layer 13 may have the same thickness as the nanowire to be produced. In particular, the masking layer 13 may therefore have a thickness of 20 nm to 110 nm.
In die Maskierungsschicht 13 sind zwei Gräben 14a und 14b eingebracht. Die Gräben 14a und 14b befinden sich dabei in denjenigen Oberflächenbereichen der Isolationsschicht 12, in welchen ein Nanodraht erzeugt werden soll. Es ist darauf hinzuweisen, dass die parallele Ausrichtung der zwei Gräben 14a und 14b lediglich beispielhaft gewählt ist. In anderen Ausführungsformen der Erfindung können die Gräben 14 eine andere Geometrie aufweisen. Insbesondere können die Gräben 14 sich auch schneiden oder ein beliebiges anderes, regelmäßiges oder unregelmäßiges Muster auf der Oberfläche des Substrates 11 bzw. der Oberfläche der Isolationsschicht 12 bilden. Auch die Anzahl der Gräben kann in einigen Ausführungsformen der Erfindung geringer oder größer sein. Die Erfindung lehrt nicht das Vorsehen von zwei Gräben als Lösungsprinzip.In the masking layer 13, two trenches 14a and 14b are incorporated. The trenches 14a and 14b are located in those surface regions of the insulating layer 12 in which a nanowire is to be produced. It should be noted that the parallel alignment of the two trenches 14a and 14b is merely exemplary. In other embodiments of the invention, the trenches 14 may have a different geometry. In particular, the trenches 14 may also intersect or form any other, regular or irregular pattern on the surface of the substrate 11 or the surface of the insulating layer 12. Also, the number of trenches may be smaller or larger in some embodiments of the invention. The invention does not teach the provision of two trenches as a solution principle.
Die Gräben 14 weisen eine Breite von etwa 20 nm bis etwa 110 nm, insbesondere eine Breite von 40 nm bis etwa 100 nm auf. Auf diese Weise wirken die Begrenzungsflächen des in die Gräben eingebrachten Halbleitermaterials als Potentialbarrieren für das im Halbleitermaterial vorhandene Elektronengas, so dass dieses in zwei Raumdimensionen räumlich begrenzt wird. Dadurch ist sichergestellt, dass der in den Gräben 14 erzeugte Nanodraht dazu geeignet ist, die elek- tronische Wellenfunktion entlang seiner Breite zu quantisieren, so dass die Wellenfunktionen der freien Ladungsträger nur noch in Richtung entlang der Längserstreckung propagieren.The trenches 14 have a width of about 20 nm to about 110 nm, in particular a width of 40 nm to about 100 nm. In this way, the boundary surfaces of the semiconductor material introduced into the trenches act as potential barriers for the electron gas present in the semiconductor material, so that it is spatially limited in two spatial dimensions. This ensures that the nanowire produced in the trenches 14 is suitable for carrying the electrical To quantify the tronic wave function along its width, so that the wave functions of the free charge carriers propagate only in the direction along the longitudinal extent.
Das Einbringen von mindestens einem Graben 14 in dieThe introduction of at least one trench 14 in the
Maskierungsschicht 13 erfolgt in einigen Ausführungsformen durch nass- oder trockenchemisches Ätzen der Maskierungsschicht 13. Hierzu werden diejenigen Flächenbereiche der Maskierungsschicht 13, welche vor dem Angriff des Ätzmaterials geschützt werden sollen, mit einem Photolack geschützt. Der Photolack kann in einigen Ausführungsformen mittels eines Spin-Coating-Verfahrens auf die vom Substrat 11 abgewandte Seite der Maskierungsschicht 13 aufgebracht werden. Im Anschluss daran wird der Photolack in denjenigen Flächenbereichen, in welchen ein Graben 14a oder 14b eingebracht werden soll, entfernt. Die kann in einigen Ausführungsformen mittels Elektronenstrahllithographie, UV- Lithographie, einem Nanodruckverfahren oder einem anderen, aus der planaren Halbleitertechnologie bekannten Strukturierungsverfahren erfolgen.Masking layer 13 is in some embodiments by wet or dry chemical etching of the masking layer 13. For this purpose, those surface areas of the masking layer 13, which are to be protected from the attack of the etching, protected with a photoresist. In some embodiments, the photoresist can be applied to the side of the masking layer 13 facing away from the substrate 11 by means of a spin coating method. Following this, the photoresist is removed in those surface regions in which a trench 14a or 14b is to be introduced. In some embodiments, this can be done by means of electron beam lithography, UV lithography, a nano printing process or another patterning process known from planar semiconductor technology.
Das Ätzen der Maskierungsschicht 13 wird so gesteuert, dass ein Angriff auf die Isolationsschicht 12 bzw. die Oberfläche des Substrates 11 weitgehend unterbleibt. Dies schließt nicht aus, dass einzelne Atomlagen der Isolationsschicht 12 beim Ätzschritt mit entfernt werden. Jedoch bleibt der Graben 14 im Wesentlichen auf die Maskierungsschicht 13 beschränkt. Bei Ausführungsformen, welche auf die Isolationsschicht 12 verzichten und die Maskierungsschicht 13 unmittelbar auf die Oberfläche des Substrats 11 aufbringen, gilt dies mutatis mutandis für die Oberfläche des Substrats 11.The etching of the masking layer 13 is controlled so that an attack on the insulating layer 12 and the surface of the substrate 11 is largely omitted. This does not rule out that individual atomic layers of the insulating layer 12 are removed during the etching step. However, the trench 14 is substantially restricted to the masking layer 13. In embodiments which dispense with the insulating layer 12 and apply the masking layer 13 directly to the surface of the substrate 11, this applies mutatis mutandis to the surface of the substrate 11.
Figur 2 zeigt das Halbleiterbauelement 10 gemäß Figur 1, nach dem in die Gräben 14a und 14b jeweils ein Halbleitermaterial 15a und 15b eingebracht wurde. Das Halbleitermaterial kann einen III-V-Halbleiter enthalten oder daraus bestehen. In einigen Ausführungsformen kann das Halbleitermaterial ein Gruppe- III -Nitrid enthalten oder daraus bestehen. In einigen Ausführungsformen kann das Halbleitermaterial InN, GaN, AlN, InGaN, AlGaN, InAlN und/oder AlInGaN enthalten. In einigen Ausführungsformen der Erfindung kann das Halbleitermaterial einen Elementhalbleiter enthalten. In einigen Ausführungsformen kann das Halbleitermaterial Silizium oder Germanium enthalten oder daraus bestehen. Das Halbleitermaterial kann dotiert sein, um eine vorgebbare Leitfähigkeit einzustellen oder unvermeidbare Verunreinigungen aufweisen.FIG. 2 shows the semiconductor component 10 according to FIG. 1, after which in each case a semiconductor material 15a and 15b has been introduced into the trenches 14a and 14b. The semiconductor material may include or consist of a III-V semiconductor. In In some embodiments, the semiconductor material may include or consist of a group III nitride. In some embodiments, the semiconductor material may include InN, GaN, AlN, InGaN, AlGaN, InAlN, and / or AlInGaN. In some embodiments of the invention, the semiconductor material may include an elemental semiconductor. In some embodiments, the semiconductor material may include or consist of silicon or germanium. The semiconductor material may be doped to adjust a predetermined conductivity or have unavoidable impurities.
Das Halbleitermaterial wird in einigen Ausführungsformen mittels einer Gasphasenabscheidung in die Gräben 14 eingebracht. Insbesondere eignet sich zur Abscheidung des Halbleitermaterials ein CVD-, ein MOCVD- oder ein MOVPE- Verfahren.The semiconductor material is introduced into the trenches 14 by vapor deposition in some embodiments. In particular, a CVD, an MOCVD or an MOVPE method is suitable for depositing the semiconductor material.
Das Halbleitermaterial 15 kann den Graben 14 vollständig oder teilweise ausfüllen oder zum Ende des Abscheideprozesses über die Oberfläche 27 der Maskierungsschicht 13 hinausragen. In diesem Fall kann fallweise ein weiterer Polier- und/oder Ätzschritt erfolgen, um die Oberfläche des Halbleitermaterials 15a und 15b mit der Oberfläche 25 der Maskierungsschicht 13 bündig abzutragen oder um das Halbleitermaterial zusammen mit der Maskierungsschicht auf eine vorgebbare Dicke zu bringen.The semiconductor material 15 may fill the trench 14 completely or partially or may project beyond the surface 27 of the masking layer 13 at the end of the deposition process. In this case, a further polishing and / or etching step can occasionally take place in order to remove the surface of the semiconductor material 15a and 15b flush with the surface 25 of the masking layer 13 or to bring the semiconductor material together with the masking layer to a predefinable thickness.
Im Anschluss an diesen Verfahrensschritt kann die Maskierungsschicht 13 von der Oberfläche 25 der Isolationsschicht 12 entfernt werden. Dies kann in einigen Ausführungsformen mittels eines nasschemischen oder eines trockenchemischen Ätzschrittes erfolgen. Insbesondere eignet sich zur Entfernung der Maskierungsschicht 13 reaktives Ionenätzen, beispielsweise unter dem Einsatz von Argon-Ionen.Subsequent to this method step, the masking layer 13 can be removed from the surface 25 of the insulation layer 12. This may be done in some embodiments by a wet chemical or dry chemical etching step. In particular, reactive ion etching, for example with the use of argon ions, is suitable for removing the masking layer 13.
Nach dem Entfernen der Maskierungsschicht 13 erhält das Halbleiterbauelement 10 das in Figur 3 dargestellte Aussehen. Das Halbleitermaterial bildet dann jeweils einen Nanodraht 15a bzw. 15b, in welchem sich aufgrund des räumlichen Einschlusses der Ladungsträger in zwei Raumrichtungen ein eindimensionales Elektronengas ausbilden kann. Die Nanodrähte 15a und 15b sind exponiert auf der Oberfläche 25 derAfter removing the masking layer 13, the semiconductor device 10 obtains the appearance shown in FIG. The Semiconductor material then forms in each case a nanowire 15a or 15b, in which a one-dimensional electron gas can form in two spatial directions due to the spatial confinement of the charge carriers. The nanowires 15a and 15b are exposed on the surface 25 of FIG
Isolationsschicht 12 angeordnet. Auf diese Weise können die Nanodrähte 15a und 15b in einfacher Weise kontaktiert und mit weiteren, an sich bekannten Bauelementen monolithisch auf demselben Halbleitersubstrat 11 integriert werden. Das erfindungsgemäße Verfahren erlaubt in besonders einfacherInsulation layer 12 is arranged. In this way, the nanowires 15a and 15b can be contacted in a simple manner and monolithically integrated with other components known per se on the same semiconductor substrate 11. The inventive method allows in a particularly simple
Weise die Herstellung von Nanodrähten mit üblichen Prozesstechniken, so dass das erfindungsgemäß vorgeschlagene Verfahren mit geringem Aufwand in eine bestehende Halbleiterfertigung integriert werden kann.The production of nanowires with conventional process techniques, so that the proposed method according to the invention can be integrated with little effort into an existing semiconductor manufacturing.
Figur 4 zeigt einen Ausschnitt des Halbleiterbauelements 10 im Querschnitt. In Figur 4 ist das Substrat 11 mit der darauf angeordneten Isolationsschicht 12 dargestellt. In der Darstellung gemäß Figur 4 wurde die Maskierungsschicht 13 bereits entfernt, so dass der Nanodraht 15 freistehend auf der Oberfläche 25 der Isolationsschicht 12 angeordnet ist. Da das Ätzen der Gräben 14 in der Maskierungsschicht 13 bei Erreichen der Oberfläche 25 gestoppt wurde, ist der Nanodraht 15 nicht bzw. nicht wesentlich in die Isolationsschicht 12 eingebettet. Auf diese Weise kann die Kristallqualität des Halbleitermaterials des Nanodrahtes 15 wunschgemäß erhöht werden.FIG. 4 shows a section of the semiconductor component 10 in cross section. FIG. 4 shows the substrate 11 with the insulation layer 12 arranged thereon. In the illustration according to FIG. 4, the masking layer 13 has already been removed, with the result that the nanowire 15 is arranged free-standing on the surface 25 of the insulation layer 12. Since the etching of the trenches 14 in the masking layer 13 was stopped upon reaching the surface 25, the nanowire 15 is not or substantially not embedded in the insulating layer 12. In this way, the crystal quality of the semiconductor material of the nanowire 15 can be increased as desired.
Weiterhin ist im Querschnitt ein Kontaktelement 18 sichtbar. Das Kontaktelement 18 ist dazu eingerichtet, an der Oberfläche 26 des Nanodrahtes 15 einen elektrischen Stromfluss zwischen dem Nanodraht 15 und dem Kontaktelement 18 zu ermöglichen. Insbesondere bildet das Kontaktelement 18 an der Oberfläche 26 einen ohmschen Kontakt bzw. einen pseudo- ohmschen Kontakt aus. In anderen Ausführungsformen der Erfindung kann das Kontaktelement 18 einen Schottky-Kontakt bilden. Das Material des Kontaktelementes 18 wird dabei in an sich bekannter Weise in Abhängigkeit des für den Nanodraht 15 verwendeten Halbleitermaterials so gewählt, dass sich das gewünschte Verhalten des Kontaktelementes 18 einstellt. In einigen Ausführungsformen kann das Kontaktelement 18 Titan oder Aluminium oder Gold oder eine Legierung dieser Metalle enthalten, wenn der Nanodraht 15 GaN enthält.Furthermore, a contact element 18 is visible in cross section. The contact element 18 is configured to allow an electrical current flow between the nanowire 15 and the contact element 18 on the surface 26 of the nanowire 15. In particular, the contact element 18 forms an ohmic contact or a pseudo-ohmic contact on the surface 26. In other embodiments of the invention, the contact element 18 may form a Schottky contact. The material of the contact element 18 is thereby in in a known manner depending on the semiconductor material used for the nanowire 15 is selected so that the desired behavior of the contact element 18 is established. In some embodiments, the contact element 18 may include titanium or aluminum or gold or an alloy of these metals when the nanowire 15 contains GaN.
Figur 5 zeigt das Halbleiterbauelement 10 aus Figur 3, nachdem weitere Verfahrensschritte des vorgeschlagenen Herstellungsverfahrens ausgeführt wurden. Insbesondere wurde eine Teilfläche 16 der Isolationsschicht 12 entfernt. Dies kann in einigen Ausführungsformen durch nasschemisches oder trockenchemisches Ätzen erfolgen, nachdem eine zur Teilfläche 16 komplementäre Fläche durch eine nicht dargestellte Maskierungsschicht vor dem Angriff des Ätzmaterials geschützt wurde. Durch das Entfernen der Isolationsschicht 12 ergibt sich im Bereich der Teilfläche 16 eine Freistellung des Nano- drahtes 15a. Der Nanodraht 15b liegt hingegen noch über seine gesamte Länge auf der Oberfläche 25 der Isolationsschicht 12 auf .FIG. 5 shows the semiconductor component 10 from FIG. 3 after further method steps of the proposed manufacturing method have been carried out. In particular, a partial surface 16 of the insulating layer 12 has been removed. This can be done in some embodiments by wet chemical or dry chemical etching after a surface complementary to the partial surface 16 has been protected by a masking layer, not shown, from the attack of the etching material. Removal of the insulation layer 12 results in an exemption of the nanowire 15a in the region of the partial surface 16. By contrast, the nanowire 15b still rests on the surface 25 of the insulation layer 12 over its entire length.
Ein solchermaßen freigestellter Nanodraht 24 kann durchSuch a release nanowire 24 can by
Einbringen einer Trennstelle 17 zu einem frei beweglichen Element ausgebildet werden. Die Trennstelle 17 kann in einigen Ausführungsformen mittels eines fokussierten Ionenstrahls erzeugt werden, welcher das Material des Nanodrahtes 15a im Bereich der Trennstelle 17 abträgt. Alternativ kann die Trennstelle 17 auch durch einen Maskierungs- und Ätzschritt erzeugt werden.Inserting a separation point 17 are formed to a freely movable element. The separation point 17 can be generated in some embodiments by means of a focused ion beam, which removes the material of the nanowire 15a in the region of the separation point 17. Alternatively, the separation point 17 can also be produced by a masking and etching step.
Die Bewegung des beweglichen Nanodrahtes 24 kann in einigen Ausführungsformen durch kapazitive Kopplung bestimmt und/oder kontrolliert werden. Hierzu können im Bereich der Aussparung 16 auf dem Substrat elektrisch leitfähige Elektroden angeordnet sein. Auf diese Weise kann der Nanodraht 24 in einigen Ausführungsformen als Nanowaage für anhaftende Moleküle verwendet werden. Durch Aufbringen von Linker- Molekülen auf die Oberfläche des Nanodrahtes 24 kann dabei ein selektiver Nachweis vorgebbarer Moleküle erfolgen. Aufgrund des erfindungsgemäß verkleinerten Verhältnisses von Volumen zu Oberfläche kann die Sensitivität beim Nachweis von Molekülen gegenüber dem Stand der Technik erhöht sein.The movement of the movable nanowire 24 may be determined and / or controlled by capacitive coupling in some embodiments. For this purpose, electrically conductive electrodes can be arranged in the region of the recess 16 on the substrate. In this manner, nanowire 24, in some embodiments, may be used as a nanoscale for adherent molecules. By applying linker Molecules on the surface of the nanowire 24 can be made a selective detection of predeterminable molecules. Due to the inventively reduced ratio of volume to surface, the sensitivity in the detection of molecules over the prior art may be increased.
In einer weiteren Ausführungsform der Erfindung kann der Nanodraht 24 als Wellenleiter ausgebildet sein, welcher ein optisches Signal in den feststehenden Abschnitt 15c einkoppelt. Durch Auslenken des beweglichen Nanodrahtes 24, in einigen Ausführungsformen mittels eines elektrischen Feldes, kann die Intensität des in den feststehenden Abschnitt 15c eingekoppelten Lichtes verringert werden. Auf diese Weise kann das erfindungsgemäß vorgeschlagene Halbleiterbauelement 10 einen Schalter bzw. eine Weiche für optische Signale enthalten.In a further embodiment of the invention, the nanowire 24 may be formed as a waveguide which couples an optical signal into the fixed portion 15c. By deflecting the movable nanowire 24, in some embodiments by means of an electric field, the intensity of the light coupled into the fixed portion 15c can be reduced. In this way, the inventively proposed semiconductor device 10 may include a switch or a switch for optical signals.
Figur 6 zeigt nochmals das Halbleiterbauelement 10 gemäß Figur 5, nachdem eine Mehrzahl von Kontaktelementen 18a, 18b und 18c aufgebracht wurden. Die Kontaktelemente 18a, 18b und 18c dienen der elektrischen Kontaktierung des Nanodrahtes 15b bzw. 24. Hierzu wird für die Kontaktelemente 18a, 18b und 18c ein Metall bzw. eine Legierung gewählt, welche einen ohmschen Kontakt zum Halbleitermaterial der Nanodrähte 24 bzw. 15b ausbildet .FIG. 6 once again shows the semiconductor component 10 according to FIG. 5 after a plurality of contact elements 18a, 18b and 18c has been applied. The contact elements 18a, 18b and 18c are used for electrically contacting the nanowire 15b and 24, respectively. For the contact elements 18a, 18b and 18c, a metal or an alloy is selected which forms an ohmic contact with the semiconductor material of the nanowires 24 and 15b.
Die zur Aufnahme von Kontaktelementen 18 vorgesehenen Flächenbereiche werden mittels einer Maskierungsschicht abgedeckt. Hierfür kann in einigen Ausführungsformen eine Hartmaske oder ein Photolack verwendet werden. Die Kontakt- elemente 18 werden dann in an sich bekannter Weise durch Sputtern, Aufdampfen oder galvanische Abscheidung auf die Oberfläche 25 der Isolationsschicht 12 aufgebracht. Die Kontaktierung der Nanodrähte kann somit mit bekannten Verfahren erfolgen, welche bei der Herstellung konventioneller Halbleiterbauelemente ebenso Verwendung finden. Figur 7 zeigt ein weiteres Ausführungsbeispiel eines erfindungsgemäß hergestellten Halbleiterbauelementes 10. Auch das Halbleiterbauelement gemäß Figur 7 ist auf einem Substrat 11 aufgebaut. Auf dem Substrat 11 befindet sich wiederum eine Isolationsschicht 12, wie in Zusammenhang mit Figur 1 beschrieben. Mittels einer nicht dargestellten Maskierungsschicht wurden zwei Nanodrähte 20 und 23 aufgebracht, welche in etwa rechtwinklig zueinander verlaufen.The area areas provided for receiving contact elements 18 are covered by means of a masking layer. For this, a hardmask or a photoresist may be used in some embodiments. The contact elements 18 are then applied in a conventional manner by sputtering, vapor deposition or electrodeposition on the surface 25 of the insulating layer 12. The contacting of the nanowires can thus be carried out by known methods, which are also used in the production of conventional semiconductor devices. FIG. 7 shows a further exemplary embodiment of a semiconductor component 10 produced according to the invention. The semiconductor component according to FIG. 7 is also constructed on a substrate 11. On the substrate 11 is again an insulating layer 12, as described in connection with Figure 1. By means of a masking layer, not shown, two nanowires 20 and 23 were applied, which extend approximately at right angles to each other.
Zwischen der Stirnseite des ersten Nanodrahtes 23 und der Längserstreckung des zweiten Nanodrahtes 20 befindet sich eine Trennstelle 17. Die Trennstelle 17 kann entweder dadurch erzeugt werden, dass die zu den Nanodrähten korrespondierenden Gräben in der Maskierungsschicht 13 bis auf einen dünnen Steg ausgearbeitet werden, welcher die Größe der späteren Trennstelle 17 vorgibt. Auf diese Weise entsteht die Trennstelle 17 in einem Arbeitsgang bei der Entfernung der Maskierungsschicht. Alternativ können die Gräben auch ineinander übergehen, so dass nach der Entfernung der Maskierungsschicht die Nanodrähte 23 und 20 eine Verbindung miteinander eingehen. In diesem Fall kann die Trennstelle 17 durch nachträgliches Entfernen eines Teilstücks des Nanodrahtes 23 erzeugt werden. Hierzu eignet sich insbesondere der Abtrag des Halbleitermaterials des Nanodrahtes 23 mittels eines fokussierten Ionenstrahls.Between the end face of the first nanowire 23 and the longitudinal extension of the second nanowire 20 there is a separation point 17. The separation point 17 can be generated either by elaborating the trenches corresponding to the nanowires in the masking layer 13 down to a thin web which forms the Size of the later separation point 17 pretends. In this way, the separation point 17 is formed in one operation in the removal of the masking layer. Alternatively, the trenches may also merge into one another, so that after removal of the masking layer, the nanowires 23 and 20 make a connection with each other. In this case, the separation point 17 can be generated by subsequent removal of a portion of the nanowire 23. In particular, the removal of the semiconductor material of the nanowire 23 by means of a focused ion beam is suitable for this purpose.
Im nachfolgenden Verfahrensschritt wird der Nanodraht 23 mittels eines Kontaktelements 18 kontaktiert. Weiterhin wird der Nanodraht 20 mittels zweier Kontaktelemente 21 und 22 kontaktiert. Auf diese Weise wird auf der Oberfläche der Isolationsschicht 12 ein planarer Feldeffekttransistor ausge- bildet. Dabei bilden die Kontakte 21 und 22 die Source- bzw. Drainkontakte des Transistors. Der Nanodraht 20 bildet den Kanal des Transistors, wobei sich aufgrund der Geometrie des Nanodrahtes 20 im Kanal ein eindimensionales Elektronengas ausbildet. Der Nanodraht 23 bildet die Gate-Elektrode, welche durch die Trennstelle 17 vom Kanal getrennt ist. Ein solcher Feldeffekttransistor kann in einigen Ausführungsformen als Sensor verwendet werden, wenn die elektrischen Eigenschaften des Kanals 20 durch Moleküle verändert werden, welche an der Oberfläche des Nanodrahtes 20 chemisorbiert oder physisorbiert werden. Durch das Aufbringen von Linker- Molekülen auf die Oberfläche des Kanals 20 kann ein selektiver Nachweis vorgebbarer Moleküle erzielt werden. Gegenüber bekannten Sensoren kann auf diese Weise die Sensitivität und/oder die räumliche Auflösung erhöht sein.In the subsequent method step, the nanowire 23 is contacted by means of a contact element 18. Furthermore, the nanowire 20 is contacted by means of two contact elements 21 and 22. In this way, a planar field effect transistor is formed on the surface of the insulation layer 12. In this case, the contacts 21 and 22 form the source and drain contacts of the transistor. The nanowire 20 forms the channel of the transistor, wherein due to the geometry of the nanowire 20 in the channel, a one-dimensional electron gas is formed. The nanowire 23 forms the gate electrode, which is separated from the channel by the separation point 17. Such a field effect transistor may be used as a sensor in some embodiments when the electrical properties of the channel 20 are altered by molecules that are chemisorbed or physisorbed on the surface of the nanowire 20. By applying linker molecules to the surface of the channel 20, selective detection of predeterminable molecules can be achieved. Compared with known sensors, the sensitivity and / or the spatial resolution can be increased in this way.
In gleicher Weise wie vorstehend beschrieben können weitere Isolationsschichten mit weiteren, darauf aufgebrachten Nano- drähten erzeugt werden, um auf diese Weise eine Vielzahl von elektrischen und/oder mechanischen und/oder optischen Bauelementen übereinander herzustellen.In the same way as described above, further insulation layers can be produced with further nano-wires applied thereon in order to produce a plurality of electrical and / or mechanical and / or optical components one above the other in this way.
Selbstverständlich ist die Erfindung nicht auf die dargestellten Ausführungsbeispiele beschränkt. Vielmehr können mit dem offenbarten Verfahren zur Herstellung von Nanodrähten eine Vielzahl unterschiedlicher elektromechanischer und/oder elektronischer Bauelemente oder Sensoren hergestellt werden, welche zumindest einen solchen Nanodraht enthalten. Daneben können die Bauelemente selbstverständlich weitere, an sich bekannte Strukturen enthalten. Die nachfolgenden Ansprüche sind daher so zu verstehen, dass ein genanntes Merkmal in zumindest einer Ausführungsform der Erfindung vorhanden ist. Dies schließt die Anwesenheit weiterer Merkmale nicht aus. Sofern die Ansprüche „erste" und „zweite" Merkmale definieren, so dient diese Bezeichnung der Unterscheidung zweier gleichartiger Merkmale, ohne eine Rangfolge festzulegen. Of course, the invention is not limited to the illustrated embodiments. Rather, the disclosed method for producing nanowires can produce a large number of different electromechanical and / or electronic components or sensors which contain at least one such nanowire. In addition, the components may of course contain further known per se structures. The following claims are therefore to be understood as meaning that a named feature is present in at least one embodiment of the invention. This does not exclude the presence of further features. If the claims define "first" and "second" features, then this term serves to distinguish two similar features without prioritizing them.

Claims

Patentansprüche claims
1. Verfahren zur Herstellung eines Halbleiterbauelementes1. A method for producing a semiconductor device
(10) , in welchem ein eindimensionales Elektronengas ausbildbar ist, welches die folgenden Schritte enthält:(10) in which a one-dimensional electron gas can be formed comprising the following steps:
- Bereitstellen eines Substrates (11) mit einer ersten Oberfläche;- Providing a substrate (11) having a first surface;
- Abscheiden einer Maskierungsschicht (13) mit einer ersten Oberfläche und einer zweiten Oberfläche, wobei die zweite Oberfläche der Maskierungsschicht (13) auf der ersten Oberfläche des Substrates (11) angeordnet ist;- depositing a masking layer (13) having a first surface and a second surface, the second surface of the masking layer (13) being disposed on the first surface of the substrate (11);
- Einbringen von mindestens einem Graben (14) in die Maskierungsschicht (13), welcher bis zur ersten Ober- fläche des Substrates (11) reicht;- introducing at least one trench (14) into the masking layer (13), which extends to the first surface of the substrate (11);
- Einbringen eines Halbleitermaterials (15) in den mindestens einen Graben (14), welches ein Gruppe- III- Nitrid enthält oder daraus besteht;- introducing a semiconductor material (15) into the at least one trench (14) which contains or consists of a group III nitride;
- Entfernen der Maskierungsschicht (13) .- Remove the masking layer (13).
2. Verfahren nach Anspruch 1, bei welchem zusätzlich vor dem Abscheiden der Maskierungsschicht (13) eine Isolationsschicht (12) mit einer ersten Seite und einer zweiten Seite abgeschieden wird, wobei die zweite Seite der Isolationsschicht (12) auf der ersten Seite des Substrates (11) angeordnet ist und die zweite Seite der Maskierungsschicht (13) auf der ersten Seite der Isolationsschicht (12) angeordnet ist.2. The method of claim 1, further comprising depositing an insulating layer (12) having a first side and a second side prior to depositing the masking layer (13), the second side of the insulating layer (12) being deposited on the first side of the substrate (12). 11) and the second side of the masking layer (13) is disposed on the first side of the insulating layer (12).
3. Verfahren nach einem der Ansprüche 1 oder 2, dadurch gekennzeichnet, dass der Schritt des Einbringens mindestens eines Grabens (14) in die Maskierungsschicht (13) das Aufbringen eines Photolackes auf die erste Seite der Maskierungsschicht (13) umfasst.3. The method according to any one of claims 1 or 2, characterized in that the step of introducing at least one trench (14) in the masking layer (13) the Applying a photoresist to the first side of the masking layer (13).
4. Verfahren nach Anspruch 3, dadurch gekennzeichnet, dass der Photolack mittels Elektronenstrahllithographie und/oder UV-Lithographie und/oder einem Nanodruckverfahren strukturiert wird.4. The method according to claim 3, characterized in that the photoresist by means of electron beam lithography and / or UV lithography and / or a nanoprinting process is structured.
5. Verfahren nach einem der Ansprüche 3 bis 4, dadurch gekennzeichnet, dass zumindest eine Teilfläche des Photolackes und/oder eine Teilfläche der Maskierungsschicht (13) mittels Gasphasenätzen entfernt wird.5. The method according to any one of claims 3 to 4, characterized in that at least a partial surface of the photoresist and / or a partial surface of the masking layer (13) is removed by means of gas-phase etching.
6. Verfahren nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, dass das Einbringen eines Halbleitermaterials (15) in den mindestens einen Graben (14) mittels einer Gasphasenabscheidung erfolgt, Insbesondere mittels CVD, MOCVD oder MOVPE.6. The method according to any one of claims 1 to 5, characterized in that the introduction of a semiconductor material (15) in the at least one trench (14) by means of a vapor deposition takes place, in particular by means of CVD, MOCVD or MOVPE.
7. Verfahren nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, dass der mindestens eine Graben (14) eine Breite von etwa 40 nm bis etwa 110 nm aufweist.7. The method according to any one of claims 1 to 6, characterized in that the at least one trench (14) has a width of about 40 nm to about 110 nm.
8. Verfahren nach einem der Ansprüche 1 bis7, dadurch gekenn- zeichnet, dass nach dem Entfernen der Maskierungsschicht8. The method according to any one of claims 1 to 7, characterized in that after removing the masking layer
(13) eine unterhalb des Halbleitermaterials (15) liegende Teilfläche (16) des Substrates (11) und/oder der Isolationsschicht (12) entfernt wird.(13) a below the semiconductor material (15) lying partial surface (16) of the substrate (11) and / or the insulating layer (12) is removed.
9. Verfahren nach einem der Ansprüche 1 bis 8, dadurch ge- kennzeichnet, dass in die Maskierungsschicht (13) mindestens ein erster Graben (14) und mindestens ein zweiter Graben (14) eingebracht wird, welcher mit dem ersten Graben (14) verbunden ist 9. The method according to any one of claims 1 to 8, character- ized in that in the masking layer (13) at least a first trench (14) and at least a second trench (14) is introduced, which with the first trench (14) is
10. Verfahren nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, dass nach der Entfernung der Maskierungs- schicht (13) eine Trennstelle (17) in das zusammenhängende Halbleitermaterial (15, 23, 20) eingebracht wird.10. The method according to any one of claims 1 to 9, characterized in that after the removal of the masking layer (13) a separation point (17) in the coherent semiconductor material (15, 23, 20) is introduced.
11. Verfahren nach einem der Ansprüche 1 bis 10, dadurch gekennzeichnet, dass nach dem Entfernen der Maskierungsschicht (13) Kontaktelemente (18) und/oder Verbindungselemente aufgebracht werden.11. The method according to any one of claims 1 to 10, characterized in that after removal of the masking layer (13) contact elements (18) and / or connecting elements are applied.
12. Verfahren nach einem der Ansprüche 1 bis 11, gekenn- zeichnet durch die weiteren Verfahrensschritte:12. The method according to any one of claims 1 to 11, characterized by the further method steps:
- Überwachsen von zumindest einer Teilfläche des Halbleiterbauelementes (10) mit einer weiteren Isolationsschicht, welche eine erste Oberfläche und eine zweite Oberfläche aufweist, wobei die zweite Oberfläche der zweiten Isolationsschicht auf der ersten Seite der ersten Isolationsschicht (12) und/oder auf der ersten Oberfläche des Substrates (11) und/oder auf dem Halbleitermaterial (15) angeordnet ist;Overgrowing at least one partial surface of the semiconductor component (10) with a further insulating layer which has a first surface and a second surface, wherein the second surface of the second insulating layer is on the first side of the first insulating layer (12) and / or on the first surface the substrate (11) and / or on the semiconductor material (15) is arranged;
- Abscheiden einer weiteren Maskierungsschicht () mit einer ersten Oberfläche und einer zweiten Oberfläche, wobei die zweite Oberfläche der weiteren Maskierungsschicht auf der ersten Oberfläche der zweiten Isolationsschicht angeordnet ist;Depositing a further masking layer (12) having a first surface and a second surface, wherein the second surface of the further masking layer is disposed on the first surface of the second insulation layer;
- Einbringen von mindestens einem Graben in die weitere Maskierungsschicht, welcher bis zur ersten Oberfläche der zweiten Isolationsschicht reicht;- introducing at least one trench in the further masking layer, which extends to the first surface of the second insulating layer;
- Einbringen eines Halbleitermaterials in den mindestens einen Graben, welches ein Gruppe- III -Nitrid enthält oder daraus besteht; - Entfernen der weiteren Maskierungsschicht. Introducing a semiconductor material into the at least one trench which contains or consists of a group III nitride; - Remove the further masking layer.
13. Verfahren nach Anspruch 12, dadurch gekennzeichnet, dass die Verfahrensschritte zur Erzeugung einer mehrlagigen Halbleiterstruktur (10) mehrfach ausgeführt werden.13. The method according to claim 12, characterized in that the method steps for producing a multilayer semiconductor structure (10) are performed several times.
14. Halbleiterbauelement, enthaltend ein Substrat (11) mit einer ersten Oberfläche und zumindest einen Nanodraht (15) , welcher ein Gruppe- III- Nitrid enthält oder daraus besteht und auf der ersten Oberfläche angeordnet ist, wobei in dem Nanodraht ein eindimensionales Elektronengas ausbildbar ist und sich dessen Längsersteckung in der Ebene der ersten Oberfläche des Substrates (11) befindet.14. A semiconductor device, comprising a substrate (11) having a first surface and at least one nanowire (15), which contains a group III nitride or consists thereof and is arranged on the first surface, wherein in the nanowire a one-dimensional electron gas can be formed and the longitudinal extent thereof is in the plane of the first surface of the substrate (11).
15. Halbleiterbauelement nach Anspruch 14, dadurch gekennzeichnet, dass der Nanodraht (15) als optischer Wellenleiter ausgebildet ist.15. Semiconductor component according to claim 14, characterized in that the nanowire (15) is designed as an optical waveguide.
16. Halbleiterbauelement nach einem der Ansprüche 14 oder16. Semiconductor component according to one of claims 14 or
15, dadurch gekennzeichnet, dass der Nanodraht eine Breite zwischen 20 nm und 110 nm aufweist und/oder eine Höhe zwischen 20 nm und 110 nm.15, characterized in that the nanowire has a width between 20 nm and 110 nm and / or a height between 20 nm and 110 nm.
17. Halbleiterbauelement nach einem der Ansprüche 14 bis 16, dadurch gekennzeichnet, dass der Nanodraht (15) als beweglich gelagertes Element (24) ausgebildet ist.17. Semiconductor component according to one of claims 14 to 16, characterized in that the nanowire (15) is designed as a movably mounted element (24).
18. Halbleiterbauelement nach Anspruch 17, dadurch gekennzeichnet, dass die Lage des beweglich gelagerten Elementes (24) im Betrieb des Halbleiterbauelementes (10) beeinflussbar und/oder bestimmbar ist.18. Semiconductor component according to claim 17, characterized in that the position of the movably mounted element (24) can be influenced and / or determined during operation of the semiconductor component (10).
19. Halbleiterbauelement nach einem der Ansprüche 14 bis 18, dadurch gekennzeichnet, dass dieses zumindest einen Feldeffekttransistor enthält, dessen Kanal (20) durch einen ersten Nanodraht gebildet wird und dessen Gateelektrode (23) durch einen beabstandet angeordneten zweiten Nanodraht gebildet wird, wobei der erste und der zweite Nanodraht auf einer Isolationsschicht (12) oder auf dem Substrat (11) angeordnet sind. 19. A semiconductor device according to any one of claims 14 to 18, characterized in that it comprises at least one field effect transistor whose channel (20) is formed by a first nanowire and the gate electrode (23) arranged by a spaced second nanowire is formed, wherein the first and the second nanowire on an insulating layer (12) or on the substrate (11) are arranged.
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