WO2010137233A1 - マルチプロセッサシステムにおける省電力制御装置およびモバイル端末 - Google Patents

マルチプロセッサシステムにおける省電力制御装置およびモバイル端末 Download PDF

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WO2010137233A1
WO2010137233A1 PCT/JP2010/002884 JP2010002884W WO2010137233A1 WO 2010137233 A1 WO2010137233 A1 WO 2010137233A1 JP 2010002884 W JP2010002884 W JP 2010002884W WO 2010137233 A1 WO2010137233 A1 WO 2010137233A1
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WO
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processor
task
performance
multiprocessor system
power saving
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PCT/JP2010/002884
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一ノ瀬直也
森田良子
小林圭太
西村修
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パナソニック株式会社
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    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
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    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3234—Power saving characterised by the action undertaken
    • G06F1/3287—Power saving characterised by the action undertaken by switching off individual functional units in the computer system
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
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    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
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    • G06F9/50—Allocation of resources, e.g. of the central processing unit [CPU]
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    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Definitions

  • the present invention relates to a power saving control apparatus in a multiprocessor system including a plurality of processors that perform distributed processing of a plurality of tasks, and that includes a performance guarantee task and a performance non-guaranteed task, and particularly guarantees real-time performance.
  • the present invention relates to a technique for effectively reducing power consumption.
  • the present invention also relates to a mobile terminal such as a digital still camera having the same function as described above.
  • Real-time property refers to the ability to complete a predetermined task within a predetermined time.
  • the technique of the present invention is preferably applied particularly to an information processing apparatus adopting a multiprocessor system.
  • a multiprocessor system Since a multiprocessor system is composed of a plurality of processors, it consumes more power than a single processor system composed of a single processor. In a multiprocessor system, distributed processing is performed by a plurality of processors, so that the processing efficiency of the entire system is high, but it is not necessary to perform distributed processing using all the processors in a low load state. Operating all processors in a low load state consumes more power than necessary for the system. Based on these reasons, techniques for reducing power consumption in a low load state have been proposed.
  • a power saving control system described in Patent Document 1 is a multiprocessor system including two or more processors (CPUs), and a state monitor that constantly detects an operating state of the system, A state controller is provided that performs state transition control on a designated processor when the operating state of the system detected by the state monitor changes beyond a predetermined boundary condition (threshold).
  • state transition control refers to mutual switching between power saving control that changes the processor operating state from the normal operating state to the standby state and return control that changes the processor operating state from the standby state to the normal operating state. Is to do.
  • the system operation state includes a normal operation state and an operation standby state in the processor operation state, and further includes a keyboard input wait state and a low load state.
  • the value representing the current load state exceeds a predetermined threshold value.
  • the value representing the current load state of application execution in the entire system exceeds a predetermined threshold value
  • a value representing a scheduling state for distributing the task for realizing the function of the application to each processor exceeds a predetermined threshold value, A state that satisfies at least one of the above.
  • the conventional example includes a system state monitoring unit as a state monitor and a system state control unit as a state controller.
  • the system operation state that is, the time-varying element value (bus load state, application execution load state, scheduling state) exceeds a predetermined threshold value.
  • the processor operation state is changed from the normal operation state to the operation standby state.
  • the operation state of the processor is changed from the operation standby state to the normal operation state.
  • the operating state of each processor is monitored, and if the load on a specific processor continues to be low due to waiting for key input, etc., the optimal consumption is achieved by switching the clock supplied to the processor to a lower frequency. Maintain power operation.
  • the feature of the conventional example is (A) Based on “element values that change over time in the system” such as a bus load state, an application execution load state, and a scheduling state, (B) Control of the operating state of the processor to be controlled (switching between power saving control for switching from the normal operating state to the standby state for operation and return control for switching from the standby state to the normal operating state) is also performed over time. Transition, That's what it means. In other words, it is important that both the monitoring target and the control target are accompanied by temporal changes.
  • time-dependent element values such as a bus load state, an application execution load state, and a scheduling state, which are system operation states, are used as judgment criteria. Therefore, it is necessary to constantly monitor the element value. Further, the operation state of the processor is controlled to be switched between the power saving control and the return control according to the determination result, and this control itself also changes with time. That is, a temporal circulation occurs in which a temporal change in the monitoring target appears as a temporal change in the control target, and further, a temporal change in the control target induces a temporal change in the monitoring target. Such constant monitoring and control with temporal circulation results in a decrease in processing speed of the multiprocessor system.
  • the control for reducing the frequency of the supply clock to the processor is based on the condition that the processor load is in a low load state, the frequency of the supply clock cannot be reduced unless the processor load is in a low load state. This is an obstacle to effectively reducing power consumption.
  • the present invention was created in view of such circumstances, and in a multiprocessor system in which performance assurance tasks and performance non-guaranteed tasks are mixed, a predetermined task must be completed within a predetermined time. It is an object of the present invention to provide a power saving control device capable of effectively reducing power consumption while guaranteeing that the above-mentioned constraint is satisfied.
  • the power saving control device in the multiprocessor system is: A multiprocessor system including a plurality of processors that perform distributed processing of a plurality of tasks in which performance guarantee tasks and non-performance guarantee tasks are mixed, Based on the correlation between each processing performance value indicating the number of processing cycles (the number of execution instructions) of the performance guarantee task and each processing capability value indicating the task processing capability of the processor, the processing of the plurality of tasks is performed.
  • An allocation controller for allocating the performance guarantee tasks to the processors so that the required number of processors is minimized;
  • An operation state controller that puts the first processor, to which the assignment of the performance guarantee task is released by the assignment controller, into a power saving state; Is provided.
  • the processing capability value Wj is the total processing amount of tasks that the processor Pj can process within the real-time performance time ⁇ i.
  • the allocation controller allocates the performance guarantee task ⁇ i to the processor Pj so that the number of processors used is minimized based on the correlation between the processing performance value ⁇ i of the performance guarantee task ⁇ i and the processing capability value Wj of the processor. Take control. Details will be described below.
  • the surplus power here refers to a state in which a performance guarantee task that has been assigned to another processor can be assigned and changed (moved) to that processor. Such a task change is a reallocation of a performance guarantee task.
  • a processor (hereinafter referred to as a first processor) in which assignment of the performance guarantee task is canceled appears, and the number of appearances increases. .
  • the operation state controller puts the first processor into a power saving state. Even if a performance non-guaranteed task is assigned to the first processor to which the power saving state is applied, it is a performance non-guaranteed, and therefore there is no problem in performance guarantee even in the power saving state.
  • the performance assurance tasks for the processors are made possible so that tasks can be executed with the minimum number of processors while maintaining real-time performance. Allocation control can be performed.
  • the power saving state is applied to the operating state of the first processor in which the performance guarantee task assignment has been eliminated, it is assumed that the processor load becomes a low load state over time.
  • power consumption can be effectively reduced while guaranteeing real-time performance.
  • FIG. 1 It is a block diagram which shows the structure of the power saving control apparatus in the multiprocessor system of Embodiment 1 of this invention. It is function explanatory drawing showing the function of the principal part of the power saving control apparatus in Embodiment 1 of this invention. It is a figure which shows the structure of the task management information of the power saving control apparatus in Embodiment 1 of this invention. It is a figure which shows the specific content of the task management information before reallocation of the power saving control apparatus in Embodiment 1 of this invention. It is a figure which shows an example of the MIPS value of the processor of the power saving control apparatus in Embodiment 1 of this invention. It is explanatory drawing of the surplus performance of the processor of the power saving control apparatus in Embodiment 1 of this invention.
  • the present invention includes (1) Whether the allocation controller can perform a reassignment process of reassigning the performance guarantee task after the assignment process from the second processor to which the performance guarantee task is assigned to the third processor. And determining that reassignment is possible, the second processor is configured to reassign the performance guarantee task after the assignment processing to the third processor. There is a mode.
  • the allocation controller compares the processing performance value of the performance assurance task after the allocation process with a surplus performance indicating a processing capacity of the third processor, and then performs the process of the performance assurance task after the allocation process. It is configured to determine that the reallocation process is possible when a performance value is equal to or less than the remaining capacity of the third processor. There is a mode.
  • the third guarantee is made when it is determined whether or not the performance guarantee task ⁇ i can be reassigned to the third processor.
  • the remaining capacity Mj of the processor is examined. That is, when the processing performance value ⁇ i of the performance guarantee task ⁇ i after the allocation process is smaller than or equal to the remaining capacity Mj of the third processor, it is determined that the reallocation is possible, and the performance assurance task ⁇ i is determined as the third performance guarantee task ⁇ i. Reassign to processor.
  • the allocation controller is configured to set the processing capability value by a function having a real-time performance time required by the performance assurance task as a variable; There is a mode.
  • the processing capability value is set with reference to the real-time performance time required by the performance assurance task, the setting accuracy of the processing capability value is further improved.
  • the processing capability value Wj of the processor Pj can be collated with the real-time performance time ⁇ i required by the performance guarantee task ⁇ i.
  • the allocation controller allocates each performance assurance task to the processor so that movement of the performance assurance task between processors is minimized. There is a mode.
  • the reallocation itself can be made more efficient.
  • the allocation controller is configured to give priority to minimizing contention between processors of resources used in the performance assurance task to be reassigned in the reassignment process. There is a mode.
  • the allocation controller is configured to pre-assign the group of performance assurance tasks that need to be processed simultaneously in a sequence to the same third processor. There is a mode.
  • Dispatch refers to assigning processors to a plurality of tasks processed by an operating system (OS) according to priority (also called scheduling).
  • OS operating system
  • priority also called scheduling
  • the allocation controller performs reallocation processing of the performance non-guaranteed task after performing reallocation processing of the performance assurance task, and at that time, the reallocation processing of the performance non-guaranteed task to the third processor Configured to ban, There is a mode.
  • the performance assurance task reassignment for the task reassignment for minimizing the number of processors used, priority is given to the performance assurance task reassignment, and when it is completed, the performance non-guaranteed task is reassigned. At that time, it is possible to reassign non-performance-guaranteed tasks while keeping the efficiency of the total task distribution processing of the multiprocessor system as high as possible.
  • the operation state controller is configured to dynamically change the allocation of the memory to each of the processors when allocating a memory that exchanges data with the processor to the processor.
  • the operation state controller is configured to dynamically change the allocation of the memory to each of the processors when allocating a memory that exchanges data with the processor to the processor.
  • (11) Further, in the configuration of (10) above, Dynamically changing the memory allocation is to reallocate the memory allocated to the first processor to the second processor. There is a mode.
  • the processor includes a cache having a snooping function
  • the operational state controller is configured to change a snoop mode of the cache; There is a mode.
  • the snooping function here refers to a function that monitors whether the memory contents do not match the cache contents by DMA (Direct Memory Access) from a peripheral device, and discards the cache contents if necessary. It is.
  • DMA Direct Memory Access
  • Changing the snoop mode means stopping the snoop mode of the cache in the first processor. There is a mode.
  • the operation state controller changes an operation state of a peripheral device connected to the first processor instead of putting the first processor in a power saving state, or saves the first processor in a power saving state. And is configured to change the operating state of the peripheral device, There is a mode.
  • a mobile terminal provides: The multiprocessor system; A power saving control device in the multiprocessor system of the present invention; Is provided.
  • the multiprocessor system operates in a normal operation mode operated in a normal operation state and a low power consumption operation mode operated in a low power consumption state, respectively.
  • the allocation controller and the operation state controller are configured to be activated only in the low power consumption mode state. There is a mode.
  • the multiprocessor system is configured to be switchable between the normal operation mode and the low power consumption mode by a user. There is a mode.
  • the multiprocessor system is configured such that an operation mode is switched from the normal operation mode to the low power consumption mode when a remaining power amount of a battery that supplies power to the multiprocessor system is a predetermined amount or less. There is a mode.
  • FIG. 1 is a block diagram showing the configuration of a power saving control device in a multiprocessor system in which performance guarantee tasks and non-performance guarantee tasks are mixed according to the first embodiment of the present invention.
  • the power saving control device includes a CPU (Central Processing Unit) 1, a ROM (Read Only Memory) 2, a RAM (Random Access Memory) 3, a clock control unit 4, a peripheral device 5, and processors P1 to P4. Is provided. These components 1 to 5 and P1 to P4 are connected to each other via a bus 6.
  • the peripheral device 5 includes a plurality of tasks, and here includes first to eighth tasks T1 to T8.
  • Reference numeral 10 denotes an operating system (OS) configured by a functional combination of the CPU 1, the ROM 2, and the RAM 3.
  • the operating system 10 includes at least an allocation controller E1 and an operation state controller E2.
  • the allocation controller E1 is configured to control allocation so that the number of processors used is minimized when a plurality of tasks are allocated to a plurality of processors Pj (details will be described later).
  • the power saving state is applied.
  • the operation state controller E2 performs the application through the control of the clock frequency in the clock control unit 4.
  • the processing capability qi is often represented by a MIPS value.
  • the allocation control to each processor Pj is performed so as to minimize the number of processors used.
  • the operation state controller E2 is configured to apply the power saving state to the operation state of the processor (first processor) in which the assignment of the performance guarantee task ⁇ i is canceled as a result of the assignment processing by the assignment controller E1. Is done.
  • the operation state controller E2 is configured to apply the power saving state by changing the clock frequency in the clock control unit 4, for example.
  • FIG. 2 is a function explanatory diagram showing functions of main parts of the power saving control device according to the first embodiment.
  • the operating system 10 operates on the processors P1 to P4, and controls the assignment of the first to eighth tasks T1 to T8 to the processors P1 to P4 and the operating states of the processors P1 to P4.
  • the assignment controller E1 assigns the first to eighth tasks T1 to T8 to the processors P1 to P4 according to a predetermined algorithm as the previous stage assignment process. Now, as shown in FIG. 2, it is assumed that the following assignments are performed. The following assignment is based on the premise that the first to fifth tasks T1 to T5 are performance guarantee tasks ⁇ and the sixth to eighth tasks T6 to T8 are performance non-guaranteed tasks ⁇ . Assign the first task T1 and the fifth task T5 to the processor P1. Assign the second task T2 and the sixth task T6 to the processor P2. Assign the third task T3 and the seventh task T7 to the processor P3. Assign the fourth task T4 and the eighth task T8 to the processor P4.
  • the first to fifth tasks T1 to T5 (performance guarantee task ⁇ ) are allocated and allocated to the four processors P1 to P4.
  • the allocation controller E1 Whether there is a task that can be reassigned from the currently assigned processor to another processor (hereinafter referred to as a reassignable task) among the first to fifth tasks T1 to T5, Whether there is a processor (hereinafter referred to as a third processor) capable of reassignment of the reassignable task, Respectively.
  • the allocation controller E1 performs the above determination based on the correlation between each of the processing performance values ⁇ 1 to ⁇ 5 and each of the processing capacity values W1 to W4 of the processor. Details thereof will be described later.
  • the processing performance values ⁇ 1 to ⁇ 5 are the processing performance values of the performance guarantee tasks ⁇ (first to fifth tasks T1 to T5) assigned to the processors P1 to P4.
  • the values W1 to W4 are processing capability values that take into account the real-time performance times ⁇ 1 to ⁇ 5 required by the performance guarantee tasks ⁇ (first to fifth tasks T1 to T5) assigned to the processors P1 to P4. That is.
  • FIG. 3 shows the structure of the task management information 20 held by the first to eighth tasks T1 to T8, respectively.
  • the task management information 20 includes real-time flag information a1 indicating whether or not the processing requires real-time performance, real-time performance information a2 indicating performance necessary for guaranteeing real-time performance, and actual processing performance. Processing performance information a3.
  • the operating system 10 determines whether the task Ti is a performance guarantee task ⁇ (task that requires real-time performance). , It is determined whether the task is a non-guaranteed task ⁇ (a task for which real-time performance is not required).
  • a determination process is simply referred to as a determination process.
  • the operating system 10 selects an allocation combination that minimizes the number of processors used from among a plurality of allocation combinations that exist in the task Ti that is determined to be the performance guarantee task ⁇ in the determination process.
  • a selection process is simply referred to as a selection process.
  • the operating system 10 performs the selection process based on the real-time performance information a2 and the processing performance information a3 of the task Ti.
  • the operating system 10 assigns the performance guarantee task ⁇ to the processor based on the selected assignment combination.
  • the allocation combination includes a combination for reassigning processors (hereinafter referred to as a reassignment combination). The determination process and the selection process described above are performed by the allocation controller E1 in the operating system 10.
  • the first task T1 is a performance guarantee task ⁇
  • the real time flag information a1 is “1”.
  • Real-time performance information a2 real-time performance time ⁇ 1) is 10 ms.
  • the fifth task T5 is the performance guarantee task ⁇ .
  • the real time flag information a1 is “1”.
  • Real-time performance information a2 real-time performance time ⁇ 5) is 10 ms.
  • the second task T2 is a performance guarantee task ⁇ ,
  • the real time flag information a1 is “1”.
  • Real-time performance information a2 (real-time performance time ⁇ 2) is 12 ms.
  • the sixth task T6 is a performance non-guaranteed task ⁇ .
  • Real-time flag information a1 is “0”.
  • Real-time performance information a2 (real-time performance time ⁇ 6) is 0 ms.
  • the third task T3 assigned to the processor P3 is This task T3 corresponds to the performance guarantee task ⁇ ,
  • the real time flag information a1 is “1”.
  • Real time performance time ⁇ 3 is 12 ms,
  • the seventh task T7 also assigned to the processor P3 is This task T7 corresponds to the performance non-guaranteed task ⁇ , Real-time flag information a1 is “0”.
  • Real time performance time ⁇ 7 is 0 ms
  • the fourth task T4 assigned to the processor P4 is This task T4 corresponds to the performance guarantee task ⁇ ,
  • the real time flag information a1 is “1”.
  • Real time performance time ⁇ 4 is 10 ms
  • the eighth task T8 assigned to the processor P4 is This task T8 corresponds to the performance non-guaranteed task ⁇ , Real-time flag information a1 is “0”.
  • Real time performance time ⁇ 8 is 0 ms
  • the MIPS value of the processing capability q1 per unit time of the processor P1 is 10 MIPS
  • the MIPS values of the processing capabilities q2, q3, and q4 of the processors P2, P3, and P4 are all 10 MIPS.
  • MIPS Million Instructions Per Per Second
  • 1 MIPS is a processing capacity for executing 1 million instructions per second.
  • the allocation controller E1 refers to the real-time performance information a2 and the processing performance information a3.
  • the first task T1 it is necessary to execute 50 KI processing within 10 ms.
  • the second task T2 it is necessary to execute 60 KI processing within 12 ms.
  • the third task T3 it is necessary to execute 50 KI processing within 12 ms.
  • the fourth task T4 it is necessary to execute 40 KI processing within 10 ms.
  • the fifth task T5 it is necessary to execute 10 KI processing within 10 ms. Are determined respectively.
  • the processing capability value Wj of the processor Pj taking into account the real-time performance time ⁇ i of the task Ti (Ta, Tb) is obtained by multiplying the processing capability qj per unit time of the processor Pj by the real-time performance time ⁇ i.
  • Wj qj ⁇ ⁇ i It is.
  • This processing capability value Wj corresponds to the rectangular area (the entire area) surrounded by a thick line in FIG.
  • the horizontal width of the rectangle represents the processing capability qj of the processor Pj per unit time, and the vertical axis direction is the time axis direction.
  • the processing capacity per unit time of the processor P4 is q4 and the real-time performance time of the fourth task T4, which is the performance guarantee task ⁇ assigned to the processor P4, is ⁇ 4, the processing corresponding to the real-time performance time ⁇ 4 of the processor P4
  • the performance assurance tasks assigned to the processor Pj are ⁇ a and ⁇ b, the processing performance value of the performance assurance task ⁇ a is ⁇ a, and the processing performance value of the performance assurance task ⁇ b is ⁇ b, the performance assurance task ⁇ a is currently assigned to the processor Pj.
  • the total processing performance value ⁇ i of the performance assurance tasks ⁇ a and ⁇ b ⁇ i ⁇ a + ⁇ b It becomes.
  • the surplus performance Mj is the performance guarantee task assigned to the processor Pj from the multiplication result of the processing capability qj (MIPS value) per unit time of the processor Pj and the value of the real-time performance time ⁇ i in the determination target task.
  • the surplus performance Mj calculated in this way corresponds to the white portion inside the thick rectangle in FIG.
  • Mj the minimum remaining capacity
  • FIG. 7 is an operation explanatory diagram of the power saving control device according to the first embodiment.
  • the vertical axis width of the processor P1 and the vertical axis width of the processor P4 are equal to each other, and the vertical axis width of the processor P2 and the vertical axis width of the processor P3 are equal to each other.
  • the allocation controller E1 extracts the processors P1 to P4 having the minimum value of the remaining capacity Mj by searching. Among the remaining performances M1 to M4 (40KI, 60KI, 70KI, 60KI) of the processors P1 to P4, the minimum remaining performance is the remaining performance M1 (40KI) of the processor P1. Therefore, the allocation controller E1 determines that the processor having the minimum surplus performance is the processor P1.
  • the processor (processor P1) having the minimum surplus performance is the third processor.
  • the third processor means a processor that can be a task reassignment destination (including candidates).
  • the allocation controller E1 determines whether reassignment is possible. That is, the assignment controller E1 recognizes the performance guarantee task ⁇ assigned to the processors P2 to P4 other than the processor P1 (third processor). In the present embodiment, the second task T2, the third task T3, and the fourth task T4 are recognized as the performance guarantee task ⁇ . The allocation controller E1 determines whether or not there is a performance guarantee task ⁇ that can be reassigned to the processor P1 (third processor) among these three performance guarantee tasks ⁇ (T2, T3, T4). .
  • the reassignable performance guarantee task ⁇ is referred to as a reassignable task
  • the processor to which the reassignable task is assigned is referred to as a second processor.
  • the second processor means a processor that can be a task reassignment source (including candidates).
  • the above determination is made based on the remaining performance M1 (40 KI) of the third processor (processor P1).
  • the processing performance value ⁇ 2 (60 KI) of the second task T2 is larger than the surplus performance M1 (40 KI) of the processor P1
  • the processing performance value ⁇ 3 (50 KI) of the third task T3 is larger than the remaining performance M1 (40 KI) of the third processor (processor P1)
  • the third task T3 is transferred to the third processor (processor P1). It is impossible to reassign.
  • the processing performance value ⁇ 4 (40 KI) of the fourth task T4 falls within the range of the remaining performance M1 (40 KI) of the third processor (processor P1)
  • the fourth task T4 is reassigned to the processor P1. It is possible.
  • the allocation controller E1 as shown by the arrows from (a) to (b) in FIG. -The processor P4 as the second processor is determined as the task reassignment source, -The processor P1, which is the third processor, is determined as the task reassignment destination, Confirm the fourth task T4 assigned to the processor P4 as a reassignable task, On top of that, Reassign (move) the fourth task T4 from the processor P4 to the processor P1.
  • the remaining performance of each of the processors P1 to P4 changes as follows.
  • the allocation of the performance guarantee task ⁇ in the processor P1 is 100%, and the remaining performance M1 is 0 KI.
  • the remaining capacity M2 remains 60KI.
  • the remaining performance M3 remains at 70 KI. All allocation of the performance guarantee task ⁇ in the processor P4 is canceled, and the remaining performance M4 becomes 100 KI.
  • the assignment controller E1 is configured such that the third processor (task reassignment destination candidate: the value of the surplus performance Mj is the smallest) at this time is the processor having the surplus performance M2 (60 KI). It is determined that it has been replaced with P2. Further, as shown in FIG. 7B, the allocation controller E1 sets the processor P3 that has not performed the reallocation of the performance guarantee task ⁇ to the second processor except for the third processor (processor P2).
  • the performance guarantee task ⁇ (third task T3) assigned to the processor P3 (second processor) is certified as a reassignable task.
  • the allocation controller E1 determines whether or not the third task T3 (reassignable task) can be reassigned to the processor P2 (third processor). Judgment is based on M2 (60 KI). In this case, since the processing performance value ⁇ 3 of the third task T3 is 50 KI and the value falls within the range of the remaining capacity M2 (60 KI) of the processor P2, the allocation controller E1 executes the third task T3. Based on this certification, the processor P3 (second processor) is certified as a task reassignment source, and the processor P2 (third processor) is recognized as reassignable to the processor P2 (third processor). Processor) as a task reassignee.
  • the assignment controller E1 performs the third task T3 (reassignable task) assigned to the processor P3 as shown by the arrow from (b) in FIG. 7 to (c) in FIG. ) Is reassigned (moved) to the processor P2.
  • the remaining capacity M2 of the processor P2 becomes 10 KI, and the processor P3 cancels the assignment of all performance guarantee tasks.
  • the remaining performance of each processor changes as follows.
  • the allocation of the performance guarantee task ⁇ in the processor P1 is 100%, and the remaining performance M1 is 0 KI.
  • the allocation of the performance guarantee task ⁇ in the processor P2 decreases, and the surplus performance M2 becomes 10 KI, -All task assignments in the processor P3 are canceled, and the remaining capacity M3 is 120 KI. All task assignments in the processor P4 are canceled, and the remaining capacity M4 is 100 KI.
  • a first task T1, a fifth task T5, and a fourth task T4 are assigned to the processor P1
  • a second task T2, a sixth task T6, and a third task T3 are assigned to the processor P2
  • a seventh task T7 is assigned to the processor P3
  • the eighth task T8 is assigned to the processor P4; It becomes a state.
  • a first task T1, a fifth task T5, and a fourth task T4 are assigned to the processor P1
  • a second task T2 and a third task T3 are assigned to the processor P2
  • the processor P3 and the processor P4 have no performance guarantee task ⁇ assigned, As a result, there are no more performance assurance tasks ⁇ that can be reassigned.
  • the operation state controller E2 When the task assignment processing and the performance assurance task ⁇ reassignment processing by the assignment controller E1 are completed, the operation state controller E2 is started next, and the assignment of the first processor (performance assurance task ⁇ is canceled). The power saving mode is applied to the operating states of the processor P3 and the processor P4.
  • the operation state controller E2 controls the clock control unit 4 to stop the supply of clocks to the processors P3 and P4. Since the performance guarantee task ⁇ is not assigned to the processors P3 and P4, no problem occurs even if the supply of the clock is stopped.
  • FIG. 8 shows the result of task reassignment (movement) starting from the state shown in FIG. 4 as described above.
  • the first to fifth tasks T1 to T5 in which the real-time flag information a1 is “1” are aggregated into the processor P1 and the processor P2, and the allocation that minimizes the number of processors used is realized.
  • FIG. 9 is a flowchart showing the operation of the power saving control apparatus according to the first embodiment. The operation will be described below according to this flowchart.
  • the allocation controller E1 extracts a third processor (candidate for task reassignment destination) having a minimum value of the remaining capacity Mj by searching.
  • the calculation method of the reserve capacity performance Mj is as follows.
  • the assignment controller E1 includes a task that can be reassigned to the third processor in a state where performance guarantee is possible, in the group of performance guarantee tasks ⁇ assigned to processors other than the third processor. It is determined whether or not (reassignable task) exists. In the above operation example, it is determined that the fourth task T4 assigned to the processor P4 corresponds to a reassignable task.
  • Step S3 is a process of branching based on the detection result of the reassignable task in step S2.
  • the third processor extracted in step S1 is certified as a task reassignment destination, and the reassignable task whose existence is confirmed in step S3 is assigned.
  • the process branches to step S4.
  • the process branches to step S5 without the third processor extracted in step S1 being recognized as a task reassignment destination.
  • step S4 the reassignable task is moved (reassigned) from the second processor determined as the task reassignment source to the third processor determined as the task reassignment destination, and then the process proceeds to step S2 again. To do.
  • step S2 When the loop processing of steps S2, S3, and S4 is repeated to complete the reassignable task collation processing and reassignment processing for the third processor extracted in step S1, the process proceeds from step S3 to step S5.
  • step S5 it is determined whether or not a processor in which task reassignment is incomplete or a reassignable task remains. If it is determined in step S5 that these processors and tasks remain, steps S1 to S1 to S5 are repeated for the remaining processors and tasks.
  • step S5 If it is determined in step S5 that there are no remaining processors or tasks that can be reassigned, the process proceeds to step S6.
  • step S ⁇ b> 6 the operation state controller E ⁇ b> 2 stops the clock supply to the processor (first processor) from which all the assignments of the performance guarantee task ⁇ have been canceled via the clock control unit 4. This reduces power consumption.
  • ... element values (specifically, the processing capability value Wj of the processor Pj) in consideration of n) are used as control factors.
  • the processing performance value ⁇ i of the performance assurance task ⁇ to be determined (hereinafter referred to as the determination target task ⁇ ′) is compared with the remaining performance Mj of a processor other than the second processor to which the determination target task ⁇ ′ is assigned. To do.
  • the third processor whose remaining performance Mj is equal to or greater than the processing performance value ⁇ i (Pj ⁇ Mj) determines that there is room for executing the determination target task ⁇ ′. Reassign (move) the determination target task ⁇ ′ to the third processor.
  • the operation state controller E2 applies the power saving state to the first processor in which the assignment of the performance guarantee task ⁇ is all canceled by performing the task reassignment process by the assignment controller E1.
  • the power-saving control device of the first embodiment constantly changes element values that change over time in a multiprocessor system in which the performance guarantee task ⁇ and the performance non-guarantement task ⁇ coexist. Real-time performance without monitoring or keeping the processor operating state under constant control, and without assuming that the processor load becomes low over time as in the prior art. As a result, power consumption can be effectively reduced.
  • the change of the cache mode is specifically the following control. That is, in a cache having a snooping function, there may be a discrepancy between memory contents and cache contents due to DMA (Direct Memory Access) from a peripheral device during normal operation. For this reason, conventionally, when such a mismatch occurs, control is performed to discard the cache contents. Hereinafter, such control is referred to as snooping control. In changing the cache mode, the snooping control of the first processor in which the assignment of the performance guarantee task ⁇ is canceled is stopped. This makes it possible to increase the efficiency of the total task distribution processing of the multiprocessor system.
  • DMA Direct Memory Access
  • the performance non-guaranteed task ⁇ is determined based on the real-time flag information a1, but for example, a task whose value of the real-time performance information a2 or the processing performance information a3 is “0” is not It may be determined as guaranteed task ⁇ (* 3).
  • the processor having the maximum surplus performance Mj may be preferentially designated as the third processor (task reassignment destination candidate), or simply the third processor (task reassignment) in ascending or descending order of the processor numbers. You may search for (destination candidate) (* 4).
  • the processing time of this loop may be long. is there. Therefore, it may be configured to separately perform a process of determining whether to execute the steps of the flowchart shown in FIG. 9 (that is, determining whether to shift the process to “start” in FIG. 9). (* 5).
  • the allocation controller E1 and the operation state controller E2 are composed of the operating system 10 in which the CPU 1, the ROM 2, and the RAM 3 are functionally combined.
  • the assignment controller E1 and the operation state controller E2 may be configured from a dedicated DSP (Digital Signal Processor) (* 6).
  • the second embodiment of the present invention is configured so that the performance assurance task ⁇ is reassigned to the processor on the condition that there is no contention for the resources used by the performance assurance task ⁇ .
  • FIG. 1 in the case of the first embodiment is used.
  • FIG. 10 shows the structure of the task management information 20 held by the first to eighth tasks T1 to T8 in the case of the second embodiment.
  • the task management information 20 holds used resource information a4 indicating resources used by each task. is doing.
  • FIG. 11 shows specific contents of the task management information 20 for the first to eighth tasks T1 to T8 in the case of the second embodiment.
  • FIG. 11 shows specific contents of the task management information 20 for the first to eighth tasks T1 to T8 in the case of the second embodiment.
  • FIG. 11 what is different from the first embodiment (FIG. 4) is a real-time performance time ⁇ i.
  • the real-time performance times ⁇ 1, ⁇ 4 of the processors P1, P4 are equally 10 ms
  • the real-time performance times ⁇ 2, ⁇ 3 of the processors P2, P3 are equally 12 ms.
  • the real-time performance times ⁇ 1, ⁇ 4 and the real-time performance times ⁇ 2, ⁇ 3 are different.
  • the real-time performance times ⁇ 1 to ⁇ 5 of all the performance guarantee tasks ⁇ (first to fifth tasks T1 to T5) are equal to each other and are all 10 ms.
  • FIG. 12 corresponds to FIG.
  • the configuration of the second embodiment (FIG. 11) is compared with the configuration of the first embodiment (FIG. 4).
  • the allocation controller E1 refers to the used resource information a4,
  • the first task T1 uses resource A and resource B;
  • the second task T2 uses resource C and resource D;
  • the third task T3 uses resource A and resource C;
  • the fourth task T4 uses resource B and resource D;
  • the fifth task T5 uses resource E, Recognize each.
  • the assignment controller E1 determines whether or not task reassignment is possible. That is, the allocation controller E1 first allocates resources used by the task (first task T1) allocated to the third processor (processor P1) and other processors (processors P2, P3, P4). After recognizing the resources used by the assigned tasks (second task T2, third task T3, and fourth task T4), it is determined whether the resources match between the recognized tasks. to decide. The resource can be recognized by referring to the used resource information a4 held by each task.
  • the resources used by the processor P1 are resources A, B, and E.
  • the resources used by the process P2 are resources C and D
  • the resources used by the processor P3 are resources A and C.
  • the resources used by the processor P4 are resources B and D. Therefore, the processor that does not cause resource contention with the processor P1 (third processor) is the processor P2. Therefore, the allocation controller E1 recognizes the processor P2 that is not subject to resource competition for the third processor (processor P1) as the second processor (task reassignment source), and further, the third processor (processor P1). Is authorized as the task reassignee.
  • the second task T2 assigned to the second processor (processor P2) is returned to the third processor (processor P1). Assign (move).
  • the remaining performance M1 of the third processor (processor P1) becomes 0 KI, and all performance guarantee task assignments in the second processor (processor P2) are canceled.
  • the remaining performance of each of the processors P1 to P4 changes as follows.
  • the allocation of the performance guarantee task ⁇ in the processor P1 is 100%, and the remaining performance M1 is 0 KI. All allocation of the performance guarantee task ⁇ in the processor P2 is canceled, and the remaining performance M2 becomes 100 KI.
  • the remaining performance M3 remains at 70 KI.
  • the remaining performance M4 remains 60 KI.
  • the assignment controller E1 is configured such that the third processor (task reassignment destination candidate: the value of the surplus performance Mj is the smallest) at this time is the processor having the surplus performance M6 (60 KI). It is determined that it has been replaced with P4. Further, as shown in FIG. 12B, the allocation controller E1 sets the processor P3 that has not performed the reallocation of the performance guarantee task ⁇ to the second processor except for the third processor (processor P4).
  • the performance guarantee task ⁇ (third task T3) assigned to the processor P3 (second processor) is certified as a reassignable task.
  • the assignment controller E1 determines whether or not the third task T3 (reassignable task) can be reassigned to the processor P4 (third processor). Judgment is based on M4 (60 KI). In this case, the processing performance value ⁇ 3 of the third task T3 is 30 KI, and the value falls within the range of the remaining capacity M2 (60 KI) of the processor P4. Furthermore, the resources used by the fourth task T4 assigned to the processor P4 are the resource B and the resource D, and the resource A and the resource C used by the third task T3 do not compete. From the above, the assignment controller E1 determines that the reassignable task (third task T3) can be reassigned to the third processor (processor P4). Based on this authorization, the processor P3 (second processor) is authorized as a task reassignment source, and the processor P4 (third processor) is authorized as a task reassignment destination.
  • the assignment controller E1 performs the third task T3 (reassignable task) assigned to the processor P3 as shown by the arrow from (b) in FIG. 12 to (c) in FIG. ) Is reassigned (moved) to the processor P4.
  • the remaining capacity M2 of the processor P4 becomes 30 KI, and the assignment of all performance guarantee tasks to the processor P3 is canceled.
  • the remaining performance of each processor changes as follows.
  • the allocation of the performance guarantee task ⁇ in the processor P1 is 100%, and the remaining performance M1 is 0 KI.
  • the allocation of the performance guarantee task ⁇ in the processor P2 is 100%, and the remaining performance M2 is 100 KI. All task assignments in the processor P3 are canceled, and the remaining performance M3 is 100 KI.
  • the allocation of the performance guarantee task ⁇ in the processor P4 decreases, and the remaining performance M4 becomes 30 KI.
  • a first task T1, a fifth task T5, and a second task T2 are assigned to the processor P1
  • a fourth task T4 and a third task T3 are assigned to the processor P4,
  • the processor P2 and the processor P3 are not assigned the performance guarantee task ⁇ , As a result, there are no more performance assurance tasks ⁇ that can be reassigned.
  • the operation state controller E2 When the task assignment processing and the performance assurance task ⁇ reassignment processing by the assignment controller E1 are completed, the operation state controller E2 is started next, and the assignment of the first processor (performance assurance task ⁇ is canceled). The power saving mode is applied to the operating states of the processor P2 and the processor P3.
  • the operation state controller E2 controls the clock controller 4 to stop the supply of clocks to the processors P2 and P3. Since the performance guarantee task ⁇ is not assigned to the processors P2 and P3, no problem occurs even if the supply of the clock is stopped.
  • FIG. 13 shows the result of task reassignment (movement) starting from the state shown in FIG. 11 as described above.
  • the first to fifth tasks T1 to T5 in which the real-time flag information a1 is “1” are aggregated into the processor P1 and the processor P4, and the allocation that minimizes the number of processors used is realized.
  • FIG. 14 is a flowchart showing the operation of the power saving control apparatus according to the second embodiment. The operation will be described below according to this flowchart.
  • step S12 is different from step S2, and the other steps are the same.
  • the assignment controller E1 includes the group of performance assurance tasks ⁇ assigned to processors other than the third processor, Reassignable to a third processor with performance guarantee possible No resource contention with the third processor, Whether or not a task that can be reassigned to the third processor (reassignable task) exists in a state where the above condition is satisfied is determined.
  • the second task T2 assigned to the processor P2 corresponds to a reassignable task.
  • Step S13 is a process of branching based on the detection result of the reassignable task in step S12.
  • the third processor extracted in step S11 is recognized as a task reassignment destination, and the reassignable task whose existence is confirmed in step S3 is assigned.
  • the process branches to step S14.
  • the process branches to step S15 without the third processor extracted in step S11 being recognized as a task reassignment destination.
  • step S14 the reassignable task is moved (reassigned) from the second processor authorized as the task reassignment destination to the third processor authorized as the task reassignment destination, and the process proceeds to step S12 again. To do.
  • step S11 the reassignable task collation processing and reassignment processing for the third processor extracted in step S11 is completed, and the process proceeds from step S13 to step S15.
  • step S15 it is determined whether or not a processor in which task reassignment is incomplete or a reassignable task remains. If it is determined in step S15 that these processors and tasks remain, steps S11 to S15 are repeated for the remaining processors and tasks.
  • step S15 If it is determined in step S15 that there is no remaining processor or reassignable task in which task reassignment has not been completed, the process proceeds to step S16.
  • step S ⁇ b> 16 the operation state controller E ⁇ b> 2 stops the clock supply to the processor (first processor) from which all the assignments of the performance guarantee task ⁇ have been canceled via the clock control unit 4. This reduces power consumption.
  • the reallocation is performed so as to minimize the contention between the processors of the resources used by the performance assurance task.
  • the number of dispatches is minimized by reassigning the performance guarantee task group that needs to be processed in the same sequence to the same processor as much as possible.
  • ⁇ By not assigning the performance non-guaranteed task ⁇ to the processor to which the performance assurance task ⁇ has been reassigned, the movement of the performance non-guaranteed task ⁇ between the processors is minimized. It is to be noted that the configurations described in (* 1) to (* 6) in the case of the first embodiment can also be applied to the second embodiment.
  • the third embodiment of the present invention exemplifies a mode in which the power saving control device according to the first and second embodiments is used for a digital still camera (mobile terminal).
  • FIG. 15 is a block diagram showing a functional configuration of a digital still camera according to Embodiment 3 of the present invention
  • FIG. 16 is a functional explanatory diagram showing functions of a main part of the digital still camera.
  • the digital still camera 30 includes a CPU 40, a key operation unit 51, a timer unit 52, a camera unit 53, an audio unit 54, and a USB (Universal Serial Bus) interface unit 55.
  • the key operation unit 51 includes a key determination task T1 and a key execution task T5 that control the key operation unit 51
  • the timer unit 52 includes a timer task T2 that controls the task
  • the camera unit 53 includes a camera task T3 that controls the task.
  • the audio unit 54 includes an audio task T4 that controls the audio task 54
  • the USB interface unit 55 includes USB tasks T6 to T8 that control the audio task T4.
  • Tasks T1 to T5 correspond to the performance guarantee task ⁇
  • tasks T6 to T8 correspond to the performance non-guaranteed task ⁇ .
  • the CPU 40 includes a multiprocessor system.
  • the multiprocessor system includes a plurality of (here, four) processors, that is, processors P1 to P4.
  • the CPU 40 controls the entire digital still camera 30 while processing a plurality of tasks in parallel. Specifically, the CPU 40 reads and executes an operating system program (OS) and various application programs in response to various instruction signals input from the key operation unit 51, and performs a timer unit 52, a camera unit 53, and an audio unit. 54 and the USB interface unit 55 are controlled.
  • OS operating system program
  • the operation sequence in the CPU 40 of the digital still camera configured as described above is essentially the same as the operation of the power saving control device according to the first or second embodiment, and thus the description thereof is omitted.
  • Digital still cameras include cameras that can switch between a normal power consumption mode that operates without particularly reducing power consumption and a low power consumption mode that operates with less power consumption. Such a digital still camera may be configured to perform reallocation as in the third embodiment when the low power consumption mode is set.
  • transition to the low power consumption mode may be a function that can be set by the user, or the transition to the low power consumption mode may be automatically performed when specific conditions are met.
  • the configurations (* 1) to (* 6) in the case of the first embodiment can also be implemented in the third embodiment.
  • Other mobile terminals to which this embodiment is applied are battery-powered portable devices that can be carried around. Specifically, cellular phones, PHS (Personal Handy-phone System), PDA (Personal Digital) Assistant), portable game consoles, and other notebook computers. For tasks that run on mobile terminals, call functions, mail functions, Internet functions, game functions, TV phone functions, TV viewing functions, TV recording functions, photo shooting functions, video shooting functions, music playback functions, and various other functions Application.
  • the present invention is implemented in a configuration in which the present invention is applied to a CPU of a multiprocessor system and a digital still camera, but the present invention is not limited to these embodiments.
  • the present invention can be similarly implemented in an integrated circuit including a multiprocessor system and a program that causes a computer to function as a multiprocessor.
  • the program in this case may be distributed via a recording medium such as a CD-ROM or a communication medium such as the Internet.
  • the power saving control device in a multiprocessor system in which performance guarantee tasks and performance non-guaranteed tasks are mixed according to the present invention is useful as a technique for effectively reducing power consumption while guaranteeing real-time performance. It is also excellent as a mobile terminal such as a digital still camera.
  • Bus 10 Operating system (OS) 20
  • Task management information 30
  • Digital still camera 40 CPU 51 Key operation section 52 Timer section 53 Camera section 54 Audio section 55 USB interface section

Landscapes

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Abstract

　割り当て制御器が、性能保証タスクの処理サイクル数(実行命令数)を示す処理性能値のそれぞれと、プロセッサのタスク処理能力を示す処理能力値のそれぞれとの相関関係に基づいて、複数のタスクの処理に要するプロセッサ数が最小限となるように各性能保証タスクをプロセッサに割り当てたうえで、動作状態制御器が、性能保証タスクの割り当てが解除された第１のプロセッサを省電力状態にする。

Description

マルチプロセッサシステムにおける省電力制御装置およびモバイル端末
　本発明は、複数のタスクを分散処理する複数のプロセッサを備えるとともに、性能保証タスクと性能非保証タスクとが混在するマルチプロセッサシステムにおける省電力制御装置にかかわり、特には、リアルタイムへ性を保証しながら消費電力を効果的に削減するための技術に関する。また、上記と同様の機能を有するデジタルスチルカメラなどのモバイル端末に関する。リアルタイム性とは、所定時間内に所定のタスクを完了する能力のことである。本発明の技術は、特にマルチプロセッサ方式を採用している情報処理装置に好適に適用される。
　マルチプロセッサシステムは、複数のプロセッサから構成されるため、単一のプロセッサで構成されるシングルプロセッサシステムに比べて消費電力が大きい。マルチプロセッサシステムは、複数のプロセッサによって分散処理を行うのでシステム全体の処理効率は高いものの、低負荷状態ではすべてのプロセッサを用いて分散処理を行う必要はない。低負荷状態ですべてのプロセッサを動作させることは、システムとして必要以上の電力を消費することとなる。このような理由に基づき、従来から低負荷状態のときに消費電力の低減を図る技術が提案されている。
　例えば、特許文献１に記載された省電力制御システム（以下、単に従来例という）は、２以上のプロセッサ（ＣＰＵ）を備えるマルチプロセッサシステムにおいて、システムの動作状態を常に検知する状態監視器と、状態監視器に検知されるシステムの動作状態が所定の境界条件（しきい値）を超えて変化したとき、指定されたプロセッサについて状態遷移制御を行う状態制御器を備える。
　ここで状態遷移制御とは、プロセッサの動作状態を通常動作状態から動作待機状態に遷移させる省電力制御と、プロセッサの動作状態を動作待機状態から通常動作状態に遷移させる復帰制御との相互切り替えを行うことである。またシステムの動作状態は、プロセッサの動作状態における通常動作状態と動作待機状態とを含み、さらには、キーボードからの入力待ち状態と低負荷状態とを含む。
　また、システムの動作状態が所定の境界条件を超えるとは、
・システムの構成要素の間で授受される信号を中継するバスにおいて、現時点での負荷状態を表す値が所定のしきい値を超える、
・システム全体におけるアプリケーション実行の現時点における負荷状態を表す値が所定のしきい値を超える、
・アプリケーションの機能を実現させるタスクを各々のプロセッサに分配するためのスケジューリング状態を表す値が所定のしきい値を超える、
　のうちの少なくとも一つを満足する状態のことをいう。
　従来例は、状態監視器としてシステム状態監視部を備え、状態制御器としてシステム状態制御部を備える。このような構成を備える従来例においては、システムの動作状態すなわち時間的に変化する要素値（バス負荷状態、アプリケーション実行負荷状態、スケジューリング状態）が所定のしきい値を超えるか否かを常時監視し、上記要素値がしきい値を下回ると、プロセッサの動作状態を通常動作状態から動作待機状態に遷移させる。一方、上記要素値がしきい値を上回ると、プロセッサの動作状態を動作待機状態から通常動作状態に遷移させる。具体的には、個々のプロセッサの動作状態を監視し、キー入力待ちなどのために特定のプロセッサに対する負荷が少ない状態が続くと、当該プロセッサへ供給するクロックを低い周波数に切り替えることにより最適な消費電力での運用を維持する。
　従来例の特徴は、
　（ａ）バス負荷状態、アプリケーション実行負荷状態、スケジューリング状態などの「システムにおいて時間的に変化する要素値」を判断基準にしている、
　（ｂ）制御対象であるプロセッサの動作状態の制御（通常動作状態から動作待機状態に遷移させる省電力制御と動作待機状態から通常動作状態に遷移させる復帰制御との切り替え）も時間経過に伴って遷移する、
　ということである。つまり、監視対象も制御対象もともに時間的変化を伴うということが重点になっている。
特開平８－６６８１号
　従来例においては、システムの動作状態であるバス負荷状態、アプリケーション実行負荷状態、スケジューリング状態などの時間的に変化する要素値を判断基準としている。そのため、上記要素値を常時的に監視する必要がある。さらに、その判断結果に応じてプロセッサの動作状態を省電力制御と復帰制御との間で切り替え制御するが、この制御自体も時間的に遷移することになる。つまり、監視対象における時間的変化が制御対象の時間的変化として現れ、さらに制御対象の時間的変化が監視対象の時間的変化を誘起する、という時間的循環が発生することになる。このような時間的循環を伴う常時的な監視および制御は、結果として、マルチプロセッサシステムの処理速度の低下を招くことになる。
　加えて、プロセッサへの供給クロックの周波数低減の制御はプロセッサ負荷が低負荷状態になることを条件にしているため、プロセッサ負荷が低負荷状態にならない限り供給クロックの周波数を低減することができず、これでは消費電力削減を有効に進めるうえで障害となる。
　本発明は、このような事情に鑑みて創作したものであり、性能保証タスクと性能非保証タスクとが混在するマルチプロセッサシステムにおいて、リアルタイム性（所定時間内に所定のタスクを完了しなければならないという制約を満たすこと）を保証しながら消費電力を効果的に削減することが可能な省電力制御装置を提供することを目的としている。
　本発明によるマルチプロセッサシステムにおける省電力制御装置は、
　性能保証タスクと性能非保証タスクとが混在する複数のタスクを分散処理する複数のプロセッサを備えるマルチプロセッサシステムであって、
　前記性能保証タスクの処理サイクル数（実行命令数）を示す処理性能値のそれぞれと、前記プロセッサのタスク処理能力を示す処理能力値のそれぞれとの相関関係に基づいて、前記複数のタスクの処理に要するプロセッサ数が最小限となるように前記各性能保証タスクを前記プロセッサに割り当てる割り当て制御器と、
　前記割り当て制御器により前記性能保証タスクの割り当てが解除された第１のプロセッサを省電力状態にする動作状態制御器と、
　を備える。
　個々の性能保証タスクαｉ（ｉ＝１，２…ｎ）は、その属性として、その処理サイクル数（実行命令数）を表す処理性能値Φｉ（ｉ＝１，２…ｎ）と、性能保証タスクαｉの実行完了に要する時間であるリアルタイム性能時間τｉ（ｉ＝１，２…ｎ）とを備える。一方、個々のプロセッサＰｊ（ｊ＝１，２…ｍ）は、その属性として、処理能力値Ｗｊ（ｊ＝１，２…ｍ）を備える。処理能力値Ｗｊは、そのプロセッサＰｊがリアルタイム性能時間τｉ内に処理することができるタスクの総処理量である。
　割り当て制御器は、性能保証タスクΑｉの処理性能値Φｉと、プロセッサの処理能力値Ｗｊとの相関関係に基づいて、使用プロセッサ数が最小限となるように、性能保証タスクΑｉをプロセッサＰｊに割り当てる制御を行う。以下、詳細に説明する。任意のタスク割り当て状態において、あるプロセッサに余力（処理能力の余裕）があれば、その性能保証タスクの割り当て変更を行う。ここでいう余力（処理能力の余裕）とは、他のプロセッサに割り当て済みの性能保証タスクを、当該プロセッサに割り当て変更（移動）することが可能であるという状態をいう。このようなタスクの変更が性能保証タスクの再割り当てである。このような性能保証タスクの再割り当てを可能な限り実施すれば、性能保証タスクの割り当てが解消されたプロセッサ（以下、第１のプロセッサという）が出現し、さらにはその出現数が増えるようになる。動作状態制御器は、第１のプロセッサを省電力状態にする。省電力状態が適用された第１のプロセッサに性能非保証タスクが割り当てられているとしても、それは性能非保証であるので、省電力状態にしても性能保証上の問題は生じない。
　ここでは、従来技術の場合のように、時間的に変化する要素値（プロセッサ負荷）を常時的に監視する必要もなければ、その要素値としきい値との比較結果が時間的に変動することに伴う動作状態の常時的な制御の必要もない。
　このようにして、本発明によれば、性能保証タスクと性能非保証タスクとが混在するマルチプロセッサシステムにおいて、プロセッサ負荷が時間経過に伴って低負荷状態になることを前提条件にすることなく、リアルタイム性を保証しながら消費電力を効果的に削減することが可能となる。
　本発明によれば、性能保証タスクと性能非保証タスクとが混在するマルチプロセッサシステムにおいて、リアルタイム性を保持しつつ最小限のプロセッサ数でタスクの実行が可能となるようにプロセッサへの性能保証タスクの割り当て制御を行うことが可能となる。これにより、性能保証タスクの割り当てが解消された第１のプロセッサの動作状態に対して省電力状態を適用するので、プロセッサ負荷が時間経過に伴って低負荷状態になることを前提条件にすることなく、リアルタイム性を保証しながら消費電力を効果的に削減することができる。
本発明の実施の形態１のマルチプロセッサシステムにおける省電力制御装置の構成を示すブロック図である。 本発明の実施の形態１における省電力制御装置の主要部の機能を表す機能説明図である。 本発明の実施の形態１における省電力制御装置のタスク管理情報の構造を示す図である。 本発明の実施の形態１における省電力制御装置の再割り当て前のタスク管理情報の具体的な内容を示す図である。 本発明の実施の形態１における省電力制御装置のプロセッサのＭＩＰＳ値の一例を示す図である。 本発明の実施の形態１における省電力制御装置のプロセッサの余力性能の説明図である。 本発明の実施の形態１における省電力制御装置の動作説明図である。 本発明の実施の形態１における省電力制御装置の再割り当て後のタスク管理情報の具体的な内容を示す図である。 本発明の実施の形態１における省電力制御装置の動作を示すフローチャートである。 本発明の実施の形態２における省電力制御装置のタスク管理情報の構造を示す図である。 本発明の実施の形態２における省電力制御装置の再割り当て前のタスク管理情報の具体的な内容を示す図である。 本発明の実施の形態２における省電力制御装置の動作説明図である。 本発明の実施の形態２における省電力制御装置の再割り当て後のタスク管理情報の具体的な内容を示す図である。 本発明の実施の形態２における省電力制御装置の動作を示すフローチャートである。 本発明の実施の形態３におけるデジタルスチルカメラの概略構成を示すブロック図である。 本発明の実施の形態３におけるデジタルスチルカメラの主要部の機能を表す機能説明図である。
　本発明の実施の形態を説明する前に、本発明の態様の概要を説明する。すなわち、本発明には、
　（１）前記割り当て制御器は、割り当て処理後の前記性能保証タスクを、当該性能保証タスクが割り当てられた第２のプロセッサから第３のプロセッサに再割り当てする再割り当て処理が可能であるか否かを判断したうえで、再割り当て可能と判断すると、前記第２のプロセッサから前記第３のプロセッサに前記割り当て処理後の性能保証タスクを再割り当てするように構成されている、
　という態様がある。
　この態様によれば、再割り当て可能な性能保証タスクについては、これを漏れなく再割り当てすることにより、タスク処理に使用するプロセッサの数を確実に最小限にすることが可能となる。
　（２）上記（１）の構成において、
　前記割り当て制御器は、前記割り当て処理後の性能保証タスクの前記処理性能値を、前記第３のプロセッサの処理余力を示す余力性能と比較したうえで、前記割り当て処理後の性能保証タスクの前記処理性能値が前記第３のプロセッサの前記余力性能以下のときに、前記再割り当て処理が可能であると判断するように構成されている、
　という態様がある。
　この態様によれば、ある性能保証タスクαｉがすでに第２のプロセッサに割り当てられている状態で、その性能保証タスクαｉを第３のプロセッサに再割り当て可能か否かを判断する際に、第３のプロセッサの余力性能Ｍｊを検討する。すなわち、第３のプロセッサの余力性能Ｍｊに比べて割り当て処理後の性能保証タスクαｉの処理性能値Φｉが小さいか等しい場合には、再割り当て可能と判断し、その性能保証タスクαｉを第３のプロセッサに再割り当てする。
　（３）本発明には、
　前記割り当て制御器は、前記性能保証タスクが必要とするリアルタイム性能時間を変数とする関数により前記処理能力値を設定するように構成されている、
　という態様がある。
　この態様によれば、性能保証タスクが必要とするリアルタイム性能時間を参照して処理能力値を設定するため、処理能力値の設定精度がさらに向上する。
　（４）上記（３）の構成において、
　前記プロセッサＰｊの処理能力値Ｗｊは、前記プロセッサＰｊの単位時間当たりの処理能力ｑｊに、前記リアルタイム性能時間τｉを乗算したものである、
　という態様がある。すなわち、Ｗｊ＝ｑｊ×τｉである。
　この態様によれば、プロセッサＰｊの処理能力値Ｗｊについて、これを、性能保証タスクαｉが必要とするリアルタイム性能時間τｉを照合したものにすることが可能となる。
　（５）上記（２）の構成において、
　前記プロセッサＰｊの余力性能Ｍｊは、前記プロセッサＰｊの処理能力値Ｗｊから、当該プロセッサＰｊにすでに割り当て済みの性能保証タスクαｉの処理性能値Φｉの総和ΣΦｉを減算したものである、
　という態様がある。すなわち、Ｍｊ＝Ｗｊ－ΣΦｉである。
　この態様によれば、リアルタイム性を保証した上での消費電力の削減の効果を良好に達成することが可能となる。
　（６）本発明には、
　前記割り当て制御器は、前記性能保証タスクのプロセッサ間移動が最小限となるように、前記各性能保証タスクを前記プロセッサに割り当てる、
　という態様がある。
　この態様によれば、再割り当て自体を効率化することが可能となる。
　（７）また上記（１）の構成において、
　前記割り当て制御器は、前記再割り当て処理において、再割り当て対象とする前記性能保証タスクで使用する資源のプロセッサ間競合が最小限となることを優先するように構成されている、
　という態様がある。
　この態様によれば、資源のプロセッサ間競合を最小限とするので、マルチプロセッサシステムのトータルなタスク分散処理を効率良く進めることが可能となる。
　（８）また上記（１）の構成において、
　前記割り当て制御器は、シーケンスのうえで同時処理する必要がある前記性能保証タスクのグループを優先して同一の前記第３のプロセッサに再割り当てするように構成されている、
　という態様がある。
　この態様によれば、性能保証タスクのディスパッチ回数が最小限となり、マルチプロセッサシステムのトータルなタスク分散処理を効率良く進めることが可能となる。ディスパッチ（dispatch）とは、オペレーティングシステム（ＯＳ）が処理する複数のタスクに対し、優先順位に従ってプロセッサの割り当てを行うことである（スケジューリングともいう）。
　（９）また上記（１）の構成において、
　前記割り当て制御器は、前記性能保証タスクの再割り当て処理を行ったのち、前記性能非保証タスクの再割り当て処理を行い、その際、前記第３のプロセッサに対する前記性能非保証タスクの前記再割り当て処理を禁止するように構成されている、
　という態様がある。
　この態様によれば、使用プロセッサ数を最小限にするためのタスクの再割り当てについては、性能保証タスクの再割り当てを優先し、それが完了すれば、性能非保証タスクの再割り当てを行うが、その際、マルチプロセッサシステムのトータルなタスク分散処理の効率を可能な限り高く保持した状態で、性能非保証タスクの再割り当てを行うことが可能となる。
　（１０）本発明には、
　前記動作状態制御器は、前記プロセッサとの間でデータの授受を行うメモリを前記プロセッサに割り当てる際において、前記プロセッサそれぞれに対する前記メモリの割り当てを動的に変更するように構成されている、
　という態様があり、
　（１１）さらに上記（１０）の構成において、
　前記メモリの割り当てを動的に変更するとは、前記第１のプロセッサに割り当てられていた前記メモリを、前記第２のプロセッサへ再割り当てすることである、
　という態様がある。
　これらの態様によれば、マルチプロセッサシステムのトータルなタスク分散処理をさらに効率良く進めることが可能となる。
　（１２）本発明には、
　前記プロセッサは、スヌーピング機能を有するキャッシュを備えており、
　前記動作状態制御器は、前記キャッシュのスヌープモードを変更するように構成されている、
　という態様がある。ここでいうスヌーピング（snooping）機能とは、周辺機器からのＤＭＡ（Direct Memory Access）などによって、メモリ内容がキャッシュ内容と不一致にならないかを監視し、必要に応じてキャッシュ内容を破棄する機能のことである。
　（１３）さらに上記（１２）の構成において、
　前記スヌープモードを変更するとは、前記第１のプロセッサにおける前記キャッシュのスヌープモードを停止させることである、
　という態様がある。
　この態様によれば、第１のプロセッサのキャッシュのスヌープモードを停止させることにより、マルチプロセッサシステムのトータルなタスク分散処理の効率を高くすることが可能となる。
　（１４）また本発明には、
　前記動作状態制御器は、前記第１のプロセッサを省電力状態にすることに代えて前記第１のプロセッサに接続された周辺デバイスの動作状態の変更を行う、または前記第１のプロセッサを省電力状態にするとともに、前記周辺デバイスの動作状態の変更を行うように構成されている、
　という態様がある。
　この態様によれば、マルチプロセッサシステムのトータルなタスク分散処理の効率をさらに高くすることが可能となる。
　（１５）本発明によるモバイル端末は、
　前記マルチプロセッサシステムと、
　本発明のマルチプロセッサシステムにおける省電力制御装置と、
　を備える。
　この場合、前記マルチプロセッサシステムは、通常動作状態で動作させる通常動作モードと低消費電力状態で動作させる低消費電力動作モードとでそれぞれ動作し、
　前記割り当て制御器と前記動作状態制御器とは、前記低消費電力モード状態においてのみ起動されるように構成されている、
　という態様がある。
　（１６）また上記（１５）の構成において、
　前記マルチプロセッサシステムは、前記通常動作モードと前記低消費電力モードとをユーザにより切り替え可能に構成されている、
　という態様がある。
　この態様によれば、使用状況に応じた使い分けができ、使用勝手がよくなる。
　（１７）また上記（１６）の構成において、
　前記マルチプロセッサシステムは、当該マルチプロセッサシステムに電力を供給するバッテリの残電力量が一定量以下となると、動作モードが前記通常動作モードから前記低消費電力モードに切り替わるように構成されている、
　という態様がある。
　この態様によれば、バッテリの残電力量が多い状況下では能力フル状態で高速処理動作を保ち、バッテリの残電力量が少なくなったときに限って、低消費電力モードで動作させることが可能となる。
　以下、本発明にかかわるマルチプロセッサシステムにおける省電力制御装置の実施の形態を図面を参照して詳細に説明する。以下では、すべての図を通じて同一または相当する要素には同じ参照符号を付してその重複する説明を省略する。
　（実施の形態１）
　図１は本発明の実施の形態１の性能保証タスクと性能非保証タスクとが混在するマルチプロセッサシステムにおける省電力制御装置の構成を示すブロック図である。この省電力制御装置は、ＣＰＵ（Central Processing Unit）１と、ＲＯＭ（Read Only Memory）２と、ＲＡＭ（Random Access Memory）３と、クロック制御部４と、周辺デバイス５と、プロセッサＰ１～Ｐ４とを備える。これらの各構成要素１～５、Ｐ１～Ｐ４はバス６を介して互いに接続される。周辺デバイス５は複数のタスクを伴うもので、ここでは第１～第８のタスクＴ１～Ｔ８を伴う。αは性能保証を行うタスクである性能保証タスクを示し、βは性能保証を行わないタスクである性能非保証タスクを示す。ここでの一例では、第１～第５のタスクＴ１～Ｔ５が性能保証タスクαに該当し、第６～第８のタスクＴ６～Ｔ８が性能非保証タスクβに該当する。マルチプロセッサシステムは、一般に複数のタスクＴｉ（ｉ＝１，２…ｎ）を複数のプロセッサＰｊ（ｊ＝１，２…ｍ）で分散処理するものである。ここでの一例では、整数ｎは、ｎ＝８であり、整数ｍは、ｍ＝４である。１０はＣＰＵ１とＲＯＭ２とＲＡＭ３の機能的結合によって構成されるオペレーティングシステム（ＯＳ）であり、このオペレーティングシステム１０には、少なくとも割り当て制御器Ｅ１と動作状態制御器Ｅ２とが含まれる。
　割り当て制御器Ｅ１は、複数のタスクを複数のプロセッサＰｊに割り当てるに際して、使用プロセッサ数が最小限となるように割り当ての制御を行うものとして構成される（詳しくは後述する）。
　動作状態制御器Ｅ２は、割り当て制御器Ｅ１による割り当て処理の結果、性能保証タスクαｉ（ｉ＝１，２…ｎ）の割り当てが解消されたプロセッサ（以下、第１のプロセッサという）の動作状態に対して省電力状態を適用するものとして構成される。省電力状態の適用に際して動作状態制御器Ｅ２は、クロック制御部４でのクロック周波数の制御を介して当該適用を行う。
　個々の性能保証タスクαｉの属性として、その処理サイクル数（実行命令数）を表す処理性能値Φｉ（ｉ＝１，２…ｎ）がある（図３、図４、図６参照）。各性能保証タスクαｉが、それぞれ任意の時間長である時間長τｉ（ｉ＝１，２…ｎ）内に実行完了することが望まれているとする。その時間長τｉがリアルタイム性能時間τｉである。一方、個々のプロセッサＰｊ（ｊ＝１，２…ｍ）には、単位時間当たりに実行が可能な処理量を表す処理能力ｑｊ（ｊ＝１，２…ｍ）がある（図５、図６参照）。処理能力ｑｉは、ＭＩＰＳ値で表されることが多い。
　リアルタイム性能時間τｉ内に単位時間当たりの処理能力ｑｊのプロセッサＰｊが実行可能な処理量である処理能力値Ｗｊは、
　Ｗｊ＝ｑｊ×τｉ
となる。なお、その具体例については後述する。
　割り当て制御器Ｅ１は、各性能保証タスクαｉの各プロセッサＰｊへの割り当ての制御を行う際に、各性能保証タスクαｉの処理性能値Φｉ（ｉ＝１，２…ｎ）のそれぞれと、リアルタイム性能時間τｉ（ｉ＝１，２…ｎ）を加味したプロセッサＰｊの処理能力値Ｗｊ（より具体的には、余力性能Ｍｊ）（ｊ＝１，２…ｍ）のそれぞれとの相関関係に基づいて、使用プロセッサ数が最小限となるように各プロセッサＰｊへの割り当て制御を行うものとして構成される。
　動作状態制御器Ｅ２は、割り当て制御器Ｅ１による割り当て処理の結果、性能保証タスクαｉの割り当てが解消されたプロセッサ（第１のプロセッサ）の動作状態に対して、省電力状態を適用するものとして構成される。動作状態制御器Ｅ２は、例えば、クロック制御部４におけるクロック周波数を変更することで省電力状態の適用を行うように構成される。
　図２は本実施の形態１における省電力制御装置の主要部の機能を表す機能説明図である。オペレーティングシステム１０は、プロセッサＰ１～Ｐ４上で動作するものであり、第１～第８のタスクＴ１～Ｔ８のプロセッサＰ１～Ｐ４への割り当てと、プロセッサＰ１～Ｐ４の動作状態とを制御する。
　割り当て制御器Ｅ１は、前段階の割り当て処理として、所定のアルゴリズムに従って、第１～第８のタスクＴ１～Ｔ８をプロセッサＰ１～Ｐ４に割り当てる。いま、図２に示すように、以下の割り当てが実施されているとする。なお、以下の割り当ては、第１～第５のタスクＴ１～Ｔ５は性能保証タスクαであり、第６～第８のタスクＴ６～Ｔ８は性能非保証タスクβであることを前提としている。
・第１のタスクＴ１と第５のタスクＴ５とをプロセッサＰ１に割り当てる。
・第２のタスクＴ２と第６のタスクＴ６とをプロセッサＰ２に割り当てる。
・第３のタスクＴ３と第７のタスクＴ７とをプロセッサＰ３に割り当てる。
・第４のタスクＴ４と第８のタスクＴ８とをプロセッサＰ４に割り当てる。
　以上の割り当てによれば、第１～第５のタスクＴ１～Ｔ５（性能保証タスクα）は４つのプロセッサＰ１～Ｐ４に振り分けて割り当てられることになる。この割り当て状態において、割り当て制御器Ｅ１は、
・第１～第５のタスクＴ１～Ｔ５の中で、現在の割り当てプロセッサから他のプロセッサへ再割り当てが可能なタスク（以下、再割り当て可能タスクという）が存在するか否か、
・上記再割り当て可能タスクの再割り当てが可能なプロセッサ（以下、第３のプロセッサという）が存在するか否か、
をそれぞれ判断する。
　割り当て制御器Ｅ１は、処理性能値Φ１～Φ５のそれぞれとプロセッサの処理能力値Ｗ１～Ｗ４のそれぞれとの相関関係に基づいて、上記判断を実施する。その詳細は後述する。なお、処理性能値Φ１～Φ５とは、各プロセッサＰ１～Ｐ４に割り当てられている性能保証タスクα（第１～第５のタスクＴ１～Ｔ５）の処理性能値のことであり、プロセッサの処理能力値Ｗ１～Ｗ４とは、各プロセッサＰ１～Ｐ４において割り当てられている性能保証タスクα（第１～第５のタスクＴ１～Ｔ５）が必要とするリアルタイム性能時間τ１～τ５を加味した処理能力値のことである。
　図３は第１～第８のタスクＴ１～Ｔ８がそれぞれ保持しているタスク管理情報２０の構造を示す。このタスク管理情報２０は、リアルタイム性能が要求される処理であるか否かを示すリアルタイムフラグ情報ａ１と、リアルタイム性能を保証するために必要な性能を示すリアルタイム性能情報ａ２と、実際の処理性能を示す処理性能情報ａ３とから構成される。
　リアルタイムフラグ情報ａ１では、リアルタイム性能が要求される処理であることを示すときは“１”が設定され、リアルタイム性能が要求されない処理であることを示すときは“０”が設定される。
　リアルタイム性能情報ａ２は、一定時間内に実行完了しなければならないタスクＴｉ（ｉ＝１，２…ｎ）における処理所要時間を表す。具体的にはリアルタイム性能情報ａ２は、リアルタイム性能時間τｉ（ｉ＝１，２…ｎ）に対応しており、本実施の形態では、その単位はｍｓ（ミリ秒）である。
　処理性能情報ａ３とは、タスクＴｉが有する負荷量（処理量）のことであって、処理性能値Φｉ（ｉ＝１，２…ｎ）に対応し、ＫＩ（Kilo Instructions：１０００命令）を単位とする命令数に相当する。
　オペレーティングシステム１０は、タスクＴｉ（ｉ＝１，２…ｎ）それぞれが保持しているリアルタイムフラグ情報ａ１に基づいて、当該タスクＴｉが性能保証タスクα（リアルタイム性能が要求されるタスク）であるのか、性能非保証タスクβ（リアルタイム性能が要求されないタスク）であるのかを判定する。以下、このような判定処理を単に判定処理という。性能保証タスクαでは、そのリアルタイム性能を保証しながらプロセッサＰｊ（ｊ＝１，２…ｍ）に割り当てる組み合わせ（以下、割り当て組み合わせという）は複数存在する。オペレーティングシステム１０は、判定処理において性能保証タスクαであると判定したタスクＴｉにおいて複数存在する割り当て組み合わせの中から使用プロセッサ数が最小限となる割り当て組み合わせを選択する。以下、このような選択処理を、単に選択処理という。オペレーティングシステム１０は選択処理を、タスクＴｉのリアルタイム性能情報ａ２と処理性能情報ａ３とに基づいて実施する。
　そのうえでオペレーティングシステム１０は、選択した割り当て組み合わせに基づいて性能保証タスクαをプロセッサに割り当てる。なお、割り当て組み合わせには、プロセッサを再度割り当てする組み合わせ（以下、再割り当て組み合わせという）も含まれる。以上、説明した判定処理と選択処理とはオペレーティングシステム１０における割り当て制御器Ｅ１により実施される。
　上述した再割り当て法についてさらに説明する。図４は第１～第８のタスクＴ１～Ｔ８についてのタスク管理情報２０の具体的な内容を示し、図５はプロセッサＰ１～Ｐ４の単位時間当たりの処理能力ｑｊ（ｊ＝１，２…４）であるＭＩＰＳ値の一例を示す。以下の情報は第１のタスクＴ１のタスク管理情報２０や図１を参照することで得られる。
　プロセッサＰ１に割り当てられている第１のタスクＴ１では、
・第１のタスクＴ１は性能保証タスクαである、
・リアルタイムフラグ情報ａ１は“１”である、
・リアルタイム性能情報ａ２（リアルタイム性能時間τ１）は１０ｍｓである、
・処理性能情報ａ３（処理性能値Φ１）は５０ＫＩ（τ１＝１０ｍｓ、Φ１＝５０ＫＩ）である、
　となっている。
　同じくプロセッサＰ１に割り当てられている第５のタスクＴ５では、
・第５のタスクＴ５は性能保証タスクαである、
・リアルタイムフラグ情報ａ１は“１”である、
・リアルタイム性能情報ａ２（リアルタイム性能時間τ５）は１０ｍｓである、
・処理性能情報ａ３（処理性能値Φ５）は１０ＫＩ（τ５＝１０ｍｓ、Φ５＝１０ＫＩ）である、
　となっている。
　プロセッサＰ２に割り当てられている第２のタスクＴ２では、
・第２のタスクＴ２は性能保証タスクαである、
・リアルタイムフラグ情報ａ１は“１”である、
・リアルタイム性能情報ａ２（リアルタイム性能時間τ２）は１２ｍｓである、
・処理性能情報ａ３（処理性能値Φ２）は６０ＫＩ（τ２＝１２ｍｓ、Φ２＝６０ＫＩ）である、
　となっている。
　プロセッサＰ２に割り当てられている第６のタスクＴ６では、
・第６のタスクＴ６は性能非保証タスクβである、
・リアルタイムフラグ情報ａ１は“０”である、
・リアルタイム性能情報ａ２（リアルタイム性能時間τ６）は０ｍｓである、
・処理性能情報ａ３（処理性能値Φ６）は０ＫＩ（τ６＝０ｍｓ、Φ６＝０ＫＩ）である、
　となっている。
　プロセッサＰ３に割り当てられている第３のタスクＴ３は、
・このタスクＴ３は性能保証タスクαに相当する、
・リアルタイムフラグ情報ａ１は“１”である、
・リアルタイム性能時間τ３は１２ｍｓである、
・処理性能値Φ３は５０ＫＩである（τ３＝１２ｍｓ、Φ３＝５０ＫＩ）、
　となっている。
　同じくプロセッサＰ３に割り当てられている第７のタスクＴ７は、
・このタスクＴ７は性能非保証タスクβに相当する、
・リアルタイムフラグ情報ａ１は“０”である、
・リアルタイム性能時間τ７は０ｍｓである、
・処理性能値Φ７は０ＫＩである（τ７＝０ｍｓ、Φ７＝０ＫＩ）、
　となっている。
　プロセッサＰ４に割り当てられている第４のタスクＴ４は、
・このタスクＴ４は性能保証タスクαに相当する、
・リアルタイムフラグ情報ａ１は“１”である、
・リアルタイム性能時間τ４は１０ｍｓである、
・処理性能値Φ４は４０ＫＩである（τ４＝１０ｍｓ、Φ４＝４０ＫＩ）、
　となっている。
　同じくプロセッサＰ４に割り当てられている第８のタスクＴ８は、
・このタスクＴ８は性能非保証タスクβに相当する、
・リアルタイムフラグ情報ａ１は“０”である、
・リアルタイム性能時間τ８は０ｍｓである、
・処理性能値Φ８は０ＫＩである（τ８＝０ｍｓ、Φ８＝０ＫＩ）、
　となっている。
　図５に示すように、プロセッサＰ１の単位時間当たりの処理能力ｑ１のＭＩＰＳ値は１０ＭＩＰＳであり、プロセッサＰ２，Ｐ３，Ｐ４の単位時間当たりの処理能力ｑ２，ｑ３，ｑ４のＭＩＰＳ値はいずれも１０ＭＩＰＳである（ｑ１＝ｑ２＝ｑ３＝ｑ４＝１０ＭＩＰＳ）。なお、ＭＩＰＳ（Million Instructions Per Second）はコンピュータの処理能力を表す単位であり、１ＭＩＰＳは１秒間に１００万命令を実行する処理能力のことである。
　割り当て制御器Ｅ１は、リアルタイム性能情報ａ２と処理性能情報ａ３とを参照することで、
・第１のタスクＴ１では、１０ｍｓ以内に５０ＫＩの処理を実行する必要がある、
・第２のタスクＴ２では、１２ｍｓ以内に６０ＫＩの処理を実行する必要がある、
・第３のタスクＴ３では、１２ｍｓ以内に５０ＫＩの処理を実行する必要がある、
・第４のタスクＴ４では、１０ｍｓ以内に４０ＫＩの処理を実行する必要がある、
・第５のタスクＴ５では、１０ｍｓ以内に１０ＫＩの処理を実行する必要がある、
　とそれぞれ判定する。
　さらに、割り当て制御器Ｅ１は、リアルタイムフラグ情報ａ１が“１”となっている第１～第５のタスクＴ１～Ｔ５それぞれにおけるプロセッサＰ１～Ｐ４への割り当てを再割り当てすべきである、と判定する。この再割り当ては、第１～第５のタスクＴ１～Ｔ５の処理性能値Φ１～Φ５のそれぞれと、個々のプロセッサＰｊ（ｊ＝１，２…４）の余力性能Ｍｊ（ｊ＝１，２…４）との比較対照に基づいて実施される。
　ここで、図６を参照してプロセッサＰｊの余力性能Ｍｊ（ｊ＝１，２…ｍ）について説明する。タスクＴｉ（Ｔａ，Ｔｂ）のリアルタイム性能時間τｉを加味したプロセッサＰｊの処理能力値Ｗｊは、プロセッサＰｊの単位時間当たりの処理能力ｑｊにリアルタイム性能時間τｉを乗算したもので、前述した通り、
Ｗｊ＝ｑｊ×τｉ
である。この処理能力値Ｗｊは、図６で太線で囲った矩形の面積（全体面積）に相当する。矩形の横幅はプロセッサＰｊの単位時間当たりの処理能力ｑｊを表し、縦軸方向は時間軸方向である。このように時間軸方向の要素が加味されているところが、従来技術との比較上のポイントとなっている。なお、ここでいう加味するとは、性能保証タスクが必要とするリアルタイム性能時間を変数とする関数に基づいて、処理能力値を算出することである。
　具体的には、プロセッサＰ１の単位時間当たりの処理能力をｑ１とし、プロセッサＰ１に割り当てられた性能保証タスクαである第１のタスクＴ１のリアルタイム性能時間をτ１とすると、プロセッサＰ１のリアルタイム性能時間τ１に相当する処理能力値Ｗ１は、
Ｗ１＝ｑ１×τ１
となる。
　プロセッサＰ２の単位時間当たりの処理能力をｑ２とし、プロセッサＰ２に割り当てられた性能保証タスクαである第２のタスクＴ２のリアルタイム性能時間をτ２とすると、プロセッサＰ２のリアルタイム性能時間τ２に相当する処理能力値Ｗ２は、
Ｗ２＝ｑ２×τ２
となる。
　プロセッサＰ３の単位時間当たりの処理能力をｑ３とし、プロセッサＰ３に割り当てられた性能保証タスクαである第３のタスクＴ３のリアルタイム性能時間をτ３とすると、プロセッサＰ３のリアルタイム性能時間τ３に相当する処理能力値Ｗ３は、
Ｗ３＝ｑ３×τ３
となる。
　プロセッサＰ４の単位時間当たりの処理能力をｑ４とし、プロセッサＰ４に割り当てられた性能保証タスクαである第４のタスクＴ４のリアルタイム性能時間をτ４とすると、プロセッサＰ４のリアルタイム性能時間τ４に相当する処理能力値Ｗ４は、
Ｗ４＝ｑ４×τ４
となる。なお、マルチプロセッサシステムにおける４つのプロセッサＰ１～Ｐ４において、それぞれの単位時間当たりの処理能力ｑ１～ｑ４は互いに等しいのが一般的である（ｑ１＝ｑ２＝ｑ３＝ｑ４）。
　このように、実行完了することが望まれている任意の時間長をリアルタイム性能時間τｉ（ｉ＝１,２,…ｎ）とし、単位時間当たりの処理能能力ｑｊを有するプロセッサＰｊがリアルタイム性能時間τｉで実行可能な処理量を処理能力値Ｗｊとした場合、
Ｗｊ＝ｑｊ×τｉ
となる。上述した性能保証タスクが必要とするリアルタイム性能時間を変数とする関数に基づいて処理能力値が算出される状態の一例としては、このような関係が維持された状態を挙げることができる。
　図４の例であれば、プロセッサＰ１の処理能力値Ｗ１は、単位時間当たりの処理能力ｑ１＝１０ＭＩＰＳと、リアルタイム性能時間τ１＝１０ｍｓとを乗算したものであって、
Ｗ１＝１０ＭＩＰＳ×１０ｍｓ＝１００ＫＩ
となる（図７の（ａ）の左端にあるブロック参照）。
　図６において、プロセッサＰｊに割り当てられた性能保証タスクをαａ，αｂとし、性能保証タスクαａの処理性能値をΦａとし、性能保証タスクαｂの処理性能値をΦｂとすると、プロセッサＰｊに現在割り当てられている性能保証タスクαａ，αｂの処理性能値総和ΣΦｉは、
ΣΦｉ＝Φａ＋Φｂ
となる。プロセッサＰｊの処理性能値総和ΣΦｉは、図６において太線の矩形の内部における塗りつぶし部分に対応する。図４の例では、
ΣΦｉ＝Φ１＋Φ５＝５０ＫＩ＋１０ＫＩ＝６０ＫＩ
となる（図７の（ａ）の左端にあるブロック参照）。
　図６において、プロセッサＰｊの余力性能Ｍｊは、性能保証タスクαｉ（αａ，αｂ）のリアルタイム性能時間τｉを加味したプロセッサＰｊの処理能力値Ｗｊ（＝ｑｊ×τｉ）から、現在プロセッサＰｊに割り当てられている性能保証タスクαの処理性能値総和ΣΦｉを減算したものであり、
Ｍｊ＝Ｗｊ－ΣΦｉ
　　＝ｑｊ×τｉ－ΣΦｉ
　　＝ｑｊ×τｉ－（Φａ＋Φｂ）
となる。すなわち、余力性能Ｍｊは、プロセッサＰｊの単位時間当たりの処理能力ｑｊ（ＭＩＰＳ値）と、判断対象タスクにおけるリアルタイム性能時間τｉの値との乗算結果から、当該プロセッサＰｊに割り当てられている性能保証タスクαにおける加算結果（処理性能値総和ΣΦｉ）を減算したものである（余力性能Ｍｊ＝ｑｊ×τｉ－ΣΦｉ）。このようにして算出される余力性能Ｍｊは、図６において太線の矩形の内部における白色部分に対応する。
　割り当て制御器Ｅ１は、まず、余力性能Ｍｊ（＝ｑｊ×τｉ－ΣΦｉ）が最小となるプロセッサを検索する。ここで、図４、図５の例について、プロセッサＰ１～Ｐ４それぞれの余力性能Ｍ１～Ｍ４を算出しておく。その計算式は、
Ｍ１＝Ｗ１－（Φ１＋Φ５）＝ｑ１×τ１－（Φ１＋Φ５）
Ｍ２＝Ｗ２－（Φ２＋Φ６）＝ｑ２×τ２－Φ２
Ｍ３＝Ｗ３－（Φ３＋Φ７）＝ｑ３×τ３－Φ３
Ｍ４＝Ｗ４－（Φ４＋Φ８）＝ｑ４×τ４－Φ４
となる。
　以下では、具体的な動作例を図７を参照しながら説明する。図７は実施の形態１における省電力制御装置の動作説明図である。図７では、プロセッサＰ１の縦軸方向幅とプロセッサＰ４の縦軸方向幅とが互いに等しく、またプロセッサＰ２の縦軸方向幅とプロセッサＰ３の縦軸方向幅とが互いに等しいが、前者（リアルタイム性能時間＝１０ｍｓ）と後者（リアルタイム性能時間＝１２ｍｓ）では縦軸方向幅が互いに相違している。上記の余力性能Ｍｊについての一連の式に具体的数値を代入すると、プロセッサＰ１の余力性能Ｍ１は、
Ｍ１＝ｑ１×τ１－（Φ１＋Φ５）
　　＝［（１０ＭＩＰＳ×１０ｍｓ）－（５０ＫＩ＋１０ＫＩ）］
　　＝１００ＫＩ－６０ＫＩ＝４０ＫＩ
となり（図４の最下段と図７（ａ）左端のブロック参照）、
　プロセッサＰ２の余力性能Ｍ２は、
Ｍ２＝［（１０ＭＩＰＳ×１２ｍｓ）－（６０ＫＩ＋０ＫＩ）］＝６０ＫＩ
となり、
　プロセッサＰ３の余力性能Ｍ３は、
Ｍ３＝［（１０ＭＩＰＳ×１２ｍｓ）－（５０ＫＩ＋０ＫＩ）］＝７０ＫＩ
となり、
　プロセッサＰ４の余力性能Ｍ４は、
Ｍ４＝［（１０ＭＩＰＳ×１０ｍｓ）－（４０ＫＩ＋０ＫＩ）］＝６０ＫＩ
となる。
　ここで、割り当て制御器Ｅ１は、余力性能Ｍｊの値が最小となるプロセッサＰ１～Ｐ４を検索により抽出する。プロセッサＰ１～Ｐ４の余力性能Ｍ１～Ｍ４（４０ＫＩ，６０ＫＩ，７０ＫＩ，６０ＫI）のうち最小の余力性能は、プロセッサＰ１の余力性能Ｍ１（４０ＫＩ）である。そのため割り当て制御器Ｅ１は、余力性能が最小であるプロセッサはプロセッサＰ１であると判断する。余力性能が最小であるプロセッサ（プロセッサＰ１）が第３のプロセッサである。第３のプロセッサは、前述したように、タスク再割り当て先（その候補も含む）となりうるプロセッサを意味する。
　次に、割り当て制御器Ｅ１は、再割り当ての可否を判断する。すなわち、割り当て制御器Ｅ１は、プロセッサＰ１（第３のプロセッサ）以外のプロセッサＰ２～Ｐ４に割り当てられている性能保証タスクαを認識する。本実施の形態では、第２のタスクＴ２、第３のタスクＴ３および第４のタスクＴ４が上記性能保証タスクαであると認識される。割り当て制御器Ｅ１は、これら３つの性能保証タスクα（Ｔ２，Ｔ３，Ｔ４）の中に、プロセッサＰ１（第３のプロセッサ）に再割り当て可能な性能保証タスクαが存在するか否かを判断する。以下、再割り当て可能な性能保証タスクαを、再割り当て可能タスクといい、再割り当て可能タスクが割り付けられているプロセッサを第２のプロセッサという。第２のプロセッサはタスク再割り当て元（その候補を含む）となりうるプロセッサを意味する。
　上記判断は、第３のプロセッサ（プロセッサＰ１）の余力性能Ｍ１（４０ＫＩ）を基準にして行われる。具体的には、
・第２のタスクＴ２の処理性能値Φ２（６０ＫＩ）は、プロセッサＰ１の余力性能Ｍ１（４０ＫＩ）より大きいので、第２のタスクＴ２を第３のプロセッサ（プロセッサＰ１）に再割り当てすることは不可能である。
・第３のタスクＴ３の処理性能値Φ３（５０ＫＩ）は、第３のプロセッサ（プロセッサＰ１）の余力性能Ｍ１（４０ＫＩ）より大きいので、第３のタスクＴ３を第３のプロセッサ（プロセッサＰ１）に再割り当てすることは不可能である。
・第４のタスクＴ４の処理性能値Φ４（４０ＫＩ）は、第３のプロセッサ（プロセッサＰ１）の余力性能Ｍ１（４０ＫＩ）の範囲内に収まるので、第４のタスクＴ４をプロセッサＰ１に再割り当てすることは可能である。
　以上の判定結果に基づいて、割り当て制御器Ｅ１は、図７における（ａ）から（ｂ）に至る矢印に示すように、
・第２のプロセッサであるプロセッサＰ４をタスク再割り当て元として確定し、
・第３のプロセッサであるプロセッサＰ１をタスク再割り当て先として確定し、
・プロセッサＰ４に割り当てられていた第４のタスクＴ４を再割り当て可能タスクとして確定し、
　そのうえで、
・第４のタスクＴ４を、プロセッサＰ４からプロセッサＰ１に再割り当て（移動）する。
　このようなタスク再割り当てを行った結果、プロセッサＰ１の余力性能Ｍ１は０ＫＩとなり、プロセッサＰ４における性能保証タスクの割り当ては全て解消される。
　以上の再割り当てを実施することにより、各プロセッサＰ１～Ｐ４の余力性能は次にように変化する。
・プロセッサＰ１における性能保証タスクαの割り当ては１００％となって、その余力性能Ｍ１は０ＫＩとなる。
・プロセッサＰ２における性能保証タスクαの割り当てに変化はなく、その余力性能Ｍ２は６０ＫＩのままとなる。
・プロセッサＰ３における性能保証タスクαの割り当てに変化はなく、その余力性能Ｍ３は７０ＫＩのままとなる。
・プロセッサＰ４における性能保証タスクαの割り当ては全て解消されて、その余力性能Ｍ４は１００ＫＩとなる。
　上記タスク再割り当てを実施することで、割り当て制御器Ｅ１は、この時点における第３のプロセッサ（タスク再割り当て先の候補：余力性能Ｍｊの値が最小）は、余力性能Ｍ２（６０ＫＩ）を有するプロセッサＰ２に替わった、と判断する。さらに、割り当て制御器Ｅ１は、図７の（ｂ）に示すように、第３のプロセッサ（プロセッサＰ２）を除いて、性能保証タスクαの再割り当てを実施していないプロセッサＰ３を第２のプロセッサ（タスク再割り当て元の候補）に認定し、プロセッサＰ３（第２のプロセッサ）に割り当てられている性能保証タスクα（第３のタスクＴ３）を再割り当て可能タスクに認定する。この認定に基づいて割り当て制御器Ｅ１は、第３のタスクＴ３（再割り当て可能タスク）をプロセッサＰ２（第３のプロセッサ）に再割り当てすることが可能であるか否かを、プロセッサＰ２の余力性能Ｍ２（６０ＫＩ）を基準にして判断する。この場合、第３のタスクＴ３の処理性能値Φ３は５０ＫＩであってその値はプロセッサＰ２の余力性能Ｍ２（６０ＫＩ）の範囲内に収まることから、割り当て制御器Ｅ１は、第３のタスクＴ３をプロセッサＰ２（第３のプロセッサ）に再割り当てすることが可能であると認定し、この認定に基づいて、プロセッサＰ３（第２のプロセッサ）をタスク再割り当て元に認定し、プロセッサＰ２（第３のプロセッサ）をタスク再割り当て先に認定する。
　以上の認定に基づき、割り当て制御器Ｅ１は、図７の（ｂ）から図７の（ｃ）に至る矢印に示すように、プロセッサＰ３に割り当てられていた第３のタスクＴ３（再割り当て可能タスク）をプロセッサＰ２に再割り当て（移動）する。この再割り当ての結果、プロセッサＰ２の余力性能Ｍ２は１０ＫＩとなり、プロセッサＰ３は全ての性能保証タスクの割り当てが解消される。
　以上のタスク再割り当てを実施することにより、各プロセッサの余力性能は次にように変化する。
・プロセッサＰ１における性能保証タスクαの割り当ては１００％となって、その余力性能Ｍ１は、０ＫＩとなる。
・プロセッサＰ２における性能保証タスクαの割り当ては減少して、その余力性能Ｍ２は、１０ＫＩとなり、
・プロセッサＰ３におけるタスク割り当てはすべて解消して、その余力性能Ｍ３は、１２０ＫＩとなり、
・プロセッサＰ４におけるタスク割り当てはすべて解消して、その余力性能Ｍ４は、１００ＫＩとなる。
　以上のタスク再割り当てを実施することで、
・プロセッサＰ１に第１のタスクＴ１と第５のタスクＴ５と第４のタスクＴ４とが割り当てられ、
・プロセッサＰ２に第２のタスクＴ２と第６のタスクＴ６と第３のタスクＴ３とが割り当てられ、
・プロセッサＰ３に第７のタスクＴ７が割り当てられ、
・プロセッサＰ４に第８のタスクＴ８が割り当てられた、
状態となる。
　性能保証タスクα（第１～第５のタスクＴ１～Ｔ５）だけに注目し、性能非保証タスクβ（第６～第８のタスクＴ６～Ｔ８）は無視すると、
・プロセッサＰ１には第１のタスクＴ１と第５のタスクＴ５と第４のタスクＴ４が割り当てられ、
・プロセッサＰ２には第２のタスクＴ２と第３のタスクＴ３が割り当てられ、
・プロセッサＰ３とプロセッサＰ４には性能保証タスクαの割り当てがない状態となり、
結果として、これ以上の再割り当て可能な性能保証タスクαはなくなる。
　以上の割り当て制御器Ｅ１によるタスクの割り当て処理および性能保証タスクαの再割り当て処理が完了すると、次に動作状態制御器Ｅ２が起動し、第１のプロセッサ（性能保証タスクαの割り当てが解消されたプロセッサ）であるプロセッサＰ３とプロセッサＰ４との動作状態に省電力モードを適用する。ここでは、動作状態制御器Ｅ２がクロック制御部４を制御して、プロセッサＰ３とプロセッサＰ４とに対するクロックの供給を停止する。プロセッサＰ３とプロセッサＰ４には、性能保証タスクαは割り当てられていないから、クロックの供給を停止しても問題は生じない。
　以上のようにして、図４の状態から始めてタスクの再割り当て（移動）を実行した結果を図８に示す。リアルタイムフラグ情報ａ１が“１”となっている第１～第５のタスクＴ１～Ｔ５は、プロセッサＰ１とプロセッサＰ２とに集約され、使用プロセッサ数が最小限となる割り当てが実現されている。
　図９は本実施の形態１の省電力制御装置の動作を示すフローチャートである。以下、このフローチャートに従って動作を説明する。まずステップＳ１において、割り当て制御器Ｅ１は、余力性能Ｍｊの値が最小となる第３のプロセッサ（タスク再割り当て先の候補）を検索により抽出する。余力性能Ｍｊの算出方法は、次のとおりである。
　余力性能Ｍｊが、処理能力値Ｗｊと処理性能値総和ΣΦｉの差分として算出される（Ｍｊ＝Ｗｊ－ΣΦｉ）。処理能力値Ｗｊは、プロセッサＰｊの単位時間当たりの処理能力ｑｊにリアルタイム性能時間τｉを乗算したものとして算出される（Ｗｊ＝ｑｊ×τｉ）。すなわち、余力性能Ｍｊは、
Ｍｊ＝ｑｊ×τｉ－ΣΦｉ
に従って算出される。
　次いでステップＳ２において、割り当て制御器Ｅ１は、第３のプロセッサ以外のプロセッサに割り当てられている性能保証タスクαのグループの中に、性能保証が可能な状態で第３のプロセッサに再割り当て可能なタスク（再割り当て可能タスク）が存在するか否かを判断する。上記の動作例では、プロセッサＰ４に割り当てられていた第４のタスクＴ４が再割り当て可能タスクに該当すると判断される。
　ステップＳ３は、ステップＳ２における再割り当て可能タスクの検出結果に基づいて分岐を行う処理である。ステップＳ３において再割り当て可能タスクが存在すると判断されたときは、ステップＳ１で抽出された第３のプロセッサがタスク再割当先に認定され、ステップＳ３で存在が確認された再割り当て可能タスクが割り当てられている第２のプロセッサ（タスク再割り当て元の候補）がタスク再割り当て元に認定されたうえで処理がステップＳ４に分岐する。一方、ステップＳ３において再割り当て可能タスクが存在しないと判断されたときは、ステップＳ１で抽出された第３のプロセッサがタスク再割り当て先に認定されることなく処理がステップＳ５に分岐する。
　ステップＳ４では、再割り当て可能タスクを、タスク再割り当て元に確定した第２のプロセッサから、タスク再割当先に確定した第３のプロセッサに移動（再割り当て）させたうえで、再度ステップＳ２に移行する。
　ステップＳ２，Ｓ３，Ｓ４のループ処理を繰り返すことで、ステップＳ１で抽出した第３のプロセッサに対する再割り当て可能タスクの照合処理並びに再割り当て処理が終了すると、ステップＳ３からステップＳ５に移行する。
　ステップＳ５において、タスク再割り当てが未完了状態のプロセッサや再割り当て可能タスクが残存するか否かが判定される。ステップＳ５においてこれらのプロセッサやタスクが残存すると判定される場合は、残存するプロセッサやタスクについて、再度ステップＳ１からステップＳ１～Ｓ５が繰り返される。
　ステップＳ５において、タスク再割り当てが未完了状態のプロセッサや再割り当て可能タスクが残存しないと判定される場合は、ステップＳ６に移行する。ステップＳ６において、動作状態制御器Ｅ２は、性能保証タスクαの割り当てが全て解消されたプロセッサ（第１のプロセッサ）に対するクロック供給を、クロック制御部４を介して停止させる。これによって消費電力が削減される。
　以上で説明したように実施の形態１の省電力制御装置では、各プロセッサＰｊ（ｊ＝１，２…ｍ）に割り当てられる性能保証タスクαで必要となるリアルタイム性能時間τｉ（ｉ＝１，２…ｎ）を加味した要素値（具体的にはプロセッサＰｊの処理能力値Ｗｊ）を制御ファクタとして用いている。そのうえで割り当て制御器Ｅ１は、各プロセッサＰｊに割り当てられるべき各性能保証タスクαｉの処理性能値Φｉ（ｉ＝１，２…ｎ）のそれぞれと、プロセッサＰｊの処理能力値Ｗｊ（ｊ＝１，２…ｍ）のそれぞれとの相関関係に基づいて、使用プロセッサ数が最小限となるように、各性能保証タスクαを各プロセッサＰｊに割り当てるように制御する。
　より詳しくは、判断対象の性能保証タスクα（以下、判断対象タスクα’という）の処理性能値Φｉを、判断対象タスクα’が割り当てられた第２のプロセッサ以外のプロセッサの余力性能Ｍｊと比較する。その結果において、余力性能Ｍｊが処理性能値Φｉ以上となった（Ｐｊ≧Ｍｊ）第３のプロセッサは、判断対象タスクα’を実行する余力がある、と判断したうえで、第２のプロセッサから第３のプロセッサに判断対象タスクα’を再割り当て（移動）する。
　割り当て制御器Ｅ１によるこのようはタスク再割り当て処理を行うことで性能保証タスクαの割り当てが全て解消された第１のプロセッサには、動作状態制御器Ｅ２が省電力状態を適用する。このような制御を実施することで実施の形態１の省電力制御装置では、性能保証タスクαと性能非保証タスクβとが混在するマルチプロセッサシステムにおいて、時間的に変化する要素値を常時的に監視したり、プロセッサ動作状態を常時的に制御下に置いたりすることなく、また従来技術のようにプロセッサ負荷が時間経過に伴って低負荷状態になることを前提条件にすることなく、リアルタイム性を保証しながら消費電力を効果的に削減することができる。
　なお、性能保証タスクαの割り当てが解消された第１のプロセッサへのクロック供給を停止する代わりに、
・第１のプロセッサの動作周波数を低くする（第１のプロセッサにおけるクロック供給モードを低クロック供給モードにする）、
・タスク再割り当て先に確定した第３のプロセッサにおけるクロック供給モードを低クロック供給モードから高クロック供給モードに変更する、
・タスク再割り当て先に確定した第３のプロセッサの動作モードを低消費電力動作モードから通常動作モードに変更する、
　といった制御を実施してもよい（※１）。
　さらには、上述した動作変更に加えて、
・第１のプロセッサに割り当てられていたメモリを、第３のプロセッサに再割り当てする、
・第１のプロセッサのキャッシュモードを変更する、
　といった制御を行ってもよい（※２）。
　キャッシュモードの変更とは、具体的には次のような制御である。すなわち、スヌーピング機能を備えたキャッシュでは、通常動作時において、周辺機器からのＤＭＡ（Direct Memory Access）などに起因して、メモリ内容とキャッシュ内容との間で不一致が生じることがある。そのため、従来からこのような不一致が発生すると、キャッシュ内容を破棄する、という制御が実施されている。以下、このような制御をスヌーピング制御という。キャッシュモードの変更においては、性能保証タスクαの割り当てが解消された第１のプロセッサのスヌーピング制御を停止させる。これにより、マルチプロセッサシステムのトータルなタスク分散処理の効率を高くすることが可能となる。
　なお、実施の形態１では、リアルタイムフラグ情報ａ１に基づいて、性能非保証タスクβを判定しているが、例えば、リアルタイム性能情報ａ２あるいは処理性能情報ａ３の値が“０”のタスクを性能非保証タスクβと判定してもよい（※３）。
　なお、実施の形態１ではステップＳ１において、余力性能Ｍｊ（＝ｑｊ×τｉ－ΣΦｉ）の値が最小となるプロセッサを検索することで、第３のプロセッサ（タスク再割当先候補）を抽出しているが、余力性能Ｍｊの値が最大となるプロセッサを優先的に第３のプロセッサ（タスク再割当先候補）としてもよいし、単純にプロセッサ番号の昇順や降順に従って第３のプロセッサ（タスク再割当先候補）を検索してもよい（※４）。
　なお、図９に示すフローチャートのステップにおいては、ループ（Ｓ２→Ｓ３→Ｓ４→Ｓ２…、Ｓ１→Ｓ２→Ｓ３→Ｓ５→Ｓ１…）が含まれるため、このループの処理時間が長くなる可能性もある。そのため、図９に示すフローチャートのステップを実行するか否かを判定する（つまり、図９の「開始」へ処理を移行するか否かを判定する）処理を別途行うように構成してもよい（※５）。
　なお、本実施の形態１では割り当て制御器Ｅ１と動作状態制御器Ｅ２とは、ＣＰＵ１とＲＯＭ２とＲＡＭ３が機能的結合されてなるオペレーティングシステム１０で構成されているが、このオペレーティングシステム１０に代えて専用のＤＳＰ（Digital Signal Processor）から割り当て制御器Ｅ１と動作状態制御器Ｅ２とを構成してもよい（※６）。
　（実施の形態２）
　本発明の実施の形態２は、性能保証タスクαが使用する資源について競合がないことを優先条件にして、性能保証タスクαのプロセッサへの再割り当てを行うように構成したものである。実施の形態２のマルチプロセッサシステムにおける省電力制御装置の構成については、実施の形態１の場合の図１が援用される。
　図１０は実施の形態２の場合において、第１～第８のタスクＴ１～Ｔ８がそれぞれ保持しているタスク管理情報２０の構造を示す。タスク管理情報２０は、実施の形態１の場合の図３でのリアルタイムフラグ情報ａ１、リアルタイム性能情報ａ２および処理性能情報ａ３に加えて、各タスクがそれぞれ使用する資源を示す使用資源情報ａ４を保持している。
　図１１は実施の形態２の場合において、第１～第８のタスクＴ１～Ｔ８についてのタスク管理情報２０の具体的な内容を示す。プロセッサＰ１～Ｐ４の単位時間当たりの処理能力ｑｊ（ｊ＝１，２…４）を示すＭＩＰＳ値については、実施の形態１の図５が援用される。
　図１１において、実施の形態１（図４）と相違するのは、リアルタイム性能時間τｉである。実施の形態１（図４）では、プロセッサＰ１，Ｐ４のリアルタイム性能時間τ１，τ４は等しく１０ｍｓであり、またプロセッサＰ２，Ｐ３のリアルタイム性能時間τ２，τ３は等しく１２ｍｓである。リアルタイム性能時間τ１，τ４とリアルタイム性能時間τ２，τ３とは相違している。これに対して、実施の形態２では、すべての性能保証タスクα（第１～第５のタスクＴ１～Ｔ５）のリアルタイム性能時間τ１～τ５は互いに等しく、すべて１０ｍｓとなっている。
　図１２の（ａ）は図１１に対応している。実施の形態２の構成（図１１）と実施の形態１の構成（図４）とを比較する。
　（リアルタイムフラグ情報ａ１）
　この情報では、両者同じである。
　（リアルタイム性能時間τｉと処理性能値Φｉ）
　この情報において第１のタスクＴ１、第４のタスクＴ４および第５のタスクＴ５では、同じであるものの、第２のタスクＴ２と第３のタスクＴ３とでは、相違する。すなわち、実施の形態２の第２のタスクＴ２では、リアルタイム性能時間τ２は１０ｍｓであり、処理性能値Φ２は４０ＫＩである（τ２＝１０ｍｓ、Φ２＝４０ＫＩ）。実施の形態２の第３のタスクＴ３では、リアルタイム性能時間τ３は１０ｍｓであり、処理性能値Φ３は３０ＫＩである（τ３＝１０ｍｓ、Φ３＝３０ＫＩ）。これらの情報が実施の形態１（図４）と相違する。
　実施の形態２において、割り当て制御器Ｅ１は、使用資源情報ａ４を参照することで、
・第１のタスクＴ１は資源Ａと資源Ｂとを使用する、
・第２のタスクＴ２は資源Ｃと資源Ｄとを使用する、
・第３のタスクＴ３は資源Ａと資源Ｃとを使用する、
・第４のタスクＴ４は資源Ｂと資源Ｄとを使用する、
・第５のタスクＴ５は資源Ｅを使用する、
　ことをそれぞれ認識する。
　余力性能Ｍｊ（＝ｑｊ×τｉ－ΣΦｉ）は、実施の形態１と同様である。すなわち、
・プロセッサＰ１の余力性能はＭ１＝４０ＫＩであり、
・プロセッサＰ２の余力性能はＭ２＝６０ＫＩであり、
・プロセッサＰ３の余力性能はＭ３＝７０ＫＩであり、
・プロセッサＰ４の余力性能はＭ４＝６０ＫＩである。
したがって、実施の形態２においても、余力性能が最小となる第３のプロセッサ（タスク再割り当て先候補）はプロセッサＰ１となる。
　割り当て制御器Ｅ１は、タスク再割り当てが可能であるか否かを判断する。すなわち、割り当て制御器Ｅ１は、まず、第３のプロセッサ（プロセッサＰ１）に割り当てられているタスク（第１のタスクＴ１）が使用する資源と、それ以外のプロセッサ（プロセッサＰ２，Ｐ３，Ｐ４）に割り当てられているタスク（第２のタスクＴ２、第３のタスクＴ３および第４のタスクＴ４）が使用する資源とを認識したうえで、認識した両タスクの間で資源が一致するか否かを判断する。資源の認識は各タスクが保持する使用資源情報ａ４を参照することで実施できる。
　図１１、図１２に示す実施の形態２の構成では、
・プロセッサＰ１（第３のプロセッサ）が使用する資源は、資源Ａ，Ｂ，Ｅであり、
・プロセスＰ２が使用する資源は、資源Ｃ，Ｄであり、
・プロセッサＰ３が使用する資源は資源Ａ，Ｃであり、
・プロセッサＰ４が使用する資源は資源Ｂ，Ｄである。
したがって、プロセッサＰ１（第３のプロセッサ）との間で資源の競合が生じないプロセッサは、プロセッサＰ２となる。そこで、割り当て制御器Ｅ１は、第３のプロセッサ（プロセッサＰ１）に対して資源競合が乗じないプロセッサＰ２を第２のプロセッサ（タスク再割り当て元）に認定し、さらに第３のプロセッサ（プロセッサＰ１）をタスク再割当先に認定する。
　そこで、図１２（ａ）から図１２（ｂ）に至る矢印で示すように、第２のプロセッサ（プロセッサＰ２）に割り当てられていた第２のタスクＴ２を第３のプロセッサ（プロセッサＰ１）に再割り当て（移動）する。この再割り当ての結果、第３のプロセッサ（プロセッサＰ１）の余力性能Ｍ１は０ＫＩとなり、第２のプロセッサ（プロセッサＰ２）における性能保証タスク割り当てが全て解消される。
　以上の再割り当てを実施することにより、各プロセッサＰ１～Ｐ４の余力性能は次にように変化する。
・プロセッサＰ１における性能保証タスクαの割り当ては１００％となって、その余力性能Ｍ１は０ＫＩとなる。
・プロセッサＰ２における性能保証タスクαの割り当ては全て解消されて、その余力性能Ｍ２は１００ＫＩとなる。
・プロセッサＰ３における性能保証タスクαの割り当てに変化はなく、その余力性能Ｍ３は７０ＫＩのままとなる。
・プロセッサＰ４における性能保証タスクαの割り当てに変化はなく、その余力性能Ｍ４は６０ＫＩのままとなる。
　上記タスク再割り当てを実施することで、割り当て制御器Ｅ１は、この時点における第３のプロセッサ（タスク再割り当て先の候補：余力性能Ｍｊの値が最小）は、余力性能Ｍ６（６０ＫＩ）を有するプロセッサＰ４に替わった、と判断する。さらに、割り当て制御器Ｅ１は、図１２の（ｂ）に示すように、第３のプロセッサ（プロセッサＰ４）を除いて、性能保証タスクαの再割り当てを実施していないプロセッサＰ３を第２のプロセッサ（タスク再割り当て元の候補）に認定し、プロセッサＰ３（第２のプロセッサ）に割り当てられている性能保証タスクα（第３のタスクＴ３）を再割り当て可能タスクに認定する。この認定に基づいて割り当て制御器Ｅ１は、第３のタスクＴ３（再割り当て可能タスク）をプロセッサＰ４（第３のプロセッサ）に再割り当てすることが可能であるか否かを、プロセッサＰ４の余力性能Ｍ４（６０ＫＩ）を基準にして判断する。この場合、第３のタスクＴ３の処理性能値Φ３は３０ＫＩであってその値はプロセッサＰ４の余力性能Ｍ２（６０ＫＩ）の範囲内に収まる。さらには、プロセッサＰ４に割り当てられた第４のタスクＴ４が使用する資源は資源Ｂと資源Ｄとであって、第３のタスクＴ３が使用する資源Ａと資源Ｃは競合しない。以上のことから、割り当て制御器Ｅ１は、再割り当て可能タスク（第３のタスクＴ３）は第３のプロセッサ（プロセッサＰ４）に再割り当てすることが可能であると認定する。この認定に基づいて、プロセッサＰ３（第２のプロセッサ）をタスク再割り当て元に認定し、プロセッサＰ４（第３のプロセッサ）をタスク再割り当て先に認定する。
　以上の認定に基づき、割り当て制御器Ｅ１は、図１２の（ｂ）から図１２の（ｃ）に至る矢印に示すように、プロセッサＰ３に割り当てられていた第３のタスクＴ３（再割り当て可能タスク）をプロセッサＰ４に再割り当て（移動）する。この再割り当ての結果、プロセッサＰ４の余力性能Ｍ２は３０ＫＩとなり、プロセッサＰ３は全ての性能保証タスクの割り当てが解消される。
　以上のタスク再割り当てを実施することにより、各プロセッサの余力性能は次にように変化する。
・プロセッサＰ１における性能保証タスクαの割り当ては１００％となって、その余力性能Ｍ１は、０ＫＩとなる。
・プロセッサＰ２における性能保証タスクαの割り当ては１００％となって、その余力性能Ｍ２は、１００ＫＩとる。
・プロセッサＰ３におけるタスク割り当てはすべて解消して、その余力性能Ｍ３は、１００ＫＩとなる。
・プロセッサＰ４における性能保証タスクαの割り当ては減少して、その余力性能Ｍ４は、３０ＫＩとなる。
　以上のタスク再割り当てを行うことで、性能保証タスクα（第１～第５のタスクＴ１～Ｔ５）だけに注目すると、
・プロセッサＰ１に第１のタスクＴ１と第５のタスクＴ５と第２のタスクＴ２が割り当てられ、
・プロセッサＰ４に第４のタスクＴ４と第３のタスクＴ３が割り当てられ、
・プロセッサＰ２とプロセッサＰ３には性能保証タスクαの割り当てがない状態となり、
結果として、これ以上の再割り当て可能な性能保証タスクαはなくなる。
　以上の割り当て制御器Ｅ１によるタスクの割り当て処理および性能保証タスクαの再割り当て処理が完了すると、次に動作状態制御器Ｅ２が起動し、第１のプロセッサ（性能保証タスクαの割り当てが解消されたプロセッサ）であるプロセッサＰ２とプロセッサＰ３との動作状態に省電力モードを適用する。ここでは、動作状態制御器Ｅ２がクロック制御部４を制御して、プロセッサＰ２とプロセッサＰ３とに対するクロックの供給を停止する。プロセッサＰ２とプロセッサＰ３とには、性能保証タスクαは割り当てられていないから、クロックの供給を停止しても問題は生じない。
　以上のようにして、図１１の状態から始めてタスクの再割り当て（移動）を実行した結果を図１３に示す。リアルタイムフラグ情報ａ１が“１”となっている第１～第５のタスクＴ１～Ｔ５は、プロセッサＰ１とプロセッサＰ４とに集約され、使用プロセッサ数が最小限となる割り当てが実現されている。
　図１４は本実施の形態２の省電力制御装置の動作を示すフローチャートである。以下、このフローチャートに従って動作を説明する。実施の形態１の場合の図９との対比では、ステップＳ１２がステップＳ２と相違し、他のステップは同じである。
　まずステップＳ１１において、割り当て制御器Ｅ１は、余力性能Ｍｊ（＝ｑｊ×τｉ－ΣΦｉ）の値が最小となる第３のプロセッサ（タスク再割り当て先の候補）を検索により抽出する。
　次いでステップＳ１２において、割り当て制御器Ｅ１は、第３のプロセッサ以外のプロセッサに割り当てられている性能保証タスクαのグループの中に、
・性能保証が可能な状態で第３のプロセッサに再割り当て可能である、
・第３のプロセッサとの間で資源の競合がない、
という条件を満たした状態で第３のプロセッサに再割り当て可能なタスク（再割り当て可能タスク）が存在するか否かを判断する。上記の動作例では、プロセッサＰ２に割り当てられていた第２のタスクＴ２が再割り当て可能タスクに該当すると判断される。
　ステップＳ１３は、ステップＳ１２における再割り当て可能タスクの検出結果に基づいて分岐を行う処理である。ステップＳ１３において再割り当て可能タスクが存在すると判断されたときは、ステップＳ１１で抽出された第３のプロセッサがタスク再割当先に認定され、ステップＳ３で存在が確認された再割り当て可能タスクが割り当てられている第２のプロセッサ（タスク再割り当て元の候補）がタスク再割り当て元に認定されたうえで処理がステップＳ１４に分岐する。一方、ステップＳ１３において再割り当て可能タスクが存在しないと判断されたときは、ステップＳ１１で抽出された第３のプロセッサがタスク再割当先に認定されることなく処理がステップＳ１５に分岐する。
　ステップＳ１４では、再割り当て可能タスクを、タスク再割り当て先に認定した第２のプロセッサから、タスク再割当先に認定した第３のプロセッサに移動（再割り当て）させたうえで、再度ステップＳ１２に移行する。
　ステップＳ１２，Ｓ１３，Ｓ１４のループ処理を繰り返すことで、ステップＳ１１で抽出した第３のプロセッサに対する再割り当て可能タスクの照合処理並びに再割り当て処理が終了すると、ステップＳ１３からステップＳ１５に移行する。
　ステップＳ１５において、タスク再割り当てが未完了状態のプロセッサや再割り当て可能タスクが残存するか否かが判定される。ステップＳ１５においてこれらのプロセッサやタスクが残存すると判定される場合は、残存するプロセッサやタスクについて、再度ステップＳ１１～Ｓ１５が繰り返される。
　ステップＳ１５において、タスク再割り当てが未完了状態のプロセッサや再割り当て可能タスクが残存しないと判定される場合は、ステップＳ１６に移行する。ステップＳ１６において、動作状態制御器Ｅ２は、性能保証タスクαの割り当てが全て解消されたプロセッサ（第１のプロセッサ）に対するクロック供給を、クロック制御部４を介して停止させる。これによって消費電力が削減される。
　以上説明したように実施の形態２の省電力制御装置によれば、資源のプロセッサ間競合を最小限とするので、効率の良いタスク処理が可能となる。
　なお、実施の形態２では性能保証タスクが使用する資源のプロセッサ間競合を最小限とするように再割り当てを行っているが、これに代えて、
・性能保証タスクにおいて、同一シーケンスで処理する必要のある性能保証タスク群をなるべく同一のプロセッサへ再割り当てするようにすることで、ディスパッチ回数を最小限とする、
・性能保証タスクαが再割り当てされたプロセッサへは性能非保証タスクβを割り当てないようにすることで、性能非保証タスクβのプロセッサ間移動を最小限とする、
　といった制御を実施してもよい
　なお、実施の形態１の場合の尚書き（※１）～（※６）の構成は実施の形態２にも適用することができる。
　（実施の形態３）
　本発明の実施の形態３は、実施の形態１および実施の形態２の省電力制御装置をデジタルスチルカメラ（モバイル端末）に用いた形態を例示するものである。
　図１５は本発明の実施の形態３におけるデジタルスチルカメラの機能的構成を示すブロック図であり、図１６はそのデジタルスチルカメラの主要部の機能を表す機能説明図である。
　本実施の形態３のデジタルスチルカメラ３０は、ＣＰＵ４０と、キー操作部５１と、タイマ部５２と、カメラ部５３と、オーディオ部５４と、ＵＳＢ（Universal Serial Bus）インターフェース部５５とを備える。キー操作部５１はこれを制御するキー判別タスクＴ１とキー実行タスクＴ５とを備え、タイマ部５２はこれを制御するタイマタスクＴ２を備え、カメラ部５３はこれを制御するカメラタスクＴ３を備え、オーディオ部５４はこれを制御するオーディオタスクＴ４を備え、ＵＳＢインターフェース部５５はこれを制御するＵＳＢタスクＴ６～Ｔ８を備える。タスクＴ１～Ｔ５は性能保証タスクαに該当し、タスクＴ６～Ｔ８は性能非保証タスクβに該当する。
　ＣＰＵ４０は、マルチプロセッサシステムを備える。マルチプロセッサシステムは、複数（ここでは４つ）のプロセッサ、すなわちプロセッサＰ１～Ｐ４を備える。ＣＰＵ４０は、複数のタスクを並列的に処理しながらデジタルスチルカメラ３０の全体を制御する。具体的には、ＣＰＵ４０は、キー操作部５１から入力される各種の指示信号に応じて、オペレーティングシステムプログラム（ＯＳ）および各種アプリケーションプログラムを読み出して実行し、タイマ部５２、カメラ部５３、オーディオ部５４およびＵＳＢインターフェース部５５を制御する。
　このように構成されたデジタルスチルカメラのＣＰＵ４０における動作シーケンスは、実施の形態１または実施の形態２の省電力制御装置の動作と本質的に同じであるので、説明を省略する。
　実施の形態３のデジタルスチルカメラによれば、消費電力削減が可能となり、バッテリの持ち時間が長くなるという効果がある。なお、デジタルスチルカメラには、消費電力を特には抑えないで動作する通常消費電力モードと消費電力を抑えて動作する低消費電力モードとを切り替え可能なカメラがある。このようなデジタルスチルカメラにおいては、低消費電力モードが設定された場合に実施の形態３にあるような再割り当てを行うように構成してもよい。
　また、低消費電力モードへの移行はユーザによって設定可能な機能としてもよいし、特定の条件が揃った場合に自動的に低消費電力モードへ移行するとしてもよい。なお、実施の形態１の場合の尚書き（※１）～（※６）の構成は実施の形態３にも実施可能である。
　本実施の形態が適用される他のモバイル端末としては、バッテリ駆動され、携帯して持ち運び可能な携帯装置で、具体的には、携帯電話機、ＰＨＳ（Personal Handy-phone System）、ＰＤＡ（Personal Digital Assistant）、携帯ゲーム機、その他ノートパソコンなどがある。また、モバイル端末上で動作するタスクについては、通話機能、メール機能、インターネット機能、ゲーム機能、ＴＶ電話機能、ＴＶ視聴機能、ＴＶ録画機能、写真撮影機能、動画撮影機能、音楽再生機能、その他各種のアプリケーションが挙げられる。
　上述した各実施の形態では、本発明をマルチプロセッサシステムおよびデジタルスチルカメラのＣＰＵに適用する構成におい本発明を実施していたが、本発明はこれらの実施の形態に限定されるものではない。本発明は、マルチプロセッサシステムを含む集積回路や、コンピュータをマルチプロセッサとして機能させるプログラムにおいても同様に実施することができる。なお、この場合のプログラムは、ＣＤ－ＲＯＭ等の記録媒体やインターネット等の通信媒体を介して配信してもよい。
　本発明の、性能保証タスクと性能非保証タスクとが混在するマルチプロセッサシステムにおける省電力制御装置は、リアルタイム性を保証しながら消費電力を効果的に削減するための技術として有用である。また、デジタルスチルカメラなどのモバイル端末としても優れたものである。
　Ｅ１　割り当て制御器
　Ｅ２　動作状態制御器
　Ｐ１～Ｐ４　プロセッサ
　Ｔ１～Ｔ８　タスク
　ａ１　リアルタイムフラグ情報
　ａ２　リアルタイム性能情報
　ａ３　処理性能情報
　ａ４　使用資源情報
　α　性能保証タスク
　β　性能非保証タスク
　１　ＣＰＵ
　２　ＲＯＭ
　３　ＲＡＭ
　４　クロック制御器
　５　周辺デバイス
　６　バス
　１０　オペレーティングシステム（ＯＳ）
　２０　タスク管理情報
　３０　デジタルスチルカメラ
　４０　ＣＰＵ
　５１　キー操作部
　５２　タイマ部
　５３　カメラ部
　５４　オーディオ部
　５５　ＵＳＢインターフェース部

Claims (23)

  1. 　性能保証タスクと性能非保証タスクとが混在する複数のタスクを分散処理する複数のプロセッサを備えるマルチプロセッサシステムであって、
    　前記性能保証タスクの処理サイクル数（実行命令数）を示す処理性能値のそれぞれと、前記プロセッサのタスク処理能力を示す処理能力値のそれぞれとの相関関係に基づいて、前記複数のタスクの処理に要するプロセッサ数が最小限となるように前記各性能保証タスクを前記プロセッサに割り当てる割り当て制御器と、
    　前記割り当て制御器により前記性能保証タスクの割り当てが解除された第１のプロセッサを省電力状態にする動作状態制御器と、
    　を備えるマルチプロセッサシステムにおける省電力制御装置。
  2. 　前記割り当て制御器は、割り当て処理後の前記性能保証タスクを、当該性能保証タスクが割り当てられた第２のプロセッサから第３のプロセッサに再割り当てする再割り当て処理が可能であるか否かを判断したうえで、再割り当て可能と判断すると、前記第２のプロセッサから前記第３のプロセッサに前記割り当て処理後の性能保証タスクを再割り当てするように構成されている、
    　請求項１のマルチプロセッサシステムにおける省電力制御装置。
  3. 　前記割り当て制御器は、前記割り当て処理後の性能保証タスクの前記処理性能値を、前記第３のプロセッサの処理余力を示す余力性能と比較したうえで、前記割り当て処理後の性能保証タスクの前記処理性能値が前記第３のプロセッサの前記余力性能以下のときに、前記再割り当て処理が可能であると判断するように構成されている、
    　請求項２のマルチプロセッサシステムにおける省電力制御装置。
  4. 　前記割り当て制御器は、前記性能保証タスクが必要とするリアルタイム性能時間を変数とする関数により前記処理能力値を設定するように構成されている、
    　請求項１のマルチプロセッサシステムの省電力制御装置。
  5. 　前記処理能力値は、前記プロセッサの単位時間当たりの処理能力に、前記リアルタイム性能時間を乗算したものである、
    　請求項４のマルチプロセッサシステムにおける省電力制御装置。
  6. 　前記余力性能は、前記第３のプロセッサの前記処理能力値から、当該第３のプロセッサに割り当て済みの前記性能保証タスクの前記処理性能値の総和を減算したものである、
    　請求項３のマルチプロセッサシステムにおける省電力制御装置。
  7. 　前記割り当て制御器は、前記性能保証タスクのプロセッサ間移動が最小限となるように、前記各性能保証タスクを前記プロセッサに割り当てる、
    　請求項１のマルチプロセッサシステムにおける省電力制御装置。
  8. 　前記割り当て制御器は、前記再割り当て処理において、再割り当て対象とする前記性能保証タスクで使用する資源のプロセッサ間競合が最小限となることを優先するように構成されている、
    　請求項２のマルチプロセッサシステムにおける省電力制御装置。
  9. 　前記割り当て制御器は、シーケンスのうえで同時処理する必要がある前記性能保証タスクのグループを優先して同一の前記第３のプロセッサに再割り当てするように構成されている、
    　請求項２のマルチプロセッサシステムにおける省電力制御装置。
  10. 　前記割り当て制御器は、前記性能保証タスクの再割り当て処理を行ったのち、前記性能非保証タスクの再割り当て処理を行い、その際、前記第３のプロセッサに対する前記性能非保証タスクの前記再割り当て処理を禁止するように構成されている、
    　請求項２のマルチプロセッサシステムにおける省電力制御装置。
  11. 　前記動作状態制御器は、前記第１のプロセッサの動作モードを変更することで、当該第１のプロセッサを省電力状態にするように構成されている、
    　請求項１のマルチプロセッサシステムにおける省電力制御装置。
  12. 　前記第１のプロセッサの動作モードを変更するとは、当該第１のプロセッサへのクロック供給を停止することである、
    　請求項１１のマルチプロセッサシステムにおける省電力制御装置。
  13. 　前記動作状態制御器は、前記性能保証タスクが割り当てられた第２のプロセッサの動作モードを変更するように構成されている、
    　請求項１のマルチプロセッサシステムにおける省電力制御装置。
  14. 　前記第２のプロセッサの動作モードを変更するとは、当該第２のプロセッサを電力低消費動作状態から通常動作状態へ変更すること、または、通常動作状態から高速動作状態へ変更することである、
    　請求項１３のマルチプロセッサシステムにおける省電力制御装置。
  15. 　前記動作状態制御器は、前記プロセッサとの間でデータの授受を行うメモリを前記プロセッサに割り当てる際において、前記プロセッサそれぞれに対する前記メモリの割り当てを動的に変更するように構成されている、
    　請求項１のマルチプロセッサシステムにおける省電力制御装置。
  16. 　前記メモリの割り当てを動的に変更するとは、前記第１のプロセッサに割り当てられていた前記メモリを、前記第２のプロセッサへ再割り当てすることである、
    　請求項１４のマルチプロセッサシステムにおける省電力制御装置。
  17. 　前記プロセッサは、スヌーピング機能を有するキャッシュを備えており、
    　前記動作状態制御器は、前記キャッシュのスヌープモードを変更するように構成されている、
    　請求項１のマルチプロセッサシステムにおける省電力制御装置。
  18. 　前記スヌープモードを変更するとは、前記第１のプロセッサにおける前記キャッシュのスヌープモードを停止させることである、
    　請求項１７のマルチプロセッサシステムにおける省電力制御装置。
  19. 　前記動作状態制御器は、前記第１のプロセッサを省電力状態にすることに代えて前記第１のプロセッサに接続された周辺デバイスの動作状態の変更を行う、または前記第１のプロセッサを省電力状態にするとともに、前記周辺デバイスの動作状態の変更を行うように構成されている、
    　請求項１のマルチプロセッサシステムにおける省電力制御装置。
  20. 　前記マルチプロセッサシステムと、
    　請求項１のマルチプロセッサシステムにおける省電力制御装置と、
    　を備える、
    　モバイル端末。
  21. 　前記マルチプロセッサシステムは、通常動作状態で動作させる通常動作モードと低消費電力状態で動作させる低消費電力動作モードとでそれぞれ動作し、
    　前記割り当て制御器と前記動作状態制御器とは、前記低消費電力モード状態においてのみ起動されるように構成されている、
    　請求項２０のモバイル端末。
  22. 　前記マルチプロセッサシステムは、前記通常動作モードと前記低消費電力モードとをユーザにより切り替え可能に構成されている、
    　請求項２１のモバイル端末。
  23. 　前記マルチプロセッサシステムは、当該マルチプロセッサシステムに電力を供給するバッテリの残電力量が一定量以下となると、動作モードが前記通常動作モードから前記低消費電力モードに切り替わるように構成されている、
    　請求項２１のモバイル端末。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2013038566A1 (ja) * 2011-09-16 2015-03-23 富士通株式会社 コンピュータシステム
CN107132903A (zh) * 2016-02-29 2017-09-05 中兴通讯股份有限公司 一种节能管理实现方法、装置及网络设备
CN108121433A (zh) * 2017-12-06 2018-06-05 中国航空工业集团公司西安航空计算技术研究所 一种gpu多处理器系统的任务调度方法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2013018184A1 (ja) * 2011-07-29 2013-02-07 富士通株式会社 割当方法、およびマルチコアプロセッサシステム
KR101856750B1 (ko) 2017-02-17 2018-05-10 성균관대학교산학협력단 터보 모드의 특징을 고려하여 로드 밸런싱을 수행하는 전자 장치, 그 제어방법 및 컴퓨터로 판독가능한 기록매체

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10161985A (ja) * 1996-11-28 1998-06-19 Hitachi Ltd プロセッサ割付方法およびマルチプロセッサ計算機システム
JPH11202988A (ja) * 1998-01-13 1999-07-30 Hitachi Ltd システム消費電力制御方法
JP2002099435A (ja) * 2000-09-21 2002-04-05 Toshiba Corp マルチタスク制御方法および情報処理装置
JP2005267635A (ja) * 2004-03-16 2005-09-29 Sony Computer Entertainment Inc マルチプロセッサシステムの電力損失を低減する方法、装置およびプロセッサ
JP2008511912A (ja) * 2004-09-03 2008-04-17 インテル コーポレイション マルチコアプロセッサにおけるアイドル状態移行の調整

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10161985A (ja) * 1996-11-28 1998-06-19 Hitachi Ltd プロセッサ割付方法およびマルチプロセッサ計算機システム
JPH11202988A (ja) * 1998-01-13 1999-07-30 Hitachi Ltd システム消費電力制御方法
JP2002099435A (ja) * 2000-09-21 2002-04-05 Toshiba Corp マルチタスク制御方法および情報処理装置
JP2005267635A (ja) * 2004-03-16 2005-09-29 Sony Computer Entertainment Inc マルチプロセッサシステムの電力損失を低減する方法、装置およびプロセッサ
JP2008511912A (ja) * 2004-09-03 2008-04-17 インテル コーポレイション マルチコアプロセッサにおけるアイドル状態移行の調整

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2013038566A1 (ja) * 2011-09-16 2015-03-23 富士通株式会社 コンピュータシステム
CN107132903A (zh) * 2016-02-29 2017-09-05 中兴通讯股份有限公司 一种节能管理实现方法、装置及网络设备
CN107132903B (zh) * 2016-02-29 2020-11-13 中兴通讯股份有限公司 一种节能管理实现方法、装置及网络设备
CN108121433A (zh) * 2017-12-06 2018-06-05 中国航空工业集团公司西安航空计算技术研究所 一种gpu多处理器系统的任务调度方法
CN108121433B (zh) * 2017-12-06 2021-10-15 中国航空工业集团公司西安航空计算技术研究所 一种gpu多处理器系统的任务调度方法

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