WO2010116431A1 - キャッシュ制御装置及びキャッシュ制御方法 - Google Patents

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WO2010116431A1
WO2010116431A1 PCT/JP2009/006668 JP2009006668W WO2010116431A1 WO 2010116431 A1 WO2010116431 A1 WO 2010116431A1 JP 2009006668 W JP2009006668 W JP 2009006668W WO 2010116431 A1 WO2010116431 A1 WO 2010116431A1
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cache
way
processor
task
ways
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PCT/JP2009/006668
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English (en)
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Inventor
林邦彦
Original Assignee
パナソニック株式会社
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0864—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches using pseudo-associative means, e.g. set-associative or hashing
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0806—Multiuser, multiprocessor or multiprocessing cache systems
    • G06F12/0842—Multiuser, multiprocessor or multiprocessing cache systems for multiprocessing or multitasking

Definitions

  • the present invention relates to a cache control device and a cache control method, and more particularly to a cache control device that controls a set associative cache memory shared by a plurality of processors.
  • Processor systems including a plurality of processors include a tightly coupled system that mutually accesses the same data by sharing a memory space, and a loosely coupled system that exchanges data with each other via communication.
  • a tightly coupled system there are a configuration in which a cache memory is shared and a configuration in which a processor has a cache memory individually.
  • FIG. 9 is a block diagram showing a configuration of a multiprocessor system of a tightly coupled system sharing a cache memory.
  • a processor system 200 shown in FIG. 9 includes processors 10 and 11, a memory bus 20, a cache control device 201, a cache memory 50, and a main memory 60.
  • the processors 10 and 11 access the main memory 60 via the memory bus 20.
  • the cache control device 201 controls the cache memory 50.
  • the cache control device 201 includes a cache control unit 30 and a cache distribution control unit 240.
  • the cache control unit 30 performs the following control for access to the main memory 60 from the processors 10 and 11.
  • the cache control unit 30 accesses the cache memory 50 and does not access the main memory 60.
  • the access to the cache memory 50 is faster than the access to the main memory 60. Therefore, by using the cache memory 50, the time required for memory access can be shortened, so that the performance of the entire system can be improved.
  • the cache control unit 30 reads the data from the main memory 60 and writes the data to the cache memory 50. As a result, when the next access to the same data occurs, the cache control unit 30 can access the cache memory 50.
  • the cache control unit 30 When a write access to the main memory 60 occurs, the cache control unit 30 writes data to the main memory 60 and writes the data to the cache memory 50. As a result, data consistency between the cache memory 50 and the main memory 60 is guaranteed.
  • the cache allocation control unit 240 allocates the cache capacity of the cache memory 50 to processing units or tasks.
  • a task is a control unit that collectively manages the flow of starting, executing, and ending a program that operates under the management of the operating system.
  • the cache distribution control unit 240 distributes the ways 51a to 51f to processing units or tasks.
  • the cache memory 50 is configured by a hardware unit called “memory macrocell”.
  • the cache control device 201 includes an address calculator, a buffer circuit, a bus arbitration circuit, and the like for each unit.
  • the number of memory macrocells increases. This increases the area of the LSI and makes high-speed transmission impossible. As a result, frequency improvement cannot be expected.
  • the number of memory macrocells can be reduced by configuring one memory macrocell including a plurality of ways. For example, in FIG. 9, ways 51a and 51b are included in one memory macrocell, and similarly, ways 51c and 51d and ways 51e and 51f are included in each one memory macrocell.
  • the cache allocation control unit 240 can dynamically change the cache capacity allocated to each of the processors 10 and 11 according to the processing priority of the plurality of processors 10 and 11 sharing the cache memory 50. ing. Thereby, in the conventional cache control apparatus 201, the processor which performs a high priority process can use much cache capacity (for example, refer patent document 1).
  • the cache capacity is allocated according to the processing priority in the conventional cache control apparatus 201, but the allocation amount depends only on the priority. As a result, the cache capacity required for processing cannot be flexibly allocated. Therefore, in a system that needs to guarantee the processing performance, the capacity may be insufficient, and the performance cannot be guaranteed.
  • the conventional cache control apparatus 201 when the cache capacity is excessive, surplus resources that cannot be used are generated. As a result, the conventional cache control apparatus 201 has a problem that the cache capacity cannot be effectively used.
  • the conventional cache control apparatus 201 when a plurality of tasks to which ways are assigned operate on different processors and these ways exist in the same memory macrocell, cache accesses from these plurality of tasks are performed. If these occur at the same time, even if the access destination ways are different, access conflicts and one of them waits. As a result, the conventional cache control apparatus 201 has a problem that access is delayed.
  • an object of the present invention is to provide a cache control device and a cache control method capable of effectively utilizing surplus resources and suppressing the occurrence of access delay.
  • a cache control device that controls a set associative cache memory shared by a plurality of processors, and the cache memory includes a plurality of ways. And the plurality of ways are divided into a plurality of groups including one or more ways, and the cache control device performs a cache allocation process for assigning the ways to a plurality of tasks executed by the plurality of processors.
  • the cache allocation control unit includes a non-allocation way that is not allocated to any task in one group, and the group includes a plurality of processors. Ways assigned to tasks executed by other processors If Murrell, allocating the unallocated way included in the group, the one of the tasks of the plurality of tasks to be performed by the one processor.
  • the cache control device can allocate surplus unallocated ways to tasks, and thus can effectively use surplus resources. Furthermore, the cache control device according to an aspect of the present invention assigns an unassigned way to a task belonging to the same processor as a task to which a way included in the same group (memory macrocell) as the unassigned way is assigned. Thereby, ways included in one group are assigned to tasks executed by the same processor. Therefore, the cache control device according to an aspect of the present invention can avoid a cache access collision that occurs when different processors access ways included in the same group. As described above, the cache control device according to one embodiment of the present invention can suppress the occurrence of access delay.
  • the cache allocation control unit has an allocation task number that is the number of tasks already allocated by the cache allocation process. Ways included in the group may be assigned to tasks executed by the fewest processors.
  • the cache control device can preferentially assign ways to tasks of a processor with a small number of ways. Thereby, the cache control device according to an aspect of the present invention can equally distribute ways to the processors.
  • the cache control device further includes a storage unit that stores way information indicating a way allocated to each of the plurality of tasks, and the cache allocation control unit refers to the way information and the unallocated A way may be determined.
  • the cache control device can easily guarantee the processing performance by presetting the cache capacity for each task in the way information.
  • the storage unit is further provided corresponding to each processor and stores a search pointer for designating any one of the plurality of ways, and the cache distribution control unit corresponds to the search pointer.
  • a way designation unit for designating a way assigned to a task of a processor, and a task assigned to a way designated by the search pointer corresponding to the processor among a plurality of tasks executed by the processor,
  • An allocation unit that allocates an unallocated way, and each time the way specifying unit allocates a way to the task of the processor by the allocation unit, the way specified by the search pointer is assigned to the task of the processor. Is moved to the next way in a predetermined order. It may be.
  • the cache control device can equally distribute ways to a plurality of tasks executed by each processor.
  • the cache distribution control unit further includes a free way information generation unit that is provided corresponding to each processor and generates free way information including a bit string and stores the free way information in the storage unit.
  • Each of the plurality of ways includes a bit indicating whether or not the corresponding way is assigned to a plurality of tasks executed by the processor, and the way designating unit Each time a way is assigned to a task, the way specified by the search pointer may be moved to the next way in the order of the bit string among the ways to which the task of the processor is assigned.
  • the cache control device can sequentially select each task so that the ways are evenly distributed to a plurality of tasks executed by each processor.
  • the value of the search pointer is the sum of the number of bits in the bit string moved by the way designating unit, and the cache allocation control unit has all the ways included in one group assigned to any task. If not assigned, a way included in the group may be assigned to a task executed by a processor having the smallest value of the search pointer.
  • the cache control device can equally distribute ways to the processors.
  • the cache allocation control unit sets the search pointer value of the one processor to the maximum value. May be.
  • the cache control device can prevent a way from being assigned to a processor to which no way is assigned as an initial state.
  • the cache allocation control unit may perform the cache allocation process when the task is generated or deleted.
  • the cache control device can allocate ways without affecting task processing.
  • the present invention can be realized not only as such a cache control device but also as a cache control method using steps included in the characteristic means included in the cache control device. It can also be realized as a program to be executed. Needless to say, such a program can be distributed via a recording medium such as a CD-ROM and a transmission medium such as the Internet.
  • the present invention can be realized as a semiconductor integrated circuit (LSI) that realizes part or all of the functions of such a cache control device, or can be realized as a processor system including such a cache control device.
  • LSI semiconductor integrated circuit
  • the present invention can provide a cache control device and a cache control method capable of effectively utilizing surplus resources and suppressing the occurrence of access delay.
  • FIG. 1 is a block diagram showing a configuration of a processor system according to an embodiment of the present invention.
  • FIG. 2 is a block diagram showing the configuration of the cache distribution control unit according to the embodiment of the present invention.
  • FIG. 3A is a diagram showing an example of an initial state of the way information storage unit according to the embodiment of the present invention.
  • FIG. 3B is a diagram showing an example of an initial state of the way information storage unit according to the embodiment of the present invention.
  • FIG. 4 is a flowchart showing a cache allocation procedure by the cache allocation control unit according to the embodiment of the present invention.
  • FIG. 5 is a flowchart showing the operation of the effective position search unit according to the embodiment of the present invention.
  • FIG. 1 is a block diagram showing a configuration of a processor system according to an embodiment of the present invention.
  • FIG. 2 is a block diagram showing the configuration of the cache distribution control unit according to the embodiment of the present invention.
  • FIG. 3A is a diagram showing an example of an initial state of the
  • FIG. 6 is a flowchart showing the operation of the bit allocation unit according to the embodiment of the present invention.
  • FIG. 7A is a diagram showing an example of a state during the processing of the way information storage unit according to the embodiment of the present invention.
  • FIG. 7B is a diagram showing an example of a state during the processing of the way information storage unit according to the embodiment of the present invention.
  • FIG. 8A is a diagram showing an example of a state after the processing of the way information storage unit according to the embodiment of the present invention is completed.
  • FIG. 8B is a diagram showing an example of a state after the processing of the way information storage unit according to the embodiment of the present invention is completed.
  • FIG. 9 is a block diagram showing a configuration of a conventional processor system.
  • the cache control device assigns the remaining way to a task of the same processor as the task to which the way of the same group (memory macrocell) as the way is assigned. Thereby, the cache control device according to the embodiment of the present invention can avoid the collision of cache access between different processors, so that it is possible to suppress the occurrence of access delay and to effectively utilize surplus resources.
  • FIG. 1 is a diagram showing a configuration of a processor system 100 according to an embodiment of the present invention.
  • a processor system 100 shown in FIG. 1 includes processors 10 and 11, a memory bus 20, a cache control device 101, a cache memory 50, and a main memory 60.
  • processors 10 and 11 include processors 10 and 11, a memory bus 20, a cache control device 101, a cache memory 50, and a main memory 60.
  • symbol is attached
  • processor system 100 includes two processors 10 and 11
  • the number of processors is not limited to two, and the processor system 100 includes three or more processors. May be.
  • the processors 10 and 11 access the main memory 60 via the memory bus 20.
  • the cache control device 101 controls the cache memory 50.
  • the cache control apparatus 101 includes a cache control unit 30 and a cache distribution control unit 40.
  • the cache control unit 30 performs the following control for access to the main memory 60 from the processors 10 and 11.
  • a read access from the main memory 60 occurs, if the data to be accessed exists in the cache memory 50 (cache hit), the cache control unit 30 accesses the cache memory 50 and does not access the main memory 60.
  • the access to the cache memory 50 is faster than the access to the main memory 60. Therefore, by using the cache memory 50, the time required for memory access can be shortened, so that the performance of the entire system can be improved.
  • the cache control unit 30 reads the data from the main memory 60 and writes the data to the cache memory 50. As a result, when the next access to the same data occurs, the cache control unit 30 can access the cache memory 50.
  • the cache control unit 30 writes data to the main memory 60 and also writes the data to the cache memory 50. As a result, data consistency between the cache memory 50 and the main memory 60 is guaranteed.
  • the cache memory 50 has a set associative configuration.
  • the cache memory 50 includes a plurality of ways 51a to 51f. Note that the plurality of ways 51a to 51f will be referred to as ways 51 unless otherwise distinguished.
  • the cache memory 50 is configured by a hardware unit called a memory macro cell.
  • the cache control device 101 includes an address calculator, a buffer circuit, a bus arbitration circuit, and the like for each unit.
  • ways 51a and 51b are included in one memory macro cell, and similarly, ways 51c and 51d and ways 51e and 51f are included in each one memory macro cell. That is, the plurality of ways 51 are divided into a plurality of groups 52 a, 52 b and 52 c (memory macrocells) each including a plurality of ways 51.
  • the groups 52a, 52b, and 52c are referred to as a group 52 unless otherwise distinguished.
  • the cache allocation control unit 40 performs a cache allocation process for allocating a way 51 that is not allocated to any task among a plurality of ways 51 included in the cache memory 50 to a plurality of tasks executed by the processors 10 and 11. Do.
  • a task is a control unit that collectively manages the flow of starting, executing, and ending a program that operates under the management of the operating system.
  • the cache distribution control unit 40 sequentially performs the process of assigning unassigned ways to tasks for each group 52.
  • the cache allocation control unit 40 includes an unassigned way (a way 51 that is not assigned to any task) in one group 52, and the group 52 includes a plurality of processors 10 and 11.
  • an unassigned way included in the group 52 is assigned to one of a plurality of tasks executed by the one processor. .
  • the cache allocation control unit 40 has the smallest number of tasks already allocated by the cache allocation process.
  • the way 51 included in the group 52 is assigned to a task executed by the group 11.
  • FIG. 2 is a block diagram showing a configuration of the cache allocation control unit 40 according to the embodiment of the present invention.
  • FIG. 2 schematically shows the function of the cache allocation control unit 40 when the processor 10 or 11 executes software (program) to perform cache allocation control as a partial function of the operating system. Yes.
  • the functions of the cache distribution control unit 40 may be realized by hardware (a dedicated circuit).
  • the cache allocation control unit 40 includes a way information storage unit 410, a valid position search unit 440, a bit allocation unit 450, an empty way information generation unit 460, a determination unit 470, and a processor selection unit 480. And an initial value setting unit 490.
  • the way information storage unit 410 corresponds to a storage unit of the present invention, and stores way information 411a, 411b, 411c,..., 412a, 412b, 412c..., Empty way information 421 and 422, and search pointers 431 and 432.
  • the way information 411a, 411b, 411c..., The free way information 421, and the search pointer 431 correspond to the processor 10, and the 412a, 412b, 412c..., The free way information 422, and the search pointer 432 are the processor. 11 corresponds.
  • way information 411a, 411b, 411c,... is written as way information 411.
  • way information 412a, 412b, 412c is written as way information 411.
  • the way information 411 and 412 indicate the way 51 assigned to each of a plurality of tasks executed by the corresponding processor 10 or 11.
  • Empty space information 421 and 422 indicate whether each of the plurality of ways 51 is assigned to a plurality of tasks executed by the corresponding processor 10 or 11.
  • Search pointers 431 and 432 are provided for each of the processors 10 and 11, and each indicate an effective position for designating one of the plurality of ways 51. This effective position is used for a process for selecting a processor 10 or 11 to which a way 51 is allocated and a process for selecting a task to which a way 51 is allocated, which will be described later.
  • FIG. 3A and 3B are diagrams illustrating an example of an initial state of the way information storage unit 410.
  • FIG. 3A and 3B are diagrams illustrating an example of an initial state of the way information storage unit 410.
  • each way information 411 and 412 includes a bit string. This bit string is arranged in the order of bits 0, 1, 2,... From the right. Each bit corresponds to each way 51 included in the cache memory 50. If bit n is valid (indicates 1), it indicates that the task n can be used. If bit n is invalid (indicating 0), it indicates that the task n cannot be used.
  • the bit width of the way information 411 and 412 is the same as the number of ways included in the cache memory 50. For example, in the example shown in FIGS. 3A and 3B, the number of ways is 16, and the way information 411 and 412 are also 16 bits.
  • Empty way information 421 and 422 are provided for each of the processors 10 and 11.
  • the free way information 421 and 422 includes a bit string. This bit string is arranged in the order of bits 0, 1, 2,... From the right. Each bit corresponds to each way 51 included in the cache memory 50. A bit corresponding to a way assigned to any task belonging to the corresponding processor 10 or 11 is “1”, and a bit corresponding to a way to which no task is assigned is “0”. In FIG. 3A and FIG. 3B, “0” in the bit string included in the way information 411 and 412 and the free way information 421 and 422 is omitted.
  • Search pointers 431 and 432 are provided for each processor and hold an integer of 0 or more.
  • the numerical value held by the search pointer 431 represents the bit position of the way information 411 and the empty way information 421, and the numerical value held by the search pointer 432 represents the bit position of the way information 412 and the empty way information 422.
  • the values of the search pointers 431 and 432 indicate the sum of the number of bits moved by the search pointer 431 or 432 during the cache allocation process.
  • the search pointer 432 of the processor 11 holds “3” and indicates bit 3.
  • the search pointer 431 of the processor 10 holds “38”
  • the initial value setting unit 490 determines the way 51 used by the task when the task is generated in order to guarantee the processing performance of each task. Further, the initial value setting unit 490 sets information on the way 51 used by each determined task in the way information 411 and 412 as an initial value. For example, the initial value setting unit 490 sets the way information 411 and 412 shown in FIGS. 3A and 3B as initial values at the time of task generation.
  • the empty way information generation unit 460 generates empty way information 421 and 422 and stores them in the way information storage unit 410. Specifically, the free way information generation unit 460 calculates the free way information by calculating the logical sum of the initial values of all way information 411 (or 412) corresponding to the tasks included in the processor 10 (or 11). 421 and 422 are generated.
  • the determination unit 470 refers to the initial values of the way information 411 and 412 to determine the presence / absence of an unallocated way included in each group 52 and the allocation state.
  • the processor selection unit 480 uses the determination result of the determination unit 470 to select the processor 10 or 11 to which the unallocated way is allocated.
  • the bit allocation unit 450 corresponds to the allocation unit of the present invention, selects one or more tasks from among a plurality of tasks executed by the processor 10 or 11 selected by the processor selection unit 480, and assigns an unallocated way to the selected task. Assign. Specifically, the bit allocation unit 450 selects a task to which the way 51 at the valid position designated by the corresponding search pointer 431 or 432 is allocated.
  • the effective position search unit 440 corresponds to the way specification unit of the present invention, and causes the search pointer 431 or 432 to specify the way 51 assigned to the task of the corresponding processor 10 or 11.
  • the valid position search unit 440 assigns the task of the corresponding processor to the way 51 specified by the search pointer 431 or 432.
  • the next way 51 is moved in the order of the bit strings of the empty way information 421 and 422.
  • the valid position search unit 440 searches the valid position of the processor 10 (or 11) by the valid position search process, and finds the searched valid position. Set to the search pointer 431 (or 432).
  • the valid position search process is a process of sequentially incrementing the search pointers 431 and 432 by 1, and then searching for a bit in which the empty way information 421 or 422 becomes valid “1”.
  • the valid position search unit 440 repeatedly selects the assigned tasks (tasks to which ways are assigned in the initial value) of each processor 10 or 11 in order of bit strings.
  • FIG. 4 is a flowchart showing the flow of the cache allocation control process performed by the cache allocation control unit 40.
  • the initial value setting unit 490 sets the way information 411 and 412 shown in FIGS. 3A and 3B as initial values. Further, as shown in FIGS. 3A and 3B, there are 16 ways 51, and each memory macrocell includes two ways 51. In other words, it is assumed that the 16 ways 51 are divided into 8 groups 52 by two. Each processor 10 and 11 is assumed to execute three tasks.
  • the vacant way information generation unit 460 creates vacant way information 421 and 422 for each of the processors 10 and 11 (step S1001).
  • empty way information 421 and 422 shown in FIGS. 3A and 3B are generated.
  • the logical sum of the way information 411a to 411c of the tasks 0, 1 and 2 of the processor 10 is “1” at bits 0, 6 and 7 and “0” at the other bits.
  • the logical sum of the way information 412a to 412c of the tasks 0, 1 and 2 of the processor 11 is “1” in the bits 3 and 10, and “0” in the other bits.
  • the effective position search unit 440 searches for an effective position of the processor 10 by an effective position search process, and sets the searched effective position in the search pointer 431 (step S1002).
  • FIG. 5 is a flowchart showing the flow of the effective position search process by the effective position search unit 440.
  • the valid position search unit 440 extracts the search pointer 431 or 432 of the designated processor n (step S1101), and performs the processing of steps S1103 and S1104 shown below until the extracted search pointer 431 or 432 goes around the way width. Is repeated (step S1102).
  • the valid position search unit 440 takes out the initial value “0” of the search pointer 431 of the processor 10.
  • the valid position search unit 440 determines whether or not the way 51 of the bit specified by the search pointer 431 or 432 of the specified processor n is an allocated way (step S1103). Specifically, the valid position search unit 440 determines whether the bit specified by the search pointer 431 or 432 included in the empty way information 421 or 422 is valid “1” or invalid “0”. judge.
  • the valid position search unit 440 sets the bit 0 to the valid position of the processor 10. And “0” is set in the search pointer 431.
  • the valid position search unit 440 searches for the valid position of the processor 11 by the valid position search process, and sets the found valid position in the search pointer 432 (step S1003).
  • the valid position search unit 440 extracts the initial value “0” of the search pointer 432 of the processor 11 (step S1101).
  • the valid position search unit 440 determines whether the bit 0 specified by the search pointer 432 of the empty way information 422 is valid “1” or invalid “0” (step S1103). Here, since bit 0 of the free way information 422 is invalid “0” (No in step S1103), the valid position search unit 440 adds 1 to the search pointer 432 (step S1104).
  • the valid position search unit 440 determines whether bit 1 specified by the search pointer 432 is valid “1” or invalid “0” (step S1103).
  • bit 1 of the free way information 422 is invalid “0” (No in step S1103)
  • the valid position search unit 440 further adds 1 to the search pointer 432 (step S1104).
  • the valid position search unit 440 sequentially repeats the processes of steps S1103 and S1104 until the search pointer 432 reaches a bit indicated by valid “1” in the empty way information 422. In this example, the processes in steps S1103 and S1104 are repeated until the search pointer 432 becomes “3”. As a result, the valid position search unit 440 sets bit 3 as the valid position of the processor 11 and sets “3” in the search pointer 432.
  • the valid position search unit 440 sets the maximum value in the search pointer 431 or 432 and ends the loop (step S1105). This indicates that there is no valid bit.
  • the maximum value in the search pointer 431 or 432 it is determined that it is always large in the magnitude comparison (step S1006) described later, and other valid bits.
  • the task that exists is selected. For example, the maximum value is (bit width) ⁇ (bit width).
  • the cache distribution control unit 40 divides the free way information 421 and 422 into 2 bits corresponding to each group, and sequentially performs the processing from step S1005 to step S1019 shown below for each 2 bits. (Step S1004).
  • the determination unit 470 determines the state (valid or invalid) of the bits i and i + 1 of the free way information 421 and 422 (step S1005).
  • the states of bits i and i + 1 of the free way information 421 and 422 are represented as “(bit i + 1 state, bit i state)”.
  • the processor selection unit 480 selects the processor 10 or 11 that executes the assigned task. .
  • the processor selection unit 480 selects the processor 10 or 11 having a small numerical value of the search pointers 431 and 432 (step S1006).
  • the cache distribution control unit 40 shifts to the processing of the next group 52 without performing the task distribution.
  • the cache allocation control unit 40 determines the state of bit 0 and bit 1 included in the group 0. Bits 1 and 0 of the free way information 421 of the processor 10 are (0, 1), and bits 1 and 0 of the free way information 422 of the processor 11 are (0, 0). That is, since the way 51 is assigned to the task executed by the processor 10, the processor selection unit 480 selects the processor 10. Next, the bit allocation unit 450 performs a bit allocation process for allocating the task of the processor 10 selected by the processor selection unit 480 to the bit i + 1 (bit 1) to which no task is allocated (step S1011).
  • bit allocation process is a process for allocating an unallocated way to a task.
  • FIG. 6 is a flowchart showing the flow of bit allocation processing by the bit allocation unit 450.
  • the bit allocation unit 450 sequentially performs the processing from step S1202 to step S1204 for all the tasks 0 to m of the processor n selected by the processor selection unit 480 (step S1201).
  • the bit allocation unit 450 determines whether the bit specified by the search pointer 431 or 432 of the selected task i is valid “1” or invalid “0” with reference to the way information 411 or 412. (Step S1202).
  • the bit allocation unit 450 copies the valid bit to the empty bit (step S1203). That is, the bit allocation unit 450 changes the free bit of the way information 411 or 412 of the task i to valid “1”.
  • the vacant bit is a bit to which no task is assigned (invalid “0” in the vacant way information 421 or 422) among the bits i and i + 1.
  • bit allocation unit 450 selects another task of the processor n, and performs the process of step S1202 on the selected task.
  • step S1202 when the bit specified by the search pointer 431 or 432 of task i is invalid “0” (No in step S1202), the bit allocation unit 450 does not change the way information 411 or 412 of the task i. The process of step S1202 is performed for the next task.
  • the search pointer 431 of the processor 10 is “0”, and among the bit 0 of the way information 411a to 411c, only the bit 0 of the way information 411a is valid “1”.
  • the assigning unit 450 assigns the way 51 of bit 1 to the task 0 of the processor 10 by setting bit 1 of the way information 411 a to “1”.
  • the effective position search unit 440 searches for an effective position of the processor 10 (step S1012).
  • the valid position search unit 440 sets bit 6 as the valid position of the processor 10 and sets “6” in the search pointer 431.
  • the effective position search process here is the same as the process shown in FIG. 5 described above, but in step S1101, the value of the search pointer 431 or 432 that was originally set (in this example, “0”) is set. After adding 1, the processing from step S1102 is performed. The same applies to steps S1008, S1010, S1014, S1016, and S1018.
  • the determination unit 470 determines the state of bit 3 and bit 2 included in the group 1 (step S1005). Since bit 3 and bit 2 of the free way information 421 of the processor 10 are (0, 0) and bit 3 and bit 2 of the free way information 422 of the processor 11 are (1, 0), the processor selection unit 480 selects the processor 11. Next, the bit allocation unit 450 performs bit allocation processing for allocating the task of the processor 11 to bit i (bit 2) (step S1017).
  • the search pointer 432 of the processor 11 is “3”, and among the bits 3 of the way information 412a to 412c, only the bit 3 of the way information 412a is valid “1”.
  • the unit 450 assigns the way 51 of bit 2 to the task 0 of the processor 11 by setting bit 2 of the way information 412a to “1”.
  • the effective position search unit 440 searches for an effective position of the processor 11 (step S1018).
  • the valid position search unit 440 sets bit 10 as the valid position of the processor 11 and sets “10” in the search pointer 432.
  • the determination unit 470 determines the state of bit 5 and bit 4 included in the group 2 (step S1005). Bits 5 and 4 of the free way information 421 of the processor 10 are (0, 0), and bits 5 and 4 of the free way information 422 of the processor 11 are (0, 0). In other words, since none of the ways 51 included in one group 52 is assigned to a task, the processor selection unit 480 compares the search pointer 431 of the processor 10 with the search pointer 432 of the processor 11 to determine the search pointer. A processor having a small numerical value is determined as a processor x to which an empty bit is allocated (step S1006).
  • the search pointer 431 of the processor 10 is “6” and the search pointer 432 of the processor 11 is “10”, so the processor selection unit 480 frees up the processor 10.
  • the processor x to which bits are assigned is determined.
  • bit allocation unit 450 allocates bit i (bit 4) to the task of the processor x (processor 10) (step S1007).
  • bit i bit 4
  • the search pointer 431 of the processor 10 is “6”
  • the bits 6 of the way information 411a to 411c only the bit 6 of the way information 411b is valid “1”.
  • the unit 450 assigns the way 51 of bit 4 to the task 1 of the processor 10 by setting bit 4 of the way information 411b to “1” as shown in FIG. 8A.
  • the effective position search unit 440 searches for an effective position of the processor x (processor 10) (step S1008).
  • the valid position search unit 440 sets bit 7 as the valid position of the processor 10 and sets “7” in the search pointer 431.
  • bit allocation unit 450 allocates bit i + 1 (bit 5) to the task of the processor x (processor 10) (step S1009).
  • the bit allocation unit 450 determines the way information 411c. By setting bit 5 of this bit to “1”, the way 51 of bit 5 is assigned to task 2 of the processor 10.
  • the effective position search unit 440 searches for an effective position of the processor x (processor 10) (step S1010).
  • the valid position search unit 440 sets bit 0 as the valid position of the processor 10 and sets “16” in the search pointer 431.
  • the determination unit 470 determines the state of bits 7 and 6 included in the group 3 (step S1005). Bits 7 and 6 of the free way information 421 of the processor 10 are (1, 1), and bits 7 and 6 of the free way information 422 of the processor 11 are (0, 0). That is, since all the ways 51 are assigned to the task, the cache distribution control unit 40 does not change the way information 411 and 412.
  • the determination unit 470 determines the state of bits 9 and 8 included in the group 4 (step S1005). Since bits 9 and 8 of the free way information 421 of the processor 10 are (0, 0) and bits 9 and 8 of the free way information 422 of the processor 11 are (0, 0), The processor selection unit 480 compares the search pointer 431 “16” of the processor 10 with the search pointer 432 “6” of the processor 11 and assigns the processor 11 having a small search pointer value to the processor x to which the bits 9 and 8 are assigned. (Step S1006).
  • bit allocation unit 450 allocates bit 8 to the task of the processor 10 (step S1007).
  • the search pointer 432 of the processor 11 is “10”, and among the bits 10 of the way information 412a to 412c, the bit 10 of the way information 412b and 412c is valid “1”.
  • the way 51 of bit 8 is allocated to the task 1 and the task 2 of the processor 11.
  • the effective position search unit 440 searches for an effective position of the processor 11 (step S1008).
  • the valid position search unit 440 sets bit 3 as the valid position of the processor 11 and sets “19” in the search pointer 432.
  • bit allocation unit 450 allocates bit 9 to the task of the processor 11 (step S1009).
  • the search pointer 432 of the processor 11 is “19” (bit 3), and among the bits 3 of the way information 412a to 412c, only the bit 3 of the way information 412a is valid “1”.
  • bit 9 of the way information 412a is assigned to the task 0 of the processor 11.
  • the effective position search unit 440 searches for an effective position of the processor 11 (step S1010).
  • the valid position search unit 440 sets bit 10 as the valid position of the processor 11 and sets “26” in the search pointer 432.
  • step S1005 bit i + 1 and bit i of the empty way information 421 of the processor 10 are (1, 0), and bit i + 1 and bit i of the empty way information 422 of the processor 11 are (0, 0).
  • bit allocation unit 450 performs a bit allocation process for allocating the task of the processor 10 to the bit i (step S1013).
  • the valid position search unit 440 searches for the valid position of the processor 10 (step S1014), and the cache distribution control unit 40 performs processing for the next group (step S1004).
  • step S1005 the bits i + 1 and i of the free way information 421 of the processor 10 are (0, 0), and the bits i + 1 and i of the free way information 422 of the processor 11 are (0, 1).
  • the bit allocation unit 450 performs a bit allocation process for allocating the task of the processor 11 to the bit i + 1 (step S1015).
  • the valid position search unit 440 searches for the valid position of the processor 11 (step S1016), and the cache allocation control unit 40 performs processing for the next group (step S1004).
  • step S1005 in cases other than the above, that is, when the ways of bit i + 1 and bit i are both assigned to a task, the cache allocation control unit 40 does not assign a task and performs processing for the next group. Is performed (step S1004).
  • the cache control apparatus 101 sets initial values in the way information 411 and 412 so that the processing performance of each task can be guaranteed. As a result, the cache control apparatus 101 can secure a cache capacity for each task in a system that needs to guarantee processing performance.
  • the cache control apparatus 101 can allocate a surplus unallocated way to a task, it can allocate surplus resources to the task.
  • the cache control apparatus 101 assigns the unassigned way to the task of the same processor 10 or 11 as the task to which the way 51 of the same group 52 (memory macrocell) as the unassigned way is assigned.
  • the ways 51 included in one group 52 are assigned to tasks executed by the same processor 10 or 11. Therefore, the cache control apparatus 101 can avoid a cache access collision that occurs when different processors 10 and 11 access the way 51 included in the same group 52.
  • the cache control apparatus 101 according to the embodiment of the present invention can suppress the occurrence of access delay.
  • the cache control device 101 executes a task executed by the processor 10 or 11 having the smallest numerical value of the search pointer 431 or 432 when all the ways 51 included in one group 52 are not assigned to any task.
  • the way 51 included in the group 52 is assigned to the group 52.
  • the cache control apparatus 101 can preferentially assign the way 51 to tasks of the processor 10 or 11 to which the number of ways 51 assigned is small. As a result, the cache control apparatus 101 can equally distribute the ways 51 to the processors 10 or 11.
  • the valid position search unit 440 updates the search pointers 431 and 432 to select a plurality of tasks executed by the corresponding processor 10 or 11 in order in a predetermined order. Repeat to do. Also, the bit allocation unit 450 allocates an empty way 51 to the selected task. Thereby, the cache control apparatus 101 can equally distribute the ways 51 to a plurality of tasks executed by each processor 10 or 11.
  • the cache allocation control unit 40 has not specified a trigger for performing the cache allocation control process, but by executing the process at the time of starting or ending the task, the allocation of the task is not affected without affecting the task process. Ways can be allocated.
  • each group 52 includes two ways 51, but may include three or more ways 51. Further, each group 52 may include a different number of ways 51.
  • each processing unit included in the cache control apparatus 101 is typically realized by a processor such as a CPU executing a program (software).
  • the present invention may be the above program or a recording medium such as a CD-ROM on which the above program is recorded.
  • the program can be distributed by software download or the like via a transmission medium such as the Internet.
  • processing units included in the cache control apparatus 101 may be realized as an LSI that is an integrated circuit. These may be individually made into one chip, or may be made into one chip so as to include a part or all of them.
  • LSI is used, but depending on the degree of integration, it may be called IC, system LSI, super LSI, or ultra LSI.
  • circuits are not limited to LSI, and may be realized by a dedicated circuit or a general-purpose processor.
  • An FPGA Field Programmable Gate Array
  • reconfigurable processor that can reconfigure the connection and setting of circuit cells inside the LSI may be used.
  • the present invention can be applied to a cache control device and a cache control method. Further, the present invention can be applied to a processor system including a plurality of processors and a cache memory.
  • Cache control unit 40 Cache distribution control unit 50 Cache memory 51, 51a, 51b, 51c, 51d, 51e, 51f Way 52, 52a, 52b, 52c Group 60 Main memory 100, 200 Processor System 101, 201 Cache control device 410 Way information storage unit 411, 411a, 411b, 411c, 412, 412a, 412b, 412c Way information 421, 422 Empty way information 431, 432 Search pointer 440 Effective position search unit 450 Bit allocation unit 460 Empty way information generation unit 470 determination unit 480 processor selection unit 490 initial value setting unit

Landscapes

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Abstract

　本発明に係るキャッシュ制御装置（１０１）は、キャッシュメモリ（５０）に含まれる複数のウェイ（５１）を、複数のプロセッサ（１０及び１１）により実行される複数のタスクに割り当てるキャッシュ配分制御部（４０）を備える。キャッシュ配分制御部（４０）は、１つのグループ（５２）に、いずれのタスクにも割り当てられていない未割当ウェイが含まれ、かつ、当該グループ（５２）にプロセッサ（１０及び１１）の一方により実行されるタスクに割り当てられたウェイ（５１）が含まれる場合、当該グループ（５２）に含まれる未割当ウェイを、当該一方のプロセッサ（１０又は１１）により実行される複数のタスクのうちいずれかのタスクに割り当てる。

Description

キャッシュ制御装置及びキャッシュ制御方法
　本発明は、キャッシュ制御装置及びキャッシュ制御方法に関し、特に、複数のプロセッサにより共有されるセットアソシアティブ方式のキャッシュメモリを制御するキャッシュ制御装置に関する。
　複数のプロセッサを含むプロセッサシステムには、メモリ空間を共有することにより同一データを相互にアクセスする密結合システムと、通信を介することで相互にデータを受け渡しする疎結合システムとがある。また、密結合システムとして、キャッシュメモリを共有する構成と、プロセッサ個別にキャッシュメモリを保有する構成とがある。
　図９は、キャッシュメモリを共有する密結合システムのマルチプロセッサシステムの構成を示すブロック図である。図９に示すプロセッサシステム２００は、プロセッサ１０及び１１と、メモリバス２０と、キャッシュ制御装置２０１と、キャッシュメモリ５０と、メインメモリ６０とを備える。
　プロセッサ１０及び１１はメモリバス２０を介してメインメモリ６０へアクセスする。
　キャッシュ制御装置２０１は、キャッシュメモリ５０を制御する。このキャッシュ制御装置２０１は、キャッシュ制御部３０と、キャッシュ配分制御部２４０とを備える。
　キャッシュ制御部３０は、プロセッサ１０及び１１からメインメモリ６０へのアクセスに対して以下のような制御を行う。メインメモリ６０への読み出しアクセスが発生した場合、アクセスするデータがキャッシュメモリ５０に存在すれば（キャッシュヒット）、キャッシュ制御部３０は、キャッシュメモリ５０へアクセスし、メインメモリ６０へはアクセスしない。ここでキャッシュメモリ５０へのアクセスはメインメモリ６０へのアクセスに比べて高速である。よって、キャッシュメモリ５０を用いることで、メモリアクセスに要する時間を短縮できるので、システム全体の性能を向上できる。
　一方、アクセスするデータがキャッシュメモリ５０に存在しなければ（キャッシュミス）、キャッシュ制御部３０は、メインメモリ６０からデータを読み出すと共にキャッシュメモリ５０へ当該データを書き込む。これにより次に同じデータへのアクセスが発生した際には、キャッシュ制御部３０は、キャッシュメモリ５０へアクセスできる。
　また、メインメモリ６０への書き込みアクセスが発生した場合、キャッシュ制御部３０は、メインメモリ６０へデータを書き込むと共に、キャッシュメモリ５０へ当該データを書き込む。これによりキャッシュメモリ５０とメインメモリ６０とのデータの整合性が保証される。
　キャッシュ配分制御部２４０は、キャッシュメモリ５０のキャッシュ容量を処理単位又はタスクに配分する。ここでタスクとは、オペレーティングシステムの管理下で動作するプログラムの起動、その実行、及び終了などの流れを一括管理する制御単位のことである。キャッシュ容量の配分方法は構成によりさまざまである。例えばキャッシュメモリ５０がセットアソシアティブ方式の構成を取る場合、キャッシュメモリ５０は「ウェイ」と呼ばれる固定容量単位で分割されている。キャッシュ配分制御部２４０は、このウェイ５１ａ～５１ｆを処理単位又はタスクに配分する。
　また、キャッシュメモリ５０は「メモリマクロセル」と呼ばれるハードウェア単位によって構成されている。キャッシュ制御装置２０１は、アドレス演算器、バッファ回路、及びバス調停回路などをこの単位ごとに備える。ここでメモリマクロセルの数が増大すると回路が増大する。これによりＬＳＩの面積が増加すると共に高速な伝送ができなくなる。結果として周波数向上が期待できなくなる。この問題に対して、複数のウェイを含む１つのメモリマクロセルを構成することで、メモリマクロセル数を削減することができる。例えば図９では、ウェイ５１ａ及び５１ｂが１つのメモリマクロセルに含まれており、同様にウェイ５１ｃ及び５１ｄと、ウェイ５１ｅ及び５１ｆとがそれぞれの１つのメモリマクロセルに含まれる。
　ただし、各種回路がメモリマクロセルごとに共通になるため、同一のメモリマクロセルに含まれる異なるウェイへのアクセスが同時に発生した場合は、調停によりアクセス待ちが発生することになる。よって、多くのウェイを１つのメモリマクロセルで構成すると、アクセス待ちが頻出することになるため速度面で不利となるという課題を有する。
　この課題に対して、キャッシュ配分制御部２４０は、キャッシュメモリ５０を共有する複数のプロセッサ１０及び１１の処理優先度に応じて、各プロセッサ１０及び１１に割り当てるキャッシュ容量を動的に変更できるようにしている。これにより、従来のキャッシュ制御装置２０１では、高優先度の処理を実行するプロセッサが多くのキャッシュ容量を使用できる（例えば、特許文献１参照）。
特開平７－２４８９６７号公報
　しかしながら、従来のキャッシュ制御装置２０１では処理優先度に応じてキャッシュ容量を割り当てるが、割当量が優先度にのみ依存する。これにより、処理が必要とするキャッシュ容量を柔軟に割り当てることができない。そのため、処理性能を保証する必要があるシステムでは容量が足りなくなる場合があり、性能を保証することができない。
　また、従来のキャッシュ制御装置２０１では、キャッシュ容量が余る場合には使用できない余剰資源が発生してしまう。これにより、従来のキャッシュ制御装置２０１は、キャッシュ容量を有効活用することができないという課題を有する。
　さらに、従来のキャッシュ制御装置２０１では、ウェイが割り当てられた複数のタスクがそれぞれ異なるプロセッサ上で動作し、かつ、それらのウェイが同じメモリマクロセルに存在する場合、これらの複数のタスクからのキャッシュアクセスが同時に発生すると、アクセス先のウェイが異なっていてもアクセスが衝突して片方が待たされる。これにより、従来のキャッシュ制御装置２０１は、アクセスが遅延するという課題がある。
　そこで本発明は、余剰資源を有効活用でき、かつアクセス遅延の発生を抑制できるキャッシュ制御装置及びキャッシュ制御方法を提供することを目的とする。
　上記課題を解決するために、本発明の一形態に係るキャッシュ制御装置は、複数のプロセッサにより共有されるセットアソシアティブ方式のキャッシュメモリを制御するキャッシュ制御装置であって、前記キャッシュメモリは複数のウェイを含み、前記複数のウェイは、１以上のウェイを含む複数のグループに分割されており、前記キャッシュ制御装置は、前記複数のプロセッサにより実行される複数のタスクに前記ウェイを割り当てるキャッシュ配分処理を行うキャッシュ配分制御部を備え、前記キャッシュ配分制御部は、１つの前記グループに、いずれのタスクにも割り当てられていない未割当ウェイが含まれ、かつ、当該グループに前記複数のプロセッサに含まれる一のプロセッサにより実行されるタスクに割り当てられたウェイが含まれる場合、当該グループに含まれる前記未割当ウェイを、前記一のプロセッサにより実行される複数のタスクのうちいずれかのタスクに割り当てる。
　この構成により、本発明の一形態に係るキャッシュ制御装置は、余っている未割当ウェイをタスクに割り当てることができるので、余剰資源を有効活用できる。さらに、本発明の一形態に係るキャッシュ制御装置は、未割当ウェイを、当該未割当ウェイと同一のグループ（メモリマクロセル）に含まれるウェイが割り当てられているタスクと同じプロセッサに属するタスクに割り当てる。これにより、１つのグループに含まれるウェイは、同一のプロセッサが実行するタスクに割り当てられる。よって、本発明の一形態に係るキャッシュ制御装置は、異なるプロセッサが同一のグループに含まれるウェイにアクセスした場合に発生するキャッシュアクセスの衝突を回避できる。このように、本発明の一形態に係るキャッシュ制御装置は、アクセス遅延の発生を抑制できる。
　また、前記キャッシュ配分制御部は、１つの前記グループに含まれる全てのウェイが、いずれのタスクにも割り当てられていない場合、当該キャッシュ配分処理により既に割り当てられたタスクの数である割当タスク数が最も少ないプロセッサが実行するタスクに、当該グループに含まれるウェイを割り当ててもよい。
　この構成により、本発明の一形態に係るキャッシュ制御装置は、ウェイが割り当てられている数が少ないプロセッサのタスクに、優先的にウェイを割り当てることができる。これにより、本発明の一形態に係るキャッシュ制御装置は、各プロセッサに均等にウェイを配分できる。
　また、前記キャッシュ制御装置は、さらに、前記複数のタスクのそれぞれに割り当てられたウェイを示すウェイ情報を記憶する記憶部を備え、前記キャッシュ配分制御部は、前記ウェイ情報を参照して前記未割当ウェイを判定してもよい。
　この構成により、本発明の一形態に係るキャッシュ制御装置は、タスクごとのキャッシュ容量をウェイ情報に予め設定することにより、処理性能を容易に保証できる。
　また、前記記憶部は、さらに、前記各プロセッサに対応して設けられ、前記複数のウェイのうちいずれかを指定するサーチポインタを記憶し、前記キャッシュ配分制御部は、前記サーチポインタに、対応するプロセッサのタスクに割り当てられているウェイを指定させるウェイ指定部と、前記プロセッサが実行する複数のタスクのうち、当該プロセッサに対応する前記サーチポインタで指定されているウェイに割り当てられているタスクに、未割当ウェイを割り当てる割当部とを備え、前記ウェイ指定部は、前記割当部により当該プロセッサのタスクにウェイが割り当てられるごとに、前記サーチポインタが指定するウェイを、当該プロセッサのタスクが割り当てられているウェイのうち、予め定められた順で次に位置するウェイに移動させてもよい。
　この構成により、本発明の一形態に係るキャッシュ制御装置は、各プロセッサが実行する複数のタスクに、均等にウェイを配分できる。
　また、前記キャッシュ配分制御部は、さらに、前記各プロセッサに対応して設けられ、ビット列を含む空きウェイ情報を生成したうえで、前記記憶部に記憶する空きウェイ情報生成部を備え、前記ビット列は、前記複数のウェイのそれぞれに対応し、対応するウェイが、当該プロセッサが実行する複数のタスクに割り当てられているか否かを示すビットを含み、前記ウェイ指定部は、前記割当部により当該プロセッサのタスクにウェイを割り当てるごとに、前記サーチポインタが指定するウェイを、当該プロセッサのタスクが割り当てられているウェイのうち、前記ビット列の順で次に位置するウェイに移動させてもよい。
　この構成により、本発明の一形態に係るキャッシュ制御装置は、各プロセッサが実行する複数のタスクに均等にウェイが配分されるように、各タスクを順次選択できる。
　また、前記サーチポインタの値は、前記ウェイ指定部により移動された前記ビット列におけるビット数の和であり、キャッシュ配分制御部は、１つの前記グループに含まれる全てのウェイが、いずれのタスクにも割り当てられていない場合、前記サーチポインタの値が最も少ないプロセッサが実行するタスクに、当該グループに含まれるウェイを割り当ててもよい。
　この構成により、本発明の一形態に係るキャッシュ制御装置は、各プロセッサに均等にウェイを配分できる。
　また、前記キャッシュ配分制御部は、一の前記プロセッサにより実行される複数のタスクのいずれにも、前記ウェイが割り当てられていない場合、当該一のプロセッサの前記サーチポインタの値を最大値に設定してもよい。
　この構成により、本発明の一形態に係るキャッシュ制御装置は、初期状態としてウェイが割り当てられていないプロセッサに対しては、ウェイを割り当てないようにできる。
　また、前記キャッシュ配分制御部は、前記タスクの生成又は削除時に、前記キャッシュ配分処理を行ってもよい。
　この構成により、本発明の一形態に係るキャッシュ制御装置は、タスクの処理に影響を与えることなくウェイを配分できる。
　なお、本発明は、このようなキャッシュ制御装置として実現できるだけでなく、キャッシュ制御装置に含まれる特徴的な手段をステップとするキャッシュ制御方法として実現したり、そのような特徴的なステップをコンピュータに実行させるプログラムとして実現したりすることもできる。そして、そのようなプログラムは、ＣＤ－ＲＯＭ等の記録媒体及びインターネット等の伝送媒体を介して流通させることができるのは言うまでもない。
　さらに、本発明は、このようなキャッシュ制御装置の機能の一部又は全てを実現する半導体集積回路（ＬＳＩ）として実現したり、このようなキャッシュ制御装置を含むプロセッサシステムとして実現したりできる。
　以上より、本発明は、余剰資源を有効活用でき、かつアクセス遅延の発生を抑制できるキャッシュ制御装置及びキャッシュ制御方法を提供できる。
図１は、本発明の実施の形態に係るプロセッサシステムの構成を示すブロック図である。 図２は、本発明の実施の形態に係るキャッシュ配分制御部の構成を示すブロック図である。 図３Ａは、本発明の実施の形態に係るウェイ情報記憶部の初期状態の一例を示す図である。 図３Ｂは、本発明の実施の形態に係るウェイ情報記憶部の初期状態の一例を示す図である。 図４は、本発明の実施の形態に係るキャッシュ配分制御部によるキャッシュ配分手順を示すフローチャートである。 図５は、本発明の実施の形態に係る有効位置探索部の動作を示すフローチャートである。 図６は、本発明の実施の形態に係るビット割当部の動作を示すフローチャートである。 図７Ａは、本発明の実施の形態に係るウェイ情報記憶部の処理途中における状態の一例を示す図である。 図７Ｂは、本発明の実施の形態に係るウェイ情報記憶部の処理途中における状態の一例を示す図である。 図８Ａは、本発明の実施の形態に係るウェイ情報記憶部の処理完了後の状態の一例を示す図である。 図８Ｂは、本発明の実施の形態に係るウェイ情報記憶部の処理完了後の状態の一例を示す図である。 図９は、従来のプロセッサシステムの構成を示すブロック図である。
　以下、本発明のキャッシュ制御装置の実施の形態について図面を参照して説明する。
　本発明の実施の形態に係るキャッシュ制御装置は、余っているウェイを、当該ウェイと同一のグループ（メモリマクロセル）のウェイが割り当てられているタスクと同じプロセッサのタスクに割り当てる。これにより、本発明の実施の形態に係るキャッシュ制御装置は、異なるプロセッサ間のキャッシュアクセスの衝突を回避できるので、アクセス遅延の発生を抑制できるとともに、余剰資源を有効活用できる。
　まず、本発明の実施の形態に係るキャッシュ制御装置を含むプロセッサシステムの構成を説明する。
　図１は、本発明の実施の形態に係るプロセッサシステム１００の構成を示す図である。
　図１に示すプロセッサシステム１００は、プロセッサ１０及び１１と、メモリバス２０と、キャッシュ制御装置１０１と、キャッシュメモリ５０と、メインメモリ６０とを備える。なお、図９と同様の要素には同一の符号を付している。
　また、この例ではプロセッサシステム１００が２つのプロセッサ１０及び１１を備える例を記載しているが、プロセッサの数は２つに限定するものではなく、プロセッサシステム１００は、３つ以上のプロセッサを備えてもよい。
　プロセッサ１０及び１１はメモリバス２０を介してメインメモリ６０へアクセスする。
　キャッシュ制御装置１０１はキャッシュメモリ５０を制御する。このキャッシュ制御装置１０１は、キャッシュ制御部３０と、キャッシュ配分制御部４０とを備える。
　キャッシュ制御部３０は、プロセッサ１０及び１１からメインメモリ６０へのアクセスに対して以下のような制御を行う。メインメモリ６０からの読み出しアクセスが発生した場合、アクセスするデータがキャッシュメモリ５０に存在すれば（キャッシュヒット）、キャッシュ制御部３０は、キャッシュメモリ５０へアクセスし、メインメモリ６０へはアクセスしない。ここでキャッシュメモリ５０へのアクセスはメインメモリ６０へのアクセスに比べて高速である。よって、キャッシュメモリ５０を用いることにより、メモリアクセスに要する時間を短縮できるので、システム全体の性能を向上できる。
　一方、アクセスするデータがキャッシュメモリ５０に存在しなければ（キャッシュミス）、キャッシュ制御部３０は、メインメモリ６０からデータを読み出すと共にキャッシュメモリ５０へ当該データを書き込む。これにより次に同じデータへのアクセスが発生した際には、キャッシュ制御部３０は、キャッシュメモリ５０へアクセスできる。
　また、メインメモリ６０への書き込みアクセスが発生した場合、キャッシュ制御部３０は、メインメモリ６０へデータを書き込むと共に、キャッシュメモリ５０への当該データを書き込む。これによりキャッシュメモリ５０とメインメモリ６０とのデータの整合性が保証される。
　キャッシュメモリ５０は、セットアソシアティブ方式の構成を有する。このキャッシュメモリ５０は、複数のウェイ５１ａ～５１ｆを含む。なお、複数のウェイ５１ａ～５１ｆを特に区別しない場合にはウェイ５１と記す。
　また、キャッシュメモリ５０は、メモリマクロセルと呼ばれるハードウェア単位によって構成されている。キャッシュ制御装置１０１は、アドレス演算器、バッファ回路、及びバス調停回路などをこの単位ごとに備える。例えば、図１では、ウェイ５１ａ及び５１ｂが１つのメモリマクロセルに含まれており、同様にウェイ５１ｃ及び５１ｄと、ウェイ５１ｅ及び５１ｆとがそれぞれの１つのメモリマクロセルに含まれる。つまり、複数のウェイ５１は、それぞれが複数のウェイ５１を含む複数のグループ５２ａ、５２ｂ及び５２ｃ（メモリマクロセル）に分割されている。なお、グループ５２ａ、５２ｂ及び５２ｃを特に区別しない場合にはグループ５２と記す。
　キャッシュ配分制御部４０は、キャッシュメモリ５０に含まれる複数のウェイ５１のうち、いずれのタスクにも割り当てられていないウェイ５１を、プロセッサ１０及び１１に実行される複数のタスクに割り当てるキャッシュ配分処理を行う。ここでタスクとは、オペレーティングシステムの管理下で動作するプログラムの起動、その実行、及び終了などの流れを一括管理する制御単位のことである。
　また、キャッシュ配分制御部４０は、グループ５２ごとに、未割当ウェイをタスクに割り当てる処理を順次行う。
　具体的には、キャッシュ配分制御部４０は、１つのグループ５２に未割当ウェイ（いずれのタスクにも割り当てられていないウェイ５１）が含まれ、かつ、当該グループ５２に複数のプロセッサ１０及び１１のうち一方のプロセッサにより実行されるタスクに割り当てられたウェイ５１が含まれる場合、当該グループ５２に含まれる未割当ウェイを、当該一方のプロセッサにより実行される複数のタスクのうちいずれかのタスクに割り当てる。
　また、キャッシュ配分制御部４０は、１つのグループ５２に含まれる全てのウェイ５１が、いずれのタスクにも割り当てられていない場合、当該キャッシュ配分処理により既に割り当てられたタスクの数が最も少ないプロセッサ１０又は１１が実行するタスクに、当該グループ５２に含まれるウェイ５１を割り当てる。
　以下、キャッシュ配分制御部４０について詳細に説明する。
　図２は、本発明の実施の形態に係るキャッシュ配分制御部４０の構成を示すブロック図である。また、図２は、プロセッサ１０又は１１がソフトウェア（プログラム）を実行することにより、オペレーティングシステムの一部の機能としてキャッシュ配分制御を行う場合の、キャッシュ配分制御部４０の機能を模式的に表している。なお、キャッシュ配分制御部４０の機能のうち一部又は全てをハードウェア（専用回路）で実現してもよい。
　図２に示すようにキャッシュ配分制御部４０は、ウェイ情報記憶部４１０と、有効位置探索部４４０と、ビット割当部４５０と、空きウェイ情報生成部４６０と、判定部４７０と、プロセッサ選択部４８０と、初期値設定部４９０とを備える。
　ウェイ情報記憶部４１０は、本発明の記憶部に相当し、ウェイ情報４１１ａ、４１１ｂ、４１１ｃ…、４１２ａ、４１２ｂ、４１２ｃ…と、空きウェイ情報４２１及び４２２と、サーチポインタ４３１及び４３２とを記憶する。ここで、ウェイ情報４１１ａ、４１１ｂ、４１１ｃ…と、空きウェイ情報４２１と、サーチポインタ４３１とはプロセッサ１０に対応し、４１２ａ、４１２ｂ、４１２ｃ…と、空きウェイ情報４２２と、サーチポインタ４３２とはプロセッサ１１に対応する。
　また、ウェイ情報４１１ａ、４１１ｂ、４１１ｃ…を特に区別しない場合には、ウェイ情報４１１と記し、ウェイ情報４１２ａ、４１２ｂ、４１２ｃ…を特に区別しない場合には、ウェイ情報４１２と記す。
　ウェイ情報４１１及び４１２は、対応するプロセッサ１０又は１１が実行する複数のタスクのそれぞれに割り当てられたウェイ５１を示す。
　空きウェイ情報４２１及び４２２は、複数のウェイ５１のそれぞれが、対応するプロセッサ１０又は１１が実行する複数のタスクに割り当てられているか否かを示す。
　サーチポインタ４３１及び４３２は、プロセッサ１０又は１１ごとに設けられ、それぞれ複数のウェイ５１のいずれかを指定する有効位置を示す。この有効位置は、後述する、ウェイ５１を割り当てるプロセッサ１０又は１１を選択する処理と、ウェイ５１を割り当てるタスクを選択する処理とに用いられる。
　図３Ａ及び図３Ｂは、ウェイ情報記憶部４１０の初期状態の一例を示す図である。
　図３Ａ及び図３Ｂに示すように、複数のウェイ情報４１１及び４１２は、プロセッサ１０及び１１上で動作するタスクごとに設けられる。各ウェイ情報４１１及び４１２は、ビット列を含む。このビット列は、右からビット０、１、２…の順で並んでいる。また、各ビットは、キャッシュメモリ５０に含まれる各ウェイ５１に対応しており、ビットｎが有効（１を示す）ならばウェイｎを当該タスクが使用できることを示す。また、ビットｎが無効（０を示す）ならばウェイｎを当該タスクが使用できないことを示す。このウェイ情報４１１及び４１２のビット幅はキャッシュメモリ５０に含まれるウェイの数と同一である。例えば、図３Ａ及び図３Ｂに示す例では、ウェイの数は１６であり、ウェイ情報４１１及び４１２も１６ビットである。
　空きウェイ情報４２１及び４２２はプロセッサ１０及び１１ごとに設けられる。この空きウェイ情報４２１及び４２２はビット列を含む。このビット列は、右からビット０、１、２…の順で並んでいる。また、各ビットは、キャッシュメモリ５０に含まれる各ウェイ５１に対応している。対応するプロセッサ１０又は１１に属するいずれかのタスクに割り当てられているウェイに対応するビットは「１」であり、いずれのタスクも割り当てられていないウェイに対応するビットは「０」となる。なお、図３Ａ及び図３Ｂでは、ウェイ情報４１１及び４１２と、空きウェイ情報４２１及び４２２とに含まれるビット列の「０」は省略している。
　サーチポインタ４３１及び４３２はプロセッサごとに設けられ、０以上の整数を保持する。サーチポインタ４３１が保持する数値は、ウェイ情報４１１及び空きウェイ情報４２１のビットの位置を表し、サーチポインタ４３２が保持する数値は、ウェイ情報４１２及び空きウェイ情報４２２のビットの位置を表している。また、サーチポインタ４３１及び４３２の値は、当該キャッシュ配分処理の間に、当該サーチポインタ４３１又は４３２が移動したビット数の和を示す。
　また、サーチポインタ４３１及び４３２がウェイ情報４１１及び４１２のビット幅を超える数値を保持している場合は、ウェイ情報４１１及び４１２のビット幅に対する剰余の数値に当たるビットの位置を表す。例えば図３Ｂにおいて、プロセッサ１１のサーチポインタ４３２は「３」を保持し、ビット３を示している。また、例えば、プロセッサ１０のサーチポインタ４３１が「３８」を保持している場合、ビット幅は１６であることから、３８ｍｏｄ１６＝６となる。よって、サーチポインタ４３１は、ビット６を表している。
　初期値設定部４９０は、各タスクの処理性能を保証するために、当該タスクの生成時に当該タスクが使用するウェイ５１を決定する。また、初期値設定部４９０は、決定した各タスクが使用するウェイ５１の情報を、ウェイ情報４１１及び４１２に初期値として設定する。例えば初期値設定部４９０は、図３Ａ及び図３Ｂに示すウェイ情報４１１及び４１２を、タスク生成時に初期値として設定する。
　空きウェイ情報生成部４６０は、空きウェイ情報４２１及び４２２を生成し、ウェイ情報記憶部４１０に記憶する。具体的には、空きウェイ情報生成部４６０は、プロセッサ１０（又は１１）に含まれるタスクに対応する全てのウェイ情報４１１（又は４１２）の初期値の論理和を算出することにより、空きウェイ情報４２１及び４２２を生成する。
　判定部４７０は、ウェイ情報４１１及び４１２の初期値を参照して、各グループ５２に含まれる未割当ウェイの有無、及び割当状態を判定する。
　プロセッサ選択部４８０は、判定部４７０の判定結果を用いて、未割当ウェイを割り当てるプロセッサ１０又は１１を選択する。
　ビット割当部４５０は、本発明の割当部に相当し、プロセッサ選択部４８０により選択されたプロセッサ１０又は１１が実行する複数のタスクのうち１以上のタスクを選択し、選択したタスクに未割当ウェイを割り当てる。具体的には、ビット割当部４５０は、対応するサーチポインタ４３１又は４３２で指定される有効位置のウェイ５１が割り当てられているタスクを選択する。
　有効位置探索部４４０は、本発明のウェイ指定部に相当し、サーチポインタ４３１又は４３２に、対応するプロセッサ１０又は１１のタスクに割り当てられているウェイ５１を指定させる。また、有効位置探索部４４０は、ビット割当部４５０により、プロセッサ１０又は１１のタスクにウェイ５１が割り当てられるごとに、サーチポインタ４３１又は４３２が指定するウェイ５１を、対応するプロセッサのタスクが割り当てられているウェイ５１のうち、空きウェイ情報４２１及び４２２のビット列の順で次に位置するウェイ５１に移動させる。
　具体的には、有効位置探索部４４０は、ビット割当部４５０によりタスクにウェイ５１が割り当てられる毎に、有効位置探索処理によりプロセッサ１０（又は１１）の有効位置を探索し、探索した有効位置をサーチポインタ４３１（又は４３２）にセットする。
　ここで、有効位置探索処理とは、サーチポインタ４３１及び４３２を順次１ずつインクリメントしていき、次に空きウェイ情報４２１又は４２２が有効「１」となるビットを探索する処理である。
　言い換えると、有効位置探索部４４０は、各プロセッサ１０又は１１の、割当済みタスク（初期値においてウェイが割り当てられているタスク）をビット列の順に順番に選択することを繰り返す。
　以下、キャッシュ配分制御部４０の動作を、具体例を交えて説明する。
　図４は、キャッシュ配分制御部４０によるキャッシュ配分制御処理の動作の流れを示すフローチャートである。
　まず、初期値設定部４９０は、図３Ａ及び図３Ｂに示すウェイ情報４１１及び４１２を初期値として設定する。また、図３Ａ及び図３Ｂに示すように、ウェイ５１は１６個あり、各メモリマクロセルは２個のウェイ５１を含むとする。つまり、１６個のウェイ５１は、２個ずつ８個のグループ５２に分割されているとする。また、各プロセッサ１０及び１１は、それぞれ３個のタスクを実行するとする。
　まず、空きウェイ情報生成部４６０は、空きウェイ情報４２１及び４２２をプロセッサ１０及び１１ごとに作成する（ステップＳ１００１）。この処理により図３Ａ及び図３Ｂに示す空きウェイ情報４２１及び４２２が生成される。具体的には、プロセッサ１０のタスク０、１、２のウェイ情報４１１ａ～４１１ｃの論理和は、ビット０、６、７で「１」となり、それ以外のビットで「０」となる。また、プロセッサ１１のタスク０、１、２のウェイ情報４１２ａ～４１２ｃの論理和は、ビット３及び１０で「１」となり、それ以外のビットで「０」となる。
　次に、有効位置探索部４４０は、有効位置探索処理によりプロセッサ１０の有効位置を探索し、探索した有効位置をサーチポインタ４３１にセットする（ステップＳ１００２）。
　以下、有効位置探索処理について詳細に説明する。
　図５は、有効位置探索部４４０による有効位置探索処理の流れを示すフローチャートである。
　まず、有効位置探索部４４０は、指定されたプロセッサｎのサーチポインタ４３１又は４３２を取り出し（ステップＳ１１０１）、取り出したサーチポインタ４３１又は４３２がウェイ幅を一周するまで以下に示すステップＳ１１０３及びＳ１１０４の処理を繰り返す（ステップＳ１１０２）。
　ここでは、有効位置探索部４４０は、プロセッサ１０のサーチポインタ４３１の初期値「０」を取り出す。
　まず、有効位置探索部４４０は、指定されたプロセッサｎのサーチポインタ４３１又は４３２で指定されるビットのウェイ５１が、割当済みウェイであるか否かを判定する（ステップＳ１１０３）。具体的には、有効位置探索部４４０は、空きウェイ情報４２１又は４２２に含まれる、サーチポインタ４３１又は４３２で指定されるビットが、有効「１」であるか、無効「０」であるかを判定する。
　ここでは、サーチポインタ４３１は「０」であり、空きウェイ情報４２１のビット０は、有効「１」なので（ステップＳ１１０３でＹｅｓ）、有効位置探索部４４０は、当該ビット０をプロセッサ１０の有効位置とし、サーチポインタ４３１に「０」をセットする。
　再度、図４を参照して説明を行う。
　次に、有効位置探索部４４０は、有効位置探索処理によりプロセッサ１１の有効位置を探索し、探索した有効位置をサーチポインタ４３２にセットする（ステップＳ１００３）。
　この場合、図５に示すように、まず、有効位置探索部４４０は、プロセッサ１１のサーチポインタ４３２の初期値「０」を取り出す（ステップＳ１１０１）。
　次に、有効位置探索部４４０は、空きウェイ情報４２２の、サーチポインタ４３２で指定されるビット０が有効「１」であるか、無効「０」であるかを判定する（ステップＳ１１０３）。ここでは、空きウェイ情報４２２のビット０は、無効「０」なので（ステップＳ１１０３でＮｏ）、有効位置探索部４４０は、サーチポインタ４３２に１を加算する（ステップＳ１１０４）。
　次に、有効位置探索部４４０は、サーチポインタ４３２で指定されるビット１が有効「１」であるか、無効「０」であるかを判定する（ステップＳ１１０３）。ここでは、空きウェイ情報４２２のビット１は、無効「０」なので（ステップＳ１１０３でＮｏ）、有効位置探索部４４０は、サーチポインタ４３２に更に１を加算する（ステップＳ１１０４）。
　有効位置探索部４４０は、サーチポインタ４３２が、空きウェイ情報４２２で有効「１」が示されるビットに到達するまで、順次、ステップＳ１１０３及びＳ１１０４の処理を繰り返す。この例では、サーチポインタ４３２が「３」になるまで、ステップＳ１１０３及びＳ１１０４の処理が繰り返される。これにより、有効位置探索部４４０は、ビット３をプロセッサ１１の有効位置とし、サーチポインタ４３２に「３」をセットする。
　また、サーチポインタ４３１又は４３２が一周した場合（ステップＳ１１０２でＹｅｓ）、有効位置探索部４４０は、サーチポインタ４３１又は４３２に最大値を設定したうえでループを終了する（ステップＳ１１０５）。これは有効なビットが存在しないことを示しており、サーチポインタ４３１又は４３２に最大値を設定することにより、後述する大小比較（ステップＳ１００６）の際に必ず大きいと判断され、他の有効なビットが存在するタスクが選択されるようになる。例えば、この最大値は（ビット幅）×（ビット幅）である。
　再度、図４を参照して説明を行う。
　次に、キャッシュ配分制御部４０は、空きウェイ情報４２１及び４２２を、各グループに対応する２ビットずつに区切り、各２ビットに対して、以下に示すステップＳ１００５からステップＳ１０１９までの処理を順次行う（ステップＳ１００４）。
　まず、判定部４７０は、空きウェイ情報４２１及び４２２のビットｉ及びｉ＋１の状態（有効又は無効）を判定する（ステップＳ１００５）。以下、空きウェイ情報４２１及び４２２のビットｉ及びｉ＋１の状態を、「（ビットｉ＋１状態、ビットｉ状態）」として表す。
　ここで判定部４７０は、ウェイ情報４１１及び４１２の初期値において、１つのグループ５２に含まれる複数のウェイ５１がいずれもタスクに割り当てられていない（ステップＳ１００５で、プロセッサ１０＝（０、０）かつプロセッサ１１＝（０、０））か、１以上のウェイ５１がタスクに割り当てられ、かつ１以上のウェイ５１がタスクに割り当てられていない（ステップＳ１００５で、プロセッサ１０＝（０、１）かつプロセッサ１１＝（０、０）、又は、プロセッサ１０＝（１、０）かつプロセッサ１１＝（０、０）、又は、プロセッサ１０＝（０、０）かつプロセッサ１１＝（０、１）、又は、プロセッサ１０＝（０、０）かつプロセッサ１１＝（１、０））か、全てのウェイ５１がタスクに割り当てられている（ステップＳ１００５で、それ以外）かを判定する。
　また、プロセッサ選択部４８０は、１以上のウェイ５１がタスクに割り当てられ、かつ１以上のウェイ５１がタスクに割り当てられていない場合、当該割り当てられているタスクを実行するプロセッサ１０又は１１を選択する。
　また、プロセッサ選択部４８０は、１つのグループ５２に含まれるウェイ５１がいずれもタスクに割り当てられていない場合、サーチポインタ４３１及び４３２の数値が小さいプロセッサ１０又は１１を選択する（ステップＳ１００６）。
　また、全てのウェイ５１がタスクに割り当てられている場合、キャッシュ配分制御部４０は、タスクの配分を行わず、次のグループ５２の処理に移行する。
　この例では、キャッシュ配分制御部４０は、グループ０に含まれるビット０及びビット１の状態を判定する。プロセッサ１０の空きウェイ情報４２１のビット１及びビット０は、（０、１）であり、プロセッサ１１の空きウェイ情報４２２のビット１及びビット０は、（０、０）である。つまり、プロセッサ１０が実行するタスクにウェイ５１が割り当てられているので、プロセッサ選択部４８０は、プロセッサ１０を選択する。次に、ビット割当部４５０は、タスクが割り当てられていないビットｉ＋１（ビット１）に、プロセッサ選択部４８０により選択されたプロセッサ１０のタスクを割り当てるビット割当処理を行う（ステップＳ１０１１）。
　ここでビット割当処理とは、未割当ウェイをタスクに割り当てる処理である。
　以下、ビット割当処理について詳細に説明する。
　図６は、ビット割当部４５０によるビット割当処理の流れを示すフローチャートである。
　ビット割当部４５０は、プロセッサ選択部４８０により選択されたプロセッサｎの全てのタスク０～ｍについて、ステップＳ１２０２からステップＳ１２０４までの処理を順次行う（ステップＳ１２０１）。
　まず、ビット割当部４５０は、プロセッサｎのタスク０～ｍのうちタスクｉ（ｉ＝０～ｍ）を選択する。ビット割当部４５０は、選択したタスクｉの、サーチポインタ４３１又は４３２で指定されるビットが有効「１」であるか、無効「０」であるかをウェイ情報４１１又は４１２を参照して判定する（ステップＳ１２０２）。
　タスクｉの、サーチポインタ４３１又は４３２で指定されるビットが有効「１」である場合（ステップＳ１２０２でＹｅｓ）、ビット割当部４５０は、空きビットに有効ビットをコピーする（ステップＳ１２０３）。すなわち、ビット割当部４５０は、タスクｉのウェイ情報４１１又は４１２の空きビットを有効「１」に変更する。ここで、空きビットとは、ビットｉ及びビットｉ＋１のうち、いずれのタスクも割り当てられていない（空きウェイ情報４２１又は４２２で無効「０」の）ビットである。
　次に、ビット割当部４５０は、プロセッサｎの別のタスクを選択し、選択したタスクに対して、ステップＳ１２０２の処理を行う。
　一方、タスクｉの、サーチポインタ４３１又は４３２で指定されるビットが無効「０」である場合（ステップＳ１２０２でＮｏ）、ビット割当部４５０は、当該タスクｉのウェイ情報４１１又は４１２を変更せず、次のタスクに対して、ステップＳ１２０２の処理を行う。
　この例では、図３Ａに示すように、プロセッサ１０のサーチポインタ４３１は「０」であり、ウェイ情報４１１ａ～４１１ｃのビット０のうち、ウェイ情報４１１ａのビット０のみが有効「１」なので、ビット割当部４５０は、図７Ａに示すように、ウェイ情報４１１ａのビット１を有効「１」にすることにより、ビット１のウェイ５１をプロセッサ１０のタスク０に割り当てる。
　再度、図４を参照して説明する。
　次に、有効位置探索部４４０は、プロセッサ１０の有効位置を探索する（ステップＳ１０１２）。ここでは、図７Ａに示すように有効位置探索部４４０は、ビット６をプロセッサ１０の有効位置とし、サーチポインタ４３１に「６」をセットする。なお、ここでの有効位置探索処理は、上述した図５に示す処理と同様であるが、ステップＳ１１０１において、元にセットされているサーチポインタ４３１又は４３２の値（この例では「０」）に、１を加算した後、ステップＳ１１０２以降の処理を行う。また、ステップＳ１００８、Ｓ１０１０、Ｓ１０１４、Ｓ１０１６及びＳ１０１８も同様である。
　以上により、グループ０に対する処理は終了し、次に、グループ１に対する処理が行われる。
　まず、判定部４７０は、グループ１に含まれるビット３及びビット２の状態を判定する（ステップＳ１００５）。プロセッサ１０の空きウェイ情報４２１のビット３及びビット２は、（０、０）であり、プロセッサ１１の空きウェイ情報４２２のビット３及びビット２は、（１、０）であるので、プロセッサ選択部４８０はプロセッサ１１を選択する。次に、ビット割当部４５０は、ビットｉ（ビット２）に、プロセッサ１１のタスクを割り当てるビット割当処理を行う（ステップＳ１０１７）。
　ここで、図３Ｂに示すように、プロセッサ１１のサーチポインタ４３２は「３」であり、ウェイ情報４１２ａ～４１２ｃのビット３のうち、ウェイ情報４１２ａのビット３のみが有効「１」なので、ビット割当部４５０は、ウェイ情報４１２ａのビット２を有効「１」にすることにより、ビット２のウェイ５１をプロセッサ１１のタスク０に割り当てる。
　次に、有効位置探索部４４０は、プロセッサ１１の有効位置を探索する（ステップＳ１０１８）。ここでは、図７Ｂに示すように有効位置探索部４４０は、ビット１０をプロセッサ１１の有効位置とし、サーチポインタ４３２に「１０」をセットする。
　以上により、グループ１に対する処理は終了し、次に、グループ２に対する処理が行われる。
　まず、判定部４７０は、グループ２に含まれるビット５及びビット４の状態を判定する（ステップＳ１００５）。プロセッサ１０の空きウェイ情報４２１のビット５及びビット４は、（０、０）であり、プロセッサ１１の空きウェイ情報４２２のビット５及びビット４は、（０、０）である。つまり、１つのグループ５２に含まれるウェイ５１がいずれもタスクに割り当てられていないので、プロセッサ選択部４８０は、プロセッサ１０のサーチポインタ４３１と、プロセッサ１１のサーチポインタ４３２とを比較し、サーチポインタの数値が小さいプロセッサを、空きビットを割り当てるプロセッサｘに決定する（ステップＳ１００６）。
　ここでは、図７Ａ及び図７Ｂに示すように、プロセッサ１０のサーチポインタ４３１は「６」であり、プロセッサ１１のサーチポインタ４３２は「１０」であるので、プロセッサ選択部４８０は、プロセッサ１０を空きビットを割り当てるプロセッサｘに決定する。
　次に、ビット割当部４５０は、プロセッサｘ（プロセッサ１０）のタスクにビットｉ（ビット４）を割り当てる（ステップＳ１００７）。ここでは、図７Ａに示すように、プロセッサ１０のサーチポインタ４３１は「６」であり、ウェイ情報４１１ａ～４１１ｃのビット６のうち、ウェイ情報４１１ｂのビット６のみが有効「１」なので、ビット割当部４５０は、図８Ａに示すように、ウェイ情報４１１ｂのビット４を有効「１」にすることにより、ビット４のウェイ５１をプロセッサ１０のタスク１に割り当てる。
　次に、有効位置探索部４４０は、プロセッサｘ（プロセッサ１０）の有効位置を探索する（ステップＳ１００８）。ここでは、有効位置探索部４４０は、ビット７をプロセッサ１０の有効位置とし、サーチポインタ４３１に「７」をセットする。
　次に、ビット割当部４５０は、プロセッサｘ（プロセッサ１０）のタスクにビットｉ＋１（ビット５）を割り当てる（ステップＳ１００９）。ここでは、プロセッサ１０のサーチポインタ４３１は「７」であり、ウェイ情報４１１ａ～４１１ｃのビット７のうち、ウェイ情報４１１ｃのビット７のみが有効「１」なので、ビット割当部４５０は、ウェイ情報４１１ｃのビット５を有効「１」にすることにより、ビット５のウェイ５１をプロセッサ１０のタスク２に割り当てる。
　次に、有効位置探索部４４０は、プロセッサｘ（プロセッサ１０）の有効位置を探索する（ステップＳ１０１０）。ここでは、有効位置探索部４４０は、ビット０をプロセッサ１０の有効位置とし、サーチポインタ４３１に「１６」をセットする。
　以上により、グループ２に対する処理は終了し、次に、グループ３に対する処理が行われる。
　まず、判定部４７０は、グループ３に含まれるビット７及びビット６の状態を判定する（ステップＳ１００５）。プロセッサ１０の空きウェイ情報４２１のビット７及びビット６は、（１、１）であり、プロセッサ１１の空きウェイ情報４２２のビット７及びビット６は、（０、０）である。つまり、全てのウェイ５１がタスクに割り当てられているので、キャッシュ配分制御部４０は、ウェイ情報４１１及び４１２を変更しない。
　以上により、グループ３に対する処理は終了し、次に、グループ４に対する処理が行われる。
　まず、判定部４７０は、グループ４に含まれるビット９及びビット８の状態を判定する（ステップＳ１００５）。プロセッサ１０の空きウェイ情報４２１のビット９及びビット８は、（０、０）であり、プロセッサ１１の空きウェイ情報４２２のビット９及びビット８は、（０、０）であるので、次に、プロセッサ選択部４８０は、プロセッサ１０のサーチポインタ４３１「１６」と、プロセッサ１１のサーチポインタ４３２「６」とを比較し、サーチポインタの数値が小さいプロセッサ１１を、ビット９及びビット８を割り当てるプロセッサｘに決定する（ステップＳ１００６）。
　次に、ビット割当部４５０は、プロセッサ１０のタスクにビット８を割り当てる（ステップＳ１００７）。ここでは、プロセッサ１１のサーチポインタ４３２は「１０」であり、ウェイ情報４１２ａ～４１２ｃのビット１０のうち、ウェイ情報４１２ｂ及び４１２ｃのビット１０が有効「１」なので、ビット割当部４５０は、図８Ｂに示すように、ウェイ情報４１２ｂ及び４１２ｃのビット８を有効「１」にすることにより、ビット８のウェイ５１をプロセッサ１１のタスク１及びタスク２に割り当てる。
　次に、有効位置探索部４４０は、プロセッサ１１の有効位置を探索する（ステップＳ１００８）。ここでは、有効位置探索部４４０は、ビット３をプロセッサ１１の有効位置とし、サーチポインタ４３２に「１９」をセットする。
　次に、ビット割当部４５０は、プロセッサ１１のタスクにビット９を割り当てる（ステップＳ１００９）。ここでは、プロセッサ１１のサーチポインタ４３２は「１９」（ビット３）であり、ウェイ情報４１２ａ～４１２ｃのビット３のうち、ウェイ情報４１２ａのビット３のみが有効「１」なので、ビット割当部４５０は、図８Ｂに示すように、ウェイ情報４１２ａのビット９を有効「１」にすることにより、ビット９のウェイ５１をプロセッサ１１のタスク０に割り当てる。
　次に、有効位置探索部４４０は、プロセッサ１１の有効位置を探索する（ステップＳ１０１０）。ここでは、有効位置探索部４４０は、ビット１０をプロセッサ１１の有効位置とし、サーチポインタ４３２に「２６」をセットする。
　以上により、グループ４に対する処理は終了する。以降、グループ５～７に対して、同様の処理が行われる。
　なお、ステップＳ１００５において、プロセッサ１０の空きウェイ情報４２１のビットｉ＋１及びビットｉが、（１、０）であり、プロセッサ１１の空きウェイ情報４２２のビットｉ＋１及びビットｉが、（０、０）の場合には、次に、ビット割当部４５０は、ビットｉに、プロセッサ１０のタスクを割り当てるビット割当処理を行う（ステップＳ１０１３）。次に、有効位置探索部４４０は、プロセッサ１０の有効位置を探索し（ステップＳ１０１４）、キャッシュ配分制御部４０は、次のグループに対する処理を行う（ステップＳ１００４）。
　また、ステップＳ１００５において、プロセッサ１０の空きウェイ情報４２１のビットｉ＋１及びビットｉが、（０、０）であり、プロセッサ１１の空きウェイ情報４２２のビットｉ＋１及びビットｉが、（０、１）の場合には、次に、ビット割当部４５０は、ビットｉ＋１に、プロセッサ１１のタスクを割り当てるビット割当処理を行う（ステップＳ１０１５）。次に、有効位置探索部４４０は、プロセッサ１１の有効位置を探索し（ステップＳ１０１６）、キャッシュ配分制御部４０は、次のグループに対する処理を行う（ステップＳ１００４）。
　また、ステップＳ１００５において、上記以外の場合、つまり、ビットｉ＋１及びビットｉのウェイが、共にタスクに割り当てられている場合、キャッシュ配分制御部４０は、タスクの割り当てを行わず、次のグループに対する処理を行う（ステップＳ１００４）。
　以上説明したように、本発明の実施の形態に係るキャッシュ制御装置１０１は、各タスクの処理性能を保証できるように、ウェイ情報４１１及び４１２に初期値を設定する。これにより、キャッシュ制御装置１０１は、処理性能を保証する必要があるシステムにおいてタスクごとにキャッシュ容量を確保できる。
　また、キャッシュ制御装置１０１は、余っている未割当ウェイをタスクに割り当てることができるので、余剰資源をタスクに割り当てることができる。
　さらに、キャッシュ制御装置１０１は、未割当ウェイを、当該未割当ウェイと同一のグループ５２（メモリマクロセル）のウェイ５１が割り当てられているタスクと同じプロセッサ１０又は１１のタスクに割り当てる。これにより、１つのグループ５２に含まれるウェイ５１は、同一のプロセッサ１０又は１１が実行するタスクに割り当てられる。よって、キャッシュ制御装置１０１は、異なるプロセッサ１０及び１１が同一のグループ５２に含まれるウェイ５１にアクセスした場合に発生するキャッシュアクセスの衝突を回避できる。このように、本発明の実施の形態に係るキャッシュ制御装置１０１は、アクセス遅延の発生を抑制できる。
　また、キャッシュ制御装置１０１は、１つのグループ５２に含まれる全てのウェイ５１が、いずれのタスクにも割り当てられていない場合、サーチポインタ４３１又は４３２の数値が最も小さいプロセッサ１０又は１１が実行するタスクに、当該グループ５２に含まれるウェイ５１を割り当てる。これにより、キャッシュ制御装置１０１は、ウェイ５１が割り当てられている数が少ないプロセッサ１０又は１１のタスクに、優先的にウェイ５１を割り当てることができる。これにより、キャッシュ制御装置１０１は、各プロセッサ１０又は１１に均等にウェイ５１を配分できる。
　また、有効位置探索部４４０は、ウェイ５１をタスクに割り当てるたびに、サーチポインタ４３１及び４３２を更新することにより、対応するプロセッサ１０又は１１が実行する複数のタスクを予め定められた順に順番に選択することを繰り返す。また、ビット割当部４５０は、選択されたタスクに、空きウェイ５１を割り当てる。これにより、キャッシュ制御装置１０１は、各プロセッサ１０又は１１が実行する複数のタスクに、均等にウェイ５１を配分できる。
　なお、キャッシュ配分制御部４０がキャッシュ配分制御処理を実施する契機を特定していないが、タスクの起動又はタスクの終了時に当該処理を実施することにより、タスクの処理に影響を与えることなく未割当ウェイを配分できる。
　また、上記説明では、各グループ５２は、それぞれ２個のウェイ５１を含むとしたが、３個以上のウェイ５１を含んでもよい。また、各グループ５２が異なる数のウェイ５１を含んでもよい。
　また、上記実施の形態に係るキャッシュ制御装置１０１に含まれる各処理部は典型的には、ＣＰＵ等のプロセッサがプログラム（ソフトウェア）を実行することにより実現される。
　さらに、本発明は上記プログラムであってもよいし、上記プログラムが記録されたＣＤ－ＲＯＭ等の記録媒体であってもよい。また、上記プログラムは、インターネット等の伝送媒体を介したソフトウェアダウンロード等により流通させることができるのは言うまでもない。
　なお、上記実施の形態に係るキャッシュ制御装置１０１に含まれる各処理部の一部又は全てを集積回路であるＬＳＩとして実現してもよい。これらは個別に１チップ化されてもよいし、一部又はすべてを含むように１チップ化されてもよい。
　ここでは、ＬＳＩとしたが、集積度の違いにより、ＩＣ、システムＬＳＩ、スーパーＬＳＩ、ウルトラＬＳＩと呼称されることもある。
　また、集積回路化はＬＳＩに限るものではなく、専用回路又は汎用プロセッサで実現してもよい。ＬＳＩ製造後にプログラムすることが可能なＦＰＧＡ（Ｆｉｅｌｄ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｇａｔｅ　Ａｒｒａｙ）、又はＬＳＩ内部の回路セルの接続や設定を再構成可能なリコンフィギュラブル・プロセッサを利用してもよい。
　また、本発明は、以上の実施の形態に限定されることなく、種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることは言うまでもない。
　以上のように、本発明は、キャッシュ制御装置及びキャッシュ制御方法に適用できる。また、本発明は、複数のプロセッサ及びキャッシュメモリを含むプロセッサシステムに適用できる。
　１０、１１　プロセッサ
　２０　メモリバス
　３０　キャッシュ制御部
　４０、２４０　キャッシュ配分制御部
　５０　キャッシュメモリ
　５１、５１ａ、５１ｂ、５１ｃ、５１ｄ、５１ｅ、５１ｆ　ウェイ
　５２、５２ａ、５２ｂ、５２ｃ　グループ
　６０　メインメモリ
　１００、２００　プロセッサシステム
　１０１、２０１　キャッシュ制御装置
　４１０　ウェイ情報記憶部
　４１１、４１１ａ、４１１ｂ、４１１ｃ、４１２、４１２ａ、４１２ｂ、４１２ｃ　ウェイ情報
　４２１、４２２　空きウェイ情報
　４３１、４３２　サーチポインタ
　４４０　有効位置探索部
　４５０　ビット割当部
　４６０　空きウェイ情報生成部
　４７０　判定部
　４８０　プロセッサ選択部
　４９０　初期値設定部

Claims (9)

  1. 　複数のプロセッサにより共有されるセットアソシアティブ方式のキャッシュメモリを制御するキャッシュ制御装置であって、
    　前記キャッシュメモリは複数のウェイを含み、
    　前記複数のウェイは、１以上のウェイを含む複数のグループに分割されており、
    　前記キャッシュ制御装置は、
    　前記複数のプロセッサにより実行される複数のタスクに前記ウェイを割り当てるキャッシュ配分処理を行うキャッシュ配分制御部を備え、
    　前記キャッシュ配分制御部は、１つの前記グループに、いずれのタスクにも割り当てられていない未割当ウェイが含まれ、かつ、当該グループに前記複数のプロセッサに含まれる一のプロセッサにより実行されるタスクに割り当てられたウェイが含まれる場合、当該グループに含まれる前記未割当ウェイを、前記一のプロセッサにより実行される複数のタスクのうちいずれかのタスクに割り当てる
    　キャッシュ制御装置。
  2. 　前記キャッシュ配分制御部は、１つの前記グループに含まれる全てのウェイが、いずれのタスクにも割り当てられていない場合、当該キャッシュ配分処理により既に割り当てられたタスクの数である割当タスク数が最も少ないプロセッサが実行するタスクに、当該グループに含まれるウェイを割り当てる
    　請求項１記載のキャッシュ制御装置。
  3. 　前記キャッシュ制御装置は、さらに、
    　前記複数のタスクのそれぞれに割り当てられたウェイを示すウェイ情報を記憶する記憶部を備え、
    　前記キャッシュ配分制御部は、前記ウェイ情報を参照して前記未割当ウェイを判定する
    　請求項１記載のキャッシュ制御装置。
  4. 　前記記憶部は、さらに、前記各プロセッサに対応して設けられ、前記複数のウェイのうちいずれかを指定するサーチポインタを記憶し、
    　前記キャッシュ配分制御部は、
    　前記サーチポインタに、対応するプロセッサのタスクに割り当てられているウェイを指定させるウェイ指定部と、
    　前記プロセッサが実行する複数のタスクのうち、当該プロセッサに対応する前記サーチポインタで指定されているウェイに割り当てられているタスクに、未割当ウェイを割り当てる割当部とを備え、
    　前記ウェイ指定部は、前記割当部により当該プロセッサのタスクにウェイが割り当てられるごとに、前記サーチポインタが指定するウェイを、当該プロセッサのタスクが割り当てられているウェイのうち、予め定められた順で次に位置するウェイに移動させる
    　請求項３記載のキャッシュ制御装置。
  5. 　前記キャッシュ配分制御部は、さらに、
    　前記各プロセッサに対応して設けられ、ビット列を含む空きウェイ情報を生成したうえで、前記記憶部に記憶する空きウェイ情報生成部を備え、
    　前記ビット列は、前記複数のウェイのそれぞれに対応し、対応するウェイが、当該プロセッサが実行する複数のタスクに割り当てられているか否かを示すビットを含み、
    　前記ウェイ指定部は、前記割当部により当該プロセッサのタスクにウェイを割り当てるごとに、前記サーチポインタが指定するウェイを、当該プロセッサのタスクが割り当てられているウェイのうち、前記ビット列の順で次に位置するウェイに移動させる
    　請求項４記載のキャッシュ制御装置。
  6. 　前記サーチポインタの値は、前記ウェイ指定部により移動された前記ビット列におけるビット数の和であり、
    　キャッシュ配分制御部は、１つの前記グループに含まれる全てのウェイが、いずれのタスクにも割り当てられていない場合、前記サーチポインタの値が最も少ないプロセッサが実行するタスクに、当該グループに含まれるウェイを割り当てる
    　請求項５記載のキャッシュ制御装置。
  7. 　前記キャッシュ配分制御部は、一の前記プロセッサにより実行される複数のタスクのいずれにも、前記ウェイが割り当てられていない場合、当該一のプロセッサの前記サーチポインタの値を最大値に設定する
    　請求項６記載のキャッシュ制御装置。
  8. 　前記キャッシュ配分制御部は、前記タスクの生成又は削除時に、前記キャッシュ配分処理を行う
    　請求項１記載のキャッシュ制御装置。
  9. 　複数のプロセッサにより共有されるセットアソシアティブ方式のキャッシュメモリを制御するキャッシュ制御方法であって、
    　前記キャッシュメモリは複数のウェイを含み、
    　前記複数のウェイは、１以上のウェイを含む複数のグループに分割されており、
    　前記キャッシュ制御方法は、
    　前記複数のプロセッサにより実行される複数のタスクに前記ウェイを割り当てるキャッシュ配分処理を行うキャッシュ配分制御ステップを含み、
    　前記キャッシュ配分制御ステップでは、１つの前記グループに、いずれのタスクにも割り当てられていない未割当ウェイが含まれ、かつ、当該グループに前記複数のプロセッサに含まれる一のプロセッサにより実行されるタスクに割り当てられたウェイが含まれる場合、当該グループに含まれる前記未割当ウェイを、前記一のプロセッサにより実行される複数のタスクのうちいずれかのタスクに割り当てる
    　キャッシュ制御方法。
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