WO2010075748A1 - 交织方法、编码方法、交织器与编码器 - Google Patents

交织方法、编码方法、交织器与编码器 Download PDF

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WO2010075748A1
WO2010075748A1 PCT/CN2009/076040 CN2009076040W WO2010075748A1 WO 2010075748 A1 WO2010075748 A1 WO 2010075748A1 CN 2009076040 W CN2009076040 W CN 2009076040W WO 2010075748 A1 WO2010075748 A1 WO 2010075748A1
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WO
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input sequence
sequence
data block
interleaving
block length
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Application number
PCT/CN2009/076040
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English (en)
French (fr)
Inventor
金莹
花文健
汪绍芳
熊杰
Original Assignee
华为技术有限公司
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/27—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes using interleaving techniques
    • H03M13/2771—Internal interleaver for turbo codes

Definitions

  • Interleaving method, encoding method, interleaver and encoder The present application is filed on January 4, 2009, the Chinese Patent Office, the application number is 200910104887. 8.
  • the invention name is "interlacing method, encoding method, interleaver and encoder".
  • Priority of Chinese Patent Application the entire contents of which is incorporated herein by reference.
  • TECHNICAL FIELD The present invention relates to the field of data coding technologies, and in particular, to an interleaving method, an encoding method, an interleaver, and an encoder.
  • multi-antenna technology for example, multi-antenna technology, adaptive code modulation technology, and the like can be employed.
  • reliable communication is also ensured.
  • advanced channel coding techniques such as Turbo codes and LDPC codes (Low Density Parity Check).
  • Turbo codes has simple coding, the decoding performance is close to the Shannon capacity limit, and can flexibly support various code rates, etc., and is particularly suitable for use in a high-speed wireless communication system.
  • a standard Turbo code is formed by two convolutional code encoders concatenated in parallel by an inner code interleaver.
  • the component code encoder is a systematic convolutional code encoder with a recursive structure.
  • a CTC Convolutual Turbo Code
  • BP After the component code encoder is encoded, the termination state of the shift register of the component code encoder is the same as the initial state of the shift register. To satisfy this condition, the input data block length is not required to be a multiple of 7.
  • CTC uses ARP (Almost Regular Permutation) method for inner code interleaving.
  • Z represents the number of information symbols to be encoded, ⁇ . With Z, it is an offset vector with period C, where C is the loop length.
  • the data block length to be encoded is required to be an integer multiple of C.
  • the data block lengths when using CTC encoding are ⁇ 48, 72, 96, 144, 192, 216, 240, 288, 360, 384, 432, 480, 960, 1920, 2880, 3840, 4800 ⁇ , the unit is bit (bit) o
  • the above data block length is used, and the number of padding bits needs to be large in encoding, resulting in a decrease in the frequency band utilization rate of the system.
  • the present invention provides an interleaving method, an encoding method, an interleaver, and an encoder, which can reduce the number of padding bits during encoding and improve the frequency band utilization of the system.
  • An aspect of the present invention provides an interleaving method, including: performing information bit-pair interleaving on an input sequence to obtain a first sequence; and interleaving the first sequence according to a function to obtain an output sequence.
  • ⁇ represents the position index number of the information bit pair of the output sequence in the first sequence
  • N represents said input sequence of information bits to the number, Pfl, ⁇ ⁇ , P 2, and offset parameters for the interleaving, 2N said input sequence data block length K.
  • the data block length of the input sequence includes ⁇ 120, 264, 312, 408, 456, 528, 576, 624, 720, 768, 816, 864, 912, 1056, 1152, 1248, 1440, 1536, 1632.
  • the unit is bit.
  • Another aspect of the present invention also provides an interleaver including a first interleaving unit and a second interleaving unit.
  • the first interleaving unit is configured to perform information bit intra-interleaving on an input sequence to obtain a first sequence.
  • the second interleaving unit is configured to interleave the first sequence according to a function to obtain an output sequence.
  • the second interleaving unit may perform interleaving according to the foregoing function, and the data block length of the input sequence may select a value given in the foregoing interleaving method.
  • Still another aspect of the present invention provides an encoding method, the encoding method comprising: encoding an input sequence; performing information bit-pair interleaving on the input sequence to obtain a first sequence, and performing a first sequence on the first sequence Interleaving is performed to obtain an output sequence; and the output sequence is encoded.
  • the data block length of the input sequence may select a value given in the above interleaving method.
  • Yet another aspect of the present invention also provides an encoder including a first component encoder, an inner code interleaver, and a second component encoder.
  • the first component encoder is configured to encode an input sequence; the inner code interleaver is configured to perform information bit intra-interleaving on the input sequence to obtain a first sequence, and interleave the first sequence according to a function, to obtain An output sequence; a second component encoder for encoding the output sequence.
  • the data block length of the input sequence of the encoder may be selected from the values given in the above interleaving method.
  • the interleaving method, the encoding method, the interleaver and the encoder provided by the present invention increase the length of the data block that can be used in encoding based on the length of the data block provided in the existing system.
  • FIG. 1 is a schematic flowchart of an interleaving method according to an embodiment of the present invention
  • FIG. 2 is a schematic flowchart of an encoding method according to another embodiment of the present invention
  • 3 is a schematic structural diagram of an encoder according to still another embodiment of the present invention
  • FIG. 4 is a schematic structural diagram of an encoder according to still another embodiment of the present invention
  • FIG. 1 is a schematic flowchart of an interleaving method according to an embodiment of the present invention
  • FIG. 2 is a schematic flowchart of an encoding method according to another embodiment of the present invention
  • 3 is a schematic structural diagram of an encoder according to still another embodiment of the present invention
  • FIG. 4 is a schematic structural diagram of an encoder according to still another embodiment of the present invention
  • Embodiments of the present invention relate to codec techniques in a communication system.
  • a data block length with a small interval is provided, and the number of padding bits can be reduced during encoding, and the system band utilization rate is improved.
  • the interleaving method may include: Step 101: Perform information bit-pair interleaving on an input sequence to obtain a first sequence.
  • the information bit-to-interleaving of the input sequence may be an information bit-pair exchange of the information bit pairs of the input sequence alternately.
  • the interleaving process will be described below with a specific example. Suppose the input sequence ".
  • Step 102 Interleave the first sequence according to the function r /) to obtain an output sequence.
  • N indicates the number of information bit pairs of the input sequence, ⁇ , ⁇ 2 and is the interleaving offset parameter, and 2 is the data block length of the input sequence is 1.
  • the data block length of the input sequence is ⁇ can be from ⁇ 120, 264, 312, 408, 456, 528, 576, 624, 720, 768, 816, 864, 912, 1056, 1152, 1248, 1440, 1536, 1632, 1728, 1824, 2112, 2208, 2304, 2400, 2496, 2592, 2784, 2976, 3072, 3168, 3264, 3456, 3552, 3648, 3744, 3936, 4128, 4224, 4320, 4416, 4512, 4608 ⁇ , where ⁇ is In this embodiment, some of the above data block lengths are selected, so that The interval of the data block length of the sequence is reduced.
  • the length of the data block provided in this embodiment is selected, and the number of bits to be padded can be reduced and the system band utilization rate can be improved.
  • the interleaving parameter ⁇ corresponding to each data block length. , ⁇ ,, ⁇ 2 and ⁇ 3 can be obtained from the BLER performance simulation results.
  • the foregoing interleaving parameters may be obtained by considering the BLER performance simulation result and the storage overhead at both ends of the transceiver.
  • the embodiment is not limited to the interleaving parameters provided in Table 1.
  • the interleaving parameters obtained by performing the necessary correction on the interleaving parameters provided in Table 1 according to the simulation results should also include Within the scope of this embodiment.
  • the value of the parameter A is an integer between and with N, a better decoded BLER performance can be obtained.
  • Step 201 Encode an input sequence.
  • the input sequence is ". If CTC coding is taken as an example, in this step, the input sequence is encoded by a two-input recursive systematic convolutional code encoder to generate a two-way check bit sequence sum.
  • Step 202 Perform two-step interleaving on the input sequence. In this step, the two-step interleaving of the input sequence is as follows: First, the input sequence is inter-interleaved with information bits to obtain a first sequence; then the first sequence is interleaved according to the function re/) to obtain an output sequence.
  • step 101 and step 102 the function r/) satisfies:
  • ⁇ j) (P 0 -j + l + N/2 + P 3 ) modN;
  • r / ) represents the position index number of the information bit pair of the output sequence in the first sequence, and N represents the input
  • the number of information bits of the sequence, ⁇ ⁇ , , ⁇ 2 is the interleaving offset parameter
  • the data block length of the input sequence may be from ⁇ 120, 264, 312, 408, 456, 528, 576, 624, 720, 768, 816, 864, 912, 1056, 1152, 1248, 1440, 1536, 1632, 1728, 1824, 2112, 2208, 2304, 2400, 2496, 2592, 2784, 2976, 3072, 3168, 3264, 3456, 3552, 3648, 3744, 3936, 4128, 4224, 4320, 4416, 4512, 4608 ⁇ Value, where ⁇ is in bits.
  • Step 203 Encode the output sequence. This step is similar to step 201. If CTC coding is taken as an example, in this step, the output sequence is encoded by a two-input recursive system convolutional code encoder, and two parity bit sequences Y 2 and W 2 are generated.
  • FIG. 3 is a schematic structural diagram of an encoder according to still another embodiment of the present invention.
  • the encoder is formed by two serialization recursive system convolutional code encoders 31 and 32 (or component encoders) which are cascaded in parallel by an inner code interleaver 33.
  • the two component code encoders 31 and 32 may be 8-state dual input recursive system convolutional encoders.
  • the component encoder 31 is configured to encode the input sequence, and the output check bit sequence is labeled as (W, W; the component encoder 32 is used to encode the sequence output by the inner code interleaver 33, and the output is encoded.
  • the check bit sequence is labeled (Y 2 , W 2 ) in FIG. 3; the inner code interleaver 33 is used to interleave the input sequence.
  • the interleaving process of the inner code interleaver 33 can be divided into two-step interleaving. Step, information bit pair interleaving.
  • the sequence M Q [(4 ) , Q ), (4, A), ( ⁇ 2 , S 2 W 3 , S 3 ), K, (4 ⁇ , ⁇ - as the first One component encoder
  • N the number of information bit pairs of the input sequence.
  • Sequence: u x [ ⁇ B 0 ,A 0 A x ,B x B 2 ,A 2 A 3 ,B 3 ), N -,
  • the information bit pairs of the function ⁇ are interleaved.
  • the sequence M 2 [ «0)), «l)), «2)), K, Wl (r(N-1))] is obtained, and the sequence u 2 is then input to the component encoder 32 is encoded.
  • N is the number of information bit pairs of the input sequence
  • 2N is the data block length K of the input sequence
  • ⁇ 0 , ⁇ 2 and ⁇ 3 are corresponding interlace offset parameters (or called interleaving parameters).
  • These interleaving parameters can be stored in random access memory (RAM) at both ends of the transceiver along with the data block length.
  • the data block length K (the unit of K is a bit) of the input sequence may be from ⁇ 120, 264, 312, 408, 456, 528, 576, 624, 720, 768, 816, 864, 912, 1056, 1152, 1248, 1440, 1536, 1632, 1728, 1824, 2112, 2208, 2304, 2400, 2496, 2592, 2784, 2976, 3072, 3168, 3264, 3456, 3552, 3648, 3744, 3936, 4128, 4224, 4320, 4416, 4512, 4608 ⁇ Selected in.
  • the CTC encoder can also adopt the structure shown in FIG. As shown in FIG. 4, the CTC encoder has a component encoder 41. When the switch is located at position 1 shown in FIG. 4, the encoding process performed is identical to the encoding process performed by component encoder 31 in FIG. 3; when the switch is switched to position 2, the encoding process performed is the component of FIG. The encoding process performed by encoder 32 is consistent.
  • the interleaving process performed by the inner code interleaver 43 is identical to the interleaving process performed by the inner code interleaver 33 in FIG.
  • the data block length K of the input sequence, the information bit pair number ⁇ of the input sequence, and the interleaving parameter ⁇ . , , ⁇ 2 and ⁇ 3 can be selected with reference to Table 1.
  • the interleaving parameters corresponding to the data block length of the input sequence may also be different from the values given in Table 1 according to the BLER performance simulation result. It can be seen from Table 1 that on the basis of the length of the data block provided by the existing system, some new data block lengths are added for encoding.
  • the interval between the lengths of the data blocks can be reduced, so that the number of padding bits needs to be reduced during encoding.
  • the number of padding bits is almost close to the effective data block length, which will seriously affect the system's band utilization.
  • the data block length provided by this embodiment the data block length of 1056 bits can be selected. In this case, the number of bits to be padded is only 56 bits, which is much smaller than 920 bits, which can greatly improve the frequency band utilization of the system.
  • a further embodiment of the present invention further provides a method for selecting a data block length, and the factor of parallelism during decoding can be considered when selecting a data block length.
  • the degree of parallelism in this embodiment represents the number of sub-block decoders when the component decoder performs parallel decoding.
  • Table 2 Data block length parallelism data block length parallelism
  • the degree of parallelism given in Table 2 is only based on the conditions that can satisfy the parallel decoding, and the effect on the actual decoding performance is not considered. It can be seen from Table 2 that the degree of parallelism corresponding to the length of the data block selected in the existing system contains parallel degrees 1 and 3. Therefore, in this embodiment, the factor of parallelism can be considered when selecting the length of the data block, and the selected data block length is a multiple of 3. Furthermore, according to the above description, the CTC has the characteristics of dual input, and the basic unit of the decoding operation is the information bit pair. Therefore, this feature of CTC can also be considered when selecting the length of the data block, and the selected data block length is a multiple of 2.
  • the loop length is 4. Therefore, the number N of information bits corresponding to the length of the data block selected in this embodiment is a multiple of 4.
  • the selection of the data block length in this embodiment is also considered to be compatible with the data block in the existing system. Therefore, the data block length selected in this embodiment is a multiple of 3x2x4.
  • the selection of the degree of parallelism in this embodiment takes into consideration the decoding performance.
  • the parallelism selection scheme corresponding to the data block length provided in this embodiment is given below - when 48 ⁇ ⁇ 480 bits, the parallelism that can be used is 1, 3; when 480 ⁇ ⁇ 960 ⁇ 3, the degree of parallelism that can be used is 1. , 2, 3, 6; When 960 ⁇ ⁇ 48001 ⁇ 3, the degree of parallelism that can be used is 1, 2, 3, 4, 6, 12.
  • the above parallel degree selection scheme can guarantee a certain data block length based on the decoding performance of the receiving end. Within the perimeter, with the same degree of parallelism, simplifying the implementation of hardware.
  • the data block length available for encoding in this embodiment does not include an integer multiple of 7.
  • the maximum data block length is 4800 bits.
  • the maximum data block length is 6144 bits.
  • the data block length greater than 4800 bits can be obtained by the following formula:
  • FIG. 5 is a schematic structural diagram of an interleaver according to still another embodiment of the present invention. As shown in FIG. 5, the interleaver includes a first interleaving unit 51 and a second interleaving unit 52.
  • the first interleaving unit 51 is configured to perform information bit intra-interleaving on an input sequence to obtain a first sequence.
  • the second interleaving unit 52 is configured to interleave the first sequence according to a function to obtain an output sequence.
  • the specific interleaving method adopted by the first interleaving unit 51 and the second interleaving unit 52 may be a two-step interleaving method of the inner code interleaver 33 shown in FIG. 3, and details are not described herein again.
  • FIG. 6 is a simulation result of the data block length provided by the embodiment and the data block length used in the existing WIMAX system at a BLER of 10%, 1%, and 0.1%, respectively.
  • the simulation conditions used in the simulation results in Figure 6 are: 1/3, QPSK (Quadrature Phase Shift Keying) modulation, the decoding algorithm is Max-Log-MAP, and the number of iterations is Eight times, the simulated channel is an additive white Gaussian noise channel.
  • the inventors of the present invention found through simulation that the data block lengths in the existing WIMAX system are 360 bits, 432 bits, 480 bits, 1920 bits, 2880 bits, 3840 bits, and 4800 bits, and the BLER is 10%, 1%, 0.1%, respectively.
  • the neighboring data blocks have poor long-term performance, and the BLER performance does not improve as the data block length increases. Therefore, it is not conducive to the formulation of the modulation and coding scheme, and affects the performance of the system scheduling.
  • the interleaving parameter needs 8 bits for storage, and the newly added data block length in this embodiment only needs 7 bits to store at most. Therefore, in this embodiment, the interleaving parameters when the data block length is 384 bits are also optimized. Therefore, the present embodiment also provides new interleaving parameters for data block lengths of 360 bits, 384 bits, 432 bits, 480 bits, 1920 bits, 2880 bits, 3840 bits, and 4800 bits, as shown in Table 3:
  • the present embodiment proposes that the new interleaving parameters A, ⁇ , ⁇ 2, and ⁇ 3 can reduce the storage overhead at both ends of the transceiver as much as possible. Improve the BLER performance under these data blocks.
  • the optimized interleaving parameter only needs 7 bits to store.

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Description

交织方法、 编码方法、 交织器与编码器 本申请要求于 2009年 01月 04日提交中国专利局、 申请号为 200910104887. 8、 发 明名称为 "交织方法、 编码方法、 交织器与编码器"的中国专利申请的优先权， 其全部 内容通过引用结合在本申请中。 技术领域 本发明涉及数据编码技术领域， 尤其涉及一种交织方法、编码方法、 交织器与编码 器。 背景技术 随着人们对于移动通信系统的频带利用率要求不断提高， 出现了很多技术来提高移 动通信系统的频带利用率， 比如，可以采用多天线技术， 自适应编码调制技术等。但是， 在提高移动通信系统的频带利用率的同时，还要保证可靠通信。在保证通信可靠性方面， 可以通过采用先进的信道编码技术，如 Turbo码和 LDPC码（Low Dens ity Parity Check, 低密度奇偶校验码）来保证。其中， Turbo码具有编码简单， 译码性能逼近香农容量限， 能够灵活支持各种码率等特点， 特别适合高速无线通信系统使用。 通常，一个标准的 Turbo码是由两个卷积码编码器通过一个内码交织器并行级联而 成。 其中的分量码编码器是具有递归结构的系统卷积码编码器。 在 WIMAX (Worldwide Interoperabi l ity for Microwave Access , 微波存取全球互通）系统中， 使用的一种 CTC (Convolut ional Turbo Code , 卷积 Turbo码） 是基于两个双输入的递归系统卷积码编 码器通过一个内码交织器并行级联而成， 同时具有循环结尾的特点。 BP: 分量码编码器 经过编码后， 分量码编码器的移位寄存器的终止状态和移位寄存器的初始状态相同， 为 了满足这一条件， 要求输入的数据块长不能为 7的倍数。 现有 WIMAX系统中， CTC采用 ARP (Almost Regular Permutat ion, 准规则交织） 方法进 行 内 码 交织 。 具 体 交 织 形 式 可 以 用 如 下 函 数表 示 ： πϋ) = (Po * j + d(j)) mod L , j = 0,1,2,Λ，L— 1。 其中， Z表示待编码的信息符号个数， Ρ。与 Z互素， 是一个周期为 C的偏移 向量， 其中 C表示环长。 对于一个 ARP交织器， 待编码的数据块长要求是 C的整数倍。 现有 WIMAX系统中， 采用 CTC编码时数据块长的取值有 {48， 72， 96， 144， 192， 216， 240， 288， 360， 384， 432 , 480， 960， 1920， 2880， 3840， 4800} , 单位为比特 (bit ) o 然而， 现有技术中采用以上数据块长， 在编码时需要填充比特数目较多， 导致系统 的频带利用率降低。 发明内容 本发明提供一种交织方法、 编码方法、交织器以及编码器， 可以在编码时减少填充 比特数目， 提高系统的频带利用率。 本发明的一方面提供一种交织方法， 该方法包括： 对一输入序列进行信息比特对内交织， 得到第一序列； 并且对所述第一序列根据函 数 进行交织， 得到一输出序列。 其中， 对于 ' = o，i，2，K，N— 1， 所述函数 /)满足： 当 J mod 4 == 0时， = (P0 · j + l)modN； 当 j'mod4 == l时， {j) = {P0 - j + \ + NI2 + Px)moAN ^ 当 d4 == 2时， π ) = (P0 - j + l + P2)modN ; 当 j'mod4 = 3时， π ) = (Ρ0 - j + l + N/2 + P3)modN . 其中， ^ 表示所述输出序列的信息比特对在所述第一序列中的位置索引号， N 表示所述输入序列的信息比特对个数， Pfl、 Ρι、 P2和 为交织偏移量参数， 2N为所述 输入序列的数据块长 K。 其中， 所述输入序列的数据块长 Κ包括 {120， 264， 312， 408， 456， 528， 576， 624， 720， 768， 816， 864, 912， 1056， 1152， 1248, 1440, 1536， 1632， 1728， 1824, 2112， 2208， 2304， 2400， 2496， 2592， 2784， 2976， 3072， 3168， 3264, 3456， 3552， 3648, 3744, 3936， 4128， 4224, 4320， 4416, 4512， 4608}中的至少一个； 其中， 数据块长 Κ 的单位为比特。 本发明的另一方面还提供一种交织器， 该交织器包括第一交织单元和第二交织单 元。 第一交织单元用于对一输入序列进行信息比特对内交织， 得到第一序列； 第二交织 单元用于对所述第一序列根据函数 进行交织， 得到一输出序列。 其中，第二交织单元交织时可以根据上述函数 进行交织，输入序列的数据块长 可以选取上述交织方法中给出的取值。 本发明的又一方面还提供一种编码方法， 该编码方法包括： 对一输入序列进行编码； 对所述输入序列进行信息比特对内交织， 得到第一序列， 对所述第一序列根据函数 进行交织，得到一输出序列； 并且对所述输出序列进行编 码。 该方法中， 所述输入序列的数据块长可以选取上述交织方法中给出的取值。 本发明又一方面还提供一种编码器， 该编码器包括第一分量编码器、 内码交织器和 第二分量编码器。 其中， 第一分量编码器用于对一输入序列进行编码； 内码交织器用于对所述输入序 列进行信息比特对内交织， 得到第一序列， 并对所述第一序列根据函数 进行交织， 得到一输出序列； 第二分量编码器用于对所述输出序列进行编码。 其中， 该编码器的输入序列的数据块长可以选取上述交织方法中给出的取值。 本发明提供的交织方法、 编码方法、交织器以及编码器， 在现有系统中提供的数据 块长的基础上增加了编码时可以使用的数据块长。这样，可以减少数据块长之间的间隔， 进而可以减少编码时填充比特数目， 提高系统频带利用率。 附图说明 图 1为本发明一个实施例的交织方法的流程示意图； 图 2为本发明另一个实施例的编码方法的流程示意图; 图 3为本发明又一个实施例的编码器的结构示意图; 图 4为本发明又一个实施例的编码器的结构示意图； 图 5为本发明又一个实施例的交织器的结构示意图； 图 6为采用本发明实施例提供的数据块长和现有技术中 WIMAX系统使用的数据块长 在 BLER (Block Error Rate, 误块率） 分别为 10%， 1%, 0.1%时的仿真结果。 具体实施方式 下面结合附图和具体方式进一步说明本发明实施例的技术方案。 本发明实施例涉及通信系统中的编解码技术。 本发明实施例中， 提供了间隔较小的 数据块长， 可以在编码时减少填充比特的数目， 提高系统频带利用率。 图 1为本发明一个实施例提供交织方法的流程示意图。 如图 1所示， 该交织方法可 以包括： 步骤 101， 对一输入序列进行信息比特对内交织， 得到第一序列。 在这一步的交织过程中，对输入序列进行信息比特对内交织可以是对输入序列的信 息比特对交替地进行信息比特对内交换。 下面以一个具体的例子说明该交织过程。 假设输入序列 "。 = [(Λ , B0 ), (4 , Bx ), (A2 , Β2 ), (4 ,53),Κ, (ΑΝ_λ ,ΒΝ_λ)], 对输入序列进 行信息比特对内交织可以采用以下方法： 如果输入序列的信息比特对 (4, .） （其中， = 0,1,2,K ,N-1) 的下标 i满足 mod2==l, 则交换 和 ,.的顺序； 这样， 交织后得到的序列
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当然， 还可以采用另一种信息比特对内交织的方法： 如果输入序列的信息比特对 (4, A) ( i = 0,1,2,K ,N-1) 的下标 i满足 mod2 == 0， 则交换 4.和 的顺序， 进而获得交织后的序列： ux =[{B0,A0 Ax,Bx B2,A2 A3,B3), N-,, ^^
本领域技术人员可以理解的是，对输入序列进行信息比特对内交织并不局限于以上 的举例， 还可能有其他的交织方法。 步骤 102， 对第一序列根据函数 r /)进行交织， 得到一输出序列。 本步骤中， 对于 ' = 0，l，2，K，N— 1， 函数 r /)满足： 当 J mod 4 == 0时， = (P0 · j + l)modN； 当 j'mod4==l时， = (P0- j + l + N/2 + Px)modN； 当 j mod 4 == 2时， {j) = {P0- j + \ + P2) mod N； 当 j'mod4==3时， {j) = {P0- j + l + N/2 + P3)modN； 其中， r /)表示该输出序列的信息比特对在第一序列中的位置索引号， N表示输 入序列的信息比特对个数， 、 Ρ, Ρ2和 为交织偏移量参数， 2Ν为所述输入序列的 数据块长1(。 本实施例中， 输入序列的数据块长 Κ可以从 {120， 264， 312， 408， 456， 528， 576， 624, 720， 768， 816， 864, 912， 1056， 1152， 1248， 1440, 1536， 1632， 1728， 1824， 2112， 2208， 2304， 2400， 2496， 2592， 2784， 2976， 3072， 3168， 3264, 3456， 3552， 3648， 3744, 3936， 4128， 4224, 4320， 4416, 4512， 4608}中取值， 其中， Κ的单位为 比特。 本实施例中， 选取了上述的一些数据块长， 使输入序列的数据块长的间隔变小。 显 然， 选取本实施例提供的数据块长， 在使用上述交织方法进行 CTC编码时可以减少填充 的比特数目， 提高系统频带利用率。 本实施例中， 输入序列的数据块长 Κ、 输入序列的信息比特对个数 Ν、 以及交织偏 移量参数（或者称为交织参数） 、 Ρ, Ρ2和 可以从表 1中选取。 表 1 κ Ν ρ。 p2 K Ν ρ。 ρ2
(比特） (比特）
120 60 7 30 28 30 2208 1104 67 2 32 10
264 132 5 6 24 6 2304 1152 67 22 96 10
312 156 5 2 44 54 2400 1200 59 22 32 26
408 204 11 12 44 8 2496 1248 53 60 64 92
456 228 13 20 44 8 2592 1296 47 96 28 40
528 264 5 2 36 82 2784 1392 59 20 16 96
576 288 11 34 4 78 2976 1488 47 72 56 96
624 312 11 46 52 6 3072 1536 59 28 72 44
720 360 13 2 12 58 3168 1584 61 52 80 32
768 384 11 84 84 80 3264 1632 37 66 12 94
816 408 5 6 88 62 3456 1728 53 22 28 94
864 432 19 84 56 72 3552 1776 53 20 60 64
912 456 37 8 24 16 3648 1824 59 46 52 82
1056 528 43 66 4 90 3744 1872 31 36 96 24
1152 576 29 60 16 24 3936 1968 67 6 88 54
1248 624 31 62 8 22 4128 2064 67 14 8 58
1440 720 37 86 32 42 4224 2112 59 16 8 40
1536 768 47 38 28 98 4320 2160 37 54 24 66
1632 816 43 86 12 58 4416 2208 37 54 4 82
1728 864 53 18 20 90 4512 2256 53 68 44 4
1824 912 53 4 24 60 4608 2304 31 68 4 88
2112 1056 47 34 56 62 表 1中， 每个数据块长对应的交织参数 Ρ。、 Ρ,, Ρ2和 Ρ3可以通过 BLER性能仿真结 果获得。 或者， 还可以考虑 BLER性能仿真结果与收发两端的存储开销两方面获得上述 交织参数。 当然， 本领域技术人员可以理解的是， 本实施例并不局限于表 1所提供的交 织参数， 比如， 对表 1所提供的交织参数根据仿真结果进行必要的修正得到的交织参数 也应当包含在本实施例的范围之内。 进一步地， 当参数 A的取值为 与 之间且与 N互素的整数时， 可以得到较 好的译码 BLER性能。 图 2为本发明另一个实施例提供的编码方法的流程示意图。如图 2所示， 该编码方 法可以包括： 步骤 201， 对输入序列进行编码。 假设输入序列为"。
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如果以 CTC 编码为例， 该步骤中， 由双输入的递归系统卷积码编码器对输入序列进行编码， 生成两 路校验比特序列 和 。 步骤 202， 对输入序列进行两步交织。 本步骤中， 对输入序列进行两步交织具体为： 首先对输入序列进行信息比特对内交 织， 得到第一序列； 然后对该第一序列根据函数 re/)进行交织， 得到一输出序列。对输 入序列进行两步交织的具体过程还可以参考图 1所示的交织方法实施例中步骤 101和步 骤 102的描述。 本步骤中， 对于 ' = 0，l，2，K，N— 1， 函数 r/)满足： 当 J mod 4 == 0时， = (P0 · j + l)modN； 当 j'mod4==l时， = (P0- j + l + N/2 + ^ )modN； 当 j'mod4==2时， = (P0 - j + l + P2)modN； 当 j'mod4==3时， ^j) = (P0-j + l + N/2 + P3)modN; 其中， r/)表示输出序列的信息比特对在第一序列中的位置索引号， N表示输入 序列的信息比特对个数， Ρ Ρ, , Ρ2和 为交织偏移量参数， 2Ν为输入序列的数据块 长 Κ。 其中， 输入序列的数据块长 Κ可以从 {120， 264， 312， 408， 456， 528， 576， 624， 720， 768， 816， 864, 912， 1056， 1152， 1248， 1440, 1536， 1632， 1728， 1824， 2112， 2208， 2304， 2400， 2496， 2592， 2784， 2976， 3072， 3168， 3264, 3456， 3552， 3648, 3744, 3936， 4128， 4224, 4320， 4416, 4512, 4608}中取值， 其中 Κ的单位为比特。 本实施例中， 输入序列的数据块长 Κ、 输入序列的信息比特对个数 Ν、 以及交织偏 移量参数（或者称为交织参数） P。、 P ^2和^3可以参照表 1 进行选取。 当然， 输入 序列的数据块长 K对应的交织参数还可以根据 BLER性能仿真结果选取不同于表 1给出 的值。 步骤 203， 对输出序列进行编码。 该步骤同步骤 201类似， 如果以 CTC编码为例， 该步骤中， 由双输入的递归系统卷 积码编码器对输出序列进行编码， 并生成两路校验比特序列 Y2和 W2。 本实施例提供的编码方法中， 选取了一些间隔较小的数据块长， 在进行 CTC编码时 可以减少填充的比特数目， 提高系统频带利用率。 图 3为本发明又一个实施例的编码器的结构示意图。如图 3所示， 该编码器由两个双 输入的递归系统卷积码编码器 31和 32 (或者称为分量编码器）通过一个内码交织器 33并 行级联而成。 其中， 两个分量码编码器 31和 32可以为 8状态的双输入递归系统卷积编码 器。 其中， 分量编码器 31用于对输入序列进行编码， 输出的校验比特序列在图 3中标记 为 （ 、 W ； 分量编码器 32用于对内码交织器 33输出的序列进行编码， 输出的校验比 特序列在图 3中标记为 （Y2、 W2) ； 内码交织器 33用于对输入序列进行交织。 其中， 内码交织器 33的交织过程可以分为两步交织。 第一步， 信息比特对内交织。 假设序列 MQ = [(4), Q),(4,A),(^2,S2W3 ,S3),K ,(4^, ^— 作为第一分量编码器
31和内码交织器 33的输入序列。 其中 N表示输入的序列的信息比特对数目。 其中， 内码交织器 33第一步的交织过程为： 如果输入序列的信息比特对 (4, .） （其中， = 0,1,2,K,N-1) 的下标 i满足 mod2==l, 则交换 和 ,.的顺序， 获得交织后的序列：
ux = [( ,Β0),{Βλ,Αλ),{Α2,Β2), (53 , ), , {ΒΝ_λ , ΑΝ_λ )] = [ux (0), ux (1), ux (2), ux (3),K ,ux{N
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， 然后将 进行第二步交织处理。 本领域技术人员可以理解的是， 在第一步交织中， 也可以是对输入序列的信息比特 对 的下标 i满足 mod2==0是， 交换 4'和 < '的顺序， 进而获得交织后的序列： ux =[{B0,A0 Ax,Bx B2,A2 A3,B3), N-,,
， 然后将其进行第二步交织处理。 第二步， 采用函数 ^ 对^的信息比特对进行交织。 其中， re/)表示通过第二步交织后序列的信息比特对在交织前序列中的位置， 即 2{j) = ux{ U))0 第二步中， 具体的交织方法为： 对于 _/ = 0,1,2,Λ ,N- 1， 函数 r/)满足： 当 J mod 4 == 0时， π{ = (Ρ0 · j + l)modN； 当 j'mod4==l时， = (P0- J + 1 + N/2 + P modN； 当 _/ mod 4 == 2时， π = + 1 + A ) mod N； 当 _/mod4==3时， /) = 0。·_/ + 1 + Λ^/2 + Ρ3)ηιΟ{17ν。 通过第二步交织， 获得序列 M2 =[«0)),«l)),«2)),K,Wl ( r(N- 1))]， 然后将 序列 u2输入到分量编码器 32进行编码。 其中， N是输入序列的信息比特对数目， 2N为输入序列的数据块长 K， Ρ0, Ρ2和 Ρ3是相应的交织偏移量参数（或者称为交织参数） 。 这些交织参数可以和数据块长 Κ一 起存储在收发两端的随机存储器（RAM) 中。 本实施例中， 输入序列的数据块长 K (K的单位为比特）可以从 {120， 264， 312， 408， 456, 528， 576， 624， 720， 768， 816， 864, 912， 1056， 1152， 1248， 1440, 1536， 1632， 1728， 1824， 2112， 2208， 2304， 2400， 2496， 2592， 2784， 2976， 3072， 3168， 3264, 3456， 3552， 3648， 3744, 3936， 4128， 4224, 4320， 4416, 4512， 4608}中选 取。 本实施例中， 在现有系统采用的数据块长的基础上， 增加新的数据块长， 可以减少 各个数据块长之间的间隔， 进而在 CTC编码时可以减少填充比特的数目， 提高系统频带 利用率。 本实施例中， CTC编码器还可以采用如图 4所示的结构。 如图 4所示， CTC编码器 有一个分量编码器 41。 当切换开关位于图 4中所示的位置 1时， 执行的编码过程与图 3 中分量编码器 31执行的编码过程一致； 当切换开关切换到位置 2时， 执行的编码过程 与图 3中分量编码器 32执行的编码过程一致。 内码交织器 43执行的交织过程与图 3中 内码交织器 33执行的交织过程一致。 本实施例中， 输入序列的数据块长 K、 输入序列的信息比特对个数 Ν、 以及交织参 数 Ρ。、 、 Ρ2和 Ρ3可以参照表 1进行选取。 当然， 输入序列的数据块长 Κ对应的交织 参数还可以根据 BLER性能仿真结果选取不同于表 1给出的值。 由表 1可知， 在现有系统提供的数据块长的基础上， 增加了一些新的数据块长供编 码时使用。这样，可以降低各数据块长之间的间隔，使得编码时需要填充比特数目减少。 例如， 当所输入的比特流为 1000bits， 在支持 HARQ情况下， 若应用现有系统提供的数 据块长则选择 1920bits 的数据块长， 因此所要填充比特数目为 920bits (即： 1920bits-1000bits=920bits ) ， 所填充比特数目几乎接近有效数据块长， 将严重地影 响到系统的频带利用率。 而应用本实施例提供的数据块长， 则可以选用 1056bits 的数 据块长， 此时所要填充比特数目仅为 56bits， 远远小于 920bits， 可以大大提高系统的 频带利用率。 本发明又一个实施例还提供一种选取数据块长的方法，在选取数据块长时可以考虑 译码时的并行度这一因素。本实施例中并行度表示在分量译码器进行并行译码时子块译 码器的数目。 现有系统中， 可供选择的数据块长下可以支持的并行度如表 2所示。 表 2 数据块长 并行度 数据块长 并行度
(比特） (比特）
48 1 2 3 4 6 8 12 384 1 2 3 4 6 8 12
72 1 2 3 4 6 9 12 432 1 2 3 4 6 8 9 12
96 1 2 3 4 6 8 12 480 1 2 3 4 5 6 8 10 12
144 1 2 3 4 6 9 12 960 1 2 3 4 5 6 8 10 12
192 1 2 3 4 6 8 12 1920 1 2 3 4 5 6 8 10 12
216 1 3 9 2880 1 2 3 4 5 6 8 9 10 12
240 1 2 3 4 5 6 8 10 12 3840 1 2 3 4 5 6 8 10 12
288 1 2 3 4 6 8 9 12 4800 1 2 3 4 5 6 8 10 12
360 1 2 3 4 5 6 9 10 12 表 2所给出的并行度仅从可以满足并行译码条件出发， 未考虑对于实际译码性能的 影响。从表 2中可以看出， 现有系统中选取的数据块长下对应的并行度中均含有并行度 1 和 3。 因此， 本实施例中， 在选取数据块长时可以考虑并行度这一因素， 选取的数据块 长是 3的倍数。 再有， 根据以上描述可知， CTC具有双输入的特点， 译码操作的基本单位是信息比 特对。因此，在选取数据块长时也可以考虑 CTC的这一特点，选取的数据块长是 2的倍数。 另外， 随着数据块长的增加， 为了获得更大的编码增益同时尽量减少收发两端的 存储开销， 本实施例中， 使用 ARP交织方法时， 取环长为 4。 因此， 本实施例中选取的数 据块长对应的信息比特对数目 N为 4的倍数。 同时， 本实施例中数据块长的选取还考虑了与现有系统中的数据块长相兼容。 因 此， 本实施例中选取的数据块长为 3x2x4的倍数。 本发明的发明人发现， 接收端为了提高译码器吞吐量而采用并行译码， 会影响译 码性能； 且随着并行度的增加， 对于并行译码性能的影响越明显。 因此， 本实施例中对 并行度的选取考虑了译码性能。下面给出本实施例提供的数据块长对应的并行度选择方 案- 当 48≤ ≤480bits时， 可以使用的并行度为 1、 3； 当 480 < ≤960 ΐ3时， 可以使用的并行度为 1， 2， 3， 6； 当 960 < ≤48001ήΪ3时， 可以使用的并行度为 1， 2， 3， 4， 6， 12。 上述并行度选择方案在保证接收端译码性能的基础上， 可以在一定的数据块长范 围内， 具有相同的并行度， 简化硬件的实现。 如表 1所示，本实施例提供的可供编码时使用的数据块长中不包括 7的整数倍的情 况。 例如 168bits虽然满足为 3x 2x 4的倍数的要求， 但是其同时也是 7的整数倍， 因 此不包括在本实施例提供的数据块长的范围内。 上述实施例是基于最大数据块长为 4800bits的情况， 在本发明其他实施例中， 如 果系统要求最大的数据块长接近 IP包长的一半，其中 IP包的最大包长为 1500bytes左 右， 可以选用的最大数据块长为 6144bits。 相应的， 大于 4800bits的数据块长部分可 以采用如下公式获得：
K = 25 x 3 x l , / = 51,52,53,K ,64。 此时， 数据块长之间的间隔为 96bits， 可以使用的并行度为 1， 2， 3， 4， 6， 12。 其中， 数据块长也不包括 K为 7的倍数的情况。 本实施例提出的并行度选择方案， 可以在保证接收端译码性能的基础上， 在一定的 数据块长范围内， 接收端的译码器具有相同的译码并行度， 以简化硬件实现。 图 5为本发明又一个实施例的交织器的结构示意图。如图 5所示， 该交织器包含第 一交织单元 51和第二交织单元 52。其中，第一交织单元 51用于对一输入序列进行信息 比特对内交织， 得到第一序列； 第二交织单元 52用于对所述第一序列根据函数 进 行交织， 得到一输出序列。第一交织单元 51和第二交织单元 52采用的具体的交织方法 可以为图 3所示的内码交织器 33的两步交织方法， 在此不再赘述。 图 6为本实施例提供的数据块长以及现有 WIMAX系统中使用的数据块长在 BLER分 别为 10 %， 1 % , 0. 1 %时的仿真结果。其中， 图 6的仿真结果所采用的仿真条件为： 码 率为 1/3， QPSK (Quadrature Phase Shift Keying, 正交相位转换键控）调制， 译码算 法为 Max-Log-MAP, 迭代次数为 8次， 仿真信道为加性高斯白噪声信道。 本发明的发明人通过仿真发现， 现有 WIMAX 系统中数据块长取值为 360bits， 432bits， 480bits， 1920bits， 2880bits， 3840bits和 4800bits， 在 BLER分别为 10 % , 1 % , 0. 1 %时比邻近的数据块长性能差， BLER性能并没有随着数据块长的增加而有 所改善。 因此， 不利于调制编码方案的制定， 同时影响系统调度的性能。 另外， 对于现有 WIMAX系统中数据块长为 384bits的情况， 交织参数 需要 8个比 特进行存储， 而本实施例中新增加的数据块长最多仅需要 7个比特来存储。 因此， 本实 施例中还对数据块长为 384bits时的交织参数进行优化设计。 因此，本实施例还给出数据块长为 360bits， 384bits, 432bits, 480bits， 1920bits， 2880bits， 3840bits和 4800bits时所采用的新的交织参数， 如表 3所示：
Figure imgf000014_0001
对于数据块长为 360bits， 432bits， 480bits， 1920bits， 2880bits， 3840bits和 4800bits情况， 本实施例提出新的交织参数 A、 Ρ , Ρ2和 Ρ3在尽量减少收发两端的存 储开销的基础上，可以提高这些数据块长下的 BLER性能。同时，对于数据块长为 384bits 的情况， 经过优化后的交织参数 仅需要 7个比特来存储。 本领域技术人员可以理解的是， 以上实施例在不冲突的前提下可以相互结合。 本领域普通技术人员可以理解实现上述实施例方法中的全部或部分步骤是可以通 过程序来指令相关的硬件完成， 所述的程序可以存储于一种计算机可读存储介质中， 所 述存储介质可以是只读存储器， 磁盘或光盘等。 以上实施例仅用以说明本发明的技术方案， 而非对其限制； 尽管参照前述实施例对 本发明进行了详细的说明， 本领域的普通技术人员应当理解： 其依然可以对前述各实施 例所记载的技术方案进行修改， 或者对其中部分技术特征进行等同替换； 而这些修改或 者替换， 并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。

Claims

权利要求
1、 一种交织方法， 其特征在于， 包括： 对一输入序列进行信息比特对内交织， 得到第一序列； 对所述第一序列根据函数 r /;>进行交织， 得到一输出序列； 其中， 对于 ' = 0，l，2，K，N— 1， 所述函数 r /)满足： 当 J mod 4 == 0时， = (P0 · j + l)modN； 当 j'mod4 == l时， = (P0 - j + l + N/2 + ^ )modN； 当 j mod 4 == 2时， π ) = (P0 - j + l + P2)modN； 当 j'mod4 == 3时， π ) = (Ρ0 - j + 1 + Ν / 2 + P3)modN ^ 其中， r /)表示所述输出序列的信息比特对在所述第一序列中的位置索引号， N 表示所述输入序列的信息比特对个数， Ρϋ、 尸2和尸3为交织偏移量参数， 2Ν为所述 输入序列的数据块长 Κ; 其中，所述输入序列的数据块长 Κ包括 {120， 264， 312, 408， 456， 528， 576， 624， 720， 768， 816， 864， 912, 1056， 1152， 1248， 1440， 1536， 1632, 1728， 1824， 2112, 2208, 2304, 2400， 2496， 2592, 2784， 2976， 3072, 3168， 3264, 3456， 3552, 3648， 3744， 3936, 4128， 4224, 4320, 4416， 4512， 4608}中的至少一个； 其中， 数据块长
Κ的单位为比特。
2、 如权利要求 1所述的交织方法， 其特征在于， 当所述输入序列的数据块长大于 4800比特时， 根据公式^: = 25 x3x/, I = 51,52,53,K ,64选取非 7整倍数的值作为所述输入序列的 数据块长。
3、 如权利要求 1所述的交织方法， 其特征在于， 所述输入序列的数据块长 Κ与所 述输入序列的信息比特对个数 Ν、 所述交织偏移量参数 Ρ。、 Ρλ , 尸2和尸3的对应关系包 含下表中至少一行： κ Ν ^2 Κ Ν ρ2
：比特） (比特）
120 60 7 30 28 30 2208 1104 67 2 32 10
264 132 5 6 24 6 2304 1152 67 22 96 10
312 156 5 2 44 54 2400 1200 59 22 32 26
408 204 11 12 44 8 2496 1248 53 60 64 92
456 228 13 20 44 8 2592 1296 47 96 28 40
528 264 5 2 36 82 2784 1392 59 20 16 96
576 288 11 34 4 78 2976 1488 47 72 56 96
624 312 11 46 52 6 3072 1536 59 28 72 44
720 360 13 2 12 58 3168 1584 61 52 80 32
768 384 11 84 84 80 3264 1632 37 66 12 94
816 408 5 6 88 62 3456 1728 53 22 28 94
864 432 19 84 56 72 3552 1776 53 20 60 64
912 456 37 8 24 16 3648 1824 59 46 52 82
1056 528 43 66 4 90 3744 1872 31 36 96 24
1152 576 29 60 16 24 3936 1968 67 6 88 54
1248 624 31 62 8 22 4128 2064 67 14 8 58
1440 720 37 86 32 42 4224 2112 59 16 8 40
1536 768 47 38 28 98 4320 2160 37 54 24 66
1632 816 43 86 12 58 4416 2208 37 54 4 82
1728 864 53 18 20 90 4512 2256 53 68 44 4
1824 912 53 4 24 60 4608 2304 31 68 4 88
2112 1056 47 34 56 62
4、 如权利要求 1所述的交织方法， 其特征在于， 所述输入序列的数据块长 Κ还包 括 {360， 384， 432, 480， 1920， 2880， 3840， 4800}中至少一个； 其中，所述输入序列的数据块长 Κ与所述输入序列的信息比特对个数 Ν、所述交织 偏移量参数 P。、 P A和 的对应关系包含下表中至少一
K (比特） N A 1 ρ 2 1 ρ 3
360 180 11 48 48 4
384 192 5 4 20 44
432 216 7 54 32 26
480 240 19 34 24 94
1920 960 49 80 68 40
2880 1440 47 20 60 60
3840 1920 71 88 8 20
4800 2400 67 98 80 90
5、 如权利要求 1至 4任意一项所述的交织方法， 其特征在于， 所述对一输入序列 进行信息比特对内交织包括： 对所述输入序列的信息比特对交替地进行信息比特对内交换。
6、 一种交织器， 其特征在于， 包括： 第一交织单元， 用于对一输入序列进行信息比特对内交织， 得到第一序列； 第二交织单元， 用于对所述第一序列根据函数 r/)进行交织， 得到一输出序列； 其中， 对于 ' = 0，l，2，K，N— 1， 所述函数 r /)满足： 当 j'mod4==0时， = (P0-7 + l)modN. 当 J- mod 4== 1时， πίί) = (P0-7 + l + N/2 + ^)modN. 当 j'mod4==2时， = (P0 - j' + l + P^modN. 当 j- mod 4 ==3时， π( = (P0-7 + l + N/2 + P3)modN 其中， r /)表示所述输出序列的信息比特对在所述第一序列中的位置索引号， N 表示所述输入序列的信息比特对个数， Ρϋ、 和 为交织偏移量参数， 2Ν为所述 输入序列的数据块长 κ; 其中，所述输入序列的数据块长 Κ包括 { 120， 264， 312, 408， 456， 528， 576， 624， 720， 768， 816， 864， 912, 1056， 1 152， 1248， 1440， 1536， 1632, 1728， 1824， 21 12, 2208 , 2304, 2400， 2496， 2592, 2784， 2976， 3072, 3168， 3264, 3456， 3552, 3648， 3744， 3936 , 4128， 4224, 4320, 4416， 4512 , 4608}中的至少一个； 其中， 数据块长
Κ的单位为比特。
7、如权利要求 6所述的交织器，其特征在于，当所述输入序列的数据块长大于 4800 比特时， 根据公式^: = 25 x3 x/, I = 51,52,53,K ,64选取非 7整倍数的值作为所述输入序列的 数据块长。
8、 如权利要求 6所述的交织器， 其特征在于， 所述输入序列的数据块长 Κ与所述 输入序列的信息比特对个数 Ν、 所述交织偏移量参数 、 Ρλ , Ρ2和 Ρ3的对应关系包含 下表中至少一行：
Κ Ν ^0 ρ2 Κ Ν ^0 ρ2 比特） (比特）
120 60 7 30 28 30 2208 1 104 67 2 32 10
264 132 5 6 24 6 2304 1 152 67 22 96 10
312 156 5 2 44 54 2400 1200 59 22 32 26
408 204 1 1 12 44 8 2496 1248 53 60 64 92
456 228 13 20 44 8 2592 1296 47 96 28 40
528 264 5 2 36 82 2784 1392 59 20 16 96
576 288 1 1 34 4 78 2976 1488 47 72 56 96
624 312 1 1 46 52 6 3072 1536 59 28 72 44
720 360 13 2 12 58 3168 1584 61 52 80 32
768 384 1 1 84 84 80 3264 1632 37 66 12 94
816 408 5 6 88 62 3456 1728 53 22 28 94 864 432 19 84 56 72 3552 1776 53 20 60 64
912 456 37 8 24 16 3648 1824 59 46 52 82
1056 528 43 66 4 90 3744 1872 31 36 96 24
1152 576 29 60 16 24 3936 1968 67 6 88 54
1248 624 31 62 8 22 4128 2064 67 14 8 58
1440 720 37 86 32 42 4224 2112 59 16 8 40
1536 768 47 38 28 98 4320 2160 37 54 24 66
1632 816 43 86 12 58 4416 2208 37 54 4 82
1728 864 53 18 20 90 4512 2256 53 68 44 4
1824 912 53 4 24 60 4608 2304 31 68 4 88
2112 1056 47 34 56 62
9、 如权利要求 6所述的交织器， 其特征在于， 所述输入序列的数据块长 K还包括 {360， 384， 432, 480， 1920， 2880， 3840， 4800}中至少一个；
其中，所述输入序列的数据块长 K与所述输入序列的信息比特对个数 N、所述交织 偏移量参数 Ρη、 Ρ, , 尸2和 的对应关系包含下表中至少一行：
(比特） Ν ρ0 ρ2
360 180 11 48 48 4
384 192 5 4 20 44
432 216 7 54 32 26
480 240 19 34 24 94
1920 960 49 80 68 40
2880 1440 47 20 60 60
3840 1920 71 88 8 20
4800 2400 67 98 80 90
10、 如权利要求 6至 9任意一项所述的交织器， 其特征在于， 所述第一交织单元具 体用于对所述输入序列的信息比特对交替地进行信息比特对内交换。
11、 一种编码方法， 其特征在于， 包括： 对一输入序列进行编码； 对所述输入序列进行信息比特对内交织， 得到第一序列， 并对所述第一序列根据函 数 r/)进行交织， 得到一输出序列； 对所述输出序列进行编码； 其中， 对于 ' = 0，l，2，K，N— 1， 所述函数 )满足: 当 J mod 4 == 0时， = (P0 · j + l)modN； 当 j'mod4==l时， = (P0- j + l + N/2 + Px)modN； 当 j'mod4==2时， = (P0 j + l + P2) mod N； 当 j'mod4==3时， {j) = {P0- j + \ + N l2 + P3)moAN； 其中， r/)表示所述输出序列的信息比特对在所述第一序列中的位置索引号， N 表示所述输入序列的信息比特对个数， P0、 尸2和尸3为交织偏移量参数， 2N为所述 输入序列的数据块长 K; 其中，所述输入序列的数据块长 K包括 {120， 264， 312, 408， 456， 528， 576， 624， 720， 768， 816， 864， 912, 1056， 1152， 1248， 1440， 1536， 1632, 1728， 1824， 2112, 2208, 2304, 2400， 2496， 2592, 2784， 2976， 3072, 3168， 3264, 3456， 3552, 3648， 3744， 3936, 4128， 4224, 4320, 4416， 4512， 4608}中的至少一个； 其中， 数据块长
K的单位为比特。
12、 如权利要求 11所述的编码方法， 其特征在于， 当所述输入序列的数据块长大 于 4800比特时， 根据公式^: = 25 x3x/, I = 51,52,53,K ,64选取非 7整倍数的值作为所述输入序列的 数据块长。
13、 如权利要求 11所述的编码方法， 其特征在于， 所述输入序列的数据块长 Κ与 所述输入序列的信息比特对个数 Ν、 所述交织偏移量参数 A、 Ρ2和 Ρ3的对应关系 包含下表中至少一行:
K N ^0 ^2 K N ^0 p2
：比特） (比特）
120 60 7 30 28 30 2208 1104 67 2 32 10
264 132 5 6 24 6 2304 1152 67 22 96 10
312 156 5 2 44 54 2400 1200 59 22 32 26
408 204 11 12 44 8 2496 1248 53 60 64 92
456 228 13 20 44 8 2592 1296 47 96 28 40
528 264 5 2 36 82 2784 1392 59 20 16 96
576 288 11 34 4 78 2976 1488 47 72 56 96
624 312 11 46 52 6 3072 1536 59 28 72 44
720 360 13 2 12 58 3168 1584 61 52 80 32
768 384 11 84 84 80 3264 1632 37 66 12 94
816 408 5 6 88 62 3456 1728 53 22 28 94
864 432 19 84 56 72 3552 1776 53 20 60 64
912 456 37 8 24 16 3648 1824 59 46 52 82
1056 528 43 66 4 90 3744 1872 31 36 96 24
1152 576 29 60 16 24 3936 1968 67 6 88 54
1248 624 31 62 8 22 4128 2064 67 14 8 58
1440 720 37 86 32 42 4224 2112 59 16 8 40
1536 768 47 38 28 98 4320 2160 37 54 24 66
1632 816 43 86 12 58 4416 2208 37 54 4 82
1728 864 53 18 20 90 4512 2256 53 68 44 4
1824 912 53 4 24 60 4608 2304 31 68 4 88
2112 1056 47 34 56 62
14、 如权利要求 11所述的编码方法， 其特征在于， 所述输入序列的数据块长 K还 包括 {360， 384， 432, 480， 1920, 2880， 3840， 4800}中至少一个； 其中，所述输入序列的数据块长 K与所述输入序列的信息比特对个数 N、所述交织 偏移量参数 Ρη、 、 Ρ2和 的对应关系包含下表中至少一行：
(比特） N ^0 p2
360 180 11 48 48 4
384 192 5 4 20 44
432 216 7 54 32 26
480 240 19 34 24 94
1920 960 49 80 68 40
2880 1440 47 20 60 60
3840 1920 71 88 8 20
4800 2400 67 98 80 90
15、 如权利要求 11至 14任意一项所述的编码方法， 其特征在于， 所述对一输入序 列进行信息比特对内交织包括： 对所述输入序列的信息比特对交替地进行信息比特对内交换。
16、 如权利要求 11至 14任意一项所述的编码方法， 其特征在于， 所述输入序列的 数据块长 K与译码时使用的并行度的对应关系包含下表中至少一行：
K (比特） 并行度
48 < < 480 1 , 3
480 < < 960 1 , 2, 3 , 6
960 < ≤ 4800 1， 2, 3 , 4， 6， 12
17、 一种编码器， 其特征在于， 包括： 第一分量编码器， 用于对一输入序列进行编码； 内码交织器， 用于对所述输入序列进行信息比特对内交织， 得到第一序列， 并对所 述第一序列根据函数 r /)进行交织， 得到一输出序列； 第二分量编码器， 用于对所述输出序列进行编码; 其中， 对于 ' = 0，l，2，K，N— 1， 所述函数 r /)满足： 当 J mod 4 == 0时， = (P0 · j + l)modN； 当 j'mod4 == l时， = (P0 - j + l + N/2 + ^ )modN； 当 j'mod4 == 2时， = (P0 j + l + P2) mod N； 当 j'mod4 == 3时， ^j) = (P0 - j + l + N/2 + P3)modN ; 其中， r /)表示所述输出序列的信息比特对在所述第一序列中的位置索引号， N 表示所述输入序列的信息比特对个数， P0、 尸2和尸3为交织偏移量参数， 2N为所述 输入序列的数据块长 K; 其中，所述输入序列的数据块长 K包括 {120， 264， 312, 408， 456， 528， 576， 624， 720， 768， 816， 864， 912, 1056， 1152， 1248， 1440， 1536， 1632, 1728， 1824， 2112, 2208, 2304, 2400， 2496， 2592, 2784， 2976， 3072, 3168， 3264, 3456， 3552, 3648， 3744， 3936, 4128， 4224, 4320, 4416， 4512， 4608}中的至少一个； 其中， 数据块长
K的单位为比特。
18、 如权利要求 17所述的编码器， 其特征在于， 当所述输入序列的数据块长大于 4800比特时， 根据公式^: = 25 x3x/, I = 51,52,53,K ,64选取非 7整倍数的值作为所述输入序列的 数据块长。
19、 如权利要求 17所述的编码器， 其特征在于， 所述输入序列的数据块长 Κ与所 述输入序列的信息比特对个数 Ν、 所述交织偏移量参数 Ρ。、 Ρλ , 尸2和尸3的对应关系包 含下表中至少一行：
Κ Ν丄^! Ρ -' 0 Ρ 1 1 Ρ 1 2 Ρ 1 3 Κ Ν ρ 1 0 - Ρ' 1 1 Ρ 1 ρ 1 3
(比特) (比特)
120 60 7 30 28 2208 1104 67 2 32 10 264 132 5 6 24 2304 1152 67 22 96 10 312 156 5 2 44 54 2400 1200 59 22 32 26
408 204 11 12 44 8 2496 1248 53 60 64 92
456 228 13 20 44 8 2592 1296 47 96 28 40
528 264 5 2 36 82 2784 1392 59 20 16 96
576 288 11 34 4 78 2976 1488 47 72 56 96
624 312 11 46 52 6 3072 1536 59 28 72 44
720 360 13 2 12 58 3168 1584 61 52 80 32
768 384 11 84 84 80 3264 1632 37 66 12 94
816 408 5 6 88 62 3456 1728 53 22 28 94
864 432 19 84 56 72 3552 1776 53 20 60 64
912 456 37 8 24 16 3648 1824 59 46 52 82
1056 528 43 66 4 90 3744 1872 31 36 96 24
1152 576 29 60 16 24 3936 1968 67 6 88 54
1248 624 31 62 8 22 4128 2064 67 14 8 58
1440 720 37 86 32 42 4224 2112 59 16 8 40
1536 768 47 38 28 98 4320 2160 37 54 24 66
1632 816 43 86 12 58 4416 2208 37 54 4 82
1728 864 53 18 20 90 4512 2256 53 68 44 4
1824 912 53 4 24 60 4608 2304 31 68 4 88
2112 1056 47 34 56 62
20、 如权利要求 17所述的编码器， 其特征在于， 所述输入序列的数据块长 K还包 括 {360， 384， 432, 480， 1920， 2880， 3840， 4800}中至少一个； 其中，所述输入序列的数据块长 K与所述输入序列的信息比特对个数 N、所述交织 偏移量参数 Ρ。、 Ρ, , Ρ2和 Ρ3的对应关系包含下表中至少一行：
Κ (比特） Ν Ρ0 Ρ Ρ2 Ρ3
360 180 11 48 48 4 384 192 5 4 20 44
432 216 7 54 32 26
480 240 19 34 24 94
1920 960 49 80 68 40
2880 1440 47 20 60 60
3840 1920 71 88 8 20
4800 2400 67 98 80 90
21、 如权利要求 17所述的编码器， 其特征在于， 所述第一分量编码器与所述第二 分量编码器为同一个分量编码器。
22、 如权利要求 17至 21任意一项所述的编码器， 其特征在于， 所述内码交织器用 于对所述输入序列进行信息比特对内交织具体为 - 所述内码交织器用于对所述输入序列的信息比特对交替地进行信息比特对内交换。
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