WO2010061444A1 - 情報処理装置、システム制御装置、情報処理装置の制御方法、及び割り込み中継プログラム - Google Patents

情報処理装置、システム制御装置、情報処理装置の制御方法、及び割り込み中継プログラム Download PDF

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WO2010061444A1
WO2010061444A1 PCT/JP2008/071507 JP2008071507W WO2010061444A1 WO 2010061444 A1 WO2010061444 A1 WO 2010061444A1 JP 2008071507 W JP2008071507 W JP 2008071507W WO 2010061444 A1 WO2010061444 A1 WO 2010061444A1
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WO
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interrupt
unit
information processing
relay
processing unit
Prior art date
Application number
PCT/JP2008/071507
Other languages
English (en)
French (fr)
Inventor
淳一 稲垣
健祐 石田
Original Assignee
富士通株式会社
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Publication date
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
    • G06F13/24—Handling requests for interconnection or transfer for access to input/output bus using interrupt

Definitions

  • the present invention relates to an information processing apparatus, a system control apparatus, an information processing apparatus control method, and an interrupt relay program that select a relay destination apparatus for an interrupt that has occurred and relay the interrupt to the selected apparatus.
  • a Hardwired interrupt for notifying the occurrence of an interrupt by asserting a dedicated signal.
  • the notification destinations of interrupts are mainly South Bridge (South Bridge), and have a structure in which a line is concentrated from IO Device to South Bridge.
  • Representative examples of Hardwired interrupts include INT (IRQ), PME, and GPE.
  • INT is an abbreviation for Interrupt and is the name of a signal line defined by PCI (Peripheral Component Interconnect) standard.
  • the INT is used to call a CPU (Central Processing ⁇ ⁇ ⁇ Unit) so that the device (device) can perform input / output processing.
  • PME Central Processing ⁇ ⁇ ⁇ Unit
  • GPE General Purpose Event
  • Hot-Plug is a technique for controlling the power of only the PCI card slot and inserting / removing the PCI card without controlling the power of the entire apparatus.
  • the Hot-Plug event represents an event that occurs suddenly in relation to the Hot-Plug, such as a PCI card addition / deletion request from the user or a power failure of the PCI card slot, and the Hot-Plug event is represented by a CPU (Central Processing Unit: The GPE is used to notify the central processing unit).
  • a CPU Central Processing Unit: The GPE is used to notify the central processing unit.
  • FIGS. 10 and 11 server apparatuses capable of realizing physical partitions as shown in FIGS. 10 and 11 have been proposed.
  • a crossbar switch hereinafter referred to as a crossbar
  • SBs System Boards
  • FIG. 100-0 and 100-1 are CPUs
  • 101-0 and 101-1 are Host Bridges
  • 102-0 and 102-1 are South Bridges
  • 103-0 and 103-1 are PCI expresses (hereinafter, PCIe).
  • PCIe Switch and PCIe Slot are PCIe slots, and 105-0 and 105-1 are DIMMs (Dual Inline Memory Memory Module).
  • PCIe Switch and PCIe Slot as IO Devices and a CPU exist on the same system board. Therefore, since the CPU on the same board and the IO device are not divided into different partitions, it is sufficient that the Hardwired interrupt can be notified to the CPU on the same board. As a result, Hardwired interrupt notification can be realized by local wiring in the board.
  • the CPU and the IO device are separated into separate boards, that is, a system board and an IOB Input / output board (IO board), and are connected by the crossbar 201. It has the composition which is. According to the configuration of the server apparatus shown in FIG. 11, it is possible to create a partition which is a unit for executing information processing by arbitrarily combining a system board and an IO board.
  • hardwired interrupt connection is realized by an interrupt arbitration circuit 202 provided in the crossbar 201.
  • the Multi-Host compatible PCIe Switch is a PCIe Switch that can be connected to a plurality of Hosts (for example, a system board) through a PCIe path that is a data path.
  • a PCIe Switch By using this Multi-Host compatible PCIe Switch, it is possible to realize a server device having a configuration in which the system board and the PCIe Switch are directly connected via the PCIe path 106 as shown in FIG. As a result, it is not necessary to connect the boards with a crossbar.
  • a multiprocessor system has been proposed in which a plurality of processor units, a plurality of slave units, and a common memory are connected via a global bus, and an interrupt request from the slave unit is arbitrated by an interrupt arbitration circuit.
  • JP 2003-281112 A JP 2003-281112 A
  • the Hardwire interrupt signal output by the Multi-Host compatible PCIe Switch as described above with reference to FIG. 12 is not limited to one for each Host due to restrictions on the number of signal pins, but not to one PCIe Switch LSI. Thus, only one Hardwired interrupt output pin is prepared.
  • PCIe Switch LSI is applied to the server device as shown in FIG. 12 described above, there is a problem that the configuration of the partition is restricted due to the fact that there is only one Hardwired interrupt signal.
  • the PCIe switches 103-2 and 103-3 having one interrupt signal line 107 are applied to the server apparatus shown in FIG. 12 to configure the server apparatus as shown in FIG.
  • the interrupt signal line 107 is a signal line for notifying a Hardwired interrupt.
  • the PCIe Switch 103-2 can notify the Hardwired interrupt only to SB # 14 through the interrupt signal line 107, and can notify the SB # 15 of the Hardwired interrupt. Can not. Therefore, in the server device as shown in FIG. 13, even when a partition is constructed by a combination of SB # 14 and IOB # 10, or a combination of SB # 15 and IOB # 10, hardwired interrupt wiring is performed. In practice, a partition can only be constructed by a combination of SB # 14 and IOB # 10.
  • INT and PME have means for avoiding the above-described problem of partition configuration restriction. That is, an INT message packet and a PME message packet are defined in the PCIe specification, and an interrupt notification can be performed using the PCIe path.
  • GPE is an interrupt signal mainly for notifying a Hot-Plug event interrupt.
  • MSI Message Signaled Interrupt
  • the MSI interrupt is an interrupt transmitted through the PCIe path based on the PCIe Memory Write, and does not require a dedicated signal.
  • the MSI interrupt needs to be handled by an OS (Operating System), and if the OS is not compatible with the MSI, notification by a GPE interrupt is necessary.
  • an object of the present invention is to provide an information processing apparatus capable of configuring a partition including any combination of an interrupt generation device and an interrupt relay destination device.
  • an object of the present invention is to provide a system control device that can configure a partition that is formed by any combination of an interrupt generation device and an interrupt destination device.
  • an object of the present invention is to provide a method for controlling an information processing apparatus that can configure a partition including an arbitrary combination of an interrupt generation device and an interrupt relay destination device.
  • an object of the present invention is to provide an interrupt relay program that makes it possible to configure a partition composed of any combination of an interrupt generation device and an interrupt relay destination device.
  • the information processing apparatus is connected to an interrupt generation unit that generates an interrupt, a first interrupt reception unit that receives an interrupt after relaying, and the first interrupt reception unit, and the first interrupt reception unit receives the interrupt.
  • a first interrupt processing unit that processes interrupts received, a second interrupt receiving unit that receives interrupts after relaying, and an interrupt that is connected to the second interrupt receiving unit and received by the second interrupt receiving unit
  • a second interrupt processing unit that processes the interrupt generated by the interrupt generation unit, and selects a valid interrupt processing unit from the first interrupt processing unit and the second interrupt processing unit,
  • An interrupt relay unit configured to relay the received interrupt as the interrupt after relay to the selected interrupt processing unit;
  • the system control apparatus is connected to the interrupt generation unit that generates an interrupt, the first interrupt reception unit that receives an interrupt after relay, and the first interrupt reception unit, and the first interrupt reception unit Is connected to the first interrupt processing unit, the second interrupt receiving unit that receives the interrupt after relaying, and the second interrupt receiving unit, and the second interrupt receiving unit receives the interrupt.
  • the system control device provided in the information processing apparatus having the second interrupt processing unit that processes the interrupt that has been received, the system control device receives the interrupt generated by the interrupt generation unit, and the first interrupt processing unit and the Select a valid interrupt processing unit from among the second interrupt processing units, and select the received interrupt as the interrupt after relaying Having an interrupt relay unit that relays the processing unit.
  • the control method of the information processing device is a control method of the information processing device, wherein the interrupt generation unit included in the information processing device generates an interrupt, and the interrupt relay unit included in the information processing device includes the interrupt generation unit.
  • the interrupt processing unit is received, the valid interrupt processing unit is selected from the first interrupt processing unit and the second interrupt processing unit included in the information processing apparatus, and the received interrupt is used as the interrupt after relaying.
  • the selected interrupt processing unit relays to the selected interrupt processing unit, and the selected interrupt processing unit receives the interrupt after the relay, and the interrupt processing unit included in the information processing apparatus processes the interrupt received by the interrupt receiving unit.
  • the interrupt relay program is connected to the interrupt generation unit that generates an interrupt, a first interrupt reception unit that receives an interrupt after relay, and the first interrupt reception unit, and the first interrupt reception unit Is connected to the first interrupt processing unit, the second interrupt receiving unit that receives the interrupt after relaying, and the second interrupt receiving unit, and the second interrupt receiving unit receives the interrupt.
  • the information processing apparatus, the system control apparatus, the control method of the information processing apparatus, and the interrupt relay program receive an interrupt generated by the interrupt generation unit and are effective among a plurality of interrupt processing units included in the information processing apparatus. An interrupt processing unit is selected, and the received interrupt is relayed to the selected interrupt processing unit. Therefore, according to the information processing apparatus, the system control apparatus, the control method of the information processing apparatus, and the interrupt relay program, for example, even when there is only one Hardwired interrupt signal output by the interrupt generation apparatus, Interrupts can be relayed by selecting a relay destination device from the interrupt generation device. As a result, the partition can be configured by arbitrarily combining the interrupt generation device and the interrupt relay destination device.
  • FIG. 1 is a diagram illustrating a configuration example of the information processing apparatus according to the present embodiment.
  • 1 includes an IO (Input / Output) board 1 (IOB # 0 in FIG. 1), an SVP (SerVice Processor) board 2 and a plurality of system boards 3 (SB in FIG. 1). # 0, SB # 1).
  • Each board is inserted in a midplane 4.
  • the IO board 1 and each system board 3 are connected by a PCIe path 20 indicated by a dotted line in the drawing.
  • the IO board 1 and the SVP board are connected by an interrupt signal line 21, and the SVP board 2 and each system board 3 are connected by an interrupt signal line 22.
  • the IO board 1 is an IO device.
  • the IO board 1 includes a PCIe Switch 11-0 having a function as an interrupt generation unit that generates an interrupt, and a PCIe Slot 12-0 that is a slot configured to allow insertion and removal of a function expansion device described later.
  • the PCIe Switch 11-0 transmits the generated interrupt to the SVP board 2 through the interrupt signal line 21.
  • the PCIe Switch 11-0 may generate an interrupt when a function expansion device (for example, a PCIe card such as a LAN card) that expands the function of the information processing device is connected to the PCIe Slot 12-0. .
  • the IO board 1 can generate an interrupt when a LAN card or the like is connected to the PCIe slot 12-0.
  • the IO board 1, SB # 0 (CPU 31-0) and SB # 1 (CPU 31-1) may belong to the same partition.
  • the SVP board 2 to be described later can select the system board 3 that is the relay destination of the interrupt from the system boards 3 that belong to the same partition as the IO board 1 that generated the interrupt.
  • the SVP board 2 is a system control device.
  • the SVP board 2 receives the interrupt generated by the PCIe Switch 11-0 from the PCIe Switch 11-0, and the plurality of system boards 3 SB # 0 (Host Bridge 32-0 and South Bridge 33-0) and SB # 1 Host Bridge 32-1 and South A valid system board 3 is selected from among Bridge 33-1), and the PCIe It has a function as an interrupt relay unit that relays the interrupt received from Switch 11-0 to the selected system board 3 as an interrupt after relay.
  • the firmware operating on the SVP board 2 executes the selection process of the system board 3 and the relay process of the interrupt after relay.
  • the SVP board 2 recognizes the partition to which the IO board 1 belongs in the information processing apparatus of this embodiment with reference to partition configuration information stored in advance in a partition configuration database (DB) 34 described later in FIG. After specifying 0 and SB # 1 as the system board 3 belonging to the same partition as the partition to which the IO board 1 belongs, the effective system board 3 is selected from the specified system boards 3. Thereby, the SVP board 2 can correctly select the system board 3 that is the relay destination of the interrupt among the two system boards 3 that belong to the same partition as the partition to which the IO board 1 that generated the interrupt belongs.
  • DB partition configuration database
  • the SB # 0 includes a CPU 31-0, a host bridge 32-0, a south bridge 33-0, and a DIMM 34-0.
  • the DIMM 34-0 is a storage unit for storing data.
  • the SB # 1 has the same configuration as the SB # 0 and includes a CPU 31-1, a host bridge 32-1, a south bridge 33-1, and a DIMM 34-1.
  • the South Bridge included in each system board 3 receives the interrupt after the relay from the SVP board 2 through the interrupt signal line 22 and notifies the Host Bridge. That is, the South Bridges 33-0 and 33-1 are controllers that receive Hardwired interrupts. Host The Bridges 32-0 and 32-1 transmit the notified interrupts to the CPUs 31-0 and 31-1, respectively.
  • the CPUs 31-0 and 31-1 have a function as an interrupt processing unit that processes received interrupts.
  • the IO board 1 shown in FIG. 1 generates an interrupt
  • the SVP board 2 receives the interrupt generated by the IO board 1, and the information processing apparatus according to the present embodiment is controlled.
  • a valid system board 3 is selected from among a plurality of system boards 3 included in the apparatus, the received interrupt is relayed to the selected system board 3 as a relayed interrupt, and the selected system board 3 is This is realized by receiving an interrupt after relay and processing the received interrupt.
  • the interrupt relay program according to the present embodiment is a program that is executed by the SVP2 computer (the microprocessor 32 as an arithmetic processing device described with reference to FIG. 6) included in the information processing apparatus according to the present embodiment.
  • An interrupt generated by the board 1 is received, a valid system board 3 is selected from among a plurality of system boards 3 included in the information processing apparatus of the present embodiment, and the selected system is selected as an interrupt after relaying the received interrupt.
  • the relay process is executed by the board 3.
  • This interrupt relay program can be stored in a computer-readable recording medium, such as a semiconductor memory, a hard disk, a CD-ROM, a DVD, etc., provided by being recorded on these recording media, or via a communication interface. Provided by sending and receiving using the network.
  • one Hardwired interrupt signal (GPE #) output from the IO board 1 is provided. Even if there is only one, it is possible to relay the interrupt by selecting the system board 3 to which the interrupt from the IO board 1 is relayed.
  • a partition can be configured by arbitrarily combining the IO board 1 and the system board 3. For example, not only a combination of IOB # 0 and SB # 0 shown in FIG. 1, but also a combination of IOB # 0 and SB # 1 can be configured.
  • the information processing apparatus can be configured to include an arbitrary number of IO boards 1 and system boards 3.
  • the information processing apparatus according to the present embodiment includes four system boards 3 (SB # 0, SB # 1, SB # 2, SB # 3) and two IO boards 1 (see FIG. 2).
  • a configuration including IOB # 0 and IOB # 1) may be employed.
  • the constituent elements included in the information processing apparatus illustrated in FIG. 2 the constituent elements provided with the same reference numerals as those included in the information processing apparatus illustrated in FIG. 1 are the constituent elements included in the information processing apparatus illustrated in FIG. 1. It is the same.
  • IOB # 1 has the same configuration as IOB # 0.
  • PCIe Switch 11-1 included in IOB # 1 has the same function as PCIe Switch 11-0 included in IOB #
  • PCIe Slot 12-1 included in IOB # 1 is PCIe Slot 12-0 included in IOB # 0. Has the same function.
  • the CPUs 31-2 and 31-3 included in the SBs # 2 and # 3 shown in FIG. 2 have the same functions as the CPU 31-0, and the Host Bridge 32-2 and 32-3 are the Host Bridge 32-0.
  • the South Bridge 33-2 and 33-3 have the same function as the South Bridge 33-0, and the DIMMs 34-2 and 34-3 have the same functions as the DIMM 34-0.
  • GPE # The Hardwired interrupt (GPE #) in the information processing apparatus shown in FIG. That is, one GPE # can be output from each PCIe switch of each IO board 1.
  • GPE # is an interrupt used when an event occurs due to the above-described Hot-Plug.
  • GPE # 1 output from the output IO board 1 is input to the SVP board 2 through the interrupt signal line 21.
  • a total of four GPE # s can be output from the SVP board 2.
  • the GPE # output from the SVP board 2 is input to the South Bridge included in the system board 3 through the interrupt signal line 22.
  • FIG. 3 is a diagram showing a configuration example of the IO board shown in FIG. 1 or FIG.
  • the PCIe Switch 11-0 in the IO board 1 includes a PCIe Switch core unit 111, a plurality of Hot-Plug control units 112 (Hot-Plug control units # 0 to #n), and a GPE # generation unit 113.
  • the PCIe Switch core unit 111 receives an instruction from the CPU of the system board 3 (see FIG. 2) through the PCIe path 20, and interrupts the PCIe Slot Control Register 303 in the Hot-Plug control unit 112 described later with reference to FIG. Enable (Disable) / Disable (Disable).
  • PCIe Slot 12-0 PCIe Slots # 0 to #n
  • Hot-Plug control unit 112 Hot-Plug control units # 0 to #n
  • the Hot-Plug control signal is a signal for controlling power supply control or reset (Reset) of the PCIe Slot 12-0, a power supply state of the PCIe Slot 12-0, a signal for detecting the PCIe card being mounted on the PCIe Slot 12-0, and the like. .
  • the Hot-Plug control signal changes.
  • the hot-plug control unit 112 When the hot-plug control unit 112 detects a change in the hot-plug control signal, the hot-plug control unit 112 generates a switch internal GPE signal based on the changed hot-plug control signal, and notifies the GPE # generation unit 113 of the switch internal GPE signal. .
  • the switch internal GPE signal is a control signal that instructs the GPE # generation unit 113 to generate GPE #.
  • the Hot-Plug control units # 0, # 1, and #n notify the GPE # generation unit 113 of the switch internal GPE signals # 0, # 1, and #n, respectively.
  • the Hot-Plug control unit 112 receives a control signal from the SVP board 2 through a predetermined management interface 114 (not shown in FIGS.
  • the GPE # generation unit 113 generates a GPE # based on the switch internal GPE signal notified from the Hot-Plug control unit, and outputs the generated GPE # to the SVP board 2 through the interrupt signal line 21.
  • FIG. 4 is a diagram illustrating a configuration example of the GPE # generation unit.
  • the GPE # generation unit 113 includes a NOR (negative OR) circuit 201.
  • the NOR circuit 201 takes a negative logical sum of the switch internal GPE signal notified to the GPE # generation unit 113, and generates and outputs a GPE # having a value (0 or 1) corresponding to the result of the negative logical sum. To do.
  • the switch internal GPE signal is turned on (asserted) when the value is 1, is turned off (deasserted) when it is 0, and the value of GPE # is 0. Asserted to 1 and deasserted when 1. Therefore, if any of the values of the switch internal GPE signals # 0, # 1, #n notified to the GPE # generation unit 113 is 1, the value of the output GPE # becomes 0, and the GPE # Asserted.
  • FIG. 5 is a diagram illustrating a configuration example of the Hot-Plug control unit.
  • the Hot-Plug control unit 112 includes a Hot-Plug Event detection circuit 301, a PCIe Slot Status Register 302, a PCIe Slot Control Register 303, a GPE Enable Register 304, an OR (OR) circuit 306, and an OR logic circuit 306. And a plurality of AND (logical product) circuits 305 and 307.
  • the Hot-Plug Event detection circuit detects a change in the Hot-Plug control input signal and generates a Hot-Plug Event detection pulse.
  • the Hot-Plug Event detection pulse is a signal indicating that a change in the Hot-Plug control input signal is detected.
  • the Hot-Plug Event detection circuit notifies the Hot-Plug Event detection pulse to the PCIe Slot Status Register 302.
  • PCIe Slot Status Register 302 is a register for recording a Hot-Plug interrupt factor. When the Hot-Plug Event detection pulse is notified, the value of the PCIe Slot Status Register 302 is set to 1.
  • the PCIe Slot Control Register 303 is a register for setting Enable / Disable of an interrupt.
  • the PCIe Switch core unit 111 receives an instruction from the CPU of the system board 3 through the PCIe path 20 and sets a value (1/0) indicating Enable / Disable of the interrupt in the PCIe Slot Control Register 302. .
  • GPE Enable Register 304 is a register for setting Enable / Disable of Hot-Plug interrupt notification by GPE #.
  • the hot-plug control unit 112 receives a control signal from the SVP board 2 through the management interface 114, and sets a value (1/0) indicating Enable / Disable of the hot-plug interrupt notification by GPE # in the GPE Enable Register 304.
  • the AND circuit 305 takes the logical product of the setting value of the PCIe Slot Status Register 302 and the setting value of the PCIe Slot Control Register 303 and outputs the logical product operation result.
  • the OR circuit 306 takes the logical sum of the outputs of the AND circuits 305 and outputs the logical sum operation result.
  • the AND circuit 307 calculates the logical product of the output of the OR circuit 306 and the set value of the GPE Enable Register 304, and outputs the logical product operation result as a switch internal GPE signal. Accordingly, the switch internal GPE signal is asserted when the PCIe Slot Control Register 303 and the GPE Enable Register 304 are set in a state where any one bit of the PCIe Slot Status Register 302 is set.
  • Hot-Plug interrupt is notified to the OS (not shown) of the information processing apparatus and Hot-Plug Event processing by the OS is completed
  • the OS writes a value 1 to the PCIe Slot Status Register 302.
  • the Hot-Plug interrupt factor is cleared.
  • the switch internal GPE signal is deasserted.
  • the value of GPE # output from the IO board 1 changes.
  • FIG. 6 is a diagram showing a configuration example of the SVP board.
  • the SVP board 2 includes a GPE # detection unit 31, a microprocessor 32, a GPE # transfer unit 33, and a partition configuration DB 34.
  • the GPE # detection unit 31 receives the GPE # output from the IO board 1 and notifies the microprocessor 32 of an interrupt signal through the interrupt signal line 400.
  • This interrupt signal is a signal for notifying that a change has occurred in GPE # from the IO board 1 (for example, IOB # 0, # 1 in FIG. 2).
  • the GPE # detection unit 31 is provided with a GPIO Input Register 210.
  • the GPE # detection unit 31 stores the value of GPE # input from the IO board 1 in the GPIO Input Register 210 for each IO board 1 that is the input source of GPE #.
  • the value stored in the GPIO Input Register 210 is read by the microprocessor 32 through the peripheral IF (interface) 401.
  • the GPE # detection unit 31 compares the value of GPE # input from the IO board 1 and stored in the GPIO Input Register 210 with the value of GPE # last read from the GPIO Input Register 210 by the microprocessor 32, and When the value of GPE # stored in the Input Register 210 does not match the value of GPE # read by the microprocessor, an interrupt signal is asserted.
  • the GPE # detection unit 31 deasserts the interrupt signal when the value of GPE # stored in the GPIO Input Register 210 matches the value of GPE # read last by the microprocessor. Therefore, when the microprocessor 32 reads the GPIO Input Register 210, the interrupt is deasserted.
  • the microprocessor 32 is connected to the GPE # detection unit 31 and the GPE # transfer unit 33 by a peripheral IF 401.
  • the microprocessor 32 that is, the firmware operating on the microprocessor 32 reads the value of GPE # stored in the GPIO Input Register 210 of the GPE # detection unit 31 through the peripheral IF 401. Further, the microprocessor 32 reads the value of GPE # stored in the GPIO Output Register 230 of the GPE # transfer unit 33 through the peripheral IF 401.
  • the microprocessor 32 refers to the partition configuration information stored in advance in the partition configuration DB 34 and identifies the partition to which the IO board 1 (for example, IOB # 0) belongs.
  • the microprocessor 32 selects the system board 3 having a valid South Bridge among the system boards 3 belonging to the specified partition.
  • the microprocessor 32 corresponds to the IO board 1 read from the GPIO Input Register 210 with the value of the bit corresponding to the selected system board 3 among the GPE # read from the GPIO Output Register 230. Update to the value of GPE #.
  • the microprocessor 32 writes the updated value as a bit value corresponding to the selected system board 3 in the GPIO Output Register 230 of the GPE # transfer unit 33.
  • the GPE # transfer unit 33 has the GPIO Output Register 230 inside, and outputs the GPE # of the value set in the GPIO Output Register 230 to the South Bridge of the system board 3 through the interrupt signal line 22.
  • the GPIO Output Register 230 is a register for setting the value of GPE # output to each system board 3.
  • the GPIO Output Register 230 is provided with a total of 4 bits corresponding to the system board 3 of each output destination of GPE #, SB # 0, # 1, # 2, and # 3. .
  • the value of GPE # output to each system board 3 is set in the bit corresponding to each system board 3.
  • FIG. 7 is a diagram illustrating a data configuration example of the partition configuration DB.
  • the partition information in the partition configuration DB 34 is the system board 3 including the IO board 1 and the system board 3 that belong to the partition, and the system board 3 that has the valid South Bridge among the system boards 3 that belong to the partition. It has information indicating.
  • the Partition number in FIG. 7 is identification information of each partition. In the example shown in FIG. 7, there are a partition number 0 and a partition number 1. Each row of the partition configuration information indicates the configuration of each Partition. For example, SB # 2, # 3, and IOB # 1 are set as the system board 3 and the IO board 1 that belong to the partition of Partition No. 0.
  • SB # 0 and IOB # 0 are set as the system board 3 and the IO board 1 belonging to the partition of the partition number 1.
  • the South Bridge item has a 2-bit value. This 2-bit value indicates the number of the system board 3 on which a valid South Bridge is mounted. Therefore, in the example shown in FIG. 7, among the system boards 3 belonging to the partition of Partition No. 0, the system board 3 in which South Bridge is valid is SB # 2. Of the system boards 3 belonging to the partition of the partition number 1, the system board 3 in which South Bridge is valid is SB # 0. Note that there is always one effective South Bridge in one partition. This is for the following reason. There is a fixed address register in the South Bridge. If a plurality of South Bridges exist in one partition, a plurality of registers having the same address exist, and an operation when an access to the registers occurs becomes unpredictable. For this reason, South Bridge must be unique in one partition.
  • FIG. 8 and 9 are diagrams illustrating an example of an interrupt relay processing flow according to the present embodiment.
  • the GPE # output from the IO board 1 changes.
  • the GPE # detection unit 31 included in the SVP board 2 detects the change in GPE # and asserts an interrupt signal to the microprocessor 32, whereby the firmware operating on the microprocessor 32 is updated. Notify interrupt. Upon receiving this interrupt notification, the processing by the firmware is started.
  • the firmware sets an interrupt mask register (not shown) provided in the microprocessor 32 and sets the logic of the value set in the mask register in response to the interrupt from the GPE # detection unit 31.
  • Product operation is performed by an AND circuit or the like.
  • the interrupt mask register is a register that is set so as not to be notified of an interrupt from the GPE # detection unit 31.
  • the firmware reads the GPIO Input Register 210 of the GPE # detection unit 31, and the GPE # value corresponding to IOB # 0 currently set in the GPIO Input Register 210 and the GPE # value corresponding to IOB # 1 Is recognized (step S3).
  • the interrupt signal from the GPE # detector 31 is deasserted by the reading process of the GPIO Input Register 210 in step S3. This is because when the firmware reads the GPIO Input Register 210, the value of GPE # from the IO board 1 and the value of GPE # read from the GPIO Input Register 210 by the microprocessor (firmware operating on the microprocessor) at the end match.
  • the firmware reads the partition configuration information from the partition configuration DB 34 (step S4). Then, the firmware reads the value of GPE # stored in the GPIO Output Register 230 of the GPE # transfer unit 33 (step S5). Since GPIO Output Register 230 cannot be written in bit units, if you want to reflect the value for only one bit, after reading GPIO Output Register 230 once, change the value corresponding to this one bit and write it back Is required. For this reason, the GPIO Output Register 230 is read out in step S5.
  • the firmware performs the following steps S6 to S8 shown in FIG. 9 for each IO board 1 included in the information processing apparatus of this embodiment (IOB # 0 and IOB # 1 in the configuration example shown in FIG. 2). ). That is, the processes of steps S6 to S8 are looped by the number of IO boards 1. In this example, the processing of steps S6 to S8 will be described assuming that the IO board 1 to be processed is IOB # n.
  • the firmware identifies the partition to which the IOB #n belongs based on the partition configuration information read in step S4 (step S6 in FIG. 9). Subsequently, the firmware identifies a system board 3 having a valid South Bridge among the system boards 3 belonging to the partition identified in step S6 based on the partition configuration information (step S7).
  • the firmware sets the bit value indicating the GPE # corresponding to the system board 3 identified in the step S7 among the GPE # values read from the GPIO Output Register 230 in the step S4, and the GPIO Input Register 210 in the step S2. Is updated to a value indicating GPE # corresponding to IOB # n read from (step S8).
  • the firmware After executing the processing of steps S6 to S8 in FIG. 9 for all the IO boards 1 included in the information processing apparatus of the present embodiment, the firmware performs the following processing.
  • the firmware writes the value updated in step S7 to the GPIO Output Register 230 of the GPE # transfer unit 33 (step S9).
  • step S9 the GPE # value input from the IO board 1 that generated the interrupt is reflected in the GPE # value to the system board 3 that is the output target of the GPE # from the SVP board 2.
  • step S10 the firmware releases the mask of the interrupt executed in step S2 in FIG. 8 (step S10), so that the microprocessor 32 can accept a new interrupt from the GPE # detection unit 31.
  • step S11 the GPE # transfer unit 33 outputs the GPE # having the value written in the GPIO Output Register 230 (Step S11).
  • the system control apparatus the control method of the information processing apparatus, and the interrupt relay program, for example, even when only one Hardwired interrupt signal is output from the interrupt generation apparatus, this interrupt is generated.
  • An interrupt can be relayed by selecting a relay destination device of the interrupt from the device.
  • the partition can be configured by arbitrarily combining the interrupt generation device and the interrupt relay destination device.

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Abstract

　情報処理装置が備えるＩＯボード１が、割り込みを発生して、割り込み信号線２１を通じてＳＶＰボード２に通知する。ＳＶＰボード２が、ＩＯボード１が発生した割り込みを受信し、情報処理装置が備える複数のシステムボード３のうち有効であるシステムボード３を選択し、上記受信した割り込みを中継後の割り込みとして上記選択したシステムボード３に中継し、上記選択されたシステムボード３が、上記中継後の割り込みを受信し、受信した割り込みを処理する。

Description

情報処理装置、システム制御装置、情報処理装置の制御方法、及び割り込み中継プログラム
　本発明は、発生した割り込みの中継先の装置を選択し、選択した装置に割り込みを中継する情報処理装置、システム制御装置、情報処理装置の制御方法、及び割り込み中継プログラムに関する。
　ＩＯ  Ｄｅｖｉｃｅ（Input Output Device ：入出力装置）での割り込みの発生を通知する方式として、専用信号をアサートすることによって割り込みの発生を通知するＨａｒｄｗｉｒｅｄ割り込みがある。割り込みの通知先は、主にＳｏｕｔｈ　Ｂｒｉｄｇｅ（サウスブリッジ）であり、ＩＯ　ＤｅｖｉｃｅからＳｏｕｔｈ　Ｂｒｉｄｇｅに集線される構造をとる。Ｈａｒｄｗｉｒｅｄ割り込みの代表的なものとして、ＩＮＴ（ＩＲＱ）、ＰＭＥ、ＧＰＥなどがあげられる。ＩＮＴはＩｎｔｅｒｒｕｐｔの略であり、ＰＣＩ(Peripheral Component Interconnect) 規格で定義される信号線の名称である。ＩＮＴは、Ｄｅｖｉｃｅ（デバイス）が入出力処理を実行してもらうためにＣＰＵ（Central Processing Unit ：中央処理装置）を呼び出すために使用される。ＰＭＥは、Ｐｏｗｅｒ　Ｍａｎａｇｅｍｅｎｔ　Ｅｖｅｎｔの略であり、省電力モードからの復帰のために使用される割り込みである。ＧＰＥは、Ｇｅｎｅｒａｌ　Ｐｕｒｐｏｓｅ　Ｅｖｅｎｔの略であり、Ｈｏｔ－Ｐｌｕｇによるイベント発生時に使用される割り込みである。Ｈｏｔ－Ｐｌｕｇは、装置全体の電源の制御を行わずに、ＰＣＩカードスロットの電源のみを制御し、ＰＣＩカードの挿抜を行うことを目的とした技術である。Ｈｏｔ－Ｐｌｕｇイベントは、ユーザからのＰＣＩカード追加・削除要求やＰＣＩカードスロットの電源Ｆａｉｌなど、Ｈｏｔ－Ｐｌｕｇに関連し突発的に発生するイベントを表し、Ｈｏｔ－ＰｌｕｇイベントをＣＰＵ(Central Processing Unit：中央処理装置) に通知するために、上記ＧＰＥが使用される。
　従来、図１０、図１１に示すような、物理パーティションを実現可能なサーバ装置が提案されている。図１０、図１１に示す従来のサーバ装置においては、装置内の複数のユニットをクロスバスイッチ（以下、クロスバと記述）により接続する。図１０に示すサーバ装置では、ＳＢ＃１０、１１、１２、１３という複数のＳＢ（System Board：システムボード）が、クロスバ２００で接続されている。図１０中の１００－０、１００－１はＣＰＵ、１０１－０、１０１－１はＨｏｓｔ　Ｂｒｉｄｇｅ、１０２－０、１０２－１はＳｏｕｔｈ　Ｂｒｉｄｇｅ、１０３－０、１０３－１はＰＣＩ　ｅｘｐｒｅｓｓ（以下、ＰＣＩｅと記述）Ｓｗｉｔｃｈ、１０４－０、１０４－１はＰＣＩｅ　Ｓｌｏｔ、１０５－０、１０５－１はＤＩＭＭ(Dual Inline Memory Module) である。図１０に示すサーバ装置では、ＩＯ　ＤｅｖｉｃｅとしてのＰＣＩｅ　Ｓｗｉｔｃｈ及びＰＣＩｅ　Ｓｌｏｔと、ＣＰＵとが、同一のシステムボード上に存在する。従って、同一ボード上のＣＰＵとＩＯ　Ｄｅｖｉｃｅとが異なるパーティションに分断されることがないため、Ｈａｒｄｗｉｒｅｄ割り込みは、同一ボード上のＣＰＵに通知できればよい。その結果、ボード内のローカルな配線でＨａｒｄｗｉｒｅｄ割り込み通知を実現することができる。
　一方、図１１に示すサーバ装置は、ＣＰＵと、ＩＯ　Ｄｅｖｉｃｅ（ＰＣＩｅ　Ｓｗｉｔｃｈ及びＰＣＩｅ　Ｓｌｏｔ）とが、別個のボード、すなわちシステムボードとＩＯＢInput output board：ＩＯボード）に分離され、クロスバ２０１により接続されている構成を有する。図１１に示すサーバ装置の構成によれば、システムボードとＩＯボードとを任意に組み合わせて、情報処理を実行する単位であるパーティションを作ることが可能である。図１１に示すサーバ装置における、Ｈａｒｄｗｉｒｅｄ割り込みの接続は、クロスバ２０１の内部に設けられた割り込み調停回路２０２によって実現される。
　しかし、近年、Ｍｕｌｔｉ－Ｈｏｓｔ対応のＩＯ拡張装置であるＰＣＩｅ　Ｓｗｉｔｃｈが登場し、サーバ装置の構成が変化した。Ｍｕｌｔｉ－Ｈｏｓｔ対応のＰＣＩｅ　Ｓｗｉｔｃｈは、複数のＨｏｓｔ（例えばシステムボード）と、データパスであるＰＣＩｅパスで接続が可能なＰＣＩｅ　Ｓｗｉｔｃｈのことである。このＭｕｌｔｉ－Ｈｏｓｔ対応のＰＣＩｅ　Ｓｗｉｔｃｈを用いることによって、図１２に示すように、システムボードとＰＣＩｅ　Ｓｗｉｔｃｈとが直接ＰＣＩｅパス１０６で接続される構成をとるサーバ装置を実現することができるようになる。その結果、各ボードをクロスバで接続する必要がなくなる。
　なお、複数のプロセッサユニットと複数のスレーブユニットと共通メモリとをグローバルバスを介して接続し、スレーブユニットからの割り込み要求を割り込み調停回路により調停するマルチプロセッサシステムが提案されている。
特開２００３－２８１１１２号公報
　図１２を参照して前述したようなＭｕｌｔｉ－Ｈｏｓｔ対応のＰＣＩｅ　Ｓｗｉｔｃｈが出力するＨａｒｄｗｉｒｅｄ割り込み信号は、信号ピン数の制約から、Ｈｏｓｔ毎に１本ずつあるわけではなく、１つのＰＣＩｅ　Ｓｗｉｔｃｈ　ＬＳＩに対してＨａｒｄｗｉｒｅｄ割り込み出力ピンが１本用意されているのみである。このようなＰＣＩｅ　Ｓｗｉｔｃｈ　ＬＳＩを上述した図１２に示すようなサーバ装置に適用すると、Ｈａｒｄｗｉｒｅｄ割り込み信号が１本しかないことが原因となって、パーティションの構成が制約されてしまうという問題が起こる。
　例えば、図１２に示すサーバ装置に１本の割り込み信号線１０７を持つＰＣＩｅ　Ｓｗｉｔｃｈ１０３－２、１０３－３を適用し、図１３に示すようなサーバ装置を構成する。割り込み信号線１０７は、Ｈａｒｄｗｉｒｅｄ割り込みを通知する信号線である。図１３に示すサーバ装置においては、例えばＰＣＩｅ　Ｓｗｉｔｃｈ１０３－２は割り込み信号線１０７を通じてＳＢ＃１４に対してのみＨａｒｄｗｉｒｅｄ割り込みを通知することができ、ＳＢ＃１５に対してはＨａｒｄｗｉｒｅｄ割り込みを通知することができない。従って、図１３に示すようなサーバ装置では、ＳＢ＃１４とＩＯＢ＃１０との組み合わせや、ＳＢ＃１５とＩＯＢ＃１０との組み合わせでパーティションを構築したい場合であっても、Ｈａｒｄｗｉｒｅｄ割り込みの配線が制約となって、実際にはＳＢ＃１４とＩＯＢ＃１０との組み合わせでしかパーティションを構築することができない。
　Ｈａｒｄｗｉｒｅｄ割り込みのうち、ＩＮＴやＰＭＥには、上述したパーティション構成の制約の問題を回避する手段が存在する。すなわち、ＰＣＩｅの仕様に、ＩＮＴ　ｍｅｓｓａｇｅパケットやＰＭＥ　ｍｅｓｓａｇｅパケットが定義されており、ＰＣＩｅパスを使用して割り込み通知を行うことができる。しかし、ＧＰＥについては、上記のパーティション構成の制約の問題を回避する手段は用意されていない。ＧＰＥは、主にＨｏｔ－Ｐｌｕｇイベント割り込みを通知するための割り込み信号である。ＧＰＥ割り込みに代わってＨｏｔ－Ｐｌｕｇイベントを通知する手段として、ＭＳＩ（Message Signaled Interrupt）割り込みが存在する。ＭＳＩ割り込みは、ＰＣＩｅのＭｅｍｏｒｙ　Ｗｒｉｔｅをベースとした、ＰＣＩｅパスを伝わる割り込みであり、専用信号は不要である。しかし、ＭＳＩ割り込みは、ＯＳ(Operating System)の対応が必要であり、ＭＳＩに対応しないＯＳであれば、ＧＰＥ割り込みによる通知が必要となる。
　本発明は、割り込み発生装置が出力するＨａｒｄｗｉｒｅｄ割り込み信号が１本しかない場合であっても、この割り込み発生装置からの割り込みの中継先の装置を選択して割り込みを中継できる。したがって、本発明は、割り込み発生装置と割り込みの中継先の装置との任意の組み合わせからなるパーティションを構成可能とする情報処理装置の提供を目的とする。
　また、本発明は、割り込み発生装置が出力するＨａｒｄｗｉｒｅｄ割り込み信号が１本しかない場合であっても、この割り込み発生装置からの割り込みの中継先の装置を選択して割り込みを中継できる。したがって、本発明は、割り込み発生装置と割り込みの中継先の装置との任意の組み合わせからなるパーティションを構成可能とするシステム制御装置の提供を目的とする。
　また、本発明は、割り込み発生装置が出力するＨａｒｄｗｉｒｅｄ割り込み信号が１本しかない場合であっても、この割り込み発生装置からの割り込みの中継先の装置を選択して割り込みを中継できる。したがって、本発明は、割り込み発生装置と割り込みの中継先の装置との任意の組み合わせからなるパーティションを構成可能とする情報処理装置の制御方法の提供を目的とする。
　また、本発明は、割り込み発生装置が出力するＨａｒｄｗｉｒｅｄ割り込み信号が１本しかない場合であっても、この割り込み発生装置からの割り込みの中継先の装置を選択して割り込みを中継できる。したがって、本発明は、割り込み発生装置と割り込みの中継先の装置との任意の組み合わせからなるパーティションを構成可能とする割り込み中継プログラムの提供を目的とする。
　本情報処理装置は、割り込みを発生する割り込み発生部と、中継後の割り込みを受信する第１の割り込み受信部と、前記第１の割り込み受信部に接続され、前記第１の割り込み受信部が受信した割り込みを処理する第１の割り込み処理部と、中継後の割り込みを受信する第２の割り込み受信部と、前記第２の割り込み受信部に接続され、前記第２の割り込み受信部が受信した割り込みを処理する第２の割り込み処理部と、前記割り込み発生部が発生した割り込みを受信し、前記第１の割り込み処理部と前記第２の割り込み処理部のうち有効である割り込み処理部を選択し、前記受信した割り込みを前記中継後の割り込みとして前記選択した割り込み処理部に中継する割り込み中継部を有する。
　また、本システム制御装置は、割り込みを発生する割り込み発生部と、中継後の割り込みを受信する第１の割り込み受信部と、前記第１の割り込み受信部に接続され、前記第１の割り込み受信部が受信した割り込みを処理する第１の割り込み処理部と、中継後の割り込みを受信する第２の割り込み受信部と、前記第２の割り込み受信部に接続され、前記第２の割り込み受信部が受信した割り込みを処理する第２の割り込み処理部を有する情報処理装置が備えるシステム制御装置において、前記システム制御装置は、前記割り込み発生部が発生した割り込みを受信し、前記第１の割り込み処理部と前記第２の割り込み処理部のうち有効である割り込み処理部を選択し、前記受信した割り込みを前記中継後の割り込みとして前記選択した割り込み処理部に中継する割り込み中継部を有する。
　本情報処理装置の制御方法は、情報処理装置の制御方法であって、前記情報処理装置が備える割り込み発生部が、割り込みを発生し、前記情報処理装置が備える割り込み中継部が、前記割り込み発生部が発生した割り込みを受信し、前記情報処理装置が備える第１の割り込み処理部と第２の割り込み処理部のうち有効である割り込み処理部を選択し、前記受信した割り込みを中継後の割り込みとして前記選択した割り込み処理部に中継し、前記選択された割り込み処理部が、前記中継後の割り込みを受信し、前記情報処理装置が備える割り込み処理部が、割り込み受信部が受信した割り込みを処理する。
　また、本割り込み中継プログラムは、割り込みを発生する割り込み発生部と、中継後の割り込みを受信する第１の割り込み受信部と、前記第１の割り込み受信部に接続され、前記第１の割り込み受信部が受信した割り込みを処理する第１の割り込み処理部と、中継後の割り込みを受信する第２の割り込み受信部と、前記第２の割り込み受信部に接続され、前記第２の割り込み受信部が受信した割り込みを処理する第２の割り込み処理部を有する情報処理装置が備えるシステム制御装置のコンピュータに実行させるプログラムであって、前記コンピュータに、前記割り込み発生部が発生した割り込みを受信し、前記第１の割り込み処理部と前記第２の割り込み処理部のうち有効である割り込み処理部を選択し、前記受信した割り込みを前記中継後の割り込みとして前記選択した割り込み処理部に中継する処理を実行させる。
　本情報処理装置、本システム制御装置、本情報処理装置の制御方法、本割り込み中継プログラムは、割り込み発生部が発生した割り込みを受信し、情報処理装置が備える複数の割り込み処理部のうち有効である割り込み処理部を選択し、上記受信した割り込みを上記選択した割り込み処理部に中継する。従って、本情報処理装置、本システム制御装置、本情報処理装置の制御方法、本割り込み中継プログラムによれば、例えば割り込み発生装置が出力するＨａｒｄｗｉｒｅｄ割り込み信号が１本しかない場合であっても、この割り込み発生装置からの割り込みの中継先の装置を選択して割り込みを中継できる。その結果、割り込み発生装置と割り込みの中継先の装置とを任意に組み合わせてパーティションを構成することが可能となる。
本実施形態の情報処理装置の構成例を示す図である。 本実施形態の情報処理装置の他の構成例を示す図である。 ＩＯボードの構成例を示す図である。 ＧＰＥ＃生成部の構成例を示す図である。 Ｈｏｔ－Ｐｌｕｇ制御部の構成例を示す図である。 ＳＶＰボードの構成例を示す図である。 パーティション構成ＤＢのデータ構成例を示す図である。 本実施形態の割り込み中継処理フローの一例を示す図である。 本実施形態の割り込み中継処理フローの一例を示す図である。 サーバ装置の構成例を示す図である。 サーバ装置の構成例を示す図である。 サーバ装置の構成例を示す図である。 サーバ装置の構成例を示す図である。
符号の説明
　１　ＩＯボード
　２　ＳＶＰボード
　３　システムボード
１１－０　ＰＣＩｅ　Ｓｗｉｔｃｈ
１２－０　ＰＣＩｅ　Ｓｌｏｔ
３１－０、３１－１　ＣＰＵ
３３－０、３３－１　Ｓｏｕｔｈ　Ｂｒｉｄｇｅ
３２－０、３２－１　Ｈｏｓｔ　Ｂｒｉｄｇｅ
３４－０、３４－１　ＤＩＭＭ
　図１は、本実施形態の情報処理装置の構成例を示す図である。図１に示す情報処理装置は、ＩＯ（Input Output：入出力）ボード１（図１中ではＩＯＢ＃０）と、ＳＶＰ(SerVice Processor) ボード２と、複数のシステムボード３（図１中ではＳＢ＃０、ＳＢ＃１）を備える。各ボードは、ミッドプレーン（ＭｉｄＰｌａｎｅ）４に挿入されている。ＩＯボード１と各々のシステムボード３とが、図中の点線で示すＰＣＩｅパス２０で接続されている。また、ＩＯボード１とＳＶＰボードとが、割り込み信号線２１で接続され、ＳＶＰボード２と各システムボード３とが、割り込み信号線２２で接続されている。
　ＩＯボード１はＩＯ装置である。ＩＯボード１は、割り込みを発生する割り込み発生部としての機能を有するＰＣＩｅ　Ｓｗｉｔｃｈ１１－０と、後述する機能拡張装置が挿抜可能に構成されたスロットであるＰＣＩｅ　Ｓｌｏｔ１２－０とを備える。ＰＣＩｅ　Ｓｗｉｔｃｈ１１－０は、発生した割り込みを割り込み信号線２１を通じてＳＶＰボード２に送信する。ＰＣＩｅ　Ｓｗｉｔｃｈ１１－０が、ＰＣＩｅ　Ｓｌｏｔ１２－０に情報処理装置の機能を拡張する機能拡張装置（例えば、ＬＡＮカード等のＰＣＩｅカード）が接続されたことを契機として、割り込みを発生するようにしてもよい。これにより、ＩＯボード１が、ＰＣＩｅ　Ｓｌｏｔ１２－０にＬＡＮカード等が接続されたことを契機として割り込みを発生することができる。
　本実施形態の情報処理装置において、ＩＯボード１、ＳＢ＃０（のＣＰＵ３１－０）とＳＢ＃１（のＣＰＵ３１－１）が、同一のパーティションに属していてもよい。これにより、後述するＳＶＰボード２は、割り込みを発生したＩＯボード１と同一のパーティションに属するシステムボード３から割り込みの中継先のシステムボード３を選択することができる。
　ＳＶＰボード２はシステム制御装置である。ＳＶＰボード２は、ＰＣＩｅ　Ｓｗｉｔｃｈ１１－０が発生した割り込みをＰＣＩｅ　Ｓｗｉｔｃｈ１１－０から受信し、複数のシステムボード３であるＳＢ＃０（のＨｏｓｔ　Ｂｒｉｄｇｅ３２－０及びＳｏｕｔｈ　Ｂｒｉｄｇｅ３３－０）とＳＢ＃１（のＨｏｓｔ　Ｂｒｉｄｇｅ３２－１及びＳｏｕｔｈ
Ｂｒｉｄｇｅ３３－１）のうち、有効であるシステムボード３を選択し、上記ＰＣＩｅ
Ｓｗｉｔｃｈ１１－０から受信した割り込みを中継後の割り込みとして上記選択したシステムボード３に中継する割り込み中継部としての機能を有する。なお、実際には、ＳＶＰボード２上で動作するファームウェアが、上記システムボード３の選択処理、中継後の割り込みの中継処理を実行する。
　ＳＶＰボード２が、図７における後述するパーティション構成データベース（ＤＢ）３４に予め記憶されたパーティション構成情報を参照して、本実施形態の情報処理装置においてＩＯボード１が属するパーティションを認識し、ＳＢ＃０とＳＢ＃１とを上記ＩＯボード１が属するパーティションと同一のパーティションに属するシステムボード３として特定した上で、この特定されたシステムボード３の中から上記有効であるシステムボード３を選択する。これにより、ＳＶＰボード２が、割り込みを発生したＩＯボード１が属するパーティションと同一のパーティションに属する２つのシステムボード３のうちから割り込みの中継先のシステムボード３を正しく選択することができる。
　複数のシステムボード３のうち、ＳＢ＃０は、ＣＰＵ３１－０、Ｈｏｓｔ　Ｂｒｉｄｇｅ３２－０、Ｓｏｕｔｈ　Ｂｒｉｄｇｅ３３－０、ＤＩＭＭ３４－０を備える。ＤＩＭＭ３４－０はデータが記憶される記憶部である。また、ＳＢ＃１は、ＳＢ＃０と同様の構成を有し、ＣＰＵ３１－１、Ｈｏｓｔ　Ｂｒｉｄｇｅ３２－１、Ｓｏｕｔｈ　Ｂｒｉｄｇｅ３３－１、ＤＩＭＭ３４－１を備える。各システムボード３が備えるＳｏｕｔｈ　Ｂｒｉｄｇｅは、割り込み信号線２２を通じてＳＶＰボード２から上記中継後の割り込みを受信し、Ｈｏｓｔ　Ｂｒｉｄｇｅに通知する。すなわち、Ｓｏｕｔｈ　Ｂｒｉｄｇｅ３３－０、３３－１は、Ｈａｒｄｗｉｒｅｄ割り込みを受信するコントローラである。Ｈｏｓｔ
Ｂｒｉｄｇｅ３２－０、３２－１は、通知された割り込みを、それぞれ、ＣＰＵ３１－０、３１－１に送信する。ＣＰＵ３１－０、３１－１は、受信した割り込みを処理する割り込み処理部としての機能を有する。
　本実施形態の情報処理装置の制御方法は、例えば図１に示すＩＯボード１が、割り込みを発生し、ＳＶＰボード２が、上記ＩＯボード１が発生した割り込みを受信し、本実施形態の情報処理装置が備える複数のシステムボード３のうち有効であるシステムボード３を選択し、上記受信した割り込みを中継後の割り込みとして上記選択したシステムボード３に中継し、上記選択されたシステムボード３が、上記中継後の割り込みを受信し、受信した割り込みを処理することによって実現される。また、本実施形態の割り込み中継プログラムは、本実施形態の情報処理装置が備えるＳＶＰ２のコンピュータ（図６を参照して説明する演算処理装置としてのマイクロプロセッサ３２）に実行させるプログラムであって、ＩＯボード１が発生した割り込みを受信し、本実施形態の情報処理装置が備える複数のシステムボード３のうち有効であるシステムボード３を選択し、上記受信した割り込みを中継後の割り込みとして上記選択したシステムボード３に中継する処理を実行させる。この割り込み中継プログラムは、コンピュータが読み取り可能な記録媒体、例えば半導体メモリ、ハードディスク、ＣＤ－ＲＯＭ、ＤＶＤ等に格納することができ、これらの記録媒体に記録して提供され、又は、通信インタフェースを介してネットワークを利用した送受信により提供される。
　上述した本実施形態の情報処理装置、システム制御装置（ＳＶＰボード２）、情報処理装置の制御方法、及び割り込み中継プログラムによれば、ＩＯボード１が出力するＨａｒｄｗｉｒｅｄ割り込み信号（ＧＰＥ＃）が１本しかない場合であっても、このＩＯボード１からの割り込みの中継先のシステムボード３を選択して割り込みを中継できる。その結果、ＩＯボード１とシステムボード３とを任意に組み合わせてパーティションを構成することが可能となる。例えば、図１中に示すＩＯＢ＃０とＳＢ＃０との組み合わせのみならず、ＩＯＢ＃０とＳＢ＃１とを組み合わせてパーティションを構成することができるようになる。
　本実施形態の情報処理装置は、任意の数のＩＯボード１及びシステムボード３を備える構成をとることができる。例えば、本実施形態の情報処理装置が、図２に示すような、４枚のシステムボード３（ＳＢ＃０、ＳＢ＃１、ＳＢ＃２、ＳＢ＃３）と、２枚のＩＯボード１（ＩＯＢ＃０、ＩＯＢ＃１）とを備える構成をとるようにしてもよい。なお、図２に示す情報処理装置が備える各構成要素のうち、図１に示す情報処理装置が備える構成要素と同一の符号が付けられたものは、図１に示す情報処理装置が備える構成要素と同様である。ＩＯＢ＃１はＩＯＢ＃０と同様の構成を有する。例えば、ＩＯＢ＃１が備えるＰＣＩｅ　Ｓｗｉｔｃｈ１１－１は、ＩＯＢ＃０が備えるＰＣＩｅ　Ｓｗｉｔｃｈ１１－０と同様の機能を有し、ＩＯＢ＃１が備えるＰＣＩｅ　Ｓｌｏｔ１２－１は、ＩＯＢ＃０が備えるＰＣＩｅ　Ｓｌｏｔ１２－０と同様の機能を有する。
　また、例えば、図２に示すＳＢ＃２、＃３が備えるＣＰＵ３１－２、３１－３は、ＣＰＵ３１－０と同様の機能を有し、Ｈｏｓｔ　Ｂｒｉｄｇｅ３２－２、３２－３は、Ｈｏｓｔ　Ｂｒｉｄｇｅ３２－０と同様の機能を有し、Ｓｏｕｔｈ　Ｂｒｉｄｇｅ３３－２、３３－３は、Ｓｏｕｔｈ　Ｂｒｉｄｇｅ３３－０と同様の機能を有し、ＤＩＭＭ３４－２、３４－３は、ＤＩＭＭ３４－０と同様の機能を有する。
　図２に示す情報処理装置における、Ｈａｒｄｗｉｒｅｄ割り込み（ＧＰＥ＃）は、以下のような接続となる。すなわち、各ＩＯボード１のＰＣＩｅ　Ｓｗｉｔｃｈから１本ずつＧＰＥ＃が出力可能である。ＧＰＥ＃は、上述したＨｏｔ－Ｐｌｕｇによるイベント発生時に使用される割り込みである。出力されたＩＯボード１から出力されたＧＰＥ＃１は、割り込み信号線２１を通じてＳＶＰボード２に入力される。また、ＳＶＰボード２から計４本のＧＰＥ＃が出力可能である。ＳＶＰボード２から出力されたＧＰＥ＃は、割り込み信号線２２を通じて、システムボード３が備えるＳｏｕｔｈ　Ｂｒｉｄｇｅへ入力される。
　図３は、図１又は図２に示すＩＯボードの構成例を示す図である。ＩＯボード１内のＰＣＩｅ　Ｓｗｉｔｈ１１－０は、ＰＣＩｅ　Ｓｗｉｔｃｈコア部１１１、複数のＨｏｔ－Ｐｌｕｇ制御部１１２（Ｈｏｔ－Ｐｌｕｇ制御部＃０乃至ｎ）、ＧＰＥ＃生成部１１３を備える。ＰＣＩｅ　Ｓｗｉｔｃｈコア部１１１は、ＰＣＩｅパス２０を通じてシステムボード３（図２を参照）のＣＰＵから指示を受けて、図５を参照して後述するＨｏｔ－Ｐｌｕｇ制御部１１２内のＰＣＩｅ　Ｓｌｏｔ　Ｃｏｎｔｒｏｌ　Ｒｅｇｉｓｔｅｒ３０３に割り込みのＥｎａｂｌｅ（許可）／Ｄｉｓａｂｌｅ（不許可）を設定する。
　ＰＣＩｅ　Ｓｌｏｔ１２－０（ＰＣＩｅ　Ｓｌｏｔ＃０乃至＃ｎ）とＨｏｔ－Ｐｌｕｇ制御部１１２（Ｈｏｔ－Ｐｌｕｇ制御部＃０乃至＃ｎ）とは、Ｈｏｔ－Ｐｌｕｇ制御信号で接続される。Ｈｏｔ－Ｐｌｕｇ制御信号は、ＰＣＩｅ　Ｓｌｏｔ１２－０の電源制御やリセット（Ｒｅｓｅｔ）を制御する信号、ＰＣＩｅ　Ｓｌｏｔ１２－０の電源の状態、ＰＣＩｅカードのＰＣＩｅ　Ｓｌｏｔ１２－０への搭載を検知する信号等である。例えば、ＰＣＩｅカードがＰＣＩｅ　Ｓｌｏｔ１２－０へ搭載されると、Ｈｏｔ－Ｐｌｕｇ制御信号が変化する。Ｈｏｔ－Ｐｌｕｇ制御部１１２は、Ｈｏｔ－Ｐｌｕｇ制御信号の変化を検知すると、変化したＨｏｔ－Ｐｌｕｇ制御信号に基づいてｓｗｉｔｃｈ内部ＧＰＥ信号を生成し、ｓｗｉｔｃｈ内部ＧＰＥ信号をＧＰＥ＃生成部１１３に通知する。ｓｗｉｔｃｈ内部ＧＰＥ信号は、ＧＰＥ＃生成部１１３に対してＧＰＥ＃の生成を指示する制御信号である。例えば、Ｈｏｔ－Ｐｌｕｇ制御部＃０、＃１、＃ｎが、それぞれ、ｓｗｉｔｃｈ内部ＧＰＥ信号＃０、＃１、＃ｎをＧＰＥ＃生成部１１３に通知する。また、Ｈｏｔ－Ｐｌｕｇ制御部１１２は、所定の管理インタフェース１１４（前述した図１、２では図示を省略）を通じてＳＶＰボード２から制御信号を受け、内部に備えるＧＰＥ　Ｅｎａｂｌｅ　Ｒｅｇｉｓｔｅｒ３０４（図５を参照）に、ＧＰＥによるＨｏｔ－Ｐｌｕｇ割り込み通知のＥｎａｂｌｅ／Ｄｉｓａｂｌｅを設定する。ＧＰＥ＃生成部１１３は、Ｈｏｔ－Ｐｌｕｇ制御部から通知されたｓｗｉｔｃｈ内部ＧＰＥ信号に基づいてＧＰＥ＃を生成し、生成したＧＰＥ＃を割り込み信号線２１を通じてＳＶＰボード２へ出力する。
　図４は、ＧＰＥ＃生成部の構成例を示す図である。ＧＰＥ＃生成部１１３は、ＮＯＲ（否定論理和）回路２０１を備える。ＮＯＲ回路２０１は、ＧＰＥ＃生成部１１３に通知されたｓｗｉｔｃｈ内部ＧＰＥ信号の否定論理和をとって、この否定論理和の結果に応じた値（０又は１）を持つＧＰＥ＃を生成して出力する。なお、本実施形態においては、ｓｗｉｔｃｈ内部ＧＰＥ信号については、その値が１の場合にオン（アサート）、０の場合にオフ（ディアサート）であり、ＧＰＥ＃については、その値が０の場合にアサート、１の場合にディアサートであるものとする。従って、ＧＰＥ＃生成部１１３に通知されるｓｗｉｔｃｈ内部ＧＰＥ信号＃０、＃１、＃ｎの値のいずれかが１である場合、出力されるＧＰＥ＃の値が０となって、ＧＰＥ＃がアサートされる。
　図５は、Ｈｏｔ－Ｐｌｕｇ制御部の構成例を示す図である。図５に示すように、Ｈｏｔ－Ｐｌｕｇ制御部１１２は、Ｈｏｔ－Ｐｌｕｇ　Ｅｖｅｎｔ検出回路３０１と、ＰＣＩｅ　Ｓｌｏｔ　Ｓｔａｔｕｓ　Ｒｅｇｉｓｔｅｒ３０２と、ＰＣＩｅ　Ｓｌｏｔ　Ｃｏｎｔｒｏｌ　Ｒｅｇｉｓｔｅｒ３０３と、ＧＰＥ　Ｅｎａｂｌｅ　Ｒｅｇｉｓｔｅｒ３０４と、ＯＲ（論理和）回路３０６と、複数のＡＮＤ（論理積）回路３０５、３０７とを備える。
　Ｈｏｔ－Ｐｌｕｇ　Ｅｖｅｎｔ検出回路は、Ｈｏｔ－Ｐｌｕｇ制御入力信号の変化を検知して、Ｈｏｔ－Ｐｌｕｇ　Ｅｖｅｎｔ検出パルスを生成する。Ｈｏｔ－Ｐｌｕｇ　Ｅｖｅｎｔ検出パルスは、Ｈｏｔ－Ｐｌｕｇ制御入力信号の変化を検知したことを示す信号である。Ｈｏｔ－Ｐｌｕｇ　Ｅｖｅｎｔ検出回路は、Ｈｏｔ－Ｐｌｕｇ　Ｅｖｅｎｔ検出パルスをＰＣＩｅ　Ｓｌｏｔ　Ｓｔａｔｕｓ　Ｒｅｇｉｓｔｅｒ３０２に通知する。
　ＰＣＩｅ　Ｓｌｏｔ　Ｓｔａｔｕｓ　Ｒｅｇｉｓｔｅｒ３０２は、Ｈｏｔ－Ｐｌｕｇ割り込み要因を記録するためのレジスタである。Ｈｏｔ－Ｐｌｕｇ　Ｅｖｅｎｔ検出パルスが通知されたことを契機に、ＰＣＩｅ　Ｓｌｏｔ　Ｓｔａｔｕｓ　Ｒｅｇｉｓｔｅｒ３０２の値が１にセットされる。ＰＣＩｅ　Ｓｌｏｔ　Ｃｏｎｔｒｏｌ　Ｒｅｇｉｓｔｅｒ３０３は、割り込みのＥｎａｂｌｅ／Ｄｉｓａｂｌｅを設定するためのレジスタである。ＰＣＩｅ　Ｓｗｉｔｃｈコア部１１１（図３を参照）が、ＰＣＩｅパス２０を通じてシステムボード３のＣＰＵから指示を受けて、ＰＣＩｅ　Ｓｌｏｔ　Ｃｏｎｔｒｏｌ　Ｒｅｇｉｓｔｅｒ３０２に、割り込みのＥｎａｂｌｅ／Ｄｉｓａｂｌｅを示す値（１／０）を設定する。
　ＧＰＥ　Ｅｎａｂｌｅ　Ｒｅｇｉｓｔｅｒ３０４は、ＧＰＥ＃によるＨｏｔ－Ｐｌｕｇ割り込み通知のＥｎａｂｌｅ／Ｄｉｓａｂｌｅを設定するためのレジスタである。Ｈｏｔ－Ｐｌｕｇ制御部１１２は、管理インタフェース１１４を通じてＳＶＰボード２から制御信号を受け、ＧＰＥ　Ｅｎａｂｌｅ　Ｒｅｇｉｓｔｅｒ３０４に、ＧＰＥ＃によるＨｏｔ－Ｐｌｕｇ割り込み通知のＥｎａｂｌｅ／Ｄｉｓａｂｌｅを示す値（１／０）を設定する。
　ＡＮＤ回路３０５は、ＰＣＩｅ　Ｓｌｏｔ　Ｓｔａｔｕｓ　Ｒｅｇｉｓｔｅｒ３０２の設定値とＰＣＩｅ　Ｓｌｏｔ　Ｃｏｎｔｒｏｌ　Ｒｅｇｉｓｔｅｒ３０３の設定値との論理積をとって、その論理積演算結果を出力する。ＯＲ回路３０６が、各ＡＮＤ回路３０５の出力の論理和をとって、その論理和演算結果を出力する。ＡＮＤ回路３０７は、ＯＲ回路３０６の出力とＧＰＥ　Ｅｎａｂｌｅ　Ｒｅｇｉｓｔｅｒ３０４の設定値との論理積をとって、その論理積演算結果をｓｗｉｔｃｈ内部ＧＰＥ信号として出力する。従って、ＰＣＩｅ　Ｓｌｏｔ　Ｓｔａｔｕｓ　Ｒｅｇｉｓｔｅｒ３０２のいずれか１ｂｉｔがセットされている状態で、ＰＣＩｅ　Ｓｌｏｔ　Ｃｏｎｔｒｏｌ　Ｒｅｇｉｓｔｅｒ３０３とＧＰＥ　Ｅｎａｂｌｅ　Ｒｅｇｉｓｔｅｒ３０４とがセットされている場合に、ｓｗｉｔｃｈ内部ＧＰＥ信号がアサートされる。
　また、Ｈｏｔ－Ｐｌｕｇ割り込みが情報処理装置のＯＳ（図示を省略）に通知され、ＯＳによるＨｏｔ－Ｐｌｕｇ　Ｅｖｅｎｔ処理が完了した後、ＯＳが、ＰＣＩｅ　Ｓｌｏｔ　Ｓｔａｔｕｓ　Ｒｅｇｉｓｔｅｒ３０２に値１をＷｒｉｔｅする。これによって、Ｈｏｔ－Ｐｌｕｇ割り込み要因はクリアされる。このＰＣＩｅ　Ｓｌｏｔ　Ｓｔａｔｕｓ　Ｒｅｇｉｓｔｅｒ３０２の設定値の変化を受けて、ｓｗｉｔｃｈ内部ＧＰＥ信号がディアサートされる。その結果、ＩＯボード１から出力されるＧＰＥ＃の値が変化する。
　図６は、ＳＶＰボードの構成例を示す図である。ＳＶＰボード２は、ＧＰＥ＃検出部３１、マイクロプロセッサ３２、ＧＰＥ＃転送部３３、パーティション構成ＤＢ３４を備える。ＧＰＥ＃検出部３１は、ＩＯボード１が出力するＧＰＥ＃を受信し、割り込み信号線４００を通じて割り込み信号をマイクロプロセッサ３２に通知する。この割り込み信号は、ＩＯボード１（例えば、図２中のＩＯＢ＃０、＃１）からのＧＰＥ＃に変化が生じたことを通知するための信号である。ＧＰＥ＃検出部３１には、ＧＰＩＯ　Ｉｎｐｕｔ　Ｒｅｇｉｓｔｅｒ２１０が設けられている。ＧＰＥ＃検出部３１は、ＩＯボード１から入力されるＧＰＥ＃の値をＧＰＥ＃の入力元のＩＯボード１毎にＧＰＩＯ　Ｉｎｐｕｔ　Ｒｅｇｉｓｔｅｒ２１０に格納する。このＧＰＩＯ　Ｉｎｐｕｔ　Ｒｅｇｉｓｔｅｒ２１０に格納された値は、ペリフェラルＩＦ（インタフェース）４０１を通じてマイクロプロセッサ３２によって読み出される。
　ＧＰＥ＃検出部３１は、ＩＯボード１から入力されてＧＰＩＯ　Ｉｎｐｕｔ　Ｒｅｇｉｓｔｅｒ２１０に格納されたＧＰＥ＃の値と、マイクロプロセッサ３２が最後にＧＰＩＯ　Ｉｎｐｕｔ　Ｒｅｇｉｓｔｅｒ２１０から読み出したＧＰＥ＃の値とを比較して、ＧＰＩＯ　Ｉｎｐｕｔ　Ｒｅｇｉｓｔｅｒ２１０に格納されたＧＰＥ＃の値が上記マイクロプロセッサが読み出したＧＰＥ＃の値と一致していない場合に、割り込み信号をアサートする。ＧＰＥ＃検出部３１は、ＧＰＩＯ　Ｉｎｐｕｔ　Ｒｅｇｉｓｔｅｒ２１０に格納されたＧＰＥ＃の値がマイクロプロセッサが最後に読み出したＧＰＥ＃の値と一致する場合に、割り込み信号をディアサートする。従って、マイクロプロセッサ３２がＧＰＩＯ　Ｉｎｐｕｔ　Ｒｅｇｉｓｔｅｒ２１０を読み出すことによって、割り込みがディアサートされる。
　マイクロプロセッサ３２は、ＧＰＥ＃検出部３１及びＧＰＥ＃転送部３３とペリフェラルＩＦ４０１で接続される。マイクロプロセッサ３２、すなわちマイクロプロセッサ３２上で動作するファームウェアが、ペリフェラルＩＦ４０１を通じて、ＧＰＥ＃検出部３１のＧＰＩＯ　Ｉｎｐｕｔ　Ｒｅｇｉｓｔｅｒ２１０に格納されているＧＰＥ＃の値を読み出す。また、マイクロプロセッサ３２が、ペリフェラルＩＦ４０１を通じて、ＧＰＥ＃転送部３３のＧＰＩＯ　Ｏｕｔｐｕｔ　Ｒｅｇｉｓｔｅｒ２３０に格納されているＧＰＥ＃の値を読み出す。
　また、マイクロプロセッサ３２が、パーティション構成ＤＢ３４に予め記憶されたパーティション構成情報を参照して、ＩＯボード１（例えば、ＩＯＢ＃０）が属するパーティションを特定する。マイクロプロセッサ３２が、上記特定されたパーティションに属するシステムボード３のうち、有効なＳｏｕｔｈ　Ｂｒｉｄｇｅを持つシステムボード３を選択する。そして、マイクロプロセッサ３２が、上記ＧＰＩＯ　Ｏｕｔｐｕｔ　Ｒｅｇｉｓｔｅｒ２３０から読み出したＧＰＥ＃のうち、上記選択されたシステムボード３に対応するビットの値を、上記ＧＰＩＯ　Ｉｎｐｕｔ　Ｒｅｇｉｓｔｅｒ２１０から読み出された上記ＩＯボード１に対応するＧＰＥ＃の値に更新する。そして、マイクロプロセッサ３２が、上記更新した値を、ＧＰＥ＃転送部３３のＧＰＩＯ　Ｏｕｔｐｕｔ　Ｒｅｇｉｓｔｅｒ２３０における上記選択されたシステムボード３に対応するビット値として書き込む。
　ＧＰＥ＃転送部３３は、内部にＧＰＩＯ　Ｏｕｔｐｕｔ　Ｒｅｇｉｓｔｅｒ２３０を持ち、ＧＰＩＯ　Ｏｕｔｐｕｔ　Ｒｅｇｉｓｔｅｒ２３０に設定された値のＧＰＥ＃を、割り込み信号線２２を通じてシステムボード３のＳｏｕｔｈ　Ｂｒｉｄｇｅに出力する。ＧＰＩＯ　Ｏｕｔｐｕｔ　Ｒｅｇｉｓｔｅｒ２３０は、各々のシステムボード３へ出力するＧＰＥ＃の値を設定するためのレジスタである。図６に示す例では、ＧＰＩＯ　Ｏｕｔｐｕｔ　Ｒｅｇｉｓｔｅｒ２３０には、ＳＢ＃０，＃１，＃２，＃３という、ＧＰＥ＃の各々の出力先のシステムボード３に対応するビットが合計４ビット設けられている。この、各々のシステムボード３に対応するビットに、各々のシステムボード３へ出力されるＧＰＥ＃の値が設定される。
　図７は、パーティション構成ＤＢのデータ構成例を示す図である。パーティション構成ＤＢ３４内のパーティション情報は、パーティションに属するＩＯボード１及びシステムボード３と、パーティションに属するシステムボード３のうち、有効に設定されているＳｏｕｔｈ　Ｂｒｉｄｇｅを備えるシステムボード３がどのシステムボード３であるかを示す情報を有する。図７中のＰａｒｔｉｔｉｏｎ番号は、各パーティションの識別情報である。図７に示す例では、Ｐａｒｔｉｔｉｏｎ番号０とＰａｒｔｉｔｉｏｎ番号１とが存在する。パーティション構成情報の各行がそれぞれのＰａｒｔｉｔｉｏｎの構成を示している。例えば、Ｐａｒｔｉｔｉｏｎ番号０のパーティションに属するシステムボード３、ＩＯボード１として、ＳＢ＃２，＃３，ＩＯＢ＃１が設定されている。また、例えば、Ｐａｒｔｉｔｉｏｎ番号１のパーティションに属するシステムボード３、ＩＯボード１として、ＳＢ＃０，ＩＯＢ＃０が設定されている。Ｓｏｕｔｈ　Ｂｒｉｄｇｅの項目は、２ｂｉｔの値を持つ。この２ｂｉｔの値は、有効なＳｏｕｔｈ　Ｂｒｉｄｇｅが搭載されているシステムボード３の番号を示している。従って、図７に示す例では、Ｐａｒｉｔｉｔｉｏｎ番号０のパーティションに属するシステムボード３のうち、Ｓｏｕｔｈ　Ｂｒｉｄｇｅが有効であるシステムボード３がＳＢ＃２である。また、Ｐａｒｔｉｔｉｏｎ番号１のパーティションに属するシステムボード３のうち、Ｓｏｕｔｈ　Ｂｒｉｄｇｅが有効であるシステムボード３がＳＢ＃０である。なお、１つのパーティションにおいて、有効なＳｏｕｔｈ　Ｂｒｉｄｇｅは必ず１つである。これは、以下の理由からである。Ｓｏｕｔｈ　Ｂｒｉｄｇｅ内には、アドレス固定のレジスタが存在する。仮に、１つのパーティション内に複数のＳｏｕｔｈ　Ｂｒｉｄｇｅが存在してしまうと、同一アドレスのレジスタが複数存在することになり、このレジスタへのアクセスが発生した場合の動作が予測不可能になってしまう。このため、Ｓｏｕｔｈ　Ｂｒｉｄｇｅは、１つのパーティションにおいて唯一の存在でなければならない。
　図８及び図９は、本実施形態の割り込み中継処理フローの一例を示す図である。Ｈｏｔ－Ｐｌｕｇ　Ｅｖｅｎｔの発生時、又は、Ｈｏｔ－Ｐｌｕｇ　Ｅｖｅｎｔ処理の完了時に、ＩＯボード１が出力するＧＰＥ＃に変化が生じる。図８のステップＳ１において、ＳＶＰボード２が備えるＧＰＥ＃検出部３１が、このＧＰＥ＃の変化を検出し、マイクロプロセッサ３２への割り込み信号をアサートすることによって、マイクロプロセッサ３２上で動作するファームウェアに割り込みを通知する。この割り込みの通知を受けて、ファームウェアによる処理が起動される。
　次に、上記ファームウェアが、マイクロプロセッサ３２内部に設けられた割り込みＭａｓｋレジスタ（図示を省略）をセットして、ＧＰＥ＃検出部３１からの割り込みに対して、Ｍａｓｋレジスタにセットされた値との論理積演算をＡＮＤ回路等で行う。このようにして、割り込みをＭａｓｋ（マスク）することによって、処理中の再割り込みを防ぐ（ステップＳ２）。ここで、割り込みＭａｓｋレジスタは、ＧＰＥ＃検出部３１からの割り込み通知がされないようにするための設定がされるレジスタである。
　続いて、ファームウェアが、ＧＰＥ＃検出部３１のＧＰＩＯ　Ｉｎｐｕｔ　Ｒｅｇｉｓｔｅｒ２１０を読み込んで、現在ＧＰＩＯ　Ｉｎｐｕｔ　Ｒｅｇｉｓｔｅｒ２１０に設定されているＩＯＢ＃０に対応するＧＰＥ＃の値とＩＯＢ＃１に対応するＧＰＥ＃の値とを認識する（ステップＳ３）。ステップＳ３におけるＧＰＩＯ　Ｉｎｐｕｔ　Ｒｅｇｉｓｔｅｒ２１０の読み込み処理によって、ＧＰＥ＃検出部３１からの割り込み信号がディアサートされる。ファームウェアがＧＰＩＯ　Ｉｎｐｕｔ　Ｒｅｇｉｓｔｅｒ２１０を読み込むことで、ＩＯボード１からのＧＰＥ＃の値とマイクロプロセッサ（上で動作するファームウェア）が最後にＧＰＩＯ　Ｉｎｐｕｔ　Ｒｅｇｉｓｔｅｒ２１０から読み出したＧＰＥ＃の値とが一致するからである。
　次に、ファームウェアが、パーティション構成ＤＢ３４からパーティション構成情報を読み出す（ステップＳ４）。そして、ファームウェアが、ＧＰＥ＃転送部３３のＧＰＩＯ　Ｏｕｔｐｕｔ　Ｒｅｇｉｓｔｅｒ２３０に格納されたＧＰＥ＃の値を読み出す（ステップＳ５）。ＧＰＩＯ　Ｏｕｔｐｕｔ　Ｒｅｇｉｓｔｅｒ２３０はビット単位での書き込みはできないため、１ビットについてのみ値を反映したい場合には、一度ＧＰＩＯ　Ｏｕｔｐｕｔ　Ｒｅｇｉｓｔｅｒ２３０の読み出しを行った後に、この１ビットに対応する値を変更して書き戻す処理が必要となる。このような理由から、ステップＳ５におけるＧＰＩＯ　Ｏｕｔｐｕｔ　Ｒｅｇｉｓｔｅｒ２３０の読み出し処理を行う。
　次に、ファームウェアが、図９に示す以下のステップＳ６乃至Ｓ８の処理を、本実施形態の情報処理装置が備える各々のＩＯボード１（図２に示す構成例では、ＩＯＢ＃０とＩＯＢ＃１）について実行する。すなわち、ステップＳ６乃至Ｓ８の処理がＩＯボード１の数だけループする。この例では、処理対象となるＩＯボード１をＩＯＢ＃ｎとしてステップＳ６乃至Ｓ８の処理を説明する。
　ファームウェアが、上記ステップＳ４において読み出されたパーティション構成情報に基づいて、ＩＯＢ＃ｎが属するパーティションを特定する（図９のステップＳ６）。続いて、ファームウェアが、パーティション構成情報に基づいて、上記ステップＳ６において特定されたパーティションに属するシステムボード３のうち、有効なＳｏｕｔｈ　Ｂｒｉｄｇｅを持つシステムボード３を特定する（ステップＳ７）。
　そして、ファームウェアは、上記ステップＳ４においてＧＰＩＯ　Ｏｕｔｐｕｔ　Ｒｅｇｉｓｔｅｒ２３０から読み出したＧＰＥ＃の値のうち、上記ステップＳ７において特定されたシステムボード３に対応するＧＰＥ＃を示すビット値を、上記ステップＳ２においてＧＰＩＯ　Ｉｎｐｕｔ　Ｒｅｇｉｓｔｅｒ２１０から読み出したＩＯＢ＃ｎに対応するＧＰＥ＃を示す値に更新する（ステップＳ８）。
　本実施形態の情報処理装置が備える全てのＩＯボード１について、上記図９のステップＳ６乃至Ｓ８の処理を実行した後、ファームウェアが、以下の処理を行う。ファームウェアが、上記ステップＳ７において更新された値をＧＰＥ＃転送部３３のＧＰＩＯ　Ｏｕｔｐｕｔ　Ｒｅｇｉｓｔｅｒ２３０に書き込む（ステップＳ９）。ステップＳ９の処理によって、ＳＶＰボード２からのＧＰＥ＃の出力対象となるシステムボード３へのＧＰＥ＃の値に、割り込みを発生したＩＯボード１から入力されたＧＰＥ＃の値が反映される。
　続いて、ファームウェアが、図８のステップＳ２において実行した割り込みのＭａｓｋを解除することによって（ステップＳ１０）、マイクロプロセッサ３２がＧＰＥ＃検出部３１からの新たな割り込みを受け付けることができるようにする。そして、ＧＰＥ＃転送部３３が、ＧＰＩＯ　Ｏｕｔｐｕｔ　Ｒｅｇｉｓｔｅｒ２３０に書き込まれた値を持つＧＰＥ＃を出力する（ステップＳ１１）。
　本情報処理装置、本システム制御装置、本情報処理装置の制御方法、本割り込み中継プログラムによれば、例えば割り込み発生装置が出力するＨａｒｄｗｉｒｅｄ割り込み信号が１本しかない場合であっても、この割り込み発生装置からの割り込みの中継先の装置を選択して割り込みを中継できる。その結果、割り込み発生装置と割り込みの中継先の装置とを任意に組み合わせてパーティションを構成することが可能となる。

Claims (11)

  1. 　割り込みを発生する割り込み発生部と、
    　中継後の割り込みを受信する第１の割り込み受信部と、
    　前記第１の割り込み受信部に接続され、前記第１の割り込み受信部が受信した割り込みを処理する第１の割り込み処理部と、
    　中継後の割り込みを受信する第２の割り込み受信部と、
    　前記第２の割り込み受信部に接続され、前記第２の割り込み受信部が受信した割り込みを処理する第２の割り込み処理部と、
    　前記割り込み発生部が発生した割り込みを受信し、前記第１の割り込み処理部と前記第２の割り込み処理部のうち有効である割り込み処理部を選択し、前記受信した割り込みを前記中継後の割り込みとして前記選択した割り込み処理部に中継する割り込み中継部を有することを特徴とする情報処理装置。
  2. 　前記割り込み発生部、前記第１の割り込み処理部と前記第２の割り込み処理部は、前記情報処理装置において同一のパーティションに属することを特徴とする請求項１記載の情報処理装置。
  3. 　前記割り込み発生部は、
    　前記情報処理装置に前記情報処理装置の機能を拡張する機能拡張装置が接続されたことを契機として、前記割り込みを発生することを特徴とする請求項１又は２記載の情報処理装置。
  4. 　割り込みを発生する割り込み発生部と、中継後の割り込みを受信する第１の割り込み受信部と、前記第１の割り込み受信部に接続され、前記第１の割り込み受信部が受信した割り込みを処理する第１の割り込み処理部と、中継後の割り込みを受信する第２の割り込み受信部と、前記第２の割り込み受信部に接続され、前記第２の割り込み受信部が受信した割り込みを処理する第２の割り込み処理部を有する情報処理装置が備えるシステム制御装置において、
    　前記システム制御装置は、
    　前記割り込み発生部が発生した割り込みを受信し、前記第１の割り込み処理部と前記第２の割り込み処理部のうち有効である割り込み処理部を選択し、前記受信した割り込みを前記中継後の割り込みとして前記選択した割り込み処理部に中継する割り込み中継部を有することを特徴とするシステム制御装置。
  5. 　前記システム制御装置が有する割り込み中継部は、予め記憶部に記憶された、前記情報処理装置において前記割り込み発生部が属するパーティションの構成情報を参照して、前記第１の割り込み処理部と前記第２の割り込み処理部とを前記割り込み発生部と同一のパーティションに属する割り込み処理部として特定し、前記割り込み処理部のうち有効である割り込み処理部を選択することを特徴とする請求項４記載のシステム制御装置。
  6. 　情報処理装置の制御方法であって、
    　前記情報処理装置が備える割り込み発生部が、割り込みを発生し、
    　前記情報処理装置が備える割り込み中継部が、前記割り込み発生部が発生した割り込みを受信し、前記情報処理装置が備える第１の割り込み処理部と第２の割り込み処理部のうち有効である割り込み処理部を選択し、前記受信した割り込みを中継後の割り込みとして前記選択した割り込み処理部に中継し、
    　前記選択された割り込み処理部が、前記中継後の割り込みを受信し、
    　前記情報処理装置が備える割り込み処理部が、割り込み受信部が受信した割り込みを処理することを特徴とする情報処理装置の制御方法。
  7. 　前記割り込み発生部、前記第１の割り込み処理部と前記第２の割り込み処理部は、前記情報処理装置において同一のパーティションに属することを特徴とする請求項６記載の情報処理装置の制御方法。
  8. 　前記割り込み発生部が、前記情報処理装置に前記情報処理装置の機能を拡張する機能拡張装置が接続されたことを契機として、前記割り込みを発生することを特徴とする請求項６又は７記載の情報処理装置の制御方法。
  9. 　割り込みを発生する割り込み発生部と、中継後の割り込みを受信する第１の割り込み受信部と、前記第１の割り込み受信部に接続され、前記第１の割り込み受信部が受信した割り込みを処理する第１の割り込み処理部と、中継後の割り込みを受信する第２の割り込み受信部と、前記第２の割り込み受信部に接続され、前記第２の割り込み受信部が受信した割り込みを処理する第２の割り込み処理部を有する情報処理装置が備えるシステム制御装置のコンピュータに実行させるプログラムであって、
    　前記コンピュータに、
    　前記割り込み発生部が発生した割り込みを受信し、前記第１の割り込み処理部と前記第２の割り込み処理部のうち有効である割り込み処理部を選択し、前記受信した割り込みを前記中継後の割り込みとして前記選択した割り込み処理部に中継する処理を実行させることを特徴とする割り込み中継プログラム。
  10. 　前記割り込み発生部、前記第１の割り込み処理部と前記第２の割り込み処理部は、前記情報処理装置において同一のパーティションに属することを特徴とする請求項９記載の割り込み中継プログラム。
  11. 　前記割り込み発生部が、前記情報処理装置に前記情報処理装置の機能を拡張する機能拡張装置が接続されたことを契機として、前記割り込みを発生することを特徴とする請求項９又は１０記載の割り込み中継プログラム。
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