WO2010032699A1 - Clock reproduction circuit and clock reproduction method - Google Patents

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Abstract

An input signal having a binary waveform is reproduced at high speed and low power consumption. A clock reproduction circuit is provided with an equalizing circuit for equalizing the input signal having the binary waveform to a duo-binary signal, determining the level of the duo-binary signal with respect to a plurality of thresholds at the timing of a symbol rate clock signal, and outputting the result of the determination, a phase comparison circuit for outputting the result of phase comparison indicating the phase shift of the symbol rate clock signal according to the result of the determination, and a phase adjustment circuit for increasing or decreasing the period of the symbol rate clock signal according to the result of the phase comparison.

Description

クロック再生回路およびクロック再生方法Clock recovery circuit and clock recovery method
［関連出願の記載］
　本発明は、日本国特許出願：特願２００８－２３８２００号（２００８年９月１７日出願）の優先権主張に基づくものであり、同出願の全記載内容は引用をもって本書に組み込み記載されているものとする。
　本発明は、クロック再生回路およびクロック再生方法に係り、特に高速シリアル通信に好適なクロック再生回路に関する。 [Description of related applications]
The present invention is based on the priority claim of Japanese patent application: Japanese Patent Application No. 2008-238200 (filed on Sep. 17, 2008), the entire contents of which are incorporated herein by reference. Shall.
The present invention relates to a clock recovery circuit and a clock recovery method, and more particularly to a clock recovery circuit suitable for high-speed serial communication.
　シリアル通信の受信回路は、入力されるデータ波形を最適なタイミングで受信するために、クロック再生回路を用いて受信に用いるクロック信号の位相を調整する。クロック再生回路を用いることで、入力されたデータ波形に対して、波形の遷移点から最もタイミングマージンの大きい位置にクロック信号の位相を調整することができる。クロック再生回路では、このようなタイミングの調整を行うために、現在のクロック信号の位相が入力されたデータ波形に対して早いか、遅いかを判断する必要がある。このような判断を行う回路は、位相比較器と呼ばれ、位相比較結果を元にしたフィードバック制御によってクロック信号の位相は、最適な位置に調整される。 The serial communication receiver circuit uses a clock recovery circuit to adjust the phase of the clock signal used for reception in order to receive the input data waveform at the optimum timing. By using the clock recovery circuit, the phase of the clock signal can be adjusted to the position with the largest timing margin from the waveform transition point with respect to the input data waveform. In the clock recovery circuit, in order to perform such timing adjustment, it is necessary to determine whether the phase of the current clock signal is early or late with respect to the input data waveform. A circuit that makes such a determination is called a phase comparator, and the phase of the clock signal is adjusted to an optimal position by feedback control based on the phase comparison result.
　特に高速なシリアル通信では、位相比較結果をディジタルで出力するバイナリ型の位相比較器が広く用いられている。非特許文献１に示される位相検出器を適用したクロック再生回路の例を図８に示す。図８において、クロック再生回路は、ゼロ閾値判別回路７０２、７０３、位相比較回路７０６、位相調整回路７０９を備える。 Especially in high-speed serial communication, binary phase comparators that digitally output phase comparison results are widely used. An example of a clock recovery circuit to which the phase detector shown in Non-Patent Document 1 is applied is shown in FIG. In FIG. 8, the clock recovery circuit includes zero threshold determination circuits 702 and 703, a phase comparison circuit 706, and a phase adjustment circuit 709.
　ゼロ閾値判別回路７０２、７０３は、オーバサンプルクロック信号７１０の互いに逆相となるクロック信号Ｃｌｋ、Ｃｌｋｂでそれぞれ入力信号７０１をサンプリングして信号７０４、７０５として位相比較回路７０６に出力する。また、ゼロ閾値判別回路７０２の出力を、入力信号７０１をリタイミングした信号である出力信号７１１とする。 The zero threshold discriminating circuits 702 and 703 sample the input signal 701 with the clock signals Clk and Clkb, which are opposite in phase to the oversample clock signal 710, and output them to the phase comparison circuit 706 as signals 704 and 705, respectively. In addition, the output of the zero threshold determination circuit 702 is an output signal 711 that is a signal obtained by retiming the input signal 701.
　位相比較回路７０６は、入力した信号７０４、７０５を元にオーバサンプルクロック信号７１０の位相調整のためのｕｐ、ｄｏｗｎ信号に相当する信号７０７、７０８を位相調整回路７０９に出力する。 The phase comparison circuit 706 outputs signals 707 and 708 corresponding to up and down signals for phase adjustment of the oversample clock signal 710 to the phase adjustment circuit 709 based on the input signals 704 and 705.
　位相調整回路７０９は、位相補間回路及びディジタル制御回路、またはＶＣＯ及びチャージポンプなどで構成され、信号７０７、７０８に応じて、出力するオーバサンプルクロック信号７１０の位相を前後に変化させる。 The phase adjustment circuit 709 includes a phase interpolation circuit and a digital control circuit, or a VCO and a charge pump. The phase adjustment circuit 709 changes the phase of the oversample clock signal 710 to be output back and forth according to the signals 707 and 708.
　このような位相比較器は、図９に示すデータ中心での判別結果Ａと判別結果Ｃ、データ遷移点での判別結果Ｂの、計３点の判別結果を用いる。これらのサンプル値は、ゼロ閾値に対してバイナリ判定されたディジタルデータとする。図９（ａ）に示すように、クロックの位相がデータの中心位置よりも遅い（向かって右方向にずれる）の場合は、判別結果ＡとＢのＸＯＲ演算結果が１となり、クロックの位相を遅らせるためのｕｐ信号が得られる。また、図９（ｂ）に示すように、クロックの位相がデータの中心位置よりも早い（向かって左方向にずれる）の場合は、判別結果ＢとＣのＸＯＲ演算結果が１となり、クロックの位相を早めるためのｄｏｗｎ信号が得られる。 Such a phase comparator uses a total of three discrimination results: discrimination result A and discrimination result C at the data center shown in FIG. 9, and discrimination result B at the data transition point. These sample values are digital data binary-determined with respect to the zero threshold. As shown in FIG. 9A, when the clock phase is later than the center position of the data (shifted to the right), the XOR operation result of the discrimination results A and B becomes 1, and the clock phase is changed. An up signal for delaying is obtained. As shown in FIG. 9B, when the phase of the clock is earlier than the center position of the data (shifted to the left in the direction), the XOR operation result of the discrimination results B and C becomes 1, and the clock A down signal for advancing the phase is obtained.
　以下の分析は本発明において与えられる。 The following analysis is given in the present invention.
　しかしながら、従来の技術を用いる場合、データ中心タイミングでの判別結果に加えて、データ遷移点タイミングでの判別結果が必要となる。したがって、データの受信に必要なクロック信号のレート（シンボルレート）と比較して、２倍のレートのクロック信号を用いたサンプル（オーバーサンプル）が必要となる。レートが２倍のクロック信号を用いる代わりに、多相のクロック信号を用いることでオーバーサンプルを実現することもできるが、必要なクロック信号の数が倍になる。その結果、クロック分配に必要な電力が２倍になってしまう。さらに、クロック信号の数が増えることで素子ばらつきの影響が大きくなるために、異なるクロック間の位相差を正確に保つことが困難となる。 However, when the conventional technique is used, a determination result at the data transition point timing is required in addition to the determination result at the data center timing. Therefore, a sample (oversampling) using a clock signal having a rate twice that of the clock signal rate (symbol rate) necessary for data reception is required. Although oversampling can be realized by using a multiphase clock signal instead of using a clock signal having a double rate, the number of necessary clock signals is doubled. As a result, the power required for clock distribution is doubled. Furthermore, since the influence of element variation increases as the number of clock signals increases, it is difficult to accurately maintain the phase difference between different clocks.
　したがって、本発明の目的は、バイナリ波形を有する入力信号を高速かつ低消費電力で再生するクロック再生回路およびクロック再生方法を提供することにある。 Therefore, an object of the present invention is to provide a clock recovery circuit and a clock recovery method for reproducing an input signal having a binary waveform at high speed and with low power consumption.
　本発明の１つのアスペクト（側面）に係るクロック再生回路は、バイナリ波形を有する入力信号をデュオバイナリ信号に等化し、シンボルレートクロック信号のタイミングにおいてデュオバイナリ信号のレベルを複数の閾値に対して判別して判別結果を出力する等化回路と、判別結果に基づいてシンボルレートクロック信号の位相のずれを表す位相比較結果を出力する位相比較回路と、位相比較結果に基づいてシンボルレートクロック信号の周期を増加または減少させる位相調整回路と、を備える。 A clock recovery circuit according to one aspect of the present invention equalizes an input signal having a binary waveform to a duobinary signal, and discriminates the level of the duobinary signal with respect to a plurality of threshold values at the timing of the symbol rate clock signal. An equalization circuit that outputs a discrimination result, a phase comparison circuit that outputs a phase comparison result indicating a phase shift of the symbol rate clock signal based on the discrimination result, and a cycle of the symbol rate clock signal based on the phase comparison result And a phase adjustment circuit that increases or decreases.
　本発明の他のアスペクト（側面）に係るクロック再生方法は、バイナリ波形を有する入力信号をデュオバイナリ信号に等化し、シンボルレートクロック信号のタイミングにおいてデュオバイナリ信号のレベルを複数の閾値に対して判別して判別結果を出力するステップと、判別結果に基づいてシンボルレートクロック信号の位相のずれを表す位相比較結果を得るステップと、位相比較結果に基づいてシンボルレートクロック信号の周期を増加または減少させるステップと、を含む。 A clock recovery method according to another aspect of the present invention equalizes an input signal having a binary waveform to a duobinary signal, and determines the level of the duobinary signal with respect to a plurality of threshold values at the timing of the symbol rate clock signal. And outputting a discrimination result, obtaining a phase comparison result indicating a phase shift of the symbol rate clock signal based on the discrimination result, and increasing or decreasing the period of the symbol rate clock signal based on the phase comparison result Steps.
　本発明によれば、シンボルレートクロック信号のみでクロックタイミングを再生できるため、高速かつ低電力に動作可能である。 According to the present invention, since the clock timing can be recovered only with the symbol rate clock signal, it can operate at high speed and low power.
本発明の実施例に係るクロック再生回路の構成を示すブロック図である。It is a block diagram which shows the structure of the clock reproduction circuit based on the Example of this invention. デュオバイナリ信号の波形の例を示す図である。It is a figure which shows the example of the waveform of a duobinary signal. 本発明の実施例に係る位相比較回路の一例の回路図である。It is a circuit diagram of an example of the phase comparison circuit concerning the example of the present invention. 位相比較回路の一例におけるデュオバイナリ信号の遷移検出を表す図である。It is a figure showing the transition detection of the duobinary signal in an example of a phase comparison circuit. 本発明の実施例に係る位相比較回路の他の回路図である。It is another circuit diagram of the phase comparison circuit which concerns on the Example of this invention. 位相比較回路の他の例におけるデュオバイナリ信号の遷移検出を表す図である。It is a figure showing the transition detection of the duobinary signal in the other example of a phase comparison circuit. 本発明の実施例に係るクロック再生回路の動作を表すタイミングチャートである。3 is a timing chart illustrating the operation of the clock recovery circuit according to the embodiment of the present invention. 従来のクロック再生回路の構成を示すブロック図である。It is a block diagram which shows the structure of the conventional clock reproduction circuit. 従来のクロック再生回路における信号検出方法を示す図である。It is a figure which shows the signal detection method in the conventional clock reproduction circuit.
　本発明の実施形態に係るクロック再生回路は、バイナリ波形を有する入力信号をデュオバイナリ信号に等化し、シンボルレートクロック信号のタイミングにおいてデュオバイナリ信号のレベルを複数の閾値に対して判別して判別結果を出力する等化回路と、判別結果に基づいてシンボルレートクロック信号の位相のずれを表す位相比較結果を出力する位相比較回路と、位相比較結果に基づいてシンボルレートクロック信号の周期を増加または減少させる位相調整回路と、を備える。
　本発明のクロック再生回路において、複数の閾値は、所定のプラスおよび／またはマイナスの閾値とゼロ閾値とを含むことが好ましい。
　本発明のクロック再生回路において、位相比較回路は、プラス閾値またはマイナス閾値を用いた判別結果によって遷移を検出した後に、ゼロ閾値の判別結果の正負を元に位相比較結果を得ることが好ましい。
　本発明のクロック再生回路において、位相比較回路は、シンボルレートで時間的に隣接する２ビットの判別結果を用いて４種類の遷移を検出することで位相比較結果を得ることが好ましい。
　本発明のクロック再生回路において、等化回路は、判別結果に係る信号を帰還させて入力信号に対する等化を行うことが好ましい。
　本発明のクロック再生回路において、等化回路は、判別結果を表す信号に対して所定のインパルス応答を有するフィルタを備え、該フィルタの出力信号を入力信号に加算してデュオバイナリ信号とすることが好ましい。
　また、本発明の実施形態に係るクロック再生回路は、デュオバイナリ波形にイコライズされた入力波形に対するシンボルレートの判別結果を用いて位相比較結果を得る。 The clock recovery circuit according to the embodiment of the present invention equalizes an input signal having a binary waveform to a duobinary signal, discriminates the level of the duobinary signal with respect to a plurality of threshold values at the timing of the symbol rate clock signal, and determines the result. A phase comparison circuit that outputs a phase comparison result indicating a phase shift of the symbol rate clock signal based on the determination result, and an increase or decrease in the cycle of the symbol rate clock signal based on the phase comparison result And a phase adjusting circuit to be operated.
In the clock recovery circuit of the present invention, it is preferable that the plurality of threshold values include a predetermined positive and / or negative threshold value and a zero threshold value.
In the clock recovery circuit of the present invention, it is preferable that the phase comparison circuit obtains the phase comparison result based on the positive / negative of the determination result of the zero threshold value after detecting the transition based on the determination result using the plus threshold value or the minus threshold value.
In the clock recovery circuit of the present invention, it is preferable that the phase comparison circuit obtains the phase comparison result by detecting four types of transitions using the discrimination result of two bits adjacent in time at the symbol rate.
In the clock recovery circuit of the present invention, it is preferable that the equalization circuit equalizes the input signal by feeding back a signal related to the discrimination result.
In the clock recovery circuit of the present invention, the equalization circuit may include a filter having a predetermined impulse response with respect to the signal representing the discrimination result, and add the output signal of the filter to the input signal to obtain a duobinary signal. preferable.
In addition, the clock recovery circuit according to the embodiment of the present invention obtains a phase comparison result by using a symbol rate discrimination result for an input waveform equalized to a duobinary waveform.
　本発明のクロック再生回路において、入力データ波形をデュオバイナリ波形にイコライズし、イコライズ後の信号波形を複数の閾値に対して判別した結果から位相比較結果を得るようにしてもよい。 In the clock recovery circuit of the present invention, the input data waveform may be equalized to a duobinary waveform, and the phase comparison result may be obtained from the result of discriminating the equalized signal waveform with respect to a plurality of threshold values.
　本発明のクロック再生回路において、シンボルレートの判別結果が、プラス閾値、マイナス閾値及びゼロ閾値に対しする判別結果であることが好ましい。 In the clock recovery circuit of the present invention, it is preferable that the determination result of the symbol rate is a determination result for the plus threshold value, the minus threshold value, and the zero threshold value.
　本発明のクロック再生回路において、位相比較が、プラス閾値及びマイナス閾値を用いて判別結果で遷移を検出した後に、ゼロ閾値判別結果の正負を元に位相比較の極性（ｕｐ／ｄｏｗｎ）を選択することが好ましい。 In the clock recovery circuit of the present invention, after the phase comparison detects a transition based on the discrimination result using the plus threshold value and the minus threshold value, the polarity (up / down) of the phase comparison is selected based on the positive / negative of the zero threshold discrimination result. It is preferable.
　本発明のクロック再生回路において、位相比較が隣接する２ビットの判別結果を用いて４種類の遷移を検出することで行われることが好ましい。 In the clock recovery circuit of the present invention, it is preferable that the phase comparison is performed by detecting four types of transitions using adjacent 2-bit discrimination results.
　本発明のクロック再生回路において、ゼロ閾値判別結果がバリナリ出力であり、位相比較結果がバリナリデータであることが好ましい。 In the clock recovery circuit of the present invention, it is preferable that the zero threshold discrimination result is a binary output and the phase comparison result is a binary data.
　本発明のクロック再生回路において、デュオバイナリ波形へのイコライズが判定帰還型のイコライズ回路により行われることが好ましい。 In the clock recovery circuit of the present invention, it is preferable that equalization to a duobinary waveform is performed by a decision feedback type equalization circuit.
　以下、実施例に即し、図面を参照して詳細に説明する。 Hereinafter, a detailed description will be given with reference to the drawings in accordance with embodiments.
　図１は、本発明の実施例に係るクロック再生回路の構成を示すブロック図である。図１において、クロック再生回路は、判定帰還型の等化回路１０、位相比較回路１１、位相調整回路１２、デュオバイナリデコーダ回路１３を備える。 FIG. 1 is a block diagram showing a configuration of a clock recovery circuit according to an embodiment of the present invention. In FIG. 1, the clock recovery circuit includes a decision feedback type equalization circuit 10, a phase comparison circuit 11, a phase adjustment circuit 12, and a duobinary decoder circuit 13.
　等化回路１０は、加算器２１、ゼロ閾値判別回路２２、プラス閾値判別回路２３、マイナス閾値判別回路２４、ＦＩＲフィルタ(Finite Impulse Response Filter)２５、２６を備え、ディジタル判別値を元にアナログ出力をフィードバックするように構成される。加算器２１は、バイナリ波形を有する入力信号Ｖｉｎと、ＦＩＲフィルタ２５、２６のそれぞれの出力信号とを加算したデュオバイナリ信号Ｄを、ゼロ閾値判別回路２２、プラス閾値判別回路２３、マイナス閾値判別回路２４に出力する。ゼロ閾値判別回路２２、プラス閾値判別回路２３、マイナス閾値判別回路２４は、シンボルレートクロック信号Ｃｌｋの例えば立ち上がりタイミングにおいてデュオバイナリ信号Ｄがそれぞれゼロ閾値Ｖ０、プラス閾値Ｖ＋、マイナス閾値Ｖ－を超えたか否かを判別し、それぞれの判別結果信号ＶＣ、ＶＨ、ＶＬを位相比較回路１１に出力する。また、プラス閾値判別回路２３は、判別結果信号ＶＨをＦＩＲフィルタ２５およびデュオバイナリデコーダ回路１３に出力する。また、マイナス閾値判別回路２４は、判別結果信号ＶＬをＦＩＲフィルタ２６およびデュオバイナリデコーダ回路１３に出力する。ＦＩＲフィルタ２５は、判別結果信号ＶＨに対して所定のインパルス応答を有する信号を加算器２１に出力する。ＦＩＲフィルタ２６は、判別結果信号ＶＬに対して所定のインパルス応答を有する信号を加算器２１に出力する。 The equalizing circuit 10 includes an adder 21, a zero threshold discriminating circuit 22, a positive threshold discriminating circuit 23, a negative threshold discriminating circuit 24, and FIR filters (Finite Impulse Response Filter) 25 and 26, and an analog output based on the digital discriminant value. Configured to provide feedback. The adder 21 adds a duobinary signal D obtained by adding the input signal Vin having a binary waveform and the output signals of the FIR filters 25 and 26 to a zero threshold determination circuit 22, a plus threshold determination circuit 23, and a minus threshold determination circuit. 24. The zero threshold discriminating circuit 22, the positive threshold discriminating circuit 23, and the negative threshold discriminating circuit 24 indicate whether the duobinary signal D exceeds the zero threshold value V0, the positive threshold value V +, and the negative threshold value V−, respectively, at the rising timing of the symbol rate clock signal Clk. Is determined, and the respective determination result signals VC, VH, and VL are output to the phase comparison circuit 11. Further, the plus threshold discrimination circuit 23 outputs the discrimination result signal VH to the FIR filter 25 and the duobinary decoder circuit 13. Further, the minus threshold discrimination circuit 24 outputs the discrimination result signal VL to the FIR filter 26 and the duobinary decoder circuit 13. The FIR filter 25 outputs a signal having a predetermined impulse response to the discrimination result signal VH to the adder 21. The FIR filter 26 outputs a signal having a predetermined impulse response to the discrimination result signal VL to the adder 21.
　位相比較回路１１は、入力した判別結果信号ＶＣ、ＶＨ、ＶＬを元にシンボルレートクロック信号Ｃｌｋの位相調整のための信号Ｕｐ、Ｄｏｗｎを位相調整回路１２に出力する。 The phase comparison circuit 11 outputs signals Up and Down for phase adjustment of the symbol rate clock signal Clk to the phase adjustment circuit 12 based on the input discrimination result signals VC, VH and VL.
　位相調整回路１２は、位相補間回路及びディジタル制御回路、またはＶＣＯ及びチャージポンプなどで構成され、信号Ｕｐ、Ｄｏｗｎに応じて、出力するシンボルレートクロック信号Ｃｌｋの位相を前後に変化させる。すなわち、信号Ｕｐがアクティブの時にシンボルレートクロック信号Ｃｌｋの位相を早めるように、信号Ｄｏｗｎがアクティブの時にシンボルレートクロック信号Ｃｌｋの位相を遅くするように調整したシンボルレートクロック信号Ｃｌｋを出力する。 The phase adjustment circuit 12 includes a phase interpolation circuit and a digital control circuit, or a VCO and a charge pump. The phase adjustment circuit 12 changes the phase of the symbol rate clock signal Clk to be output back and forth according to the signals Up and Down. That is, the symbol rate clock signal Clk adjusted so as to delay the phase of the symbol rate clock signal Clk when the signal Down is active so as to advance the phase of the symbol rate clock signal Clk when the signal Up is active.
　このようなフィードバック制御により、デュオバイナリ信号Ｄに対して適切なタイミングのシンボルレートクロック信号Ｃｌｋが再生される。 By such feedback control, the symbol rate clock signal Clk having an appropriate timing with respect to the duobinary signal D is reproduced.
　デュオバイナリデコーダ回路１３は、デュオバイナリコードを示す判別結果信号ＶＣ、ＶＨを元にバイナリ波形を有する出力信号Ｖｏｕｔをデコードして出力する。 The duobinary decoder circuit 13 decodes and outputs the output signal Vout having a binary waveform based on the discrimination result signals VC and VH indicating the duobinary code.
　以上のような構成のクロック再生回路は、バイナリ波形を有する入力信号Ｖｉｎをデュオバイナリ信号Ｄを介してシンボルレートクロック信号Ｃｌｋでリタイミングして出力信号Ｖｏｕｔを出力する。このようなシンボルレートでのクロック再生を実現するために、入力信号Ｖｉｎをデュオバイナリ信号Ｄへとイコライズ（等化）する。 The clock recovery circuit configured as described above retims the input signal Vin having a binary waveform with the symbol rate clock signal Clk via the duobinary signal D and outputs the output signal Vout. In order to realize clock reproduction at such a symbol rate, the input signal Vin is equalized (equalized) into a duobinary signal D.
　デュオバイナリ信号Ｄへのイコライズは、バイナリデータ列（１、－１）を、ｚ関数１＋ｚ－１で表される伝達関数で処理することに相当する。１＋ｚ－１の伝達関数は、１ビットの符号間干渉に相当し、例えば現在の伝送データが－１であって１ビット前の伝送データが１であるならば、デュオバイナリ信号Ｄは０になる。また、現在の伝送データと１ビット前の伝送データが共に１であるならば、デュオバイナリ信号Ｄは、２となる。その結果、デュオバイナリ信号Ｄは、図２に示すような３値信号となり、準位間の遷移は、１→０→－１、－１→０→１、１→０→０、－１→０→０、０→０→－１、０→０→１となる。これらの遷移の周波数は、元のバイナリデータである入力信号Ｖｉｎと比較して低周波であるため、シンボルレートの判別結果を用いて低速で位相比較が可能となる。デュオバイナリ信号Ｄは、適切な電圧値を持ったプラス閾値Ｖ＋及びマイナス閾値Ｖ－に対してシンボルレートクロック信号Ｃｌｋのクロックタイミングｔｋ－１～ｔｋ＋１で判別される。ここでｋは、シンボルレートクロックタイミングのカウント値（時間順）を表す。 Equalization to the duobinary signal D corresponds to processing the binary data string (1, −1) with a transfer function represented by z function 1 + z −1 . The transfer function of 1 + z −1 corresponds to 1-bit intersymbol interference. For example, if the current transmission data is −1 and the transmission data one bit before is 1, the duobinary signal D is 0. . If both the current transmission data and the transmission data one bit before are 1, the duobinary signal D is 2. As a result, the duobinary signal D becomes a ternary signal as shown in FIG. 2, and the transition between levels is 1 → 0 → −1, −1 → 0 → 1, 1 → 0 → 0, −1 → 0 → 0, 0 → 0 → −1, 0 → 0 → 1. Since the frequency of these transitions is lower than that of the input signal Vin that is the original binary data, the phase comparison can be performed at a low speed using the determination result of the symbol rate. The duobinary signal D is discriminated at clock timings t k−1 to t k + 1 of the symbol rate clock signal Clk with respect to a positive threshold V + and a negative threshold V− having appropriate voltage values. Here, k represents a count value (in time order) of the symbol rate clock timing.
　図３は、位相比較回路の一例の回路図である。位相比較回路１１ａは、インバータ回路ＩＮＶ１、単位位相比較回路３１を備える。単位位相比較回路３１は、ＮＯＲ回路ＮＯＲ１、インバータ回路ＩＮＶ２～ＩＮＶ４、ＮＡＮＤ回路ＮＡＮＤ１、ＮＡＮＤ２を備える。位相比較回路１１ａは、シンボルレートで入力されるプラス閾値の判別結果信号ＶＨ［ｋ－１］、ＶＨ［ｋ］及びゼロ閾値の判別結果信号ＶＣ［ｋ］を元にして論理演算を行い、信号Ｕｐ［ｋ］または信号Ｄｏｗｎ［ｋ］を出力する。なお、位相比較回路１１ａは、判別結果信号ＶＨ［ｋ］から判別結果信号ＶＨ［ｋ－１］を得るために図示されないラッチ回路等を備えることが好ましい。 FIG. 3 is a circuit diagram of an example of a phase comparison circuit. The phase comparison circuit 11a includes an inverter circuit INV1 and a unit phase comparison circuit 31. The unit phase comparison circuit 31 includes a NOR circuit NOR1, inverter circuits INV2 to INV4, and NAND circuits NAND1 and NAND2. The phase comparison circuit 11a performs a logical operation based on the positive threshold discrimination result signals VH [k−1] and VH [k] and the zero threshold discrimination result signal VC [k] that are input at the symbol rate. Up [k] or signal Down [k] is output. Note that the phase comparison circuit 11a preferably includes a latch circuit (not shown) or the like in order to obtain the discrimination result signal VH [k-1] from the discrimination result signal VH [k].
　インバータ回路ＩＮＶ１は、判別結果信号ＶＨ［ｋ－１］を反転して、ＮＯＲ回路ＮＯＲ１の一方に入力端に出力する。ＮＯＲ回路ＮＯＲ１は、他方の入力端に判別結果信号ＶＨ［ｋ］を入力し、出力端をＮＡＮＤ回路ＮＡＮＤ１、ＮＡＮＤ２のそれぞれの一方の入力端に接続する。ＮＡＮＤ回路ＮＡＮＤ１は、他方の入力端にインバータ回路ＩＮＶ２で反転した判別結果信号ＶＣ［ｋ］を入力し、出力をインバータ回路ＩＮＶ３で反転して信号Ｕｐ［ｋ］を出力する。ＮＡＮＤ回路ＮＡＮＤ２は、他方の入力端に判別結果信号ＶＣ［ｋ］を入力し、出力をインバータ回路ＩＮＶ４で反転して信号Ｄｏｗｎ［ｋ］を出力する。 The inverter circuit INV1 inverts the determination result signal VH [k−1] and outputs it to the input terminal of one of the NOR circuits NOR1. The NOR circuit NOR1 receives the determination result signal VH [k] at the other input terminal, and connects the output terminal to one input terminal of each of the NAND circuits NAND1 and NAND2. The NAND circuit NAND1 receives the determination result signal VC [k] inverted by the inverter circuit INV2 at the other input terminal, and outputs the signal Up [k] by inverting the output by the inverter circuit INV3. The NAND circuit NAND2 receives the discrimination result signal VC [k] at the other input terminal, inverts the output by the inverter circuit INV4, and outputs the signal Down [k].
　このような構成の位相比較回路１１ａにおいて、ＮＯＲ回路ＮＯＲ１は、遷移検出部として機能し、インバータ回路ＩＮＶ２～ＩＮＶ４、ＮＡＮＤ回路ＮＡＮＤ１、ＮＡＮＤ２は、Ｕｐ／Ｄｏｗｎ決定部として機能する。すなわち、位相比較回路１１ａは、図４の（ａ）、（ｂ）に示すいずれかの遷移を検出して信号Ｕｐまたは信号Ｄｏｗｎを出力する。 In the phase comparison circuit 11a having such a configuration, the NOR circuit NOR1 functions as a transition detection unit, and the inverter circuits INV2 to INV4 and the NAND circuits NAND1 and NAND2 function as Up / Down determination units. That is, the phase comparison circuit 11a detects one of the transitions shown in FIGS. 4A and 4B and outputs the signal Up or the signal Down.
　次に、位相比較回路１１ａの動作原理について説明する。３値信号における１→０→－１及び１→０→０の遷移に着目すると、データとクロックが信号Ｕｐを出力すべき位相関係（図４（ａ））では、０準位の符号がマイナスになり、信号Ｄｏｗｎを出力すべき位相関係（図４（ｂ））では、０準位の符号がプラスとなる。一方、１→０→１の遷移に着目すると、０準位の符号とＵｐ／Ｄｏｗｎの関係が上記とは逆になる。 Next, the operation principle of the phase comparison circuit 11a will be described. Focusing on the transition of 1 → 0 → −1 and 1 → 0 → 0 in the ternary signal, the sign of the 0 level is minus in the phase relationship where the data and the clock should output the signal Up (FIG. 4A). Thus, in the phase relationship (FIG. 4B) where the signal Down is to be output, the sign of the zero level is positive. On the other hand, when attention is paid to the transition of 1 → 0 → 1, the relationship between the sign of the 0 level and Up / Down is opposite to the above.
　ここで、入力されるデュオバイナリ信号のデータ列は、１＋ｚ－１の伝達関数に従うため、後者の１→０→１の遷移は、データ列に含まれない。なぜならば、［１，０，１］のデータ列をデュオバイナリと逆の伝達関数１／（１＋ｚ－１）で処理するとデータ列は、［１，－１，２］となるため、入力がバイナリデータであることと矛盾する。そこで、位相比較回路１１ａは、隣接する２ビットで１→０の遷移を検出した場合、０準位の符号を元に、出力すべき位相比較結果を一意に決定する。すなわち、ＶＣ［ｋ］＜０で信号Ｕｐ、ＶＣ［ｋ］＞０で信号Ｄｏｗｎを出力する。判別結果がバイナリデータである場合は、ＶＣ［ｋ］＝＝－１で信号Ｕｐ、ＶＣ［ｋ］＝＝１で信号Ｄｏｗｎを出力する。なお、ここでは「－１」は、論理回路において「０」を表し、以下においても同様とする。 Here, since the data string of the input duobinary signal follows the transfer function of 1 + z −1 , the latter transition of 1 → 0 → 1 is not included in the data string. This is because if the [1, 0, 1] data sequence is processed with the transfer function 1 / (1 + z −1 ) opposite to the duobinary, the data sequence becomes [1, −1, 2], so the input is binary. Contradicts with data. Therefore, the phase comparison circuit 11a uniquely determines the phase comparison result to be output based on the code of the 0 level when detecting the transition of 1 → 0 with two adjacent bits. That is, the signal Up is output when VC [k] <0, and the signal Down is output when VC [k]> 0. When the determination result is binary data, the signal Up is output when VC [k] == − 1 and the signal Down is output when VC [k] == 1. Here, “−1” represents “0” in the logic circuit, and the same applies hereinafter.
　さらに、デュオバイナリ信号は、上記と同様の理由で、隣接２ビット間に－１→１、１→－１の遷移を含まない。つまり、プラス閾値を横切る遷移は、すべて０準位への遷移となる。そこで、位相比較回路１１ａは、隣接する２ビット間のプラス閾値に対する判別結果を用いて１→０の遷移を検出する。すなわち、ＶＨ［ｋ］＝＝１、ＶＨ［ｋ－１］＝＝－１で、１→０の遷移を検出する。 Furthermore, the duobinary signal does not include a transition of −1 → 1, 1 → −1 between adjacent two bits for the same reason as described above. That is, all the transitions that cross the plus threshold value are transitions to the 0 level. Therefore, the phase comparison circuit 11a detects the transition of 1 → 0 using the determination result for the plus threshold between two adjacent bits. That is, a transition of 1 → 0 is detected when VH [k] == 1 and VH [k−1] == − 1.
　以上の関係は、下記の論理演算式で表され、これら論理演算を実現する回路構成の例が図３に示される。
Ｕｐ［ｋ］＝（ＶＨ［ｋ］＝＝－１）＆＆（ＶＨ［ｋ－１］＝＝１）＆＆（ＶＣ［ｋ］＝＝－１）
Ｄｏｗｎ［ｋ］＝（ＶＨ［ｋ］＝＝－１）＆＆（ＶＨ［ｋ－１］＝＝１）＆＆（ＶＣ［ｋ］＝＝１） The above relationship is expressed by the following logical operation expressions, and an example of a circuit configuration for realizing these logical operations is shown in FIG.
Up [k] = (VH [k] == − 1) && (VH [k−1] == 1) && (VC [k] == − 1)
Down [k] = (VH [k] == − 1) && (VH [k−1] == 1) && (VC [k] == 1)
　このように位相比較回路１１ａは、隣接する２ビットの非ゼロ閾値判別結果を用いて０準位への遷移を検出し、隣接する２ビットのゼロ閾値の判別結果の正負を元に、信号Ｕｐ、Ｄｏｗｎいずれかを出力する。 Thus, the phase comparison circuit 11a detects the transition to the 0 level using the adjacent 2-bit non-zero threshold discrimination result, and based on the positive / negative of the discrimination result of the adjacent 2-bit zero threshold, the signal Up , Down is output.
　図５は、本発明のクロック再生回路で用いる位相比較回路の他の例の回路図である。図５において、位相比較回路１１ｂは、インバータ回路ＩＮＶ５～ＩＮＶ１０、単位位相比較回路３１ａ～３１ｄ、ＯＲ回路ＯＲ１、ＯＲ２を備える。ここで単位位相比較回路３１ａ～３１ｄは、図３に示す単位位相比較回路３１と同一である。 FIG. 5 is a circuit diagram of another example of the phase comparison circuit used in the clock recovery circuit of the present invention. In FIG. 5, the phase comparison circuit 11b includes inverter circuits INV5 to INV10, unit phase comparison circuits 31a to 31d, and OR circuits OR1 and OR2. Here, the unit phase comparison circuits 31a to 31d are the same as the unit phase comparison circuit 31 shown in FIG.
　単位位相比較回路３１ａは、プラス閾値の判別結果信号ＶＨ［ｋ－１］をインバータ回路ＩＮＶ５を介した信号と、判別結果信号ＶＨ［ｋ］と、ゼロ閾値の判別結果信号ＶＣ［ｋ］とを入力して、位相比較結果となる信号Ｕｐａ［ｋ］、Ｄｏｗｎａ［ｋ］を出力する。単位位相比較回路３１ｂは、プラス閾値の判別結果信号ＶＨ［ｋ－１］と、判別結果信号ＶＨ［ｋ］をインバータ回路ＩＮＶ６を介した信号と、ゼロ閾値の判別結果信号ＶＣ［ｋ－１］をインバータ回路ＩＮＶ７を介した信号とを入力して、位相比較結果となる信号Ｕｐｂ［ｋ］、Ｄｏｗｎｂ［ｋ］を出力する。単位位相比較回路３１ｃは、マイナス閾値の判別結果信号ＶＬ［ｋ－１］をインバータ回路ＩＮＶ８を介した信号と、判別結果信号ＶＬ［ｋ］と、ゼロ閾値の判別結果信号ＶＣ［ｋ－１］とを入力して、位相比較結果となる信号Ｕｐｃ［ｋ］、Ｄｏｗｎｃ［ｋ］を出力する。単位位相比較回路３１ｄは、マイナス閾値の判別結果信号ＶＬ［ｋ－１］と、判別結果信号ＶＬ［ｋ］をインバータ回路ＩＮＶ９を介した信号と、ゼロ閾値の判別結果信号ＶＣ［ｋ］をインバータ回路ＩＮＶ１０を介した信号とを入力して、位相比較結果となる信号Ｕｐｄ［ｋ］、Ｄｏｗｎｄ［ｋ］を出力する。なお、位相比較回路１１ｂは、判別結果信号ＶＨ［ｋ］から判別結果信号ＶＨ［ｋ－１］を得るために、判別結果信号ＶＬ［ｋ］から判別結果信号ＶＬ［ｋ－１］を得るために、判別結果信号ＶＣ［ｋ］から判別結果信号ＶＣ［ｋ－１］を得るために、それぞれ図示されないラッチ回路等を備えることが好ましい。 The unit phase comparison circuit 31a generates a positive threshold discrimination result signal VH [k−1] through the inverter circuit INV5, a discrimination result signal VH [k], and a zero threshold discrimination result signal VC [k]. Input, and output signals Upa [k] and Downa [k] as phase comparison results. The unit phase comparison circuit 31b includes a positive threshold discrimination result signal VH [k-1], a discrimination result signal VH [k] via the inverter circuit INV6, and a zero threshold discrimination result signal VC [k-1]. And a signal via the inverter circuit INV7 are input, and signals Upb [k] and Downb [k] as phase comparison results are output. The unit phase comparison circuit 31c generates a minus threshold discrimination result signal VL [k-1] through the inverter circuit INV8, a discrimination result signal VL [k], and a zero threshold discrimination result signal VC [k-1]. Are input and the signals Upc [k] and Downc [k] that are the phase comparison results are output. The unit phase comparison circuit 31d converts the negative threshold discrimination result signal VL [k−1], the discrimination result signal VL [k] through the inverter circuit INV9, and the zero threshold discrimination result signal VC [k] as an inverter. A signal through the circuit INV10 is input, and signals Upd [k] and Down [k] that are the phase comparison results are output. The phase comparison circuit 11b obtains the discrimination result signal VL [k-1] from the discrimination result signal VL [k] in order to obtain the discrimination result signal VH [k-1] from the discrimination result signal VH [k]. In addition, in order to obtain the discrimination result signal VC [k−1] from the discrimination result signal VC [k], it is preferable that a latch circuit or the like not shown is provided.
　ＯＲ回路ＯＲ１は、信号Ｕｐａ［ｋ］～Ｕｐｄ［ｋ］の論理和をとって信号Ｕｐ［ｋ］として出力する。ＯＲ回路ＯＲ２は、信号Ｄｏｗｎａ［ｋ］～Ｄｏｗｎｄ［ｋ］の論理和をとって信号Ｄｏｗｎ［ｋ］として出力する。 OR circuit OR1 takes the logical sum of signals Upa [k] to Upd [k] and outputs the result as signal Up [k]. The OR circuit OR2 takes the logical sum of the signals Downa [k] to Down [k] and outputs the logical sum as the signal Down [k].
　このような構成の単位位相比較回路３１ａ～３１ｄは、図６（ａ）、（ｂ）のそれぞれに示されるように４種類の遷移を検出して４組の位相比較情報である信号Ｕｐ、Ｄｏｗｎを出力する。すなわち、図６に示される４つの遷移から信号Ｕｐ、Ｄｏｗｎを得るための論理演算式は、下記のように表される。
Ｕｐａ［ｋ］＝（ＶＨ［ｋ］＝＝－１）＆＆（ＶＨ［ｋ－１］＝＝１）＆＆（ＶＣ［ｋ］＝＝－１）
Ｄｏｗｎａ［ｋ］＝（ＶＨ［ｋ］＝＝－１）＆＆（ＶＨ［ｋ－１］＝＝１）＆＆（ＶＣ［ｋ］＝＝１）
Ｕｐｂ［ｋ］＝（ＶＨ［ｋ］＝＝１）＆＆（ＶＨ［ｋ－１］＝＝－１）＆＆（ＶＣ［ｋ－１］＝＝１）
Ｄｏｗｎｂ［ｋ］＝（ＶＨ［ｋ］＝＝１）＆＆（ＶＨ［ｋ－１］＝＝－１）＆＆（ＶＣ［ｋ－１］＝＝－１）
Ｕｐｃ［ｋ］＝（ＶＬ［ｋ］＝＝－１）＆＆（ＶＬ［ｋ－１］＝＝１）＆＆（ＶＣ［ｋ－１］＝＝－１）
Ｄｏｗｎｃ［ｋ］＝（ＶＬ［ｋ］＝＝－１）＆＆（ＶＬ［ｋ－１］＝＝１）＆＆（ＶＣ［ｋ－１］＝＝１）
Ｕｐｄ［ｋ］＝（ＶＬ［ｋ］＝＝１）＆＆（ＶＬ［ｋ－１］＝＝－１）＆＆（ＶＣ［ｋ］＝＝１）
Ｄｏｗｎｄ［ｋ］＝（ＶＬ［ｋ］＝＝１）＆＆（ＶＬ［ｋ－１］＝＝－１）＆＆（ＶＣ［ｋ］＝＝－１） The unit phase comparison circuits 31a to 31d configured as described above detect the four types of transitions as shown in FIGS. 6A and 6B, and the signals Up and Down are the four sets of phase comparison information. Is output. That is, a logical operation expression for obtaining the signals Up and Down from the four transitions shown in FIG. 6 is expressed as follows.
Upa [k] = (VH [k] == − 1) && (VH [k−1] == 1) && (VC [k] == − 1)
Downa [k] = (VH [k] == − 1) && (VH [k−1] == 1) && (VC [k] == 1)
Upb [k] = (VH [k] == 1) && (VH [k-1] ==-1) && (VC [k-1] == 1)
Downb [k] = (VH [k] == 1) && (VH [k−1] == − 1) && (VC [k−1] == − 1)
Upc [k] = (VL [k] == − 1) && (VL [k−1] == 1) && (VC [k−1] == − 1)
Downc [k] = (VL [k] == − 1) && (VL [k−1] == 1) && (VC [k−1] == 1)
Upd [k] = (VL [k] == 1) && (VL [k−1] == − 1) && (VC [k] == 1)
Down [k] = (VL [k] == 1) && (VL [k−1] == − 1) && (VC [k] == − 1)
　ここで、単位位相比較回路３１ａが１→０の遷移、単位位相比較回路３１ｂが０→１の遷移、単位位相比較回路３１ｃが０→－１の遷移、単位位相比較回路３１ｄが－１→０の遷移を検出する。そして、ＯＲ回路ＯＲ１、ＯＲ２が遷移情報のそれぞれの論理和をとることで信号Ｕｐ、Ｄｏｗｎを出力する。位相比較回路１１ｂは、単純な論理回路のみで構成されるために高速に動作可能である。また、検出する遷移の数が４であって、図３の１に比べて大きいので、シンボルレートクロックタイミングがきめ細かく制御され、クロック再生における制御特性が向上する。 Here, the unit phase comparison circuit 31a transitions from 1 → 0, the unit phase comparison circuit 31b transitions from 0 → 1, the unit phase comparison circuit 31c transitions from 0 → −1, and the unit phase comparison circuit 31d transitions from −1 → 0. Detect transitions. Then, the OR circuits OR1 and OR2 take the logical sum of the transition information and output the signals Up and Down. Since the phase comparison circuit 11b is composed of only a simple logic circuit, it can operate at high speed. Further, since the number of transitions to be detected is 4, which is larger than 1 in FIG. 3, the symbol rate clock timing is finely controlled, and the control characteristics in clock recovery are improved.
　図７は、クロック再生回路の動作を表すタイミングチャートである。等化回路１０は、デュオバイナリ信号Ｄに対して、シンボルレートクロック信号Ｃｌｋの例えば立ち上がりでプラス閾値、マイナス閾値、ゼロ閾値を判別し、それぞれの判別結果信号ＶＣ、ＶＨ、ＶＬを得る。位相比較回路１１は、判別結果信号ＶＣ、ＶＨ、ＶＬ、およびこれらの１サンプル前の値を選択的に用いて論理演算によって信号Ｕｐ［ｋ］または信号Ｄｏｗｎ［ｋ］を出力する。位相調整回路１２は、信号Ｕｐ、Ｄｏｗｎに応じて、所定の遅延を伴ってシンボルレートクロック信号Ｃｌｋの位相を変化させる。 FIG. 7 is a timing chart showing the operation of the clock recovery circuit. The equalization circuit 10 discriminates the positive threshold value, the negative threshold value, and the zero threshold value, for example, at the rising edge of the symbol rate clock signal Clk with respect to the duobinary signal D, and obtains respective discrimination result signals VC, VH, and VL. The phase comparison circuit 11 outputs the signal Up [k] or the signal Down [k] by a logical operation by selectively using the discrimination result signals VC, VH, VL and their values one sample before. The phase adjustment circuit 12 changes the phase of the symbol rate clock signal Clk with a predetermined delay according to the signals Up and Down.
　クロック再生回路は、以上のように位相変化を伴ったシンボルレートクロック信号Ｃｌｋに基づいて入力信号Ｖｉｎをリタイミングして出力信号Ｖｏｕｔを出力する。このようなクロック再生回路によれば、シンボルレートクロック信号Ｃｌｋのみでクロックタイミングを再生できるため、高速かつ低電力に動作可能である。 The clock recovery circuit retimes the input signal Vin based on the symbol rate clock signal Clk accompanied by the phase change as described above, and outputs the output signal Vout. According to such a clock recovery circuit, the clock timing can be recovered only with the symbol rate clock signal Clk, and therefore, it can operate at high speed and with low power.
　なお、前述の非特許文献の開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。 It should be noted that the disclosure of the above-mentioned non-patent literature is incorporated herein by reference. Within the scope of the entire disclosure (including claims) of the present invention, the embodiments and examples can be changed and adjusted based on the basic technical concept. Various combinations and selections of various disclosed elements are possible within the scope of the claims of the present invention. That is, the present invention of course includes various variations and modifications that could be made by those skilled in the art according to the entire disclosure including the claims and the technical idea.
１０　等化回路
１１、１１ａ、１１ｂ　位相比較回路
１２　位相調整回路
１３　デュオバイナリデコーダ回路
２１　加算器
２２　ゼロ閾値判別回路
２３　プラス閾値判別回路
２４　マイナス閾値判別回路
２５、２６　ＦＩＲフィルタ
３１、３１ａ～３１ｄ　単位位相比較回路
Ｃｌｋ　シンボルレートクロック信号
Ｄ　デュオバイナリ信号
Ｄｏｗｎ、Ｕｐ　信号
ＩＮＶ１～ＩＮＶ１０　インバータ回路
ＮＡＮＤ１、ＮＡＮＤ２　ＮＡＮＤ回路
ＮＯＲ１　ＮＯＲ回路
ＯＲ１、ＯＲ２　ＯＲ回路
Ｖｉｎ　入力信号
Ｖｏｕｔ　出力信号
ＶＣ、ＶＨ、ＶＬ　判別結果信号 DESCRIPTION OF SYMBOLS 10 Equalization circuit 11, 11a, 11b Phase comparison circuit 12 Phase adjustment circuit 13 Duobinary decoder circuit 21 Adder 22 Zero threshold discrimination circuit 23 Positive threshold discrimination circuit 24 Negative threshold discrimination circuit 25, 26 FIR filter 31, 31a-31d Unit Phase comparison circuit Clk Symbol rate clock signal D Duobinary signal Down, Up signals INV1 to INV10 Inverter circuit NAND1, NAND2 NAND circuit NOR1 NOR circuit OR1, OR2 OR circuit Vin Input signal Vout Output signals VC, VH, VL Discrimination result signal

Claims (7)

  1. 　バイナリ波形を有する入力信号をデュオバイナリ信号に等化し、シンボルレートクロック信号のタイミングにおいて前記デュオバイナリ信号のレベルを複数の閾値に対して判別して判別結果を出力する等化回路と、
    　前記判別結果に基づいて前記シンボルレートクロック信号の位相のずれを表す位相比較結果を出力する位相比較回路と、
    　前記位相比較結果に基づいて前記シンボルレートクロック信号の周期を増加または減少させる位相調整回路と、
    　を備えることを特徴とするクロック再生回路。     An equalization circuit that equalizes an input signal having a binary waveform to a duobinary signal, discriminates the level of the duobinary signal with respect to a plurality of threshold values at the timing of the symbol rate clock signal, and outputs a discrimination result;
    A phase comparison circuit that outputs a phase comparison result representing a phase shift of the symbol rate clock signal based on the determination result;
    A phase adjustment circuit for increasing or decreasing the period of the symbol rate clock signal based on the phase comparison result;
    A clock recovery circuit comprising:
  2. 　前記複数の閾値は、所定のプラスおよび／またはマイナスの閾値とゼロ閾値とを含むことを特徴とする請求項１記載のクロック再生回路。 The clock recovery circuit according to claim 1, wherein the plurality of threshold values include a predetermined positive and / or negative threshold value and a zero threshold value.
  3. 　前記位相比較回路は、プラス閾値またはマイナス閾値を用いた判別結果によって遷移を検出した後に、ゼロ閾値の判別結果の正負を元に前記位相比較結果を得ることを特徴とする請求項２記載のクロック再生回路。 3. The clock according to claim 2, wherein the phase comparison circuit obtains the phase comparison result based on the positive / negative of the determination result of the zero threshold after detecting a transition based on the determination result using the plus threshold value or the minus threshold value. Reproduction circuit.
  4. 　前記位相比較回路は、シンボルレートで時間的に隣接する２ビットの判別結果を用いて４種類の遷移を検出することで前記位相比較結果を得ることを特徴とする請求項１記載のクロック再生回路。 2. The clock recovery circuit according to claim 1, wherein the phase comparison circuit obtains the phase comparison result by detecting four types of transitions using a discrimination result of two bits temporally adjacent at a symbol rate. .
  5. 　前記等化回路は、前記判別結果に係る信号を帰還させて前記入力信号に対する等化を行うことを特徴とする請求項１記載のクロック再生回路。 The clock recovery circuit according to claim 1, wherein the equalization circuit performs equalization on the input signal by feeding back a signal related to the determination result.
  6. 　前記等化回路は、前記判別結果を表す信号に対して所定のインパルス応答を有するフィルタを備え、該フィルタの出力信号を前記入力信号に加算して前記デュオバイナリ信号とすることを特徴とする請求項５記載のクロック再生回路。 The equalization circuit includes a filter having a predetermined impulse response with respect to a signal representing the discrimination result, and adds the output signal of the filter to the input signal to form the duobinary signal. Item 6. The clock recovery circuit according to Item 5.
  7. 　バイナリ波形を有する入力信号をデュオバイナリ信号に等化し、シンボルレートクロック信号のタイミングにおいて前記デュオバイナリ信号のレベルを複数の閾値に対して判別して判別結果を出力するステップと、
    　前記判別結果に基づいて前記シンボルレートクロック信号の位相のずれを表す位相比較結果を得るステップと、
    　前記位相比較結果に基づいて前記シンボルレートクロック信号の周期を増加または減少させるステップと、
    　を含むことを特徴とするクロック再生方法。     Equalizing an input signal having a binary waveform to a duobinary signal, discriminating the level of the duobinary signal with respect to a plurality of thresholds at the timing of the symbol rate clock signal, and outputting a discrimination result;
    Obtaining a phase comparison result representing a phase shift of the symbol rate clock signal based on the determination result;
    Increasing or decreasing the period of the symbol rate clock signal based on the phase comparison result;
    A clock recovery method comprising:
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