WO2010029812A1 - マルチコアにおけるプログラミングシステム、その方法及びそのプログラム - Google Patents
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- 238000000034 method Methods 0.000 title claims description 28
- 230000006870 function Effects 0.000 claims description 15
- 230000000593 degrading effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 5
- 238000006243 chemical reaction Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 241000134253 Lanka Species 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 238000007781 pre-processing Methods 0.000 description 1
- 230000002194 synthesizing effect Effects 0.000 description 1
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
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Definitions
- the present invention relates to a multicore processor programming system having a plurality of programming cores, a method thereof, and a program thereof.
- SoC System-on-a-chip
- SoC System-on-a-chip
- these many arithmetic circuits include a programmable core such as a processor.
- the device which raises the calculation efficiency and the efficiency of a resource is given by combining the programmable core from which an architecture differs according to an application.
- Such a method of mounting different types of cores is generally called heterogeneous multicore.
- Patent Document 1 The technology related to this heterogeneous multi-core is described in Patent Document 1.
- the technology described in Patent Document 1 relates to a global compiler for heterogeneous multi-core processors.
- a heterogeneous multi-core processor system (HCMP) is configured by a plurality of different types of processor units (PU) and a shared memory. The shared memory can be accessed from all processor units.
- the architecture configuration information various parameters, the type and number of PUs, the PU to bus operation speed ratio, the type of memory possessed by each PU, the memory size, the memory access latency, the memory type possessed by HCMP, The size, latency, etc. are input in advance.
- the multiprocessor can be operated efficiently.
- Patent Document 1 the technique described in Patent Document 1 described above can only be applied to a case where an execution file required for each of a plurality of programmable cores is synthesized from a single programming model using multithreading or multitasking. There was a problem. This point will be described below.
- Patent Document 1 described above is applicable to the method 1) above, but cannot be applied to the method 2).
- the first processor tool flow is shown on the left side of FIG.
- the first code description 600 inputted by the first compiler 601 is compiled from program code into object code.
- the first linker 602 links the object code to generate the first execution file 603.
- FIG. 8 what is described on the right side of FIG. 8 is the second processor tool flow.
- information such as a memory, a register, and an interrupt register map is manually extracted from each program code so as to meet the input / output request of each programmable core. And it is necessary to share the extracted information.
- information is shared by extracting information by the first code reference 604 and using it as a parameter information file description 605.
- parameter information is manually extracted as a pre-processing of compilation performed by the second compiler 607, and a specific information is generated using a parameter information file generation tool 611.
- a method for performing processing to generate a file describing the pattern is also a method for performing processing to generate a file describing the pattern.
- the parameter information file generation tool 607 does not generate a file linked with the first processor tool flow. For this reason, a file described in a format suitable for the parameter information file generation tool 611 needs to be generated each time, which is not efficient.
- the present invention provides a multi-core programming system capable of providing a development environment with high programming efficiency when software development of a multi-core system is performed in an environment in which each of a plurality of programmable cores has an individual programming model. It is an object to provide a method and a program thereof.
- a programming system includes a first compiler that generates one or more object codes from program code for a first processor provided in an arithmetic processing system in which a plurality of processors are connected to each other, and the first compiler And a first linker that links the one or more object codes generated by the first processor to generate an executable file for the first processor, and the arithmetic processing system includes a first linker provided on the basis of information obtained from the first linker.
- Parameter information generating means for generating parameter information used by two processors, a second compiler for generating one or more object codes by referring to the program code for the second processor and the parameter information, Recode one or more object codes generated by the second compiler Characterized in that it comprises a second linker to click to generate an executable file for the second processor.
- a programming method includes a first step in which a first compiler generates one or more object codes from program code for a first processor provided in an arithmetic processing system in which a plurality of processors are connected to each other.
- the first linker is obtained from the first linker, the second step of linking one or more object codes generated by the first compiler to generate an executable file for the first processor, and
- a programming program includes a first compiler that generates one or more object codes from a program code for a first processor provided in an arithmetic processing system in which a plurality of processors are connected to each other, and the first compiler
- the arithmetic processing system includes a first linker that links one or more object codes generated by a compiler to generate an executable file for the first processor, and information obtained from the first linker.
- Parameter information generating means for generating parameter information used by the second processor, a second compiler for generating one or more object codes with reference to the program code for the second processor and the parameter information, One or more object codes generated by the second compiler Wherein the second linker linked to produce an executable file for the second processor, that causes a computer to function as a.
- a file having parameter information necessary for another programmable core can be automatically generated as a header file automatically within the programming process of the programmable core.
- the development flow that needed to share such update information has been simplified, and it is possible to remove the cause of mixing bugs, so that a development environment with high programming efficiency can be provided. Is possible.
- FIG. 1 shows the basic composition of the programming system in the multi-core which concerns on the 1st Embodiment of this invention. It is a block diagram showing the whole structure of the target system in the programming system shown in FIG. It is a block diagram showing the fundamental structure of the parameter information generation part shown in FIG. It is a flowchart showing the basic operation
- FIG. 9 is a diagram illustrating a basic configuration and operation when a parameter information generation tool is added to the related technology illustrated in FIG. 8.
- the multi-core programming system provides a development environment when software development of a multi-core system is performed in an environment in which each of a plurality of programmable cores has an individual programming model.
- FIG. 1 illustrates the basic configuration and software development flow of a programming system according to this embodiment.
- the difference from the related art method shown in FIG. 8 is that a header file that generates information such as a register and a memory map from the compilation information as a header file at the time of compiling to generate object code from program code in the tool flow of the first processor A generation function (in the drawings and below, referred to as a parameter information file generation unit 130).
- FIG. 2 shows an overall configuration of a target system (arithmetic processing system) in the programming system according to the present embodiment.
- This target system has a plurality of processors (a first processor 100 and a second processor 200) as shown in FIG.
- the processor is an arithmetic device that can be programmed by a tool flow using a compiler and a linker. These processors are connected by an IF 400 of a memory map (memory mapped I / O: Memory-mapped Input / Output).
- the system further includes a shared memory 300.
- Each processor can be configured to start an operation from a predetermined instruction address by issuing a command from each processor.
- first processor tool flow and the second processor tool flow shown in FIG. 1 indicate the tool flows of the respective processors (the first processor 100 and the second processor 200).
- the first processor tool flow includes a first compiler 110, a first linker 120, a parameter information file generation unit (which constitutes parameter information generation means of the present invention) 130, a first code It has a description 500, a first execution file 501, and a parameter information file 502.
- the second processor tool flow 200 includes a second compiler 210, a second linker 220, a parameter information file 502, a second code description 503, and a second execution file 504.
- the first code description 500 and the second code description 503 are program codes for the respective programs.
- the first compiler 110 and the second compiler 210 are compilers that generate object code from program code.
- the first linker 120 and the second linker 220 are linkers that link object codes generated by the compiler 110 and the compiler 210, respectively.
- the first execution file 501 and the second execution file 504 are execution files output from the linker.
- the parameter information file generation unit 130 is a parameter information file generation unit that generates the first parameter information file 502 for the second processor 200 from the linker map information obtained from the first linker 120.
- the parameter information file 502 is a parameter information file in which the start address and the like of each function obtained from the linker map are described.
- the parameter information file generation unit 130 includes a linker table acquisition unit 131, a table conversion unit 132, and a file generation unit 133.
- the linker table acquisition unit 131 is a block that acquires linker table information obtained from the linker.
- the linker table information is information in which the start address of each function is tabulated.
- the table conversion unit 132 is a block that converts the linker table obtained by the linker table acquisition unit 131 and uses it as a parameter used by the second processor 200.
- the file generation unit 133 is a block that generates a header file used by the second processor 200. This header file is referred to as “parameter information file 502” in the drawings and in the following description.
- the first code description 500 for the first processor 100 is generated (step S101).
- the first compiler 110 compiles the first code description 500 to generate an object code (step S102).
- one or more object codes are linked by the first linker 120 to generate the first executable file 501 (step S103).
- each part of the parameter information file generation unit 130 performs the above-described operation, so that map information or the like is read from the first linker 120 and information necessary for the operation of the other second processor 200 is selected.
- the parameter information file 502 is generated and used as a header file (from step S104 to step S106).
- a second execution file 504 for the second processor 200 is generated (from step S107 to step S109).
- the second code description 503 for the second processor 200 is generated (step S107).
- the second compiler 210 compiles the second code description 503 using the parameter information file 502 obtained from the tool flow of the first processor 100 to generate an object code (step S108). ).
- one or more object codes are linked by the second linker 220 to generate the second executable file 504 (step S109).
- the present embodiment simplifies the development flow that required sharing of update information with the update of the program code, and can eliminate the cause of mixing bugs. It is possible to provide a highly efficient development environment.
- the present invention is not limited to the case where there are two processors, but may be a case where there are three or more processors. It is possible to apply. If there are three or more processors, the same effect as in the case where there are two processors can be obtained by adding the parameter information file generation unit 130 to the linker for each processor. This point will be described with reference to FIG.
- the parameter information generation unit 130 is added to the second processor tool flow in FIG. Then, the parameter information generation unit 130 of the second processor tool flow reads map information and the like from the second linker 220, selects information necessary for the operation of another processor, and generates a second parameter information file 506. Header file. In the third processor tool flow, compilation is performed using the first parameter information file 505 and the second parameter information file 506. When the number of processors further increases, the processor tool flow having the parameter information file generation unit 130 is added by the same number as the increasing number of processors.
- the parameter information file generation unit 130 sets N ⁇ 1 tools out of tool flows for N or more processors.
- the configuration may be used for each flow. Even with this configuration, it is possible to obtain the same effect as when there are two processors.
- the programming system according to this embodiment is a modification of the first embodiment, and the difference from the first embodiment is that the internal configuration of the parameter information file generation unit 130 is different as shown in FIG. . Specifically, the register / memory map acquisition unit 134 is replaced with the linker table acquisition unit 131 and the table conversion unit 132 in the first embodiment.
- the parameter information file generation unit 130 the parameter information is generated based on the linker table obtained from the linker in the first embodiment, whereas in the present embodiment, the register / memory map acquisition unit 134 The parameter information file is generated by referring to the register map of the processor itself and the address map of the data memory.
- the tool flow of the first processor and the second processor is the same in the first embodiment and the second embodiment.
- the contents of the data memory and the register can be shared by the memory mapped I / O.
- the programming system according to this embodiment is a combination of the first embodiment and the second embodiment.
- the difference from the first embodiment is that the parameter information file generator 130 has an internal structure as shown in FIG. In this configuration, a register / memory map acquisition unit 134 is added.
- the register in addition to generating parameter information based on the linker table obtained from the linker performed in the first embodiment, in the third embodiment, in the register
- the memory map acquisition unit 134 refers to the register map of the processor itself described in the second embodiment and the address map of the data memory to generate parameter information.
- the tool flow of the first processor and the second processor is the same as that of the first embodiment.
- the programming system in the heterogeneous multi-core which is the embodiment of the present invention can be realized by hardware, software, or a combination thereof.
- the programming system according to each of the above embodiments of the present invention can be realized by hardware, but a program for causing a computer to function as the programming system can be read from a recording medium that can be read by the computer. It can also be realized by reading and executing.
- the programming methods according to the above embodiments of the present invention can also be realized by hardware, but a program for causing a computer to execute the method is read from a computer-readable recording medium. It can also be realized by executing the above.
- any of the above-described components may be individually configured with independent circuits or components for each function, or may be configured integrally by incorporating a plurality of functions into one circuit or component. .
- the present invention is suitable for use in a development environment of a multi-core processor LSI having a plurality of programmable cores, for example.
- first processor 110 601 first compiler 120, 602 first linker 130 parameter information file generation unit 131 linker table information acquisition unit 132 table conversion unit 133 file generation unit 134 register / memory map acquisition unit 200 second Processors 210 and 607 Second compiler 220 and 608 Second linker 300 Shared memory 310 Third compiler 320 Third linker 400 Memory mapped I / O IF 500, 600 First code description 501, 603 First execution file 502 Parameter information file 503, 606 Second code description 504, 609 Second execution file 505 First parameter information file 506 Second parameter information file 507 Third code description 508 Third execution file 604 First code reference 605 Parameter information file description
Abstract
マルチコアプロセッサのプログラミングにおいて、プログラムコードのアップデートに伴いそれらの改善情報の共有が必要となり、開発フローが複雑化し、プログラミング効率が低下することを防止する。第１のコンパイラは、複数のプロセッサが相互に接続される演算処理システムが備える第１のプロセッサ向けのプログラムコードから１以上のオブジェクトコードを生成する。第１のリンカは、生成した１以上のオブジェクトコードをリンクして第１のプロセッサ向けの実行ファイルを生成する。パラメータ情報生成部は、第１のリンカから得られる情報に基づいて、演算処理システムが備える第２のプロセッサが使用するパラメータ情報を生成する。第２のコンパイラは、第２のプロセッサ向けのプログラムコードとパラメータ情報を参照して、１以上のオブジェクトコードを生成する。第２のリンカは、生成した１以上のオブジェクトコードをリンクして第２のプロセッサ向けの実行ファイルを生成する。
Description
本発明は、複数のプログラミングコアを有するマルチコアプロセッサのプログラミングシステム、その方法及びそのプログラムに関する。
近年、プロセス技術の進化に伴い、多数の演算回路を組み合わせたシステム全体を１つのチップ上に実装するＳｏＣ（System on a chip）が実現されている。また、これら多数の演算回路には、プロセッサなどのプログラマブルコアも含まれている。そして、アプリケーションに応じてアーキテクチャの異なるプログラマブルコアを組み合わせることによって、演算効率・リソースの効率を高める工夫が施されている。このように異種のコアを実装する手法は、一般にヘテロジニアスマルチコア（Heterogeneous multi core）と呼ばれる。
このヘテロジニアスマルチコアに関連する技術が、特許文献１に記載されている。特許文献１に記載の技術は、ヘテロジニアスマルチコアプロセッサ向けグローバルコンパイラに関するものである。特許文献１に記載の技術では、ヘテロジニアスマルチコアプロセッサシステム（ＨＣＭＰ）を、複数の異種のプロセッサユニット（ＰＵ）及び共有メモリから構成する。なお、共有メモリには、全てのプロセッサユニットからアクセス可能である。
そして、特許文献１では、アーキテクチャ構成情報各種パラメータとして、ＰＵの種類、数、ＰＵの対バス動作速度比、各ＰＵが持つメモリの種類、メモリサイズ、及びメモリアクセスレイテンシ、ＨＣＭＰが持つメモリ種類、サイズ、レイテンシ、等を予め入力しておく。このアーキテクチャ構成情報各種パラメータを利用することにより、マルチプロセッサを効率良く動作させることが可能となる。
しかし、上述の特許文献１に記載の技術は、単一のプログラミングモデルから、マルチスレッドやマルチタスクを利用して、複数のプログラマブルコアのそれぞれに必要な実行ファイルを合成する場合にしか適用できないという問題があった。この点について以下説明する。
上述のような複数のプログラマブルコアを有するマルチコアシステムにおいて実行スケジューリングを行う方法として以下の２つが存在する。
１）単一のプログラミングモデルから、マルチスレッドやマルチタスクを利用して、複数のプログラマブルコアのそれぞれに必要な実行ファイルを合成する方法と、２）複数のプログラマブルコアそれぞれに対して個別にプログラミングを行い、それぞれに対応した実行ファイルを個別に生成する方法と、の２つである。
しかし、上述の特許文献１に記載の技術は、上記の１）の方法には適用できるが、２）の方法には適用できないため問題となる。
そこで、上記２）の方法でプログラミングを行う場合について、図８及び図９を参照して検討する。図８及び図９は、関連技術に係るプログラミングシステムの基本的構成及び動作を説明するものである。
図８の左側に記載されているのが、第１のプロセッサツールフローである。このツールフローでは、第１のコンパイラ６０１が入力された第１のコード記述６００をプログラムコードからオブジェクトコードにコンパイルする。そしてその後、第１のリンカ６０２がオブジェクトコードのリンクを行うことにより、第１の実行ファイル６０３が生成される。
一方、図８の右側に記載されているのが、第２のプロセッサツールフローである。一般に、上記２）の方法でプログラミングを行う場合は、プログラマブルコアそれぞれの入出力要求に合うように、お互いのプログラムコードからメモリ・レジスタ・割り込みレジスタマップ等の情報を手動で抽出する。そして、抽出した情報を共有する必要がある。図８では、第１のコード参照６０４により情報を抽出し、それをパラメータ情報ファイル記述６０５とすることにより情報を共有している。
このような手順に沿って、マルチコアシステムにおいてソフトウェア開発を行う場合には、プログラムコードのアップデートに伴い、それらの改善情報の共有がその都度必要となり、開発フローが複雑になる。そのため、プログラミング効率が低下し、バグを混入させる一因ともなる、といった問題があった。
また、図９の右側に示すように、第２のプロセッサツールフローにおいて、第２のコンパイラ６０７が行うコンパイルの前処理としてパラメータ情報を手動で抜き出し、パラメータ情報ファイル生成ツール６１１を用いて、ある特定のパターンを記述したファイルを生成する処理を行う方式も存在する。
しかし、パラメータ情報ファイル生成ツール６０７は、第１のプロセッサツールフローとリンクしてファイル生成を行う訳ではない。そのため、パラメータ情報ファイル生成ツール６１１に適した形式に記述したファイルを、その都度生成する必要があり、効率的であるとはいえない。
そこで本発明は、複数のプログラマブルコアそれぞれが個別のプログラミングモデルを有している環境でマルチコアシステムのソフトウェア開発を行う場合に、プログラミング効率の高い開発環境を提供することが可能な、マルチコアにおけるプログラミングシステム、その方法及びそのプログラムを提供することを目的とする。
本発明に係るプログラミングシステムは、複数のプロセッサが相互に接続される演算処理システムが備える第１のプロセッサ向けのプログラムコードから１以上のオブジェクトコードを生成する第１のコンパイラと、前記第１のコンパイラが生成した１以上のオブジェクトコードをリンクして前記第１のプロセッサ向けの実行ファイルを生成する第１のリンカと、前記第１のリンカから得られる情報に基づいて、前記演算処理システムが備える第２のプロセッサが使用するパラメータ情報を生成するパラメータ情報生成手段と、前記第２のプロセッサ向けのプログラムコードと前記パラメータ情報を参照して、１以上のオブジェクトコードを生成する第２のコンパイラと、前記第２のコンパイラが生成した１以上のオブジェクトコードをリンクして前記第２のプロセッサ向けの実行ファイルを生成する第２のリンカと、を備えることを特徴とする。
本発明に係るプログラミング方法は、第１のコンパイラが、複数のプロセッサが相互に接続される演算処理システムが備える第１のプロセッサ向けのプログラムコードから１以上のオブジェクトコードを生成する第１のステップと、第１のリンカが、前記第１のコンパイラが生成した１以上のオブジェクトコードをリンクして前記第１のプロセッサ向けの実行ファイルを生成する第２のステップと、前記第１のリンカから得られる情報に基づいて、前記演算処理システムが備える第２のプロセッサが使用するパラメータ情報を生成するパラメータ情報生成ステップと、第２のコンパイラが、前記第２のプロセッサ向けのプログラムコードと前記パラメータ情報を参照して、１以上のオブジェクトコードを生成する第３のステップと、第２のリンカが、前記第２のコンパイラが生成した１以上のオブジェクトコードをリンクして前記第２のプロセッサ向けの実行ファイルを生成する第４のステップと、を備えることを特徴とする。
本発明に係るプログラミング用プログラムは、複数のプロセッサが相互に接続される演算処理システムが備える第１のプロセッサ向けのプログラムコードから１以上のオブジェクトコードを生成する第１のコンパイラと、前記第１のコンパイラが生成した１以上のオブジェクトコードをリンクして前記第１のプロセッサ向けの実行ファイルを生成する第１のリンカと、前記第１のリンカから得られる情報に基づいて、前記演算処理システムが備える第２のプロセッサが使用するパラメータ情報を生成するパラメータ情報生成手段と、前記第２のプロセッサ向けのプログラムコードと前記パラメータ情報を参照して、１以上のオブジェクトコードを生成する第２のコンパイラと、前記第２のコンパイラが生成した１以上のオブジェクトコードをリンクして前記第２のプロセッサ向けの実行ファイルを生成する第２のリンカと、としてコンピュータを機能させることを特徴とする。
本発明によれば、プログラマブルコアのプログラミング工程内で自動的に他のプログラマブルコアで必要なパラメータ情報を持ったファイルをヘッダファイルとして自動生成できる。そして、プログラムコードのアップデートに伴い、それらのアップデート情報の共有が必要であった開発フローが簡素化され、バグを混入させる一因を取り除くことができることから、プログラミング効率の高い開発環境を提供することが可能となる。
以下、本発明の実施形態について、図面を参照して説明する。
［第１の実施形態］
本発明の第１の実施形態の概略を説明する。本実施形態に係るマルチコアにおけるプログラミングシステムは、複数のプログラマブルコアそれぞれが個別のプログラミングモデルを有している環境でマルチコアシステムのソフトウェア開発を行う場合の開発環境を提供するものである。
本発明の第１の実施形態の概略を説明する。本実施形態に係るマルチコアにおけるプログラミングシステムは、複数のプログラマブルコアそれぞれが個別のプログラミングモデルを有している環境でマルチコアシステムのソフトウェア開発を行う場合の開発環境を提供するものである。
図１は、本実施形態に係るプログラミングシステムの基本的構成及びソフトウェア開発フローを説明するものである。図８に示す関連技術の方式との違いは、第１のプロセッサのツールフローにおけるプログラムコードからオブジェクトコードを生成するコンパイル時に、コンパイル情報からレジスタ・メモリマップ等の情報をヘッダファイルとして生成するヘッダファイル生成機能（図中及び以下では、パラメータ情報ファイル生成部１３０と表記する。）を有することである。
次に、本実施形態について図面を用いて詳細に説明する。
図２は、本実施形態に係るプログラミングシステムにおけるターゲットシステム（演算処理システム）の全体構成を示す。このターゲットシステムは、図２に示すように複数のプロセッサ（第１のプロセッサ１００及び第２のプロセッサ２００）を有する。
ここでプロセッサとは、コンパイラとリンカを用いたツールフローによりプログラミング可能な演算装置である。それらのプロセッサは、メモリマップ（メモリマップドＩ／Ｏ：Memory-mapped Input/Output）のＩＦ４００で接続されている。また、本システムは、共有メモリ３００を更に有している。それぞれのプロセッサは、各プロセッサからのコマンド発行により、所定のインストラクションアドレスから動作を開始する構成をとることができる。
なお、図１に示す第１のプロセッサツールフロー及び第２のプロセッサツールフローは、それぞれのプロセッサ（第１のプロセッサ１００及び第２のプロセッサ２００）のツールフローを示している。
次に、図１に示すプログラミングシステムの各部分及び各データについて説明する。
図１に示すように、第１のプロセッサツールフローは、第１のコンパイラ１１０、第１のリンカ１２０、パラメータ情報ファイル生成部（本発明のパラメータ情報生成手段を構成する）１３０、第１のコード記述５００、第１の実行ファイル５０１及びパラメータ情報ファイル５０２を有する。また、第２のプロセッサツールフロー２００は、第２のコンパイラ２１０、第２のリンカ２２０、パラメータ情報ファイル５０２、第２のコード記述５０３及び第２の実行ファイル５０４を有する。
第１のコード記述５００及び第２のコード記述５０３は、それぞれのプログラムに対するプログラムコードである。
第１のコンパイラ１１０及び第２のコンパイラ２１０は、プログラムコードからオブジェクトコードを生成するコンパイラである。
第１のリンカ１２０及び第２のリンカ２２０は、それぞれコンパイラ１１０及びコンパイラ２１０で生成されたオブジェクトコードをリンクするリンカである。
第１の実行ファイル５０１及び第２の実行ファイル５０４は、リンカから出力される実行ファイルである。
パラメータ情報ファイル生成部１３０は、第１のリンカ１２０から得られるリンカマップ情報から第２のプロセッサ２００用の第１のパラメータ情報ファイル５０２を生成するパラメータ情報ファイル生成部である。
パラメータ情報ファイル５０２は、リンカマップから得られた各関数のスタートアドレス番地等が記述されたパラメータ情報ファイルである。
次に、図３を参照してパラメータ情報ファイル生成部１３０の詳細を述べる。
パラメータ情報ファイル生成部１３０は、リンカテーブル取得部１３１、テーブル変換部１３２及びファイル生成部１３３を有している。
リンカテーブル取得部１３１は、リンカから得られたリンカテーブル情報を取得するブロックである。なお、リンカテーブル情報とは、各関数の先頭アドレスがテーブル化されているものをいう。
テーブル変換部１３２は、リンカテーブル取得部１３１において得られたリンカテーブルを変換し、第２のプロセッサ２００で使用するパラメータとするブロックである。ファイル生成部１３３は、第２のプロセッサ２００で使用されるヘッダファイルを生成するブロックである。なお、このヘッダファイルを図中及び以下の説明では「パラメータ情報ファイル５０２」と表記する。
次に、図４のフローチャートを参照して動作の説明をする。まず、プロセッサ１００向けの第１の実行ファイル５０１を生成する際の動作について説明する。
初めに第１のプロセッサ１００向けの第１のコード記述５００を生成する（ステップＳ１０１）。次に、第１のコンパイラ１１０により第１のコード記述５００のコンパイルを行い、オブジェクトコードを生成する（ステップＳ１０２）。次に、第１のリンカ１２０によって１以上のオブジェクトコードをリンクして、第１の実行ファイル５０１を生成する（ステップＳ１０３）。
このとき、パラメータ情報ファイル生成部１３０の各部が上述の動作を行うことにより、第１のリンカ１２０からマップ情報等が読み出され、他の第２のプロセッサ２００の動作に必要な情報を選択し、パラメータ情報ファイル５０２を生成し、ヘッダファイルとする（ステップＳ１０４からステップＳ１０６）。
次に、第２のプロセッサ２００向けの第２の実行ファイル５０４を生成する（ステップＳ１０７からステップＳ１０９）。
すなわち、第２のプロセッサ２００向けの第２のコード記述５０３を生成する（ステップＳ１０７）。次に、第２のコンパイラ２１０が、第１のプロセッサ１００のツールフローより得られたパラメータ情報ファイル５０２を用いて、第２のコード記述５０３のコンパイルを実行してオブジェクトコードを生成する（ステップＳ１０８）。そして、第２のリンカ２２０によって１以上のオブジェクトコードをリンクして、第２の実行ファイル５０４を生成する（ステップＳ１０９）。
以上の動作により、本実施の形態では、プログラムコードのアップデートに伴い、それらのアップデート情報の共有が必要であった開発フローが簡素化され、バグを混入させる一因を取り除くことができることから、プログラミング効率の高い開発環境を提供することが可能となる。
なお、上述した実施の形態では、プロセッサが２個存在する場合を想定して説明したが、本発明はプロセッサが２個存在する場合だけではなく、３個以上プロセッサが存在する場合であっても適用することが可能である。もしも、プロセッサが３個以上存在する場合は、各プロセッサ向けのリンカにパラメータ情報ファイル生成部１３０を付加することで、上述したプロセッサが２個存在する場合と同様の効果を得ることができる。この点について、図５を用いて説明する。
図５における第２のプロセッサツールフローには、パラメータ情報生成部１３０が付加されている。そして、第２のプロセッサツールフローのパラメータ情報生成部１３０は、第２のリンカ２２０からマップ情報等を読み出し、他のプロセッサの動作に必要な情報を選択し、第２のパラメータ情報ファイル５０６を生成しヘッダファイルとする。そして、第３のプロセッサツールフローでは、第１のパラメータ情報ファイル５０５及び第２のパラメータ情報ファイル５０６を用いてコンパイルを行う。プロセッサの数が更に増える場合は、パラメータ情報ファイル生成部１３０を有するプロセッサツールフローを、増加するプロセッサと同じ数だけ追加する。
すなわち、ターゲットシステムである演算処理システムがプロセッサをＮ（Ｎは３以上の自然数）個以上有する場合、パラメータ情報ファイル生成部１３０は、Ｎ個以上のプロセッサに対するツールフローのうちＮ－１個のツールフローにおいて、それぞれ用いられる構成でもよい。この構成でも、上述したプロセッサが２個存在する場合と同様の効果を得ることができる。
［第２の実施形態］
次に、本発明の他の実施形態として第２の実施形態を示す。
次に、本発明の他の実施形態として第２の実施形態を示す。
本実施形態に係るプログラミングシステムは、第１の実施形態の変形であって、第１の実施形態との違いは、図６に示すようにパラメータ情報ファイル生成部１３０の内部構成が異なる点である。具体的には、第１の実施形態におけるリンカテーブル取得部１３１及びテーブル変換部１３２が、レジスタ・メモリマップ取得部１３４が置き換えられている。
そして、パラメータ情報ファイル生成部１３０内において、第１の実施形態ではリンカから得られたリンカテーブルを元にパラメータ情報を生成するのに対し、本実施形態では、レジスタ・メモリマップ取得部１３４が、プロセッサそのものが持つレジスタのマップや、データメモリのアドレスマップを参照し、パラメータ情報ファイルを生成する。
第１のプロセッサと第２のプロセッサのツールフローは、第１の実施形態と第２の実施形態では同様である。この方式により、データメモリやレジスタの内容をメモリマップドＩ／Ｏにより共有することが可能となる。
［第３の実施形態］
次に、本発明の他の実施形態として第３の実施形態を示す。
次に、本発明の他の実施形態として第３の実施形態を示す。
本実施形態に係るプログラミングシステムは、第１の実施形態と第２の実施形態の組み合わせであって、第１の実施形態との違いは、図７に示すようにパラメータ情報ファイル生成部１３０の内部構成においてレジスタ・メモリマップ取得部１３４が付加されている点である。
具体的には、パラメータ情報ファイル生成部１３０内において、第１の実施形態で行っているリンカから得られたリンカテーブルを元にパラメータ情報を生成することに加え、第３の実施形態では、レジスタ・メモリマップ取得部１３４が第２の実施形態で説明したプロセッサそのものが持つレジスタのマップや、データメモリのアドレスマップを参照し、パラメータ情報を生成する。第１のプロセッサと第２のプロセッサのツールフローは、第１の実施形態と同様である。
以上説明した本発明の実施形態を用いることにより、プログラムコードのアップデートに伴い、それらのアップデート情報の共有が必要であった開発フローが簡素化され、バグを混入させる一因を取り除くことができることから、プログラミング効率の高い開発環境を提供することが可能となるという効果を得ることができる。
なお、本発明の実施形態であるヘテロジニアスマルチコアにおけるプログラミングシステムは、ハードウェア、ソフトウェア又はこれらの組み合わせにより実現することができる。
例えば、本発明の上記各実施の形態に係るプログラミングシステムは、ハードウェアによっても実現することもできるが、コンピュータをそのプログラミングシステムとして機能させるためのプログラムをコンピュータがコンピュータ読みと取り可能な記録媒体から読み込んで実行することによっても実現することができる。
また、本発明の上記各実施の形態に係るプログラミング方法は、ハードウェアによっても実現することもできるが、コンピュータにその方法を実行させるためのプログラムをコンピュータがコンピュータ読みと取り可能な記録媒体から読み込んで実行することによっても実現することができる。
また、上述したハードウェア、ソフトウェア構成は特に限定されるものではなく、上述した各構成要素の機能を実現可能であれば、いずれのものでも適用可能である。例えば、上述した各構成要素の機能毎に回路や部品等を独立させて個別に構成したものでも、複数の機能を１つの回路や部品等に組み入れて一体的に構成したものでも、いずれでもよい。
以上、実施の形態を参照して本願発明を説明したが、本願発明は上記実施の形態に限定されるものではない。本願発明の構成や詳細には、本願発明のスコープ内で当業者が理解し得る様々な変更をすることができる。
この出願は、２００８年９月９日に出願された日本出願特願２００８－２３１０８０号を基礎とする優先権を主張し、その開示の全てをここに取り込む。
本発明は、例えば複数のプログラマブルコアを有するマルチコアプロセッサＬＳＩの開発環境での利用といった用途に好適である。
１００ 第１のプロセッサ
１１０、６０１ 第１のコンパイラ
１２０、６０２ 第１のリンカ
１３０ パラメータ情報ファイル生成部
１３１ リンカテーブル情報取得部
１３２ テーブル変換部
１３３ ファイル生成部
１３４ レジスタ・メモリマップ取得部
２００ 第２のプロセッサ
２１０、６０７ 第２のコンパイラ
２２０、６０８ 第２のリンカ
３００ 共有メモリ
３１０ 第３のコンパイラ
３２０ 第３のリンカ
４００ メモリマップドＩ／Ｏ ＩＦ
５００、６００ 第１のコード記述
５０１、６０３ 第１の実行ファイル
５０２ パラメータ情報ファイル
５０３、６０６ 第２のコード記述
５０４、６０９ 第２の実行ファイル
５０５ 第１のパラメータ情報ファイル
５０６ 第２のパラメータ情報ファイル
５０７ 第３のコード記述
５０８ 第３の実行ファイル
６０４ 第１のコード参照
６０５ パラメータ情報ファイル記述
１１０、６０１ 第１のコンパイラ
１２０、６０２ 第１のリンカ
１３０ パラメータ情報ファイル生成部
１３１ リンカテーブル情報取得部
１３２ テーブル変換部
１３３ ファイル生成部
１３４ レジスタ・メモリマップ取得部
２００ 第２のプロセッサ
２１０、６０７ 第２のコンパイラ
２２０、６０８ 第２のリンカ
３００ 共有メモリ
３１０ 第３のコンパイラ
３２０ 第３のリンカ
４００ メモリマップドＩ／Ｏ ＩＦ
５００、６００ 第１のコード記述
５０１、６０３ 第１の実行ファイル
５０２ パラメータ情報ファイル
５０３、６０６ 第２のコード記述
５０４、６０９ 第２の実行ファイル
５０５ 第１のパラメータ情報ファイル
５０６ 第２のパラメータ情報ファイル
５０７ 第３のコード記述
５０８ 第３の実行ファイル
６０４ 第１のコード参照
６０５ パラメータ情報ファイル記述
Claims (15)
- 複数のプロセッサが相互に接続される演算処理システムが備える第１のプロセッサ向けのプログラムコードから１以上のオブジェクトコードを生成する第１のコンパイラと、
前記第１のコンパイラが生成した１以上のオブジェクトコードをリンクして前記第１のプロセッサ向けの実行ファイルを生成する第１のリンカと、
前記第１のリンカから得られる情報に基づいて、前記演算処理システムが備える第２のプロセッサが使用するパラメータ情報を生成するパラメータ情報生成手段と、
前記第２のプロセッサ向けのプログラムコードと前記パラメータ情報を参照して、１以上のオブジェクトコードを生成する第２のコンパイラと、
前記第２のコンパイラが生成した１以上のオブジェクトコードをリンクして前記第２のプロセッサ向けの実行ファイルを生成する第２のリンカと、
を備えることを特徴とするプログラミングシステム。 - 前記演算処理システムにおける前記複数のプロセッサの接続は、メモリマップドＩ／Ｏ方式に準拠したものであり、
前記パラメータ情報生成手段は、前記パラメータ情報として、前記第１のリンカから得られた各関数がマッピングされたアドレス情報を元に前記第２のプロセッサで使用可能なパラメータを定義したヘッダファイルを生成することを特徴とする請求項１に記載のプログラミングシステム。 - 前記演算処理システムにおける前記複数のプロセッサの接続は、メモリマップドＩ／Ｏ方式に準拠したものであり、
前記パラメータ情報生成手段は、前記パラメータ情報として、前記第１のプロセッサのレジスタ及びデータメモリのアドレスマップの情報を元に前記第２のプロセッサから前記第１のプロセッサにアクセス可能なパラメータを定義したヘッダファイルを生成することを特徴とする請求項１に記載のプログラミングシステム。 - 前記演算処理システムにおける前記複数のプロセッサの接続は、メモリマップドＩ／Ｏ方式に準拠したものであり、
前記パラメータ情報生成手段は、前記パラメータ情報として、前記第１のリンカから得られた各関数がマッピングされたアドレス情報と、前記第１のプロセッサのレジスタ及びデータメモリのアドレスマップの情報と、を元に前記第２のプロセッサから前記第１のプロセッサにアクセス可能なパラメータを定義したヘッダファイルを生成することを特徴とする請求項１に記載のプログラミングシステム。 - 前記演算処理システムがプロセッサをＮ（Ｎは３以上の自然数）個以上有しており、
前記パラメータ情報生成手段は、前記Ｎ個以上のプロセッサに対するツールフローのうちＮ－１個のツールフローにおいて、それぞれ用いられることを特徴とする請求項１乃至４の何れか１項に記載のプログラミングシステム。 - 第１のコンパイラが、複数のプロセッサが相互に接続される演算処理システムが備える第１のプロセッサ向けのプログラムコードから１以上のオブジェクトコードを生成する第１のステップと、
第１のリンカが、前記第１のコンパイラが生成した１以上のオブジェクトコードをリンクして前記第１のプロセッサ向けの実行ファイルを生成する第２のステップと、
前記第１のリンカから得られる情報に基づいて、前記演算処理システムが備える第２のプロセッサが使用するパラメータ情報を生成するパラメータ情報生成ステップと、
第２のコンパイラが、前記第２のプロセッサ向けのプログラムコードと前記パラメータ情報を参照して、１以上のオブジェクトコードを生成する第３のステップと、
第２のリンカが、前記第２のコンパイラが生成した１以上のオブジェクトコードをリンクして前記第２のプロセッサ向けの実行ファイルを生成する第４のステップと、
を備えることを特徴とするプログラミング方法。 - 前記演算処理システムにおける前記複数のプロセッサの接続は、メモリマップドＩ／Ｏ方式に準拠したものであり、
前記パラメータ情報生成ステップにおいて、前記パラメータ情報として、前記第１のリンカから得られた各関数がマッピングされたアドレス情報を元に前記第２のプロセッサで使用可能なパラメータを定義したヘッダファイルを生成することを特徴とする請求項６に記載のプログラミング方法。 - 前記演算処理システムにおける前記複数のプロセッサの接続は、メモリマップドＩ／Ｏ方式に準拠したものであり、
前記パラメータ情報生成ステップにおいて、前記パラメータ情報として、前記第１のプロセッサのレジスタ及びデータメモリのアドレスマップの情報を元に前記第２のプロセッサから前記第１のプロセッサにアクセス可能なパラメータを定義したヘッダファイルを生成することを特徴とする請求項６に記載のプログラミング方法。 - 前記演算処理システムにおける前記複数のプロセッサの接続は、メモリマップドＩ／Ｏ方式に準拠したものであり、
前記パラメータ情報生成ステップにおいて、前記パラメータ情報として、前記第１のリンカから得られた各関数がマッピングされたアドレス情報と、前記第１のプロセッサのレジスタ及びデータメモリのアドレスマップの情報と、を元に前記第２のプロセッサから前記第１のプロセッサにアクセス可能なパラメータを定義したヘッダファイルを生成することを特徴とする請求項６に記載のプログラミング方法。 - 前記演算処理システムがプロセッサをＮ（Ｎは３以上の自然数）個以上有しており、
前記パラメータ情報生成ステップは、前記Ｎ個以上のプロセッサに対するツールフローのうちＮ－１個のツールフローにおいて、それぞれ用いられることを特徴とする請求項６乃至９の何れか１項に記載のプログラミング方法。 - 複数のプロセッサが相互に接続される演算処理システムが備える第１のプロセッサ向けのプログラムコードから１以上のオブジェクトコードを生成する第１のコンパイラと、
前記第１のコンパイラが生成した１以上のオブジェクトコードをリンクして前記第１のプロセッサ向けの実行ファイルを生成する第１のリンカと、
前記第１のリンカから得られる情報に基づいて、前記演算処理システムが備える第２のプロセッサが使用するパラメータ情報を生成するパラメータ情報生成手段と、
前記第２のプロセッサ向けのプログラムコードと前記パラメータ情報を参照して、１以上のオブジェクトコードを生成する第２のコンパイラと、
前記第２のコンパイラが生成した１以上のオブジェクトコードをリンクして前記第２のプロセッサ向けの実行ファイルを生成する第２のリンカと、
としてコンピュータを機能させることを特徴とするプログラミング用プログラム。 - 請求項１１に記載のプログラミング用プログラムにおいて、
前記演算処理システムにおける前記複数のプロセッサの接続は、メモリマップドＩ／Ｏ方式に準拠したものであり、
前記パラメータ情報生成手段は、前記パラメータ情報として、前記第１のリンカから得られた各関数がマッピングされたアドレス情報を元に前記第２のプロセッサで使用可能なパラメータを定義したヘッダファイルを生成することを特徴とするプログラミング用プログラム。 - 請求項１１に記載のプログラミング用プログラムにおいて、
前記演算処理システムにおける前記複数のプロセッサの接続は、メモリマップドＩ／Ｏ方式に準拠したものであり、
前記パラメータ情報生成手段は、前記パラメータ情報として、前記第１のプロセッサのレジスタ及びデータメモリのアドレスマップの情報を元に前記第２のプロセッサから前記第１のプロセッサにアクセス可能なパラメータを定義したヘッダファイルを生成することを特徴とするプログラミング用プログラム。 - 請求項１１に記載のプログラミング用プログラムにおいて、
前記演算処理システムにおける前記複数のプロセッサの接続は、メモリマップドＩ／Ｏ方式に準拠したものであり、
前記パラメータ情報生成手段は、前記パラメータ情報として、前記第１のリンカから得られた各関数がマッピングされたアドレス情報と、前記第１のプロセッサのレジスタ及びデータメモリのアドレスマップの情報と、を元に前記第２のプロセッサから前記第１のプロセッサにアクセス可能なパラメータを定義したヘッダファイルを生成することを特徴とするプログラミング用プログラム。 - 請求項１１乃至１４の何れか１項に記載のプログラミング用プログラムにおいて、
前記演算処理システムがプロセッサをＮ（Ｎは３以上の自然数）個以上有しており、
前記パラメータ情報生成手段は、前記Ｎ個以上のプロセッサに対するツールフローのうちＮ－１個のツールフローにおいて、それぞれ用いられることを特徴とするプログラミング用プログラム。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US13/062,761 US8694975B2 (en) | 2008-09-09 | 2009-07-23 | Programming system in multi-core environment, and method and program of the same |
| EP09812960.4A EP2336883B1 (en) | 2008-09-09 | 2009-07-23 | Programming system in multi-core environment, and method and program of the same |
| JP2010528688A JP5360506B2 (ja) | 2008-09-09 | 2009-07-23 | マルチコアにおけるプログラミングシステム、その方法及びそのプログラム |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2008-231080 | 2008-09-09 | ||
| JP2008231080 | 2008-09-09 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| WO2010029812A1 true WO2010029812A1 (ja) | 2010-03-18 |
Family
ID=42005073
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| PCT/JP2009/063217 WO2010029812A1 (ja) | 2008-09-09 | 2009-07-23 | マルチコアにおけるプログラミングシステム、その方法及びそのプログラム |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US8694975B2 (ja) |
| EP (1) | EP2336883B1 (ja) |
| JP (1) | JP5360506B2 (ja) |
| WO (1) | WO2010029812A1 (ja) |
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- 2009-07-23 US US13/062,761 patent/US8694975B2/en not_active Expired - Fee Related
- 2009-07-23 WO PCT/JP2009/063217 patent/WO2010029812A1/ja active Application Filing
- 2009-07-23 JP JP2010528688A patent/JP5360506B2/ja not_active Expired - Fee Related
- 2009-07-23 EP EP09812960.4A patent/EP2336883B1/en not_active Not-in-force
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|---|---|
| JP5360506B2 (ja) | 2013-12-04 |
| EP2336883B1 (en) | 2018-03-07 |
| EP2336883A4 (en) | 2013-02-27 |
| JPWO2010029812A1 (ja) | 2012-02-02 |
| US8694975B2 (en) | 2014-04-08 |
| EP2336883A1 (en) | 2011-06-22 |
| US20110167417A1 (en) | 2011-07-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| 121 | Ep: the epo has been informed by wipo that ep was designated in this application |
Ref document number: 09812960 Country of ref document: EP Kind code of ref document: A1 |
|
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Ref document number: 2010528688 Country of ref document: JP |
|
| WWE | Wipo information: entry into national phase |
Ref document number: 13062761 Country of ref document: US |
|
| NENP | Non-entry into the national phase |
Ref country code: DE |
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| WWE | Wipo information: entry into national phase |
Ref document number: 2009812960 Country of ref document: EP |