WO2009130788A1

WO2009130788A1 - 記憶装置ユニットおよび記憶装置システム

Info

Publication number: WO2009130788A1
Application number: PCT/JP2008/058079
Authority: WO
Inventors: 彰南
Original assignee: 富士通株式会社
Priority date: 2008-04-25
Filing date: 2008-04-25
Publication date: 2009-10-29

Abstract

　記憶装置ユニットは、記憶装置（３８）と、外部電源からの電圧に基づき規定の電圧を出力する電源ユニット（２１）と、前記電源ユニット（２１）および前記記憶装置（３８）の間に接続され、前記電源ユニット（２１）から前記記憶装置（３８）に供給される電流を制御する第１の電流制御回路（４２）と、前記電源ユニット（２１）に接続されて、前記電源ユニット（２１）から供給される電流の受け渡しを担うコネクタ（１８）と、前記コネクタ（１８）および前記記憶装置（３８）の間に接続されて、前記コネクタ（１８）から前記記憶装置（３８）に供給される電流を制御する第２の電流制御回路（４３）とを備える。

Description

記憶装置ユニットおよび記憶装置システム

　本発明は、外部電源からの電圧に基づき規定の電圧を出力する電源ユニットを備える記憶装置ユニットに関する。

　ディスクアレイシステムは広く知られる。ある種のディスクアレイシステムは複数の記憶装置ユニットの組み合わせで構築される。個々の記憶装置ユニットごとに例えばハードディスク駆動装置は組み込まれる。個々の記憶装置ユニットは、ハードディスク駆動装置その他に電力を供給する１台の電源ユニットを備える。
日本国特開２００１－１８６６５５号公報日本国特開２００４－１２６９７２号公報日本国特開２００６－２２１２１５号公報日本国特開２００４－１２６９７２号公報

　一般に、ディスクアレイシステムには無停電電源から電力が供給される。しかしながら、個々の記憶装置ユニットで電源ユニットが故障してしまうと、個々の記憶装置ユニットでハードディスク駆動装置に電力の供給は途絶えてしまう。

　本発明は、上記実状に鑑みてなされたもので、電源ユニットの故障時に確実に電力の供給を受け続けることができる記憶装置ユニットを提供することを目的とする。

　上記目的を達成するために、記憶装置ユニットは、記憶装置と、外部電源からの電圧に基づき規定の電圧を出力する電源ユニットと、前記電源ユニットおよび前記記憶装置の間に接続され、前記電源ユニットから前記記憶装置に供給される電流を制御する第１の電流制御回路と、前記電源ユニットに接続されて、前記電源ユニットから供給される電流の受け渡しを担うコネクタと、前記コネクタおよび前記記憶装置の間に接続されて、前記コネクタから前記記憶装置に供給される電流を制御する第２の電流制御回路とを備える。

　記憶装置には電源ユニットおよびコネクタから電圧が供給される。供給される電圧に基づき記憶装置は動作する。たとえ電源ユニットの電圧が下降しても、コネクタから電圧は供給される。記憶装置は動作し続けることができる。複数台の記憶装置ユニットでコネクタ同士が接続されると、他の記憶装置ユニットの電源ユニットから当該記憶装置ユニットに電力は供給されることができる。

本発明の第１実施形態に係る記憶装置サブシステムユニットの正面側斜視図である。本発明の第１実施形態に係る記憶装置サブシステムユニットの背面側斜視図である。記憶装置サブシステムユニットの内部構造を概略的に示す概念図である。記憶装置サブシステムユニットの電源系統を概略的に示すブロック図である。一具体例に係る電流制御回路の構成を概略的に示すブロック図である。他の具体例に係る電流制御回路の構成を概略的に示すブロック図である。一具体例に係る電源電圧監視回路の構成を概略的に示すブロック図である。一具体例に係る電源回路の構成を概略的に示すブロック図である。他の具体例に係る電源回路の構成を概略的に示すブロック図である。外部電源接続ケーブルで相互に接続される２台の記憶装置サブシステムユニットを示すブロック図である。第１および第２電流制御回路の検証にあたって構築された回路構成を概略的に示すブロック図である。第２電流制御回路に供給される電圧と第２電流制御回路の出力電流との関係を示すグラフである。本発明の第２実施形態に係る記憶装置サブシステムユニットの背面側斜視図である。記憶装置サブシステムユニットの電源系統を概略的に示すブロック図である。一具体例に係る電源回路の構成を概略的に示すブロック図である。外部電源接続ケーブルで相互に接続される複数台の記憶装置サブシステムユニットを示すブロック図である。本発明の第３実施形態に係る記憶装置サブシステムユニットの電源系統を概略的に示すブロック図である。一具体例に係る電源電圧監視回路の構成を概略的に示すブロック図である。本発明の第４実施形態に係る記憶装置サブシステムユニットの電源系統を概略的に示すブロック図である。本発明の第５実施形態に係る記憶装置サブシステムユニットの正面側斜視図である。記憶装置サブシステムユニットに組み込まれるプリント基板の構造を概略的に示す概念図である。ラックマウント型ＲＡＩＤシステムの正面図である。

　以下、添付図面を参照しつつ本発明の実施形態を説明する。

　図１は本発明の第１実施形態に係る記憶装置サブシステムユニット１１を概略的に示す。記憶装置サブシステムユニット１１は筐体１２を備える。筐体１２の内部空間には後述の記憶装置ユニットすなわちハードディスク駆動装置（ＨＤＤ）ユニットや電源ユニットが組み込まれる。筐体１２のフロントパネル１２ａには電源灯１３およびＨＤＤアクセス灯１４が配置される。電源灯１３およびＨＤＤアクセス灯１４は例えばＬＥＤ（発光ダイオード）であればよい。記憶装置サブシステムユニット１１の電源が投入されると、電源灯１３は発光する。電源灯１３の発光に基づき電源ユニットの正常動作は確認されることができる。電源ユニットが故障すると、後述されるように、電源灯１３は点滅する。ＨＤＤユニットの作動時にはＨＤＤアクセス灯１４が発光する。

　図２に示されるように、筐体１２ではフロントパネル１２ａとリアパネル１２ｂとは１対のサイドパネル１２ｃで相互に接続される。サイドパネル１２ｃは垂直面に沿って広がる。フロントパネル１２ａ、リアパネル１２ｂおよびサイドパネル１２ｃは直方体の内部空間を囲む。内部空間の天井面は天井パネル１２ｄで閉じられる。内部空間の底面は底板（図示されず）で閉じられる。

　リアパネル１２ｂにはファンユニット１５が組み込まれる。ファンユニット１５は内部空間から空気を排出する。ファンユニット１５の働きでＨＤＤユニットおよび電源ユニットは冷却される。リアパネル１２ｂには、同様に、ＵＳＢ（ユニバーサルシリアルバス）雌コネクタ１６、ｅ－ＳＡＴＡ（エクステンデッドシリアルＡＴＡ）雌コネクタ１７および電源雌コネクタ１８が組み込まれる。ＵＳＢ雌コネクタ１６は対応するＵＳＢ雄コネクタを受け入れる。ｅ－ＳＡＴＡ雌コネクタ１７はｅ－ＳＡＴＡ雄コネクタを受け入れる。電源雌コネクタ１８は電源雄コネクタを受け入れる。ＵＳＢ雌コネクタ１６、ｅ－ＳＡＴＡ雌コネクタ１７および電源雌コネクタ１８はリアパネル１２ｂの外面で露出する。

　筐体１２内には電源ユニット２１が組み込まれる。電源ユニット２１はリアパネル１２ｂから筐体１２の内部空間に出し入れ自在に押し込まれる。電源ユニット２１はリアパネル１２ｂに例えばねじ２２で固定される。電源ユニット１２には取っ手２３が固定される。取っ手２３は電源ユニット２１の出し入れにあたって利用されることができる。電源ユニット２１にはＡＣ（交流電流）ケーブル用インレット２４が形成される。ＡＣケーブル用インレット２４にはＡＣ（交流電流）ケーブルのコネクタが接続される。

　図３に示されるように、電源ユニット２１には供給用コネクタ２５が取り付けられる。供給用コネクタ２５は筐体１２の内部空間に固定の接続コネクタ２６に結合される。こういった結合にあたって筐体１２の内部空間内では電源ユニット２１のスライド移動が実現されればよい。接続コネクタ２６は例えば接続ケーブル２７でプリント基板２８に接続される。こうしてプリント基板２８には電源ユニット２１から電力が供給される。

　前述のファンユニット１５、ＵＳＢ雌コネクタ１６、ｅ－ＳＡＴＡ雌コネクタ１７、電源雌コネクタ１８および電源灯１３は同様にプリント基板２８に接続される。接続にあたって例えば信号ケーブル３１、３２、３３、３５や電源ケーブル３４が利用されればよい。その他、ＵＳＢ雌コネクタ１６やｅ－ＳＡＴＡ雌コネクタ１７、電源雌コネクタ１８はプリント基板２８に実装されてもよい。ファンユニット１５には例えばプリント基板２８上の制御回路から制御信号が供給される。制御回路およびケーブル３１は例えばプリント基板２８上の配線パターンで相互に接続されればよい。制御信号に基づきファンユニット１５の動作は制御される。ＵＳＢ雌コネクタ１６およびｅ－ＳＡＴＡ雌コネクタ１７は例えばプリント基板２８上のインターフェース変換回路に接続される。接続にあたって例えばプリント基板２８上の配線パターンは利用される。

　プリント基板２８には例えばＳＡＴＡ雌コネクタ３６および電源コネクタ３７が実装される。ＳＡＴＡ雌コネクタ３６にはＨＤＤユニット３８のＳＡＴＡ雄コネクタ３９が連結される。前述のインターフェース変換回路は例えばＳＡＴＡ雌コネクタ３６に接続される。接続にあたって例えばプリント基板２８上の配線パターンは利用される。例えばＵＳＢ雌コネクタ１６にＵＳＢケーブルが接続されると、ＨＤＤユニット３８とＵＳＢケーブルとの間でデータ信号のやり取りは実現される。その他、例えばｅ－ＳＡＴＡ雌コネクタ１７にｅ－ＳＡＴＡ信号ケーブルが接続されると、ＨＤＤユニット３８とｅ－ＳＡＴＡ信号ケーブルとの間でデータ信号のやり取りは実現される。

　電源コネクタ３７にはＨＤＤユニット３８の電源コネクタ４１が連結される。図４に示されるように、電源コネクタ３７には第１電流制御回路４２および第２電流制御回路４３が接続される。接続にあたって例えばプリント基板２８上の配線パターンが利用される。電源コネクタ３７は第１電流制御回路４２および第２電流制御回路４３に共通に設置される。第１および第２電流制御回路４２、４３の詳細は後述される。

　第１電流制御回路４２には前述の接続ケーブル２７が接続される。接続にあたって例えばプリント基板２８上の配線パターンは利用される。第１電流制御回路４２には電源ユニット２１から電力が供給される。電源ユニット２１は外部電源からの電圧に基づき規定の電圧を出力する。ここでは、例えば出力電圧は５［Ｖ］に設定される。外部電源からの電圧はＡＣケーブル用インレット２４から取り込まれる。こうして電源ユニット２１およびＨＤＤユニット３８の間には第１電流制御回路４２が接続される。第１電流制御回路４２は、後述されるように、電源ユニット２１からＨＤＤユニット３８に供給される電流を制御する。

　第２電流制御回路４３には電源雌コネクタ１８が接続される。電源ケーブル３４と第２電流制御回路４３との接続にあたって例えばプリント基板２８上の配線パターンが利用される。こうして電源雌コネクタ１８およびＨＤＤユニット３８の間には第２電流制御回路４３が接続される。第２電流制御回路４３は、電源雌コネクタ１８からＨＤＤユニット３８に供給される電流を制御する。電源雌コネクタ１８には例えば規定の電圧で電流が供給される。

　電源雌コネクタ１８には電源ユニット２１が接続される。すなわち、接続ケーブル２７と電源ケーブル３４とは相互に接続される。接続にあたって例えばプリント基板２８上の配線パターンが利用される。電源雌コネクタ１８は、電源ユニット２１から供給される電流の受け渡しを担う。

　電源ユニット２１には電源電圧監視回路４４が接続される。電源電圧監視回路４４は電源ユニット２１の出力電圧を監視する。出力電圧が所定の電圧値を下回ると、電源電圧監視回路４４は、障害を示す障害信号を出力する。電源電圧監視回路４４には電源灯１３用の駆動回路４５が接続される。障害信号は駆動回路４５に供給される。駆動回路４５は障害信号に基づき電源灯１３を点滅させる。電源電圧監視回路４４の詳細は後述される。

　図５は第１電流制御回路４２の構成を示す。第１電流制御回路４２はＰ型パワーＭＯＳＦＥＴ（酸化金属半導体電界効果トランジスター）４６およびオペアンプ４７を備える。Ｐ型パワーＭＯＳＦＥＴ４６のドレイン４８は電源ユニット２１に接続される。Ｐ型パワーＭＯＳＦＥＴ４６のソース４９はＨＤＤユニット３８に接続される。Ｐ型パワーＭＯＳＦＥＴ４６のゲート５１にはオペアンプ４７の出力端子５２が接続される。オペアンプ４７の反転入力端子５３はＰ型パワーＭＯＳＦＥＴ４６のドレイン４８に接続される。オペアンプ４７の非反転入力端子５４はＰ型パワーＭＯＳＦＥＴ４６のソース４９に接続される。オペアンプ４７は、供給される動作電圧Ｖｃｃに基づき動作する。動作電圧Ｖｃｃの電源は後述される。

　いま、Ｐ型パワーＭＯＳＦＥＴ４６のソース４９側の電圧がドレイン４８側の電圧に比べて増大すると、オペアンプ４７の出力は増大する。ゲート電圧は上昇する。その結果、Ｐ型パワーＭＯＳＦＥＴ４６の抵抗は増大する。ソース４９からドレイン４８に向かって電流の逆流は阻止されることができる。同時に、オペアンプ４７の反転入力端子５３に供給される電圧は上昇する。こうして反転入力端子５３の電圧と非反転入力端子５４の電圧とは均衡していく。その結果、オペアンプ４７の出力は下降する。Ｐ型パワーＭＯＳＦＥＴ４６の抵抗は減少する。ドレイン４８からソース４９に向かって順方向に電流は流通する。なお、第２電流制御回路４３は第１電流制御回路４２と同様な構成を備えればよい。このとき、Ｐ型パワーＭＯＳＦＥＴ４６のドレイン４８は電源雌コネクタ１８に接続される。

　例えば図６に示されるように、第１電流制御回路４２では前述のＰ型パワーＭＯＳＦＥＴ４６に代えてＮ型パワーＭＯＳＦＥＴ５５が利用されてもよい。このとき、Ｎ型パワーＭＯＳＦＥＴ５５のソース５６は電源ユニット２１に接続される。Ｎ型パワーＭＯＳＦＥＴ５５のドレイン５７はＨＤＤユニット３８に接続される。Ｎ型パワーＭＯＳＦＥＴ５５のゲート５８にはオペアンプ４７の出力端子５２が接続される。オペアンプ４７の反転入力端子５３はＮ型パワーＭＯＳＦＥＴ５５のドレイン５７に接続される。オペアンプ４７の非反転入力端子５４はＮ型パワーＭＯＳＦＥＴ５５のソース５６に接続される。

　こういった第１電流制御回路４２では、Ｎ型パワーＭＯＳＦＥＴ５５のドレイン５７側の電圧がソース５６側の電圧に比べて増大すると、オペアンプ４７の出力は低下する。ゲート５８にはマイナス電圧が印加される。その結果、Ｎ型パワーＭＯＳＦＥＴ５５の抵抗は増大する。ドレイン５７からソース５６に向かって電流の逆流は阻止されることができる。同時に、オペアンプ４７の非反転入力端子５４に供給される電圧は上昇する。こうして非反転入力端子５４の電圧と反転入力端子５３の電圧とは均衡していく。その結果、オペアンプ４７の出力は上昇する。Ｎ型パワーＭＯＳＦＥＴ５５の抵抗は減少する。ソース５６からドレイン５７に向かって順方向に電流は流通する。なお、第２電流制御回路４３は第１電流制御回路４２と同様な構成を備えればよい。このとき、Ｎ型パワーＭＯＳＦＥＴ５５のソース５６は電源雌コネクタ１８に接続される。

　図７は一具体例に係る電源電圧監視回路４４の構成を示す。電源電圧監視回路４４はコンパレーター５９を備える。コンパレーター５９の非反転入力端子６１には電源ユニット２１の出力が接続される。コンパレーター５９の反転入力端子６２には動作電圧Ｖｃｃが入力される。入力にあたって２つの抵抗素子６３、６４に基づき動作電圧Ｖｃｃは分圧される。分圧に基づき規定の電圧値が確立される。こうして電源ユニット２１の出力電圧と規定の電圧値の電圧とは比較される。電源ユニット２１の出力電圧が規定の電圧値を下回ると、電源灯１３は点滅する。電源電圧監視回路４４はコンパレーターをさらに備えてもよい。２つのコンパレーターはウィンドウコンパレーターとして機能すればよい。その結果、電圧の低下だけでなく電圧の異常上昇は監視されることができる。

　図８は動作電圧Ｖｃｃの生成にあたって用いられる電源回路６５の構成を示す。電源回路６５は電圧ダブラー（例えばマキシムインテグレーテッドプロダクツ社ＭＡＸ１６８２／３）６６を備える。電圧ダブラー６６は入力端子６７、出力端子６８およびグラウンド端子６９を備える。入力端子６７および出力端子６８の間には直列に第１および第２スイッチ素子７１、７２が挿入される。同様に、入力端子６７およびグラウンド端子６９の間には直列に第３および第４スイッチ素子７３、７４が挿入される。第１スイッチ素子７１および第２スイッチ素子７２の間からキャパシタ正端子７５が引き出される。同様に、第３スイッチ素子７３および第４スイッチ素子７４の間からキャパシタ負端子７６が引き出される。キャパシタ正端子７５およびキャパシタ負端子７６には第１キャパシタ素子７７が接続される。第１スイッチ素子７１および第４スイッチ素子７４には共通に第１制御線７８が接続される。同様に、第２スイッチ素子７２および第３スイッチ素子７３には共通に第２制御線７９が接続される。第２制御線７９は第１制御線７８から枝分かれする。第１制御線７８にはクロックパルス生成回路（図示されず）が接続される。第１制御線７８にはクロックパルス生成回路からクロックパルス８１が供給される。第２制御線７９にはインバーター８２が挿入される。したがって、第１スイッチ素子７１および第４スイッチ素子７４が開くと、第２スイッチ素子７２および第３スイッチ素子７３は閉じる。反対に、第１スイッチ素子７１および第４スイッチ素子７４が閉じると、第２スイッチ素子７２および第３スイッチ素子７３は開く。第１および第４スイッチ素子７１、７４と、第２および第３スイッチ素子７２、７３とは正反対のタイミングで開閉を繰り返す。

　電圧ダブラー６６の入力端子６７には電源ユニット２１および電源雌コネクタ１８がそれぞれ接続される。接続にあたって電圧ダブラー６６および電源ユニット２１の間にはダイオード８３が挿入される。同様に電圧ダブラー６６および電源雌コネクタ１８の間にはダイオード８４が挿入される。ダイオード８３、８４は電流の逆流を防止する。電圧ダブラー６６の出力端子６８には第２キャパシタ素子８５が接続される。

　いま、第１および第４スイッチ素子７１、７４が閉じると、第２および第３スイッチ素子７２、７３は開く。入力端子６７から入力される電流は第１キャパシタ素子７７を通過してグラウンド端子６９に流れる。第１キャパシタ素子７７は充電される。クロックパルス８１が反転すると、第１および第４スイッチ素子７１、７４が開くと同時に、第２および第３スイッチ素子７２、７３は閉じる。入力端子６７から入力される電流はキャパシタ負端子７６から第１キャパシタ素子７７に流れる。第１キャパシタ素子７７では、充電された電圧と、キャパシタ負端子７６から加わる電圧とが加算されて出力される。この加算された電圧は第２キャパシタ素子８５に充電される。クロックパルス８１に同期して第１～第４スイッチ素子７１～７４の開閉が繰り返される結果、第２キャパシタ素子８５では入力電圧の２倍の電圧Ｖｃｃが生成されることができる。例えば５［Ｖ］の入力電圧に基づき１０［Ｖ］の電圧Ｖｃｃが生成される。しかも、この電源回路６５では、電源ユニット１２または電源雌コネクタ１８のいずれか一方から電圧の供給が停止しても、他方から電圧の供給は維持されることができる。

　その他、電源回路６５では、例えば図９に示されるように、電圧ダブラー６６に代えて昇圧型ＤＣ／ＤＣコンバーター（例えばリニアテクノロジー社ＬＴＣ３４５９）８６が用いられてもよい。昇圧型ＤＣ／ＤＣコンバーター８６の入力端子Ｉｎおよびスイッチング端子Ｓｗには電源ユニット２１および電源雌コネクタ１８が接続される。接続にあたって電源ユニット２１または電源雌コネクタ１８と昇圧型ＤＣ／ＤＣコンバーター８６との間にはそれぞれダイオード８３、８４が挿入される。こういった昇圧型ＤＣ／ＤＣコンバーター８６によれば、例えば５［Ｖ］の入力電圧に基づき１０［Ｖ］の電圧Ｖｃｃが供給されることができる。

　いま、図１０に示されるように、２台の記憶装置サブシステムユニット１１で電源の冗長性を確保する場面を想定する。以下、個々の記憶装置サブシステムユニットでは前述の参照符号に付け加えられる文字「ａ」および「ｂ」に基づき同一の構成要素は区別付けられる。ここでは、第１記憶装置サブシステムユニット１１ａの電源雌コネクタ１８ａと第２記憶装置サブシステムユニット１１ｂの電源雌コネクタ１８ｂとは外部電源接続ケーブル８７で相互に接続される。その結果、第１記憶装置サブシステムユニット１１ａの第２電流制御回路４３ａには電源雌コネクタ１８ｂ、１８ａおよび外部電源接続ケーブル８７経由で第２記憶装置サブシステムユニット１１ｂの電源ユニット２１ｂから５［Ｖ］の電圧が供給される。同様に、第２記憶装置サブシステムユニット１１ｂの第２電流制御回路４３ｂには電源雌コネクタ１８ａ、１８ｂおよび外部電源接続ケーブル８７経由で第１記憶装置サブシステムユニット１１ａの電源ユニット２１ａから５［Ｖ］の電圧が供給される。

　電源ユニット２１ａ、２１ｂが正常に動作する際には、第１記憶装置サブシステムユニット１１ａでは第１電流制御回路４２ａからＨＤＤユニット３８ａに５［Ｖ］の電圧が供給される。同様に、第２電流制御回路４３ａからＨＤＤユニット３８ａに５［Ｖ］の電圧が供給される。第１および第２電流制御回路４２ａ、４３ａで電流量は均一化される。このとき、例えば電源ユニット２１ａで供給電圧が降下すると、第１電流制御回路４２ａのＰ型パワーＭＯＳＦＥＴ４６でゲート電圧は上昇する。Ｐ型パワーＭＯＳＦＥＴ４６の抵抗は増大する。したがって、Ｐ型パワーＭＯＳＦＥＴ４６でソース４９からドレイン４８へ電流の逆流は阻止される。同時に、電源ユニット２１ａの供給電圧の下降に伴い、ＨＤＤユニット３８ａに供給される電流量は減少する。その結果、第２電流制御回路４３ａのＰ型パワーＭＯＳＦＥＴ４６ではドレイン４８側の電圧に比べてソース４９側の電圧が下降しようとする。第２電流制御回路４３ａではＰ型パワーＭＯＳＦＥＴ４６のゲート電圧は下降する。Ｐ型パワーＭＯＳＦＥＴ４６の抵抗は減少する。したがって、Ｐ型パワーＭＯＳＦＥＴ４６でドレイン４８からソース４９に向かって電流の流通が増大する。こうして電源ユニット２１ａの故障にも拘わらず第１記憶装置サブシステムユニット１１ａのＨＤＤユニット３８ａは動作し続けることができる。第２記憶装置サブシステムユニット１１ｂでは電源ユニット２１ｂの働きに応じてＨＤＤユニット３８ｂは動作し続けることができる。こうしてＨＤＤユニット３８ａの動作が維持される間に電源ユニット２１ａは交換されることができる。反対に、電源ユニット２１ｂの故障が発生しても、確実に２台のＨＤＤユニット３８ａ、３８ｂは動作し続けることができる。

　本発明者は第１および第２電流制御回路４２、４３の働きを検証した。検証にあたって、図１１に示されるように、第１電流制御回路４２のＮ型パワーＭＯＳＦＥＴ５５のドレイン５７は負荷抵抗８８に接続された。同様に、第２電流制御回路４３のＮ型パワーＭＯＳＦＥＴ５５のドレイン５７は負荷抵抗８８に接続された。こうして第１および第２電流制御回路４２、４３は負荷抵抗８８に共通に接続された。負荷抵抗８８の抵抗値は１０［Ω］に設定された。第１電流制御回路４２のＮ型パワーＭＯＳＦＥＴ５５のソース５６には５［Ｖ］の固定電圧の電源８９が接続された。第２電流制御回路４３のＮ型パワーＭＯＳＦＥＴ５５のソース５６には可変電圧の電源９１が接続された。電源９１の出力電圧の変化に応じて第２電流制御回路４３の出力電流が測定された。図１２に示されるように、電源９１の出力電圧が５［Ｖ］に設定されると、第２電流制御回路４３から０．２４［Ａ］の出力電流が確保された。したがって、第１および第２電流制御回路４２、４３から均等に電流が供給されることが確認された。電源９１の出力電圧が４．８５［Ｖ］を下回ると、第２電流制御回路４３から電流の供給は停止することが確認された。このとき、第１電流制御回路４２から０．５［Ａ］の出力電流が確立される。４．８５［Ｖ］から電圧の増加分に比例して第２電流制御回路４３の出力電流は増加することが確認された。同時に、電源９１の出力電圧の変化に応じて第２電流制御回路４３でソース５６およびドレイン５７の電圧が測定された。その結果、電圧のロスは大きくても０．０１［Ｖ］程度に抑えられることが確認された。

　図１３は本発明の第２実施形態に係る記憶装置サブシステムユニット１０１を概略的に示す。この記憶装置サブシステムユニット１０１は、前述の記憶装置サブシステムユニット１１の構造に加えて２つ目の電源雌コネクタ１０２を備える。電源雌コネクタ１０２は前述の電源雌コネクタ１８に隣接してリアパネル１２ｂに組み込まれればよい。

　図１４に示されるように、記憶装置サブシステムユニット１０１は、前述の第１および第２電流制御回路４２、４３に加えて第３電流制御回路１０３を備える。第３電流制御回路１０３は第１および第２電流制御回路４２、４３と同様に電源コネクタ３７に接続される。接続にあたって例えばプリント基板２８上の配線パターンが利用される。電源コネクタ３７は第１～第３電流制御回路４２、４３、１０３に共通に設置される。第３電流制御回路１０３は第１および第２電流制御回路４２、４３と同様な構造を有する。

　第３電流制御回路１０３には電源雌コネクタ１０２が接続される。こうして電源雌コネクタ１０２およびＨＤＤユニット３８の間に第３電流制御回路１０３が接続される。第３電流制御回路１０３は、電源雌コネクタ１０２からＨＤＤユニット３８に供給される電流を制御する。電源雌コネクタ１０２には例えば規定の電圧で電流が供給される。電源雌コネクタ１０２には電源ユニット２１が接続される。電源雌コネクタ１０２は、電源ユニット２１から供給される電流の受け渡しを担う。

　図１５は記憶装置サブシステムユニット１０１に組み込まれる電源回路１０４の構成を示す。この電源回路１０４は前述の電源回路６５と同様な構成を有する。ただし、電圧ダブラー６６の入力端子６７には前述の電源ユニット２１および電源雌コネクタ１８に加えて電源雌コネクタ１０２が接続される。接続にあたって電圧ダブラー６６および電源雌コネクタ１０２の間にはダイオード１０５が挿入される。ダイオード１０５は電流の逆流を防止する。その他、前述と同様に、電源回路１０４では電圧ダブラー６６に代えて昇圧型ＤＣ／ＤＣコンバーター８６が用いられてもよい。

　いま、図１６に示されるように、３台以上の記憶装置サブシステムユニット１０１で電源の冗長性を確保する場面を想定する。以下、個々の記憶装置サブシステムユニットでは前述の参照符号に付け加えられる文字「ａ」、「ｂ」および「ｃ」に基づき同一の構成要素は区別付けられる。ここでは、ｎ番目の記憶装置サブシステムユニット１０１ｂの電源雌コネクタ１８ｂと（ｎ－１）番目の記憶装置サブシステムユニット１０１ａの電源雌コネクタ１０２ａとは外部電源接続ケーブル１０７で相互に接続される。その結果、ｎ番目の記憶装置サブシステムユニット１０１ｂの第２電流制御回路４３ｂには電源雌コネクタ１０２ａ、１８ｂおよび外部電源接続ケーブル１０７経由で（ｎ－１）番目の記憶装置サブシステムユニット１０１ａの電源ユニット２１ａから５［Ｖ］の電圧が供給される。同様に、ｎ番目の記憶装置サブシステムユニット１０１ｂの電源雌コネクタ１０２ｂと（ｎ＋１）番目の記憶装置サブシステムユニット１０１ｃの電源雌コネクタ１８ｃとは外部電源接続ケーブル１０８で相互に接続される。その結果、ｎ番目の記憶装置サブシステムユニット１０１ｂの第３電流制御回路１０３ｂには電源雌コネクタ１８ｃ、１０２ｂおよび外部電源接続ケーブル１０８経由で（ｎ＋１）番目の記憶装置サブシステムユニット１０１ｃの電源ユニット２１ｃから５［Ｖ］の電圧が供給される。

　電源ユニット２１ａ、２１ｂ、２１ｃが正常に動作する際には、ｎ番目の記憶装置サブシステムユニット１０１ｂでは第１～第３電流制御回路４２ｂ、４３ｂ、１０３ｂからＨＤＤユニット３８ｂにそれぞれ５［Ｖ］の電圧が供給される。第１～第３電流制御回路４２ｂ、４３ｂ、１０３ｂで電流量は均一化される。このとき、例えば電源ユニット２１ｂで供給電圧が降下すると、第１電流制御回路４２ｂのＰ型パワーＭＯＳＦＥＴ４６でゲート電圧は上昇する。Ｐ型パワーＭＯＳＦＥＴ４６の抵抗は増大する。したがって、Ｐ型パワーＭＯＳＦＥＴ４６でソース４９からドレイン４８へ電流の逆流は阻止される。同時に、電源ユニット２１ｂの供給電圧の下降に伴い、ＨＤＤユニット３８ｂに供給される電流量は減少する。その結果、第２および第３電流制御回路４３ｂ、１０３ｂのＰ型パワーＭＯＳＦＥＴ４６ではドレイン４８側の電圧に比べてソース４９側の電圧が下降しようとする。第２および第３電流制御回路４３ｂ、１０３ｂではＰ型パワーＭＯＳＦＥＴ４６のゲート電圧は下降する。Ｐ型パワーＭＯＳＦＥＴ４６の抵抗は減少する。したがって、Ｐ型パワーＭＯＳＦＥＴ４６でドレイン４８からソース４９に向かって電流の流通が増大する。こうして電源ユニット２１ｂの故障にも拘わらずｎ番目の記憶装置サブシステムユニット１０１ｂのＨＤＤユニット３８ｂは動作し続けることができる。記憶装置サブシステムユニット１０１ａでは電源ユニット２１ａおよび電源雌コネクタ１８ａの少なくともいずれかから供給される電圧に応じてＨＤＤユニット３８ａは動作し続けることができる。同様に、記憶装置サブシステムユニット１０１ｃでは電源ユニット２１ｃおよび電源雌コネクタ１０２ｃの少なくともいずれかから供給される電圧に応じてＨＤＤユニット３８ｃは動作し続けることができる。こうしてＨＤＤユニット３８ａ、３８ｃの動作が維持される間に電源ユニット２１ｂは交換されることができる。反対に、電源ユニット２１ａの故障が発生しても、確実に（ｎ－１）番目、ｎ番目および（ｎ＋１）番目の記憶装置サブシステムユニット１０１ａ、１０１ｂ、１０１ｃではＨＤＤユニット３８ａ、３８ｂ、３８ｃは動作し続けることができる。

　図１７は本発明の第３実施形態に係る記憶装置サブシステムユニットの電源系統１１０を概略的に示す。この電源系統１１０ではＨＤＤユニット３８に５［Ｖ］の電圧および１２［Ｖ］の電圧が供給される。したがって、プリント基板２８には５［Ｖ］用電源コネクタ３７および１２［Ｖ］用電源コネクタ１１１が実装される。電源コネクタ３７にはＨＤＤユニット３８の５［Ｖ］用電源コネクタ４１が連結される。電源コネクタ１１１にはＨＤＤユニット３８の１２［Ｖ］用電源コネクタ１１２が連結される。電源コネクタ３７には、前述と同様に、第１および第２電流制御回路４２、４３が接続される。第１電流制御回路４２は５［Ｖ］用電源ユニット２１に接続される。電源ユニット２１は外部電源からの電圧に基づき５［Ｖ］の電圧を出力する。外部電源からの電圧はＡＣケーブル用インレット２４から取り込まれる。第１電流制御回路４２は、電源ユニット２１からＨＤＤユニット３８に供給される電流を制御する。電源雌コネクタ１８には第２電流制御回路４３および電源ユニット２１が接続される。第２電流制御回路４３は、電源雌コネクタ１８からＨＤＤユニット３８に供給される電流を制御する。電源雌コネクタ１８は、電源ユニット２１から供給される電流の受け渡しを担う。

　電源コネクタ１１１には１２［Ｖ］用第１および第２電流制御回路１１３、１１４が接続される。第１電流制御回路１１３は１２［Ｖ］用電源ユニット１１５に接続される。電源ユニット１１５は外部電源からの電圧に基づき１２［Ｖ］の電圧を出力する。外部電源からの電圧はＡＣケーブル用インレット２４から取り込まれる。第１電流制御回路１１３は、電源ユニット１１５からＨＤＤユニット３８に供給される電流を制御する。電源雌コネクタ１８には第２電流制御回路１１４および電源ユニット１１５が接続される。第２電流制御回路１１４は、電源雌コネクタ１８からＨＤＤユニット３８に供給される電流を制御する。電源雌コネクタ１８は、電源ユニット１１５から供給される電流の受け渡しを担う。第１電流制御回路１１３や第２電流制御回路１１４は第１および第２電流制御回路４２、４３と同様な構成を有する。

　電源ユニット２１、１１５には電源電圧監視回路１１６が接続される。電源電圧監視回路１１６は電源ユニット２１、１１５の出力電圧を監視する。いずれか一方の電源ユニット２１、１１５から供給される出力電圧が所定の電圧値を下回ると、電源電圧監視回路１１６は、障害を示す障害信号を出力する。障害信号は駆動回路４５に供給される。障害信号に基づき電源灯１３は点滅する。

　図１８は一具体例に係る電源電圧監視回路１１６の構成を示す。電源電圧監視回路１１６には電源ユニット２１、１１５の電圧が供給される。電源ユニット２１は前述の電源電圧監視回路４４と同様にコンパレーター５９の非反転入力端子６１に接続される。コンパレーター５９の反転入力端子６２には２つの抵抗素子６３、６４に基づき分圧された電圧が入力される。コンパレーター５９の出力は電源灯１３に接続される。

　電源電圧監視回路１１６では電源灯１３にコンパレーター１１７の出力端子が接続される。コンパレーター１１７の非反転入力端子１１８には電源ユニット１１５の出力が入力される。入力にあたって２つの抵抗素子１１９、１２１に基づき電源ユニット１１５の出力電圧は分圧される。分圧に基づき１２［Ｖ］の電圧は所定の比率で縮小される。その一方で、コンパレーター１１７の反転入力端子１２２には動作電圧Ｖｃｃが入力される。入力にあたって２つの抵抗素子１２３、１２４に基づき動作電圧Ｖｃｃは分圧される。分圧に基づき規定の電圧値が確立される。こうして電源ユニット１１５の出力電圧と規定の電圧値の電圧とは比較される。電源ユニット１１５の出力電圧が規定の電圧値を下回ると、電源灯１３は点滅する。電源電圧監視回路１１５は個々の電源ユニット２１、１１５ごとにコンパレーターをさらに備えてもよい。それぞれ１対のコンパレーターはウィンドウコンパレーターとして機能すればよい。その結果、電圧の低下だけでなく電圧の異常上昇は監視されることができる。

　例えば前述の第１および第２記憶装置サブシステムユニット１１ａ、１１ｂと同様に、２つの電源系統１１０で冗長性が確保される場面を想定する。１つ目の電源系統１１０の電源雌コネクタ１８と２つ目の電源系統１１０の電源雌コネクタ１８とは外部電源接続ケーブルで相互に接続される。この外部電源接続ケーブルでは両端の１対のコネクタ間で５［Ｖ］の電圧の行き来と１２［Ｖ］の電圧の行き来とが確保される。その結果、いずれかの電源系統１１０でいずれかの電源ユニット２１、１１５が故障しても、ＨＤＤユニット３８は動作し続けることができる。

　図１９は本発明の第４実施形態に係る記憶装置サブシステムユニットの電源系統１２６を概略的に示す。電源系統１２６は、前述の記憶装置サブシステムユニット１０１と同様に、２つ目の電源雌コネクタ１０２を備える。電源雌コネクタ１０２と電源コネクタ３７との間には第３電流制御回路１０３が挿入される。電源コネクタ３７は第１～第３電流制御回路４２、４３、１０３に共通に設置される。同様に、電源雌コネクタ１０２と電源コネクタ１１１との間には１２［Ｖ］用第３電流制御回路１２７が挿入される。電源コネクタ１１１には１２［Ｖ］用第１～第３電流制御回路１１３、１１４、１２７に共通に設置される。第３電流制御回路１２７は第１および第２電流制御回路１１３、１１４と同様な構成を有する。

　例えば前述の（ｎ－１）番目、ｎ番目および（ｎ＋１）番目の記憶装置サブシステムユニット１０１ａ、１０１ｂ、１０１ｃと同様に、３つ以上の電源系統１２６で冗長性が確保される場面を想定する。ｎ番目の電源系統１２６の電源雌コネクタ１８と（ｎ－１）番目の電源系統１２６の電源雌コネクタ１０２とは外部電源接続ケーブルで相互に接続される。外部電源接続ケーブルでは両端の１対のコネクタ間で５［Ｖ］の電圧の行き来と１２［Ｖ］の電圧の行き来とが確保される。同様に、ｎ番目の電源系統１２６の電源雌コネクタ１０２と（ｎ＋１）番目の電源系統１２６の電源雌コネクタ１８とは外部電源接続ケーブルで相互に接続される。外部電源接続ケーブルでは両端の１対のコネクタ間で５［Ｖ］の電圧の行き来と１２［Ｖ］の電圧の行き来とが確保される。その結果、いずれかの電源系統１２６でいずれかの電源ユニット２１、１１５が故障しても、ＨＤＤユニット３８は動作し続けることができる。

　図２０は本発明の第５実施形態に係る記憶装置サブシステムユニット１３１を概略的に示す。記憶装置サブシステムユニット１３１はＲＡＩＤ構成の１対のＨＤＤユニット１３２ａ、１３２ｂを備える。ＨＤＤユニット１３２ａ、１３２ｂは筐体１２のフロントパネル１２ａから筐体１２の内部空間に出し入れ自在に押し込まれる。ＨＤＤユニット１３２ａ、１３２ｂはフロントパネル１２ａに例えばねじ１３３で固定される。ＨＤＤユニット１３２ａ、１３２ｂには取っ手１３４が固定される。取っ手１３４はＨＤＤユニット１３２ａ、１３２ｂの出し入れにあたって利用されることができる。フロントパネル１２ａには電源灯１３およびＨＤＤアクセス灯１４、１４が配置される。ＨＤＤユニット１３２ａ、１３２ｂの作動時には対応するＨＤＤアクセス灯１４、１４が発光する。

　前述の記憶装置サブシステムユニット１０１と同様に、リアパネル１２ｂには、ファンユニット１５、ＵＳＢ雌コネクタ１６、ｅ－ＳＡＴＡ雌コネクタ１７および電源雌コネクタ１８、１０２が組み込まれる。同様に、リアパネル１２ｂから筐体１２の内部空間に出し入れ自在に電源ユニット２１、１１５が押し込まれる。

　前述のプリント基板２８と同様に、筐体１２内にはプリント基板１３５が収容される。図２１に示されるように、プリント基板１３５には、ファンユニット１５の信号ケーブル３１に結合されるコネクタ１３６と、ＵＳＢ雌コネクタ１６の信号ケーブル３２に結合されるコネクタ１３７と、ｅ－ＳＡＴＡ雌コネクタ１７の信号ケーブル３３に結合されるコネクタ１３８と、電源雌コネクタ１８の電源ケーブル３４に結合されるコネクタ１３９と、電源雌コネクタ１０２に接続されるコネクタ１４１と、電源ユニット２１、１１５に接続されるコネクタ１４２と、電源灯１３の信号ケーブル３５に接続されるコネクタ１４３とが実装される。ファンユニット１５には例えばプリント基板１３５上の制御回路から制御信号が供給される。制御信号に基づきファンユニット１５の動作は制御される。ＵＳＢ雌コネクタ１６に連なるコネクタ１３７、および、ｅ－ＳＡＴＡ雌コネクタ１７に連なるコネクタ１３８は例えばプリント基板１３５上のインターフェース変換ＲＡＩＤ制御回路１４４に接続される。インターフェース変換ＲＡＩＤ制御回路１４４は例えば１つのＬＳＩ（大規模集積回路）チップとしてプリント基板１３５に実装される。

　プリント基板１３５には１対のＳＡＴＡ雌コネクタ１４５ａ、１４５ｂが実装される。ＳＡＴＡ雌コネクタ１４５ａにはＨＤＤユニット１３２ａのＳＡＴＡ雄コネクタが連結される。ＳＡＴＡ雌コネクタ１４５ｂにはＨＤＤユニット１３２ｂのＳＡＴＡ雄コネクタが連結される。前述のインターフェース変換ＲＡＩＤ制御回路１４４はこれらＳＡＴＡ雌コネクタ１４５ａ、１４５ｂに接続される。接続にあたって例えばプリント基板１３５上の配線パターンは利用される。例えばインターフェース変換ＲＡＩＤ制御回路１４４がＲＡＩＤ１を実現する場合には、インターフェース変換ＲＡＩＤ制御回路１４４はＳＡＴＡ雌コネクタ１４５ａ、１４５ｂに共通にデータ信号を送り出す。データ信号はコネクタ１３７、１３８から供給される。

　プリント基板１３５には１対の電源コネクタ３７、３７、１１１、１１１が実装される。一方の対の電源コネクタ３７、１１１にはＨＤＤユニット１３２ａの電源コネクタが連結される。他方の対の電源コネクタ３７、１１１にはＨＤＤユニット１３２ｂの電源コネクタが連結される。例えば個々の電源コネクタ３７には前述の第１～第３電流制御回路４２、４３、１０３が接続される。個々の電源コネクタ１１１には１２［Ｖ］用の第１～第３電流制御回路１１３、１１４、１２７が接続される。

　記憶装置サブシステムユニット１３５は、例えば図２２に示されるように、ラックマウント型のＲＡＩＤシステム１４６の構築にあたって利用される。個々の記憶装置サブシステムユニット１３５はラック用筐体内１４７に組み込まれる。前述の記憶装置サブシステムユニット１０１や電源系統１２６と同様に、外部電源接続ケーブルで記憶装置サブシステムユニット１３５同士は相互に接続されればよい。その結果、いずれかの記憶装置サブシステムユニット１３５でいずれかの電源ユニット２１、１１５が故障しても、ＨＤＤユニット１３２ａ、１３２ｂは動作し続けることができる。

Claims

　記憶装置と、外部電源からの電圧に基づき規定の電圧を出力する電源ユニットと、前記電源ユニットおよび前記記憶装置の間に接続され、前記電源ユニットから前記記憶装置に供給される電流を制御する第１の電流制御回路と、前記電源ユニットに接続されて、前記電源ユニットから供給される電流の受け渡しを担うコネクタと、前記コネクタおよび前記記憶装置の間に接続されて、前記コネクタから前記記憶装置に供給される電流を制御する第２の電流制御回路とを備えることを特徴とする記憶装置ユニット。
　請求項１に記載の記憶装置ユニットにおいて、前記第１の電流制御回路は、ドレインで前記電源ユニットに接続され、ソースで前記記憶装置に接続されるＰ型酸化金属半導体電界効果トランジスターと、出力端子で前記Ｐ型酸化金属半導体電界効果トランジスターのゲートに接続され、反転入力端子で前記Ｐ型酸化金属半導体電界効果トランジスターのドレインに接続され、非反転入力端子で前記Ｐ型酸化金属半導体電界効果トランジスターのソースに接続されるオペアンプとを備えることを特徴とする記憶装置ユニット。
　請求項１に記載の記憶装置ユニットにおいて、前記第２の電流制御回路は、ドレインで前記コネクタに接続され、ソースで前記記憶装置に接続されるＰ型酸化金属半導体電界効果トランジスターと、出力端子で前記Ｐ型酸化金属半導体電界効果トランジスターのゲートに接続され、反転入力端子で前記Ｐ型酸化金属半導体電界効果トランジスターのドレインに接続され、非反転入力端子で前記Ｐ型酸化金属半導体電界効果トランジスターのソースに接続されるオペアンプとを備えることを特徴とする記憶装置ユニット。
　請求項１に記載の記憶装置ユニットにおいて、前記第１の電流制御回路は、ソースで前記電源ユニットに接続され、ドレインで前記記憶装置に接続されるＮ型酸化金属半導体電界効果トランジスターと、出力端子で前記Ｎ型酸化金属半導体電界効果トランジスターのゲートに接続され、反転入力端子で前記Ｎ型酸化金属半導体電界効果トランジスターのドレインに接続され、非反転入力端子で前記Ｎ型酸化金属半導体電界効果トランジスターのソースに接続されるオペアンプとを備えることを特徴とする記憶装置ユニット。
　請求項１に記載の記憶装置ユニットにおいて、前記第２の電流制御回路は、ソースで前記コネクタに接続され、ドレインで前記記憶装置に接続されるＮ型酸化金属半導体電界効果トランジスターと、出力端子で前記Ｎ型酸化金属半導体電界効果トランジスターのゲートに接続され、反転入力端子で前記Ｎ型酸化金属半導体電界効果トランジスターのドレインに接続され、非反転入力端子で前記Ｎ型酸化金属半導体電界効果トランジスターのソースに接続されるオペアンプとを備えることを特徴とする記憶装置ユニット。
　請求項１に記載の記憶装置ユニットにおいて、前記電源ユニットに接続されて、前記電源ユニットから供給される電流の受け渡しを担う第２のコネクタと、前記第２のコネクタおよび前記記憶装置の間に接続されて、前記第２のコネクタから前記記憶装置に供給される電流を制御する第３の電流制御回路とをさらに備えることを特徴とする記憶装置ユニット。
　請求項６に記載の記憶装置ユニットにおいて、前記第３の電流制御回路は、ドレインで前記第２のコネクタに接続され、ソースで前記記憶装置に接続されるＰ型酸化金属半導体電界効果トランジスターと、出力端子で前記Ｐ型酸化金属半導体電界効果トランジスターのゲートに接続され、反転入力端子で前記Ｐ型酸化金属半導体電界効果トランジスターのドレインに接続され、非反転入力端子で前記Ｐ型酸化金属半導体電界効果トランジスターのソースに接続されるオペアンプとを備えることを特徴とする記憶装置ユニット。
　請求項６に記載の記憶装置ユニットにおいて、前記第３の電流制御回路は、ソースで前記第２のコネクタに接続され、ドレインで前記記憶装置に接続されるＮ型酸化金属半導体電界効果トランジスターと、出力端子で前記Ｎ型酸化金属半導体電界効果トランジスターのゲートに接続され、反転入力端子で前記Ｎ型酸化金属半導体電界効果トランジスターのドレインに接続され、非反転入力端子で前記Ｎ型酸化金属半導体電界効果トランジスターのソースに接続されるオペアンプとを備えることを特徴とする記憶装置ユニット。
　第１の筐体と、前記第１の筐体に組み込まれる第１の記憶装置と、前記第１の筐体に組み込まれて、外部電源からの電圧に基づき規定の電圧を出力する第１の電源ユニットと、前記第１の電源ユニットおよび前記第１の記憶装置の間に接続され、前記第１の電源ユニットから前記第１の記憶装置に供給される電流を制御する第１の電流制御回路と、前記第１の電源ユニットに接続されて、前記第１の筐体の外面に露出する第１のコネクタと、前記第１のコネクタおよび前記第１の記憶装置の間に接続されて、前記第１のコネクタから前記第１の記憶装置に供給される電流を制御する第２の電流制御回路と、第２の筐体と、前記第２の筐体に組み込まれる第２の記憶装置と、前記第２の筐体に組み込まれて、外部電源からの電圧に基づき規定の電圧を出力する第２の電源ユニットと、前記第２の電源ユニットおよび前記第２の記憶装置の間に接続され、前記第２の電源ユニットから前記第２の記憶装置に供給される電流を制御する第３の電流制御回路と、前記第２の電源ユニットに接続されて、前記第２の筐体の外面に露出する第２のコネクタと、前記第２のコネクタおよび前記第２の記憶装置の間に接続されて、前記第２のコネクタから前記第２の記憶装置に供給される電流を制御する第４の電流制御回路と、前記第１および第２のコネクタを相互に接続し、前記第１の電源ユニットから前記第４の電流制御回路に電流を供給すると同時に前記第２の電源ユニットから前記第２の電流制御回路に電流を供給するケーブルとを備えることを特徴とする記憶装置システム。
　請求項９に記載の記憶装置システムにおいて、前記第１または第３の電流制御回路は、ドレインで前記第１または第２の電源ユニットに接続され、ソースで前記第１または第２の記憶装置に接続されるＰ型酸化金属半導体電界効果トランジスターと、出力端子で前記Ｐ型酸化金属半導体電界効果トランジスターのゲートに接続され、反転入力端子で前記Ｐ型酸化金属半導体電界効果トランジスターのドレインに接続され、非反転入力端子で前記Ｐ型酸化金属半導体電界効果トランジスターのソースに接続されるオペアンプとを備えることを特徴とする記憶装置システム。
　請求項９に記載の記憶装置システムにおいて、前記第２または第４の電流制御回路は、ドレインで前記第１または第２のコネクタに接続され、ソースで前記第１または第２の記憶装置に接続されるＰ型酸化金属半導体電界効果トランジスターと、出力端子で前記Ｐ型酸化金属半導体電界効果トランジスターのゲートに接続され、反転入力端子で前記Ｐ型酸化金属半導体電界効果トランジスターのドレインに接続され、非反転入力端子で前記Ｐ型酸化金属半導体電界効果トランジスターのソースに接続されるオペアンプとを備えることを特徴とする記憶装置システム。
　請求項９に記載の記憶装置システムにおいて、前記第１または第３の電流制御回路は、ソースで前記第１または第２の電源ユニットに接続され、ドレインで前記第１または第２の記憶装置に接続されるＮ型酸化金属半導体電界効果トランジスターと、出力端子で前記Ｎ型酸化金属半導体電界効果トランジスターのゲートに接続され、反転入力端子で前記Ｎ型酸化金属半導体電界効果トランジスターのドレインに接続され、非反転入力端子で前記Ｎ型酸化金属半導体電界効果トランジスターのソースに接続されるオペアンプとを備えることを特徴とする記憶装置システム。
　請求項９に記載の記憶装置システムにおいて、前記第２または第４の電流制御回路は、ソースで前記第１または第２のコネクタに接続され、ドレインで前記第１または第２の記憶装置に接続されるＮ型酸化金属半導体電界効果トランジスターと、出力端子で前記Ｎ型酸化金属半導体電界効果トランジスターのゲートに接続され、反転入力端子で前記Ｎ型酸化金属半導体電界効果トランジスターのドレインに接続され、非反転入力端子で前記Ｎ型酸化金属半導体電界効果トランジスターのソースに接続されるオペアンプとを備えることを特徴とする記憶装置システム。
　第１の筐体と、前記第１の筐体に組み込まれる第１の記憶装置と、前記第１の筐体に組み込まれて、外部電源からの電圧に基づき規定の電圧を出力する第１の電源ユニットと、前記第１の電源ユニットおよび前記第１の記憶装置の間に接続され、前記第１の電源ユニットから前記第１の記憶装置に供給される電流を制御する第１の電流制御回路と、前記第１の電源ユニットに接続されて、前記第１の電源ユニットから供給される電流の受け渡しを担う第１のコネクタと、前記第１のコネクタおよび前記第１の記憶装置の間に接続されて、前記第１のコネクタから前記第１の記憶装置に供給される電流を制御する第２の電流制御回路と、前記第１の電源ユニットに接続されて、前記第１の筐体の外面に露出する第２のコネクタと、前記第２のコネクタおよび前記第１の記憶装置の間に接続されて、前記第２のコネクタから前記第１の記憶装置に供給される電流を制御する第３の電流制御回路と、第２の筐体と、前記第２の筐体に組み込まれる第２の記憶装置と、前記第２の筐体に組み込まれて、外部電源からの電圧に基づき規定の電圧を出力する第２の電源ユニットと、前記第２の電源ユニットおよび前記第２の記憶装置の間に接続され、前記第２の電源ユニットから前記第２の記憶装置に供給される電流を制御する第４の電流制御回路と、前記第２の電源ユニットに接続されて、前記第２の筐体の外面に露出する第３のコネクタと、前記第３のコネクタおよび前記第２の記憶装置の間に接続されて、前記第３のコネクタから前記第２の記憶装置に供給される電流を制御する第５の電流制御回路と、前記第２の電源ユニットに接続されて、前記第２の筐体の外面に露出する第４のコネクタと、前記第４のコネクタおよび前記第２の記憶装置の間に接続されて、前記第４のコネクタから前記第２の記憶装置に供給される電流を制御する第６の電流制御回路と、第３の筐体と、前記第３の筐体に組み込まれる第３の記憶装置と、前記第３の筐体に組み込まれて、外部電源からの電圧に基づき規定の電圧を出力する第３の電源ユニットと、前記第３の電源ユニットおよび前記第３の記憶装置の間に接続され、前記第３の電源ユニットから前記第３の記憶装置に供給される電流を制御する第７の電流制御回路と、前記第３の電源ユニットに接続されて、前記第３の筐体の外面に露出する第５のコネクタと、前記第５のコネクタおよび前記第３の記憶装置の間に接続されて、前記第５のコネクタから前記第３の記憶装置に供給される電流を制御する第８の電流制御回路と、前記第３の電源ユニットに接続されて、前記第３の電源ユニットから供給される電流の受け渡しを担う第６のコネクタと、前記第６のコネクタおよび前記第３の記憶装置の間に接続されて、前記第６のコネクタから前記第３の記憶装置に供給される電流を制御する第９の電流制御回路と、前記第２および第３のコネクタを相互に接続し、前記第１の電源ユニットから前記第５の電流制御回路に電流を供給すると同時に前記第２の電源ユニットから前記第３の電流制御回路に電流を供給する第１のケーブルと、前記第４および第５のコネクタを相互に接続し、前記第２の電源ユニットから前記第８の電流制御回路に電流を供給すると同時に前記第３の電源ユニットから前記第６の電流制御回路に電流を供給する第２のケーブルとを備えることを特徴とする記憶装置システム。
　請求項１４に記載の記憶装置システムにおいて、前記第１、第４または第７の電流制御回路は、ドレインで前記第１、第２または第３の電源ユニットに接続され、ソースで前記第１、第２または第３の記憶装置に接続されるＰ型酸化金属半導体電界効果トランジスターと、出力端子で前記Ｐ型酸化金属半導体電界効果トランジスターのゲートに接続され、反転入力端子で前記Ｐ型酸化金属半導体電界効果トランジスターのドレインに接続され、非反転入力端子で前記Ｐ型酸化金属半導体電界効果トランジスターのソースに接続されるオペアンプとを備えることを特徴とする記憶装置システム。
　請求項１４に記載の記憶装置システムにおいて、前記第２、第３、第５、第６、第８または第９の電流制御回路は、ドレインで前記第１、第２、第３、第４、第５または第６のコネクタに接続され、ソースで前記第１、第２または第３の記憶装置に接続されるＰ型酸化金属半導体電界効果トランジスターと、出力端子で前記Ｐ型酸化金属半導体電界効果トランジスターのゲートに接続され、反転入力端子で前記Ｐ型酸化金属半導体電界効果トランジスターのドレインに接続され、非反転入力端子で前記Ｐ型酸化金属半導体電界効果トランジスターのソースに接続されるオペアンプとを備えることを特徴とする記憶装置システム。
　請求項１４に記載の記憶装置システムにおいて、前記第１、第４または第７の電流制御回路は、ソースで前記第１、第２または第３の電源ユニットに接続され、ドレインで前記第１、第２または第３の記憶装置に接続されるＮ型酸化金属半導体電界効果トランジスターと、出力端子で前記Ｎ型酸化金属半導体電界効果トランジスターのゲートに接続され、反転入力端子で前記Ｎ型酸化金属半導体電界効果トランジスターのドレインに接続され、非反転入力端子で前記Ｎ型酸化金属半導体電界効果トランジスターのソースに接続されるオペアンプとを備えることを特徴とする記憶装置システム。
　請求項１４に記載の記憶装置システムにおいて、前記第２、第３、第５、第６、第８または第９の電流制御回路は、ソースで前記第１、第２、第３、第４、第５または第６のコネクタに接続され、ドレインで前記第１、第２または第３の記憶装置に接続されるＮ型酸化金属半導体電界効果トランジスターと、出力端子で前記Ｎ型酸化金属半導体電界効果トランジスターのゲートに接続され、反転入力端子で前記Ｎ型酸化金属半導体電界効果トランジスターのドレインに接続され、非反転入力端子で前記Ｎ型酸化金属半導体電界効果トランジスターのソースに接続されるオペアンプとを備えることを特徴とする記憶装置システム。