WO2008102091A2 - Procede de traitement d'un signal numerique au sein d'un modulateur delta-sigma numerique, et modulateur delta-sigma numerique correspondant. - Google Patents

Procede de traitement d'un signal numerique au sein d'un modulateur delta-sigma numerique, et modulateur delta-sigma numerique correspondant. Download PDF

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Andreia Cathelin
Antoine Frappe
Andreas Kaiser
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Stmicroelectronics Sa
Centre National De La Recherche Scientifique (Cnrs)
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    • H03M7/3026—Structural details of digital delta-sigma modulators characterised by the number of quantisers and their type and resolution having one quantiser only the quantiser being a multiple bit one

Definitions

  • the invention relates to digital delta sigma modulators.
  • the invention applies advantageously but not exclusively to the transmission of radio frequency signals and in particular to wireless transmission devices, for example cellular mobile telephones, whose transmission chain incorporates such a digital delta-sigma modulator.
  • a digital delta-sigma modulator is a device for encoding a digital signal on a low number of levels and at a sampling frequency much greater than the bandwidth of the signal to be encoded.
  • the peculiarity of such an encoder is its transfer function with respect to the quantization noise, which pushes it outside the signal bandwidth.
  • the signal-to-noise ratio in the bandwidth is greatly improved over conventional oversamplers.
  • a conventional delta-sigma digital modulator includes an input where N-bit sampled digital data arrives, an output that delivers a n-bit sampled (quantized) digital value, where n is less than N (equal, for example, to 1), a filter loop circuit connected to the input and for filtering and shaping the quantization noise, as well as an n - bit quantizer connected to the output and looped back to the loop filter.
  • a digital loop filter of a delta-sigma modulator generally consists of adders and registers (flip-flops) which are clocked by a clock signal.
  • the number of registers sets the order of the modulator and therefore the accuracy of the signal encoding. Between two registers, that is to say during a period of the clock signal, a calculation on numerical values is performed, mainly additions.
  • the delay of the hold is a function of the number of bits of the signal. And this quickly becomes incompatible with a high clock frequency.
  • redundant arithmetic for data coding that is, an encoding in which the same value can be encoded in different ways.
  • One solution is then to use a non-exact quantization of the output. More precisely, while in an exact quantization, the quantization means use all the bits of the signal present at the input of the quantization means to determine the quantized output signal, in a non-exact quantization, only a portion of the bits are used. of the signal present at the input of the quantization means, to perform the quantization.
  • a solution is for example described in the article by Hossack and Sewell entitled "The Application of Redundant Numbers Systems to Digital".
  • a method of processing an N - bit sampled digital input signal within a digital delta - sigma modulator includes a redundant arithmetic coding of a filtered sampled signal and an elaboration of an n-bit sampled output signal, n being less than N, using non-exact quantization.
  • this aspect of the invention the development of the output signal is anticipated.
  • this elaboration of the output signal in the invention is anticipated, that is to say that is to say that this output signal will be developed from intermediate signals taken from the processing chain for processing the sampled filtered signal.
  • This will make it possible in particular to be able to simultaneously deliver the filtered filtered signal which will be looped back on the last modulator addition / subtraction module, and the quantized output signal which will be looped back on all the modules of addition / subtraction of the modulator. .
  • the elaboration of the filtered filtered signal comprises a succession of elementary processes carried out starting from the input signal and samples of the filtered signal and the output signal, and Anticipation of the generation of the output signal comprises the development of the output signal parallel to at least one of the elementary treatments for generating the filtered sampled signal.
  • the invention offers here a parallelization of the calculations which allows compatibility of the modulator operation with very high working frequencies.
  • the elaboration of the output signal is carried out parallel to the last elementary processing of the sampled filtered signal.
  • the anticipation of the development of the output signal comprises the generation of the output signal from only certain bits, sampled intermediate signal samples taken before the last elementary treatment. of generating the filtered sampled signal.
  • n non-exact quantization logic functions are defined, each involving only a specific portion of the bits of each sample of the filtered signal and each providing a bit of each sample of the output signal.
  • the elaboration of the output signal then involves the elaboration of n so - called "anticipation" logic functions, each logic anticipation function providing a bit of each sample of the output signal and is obtained from the quantization logic function.
  • corresponding non-exact and involves particular bits of the samples of said intermediate signals which make it possible to obtain said specific bits taking into account the elementary treatment or processing of the sampled and filtered signal to be performed on these intermediate signal samples.
  • the invention can be applied to any coding in redundant arithmetic, it is advantageous to use a coding of the negative retention type ("Borrow-save": BS).
  • a digital delta-sigma modulator comprising: - a signal input for receiving digital samples of N bits, digital filtering means connected to the signal input and able to perform addition / subtraction and integration operations according to a redundant arithmetic coding for delivering filtered digital samples, and quantization means adapted to perform a non-exact quantization operation to output n-bit digital output samples, n being less than N.
  • the input of the quantization means is connected within the digital filtering means.
  • the digital filtering means comprise a chain of at least one adder / subtractor module, each module being looped back on itself and each having several addition / subtraction stages connected in cascade, the input of the quantization means is connected upstream of the last addition / subtraction stage of the last adder / subtractor module and the output of the quantization means is looped back on each module.
  • the input of the quantization means is connected inside the last module upstream of the last addition / subtraction stage of the latter adder / subtractor module.
  • n non-exact quantization logic functions are defined, each involving only a specific part of the bits of each sample of the filtered signal and each providing a bit of each sample of the signal; and the quantization means comprise n logic cells respectively implementing n anticipation logic functions and respectively delivering the n bits of each sample of the output signal; each anticipation logic function is obtained from said corresponding non-exact quantization logic function and the corresponding logic cell receives as input particular bits of the samples of said intermediate signals which make it possible to obtain said specific bits taking into account the one or more stages of addition / subtraction located downstream of the input of said cell.
  • FIG. 1 schematically illustrates an example of a delta-sigma modulator according to the invention
  • - Figures 2 to 7 illustrate a type of complementary coding to 2
  • a redundant coding of the type "Borrow-save” and the mechanisms of addition of numbers coded according to these two codings with examples of corresponding hardware cells
  • FIG. 8 and 9 illustrate in more detail the internal architecture of the first module of the modulator of FIG. 1
  • FIG. 10 illustrates in more detail the internal architecture of the last addition module.
  • subtracting the modulator of FIG. 1 illustrate various possible connections of the quantization means within the modulator of FIG. 1
  • FIGS. illustrate two examples of applications of a delta - sigma modulator according to the invention.
  • the reference MDU denotes a delta-sigma modulator.
  • This delta-sigma modulator essentially comprises MFR loop filtering means as well as CL quantization means.
  • the MFR filtering means comprise here, since the modulator MDU is of order 3, three add / subtractor modules MOD l, M0D2 and M0D3. The output of each of these modules is looped back to one of its inputs so as to perform an integration function. In addition, the output data of each module are delivered via a flip-flop BSDi clocked by a clock signal CLK having a frequency Fs.
  • the modulator MDU receives as input an input digital signal SE sampled on N bits. In other words, the modulator MDU receives successive samples of N bits.
  • the modulator MDU and more particularly the quantization means CL, deliver via the flip-flop BSD3 of the final processing block BTF, an output signal Y sampled on n bits, n being less than N.
  • n is equal to 1.
  • the MFR filtering means of the MDU modulator also comprise means
  • DYi able to reduce the dynamics of the input signal SE and intermediate signals so as to avoid saturation of the different elements of the modulator.
  • the quantized output signal Y is looped back on each of the add / subtractor modules MODi of the modulator MDU, possibly after multiplication by a suitable gain which may be different for each of the return loops.
  • Delta modulation is based on the quantization of the sample-to-sample signal change, rather than the quantization of the absolute value of the signal to each sample.
  • delta-sigma modulator The presence of an integrator (“sigma”) in the modulator gives the modulator the name of "delta-sigma modulator”.
  • the output of the delta-sigma modulator is at an oversampling frequency (clock signal frequency) Fs very high. This is a fundamental feature of delta-sigma modulators because they use the high-frequency portion of the spectrum to repel most of the quantization noise. Indeed, a delta-sigma modulator is designed to push the quantization noise out of the useful signal band.
  • the modulator MDU may also include an additional filter FFB for further reducing the noise in the signal band, this FFB filter being formed here by looping back the filtered signal SF on the second module MOD2 via a gain (division by 25 ).
  • the input signal SE is a digital signal coded according to a 2 complement notation. The same is true of the quantized output signal Y.
  • the sampled intermediate signals as well as the filter signal SF are coded according to an arithmetic. redundant which is here an arithmetic of the type with conservation of negative restraint (Borrow-save ": BS). Indeed, the advantage of the redundant arithmetic coding systems is that it makes it possible to perform additions / subtractions in a completely parallel manner, that is to say without any propagation of restraint.
  • FIG. 2 there is shown by way of example an 8-bit complement coded number, with 7 positive bits (represented by a black circle) and a negative bit (represented by a white circle).
  • this notation of black circle and round white to designate a positive bit and a negative bit, respectively, will be adopted throughout the rest of the figures.
  • a coded number encoding BS will therefore be represented by a series of positive bits and a series of negative bits.
  • FIG. 2 also shows an example of coding BS of a number using 8 positive bits and 8 negative bits.
  • the treatments carried out within the modulator involve, in particular, additions / subtractions of two numbers respectively coded in BS coding and C2 coding, and additions / subtractions of two numbers coded in BS coding.
  • FIG. 3 illustrates examples of implementation of such operations, as well as the addition / subtraction cells associated. More precisely, in FIG. 3, the addition of a coded coded number BS with a coded coding number C2 is shown, to obtain a coded result in BS coding.
  • the two numbers are encoded on 8 bits.
  • the addition is carried out bit by bit, using for each 3-bit set ENSi with i varying from 1 to 7, a FAPPM addition cell such as that represented on the right-hand part of FIG. 3.
  • the FAPPM cell is a "++ -" addition cell receiving as input the negative bit A and the two positive bits B and C and outputting a sum S, negative, and of the same weight as the input bits, as well as a positive AC restraint, and of immediately higher weight.
  • Figure 4 illustrates on the left side the logic equations allowing to obtain the S and CA outputs from the inputs A, B and C.
  • the right part of FIG. 4 uses the principle of obtaining the bits
  • FAMMP FAMMP
  • This SFAS cell receives as input the positive bit and two negative bits and outputs a negative sum S, of the same weight as the input bits, as well as a negative retention NC, of higher weight, and a positive retention PC of weight also higher.
  • the set of bits ENS8 will give, after addition, the three bits ENS80 (FIG. 3).
  • the right part of FIG. 6 again uses the principle of obtaining these three result bits.
  • the negative bits of the second number coded in BS are reported as such in the second stage.
  • the sets of three bits, such as the set ENS3 are added each in a FAMMP cell to give a set of two bits, such as the set ENS30.
  • FIGS. 8 to 10 describe in more detail the internal architecture of the modules MOD1 and M0D3.
  • each sample of the input signal SE has 16 bits and is reduced to 13 bits in the means DY 1.
  • the AND stage l of the MOD module l must therefore subtract from each 13-bit sample of the IN signal the Y bit with a gain of 2 12 , to provide a 17-bit sampled SOUT output intermediate signal.
  • the stage ET2 of the module MOD l will perform the addition of the 17-bit samples in addition to 2 of the signal SOUT with the samples coded in BS code, coming from the output of the stage ET2. Consequently, as explained above, and illustrated on the right-hand part of FIG. 8, the stage ET2 comprises 16 logical cells in parallel FAPPM and an SFAS logic cell.
  • All of these cells provide the coded BS coded output intermediate signal and sampled on 2 x 17 bits.
  • This module M0D3 receives a first sample of intermediate signal coded in BS coding, and coming from the output of the flip-flop BSD2 of the module M0D2 after passing through the dynamic reduction means DY3 which here eliminates two bits. This sample therefore comprises 2 x 15 bits.
  • the module M0D3 also receives a second coded signal in
  • the first stage AND 1 of the module M0D3 receives as the third input signal a signal X which is in fact the signal coming from the quantization output Y here affected by a gain of 2 g (here 2 12 ).
  • the first stage ET 1 and the second stage ET 2 sum the two coded coded signals BS from cells FAPPM and FAMMP as explained above with reference to FIG.
  • the third stage ET3 performs the sum (subtraction) of the coded signal coded BS from the second stage and the signal X coded complement 2.
  • R-g-1 is equal to 3, which gives as signal X the signal represented on the right-hand part of FIG.
  • the third stage therefore provides the SF signal of which each sample is 2 x 17 bits.
  • the module M0D2 In the absence of an FFB filter, the module M0D2 has a structure similar to that of the module M0D3. With the filter, one simply adds an additional input and modifies the internal structure of the module M0D2 accordingly by adding FAPPM and / or FAMMP cells.
  • quantization means CL The structure and operation of the quantization means CL will now be described in greater detail with particular reference to FIG. 11.
  • the quantization means according to this aspect of the invention are connected here on an intermediate node of the MOD3 module, and more particularly between the ET2 stage and the ET3 stage of this MOD3 module.
  • Quantization here is a non-exact quantization that uses only a portion of the bits of each sample of the SF signal.
  • bit Y is obtained by the following logical function:
  • the non-exact quantization logic function represented by the formula (I) is particularly interesting since it involves only the bits OUTJ 6 , OUT ⁇ 6 and OUT 1 _ 5 of the signal sample.
  • This logic function of anticipation therefore involves the bits Ai 5 , Bi 5 and X (ie Y) intermediate signals A, B and X delivered by the second stage. These bits are surrounded in dashed lines on the right side of Figure 10.
  • This logical anticipation function is therefore limited to a sum of binomials and the logic cell CL is easily realizable from logic gates to implement such a logic anticipation function (III).
  • the logic cell CL anticipates the development of the output signal Y in the sense that it uses bits of intermediate signals located upstream of the output filtering signal SF.
  • non-exact quantization logic function could then be, for example, the function defined by the formula (IV) below.
  • the logic cell CL will then be designed from logic gates to implement such a logic anticipation function (V).
  • the input of the quantization means (input of the CL cell) to another point situated upstream of the stage ET3 of the module M0D3, for example between the stages ET 1 and ET 2 of this module M0D3, as shown in FIG. 12.
  • the anticipatory logic function would be a seven-input logic function.
  • An MDU modulator according to the invention can be inserted into the CHTX transmission chain of an element of a wireless communication system, for example a cellular mobile telephone TP, as illustrated in FIG. 13 and FIG.
  • the delta-sigma modulator is used to generate the intermediate frequency signal (carrier at the intermediate frequency Fif) while the transposition at the radio frequency frequency Fc is provided by an analog mixer powered by a voltage controlled oscillator. VCO.
  • the modulator MDU generates the signal directly at the frequency Fc (radiofrequency).
  • the delta-sigma modulator will be clocked at a rate of the order of 4 gigas samples per second, which represents a treatment of the critical path of the filtering means in less than 250 picoseconds.
  • the various parameters for example the number of bits for the non-exact quantization, the value of the gains, the frequency of the clock signal, the order of the modulator, etc.
  • the various parameters will be chosen according to the desired performance taking into account for example a desired compromise between the dynamic performance and the rate supported.

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Abstract

Le modulateur delta-sigma numériquecomprend une entrée de signal pour recevoirdes échantillons numériques de N bits, des moyens numériques de filtrage connectés à l entrée de signal et aptes à effectuer des opérations d addition/soustraction et d intégration selon un codage en arithmétique redondante pour délivrer des échantillons numériques filtrés et des moyens de quantification aptes à effectuer une opération de quantification non exacte pour délivrer des échantillons numériques de sortie de n bits, n étant inférieur à N. L entrée des moyens de quantification est connectée au sein des moyens numériques de filtrage.

Description

Procédé de traitement d'un signal numérique au sein d'un modulateur delta-sigma numérique, et modulateur delta-sigma numérique correspondant
L 'invention concerne les modulateurs delta-sigma numériques.
L 'invention s ' applique avantageusement mais non limitativement à la transmission de signaux radio fréquence et notamment aux dispositifs de transmission sans fil, par exemple des téléphones mobiles cellulaires, dont la chaîne de transmission incorpore un tel modulateur delta-sigma numérique.
Un modulateur delta-sigma numérique est un dispositif permettant l' encodage d'un signal numérique sur un faible nombre de niveaux et à une fréquence d' échantillonnage bien supérieure à la bande passante du signal à encoder. La particularité d'un tel encodeur est sa fonction de transfert par rapport au bruit de quantification, qui repousse celui-ci à l' extérieur de la bande passante du signal. Ainsi, par un filtrage adéquat, le rapport signal à bruit dans la bande passante est largement amélioré par rapport à des sur-échantillonneurs classiques. Un modulateur numérique delta-sigma classique comprend une entrée où arrivent des données numériques échantillonnées sur N bits, une sortie qui délivre une valeur numérique échantillonnée (quantifiée) sur n bits, n étant inférieur à N (égal par exemple à 1 ), un filtre de boucle connecté à l' entrée et permettant un filtrage et une mise en forme du bruit de quantification, ainsi qu'un quantificateur sur n bits, connecté à la sortie, et rebouclé sur le filtre de boucle.
Classiquement, un filtre de boucle numérique d'un modulateur delta-sigma est généralement constitué d' additionneurs et de registres (bascules) qui sont cadencés par un signal d'horloge. Le nombre de registres fixe l' ordre du modulateur et donc la précision de l' encodage du signal. Entre deux registres, c' est-à-dire au cours d'une période du signal d'horloge, un calcul sur des valeurs numériques est effectué, principalement des additions. Or, dans un circuit utilisant un codage des nombres en complément à deux, le temps de propagation de la retenue est fonction du nombre de bits du signal. Et ceci devient rapidement incompatible avec une fréquence d'horloge élevée. Une solution consiste alors à utiliser une arithmétique redondante pour le codage des données, c' est-à-dire un codage dans lequel une même valeur peut être codée de différentes façons. Plusieurs codages en arithmétique redondante existent, et l 'on peut notamment citer le codage du type « à conservation de retenue négative » plus connu par l'homme du métier sous la dénomination anglosaxonne « Borrow-save » (BS), dans laquelle chaque bit du signal est représenté par un codage sur trois valeurs qui sont - 1 , 0 et 1. Il faut par conséquent 2N bits pour un signal qui serait codé sur N bits en complément à 2. L 'avantage d'utiliser une telle arithmétique redondante réside dans le fait qu' il n'y a plus de propagation de retenue lors d'une addition. L ' addition peut donc se faire en temps constant indépendamment du nombre de bits. Cela étant, le calcul de la quantification nécessite encore une propagation de retenue, ce qui s ' avère toujours incompatible avec une fréquence du signal d'horloge élevée.
Une solution consiste alors à utiliser une quantification non exacte de la sortie. Plus précisément, alors que dans une quantification exacte, les moyens de quantification utilisent tous les bits du signal présent à l' entrée des moyens de quantification pour déterminer le signal de sortie quantifié, dans une quantification non exacte, on utilise seulement une partie des bits du signal présent à l' entrée des moyens de quantification, pour effectuer la quantification. Une telle solution est par exemple décrite dans l' article de Hossack et Sewell intitulé « The Application of Redundant Number Systems to Digital
Sigma-Delta Modulators », pages 481 à 484, ISCAS, 1994.
Cependant, si une telle solution utilisant une arithmétique redondante et une quantification non exacte de la sortie réduit le temps de propagation de la retenue dans le calcul de quantification, ce temps de calcul réduit permet certes de travailler à des fréquences plus élevées, mais s' avère toujours incompatible pour des fréquences de signal d'horloge très élevées, comme par exemple celles utilisées dans des applications radiofréquences. L 'invention vise à apporter une solution à ce problème.
Selon un aspect de l' invention, il est proposé un procédé de traitement d'un signal numérique d' entrée échantillonné sur N bits au sein d'un modulateur delta-sigma numérique. Ce traitement comprend une élaboration selon un codage en arithmétique redondante d'un signal échantillonné filtré et une élaboration d'un signal de sortie échantillonné sur n bits, n étant inférieur à N, en utilisant une quantification non exacte.
Selon une caractéristique générale de cet aspect de l' invention, on anticipe l'élaboration du signal de sortie. En d' autres termes, contrairement à l' art antérieur dans lequel on élaborait le signal de sortie quantifié sur n bits après avoir élaboré le signal échantillonné filtré, on anticipe cette élaboration du signal de sortie dans l' invention, c' est-à-dire que l'on va élaborer ce signal de sortie à partir de signaux intermédiaires prélevés au sein de la chaîne de traitements d' élaboration du signal échantillonné filtré. Ceci va permettre en particulier de pouvoir délivrer simultanément le signal échantillonné filtré qui va être rebouclé sur le dernier module d' addition/soustraction du modulateur, et le signal de sortie quantifié qui va être rebouclé sur tous les modules d' addition/soustraction du modulateur.
Ainsi, selon un mode de mise en œuvre de l'invention, l' élaboration du signal échantillonné filtré comporte une succession de traitements élémentaires effectués à partir du signal d' entrée et d' échantillons du signal filtré et du signal de sortie, et l' anticipation de l'élaboration du signal de sortie comprend l'élaboration du signal de sortie parallèlement à l'un au moins des traitements élémentaires d' élaboration du signal échantillonné filtré. En d' autres termes, l'invention offre ici une parallélisation des calculs qui permet une compatibilité du fonctionnement du modulateur avec des fréquences de travail très élevées.
L 'élaboration du signal de sortie est par exemple effectuée parallèlement au dernier traitement élémentaire d' élaboration du signal échantillonné filtré.
Selon un mode de mise en œuvre de l' invention, l'anticipation de l'élaboration du signal de sortie comprend l'élaboration du signal de sortie à partir de certains bits seulement, des échantillons de signaux intermédiaires échantillonnés prélevés avant le dernier traitement élémentaire d' élaboration du signal échantillonné filtré.
Selon un mode de mise en œuvre de l' invention, on définit n fonctions logiques de quantification non exacte faisant intervenir chacune une partie spécifique seulement des bits de chaque échantillon du signal filtré et fournissant chacune un bit de chaque échantillon du signal de sortie. L' élaboration du signal de sortie comporte alors l' élaboration de n fonctions logiques dites « d' anticipation », chaque fonction logique d' anticipation fournissant un bit de chaque échantillon du signal de sortie et est obtenue à partir de la fonction logique de quantification non exacte correspondante et fait intervenir des bits particuliers des échantillons desdits signaux intermédiaires qui permettent d' obtenir lesdits bits spécifiques compte tenu du ou des traitements élémentaires d' élaboration du signal échantillonné et filtré à effectuer sur ces échantillons de signaux intermédiaires. Bien que l'invention puisse s' appliquer à tout codage en arithmétique redondante, on pourra utiliser avantageusement un codage du type à conservation de retenue négative (« Borrow-save » : BS).
Selon un autre aspect de l' invention, il est proposé un modulateur delta-sigma numérique, comprenant : - une entrée de signal pour recevoir des échantillons numériques de N bits, des moyens numériques de filtrage connectés à l' entrée du signal et aptes à effectuer des opérations d' addition/soustraction et d'intégration selon un codage en arithmétique redondante pour délivrer des échantillons numériques filtrés, et des moyens de quantification aptes à effectuer une opération de quantification non exacte pour délivrer des échantillons numériques de sortie de n bits, n étant inférieur à N.
Selon une caractéristique générale de cet autre aspect de l' invention, l'entrée des moyens de quantification est connectée au sein des moyens numériques de filtrage. Selon un mode de réalisation de l' invention, les moyens numériques de filtrage comportent une chaîne d' au moins un module additionneur/soustracteur, chaque module étant rebouclé sur lui-même et possédant chacun plusieurs étages d' addition/soustraction connectés en cascade, l' entrée des moyens de quantification est connectée en amont du dernier étage d' addition/soustraction du dernier module additionneur/soustracteur et la sortie des moyens de quantification est rebouclée sur chaque module.
Par exemple, l'entrée des moyens de quantification est connectée à l' intérieur du dernier module en amont du dernier étage d' addition/soustraction de ce dernier module additionneur/soustracteur.
Selon un mode de réalisation de l'invention, sont définies n fonctions logiques de quantification non exacte faisant intervenir chacune une partie spécifique seulement des bits de chaque échantillon du signal filtré et fournissant chacune un bit de chaque échantillon du signal ; et les moyens de quantification comportent n cellules logiques mettant respectivement en oeuvre n fonctions logiques d' anticipation et délivrent respectivement les n bits de chaque échantillon du signal de sortie ; chaque fonction logique d' anticipation est obtenue à partir de ladite fonction logique de quantification non exacte correspondante et la cellule logique correspondante reçoit en entrée des bits particuliers des échantillons desdits signaux intermédiaires qui permettent d'obtenir lesdits bits spécifiques compte tenu du ou des étages d' addition/soustraction situés en aval de l'entrée de ladite cellule. Selon un autre aspect de l' invention, il est également proposé un élément d'un système de communication sans fil, par exemple un téléphone mobile cellulaire, comportant une chaîne de transmission incorporant un modulateur delta-sigma tel que défini ci-avant. D ' autres avantages et caractéristiques de l' invention apparaîtront à l' examen de la description détaillée de modes de réalisation et de mise en œuvre, nullement limitatifs, et des dessins annexés sur lesquels : la figure 1 illustre de façon schématique un exemple d'un modulateur delta-sigma selon l' invention, - les figures 2 à 7 illustrent un type de codage en complément à 2, un codage redondant du type « Borrow-save » ainsi que les mécanismes d'addition de nombres codés selon ces deux codages avec des exemples de cellules matérielles correspondantes, - les figures 8 et 9 illustrent plus en détail l' architecture interne du premier module du modulateur de la figure 1 , la figure 10 illustre plus en détail l'architecture interne du dernier module d'addition/soustraction du modulateur de la figure 1 , - les figures 1 1 et 12 illustrent différentes connexions possibles des moyens de quantification au sein du modulateur de la figure 1 , et, les figures 13 et 14 illustrent deux exemples d' applications d'un modulateur delta-sigma selon l' invention. Sur la figure 1 , la référence MDU désigne un modulateur delta- sigma. Ce modulateur delta-sigma comporte essentiellement des moyens de filtrage en boucle MFR ainsi que des moyens de quantification CL.
Les moyens de filtrage MFR comportent ici, puisque le modulateur MDU est d' ordre 3 , trois modules additionneurs/soustracteurs MOD l , M0D2 et M0D3. La sortie de chacun de ces modules est rebouclée sur une de ses entrées de façon à réaliser une fonction d'intégration. Par ailleurs, les données de sortie de chaque module sont délivrées par l'intermédiaire d'une bascule BSDi cadencée par un signal d'horloge CLK ayant une fréquence Fs.
Le modulateur MDU reçoit en entrée un signal numérique d' entrée SE échantillonné sur N bits. En d' autres termes, le modulateur MDU reçoit des échantillons successifs de N bits.
Le modulateur MDU, et plus particulièrement les moyens de quantification CL, délivrent par l' intermédiaire de la bascule BSD3 du bloc de traitement final BTF, un signal de sortie Y échantillonné sur n bits, n étant inférieur à N. Dans l' exemple non limitatif qui est décrit ici, n est égal à 1.
Outre les moyens qui viennent d' être décrits, les moyens de filtrage MFR du modulateur MDU comportent également des moyens
DYi aptes à réduire la dynamique du signal d' entrée SE et des signaux intermédiaires de façon à éviter une saturation des différents éléments du modulateur.
Par ailleurs, le signal de sortie quantifié Y est rebouclé sur chacun des modules additionneurs/soustracteurs MODi du modulateur MDU, éventuellement après multiplication par un gain approprié qui peut être différent pour chacune des boucles de retour. La modulation « delta » est basée sur la quantification de la modification du signal d' échantillon à échantillon, plutôt que sur la quantification de la valeur absolue du signal à chaque échantillon.
La présence d'un intégrateur (« sigma ») dans le modulateur confère au modulateur la dénomination de « modulateur delta-sigma ». La sortie du modulateur delta-sigma est à une fréquence de suréchantillonage (fréquence du signal d'horloge) Fs très élevée. C ' est une caractéristique fondamentale des modulateurs delta-sigma parce qu' ils utilisent la portion haute fréquence du spectre pour repousser la majeure partie du bruit de quantification. En effet, un modulateur delta-sigma est conçu pour repousser le bruit de quantification hors de la bande du signal utile.
Bien que cela ne soit pas indispensable, le modulateur MDU peut comporter également un filtre supplémentaire FFB destiné à réduire encore le bruit dans la bande du signal, ce filtre FFB étant formé ici par un rebouclage du signal filtré SF sur le deuxième module MOD2 par l' intermédiaire d'un gain (division par 25).
Le nombre de bits des échantillons des signaux intermédiaires délivrés par les différents modules, le nombre de bits des échantillons du signal filtré, les valeurs de réduction de dynamiques des signaux
(moyens DY l , DY2 et DY3), ainsi que les différents gains de retour du signal Y, sont choisis pour éviter une saturation des différents moyens du modulateur MDU, compte tenu également de l' application envisagée, ainsi que du rapport de suréchantillonnage désiré et du rapport signal à bruit désiré. L'homme du métier saura adapter ces différents paramètres en fonction de l' application souhaitée, étant bien entendu indiqué que l' invention s ' applique quelle que soit la valeur de ces différents paramètres.
Le signal d' entrée SE est un signal numérique codé selon une notation en complément à 2. Il en est de même pour le signal de sortie quantifié Y. Par contre, les signaux intermédiaires échantillonnés ainsi que le signal filtre SF sont codés selon une arithmétique redondante qui est ici une arithmétique du type à conservation de retenue négative (Borrow-save » : BS). En effet, l'intérêt des systèmes de codage à arithmétique redondante est de permettre d' effectuer des additions/soustractions de façon totalement parallèle, c' est-à-dire sans propagation de retenue.
On rappelle ici qu'un entier relatif est représenté en complément à 2 (désigné C2 dans la suite du texte) de la façon suivante :
M-2
A = an_1an_2 - - - aιa0 = - an_χ 2n~λ + ∑a, 2' i=0
Sur la figure 2, on a représenté à titre d'exemple un nombre codé en complément à 2 sur 8 bits, avec 7 bits positifs (représentés par un rond noir) et un bit négatif (représenté par un rond blanc). A cet égard, cette notation de rond noir et de rond blanc pour désigner un bit positif et un bit négatif, respectivement, sera adoptée dans toute la suite des figures. On peut également représenter les nombres en base β par l'ensemble de chiffres {-α,-α+l,...,0,...,α-l,α} au lieu des chiffres de {0,1,2 β-1} avec α < β-1.
Dans ce système, si 2α +1 > β, les nombres ont plusieurs écritures possibles. On dit alors que le système est redondant.
Parmi les codages arithmétique redondante, on peut comme indiqué ci-avant citer le codage « Borrow-save » (BS). Dans ce codage, on représente le nombre A en base 2 avec les chiffres ai e {-1,0,1} sur deux fils tels ΆX = ΆX + -ΆX ~ OÙ a^ e {0,1} et a/ e {0,1}.
Figure imgf000011_0001
Un nombre codé au codage BS sera donc représenté par une série de bits positifs et une série de bits négatifs. A titre d'exemple, on a également représenté sur la figure 2 un exemple de codage BS d'un nombre utilisant 8 bits positifs et 8 bits négatifs.
Les traitements effectués au sein du modulateur font intervenir notamment des additions/soustractions de deux nombres respectivement codés en codage BS et codage C2, et des additions/soustractions de deux nombres codés en codage BS.
Les figures 3 à 7 illustrent des exemples de mise en œuvre de telles opérations, ainsi que les cellules d'addition/soustraction associées. Plus précisément, sur la figure 3, on représente l'addition d'un nombre codé en codage BS avec un nombre codé en codage C2, pour obtenir un résultat codé en codage BS.
Dans l'exemple qui est décrit, les deux nombres sont codés sur 8 bits. L'addition s'effectue bit par bit en utilisant pour chaque ensemble ENSi de 3 bits avec i variant de 1 à 7, une cellule d'addition FAPPM telle que celle représentée sur la partie droite de la figure 3.
Plus précisément, dans l'exemple décrit ici, la cellule FAPPM est une cellule d'addition «++-» recevant en entrée le bit négatif A et les deux bits positifs B et C et délivrant en sortie une somme S, négative, et de même poids que les bits d' entrée, ainsi qu'une retenue CA, positive, et de poids immédiatement supérieur.
Ainsi, l'addition des trois bits ENS l conduit à l' ensemble de deux bits ENS l O.
La figure 4 illustre sur la partie gauche les équations logiques permettant d' obtenir les sorties S et CA à partir des entrées A, B et C.
La partie droite de la figure 4 reprend le principe d' obtention des bits
S et CA à partir des trois bits d' entrée, dans le cas d'une cellule FAPPM (du type «++-»). Cela étant, il est également possible d'utiliser une cellule analogue à la cellule FAPPM, mais du type --+ (référencée
FAMMP) et fournissant également des bits de somme et de retenue à partir cette fois-ci de deux bits négatifs et d'un bit positif. Dans ce cas, la somme S est positive tandis que la retenue CA est négative et de poids supérieur.
L 'addition des bits de poids fort ENS8 (figure 3) nécessite l'utilisation d'une cellule plus spécifique telle que celle illustrée sur la figure 5 et référencée SFAS .
Cette cellule SFAS, dont les équations logiques sont représentées sur la partie gauche de la figure 6, reçoit en entrée le bit positif et deux bits négatifs et fournit en sortie une somme S négative, de même poids que les bits d' entrée, ainsi qu'une retenue négative NC, de poids supérieur, et une retenue positive PC de poids également supérieur.
Ainsi, l' ensemble des bits ENS8 va donner, après addition, les trois bits ENS80 (figure 3). La partie droite de la figure 6 reprend là encore le principe d'obtention de ces trois bits de résultat.
Ainsi, l' addition/soustraction des deux nombres respectivement codés en codages BS et C2 de la figure 3 nécessite donc l'utilisation en parallèle de 7 cellules FAPPM et d'une cellule SFAS . La figure 7 illustre l'addition/soustraction de deux nombres codés chacun en codage BS. Une telle addition/soustraction nécessite deux étages de cellules d'addition/soustraction, connectés en cascade.
Plus précisément, chaque ensemble de trois bits ENSi, i = 1 à 8, est additionné au sein d'une cellule FAPPM pour donner les ensembles de deux bits ENS 10-ENS80. Les bits négatifs du deuxième nombre codé en BS sont reportés tels quels dans le deuxième étage. Et, dans ce deuxième étage, les ensembles de trois bits, tels que l' ensemble ENS3 , sont additionnés chacun dans une cellule FAMMP pour donner un ensemble de deux bits, tel que l'ensemble ENS30.
On se réfère maintenant plus particulièrement aux figures 8 à 10 pour décrire plus en détail l' architecture interne des modules MOD l et M0D3.
Sur la figure 8 , on suppose à titre d' exemple que chaque échantillon du signal d' entrée SE a 16 bits et est réduit à 13 bits dans le moyen DY l .
L ' étage ET l du module MOD l doit donc soustraire à chaque échantillon de 13 bits du signal IN le bit Y affecté d'un gain de 212, pour fournir un signal intermédiaire de sortie SOUT échantillonné sur 17 bits.
Bien qu' il serait possible d'utiliser un additionneur classique en complément à 2, une solution plus avantageuse du point de vue du temps de propagation pour l' architecture de l' étage ET l est illustrée sur la figure 9. Plus précisément, on observe que si Y est égal à 1 , le résultat de la soustraction sera toujours négatif tandis que si Y est égal à 0, le résultat sera toujours positif. En conséquence, pour obtenir les 17 bits de chaque échantillon du signal SOUT, on conserve tels quels les 12 premiers bits de chaque échantillon du signal IN, on inverse le bit de poids fort de l'échantillon du signal IN, et on complète les bits restants de l'échantillon du signal SOUT avec le bit Y. Cela étant lorsque Y est égal à 1 il faut ajouter 1 au bit de poids faible LSB tandis qu' on n' ajoute rien quand Y est égal à 0. Une solution consiste alors par exemple à relier ce bit LSB sur la retenue libre de l'additionneur suivant.
L 'étage ET2 du module MOD l va effectuer l'addition des échantillons de 17 bits en complément à 2 du signal SOUT avec les échantillons, codés en codage BS, issus de la sortie de l' étage ET2. En conséquence, comme expliqué ci-avant, et illustré sur la partie droite de la figure 8, l' étage ET2 comprend 16 cellules logiques en parallèle FAPPM et une cellule logique SFAS .
L 'ensemble de ces cellules fournit le signal intermédiaire de sortie codé en codage BS et échantillonné sur 2 x 17 bits.
On se réfère maintenant plus particulièrement à la figure 10 pour décrire un exemple d'architecture interne du module M0D3.
Ce module M0D3 reçoit un premier échantillon de signal intermédiaire codé en codage BS, et provenant de la sortie de la bascule BSD2 du module M0D2 après passage dans le moyen de réduction de dynamique DY3 qui élimine ici deux bits. Cet échantillon comporte donc 2 x 15 bits.
Le module M0D3 reçoit également un deuxième signal codé en
BS dont chaque échantillon comporte 2 x 15 bits. Ce signal provient du signal de sortie, échantillonné sur 2 x 17 bits, et décalé de deux bits
(En fait on supprime ici par câblage les deux bits de poids faible du signal de sortie).
Enfin, le premier étage ET l du module M0D3 reçoit comme troisième signal d' entrée un signal X qui est en fait le signal provenant de la sortie de quantification Y affecté ici d'un gain de 2g ( ici 212 ).
Comme illustré sur la partie droite de la figure 10, le premier étage ET l et le deuxième étage ET2 effectuent la somme des deux signaux codés en codage BS à partir de cellules FAPPM et FAMMP comme explicité ci-avant en référence à la figure 7. Le troisième étage ET3 effectue la somme (soustraction) du signal codé en codage BS issu du deuxième étage et du signal X codé en complément à 2.
A cet égard, si X est codé sur R bits (R = 16 ici) il a été observé que quand Y=O, il faut retrancher -2g
R- g c' est-à-dire " ClO...O ", donc additionner " (LOlO...0 " .
R-g-l De même, quand Y= I , il faut retrancher 2g c' est-à-dire
R-g
" UU", donc additionner " LUO...01 " .
R-g-l
Ainsi, quel que soit le cas, la soustraction de X revient à additionner " X...X10...0X " .
R-g-l Dans le cas présent R-g- l est égal à 3 , ce qui donne comme signal X le signal représenté sur la partie droite de la figure 10.
Le troisième étage fournit par conséquent le signal SF dont chaque échantillon est formé de 2 x 17 bits.
En l' absence de filtre FFB, le module M0D2 a une structure analogue à celle du module M0D3. Avec le filtre on rajoute simplement une entrée supplémentaire et on modifie en conséquence la structure interne du module M0D2 en rajoutant des cellules FAPPM et/ou FAMMP.
On va maintenant décrire plus en détail la structure et le fonctionnement des moyens de quantification CL en se référant plus particulièrement à la figure 1 1.
Alors que dans l' art antérieur, la quantification s 'effectuait sur le signal SF lui-même, les moyens de quantification selon cet aspect de l' invention sont connectés ici sur un nœud intermédiaire du module MOD3 , et, plus particulièrement entre l' étage ET2 et l' étage ET3 de ce module MOD3.
La quantification est ici une quantification non exacte qui utilise seulement une partie des bits de chaque échantillon du signal SF. A titre indicatif, comme illustré sur la figure 10, lorsqu' on utilise seulement les deux bits de poids fort, le bit Y est obtenu par la fonction logique suivante :
Y = Out[6 Outl6 + Out[5 Outl5 (θut[6 + Outl6 )
Or, il y a plusieurs possibilités pour définir la fonction de calcul du signe car des états sont incertains, donc positifs ou négatifs, au choix. On peut donc définir à partir de la fonction logique ci-dessus, deux autres fonctions logiques possibles définies respectivement par les formules I et II ci-dessous.
Y = Out16 Out!6 + Outl5 (θut+ ι6 + Out16 ) (I)
Y = Out16 Out!6 + Out+ ι5 (θut+ ι6 + Out16 ) (II)
La fonction logique de quantification non exacte représentée par la formule (I) est particulièrement intéressante car elle ne fait intervenir que les bits OUTJ6 , OUT}6 et OUTl_5 de l'échantillon de signal
SF. Or, ces bits sont obtenus à partir des bits de poids fort des signaux A, B et X en utilisant une seule et même cellule du type SFAS .
En conséquence, si l'on utilise les équations logiques de la cellule SFAS telles que mentionnées sur la partie gauche de la figure 6, la fonction logique de quantification non exacte définie ci-dessus par la formule (I) se transforme en une fonction logique que l'on appellera ici « fonction logique d' anticipation », définie par la formule (III) ci- dessous :
Y = A15 ~B^5 ~ + A15 ~X + ~B^X (III)
Cette fonction logique d' anticipation fait intervenir par conséquent les bits Ai 5, Bi 5 et X (c'est-à-dire Y) des signaux intermédiaires A, B et X délivrés par le deuxième étage. Ces bits sont entourés en tiretés sur la partie droite de la figure 10.
Cette fonction logique d' anticipation se résume donc à une somme de binômes et la cellule logique CL est aisément réalisable à partir de portes logiques pour implémenter une telle fonction logique d'anticipation (III).
Ainsi, on remarque que la cellule logique CL anticipe l' élaboration du signal de sortie Y en ce sens qu' elle utilise des bits de signaux intermédiaires situés en amont du signal de filtrage de sortie SF.
Bien entendu, il serait possible également d'utiliser une quantification non exacte en utilisant seulement les trois bits de poids fort de chaque échantillon du signal filtré. Une telle fonction logique de quantification non exacte pourrait être alors par exemple la fonction définie par la formule (IV) ci-dessous.
Y = Out+ ι6 Out!6 + (θut+ ι5 + Out[4 )θut!_5 (θutl6 + Out!6 ) (I V)
Puisque cette fonction logique de quantification non exacte fait intervenir le bit OUT}4 , on prendra en compte non seulement les équations logiques d'une cellule SFAS telle que définie sur la figure 6, mais également les équations logiques d'une cellule FAPPM telle que définie sur la figure 4. Compte tenu de ces équations logiques, on peut alors élaborer la fonction logique d' anticipation définie par la formule (V) ci-dessous qui est une somme de trinômes.
Y = A15 B;5 + (A14 + B;4 )(A]5X + B;5 X ) oo
La cellule logique CL sera alors conçue à partir de portes logiques pour implémenter une telle fonction logique d' anticipation (V).
Bien entendu, il est possible de connecter l' entrée des moyens de quantification (entrée de la cellule CL) en un autre point situé en amont de l'étage ET3 du module M0D3 , par exemple entre les étages ET l et ET2 de ce module M0D3 , comme représenté sur la figure 12. Dans ce cas, la fonction logique d' anticipation serait une fonction logique à sept entrées. Cela étant, il serait également possible de connecter l' entrée de la cellule de quantification CL en tout nœud intermédiaire des moyens de filtrage MFR et même directement à l' entrée de signal. Mais, bien entendu, plus on se situe en amont par rapport à l' étage ET3 , plus la fonction logique d' anticipation est complexe et plus l' encombrement de la cellule logique CL est important. L'homme du métier saura donc aisément trouver un compromis performance/compacité en fonction de l' application envisagée. Bien entendu, alors que l'on a décrit une quantification non exacte délivrant un signal quantifié sur un bit, une quantification sur n bit avec n supérieur à 1 et inférieur à N est possible, moyennant l' élaboration de n fonctions logiques d' anticipation distinctes et de n cellules logiques de quantification correspondantes en parallèle. L 'invention qui vient d' être décrite n'est pas limitée à un codage redondant du type BS mais à tout type de codage redondant. On peut citer notamment un codage du type « à conservation de retenue » (plus connu par l'homme du métier sous la dénomination anglosaxonne de « Carry-save »). Avec un tel codage, on représente le nombre A en base 2 avec les chiffres a, e { 0, 1 , 2} sur deux fils tels que ΆX = aljC + aljS où aljC e { 0, 1 } et aljS e { 0, 1 } :
«-1 «-1
A = ∑a,2' = ∑K +<*,„? ι=0 ι=0
Un modulateur MDU selon l' invention peut être inséré dans la chaîne d' émission CHTX d'un élément d'un système de communication sans fil, par exemple un téléphone mobile cellulaire TP, comme illustré sur la figure 13 et sur la figure 14.
Sur la figure 13 , le modulateur delta-sigma est utilisé pour générer le signal à fréquence intermédiaire (porteuse à la fréquence intermédiaire Fif) alors que la transposition à la fréquence radio fréquence Fc est assurée par un mélangeur analogique alimenté par un oscillateur commandé en tension VCO.
Sur la figure 14, le modulateur MDU génère directement le signal à la fréquence Fc (radiofréquence).
A titre indicatif, dans le cas d'une chaîne d'émission destinée à fonctionner selon la norme UMTS-FDD avec une bande de fréquence du signal comprise entre 1 , 92 et 1 ,98 GHz, le modulateur delta-sigma sera cadencé à une cadence de l' ordre de 4 gigaéchantillons par seconde, ce qui représente un traitement du chemin critique des moyens de filtrage en moins de 250 picosecondes.
En utilisant alors une quantification non exacte sur 3 bits, anticipée de la façon qui vient d' être décrite, on montre que l' erreur de quantification apportée sur le signal est faible comparée au gain sur le temps de propagation.
Bien entendu en fonction de l'application envisagée, les différents paramètres (par exemple le nombre de bits pour la quantification non exacte, la valeur des gains, la fréquence du signal d'horloge, l' ordre du modulateur, etc .. ) seront choisis en fonction des performances souhaitées compte tenu par exemple d'un compromis désiré entre la performance dynamique et la cadence supportée.

Claims

REVENDICATIONS
1. Procédé de traitement d'un signal numérique d' entrée échantillonné sur N bits au sein d'un modulateur delta-sigma numérique comprenant une élaboration selon un codage en arithmétique redondante d'un signal échantillonné filtré (SF) et une élaboration d'un signal de sortie (Y) échantillonné sur n bits, n étant inférieur à N, en utilisant une quantification non exacte, caractérisé par le fait qu'on anticipe l' élaboration du signal de sortie (Y).
2. Procédé selon la revendication 1 , dans lequel l' élaboration du signal échantillonné filtré comporte une succession de traitements élémentaires à partir du signal d' entrée et d'échantillons du signal filtré et du signal de sortie, et l' anticipation de l' élaboration du signal de sortie comprend l'élaboration du signal de sortie (Y) parallèlement à l'un au moins des traitements élémentaires d' élaboration du signal échantillonné filtré.
3. Procédé selon la revendication 2, dans lequel l' élaboration du signal de sortie est effectuée parallèlement au dernier traitement élémentaire d' élaboration du signal échantillonné filtré.
4. Procédé selon l'une des revendications précédentes, dans lequel l' élaboration du signal échantillonné filtré comporte une succession de traitements élémentaires à partir du signal d' entrée et d' échantillons du signal filtré et du signal de sortie, et l' anticipation de l' élaboration du signal de sortie comprend l' élaboration du signal de sortie à partir de certains bits seulement (A15, B15, X) des échantillons de signaux intermédiaires échantillonnés prélevés avant le dernier traitement élémentaire d' élaboration du signal échantillonné filtré.
5. Procédé selon la revendication 4, dans lequel on définit n fonctions logiques de quantification non exacte faisant intervenir chacune une partie spécifique seulement [Outl6 , Out[6 , Outl5 ) de s bits de chaque échantillon du signal filtré et fournissant chacune un bit de chaque échantillon du signal de sortie, et l'élaboration du signal de sortie comporte l' élaboration de n fonctions logiques d' anticipation, chaque fonction logique d' anticipation fournissant un bit de chaque échantillon du signal de sortie, est obtenue à partir de la fonction logique de quantification non exacte correspondante et fait intervenir des bits particuliers (A15, B15, X) des échantillons desdits signaux intermédiaires qui permettent d' obtenir lesdits bits spécifiques [Out+ ι , Out^1 , Outjι ) compte tenu du ou des traitements élémentaires d' élaboration du signal échantillonné filtré à effectuer sur ces échantillons de signaux intermédiaires.
6. Procédé selon l'une des revendications précédentes, dans lequel le codage en arithmétique redondante est un codage du type à conservation de retenue négative.
7. Modulateur delta-sigma numérique, comprenant une entrée de signal pour recevoir des échantillons numériques de N bits, des moyens numériques de filtrage (MFR) connectés à l'entrée de signal et aptes à effectuer des opérations d' addition/soustraction et d'intégration selon un codage en arithmétique redondante pour délivrer des échantillons numériques filtrés (SF) et des moyens de quantification (CL) aptes à effectuer une opération de quantification non exacte pour délivrer des échantillons numériques de sortie de n bits, n étant inférieur à N, caractérisé par le fait que l' entrée des moyens de quantification (CL) est connectée au sein des moyens numériques de filtrage (MFR).
8. Modulateur selon la revendication 7, dans lequel les moyens numériques de filtrage comportent une chaîne d' au moins un module additionneur/soustracteur (MODi), chaque module étant rebouclé sur lui- même et possédant chacun plusieurs étages d'addition/soustraction connectées en cascade, l' entrée des moyens de quantification (CL) est connectée en amont du dernier étage d' addition/soustraction (ET3) du dernier module additionneur/soustracteur (M0D3) et la sortie des moyens de quantification est rebouclée sur chaque module.
9. Modulateur selon la revendication 8, dans lequel l' entrée des moyens de quantification est connectée à l' intérieur du dernier module
(M0D3) en amont du dernier étage d' addition/soustraction (ET3) de ce dernier module additionneur/soustracteur.
10. Modulateur selon l'une des revendications 7 à 9, dans lequel sont définies n fonctions logiques de quantification non exacte faisant intervenir chacune une partie spécifique seulement [Out^1 ,Out[6 ,OUtJ1 ) des bits de chaque échantillon du signal filtré et fournissant chacune un bit de chaque échantillon du signal, et dans lequel les moyens de quantification comportent n cellules logiques (CL) mettant respectivement en oeuvre n fonctions logiques d' anticipation et délivrent respectivement les n bits de chaque échantillon du signal de sortie, chaque fonction logique d' anticipation étant obtenue à partir de ladite fonction logique de quantification non exacte correspondante et la cellule logique correspondante reçoit en entrée des bits particuliers (A15, B15, X) des échantillons desdits signaux intermédiaires qui permettent d' obtenir lesdits bits spécifiques yOutf ,Out[6 ,OUtJ1 ) compte tenu du ou des étages d' addition/soustraction situés en aval de l' entrée de ladite cellule.
11. Modulateur selon l'une des revendications 7 à 10, dans lequel le codage en arithmétique redondante est un codage du type à conservation de retenue négative.
12. Elément d'un système de communication sans fil, comportant une chaîne de transmission incorporant un modulateur selon l'une des revendications 7 à 1 1.
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