WO2008055987A1 - Transistor arrangement for an analog switch, and method for designing the same - Google Patents

Transistor arrangement for an analog switch, and method for designing the same Download PDF

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WO2008055987A1
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terminal
transistors
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conductivity type
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PCT/EP2007/062169
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Emir Serdarevic
Johann Hatzl
Reinhard Spinotti
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Austriamicrosystems Ag
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    • H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
    • H03K17/6871—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors the output circuit comprising more than one controlled field-effect transistor

Definitions

  • the present invention relates to a transistor arrangement and a method for designing a transistor arrangement.
  • Analog switches are often formed as a transistor arrangement with a parallel connection of a first and a second transistor.
  • An analog switch is understood to be a switch which, for example, switches analog signals.
  • the first transistor is usually realized as an n-channel field effect transistor and the second transistor as a p-channel field effect transistor. In an open operating state of the analog switch, both transistors are switched off and in a closed operating state both transistors are turned on.
  • Such an arrangement is referred to as transmission gate.
  • the object of the present invention is to provide a transistor arrangement and a method for designing a transistor arrangement, which enable a low on resistance of the transistor arrangement.
  • a transistor arrangement comprises a parallel circuit comprising a first transistor, a second transistor and a third transistor.
  • the first Transistor has a first conductivity type and the second transistor has a second conductivity type.
  • a low on resistance can be achieved by the parallel connection of the third transistor to the first and the second transistor.
  • the degrees of freedom in the design of the transistor arrangement are increased by means of the third transistor, so that default values for the maximum on-resistance or for a fluctuation range of the on-resistance are more easily adjustable.
  • Fluctuation width of the on-resistance is called the distance of the maximum value from the minimum value of the on-resistance during operation with different voltages to be switched.
  • the first, second, and third transistors each include first and second transistor ports of a controlled path and a control port.
  • the transistor arrangement comprises a first and a second terminal. The first terminal is connected to the respective first transistor terminals of the three transistors. The second terminal is connected to the respective second transistor terminals of the three transistors.
  • an imaginary connecting straight line extends between the first and the second connection through the first, the second and the third transistor. The first, the second and the third transistor are connected in parallel, so that the currents add through the three transistors.
  • the first transistor terminals of the three transistors are directly connected to the first terminal.
  • the second transit Toran ensure the three transistors directly connected to the second terminal.
  • a semiconductor body may comprise the three transistors.
  • the two terminals can be designed as bondable terminals of the semiconductor body.
  • the two terminals can each have a pad, English bond pedals.
  • the first transistor comprises a first surface which is substantially rectangular in shape and has first and second side lengths.
  • the second transistor has a second surface which is formed substantially at right angles and has a third and a fourth side length.
  • the third transistor comprises a third surface which is substantially rectangular in shape and has a fifth and a sixth side length.
  • substantially rectangular it is meant that an angle has a value of an interval between 70 and 110 degrees. Preferably, the angle has a value from an interval between 80 and 100 degrees.
  • the first, third and fifth page lengths are the same length. In an alternative embodiment, it is provided that a deviation of plus / minus 20 percent is allowed. Again, alternatively, a deviation of plus / minus five percent is possible.
  • the second surface is disposed between the first and third surfaces.
  • the first surface is realized symmetrically with respect to the third surface with respect to a first axis of symmetry.
  • the second surface is formed symmetrically with respect to the first axis of symmetry.
  • the connection surface of the first connection is symmetrical with respect to - A -
  • the area of a transistor which defines the doped semiconductor regions of the transistor is defined as the area of a transistor.
  • the first port is adjacent to the first side length of the first surface.
  • the second terminal is adjacent to the fifth side length of the third area.
  • the first, second and third surfaces are each formed symmetrically with respect to a second axis of symmetry.
  • the second axis of symmetry extends through the first and the second connection.
  • the pads of the first and second terminals are each symmetrical to the second axis of symmetry.
  • the second axis of symmetry is orthogonal to the first axis of symmetry.
  • the second axis of symmetry corresponds to the mental connecting line.
  • the third transistor has the first conductivity type.
  • the second transistor is arranged spatially between the first and the third transistor.
  • the first conductivity type is different from the second conductivity type.
  • the first conductivity type is p-type and the second conductivity type is n-type.
  • the three transistors may be formed as field effect transistors.
  • the three transistors are each realized as a metal oxide semiconductor field effect transistor, abbreviated MOSFET.
  • the first and the third transistor are each formed as a p-channel MOSFET and the second transistor as an n-channel MOSFET.
  • the first, second and third transistors each include a source region and a drain region. The source and the drain region of a transistor are connected to the first and the second transistor terminal of the respective transistor.
  • the area of a transistor which includes the source region, the drain region and the channel region of the respective field effect transistor can be defined as the surface of a transistor.
  • the three transistors are alternatively each formed as a multi-finger transistor.
  • a transistor may thus comprise a plurality of source regions connected in parallel and a plurality of drain regions connected in parallel. Thus, a low on-resistance can be achieved.
  • the transistor arrangement comprises the first, the second and the third transistor, of which the first transistor is of the first conductivity type and the second transistor of the second conductivity type.
  • the first, the second and the third transistor are each designed as a multi-finger transistor.
  • the first, the second and the third transistor each comprise a first and a second transistor connection and a control connection.
  • the transistor arrangement comprises the first and the second terminal, the first terminal having the respective first transistor terminals of the three transistors and the second terminal having the respectively second transistor terminal. terminals of the transistors are connected.
  • the on-resistance of the three transistors can thus be further reduced.
  • the first transistor has a first number of fingers
  • the second transistor has a second number of fingers
  • the third transistor has a third number of fingers.
  • the first, the second and / or the third number of fingers can have at least the value five.
  • the number of fingers may be at least 50.
  • the number of fingers may be greater than 100.
  • the first, the second and / or the third number of fingers may be greater than 200.
  • the number of p-doped semiconductor regions results in the case of a p-channel field effect transistor, the number of fingers.
  • the number of fingers includes the source and drain regions of the p-channel field effect transistor.
  • the number of fingers is the number of n-doped semiconductor regions. The number thus includes the source and the drain regions of the n-channel field effect transistor.
  • the semiconductor body can be realized by means of a single-well technique.
  • An n-doped well, in English n-well, is preferably provided, in which the p-channel MOSFET is arranged.
  • the n-channel MOSFETs are arranged in the substrate of the semiconductor body.
  • the semiconductor body has a double well, English twin-well.
  • the n-channel MOSFET are arranged in a p-doped and the p-channel MOSFETs in an n-doped well.
  • the semiconductor body comprises at least one further transistor, which is connected in parallel to the first, the second and the third transistor.
  • one conductivity type of the at least one further transistor is provided in such a way and the at least one further transistor is arranged on the semiconductor body such that exclusively one or more transistors of the second conductivity type are arranged directly adjacent to a transistor of the first conductivity type. Likewise, only transistors of the first conductivity type are arranged immediately adjacent to a transistor of the second conductivity type. Thus, it is avoided that transistors of the same conductivity type are placed next to each other.
  • the sum of the current driving capabilities of the first conductivity type transistors is the sum of the current driving capabilities of the second conductivity type transistors and the current driving capability of the second transistor, respectively.
  • the sum of the inverse of the on resistances of the transistors of the first conductivity type corresponds to a reciprocal of a turn-on resistance of the second transistor and a sum of inverse of the turn-on resistances of the transistors of the second conductivity type.
  • the transistors are each realized as low-impedance transistors.
  • the transistor arrangement described can be used as an analog switch.
  • the arrangement can be used as a transmission gate.
  • the switch can be used bidirectionally.
  • a method for designing a transistor arrangement comprises the following steps: a first area A third surface of a second transistor and a third surface of a third transistor on a semiconductor body are dimensioned in dependence on a predetermined parameter of the transistor arrangement with the three transistors.
  • the three transistors are connected in parallel with their controlled paths.
  • the first transistor has a first and the second transistor has a second conductivity type.
  • the first, second, and third transistors each include first and second transistor terminals.
  • the method includes designing a first and a second terminal of the transistor arrangement. The first terminal is connected to the respective first transistor terminals of the three transistors. The second terminal is connected to the respective second transistor terminals of the three transistors. In this case, an imaginary connecting line runs from the first connection through the first, the second and the third transistor to the second connection.
  • FIGS. 1A to 1D show exemplary embodiments of a transistor arrangement with three transistors according to the proposed principle
  • FIG. 2 shows an exemplary embodiment of a transistor arrangement with six transistors according to the proposed principle
  • FIG. 3 shows an exemplary embodiment of an transistor arrangement with eight transistors according to the proposed principle
  • FIGS. 4A and 4B show exemplary embodiments of a transistor
  • Figure 5 shows another exemplary embodiment of a transistor arrangement with three transistors according to the proposed principle
  • FIGS. 6A to 6C show exemplary embodiments of a surface of a transistor.
  • FIG. 1A shows an exemplary embodiment of a transistor arrangement according to the proposed principle.
  • the transistor arrangement comprises a first and a second terminal 1, 2 as well as a first, a second and a third transistor 10, 20, 30.
  • the second transistor 20 is arranged between the first transistor 10 and the third transistor 30.
  • the first transistor 10 includes a first one
  • the first surface 15 has a first side length Sl and a second side length S2.
  • the second transistor 20 includes a second area 25 and the third transistor 30 includes a third surface 35.
  • the second surface 25 has a third side length S3 and a fourth side length S4.
  • the third surface 35 has a fifth side length S5 and a sixth side length S6.
  • the first side length Sl, the third side length S3 and the fifth side length S5 are approximately equal.
  • the three surfaces 15, 25, 35 are approximately formed as rectangles.
  • the three surfaces 15, 25, 35 are arranged relative to one another such that the sides with the same side length are arranged approximately parallel to one another.
  • the second surface 25 is disposed between the first surface 15 and the third surface 35.
  • a side having the first side length Sl of the first surface 15 is adjacent to a side having the third side length S3 of the second surface 25.
  • Another side of the second surface 25 having the third side length S3 is adjacent to a side having the fifth side length S5 of the third Surface 35.
  • the first, second and third surfaces 15, 25, 35 are arranged such that their sides are adjacent to the same side length.
  • the first and third transistors 10, 30 have a first conductivity type LT1 and the second transistor has a second conductivity type LT2.
  • the first conductivity type LT1 is p-type and the second conductivity type LT2 is n-type.
  • the sum of the second side length S2 and the sixth side length S6 is greater than the fourth side length S4.
  • the sum of the value of the first area 15 and the value of the third area 35 is greater than the value of the second area 25.
  • the first terminal 1 is adjacent to the first transistor 10 and the second terminal 2 is adjacent to the third transistor 30 disposed on the semiconductor body 5. In this case, the first terminal 1 is arranged adjacent to a side of the first surface 15, which has the first side length Sl and does not directly adjoin the second surface 25.
  • the second terminal 2 is disposed on a side of the third surface 35, which is not immediately adjacent to the second surface 25 and which approximately has the first side length Sl.
  • An imaginary connecting line 8 extends from the first port 1 to the second port 2.
  • the mental connecting straight line 8 passes through the first, the second and the third transistor 10, 20, 30.
  • the mental connecting straight line 8 passes through the first, second and third Surface 15, 25, 35.
  • the total area for the first and the third transistor 10, 30 is greater than the second area 25 of the second transistor 20.
  • a semiconductor body 5 which comprises, for example, silicon, germanium or gallium arsenide, the lower mobility of holes compared with the mobility of electrons.
  • this achieves the result that an on-resistance of a parallel circuit of the first and third transistors 10, 30 is approximately the same as a on-resistance of the second transistor 20.
  • the first and second terminals 1, 2 are arranged on the outer sides of the first and third surfaces 15, 35 with the first side length Sl.
  • This is adjustable by selecting the value for the first side length Sl of the on resistance of the transistor arrangement. If a lower on-resistance compared to the on-resistance is to be realized in a present design of the transistor arrangement, the first side length becomes Sl and thus the first, the second and the third surface 15, 25, 35 increases. This enlargement can be performed without changing the position of the first and the second terminal 1, 2 or the value of the second, the fourth and the sixth side length S2, S4, S6.
  • the fluctuation range of the on-resistance is advantageously changed only slightly by increasing the first side length Sl.
  • the first conductivity type is n-type and the second conductivity type is p-type.
  • Figure IB shows an exemplary embodiment of a transistor arrangement according to the proposed principle, which represents a development of the arrangement according to FIG IA.
  • the first transistor 10 has a first and a second transistor connection 11, 12 of a controlled path and a control connection 13.
  • the second transistor 20 has a first and a second transistor connection 21, 22 of a controlled path and a control connection 23.
  • the third transistor 30 likewise has a first and a second transistor connection 31, 32 of a controlled path and a control connection 33.
  • the respective first transistor connections 11, 21, 31 are directly connected to the first connection 1 and the respectively second transistor connections 12, 22, 32 of the three transistors 10, 20, 30 are connected directly to the second connection 2.
  • the semiconductor body 5 comprises a third terminal 3, which is coupled to the three control terminals 13, 23, 33 of the three transistors 10, 20, 30.
  • the semiconductor body 5 furthermore has an inverter 4.
  • An input of the inverter 4 is connected to the third terminal 3.
  • On off- Gang of the inverter 4 is connected to the control terminals 13, 33 of the first and third transistors 10, 30.
  • the inverter 4 includes an n-channel MOSFET and a p-channel MOSFET connected in series with each other.
  • the control terminal 23 of the second transistor 20 is connected directly to the third terminal 3.
  • the three transistors 10, 20, 30 are each formed as a MOSFET.
  • the three MOSFETs are self-locking.
  • the first and third transistors 10, 30 are each realized as a p-channel MOSFET, abbreviated PMOS, and the second transistor 20 as an n-channel MOSFET, abbreviated NMOS.
  • the on-resistance of the second transistor 20 is approximately equal to the on-resistance of the parallel circuit of the first and the third transistor 10, 30, the sum of the width-to-length ratio Wl / Ll of the first transistor 10 and the width -to-length ratio W3 / L3 of the third transistor 30 to be greater than the width-to-length ratio W2 / L2 of the second transistor 20.
  • the sum of the first surface 15 and the third surface 35 is greater than the second Area 25.
  • a total width (W1 + W3) of the two p-channel MOSFETs together is larger than the width W2 of the n-channel MOSFET, thereby compensating for the higher mobility of the electrons compared to the mobility of the holes.
  • a current driving capability of the second transistor 20 corresponds to the sum of the current driving capabilities of the first and third transistors 10, 30.
  • a control voltage VC is applied to the third terminal 3 and controls the connection of a first voltage Vl, which is applied to the first terminal 1, to the second terminal 2, at which a second voltage V2 can be tapped off.
  • the control voltage VC is supplied to the control terminal 23 of the second transistor 20.
  • an inverted control voltage VCI is generated, which is the control terminals 13, 33 of the first and the third transistor 10, 30 is supplied.
  • the value of the first voltage Vl approximately corresponds to the value of the second voltage V2 even with a high current flow between the first and the second connection 1, 2.
  • the inverter 4 connects the third terminal 3 to the control terminal 23 of the second transistor 20.
  • the control terminals 13, 33 of the first and third transistors 10, 30 are connected directly to the third terminal 3.
  • the first, the second and / or the third terminal 1, 2, 3 each have a connection surface.
  • the pads can be bondable.
  • Figure IC shows an exemplary embodiment of the transistor arrangement according to the proposed principle, which represents a development of the arrangements according to Figures IA and IB.
  • Figure IC shows an exemplary embodiment of the transistor arrangement according to the proposed principle, which represents a development of the arrangements according to Figures IA and IB.
  • the transistor symbols shown in FIG. 1B and the connection of FIG. 1B are shown in FIG. 1B and the connection of FIG. 1B.
  • the second side length S2 is approximately equal to the sixth side length S6.
  • the first surface 15 and the third surface 35 are about the same size.
  • the three surfaces 15, 25, 35 are arranged symmetrically with respect to a first axis of symmetry 6 on the semiconductor body 5.
  • the first and third surfaces 15, 35 are symmetrical with each other with respect to the first Symmetry axis 6.
  • the second surface 25 is symmetrical in itself to the first axis of symmetry 6.
  • the first axis of symmetry 6 thus intersects the second surface 25 on the half of the two sides with the fourth side length S4.
  • the first symmetry axis 6 thus intersects the second surface 25 in two
  • Part surfaces 27, 27 ' The partial surfaces 27, 27 'have the same dimensions.
  • the first and the second connection 1, 2 are arranged symmetrically with respect to the three transistors 10, 20, 30 or symmetrically with respect to the three surfaces 15, 25, 35.
  • the first and second terminals 1, 2 are symmetrical with respect to the first axis of symmetry 6 to each other.
  • the transistor arrangement has a second axis of symmetry 7, which is perpendicular to the first axis of symmetry 6.
  • the second symmetry axis 7 extends through the first and the second connection 1, 2.
  • the first and the second connection 1, 2 are each symmetrical in relation to the second axis of symmetry 7.
  • the second axis of symmetry 7 intersects the first surface 15 in two partial surfaces 16, 16 '.
  • the partial surfaces 16, 16 ' have the same dimensions.
  • the second symmetry axis 7 intersects the second surface 25 in two partial surfaces 26, 26 'and the third surface 35 in two partial surfaces 36, 36'.
  • the partial surfaces 26, 26 ' have the same dimensions.
  • the partial surfaces 36, 36 ' have the same dimensions.
  • the conceptual connecting line 8 corresponds to the second axis of symmetry 7. As shown in FIG. 1A, the conceptual connecting line extending from the first to the second connection 1, 2 passes through the first, the second and the third transistor 10, 20, 30.
  • a uniform current distribution is achieved by means of the symmetry. As a result, a uniform temperature distribution is achieved.
  • a uniform current distribution also leads to a uniform voltage drop on the lines in the three surfaces 15, 25, 35 and thus to an overall lower on-resistance.
  • the transistor arrangement advantageously has a low total area.
  • a switch-on and switch-off of the switch are low.
  • the uniform temperature distribution and the small area of the transistor arrangement result in a low leakage current value.
  • an ESD protection circuit provided in one embodiment, which is designed for the first terminal 1, can also be provided for the second terminal 2.
  • the transistor arrangement is advantageously easily scalable. Measurement or simulation values which are obtained for two transistor arrangements having different first side lengths Sl allow simple conclusions to be drawn about characteristic parameters of a transistor arrangement with a further value for the first side length Sl. This reduces the design effort of integrated transistors.
  • a design of a transistor arrangement having a higher on-resistance can be obtained from a design of a transistor arrangement having a lower on resistance by applying a plurality of manufacturing masks, including a mask for the definition of the source and drain regions, unchanged and only one or a few masks including a metallization mask, to be changed. With the latter mask, for example, the width-to-length ratios of the three transistors 10, 20, 30 are adjustable.
  • the on-resistance is composed inter alia of the resistance of the metallic interconnects, the contact resistance between the interconnects and the semiconductor and the resistance of the actual switch, namely the channel between the source and drain regions of the MOSFETs together.
  • the sum of the resistance of the tracks and the contact resistance may be greater than the channel resistance.
  • the transistor arrangement is advantageously designed such that the interconnect and contact resistances are kept small and uniformly distributed to the second transistor 20 on the one hand and the first and the third transistor 10, 30 on the other hand.
  • the dependencies of the various resistance contributions on the first side length S1 can be determined and advantageously used for further designs of an analog switch.
  • FIG. 1D shows a further exemplary embodiment of a transistor arrangement with three transistors according to the proposed principle.
  • the transistor arrangement represents a development of the arrangements according to FIGS. 1A to 1C.
  • the first and the third transistor 10, 30 are each realized as p-channel MOSFETs.
  • the second transistor 20 is shown as n Channel MOSFET formed.
  • the second, the fourth and the sixth side lengths S2, S4, S6 in FIG. ID are approximately the same length.
  • the first, second and third surfaces 15, 25, 35 are each the same size.
  • the transistor symbols shown in FIG. 1B and the first, second and third terminals 1, 2, 3 as well as the connections are not shown.
  • the first axis of symmetry 6 extends through the second surface 25 of the second transistor 20.
  • the axis of symmetry 6 is parallel to the two sides of the second surface 25 having the third side length S3.
  • the second axis of symmetry 7 is perpendicular to the first axis of symmetry 6.
  • the second axis of symmetry 7 extends through the first, the second and the third surface 15, 25, 35.
  • the first surface 15 is symmetrical in itself with respect to the second axis of symmetry 7.
  • the second and third surfaces 25, 35 in each case symmetrically to the second axis of symmetry. 7
  • the current flowing between the first and second terminals 1, 2 is distributed as uniformly as possible to the three transistors 10, 20, 30 or the three surfaces 15, 25, 35.
  • An on-resistance of the first, second and third transistors 10, 20, 30 is thus distributed over the entire area of the first, second and third surfaces 15, 25, 35. Due to the uniform distribution, the transistor arrangement is less susceptible to damage in the case of an electrostatic discharge since the charge applied thereto is divided equally between all areas of the transistor arrangement. Due to the symmetry properties, a lead resistance for all regions of the three transistors 10, 20, 30 is approximately equal.
  • the transistor arrangement is designed as a transmission gate with a low on resistance.
  • FIG. 2 shows an exemplary embodiment of a transistor arrangement with six transistors according to the proposed principle, which is a development of the arrangement according to FIGS.
  • the arrangement additionally comprises a fourth, a fifth and a sixth transistor 40, 50, 60 which are connected in parallel with the first, second and third transistors 10, 20, 30.
  • Transistor 40, 60 have the first conductivity type LTl and a fourth and sixth surface 45, 65, respectively.
  • the fifth transistor 50 has the second conductivity type LT2 and a fifth surface 55.
  • the transistor arrangement is symmetrical with respect to the first and second symmetry axes 6, 7.
  • the imaginary connecting straight line extends from the first to the second connection 1, 2 and runs through the transistors of the transistor arrangement.
  • the mental connecting line runs through the first, second, third, fourth, fifth and sixth transistors 10, 20, 30, 40, 50, 60.
  • the mental connecting line passes through the surfaces 15, 25, 35, 45, 55, 65 ,
  • the degrees of freedom in the design of the transistor arrangement are further increased by the addition of the fourth, fifth and sixth transistors 40, 50, 60.
  • the electric power converted per unit area may be larger in the second and fifth transistors 20, 50 than in the first, third, fourth and sixth transistors 10, 30, 40, 60.
  • further transistors are arranged between the third and fourth transistors 30, 40.
  • FIG. 3 shows a further exemplary embodiment of a transistor arrangement with eight transistors according to the proposed principle, which is a further development of the arrangements according to FIGS. 1A to 1D and 2.
  • the transistor arrangement comprises the first, second, third and fifth transistors 10, 20, 30, 50.
  • the transistor arrangement has a seventh to tenth transistor 110, 120, 130, 150.
  • the first, third, seventh and ninth transistors 10, 30, 110, 130 are of the first conductivity type LTl and the second, fifth, eighth and tenth transistors 20, 50, 120, 150 of the second conductivity type LT2.
  • the eight transistors are connected in parallel between the first and second terminals 1, 2. Parallel connection means that the respective controlled path of the eight transistors is connected between the first connection 1 and the second connection 2.
  • FIG. 4A shows an exemplary embodiment of a transistor according to the proposed principle.
  • the transistor according to FIG. 4A can be used as one of the transistors in the transistor arrangements according to FIGS. 1A to 1D, 2 and 3.
  • the first transistor 10 is shown.
  • the first transistor 10 is realized as a multi-finger transistor.
  • the first transistor 10 has a first number Nl of fingers.
  • the first transistor 10 comprises a first, a second, a third and a fourth semiconductor region 70 to 73.
  • the four semiconductor regions 70 to 73 are p-doped. In the plan view shown in FIG. 4A, the four semiconductor regions 70 to 73 have approximately the same area and are formed as rectangles. One side of the respective rectangles has the first side length Sl.
  • the first and third semiconductor regions 70, 72 are formed as drain regions.
  • the second and fourth semiconductor regions 71, 73 are realized as source regions. Between the first and the second semiconductor region 70, 71 there is a first channel region 74.
  • a second or a third channel region 75, 76 is located between the second and the third semiconductor region 71, 72 as well as between the third and the fourth semiconductor region 72, 73
  • the first number Nl of fingers thus comprises the four semiconductor regions 70 to 73.
  • the first channel region 74 is covered by a first control electrode 77, English gate electrode. Accordingly, the second and third channel regions 75, 76 are covered by a second and a third control electrode 78, 79.
  • the first surface 15 of the first transistor 10 thus comprises the first number Nl of fingers and thus the first number Nl of The number of channel regions 74, 75, 76 is thus Nl - 1.
  • the first surface 15 is formed as a rectangle and has the first and the second side length Sl, S2 ,
  • the first transistor 10 is symmetrical with respect to the second axis of symmetry 7.
  • the second axis of symmetry 7 is orthogonal to the longer side of the individual semiconductor regions 70 to 73.
  • the second symmetry axis 7 is orthogonal to the side of the four semiconductor regions 70 to 73 which are the first side length Sl has.
  • the second symmetry axis 7 intersects the first number N 1 of the fingers of the first transistor 10.
  • the second symmetry axis 7 is approximately parallel to a drain-source current ID S, that of the first one
  • the arrows parallel to the second axis of symmetry 7 indicate that the first number N 1 of fingers can have a value greater than four.
  • the longer sides of the four sides of the rectangle of the first semiconductor region 70, which have the value of the first side length Sl, are arranged parallel to the first axis of symmetry 6.
  • the first and the third semiconductor region 70, 72 are formed as source regions and the second and the fourth semiconductor region 71, 73 as drain regions.
  • FIG 4B shows an exemplary embodiment of a transistor according to the proposed principle, which is a development of the transistor shown in Figure 4A.
  • the first terminal 1 is connected to the first and the third semiconductor area 70, 72 connected.
  • the first transistor connection 11 thus comprises the first and the third semiconductor regions 70 and 72.
  • the drain regions are connected to the first connection 1.
  • the second and fourth semiconductor regions 71 and 73 are connected to the second terminal 2.
  • the second transistor terminal 12 therefore has the second and the fourth semiconductor regions 71 and 73.
  • the source regions are connected to the second terminal 2.
  • the first, second and third control electrodes 77, 78, 79 are coupled to the third terminal 3.
  • the control terminal 13 thus comprises the three control electrodes 77, 78, 79.
  • the first surface 15 is delimited by a closed line, which includes the first number N 1 of semiconductor regions 70 to 73 and the intermediate channel regions 74 to 76.
  • FIG. 5 shows an exemplary transistor arrangement according to the proposed principle.
  • the arrangement according to Figure 5 is a development of the embodiments shown in Figures IA to ID and 4A and 4B.
  • the first, second and third transistors 10, 20, 30 are each designed as multi-finger transistors.
  • the second transistor 20 has a second number N2 and the third transistor 30 has a third number N3 of fingers.
  • the first, second and third numbers Nl, N2, N3 have at least the value of three.
  • the first number Nl and the third number N3 have the value three in the exemplary embodiment according to FIG. 5, and the second number N2 has the value five.
  • the first and third semiconductor regions 70, 72 are connected to the first terminal 1 by means of a conductor 97.
  • the second semiconductor region 71 is connected by means of another conductor track 98 connected to the second port 2.
  • the first and second control electrodes 77, 78 of the first transistor 10 are coupled to the third terminal 3 via the inverter 4.
  • the second surface 25 of the second transistor 20 is realized as a rectangle.
  • the second surface 25 comprises further semiconductor regions 80, 81, 82, 83 and further channel regions 84, 85, 86.
  • the four semiconductor regions 80 to 83 are n-doped and are separated from one another by means of the three channel regions 84, 85, 86.
  • the three channel regions 84, 85, 86 are covered by three control electrodes 87, 88, 89.
  • the semiconductor regions 80, 82 are connected to the first terminal 1 by means of the conductor 97.
  • the semiconductor regions 81, 83 are connected to the second terminal 2 by means of the further conductor track 98.
  • the control electrodes 87, 88, 89 of the second transistor 20 are connected to the third terminal 3.
  • the three control electrodes 87 to 89 are connected directly to the third terminal 3.
  • the third area 35 of the third transistor 30 is implemented as a rectangle.
  • the third surface 35 comprises further semiconductor regions 90, 91, 92 as well as further channel regions 93, 94.
  • the semiconductor regions 90, 91, 92 are p-doped.
  • the semiconductor regions 90, 92 are connected to the second terminal 2.
  • the semiconductor region 91 is connected to the first terminal 1.
  • the semiconductor region 91 lies between the semiconductor region 90 and the semiconductor region 92.
  • the two channel regions 93, 94 are covered by two control electrodes 95, 96, which are coupled to the third connection 3 via the inverter 4.
  • the conceptual connecting straight line extends from the first to the second connection 1, 2 and runs through the first, the second and the second connection the third transistor 10, 20, 30 or through their surfaces 15, 25, 35th
  • the first and the second connection 1, 2 and the connections from the first and the second connection 1, 2 to the semiconductor regions are symmetrical with respect to the first and the second axis of symmetry 6, 7.
  • the regions and areas carrying a high current are advantageously realized symmetrically with respect to the two axes of symmetry 6, 7. Since only a small current, which serves to charge and discharge the control electrodes, flows via the third terminal 3 and via the inverter 4, the third terminal 3 can be arranged asymmetrically with respect to one of the axes of symmetry 6, 7.
  • the third number N3 is equal to the first number N1
  • the first and third transistors 10, 30 have approximately the same current driving capability.
  • the value of the sixth side length S6 is thus approximately equal to the value of the second side length S2.
  • the sum of the first and third numbers Nl + N3 is greater than the second number N2. The higher mobility of the electrons which carry the current flowing in the second transistor 20 compensates for the mobility of the holes which carry the current flowing in the first and in the third transistor 10, 30.
  • the sum of the current driving capabilities of the first and third transistors 10, 30 corresponds to the current driving capability of the second transistor 20
  • the first, the third and the fifth side length Sl, S3, S5 have approximately the same value.
  • An on-resistance of the first transistor 10 can be adjusted by selecting the first side length Sl and the first number Nl. By increasing the value of the first side length Sl and / or increasing the value of the first number Nl, a turn-on resistance of the first transistor 10 is lowered. Accordingly, a turn-on resistance of the second transistor 20 through the third side length S3 and the second number N2 and a turn-on resistance of the third transistor 30 can be set by the fifth side length S5 and by the third number N3.
  • the transistor arrangement can thus be scaled in one direction parallel to the first axis of symmetry 6, that is to say be increased or decreased.
  • the transistor arrangement is designed as a transmission gate.
  • the first, third and fifth side lengths S1, S3, S5 can be increased.
  • the on-resistance of the transmission gate can also be reduced by increasing the transistor arrangement in the direction parallel to the second axis of symmetry 7.
  • the value of the first number N1 and thus the value of the second side length S2 the value of the second number N2 and thus the value of the fourth side length S4 and / or the value of the third number N3 and thus the value of the sixth page length S6 be increased.
  • the inverter 4 is connected between the third terminal 3 and the control electrodes 87, 88, 89 of the second transistor 20.
  • the control electrodes of the first and third transistors 10, 30 are connected directly to the third terminal 3.
  • Figure 6A shows an exemplary embodiment of the surface of the first transistor 10.
  • the first surface 15 is formed as a rectangle.
  • FIG. 6B shows a further exemplary embodiment of the surface of the first transistor.
  • the first surface 15 ' is realized as an octagon.
  • the first surface 15 'thus has eight corners.
  • the first surface 15 ' has the first, the second and another side length Sl, S2, S2'.
  • FIG. 6C shows a further exemplary embodiment of the first surface of the first transistor.
  • the first surface 15 '' is formed as a hexagon.
  • the first surface 15 "thus has six corners.
  • An angle of each of the six corners is 60 degrees.
  • the second, third and further transistors 20, 30 may also have areas as shown in FIGS. 6A to 6C. LIST OF REFERENCE NUMBERS

Abstract

Disclosed is a transistor arrangement comprising a first, a second, and a third transistor (10, 20, 30) which are connected in parallel by means of the controlled sections thereof. The first transistor (10) has a first conductivity type (LT1) while the second transistor (20) has a second conductivity type (LT2).

Description

Beschreibung description
TRANSISTORANORDNUNG FÜR EINEN ANALOGEN SCHALTER UND VERFAHREN ZU DEREN ENTWURFTRANSISTOR ARRANGEMENT FOR AN ANALOG SWITCH AND METHOD FOR ITS DESIGN
Die vorliegende Erfindung betrifft eine Transistoranordnung und ein Verfahren zum Entwurf einer Transistoranordnung.The present invention relates to a transistor arrangement and a method for designing a transistor arrangement.
Analoge Schalter werden häufig als Transistoranordnung mit einer Parallelschaltung eines ersten und eines zweiten Tran- sistors ausgebildet. Unter einem analogen Schalter ist ein Schalter verstanden, der beispielsweise analoge Signale schaltet. Der erste Transistor ist üblicherweise als n-Kanal Feldeffekttransistor und der zweite Transistor als p-Kanal Feldeffekttransistor realisiert. In einem offenen Betriebszu- stand des analogen Schalters sind beide Transistoren sperrend geschaltet und in einem geschlossenen Betriebszustand sind beide Transistoren leitend geschaltet. Eine derartige Anordnung wird als Transmission Gate bezeichnet.Analog switches are often formed as a transistor arrangement with a parallel connection of a first and a second transistor. An analog switch is understood to be a switch which, for example, switches analog signals. The first transistor is usually realized as an n-channel field effect transistor and the second transistor as a p-channel field effect transistor. In an open operating state of the analog switch, both transistors are switched off and in a closed operating state both transistors are turned on. Such an arrangement is referred to as transmission gate.
Aufgabe der vorliegenden Erfindung ist es, eine Transistoranordnung und ein Verfahren zum Entwurf einer Transistoranordnung bereitzustellen, die einen niedrigen Einschaltwiderstand der Transistoranordnung ermöglichen.The object of the present invention is to provide a transistor arrangement and a method for designing a transistor arrangement, which enable a low on resistance of the transistor arrangement.
Diese Aufgabe wird mit dem Gegenstand des Patentanspruchs 1 und dem Verfahren gemäß Patentanspruch 14 gelöst. Weiterbildungen und Ausgestaltungen sind jeweils Gegenstand der abhängigen Ansprüche.This object is achieved with the subject matter of patent claim 1 and the method according to claim 14. Further developments and refinements are the subject matter of the dependent claims.
Erfindungsgemäß umfasst eine Transistoranordnung eine Parallelschaltung, welche einen ersten Transistor, einen zweiten Transistor und einen dritten Transistor umfasst. Der erste Transistor weist einen ersten Leitungstyp und der zweite Transistor einen zweiten Leitungstyp auf.According to the invention, a transistor arrangement comprises a parallel circuit comprising a first transistor, a second transistor and a third transistor. The first Transistor has a first conductivity type and the second transistor has a second conductivity type.
Mit Vorteil ist durch die Parallelschaltung des dritten Tran- sistors zu dem ersten und dem zweiten Transistor ein niedriger Einschaltwiderstand erzielbar. Mit Vorteil sind mittels des dritten Transistors die Freiheitsgrade bei dem Entwurf der Transistoranordnung erhöht, sodass Vorgabewerte für den maximalen Einschaltwiderstand oder für eine Schwankungsbreite des Einschaltwiderstandes einfacher einstellbar sind. AlsAdvantageously, a low on resistance can be achieved by the parallel connection of the third transistor to the first and the second transistor. Advantageously, the degrees of freedom in the design of the transistor arrangement are increased by means of the third transistor, so that default values for the maximum on-resistance or for a fluctuation range of the on-resistance are more easily adjustable. When
Schwankungsbreite des Einschaltwiderstandes wird der Abstand des maximalen Wertes von dem minimalen Wert des Einschaltwiderstandes bei einem Betrieb mit verschiedenen zu schaltenden Spannungen bezeichnet.Fluctuation width of the on-resistance is called the distance of the maximum value from the minimum value of the on-resistance during operation with different voltages to be switched.
In einer Ausführungsform umfassen der erste, der zweite und der dritte Transistor jeweils einen ersten und einen zweiten Transistoranschluss einer gesteuerten Strecke sowie einen Steueranschluss . Die Transistoranordnung umfasst einen ersten und einen zweiten Anschluss. Der erste Anschluss ist mit den jeweils ersten Transistoranschlüssen der drei Transistoren verbunden. Der zweite Anschluss ist mit den jeweils zweiten Transistoranschlüssen der drei Transistoren verbunden. Dabei erstreckt sich eine gedankliche Verbindungsgerade zwischen dem ersten und dem zweiten Anschluss durch den ersten, den zweiten und den dritten Transistor. Der erste, der zweite und der dritte Transistor sind parallel geschaltet, so dass sich die Ströme durch die drei Transistoren addieren.In one embodiment, the first, second, and third transistors each include first and second transistor ports of a controlled path and a control port. The transistor arrangement comprises a first and a second terminal. The first terminal is connected to the respective first transistor terminals of the three transistors. The second terminal is connected to the respective second transistor terminals of the three transistors. In this case, an imaginary connecting straight line extends between the first and the second connection through the first, the second and the third transistor. The first, the second and the third transistor are connected in parallel, so that the currents add through the three transistors.
In einer bevorzugten Ausführungsform sind die ersten Transistoranschlüsse der drei Transistoren an den ersten Anschluss unmittelbar angeschlossen. Ebenso sind die zweiten Transis- toranschlüsse der drei Transistoren an den zweiten Anschluss unmittelbar angeschlossen.In a preferred embodiment, the first transistor terminals of the three transistors are directly connected to the first terminal. Likewise, the second transit Toranschlüsse the three transistors directly connected to the second terminal.
Ein Halbleiterkörper kann die drei Transistoren umfassen. Die beiden Anschlüsse können als bondbare Anschlüsse des Halbleiterkörpers ausgeführt sein. Die beiden Anschlüsse können jeweils eine Anschlussfläche, englisch bond päd, aufweisen.A semiconductor body may comprise the three transistors. The two terminals can be designed as bondable terminals of the semiconductor body. The two terminals can each have a pad, English bond pedals.
In einer Ausführungsform umfasst der erste Transistor eine erste Fläche, die im wesentlichen rechtwinklig ausgebildet ist sowie eine erste und eine zweite Seitenlänge aufweist. Der zweite Transistor weist eine zweite Fläche auf, die im wesentlichen rechtwinklig ausgebildet ist sowie eine dritte und eine vierte Seitenlänge aufweist. Der dritte Transistor umfasst eine dritte Fläche, die im wesentlichen rechtwinklig ausgebildet ist sowie eine fünfte und eine sechste Seitenlänge aufweist. Unter im wesentlichen rechtwinklig wird verstanden, dass ein Winkel einen Wert aus einem Intervall zwischen 70 und 110 Grad aufweist. Bevorzugt weist der Winkel einen Wert aus einem Intervall zwischen 80 und 100 Grad auf.In one embodiment, the first transistor comprises a first surface which is substantially rectangular in shape and has first and second side lengths. The second transistor has a second surface which is formed substantially at right angles and has a third and a fourth side length. The third transistor comprises a third surface which is substantially rectangular in shape and has a fifth and a sixth side length. By substantially rectangular, it is meant that an angle has a value of an interval between 70 and 110 degrees. Preferably, the angle has a value from an interval between 80 and 100 degrees.
Die erste, die dritte und die fünfte Seitenlänge sind gleich lang. In einer alternativen Ausführungsform ist vorgesehen, dass eine Abweichung von plus/minus 20 Prozent zugelassen ist. Wiederum alternativ ist eine Abweichung von plus/minus fünf Prozent möglich.The first, third and fifth page lengths are the same length. In an alternative embodiment, it is provided that a deviation of plus / minus 20 percent is allowed. Again, alternatively, a deviation of plus / minus five percent is possible.
In einer Ausführungsform ist die zweite Fläche zwischen der ersten und der dritten Fläche angeordnet. Die erste Fläche ist bezüglich einer ersten Symmetrieachse symmetrisch zu der dritten Fläche realisiert. Die zweite Fläche ist in sich symmetrisch bezüglich der ersten Symmetrieachse ausgebildet. Die Anschlussfläche des ersten Anschlusses ist symmetrisch bezüg- - A -In one embodiment, the second surface is disposed between the first and third surfaces. The first surface is realized symmetrically with respect to the third surface with respect to a first axis of symmetry. The second surface is formed symmetrically with respect to the first axis of symmetry. The connection surface of the first connection is symmetrical with respect to - A -
lich der ersten Symmetrieachse zu der Anschlussfläche des zweiten Anschlusses.Lich the first axis of symmetry to the pad of the second terminal.
In einer Ausführungsform wird als Fläche eines Transistors diejenige geschlossene Fläche definiert, welche die dotierten Halbleitergebiete des Transistors umfasst.In one embodiment, the area of a transistor which defines the doped semiconductor regions of the transistor is defined as the area of a transistor.
In einer Ausführungsform ist der erste Anschluss benachbart zur ersten Seitenlänge der ersten Fläche. Hingegen ist der zweite Anschluss benachbart zur fünften Seitenlänge der dritten Fläche.In one embodiment, the first port is adjacent to the first side length of the first surface. On the other hand, the second terminal is adjacent to the fifth side length of the third area.
In einer Ausführungsform sind die erste, die zweite und die dritte Fläche jeweils symmetrisch bezüglich einer zweiten Symmetrieachse ausgebildet. Zusätzlich verläuft die zweite Symmetrieachse durch den ersten und den zweiten Anschluss. Weiter sind die Anschlussflächen des ersten und des zweiten Anschlusses jeweils symmetrisch zu der zweiten Symmetrieachse. Die zweite Symmetrieachse ist orthogonal zu der ersten Symmetrieachse.In one embodiment, the first, second and third surfaces are each formed symmetrically with respect to a second axis of symmetry. In addition, the second axis of symmetry extends through the first and the second connection. Further, the pads of the first and second terminals are each symmetrical to the second axis of symmetry. The second axis of symmetry is orthogonal to the first axis of symmetry.
In einer Ausführungsform entspricht die zweite Symmetrieachse der gedanklichen Verbindungsgeraden.In one embodiment, the second axis of symmetry corresponds to the mental connecting line.
In einer Ausführungsform weist der dritte Transistor den ersten Leitungstyp auf. Bevorzugt ist der zweite Transistor räumlich zwischen dem ersten und dem dritten Transistor angeordnet. Der erste Leitungstyp ist vom zweiten Leitungstyp verschieden. Bevorzugt ist der erste Leitungstyp p-leitend und der zweite Leitungstyp n-leitend.In one embodiment, the third transistor has the first conductivity type. Preferably, the second transistor is arranged spatially between the first and the third transistor. The first conductivity type is different from the second conductivity type. Preferably, the first conductivity type is p-type and the second conductivity type is n-type.
Die drei Transistoren können als Feldeffekttransistoren ausgebildet sein. Bevorzugt sind die drei Transistoren jeweils als ein Metall-Oxid-Halbleiter Feldeffekttransistor, abgekürzt MOSFET, realisiert. Bevorzugt sind der erste und der dritte Transistor jeweils als p-Kanal MOSFET und der zweite Transistor als n-Kanal MOSFET ausgebildet. Der erste, der zweite und der dritte Transistor umfassen jeweils ein Source- Gebiet und ein Drain-Gebiet. Das Source- und das Drain-Gebiet eines Transistors sind an den ersten beziehungsweise an den zweiten Transistoranschluss des jeweiligen Transistors angeschlossen .The three transistors may be formed as field effect transistors. Preferably, the three transistors are each realized as a metal oxide semiconductor field effect transistor, abbreviated MOSFET. Preferably, the first and the third transistor are each formed as a p-channel MOSFET and the second transistor as an n-channel MOSFET. The first, second and third transistors each include a source region and a drain region. The source and the drain region of a transistor are connected to the first and the second transistor terminal of the respective transistor.
In einer Ausführungsform kann als Fläche eines Transistors diejenige Fläche definiert werden, welche das Source-Gebiet, das Drain-Gebiet und den Kanalbereich des jeweiligen Feldeffekttransistors einschließt.In one embodiment, the area of a transistor which includes the source region, the drain region and the channel region of the respective field effect transistor can be defined as the surface of a transistor.
Die drei Transistoren sind alternativ jeweils als ein MultiFinger-Transistor ausgebildet. Ein Transistor kann somit mehrere Source-Gebiete, die parallel geschaltet sind, und mehrere Drain-Gebiete, die parallel geschaltet sind, umfassen. So- mit kann ein geringer Einschaltwiderstand erzielt werden.The three transistors are alternatively each formed as a multi-finger transistor. A transistor may thus comprise a plurality of source regions connected in parallel and a plurality of drain regions connected in parallel. Thus, a low on-resistance can be achieved.
In einer Ausführungsform umfasst die Transistoranordnung den ersten, den zweiten und den dritten Transistor, von denen der erste Transistor von dem ersten Leitungstyp und der zweite Transistor von dem zweiten Leitungstyp sind. Dabei sind der erste, der zweite und der dritte Transistor jeweils als ein Multi-Finger-Transistor ausgebildet. Der erste, der zweite und der dritte Transistor umfassen jeweils einen ersten und einen zweiten Transistoranschluss sowie einen Steueran- Schluss. Weiter umfasst die Transistoranordnung den ersten und den zweiten Anschluss, wobei der erste Anschluss mit den jeweils ersten Transistoranschlüssen der drei Transistoren und der zweite Anschluss mit den jeweils zweiten Transistor- anschlüssen der Transistoren verbunden sind. Mit Vorteil kann somit der Einschaltwiderstand der drei Transistoren weiter reduziert werden.In one embodiment, the transistor arrangement comprises the first, the second and the third transistor, of which the first transistor is of the first conductivity type and the second transistor of the second conductivity type. In this case, the first, the second and the third transistor are each designed as a multi-finger transistor. The first, the second and the third transistor each comprise a first and a second transistor connection and a control connection. Furthermore, the transistor arrangement comprises the first and the second terminal, the first terminal having the respective first transistor terminals of the three transistors and the second terminal having the respectively second transistor terminal. terminals of the transistors are connected. Advantageously, the on-resistance of the three transistors can thus be further reduced.
In der Ausführungsform des ersten, des zweiten und des dritten Transistors jeweils als ein Multi-Finger-Transistor weist der erste Transistor eine erste Anzahl von Fingern, der zweite Transistor eine zweite Anzahl von Fingern und der dritte Transistor eine dritte Anzahl von Fingern auf. Die erste, die zweite und/oder die dritte Anzahl der Finger kann mindestens den Wert fünf aufweisen. Alternativ kann die Anzahl der Finger mindestens den Wert 50 aufweisen. Wiederum alternativ kann die Anzahl der Finger größer als 100 sein. Weiter alternativ kann die erste, die zweite und/oder die dritte Anzahl der Finger größer als 200 sein. Die Anzahl der p-dotierten Halbleitergebiete ergibt bei einem p-Kanal-Feldeffekt- transistor die Anzahl der Finger. Somit umfasst die Anzahl der Finger die Source- und die Drain-Gebiete des p-Kanal- Feldeffekttransistors . Bei einem n-Kanal-Feldeffekttransistor wird als Anzahl der Finger die Anzahl der n-dotierten Halbleitergebiete bezeichnet. Die Anzahl umfasst somit die Source- und die Drain-Gebiete des n-Kanal-Feldeffekttransistors .In the embodiment of the first, second, and third transistors, each as a multi-finger transistor, the first transistor has a first number of fingers, the second transistor has a second number of fingers, and the third transistor has a third number of fingers. The first, the second and / or the third number of fingers can have at least the value five. Alternatively, the number of fingers may be at least 50. Again alternatively, the number of fingers may be greater than 100. Further alternatively, the first, the second and / or the third number of fingers may be greater than 200. The number of p-doped semiconductor regions results in the case of a p-channel field effect transistor, the number of fingers. Thus, the number of fingers includes the source and drain regions of the p-channel field effect transistor. In the case of an n-channel field-effect transistor, the number of fingers is the number of n-doped semiconductor regions. The number thus includes the source and the drain regions of the n-channel field effect transistor.
Der Halbleiterkörper kann mittels einer Einfach-Wannen-Tech- nik realisiert werden. Bevorzugt wird eine n-dotierte Wanne, englisch n-well, vorgesehen, in welcher der p-Kanal MOSFET angeordnet ist. Die n-Kanal MOSFETs sind dabei im Substrat des Halbleiterkörpers angeordnet. In einer anderen Ausführungsform weist der Halbleiterkörper eine Doppel-Wanne, eng- lisch twin-well, auf. Dabei sind der n-Kanal MOSFET in einer p-dotierten und die p-Kanal MOSFETs in einer n-dotierten Wanne angeordnet. In einer Weiterbildung umfasst der Halbleiterkörper mindestens einen weiteren Transistor, welcher parallel zu dem ersten, dem zweiten und dem dritten Transistor geschaltet ist. Bevorzugt ist ein Leitungstyp des mindestens einen weiteren Transistors derart vorgesehen und der mindestens eine weitere Transistor derart auf dem Halbleiterkörper angeordnet, dass zu einem Transistor mit dem ersten Leitungstyp ausschließlich ein oder mehrere Transistoren von dem zweiten Leitungstyp unmittelbar benachbart angeordnet sind. Ebenso sind zu einem Transistor mit dem zweiten Leitungstyp ausschließlich Transistoren von dem ersten Leitungstyp unmittelbar benachbart angeordnet. Somit wird vermieden, dass Transistoren mit dem gleichen Leitungstyp nebeneinander platziert sind.The semiconductor body can be realized by means of a single-well technique. An n-doped well, in English n-well, is preferably provided, in which the p-channel MOSFET is arranged. The n-channel MOSFETs are arranged in the substrate of the semiconductor body. In another embodiment, the semiconductor body has a double well, English twin-well. In this case, the n-channel MOSFET are arranged in a p-doped and the p-channel MOSFETs in an n-doped well. In one development, the semiconductor body comprises at least one further transistor, which is connected in parallel to the first, the second and the third transistor. Preferably, one conductivity type of the at least one further transistor is provided in such a way and the at least one further transistor is arranged on the semiconductor body such that exclusively one or more transistors of the second conductivity type are arranged directly adjacent to a transistor of the first conductivity type. Likewise, only transistors of the first conductivity type are arranged immediately adjacent to a transistor of the second conductivity type. Thus, it is avoided that transistors of the same conductivity type are placed next to each other.
In einer Ausführungsform entspricht die Summe der Stromtreiberfähigkeiten der Transistoren mit dem ersten Leitungstyp der Summe der Stromtreiberfähigkeiten der Transistoren mit dem zweiten Leitungstyp beziehungsweise der Stromtreiberfähigkeit des zweiten Transistors. Die Summe der Kehrwerte der Einschaltwiderstände der Transistoren mit dem ersten Leitungstyp entspricht einem Kehrwert eines Einschaltwiderstandes des zweiten Transistors beziehungsweise einer Summe der Kehrwerte der Einschaltwiderstände der Transistoren mit dem zweiten Leitungstyp. Die Transistoren sind jeweils als nie- derohmige Transistoren realisiert.In one embodiment, the sum of the current driving capabilities of the first conductivity type transistors is the sum of the current driving capabilities of the second conductivity type transistors and the current driving capability of the second transistor, respectively. The sum of the inverse of the on resistances of the transistors of the first conductivity type corresponds to a reciprocal of a turn-on resistance of the second transistor and a sum of inverse of the turn-on resistances of the transistors of the second conductivity type. The transistors are each realized as low-impedance transistors.
Die beschriebene Transistoranordnung kann als analoger Schalter verwendet werden. Die Anordnung kann als Transmission Gate eingesetzt werden. Der Schalter kann bidirektional ver- wendbar sein.The transistor arrangement described can be used as an analog switch. The arrangement can be used as a transmission gate. The switch can be used bidirectionally.
In einer Ausführungsform umfasst ein Verfahren zum Entwurf einer Transistoranordnung folgende Schritte: Eine erste Flä- che eines ersten Transistors, eine zweite Fläche eines zweiten Transistors und eine dritte Fläche eines dritten Transistors auf einem Halbleiterkörper werden in Abhängigkeit von einem vorgegebenen Parameter der Transistoranordnung mit den drei Transistoren dimensioniert. Dabei werden die drei Transistoren mit ihren gesteuerten Strecken parallel geschaltet. Der erste Transistor weist einen ersten und der zweite Transistor einen zweiten Leitungstyp auf.In an embodiment, a method for designing a transistor arrangement comprises the following steps: a first area A third surface of a second transistor and a third surface of a third transistor on a semiconductor body are dimensioned in dependence on a predetermined parameter of the transistor arrangement with the three transistors. The three transistors are connected in parallel with their controlled paths. The first transistor has a first and the second transistor has a second conductivity type.
Mit Vorteil kann mittels der drei Transistoren, die auf den drei Flächen angeordnet sind, ein niedriger maximaler Einschaltwiderstand der Parallelschaltung erreicht werden.Advantageously, by means of the three transistors, which are arranged on the three surfaces, a low maximum on resistance of the parallel connection can be achieved.
In einer Ausführungsform umfassen der erste, der zweite und der dritte Transistor jeweils einen ersten und einen zweiten Transistoranschluss . Das Verfahren umfasst ein Entwerfen eines ersten und eines zweiten Anschlusses der Transistoranordnung. Der erste Anschluss wird mit den jeweils ersten Transistoranschlüssen der drei Transistoren verbunden. Der zweite Anschluss wird mit den jeweils zweiten Transistoranschlüssen der drei Transistoren verbunden. Dabei verläuft eine gedankliche Verbindungsgerade vom ersten Anschluss durch den ersten, den zweiten und den dritten Transistor zum zweiten Anschluss .In an embodiment, the first, second, and third transistors each include first and second transistor terminals. The method includes designing a first and a second terminal of the transistor arrangement. The first terminal is connected to the respective first transistor terminals of the three transistors. The second terminal is connected to the respective second transistor terminals of the three transistors. In this case, an imaginary connecting line runs from the first connection through the first, the second and the third transistor to the second connection.
Die Erfindung wird nachfolgend an mehreren Ausführungsbeispielen anhand der Figuren näher erläutert. Funktions- beziehungsweise wirkungsgleiche Bauelemente und Strukturen tragen gleiche Bezugszeichen. Insoweit sich Schaltungsteile, Bauele- mente oder Strukturen in ihrer Funktion entsprechen, wird deren Beschreibung nicht in jeder der folgenden Figuren wiederholt. Figuren IA bis ID zeigen beispielhafte Ausführungsformen einer Transistoranordnung mit drei Transistoren nach dem vorgeschlagenen Prinzip,The invention will be explained in more detail below with reference to several embodiments with reference to FIGS. Functionally or functionally identical components and structures bear the same reference numerals. Insofar as circuit parts, components or structures correspond in their function, their description will not be repeated in each of the following figures. FIGS. 1A to 1D show exemplary embodiments of a transistor arrangement with three transistors according to the proposed principle,
Figur 2 zeigt eine beispielhafte Ausführungsform einer Transistoranordnung mit sechs Transistoren nach dem vorgeschlagenen Prinzip,FIG. 2 shows an exemplary embodiment of a transistor arrangement with six transistors according to the proposed principle,
Figur 3 zeigt eine beispielhafte Ausführungsform einer Transistoranordnung mit acht Transistoren nach dem vorgeschlagenen Prinzip,FIG. 3 shows an exemplary embodiment of an transistor arrangement with eight transistors according to the proposed principle,
Figuren 4A und 4B zeigen beispielhafte Ausführungsformen eines Transistors,FIGS. 4A and 4B show exemplary embodiments of a transistor,
Figur 5 zeigt eine weitere beispielhafte Ausführungsform einer Transistoranordnung mit drei Transistoren nach dem vorgeschlagenen Prinzip undFigure 5 shows another exemplary embodiment of a transistor arrangement with three transistors according to the proposed principle and
Figuren 6A bis 6C zeigen beispielhafte Ausführungsformen einer Fläche eines Transistors.FIGS. 6A to 6C show exemplary embodiments of a surface of a transistor.
Figur IA zeigt eine beispielhafte Ausführungsform einer Tran- sistoranordnung nach dem vorgeschlagenen Prinzip. Die Transistoranordnung umfasst einen ersten und einen zweiten An- schluss 1, 2 sowie einen ersten, einen zweiten und einen dritten Transistor 10, 20, 30. Der zweite Transistor 20 ist zwischen dem ersten Transistor 10 und dem dritten Transistor 30 angeordnet. Der erste Transistor 10 umfasst eine ersteFIG. 1A shows an exemplary embodiment of a transistor arrangement according to the proposed principle. The transistor arrangement comprises a first and a second terminal 1, 2 as well as a first, a second and a third transistor 10, 20, 30. The second transistor 20 is arranged between the first transistor 10 and the third transistor 30. The first transistor 10 includes a first one
Fläche 15. Die erste Fläche 15 weist eine erste Seitenlänge Sl und eine zweite Seitenlänge S2 auf. Der zweite Transistor 20 umfasst eine zweite Fläche 25 und der dritte Transistor 30 umfasst eine dritte Fläche 35. Die zweite Fläche 25 weist eine dritte Seitenlänge S3 und eine vierte Seitenlänge S4 auf. Die dritte Fläche 35 weist eine fünfte Seitenlänge S5 und eine sechste Seitenlänge S6 auf.Surface 15. The first surface 15 has a first side length Sl and a second side length S2. The second transistor 20 includes a second area 25 and the third transistor 30 includes a third surface 35. The second surface 25 has a third side length S3 and a fourth side length S4. The third surface 35 has a fifth side length S5 and a sixth side length S6.
Die erste Seitenlänge Sl, die dritte Seitenlänge S3 und die fünfte Seitenlänge S5 sind näherungsweise gleich. Die drei Flächen 15, 25, 35 sind näherungsweise als Rechtecke ausgebildet. Die drei Flächen 15, 25, 35 sind so zueinander ange- ordnet, dass die Seiten mit der gleichen Seitenlänge näherungsweise parallel zueinander angeordnet sind. Die zweite Fläche 25 ist zwischen der ersten Fläche 15 und der dritten Fläche 35 angeordnet.The first side length Sl, the third side length S3 and the fifth side length S5 are approximately equal. The three surfaces 15, 25, 35 are approximately formed as rectangles. The three surfaces 15, 25, 35 are arranged relative to one another such that the sides with the same side length are arranged approximately parallel to one another. The second surface 25 is disposed between the first surface 15 and the third surface 35.
Eine Seite mit der ersten Seitenlänge Sl der ersten Fläche 15 ist benachbart zu einer Seite mit der dritten Seitenlänge S3 der zweiten Fläche 25. Eine weitere Seite der zweiten Fläche 25 mit der dritten Seitenlänge S3 ist benachbart zu einer Seite mit der fünften Seitenlänge S5 der dritten Fläche 35. Die erste, die zweite und die dritte Fläche 15, 25, 35 sind derart angeordnet, dass ihre Seiten mit der gleichen Seitenlänge benachbart sind.A side having the first side length Sl of the first surface 15 is adjacent to a side having the third side length S3 of the second surface 25. Another side of the second surface 25 having the third side length S3 is adjacent to a side having the fifth side length S5 of the third Surface 35. The first, second and third surfaces 15, 25, 35 are arranged such that their sides are adjacent to the same side length.
Der erste und der dritte Transistor 10, 30 weisen einen ers- ten Leitungstyp LTl und der zweite Transistor einen zweiten Leitungstyp LT2 auf. Der erste Leitungstyp LTl ist p-leitend und der zweite Leitungstyp LT2 ist n-leitend. Die Summe aus der zweiten Seitenlänge S2 und der sechsten Seitenlänge S6 ist größer als die vierte Seitenlänge S4. Die Summe des Werts der ersten Fläche 15 und des Werts der dritten Fläche 35 ist größer als der Wert der zweiten Fläche 25. Der erste An- schluss 1 ist benachbart zu dem ersten Transistor 10 und der zweite Anschluss 2 ist benachbart zu dem dritten Transistor 30 auf dem Halbleiterkörper 5 angeordnet. Dabei ist der erste Anschluss 1 benachbart zu einer Seite der ersten Fläche 15 angeordnet, welche die erste Seitenlänge Sl aufweist und nicht unmittelbar an die zweite Fläche 25 angrenzt. Ebenso ist der zweite Anschluss 2 an einer Seite der dritten Fläche 35 angeordnet, welche nicht unmittelbar benachbart zu der zweiten Fläche 25 ist und welche näherungsweise die erste Seitenlänge Sl aufweist. Eine gedankliche Verbindungsgerade 8 erstreckt sich vom ersten Anschluss 1 zum zweiten Anschluss 2. Die gedankliche Verbindungsgerade 8 verläuft durch den ersten, den zweiten und den dritten Transistor 10, 20, 30. Die gedankliche Verbindungsgerade 8 verläuft durch die erste, die zweite und die dritte Fläche 15, 25, 35.The first and third transistors 10, 30 have a first conductivity type LT1 and the second transistor has a second conductivity type LT2. The first conductivity type LT1 is p-type and the second conductivity type LT2 is n-type. The sum of the second side length S2 and the sixth side length S6 is greater than the fourth side length S4. The sum of the value of the first area 15 and the value of the third area 35 is greater than the value of the second area 25. The first terminal 1 is adjacent to the first transistor 10 and the second terminal 2 is adjacent to the third transistor 30 disposed on the semiconductor body 5. In this case, the first terminal 1 is arranged adjacent to a side of the first surface 15, which has the first side length Sl and does not directly adjoin the second surface 25. Similarly, the second terminal 2 is disposed on a side of the third surface 35, which is not immediately adjacent to the second surface 25 and which approximately has the first side length Sl. An imaginary connecting line 8 extends from the first port 1 to the second port 2. The mental connecting straight line 8 passes through the first, the second and the third transistor 10, 20, 30. The mental connecting straight line 8 passes through the first, second and third Surface 15, 25, 35.
Mit Vorteil ist die gesamte Fläche für den ersten und den dritten Transistor 10, 30 größer als die zweite Fläche 25 des zweiten Transistors 20. Damit kann bei einem Halbleiterkörper 5, welcher beispielsweise Silizium, Germanium oder Galliumar- senid umfasst, die niedrigere Beweglichkeit von Löchern ver- glichen mit der Beweglichkeit von Elektronen ausgeglichen werden. Mit Vorteil wird damit erreicht, dass ein Einschaltwiderstand einer Parallelschaltung des ersten und des dritten Transistors 10, 30 näherungsweise gleich klein ist wie ein Einschaltwiderstand des zweiten Transistors 20.Advantageously, the total area for the first and the third transistor 10, 30 is greater than the second area 25 of the second transistor 20. Thus, in a semiconductor body 5, which comprises, for example, silicon, germanium or gallium arsenide, the lower mobility of holes compared with the mobility of electrons. Advantageously, this achieves the result that an on-resistance of a parallel circuit of the first and third transistors 10, 30 is approximately the same as a on-resistance of the second transistor 20.
Mit Vorteil sind der erste und der zweite Anschluss 1, 2 an den außen liegenden Seiten der ersten und der dritten Fläche 15, 35 mit der ersten Seitenlänge Sl angeordnet. Damit ist durch eine Wahl des Wertes für die ersten Seitenlänge Sl der Einschaltwiderstand der Transistoranordnung einstellbar. Soll ein niedrigerer Einschaltwiderstand verglichen mit dem Einschaltwiderstand bei einem vorliegenden Entwurf der Transistoranordnung realisiert werden, so wird die erste Seitenlänge Sl und damit die erste, die zweite und die dritte Fläche 15, 25, 35 vergrößert. Diese Vergrößerung kann durchgeführt werden, ohne die Lage des ersten und des zweiten Anschlusses 1, 2 oder den Wert der zweiten, der vierten und der sechsten Seitenlänge S2, S4, S6 zu verändern. Die Schwankungsbreite des Einschaltwiderstandes wird mit Vorteil durch eine Vergrößerung der ersten Seitenlänge Sl nur geringfügig verändert.Advantageously, the first and second terminals 1, 2 are arranged on the outer sides of the first and third surfaces 15, 35 with the first side length Sl. This is adjustable by selecting the value for the first side length Sl of the on resistance of the transistor arrangement. If a lower on-resistance compared to the on-resistance is to be realized in a present design of the transistor arrangement, the first side length becomes Sl and thus the first, the second and the third surface 15, 25, 35 increases. This enlargement can be performed without changing the position of the first and the second terminal 1, 2 or the value of the second, the fourth and the sixth side length S2, S4, S6. The fluctuation range of the on-resistance is advantageously changed only slightly by increasing the first side length Sl.
In einer alternativen, nicht gezeigten Ausführungsform ist der erste Leitungstyp n-leitend und der zweite Leitungstyp p- leitend.In an alternative embodiment not shown, the first conductivity type is n-type and the second conductivity type is p-type.
Figur IB zeigt eine beispielhafte Ausführungsform einer Transistoranordnung nach dem vorgeschlagenen Prinzip, welche eine Weiterbildung der Anordnung gemäß Figur IA darstellt. Der erste Transistor 10 weist einen ersten und einen zweiten Transistoranschluss 11, 12 einer gesteuerten Strecke sowie einen Steueranschluss 13 auf. Entsprechend weist der zweite Transistor 20 einen ersten und einen zweiten Transistoran- Schluss 21, 22 einer gesteuerten Strecke sowie einen Steueranschluss 23 auf. Der dritte Transistor 30 weist ebenfalls einen ersten und einen zweiten Transistoranschluss 31, 32 einer gesteuerten Strecke und einen Steueranschluss 33 auf. Die jeweils ersten Transistoranschlüsse 11, 21, 31 sind direkt an den ersten Anschluss 1 und die jeweils zweiten Transistoranschlüsse 12, 22, 32 der drei Transistoren 10, 20, 30 sind direkt an den zweiten Anschluss 2 angeschlossen.Figure IB shows an exemplary embodiment of a transistor arrangement according to the proposed principle, which represents a development of the arrangement according to FIG IA. The first transistor 10 has a first and a second transistor connection 11, 12 of a controlled path and a control connection 13. Accordingly, the second transistor 20 has a first and a second transistor connection 21, 22 of a controlled path and a control connection 23. The third transistor 30 likewise has a first and a second transistor connection 31, 32 of a controlled path and a control connection 33. The respective first transistor connections 11, 21, 31 are directly connected to the first connection 1 and the respectively second transistor connections 12, 22, 32 of the three transistors 10, 20, 30 are connected directly to the second connection 2.
Der Halbleiterkörper 5 umfasst einen dritten Anschluss 3, der mit den drei Steueranschlüssen 13, 23, 33 der drei Transistoren 10, 20, 30 gekoppelt ist. Der Halbleiterkörper 5 weist darüber hinaus einen Inverter 4 auf. Ein Eingang des Inver- ters 4 ist an den dritten Anschluss 3 angeschlossen. Ein Aus- gang des Inverters 4 ist an die Steueranschlüsse 13, 33 des ersten und des dritten Transistors 10, 30 angeschlossen. Der Inverter 4 umfasst einen n-Kanal-MOSFET und einen p-Kanal- MOSFET, die seriell zueinander geschaltet sind. Der Steueran- Schluss 23 des zweiten Transistors 20 ist direkt an den dritten Anschluss 3 angeschlossen.The semiconductor body 5 comprises a third terminal 3, which is coupled to the three control terminals 13, 23, 33 of the three transistors 10, 20, 30. The semiconductor body 5 furthermore has an inverter 4. An input of the inverter 4 is connected to the third terminal 3. On off- Gang of the inverter 4 is connected to the control terminals 13, 33 of the first and third transistors 10, 30. The inverter 4 includes an n-channel MOSFET and a p-channel MOSFET connected in series with each other. The control terminal 23 of the second transistor 20 is connected directly to the third terminal 3.
Die drei Transistoren 10, 20, 30 sind jeweils als ein MOSFET ausgebildet. Die drei MOSFETs sind selbstsperrend. Dabei ist der erste und der dritte Transistor 10, 30 jeweils als ein p- Kanal MOSFET, abgekürzt PMOS, und der zweite Transistor 20 als ein n-Kanal MOSFET, abgekürzt NMOS, realisiert.The three transistors 10, 20, 30 are each formed as a MOSFET. The three MOSFETs are self-locking. In this case, the first and third transistors 10, 30 are each realized as a p-channel MOSFET, abbreviated PMOS, and the second transistor 20 as an n-channel MOSFET, abbreviated NMOS.
Damit der Einschaltwiderstand des zweiten Transistors 20 nä- herungsweise gleich groß dem Einschaltwiderstand der Parallelschaltung aus dem ersten und dem dritten Transistor 10, 30 ist, ist die Summe aus dem Weite-zu-Länge-Verhältnis Wl/Ll des ersten Transistors 10 und dem Weite-zu-Länge-Verhältnis W3/L3 des dritten Transistors 30 größer zu wählen als das Weite-zu-Länge-Verhältnis W2/L2 des zweiten Transistors 20. Die Summe aus der ersten Fläche 15 und der dritten Fläche 35 ist größer als die zweite Fläche 25. Eine gesamte Weite (W1+W3) der beiden p-Kanal MOSFETs zusammen ist größer als die Weite W2 des n-Kanal MOSFETs, sodass dadurch die höhere Beweglichkeit der Elektronen verglichen mit der Beweglichkeit der Löcher ausgeglichen wird. Eine Stromtreiberfähigkeit des zweiten Transistors 20 entspricht der Summe der Stromtreiberfähigkeiten des ersten und des dritten Transistors 10, 30.So that the on-resistance of the second transistor 20 is approximately equal to the on-resistance of the parallel circuit of the first and the third transistor 10, 30, the sum of the width-to-length ratio Wl / Ll of the first transistor 10 and the width -to-length ratio W3 / L3 of the third transistor 30 to be greater than the width-to-length ratio W2 / L2 of the second transistor 20. The sum of the first surface 15 and the third surface 35 is greater than the second Area 25. A total width (W1 + W3) of the two p-channel MOSFETs together is larger than the width W2 of the n-channel MOSFET, thereby compensating for the higher mobility of the electrons compared to the mobility of the holes. A current driving capability of the second transistor 20 corresponds to the sum of the current driving capabilities of the first and third transistors 10, 30.
Eine Steuerspannung VC wird an den dritten Anschluss 3 angelegt und steuert das Durchschalten einer ersten Spannung Vl, die an den ersten Anschluss 1 angelegt wird, auf den zweiten Anschluss 2, an dem eine zweite Spannung V2 abgreifbar ist. Die Steuerspannung VC wird dem Steueranschluss 23 des zweiten Transistors 20 zugeleitet. Mittels des Inverters 4 wird eine invertierte Steuerspannung VCI erzeugt, welche den Steueranschlüssen 13, 33 des ersten und des dritten Transistors 10, 30 zugeführt wird. Mit Vorteil entspricht aufgrund des geringen Einschaltwiderstandes der Wert der ersten Spannung Vl näherungsweise dem Wert der zweiten Spannung V2 auch bei einem hohen Stromfluss zwischen dem ersten und dem zweiten An- schluss 1, 2.A control voltage VC is applied to the third terminal 3 and controls the connection of a first voltage Vl, which is applied to the first terminal 1, to the second terminal 2, at which a second voltage V2 can be tapped off. The control voltage VC is supplied to the control terminal 23 of the second transistor 20. By means of the inverter 4, an inverted control voltage VCI is generated, which is the control terminals 13, 33 of the first and the third transistor 10, 30 is supplied. Advantageously, due to the low on-resistance, the value of the first voltage Vl approximately corresponds to the value of the second voltage V2 even with a high current flow between the first and the second connection 1, 2.
In einer alternativen, nicht gezeigten Ausführungsform verbindet der Inverter 4 den dritten Anschluss 3 mit dem Steueranschluss 23 des zweiten Transistors 20. Dabei sind die Steueranschlüsse 13, 33 des ersten und des dritten Transistors 10, 30 direkt mit dem dritten Anschluss 3 verbunden.In an alternative embodiment not shown, the inverter 4 connects the third terminal 3 to the control terminal 23 of the second transistor 20. The control terminals 13, 33 of the first and third transistors 10, 30 are connected directly to the third terminal 3.
In einer Ausführungsform können der erste, der zweite und/ oder der dritte Anschluss 1, 2, 3 jeweils eine Anschlussfläche aufweisen. Die Anschlussflächen können bondbar sein.In one embodiment, the first, the second and / or the third terminal 1, 2, 3 each have a connection surface. The pads can be bondable.
Figur IC zeigt eine beispielhafte Ausführungsform der Transistoranordnung nach dem vorgeschlagenen Prinzip, welche eine Weiterbildung der Anordnungen gemäß Figuren IA und IB darstellt. Aus Gründen der Übersichtlichkeit sind die in Figur IB eingezeichneten Transistorsymbole und die Verbindung derFigure IC shows an exemplary embodiment of the transistor arrangement according to the proposed principle, which represents a development of the arrangements according to Figures IA and IB. For reasons of clarity, the transistor symbols shown in FIG. 1B and the connection of FIG
Transistoren 10, 20, 30 zu den drei Anschlüssen 1, 2, 3 sowie dem Inverter 4 in Figur IC nicht eingezeichnet. Die zweite Seitenlänge S2 ist näherungsweise gleich der sechsten Seitenlänge S6. Somit sind die erste Fläche 15 und die dritte Flä- che 35 etwa gleich groß. Die drei Flächen 15, 25, 35 sind symmetrisch bezüglich einer ersten Symmetrieachse 6 auf dem Halbleiterkörper 5 angeordnet. Die erste und die dritte Fläche 15, 35 sind zueinander symmetrisch bezüglich der ersten Symmetrieachse 6. Die zweite Fläche 25 ist in sich symmetrisch zu der ersten Symmetrieachse 6. Die erste Symmetrieachse 6 schneidet somit die zweite Fläche 25 auf der Hälfte der beiden Seiten mit der vierten Seitenlänge S4. Die erste Sym- metrieachse 6 schneidet somit die zweite Fläche 25 in zweiTransistors 10, 20, 30 to the three terminals 1, 2, 3 and the inverter 4 in Figure IC is not shown. The second side length S2 is approximately equal to the sixth side length S6. Thus, the first surface 15 and the third surface 35 are about the same size. The three surfaces 15, 25, 35 are arranged symmetrically with respect to a first axis of symmetry 6 on the semiconductor body 5. The first and third surfaces 15, 35 are symmetrical with each other with respect to the first Symmetry axis 6. The second surface 25 is symmetrical in itself to the first axis of symmetry 6. The first axis of symmetry 6 thus intersects the second surface 25 on the half of the two sides with the fourth side length S4. The first symmetry axis 6 thus intersects the second surface 25 in two
Teilflächen 27, 27'. Die Teilflächen 27, 27' weisen die gleichen Abmessungen auf.Part surfaces 27, 27 '. The partial surfaces 27, 27 'have the same dimensions.
Der erste und der zweite Anschluss 1, 2 sind symmetrisch be- züglich den drei Transistoren 10, 20, 30 beziehungsweise symmetrisch bezüglich den drei Flächen 15, 25, 35 angeordnet. Der erste und der zweite Anschluss 1, 2 sind bezüglich der ersten Symmetrieachse 6 zueinander symmetrisch.The first and the second connection 1, 2 are arranged symmetrically with respect to the three transistors 10, 20, 30 or symmetrically with respect to the three surfaces 15, 25, 35. The first and second terminals 1, 2 are symmetrical with respect to the first axis of symmetry 6 to each other.
Die Transistoranordnung weist eine zweite Symmetrieachse 7 auf, welche senkrecht zu der ersten Symmetrieachse 6 ist. Die zweite Symmetrieachse 7 verläuft durch den ersten und den zweiten Anschluss 1, 2. Der erste und der zweite Anschluss 1, 2 sind jeweils in sich bezüglich der zweiten Symmetrieachse 7 symmetrisch. Die zweite Symmetrieachse 7 schneidet die erste Fläche 15 in zwei Teilflächen 16, 16'. Die Teilflächen 16, 16' haben die gleichen Abmessungen. Ebenso schneidet die zweite Symmetrieachse 7 die zweite Fläche 25 in zwei Teilflächen 26, 26' und die dritte Fläche 35 in zwei Teilflächen 36, 36'. Die Teilflächen 26, 26' weisen die gleichen Abmessungen auf. Ebenso haben die Teilflächen 36, 36' die gleichen Abmessungen. Die gedankliche Verbindungsgerade 8 entspricht der zweiten Symmetrieachse 7. Wie in Figur IA gezeigt, geht die gedankliche Verbindungsgerade, welche vom ersten zum zweiten Anschluss 1, 2 verläuft, durch den ersten, den zweiten und den dritten Transistor 10, 20, 30. Mit Vorteil wird mittels der Symmetrie eine gleichmäßige Stromverteilung erzielt. Dadurch ist auch eine gleichmäßige Temperaturverteilung erreicht. Eine gleichmäßige Stromverteilung führt ebenfalls zu einem gleichmäßigen Spannungsabfall auf den Leitungen in den drei Flächen 15, 25, 35 und damit zu einem insgesamt niedrigeren Einschaltwiderstand. Die Transistoranordnung weist vorteilhafterweise eine niedrige Gesamtfläche auf. Mit Vorteil sind eine Einschalt- und eine Ausschaltzeit des Schalters gering. Die gleichmäßige Temperatur- Verteilung und die geringe Fläche der Transistoranordnung resultieren in einem niedrigen Leckstromwert.The transistor arrangement has a second axis of symmetry 7, which is perpendicular to the first axis of symmetry 6. The second symmetry axis 7 extends through the first and the second connection 1, 2. The first and the second connection 1, 2 are each symmetrical in relation to the second axis of symmetry 7. The second axis of symmetry 7 intersects the first surface 15 in two partial surfaces 16, 16 '. The partial surfaces 16, 16 'have the same dimensions. Likewise, the second symmetry axis 7 intersects the second surface 25 in two partial surfaces 26, 26 'and the third surface 35 in two partial surfaces 36, 36'. The partial surfaces 26, 26 'have the same dimensions. Likewise, the partial surfaces 36, 36 'have the same dimensions. The conceptual connecting line 8 corresponds to the second axis of symmetry 7. As shown in FIG. 1A, the conceptual connecting line extending from the first to the second connection 1, 2 passes through the first, the second and the third transistor 10, 20, 30. Advantageously, a uniform current distribution is achieved by means of the symmetry. As a result, a uniform temperature distribution is achieved. A uniform current distribution also leads to a uniform voltage drop on the lines in the three surfaces 15, 25, 35 and thus to an overall lower on-resistance. The transistor arrangement advantageously has a low total area. Advantageously, a switch-on and switch-off of the switch are low. The uniform temperature distribution and the small area of the transistor arrangement result in a low leakage current value.
Da sich ein Puls, welcher bei einer elektrostatischen Entladung auftreten kann, gleichmäßig auf die Transistoranordnung auswirkt, wird die Empfindlichkeit der Transistoranordnung gegenüber einem derartigen Puls niedriger im Vergleich zu einem herkömmlichen Transmission Gate. Mit Vorteil ist daher ein guter Schutz gegenüber elektrostatischer Entladung erzielbar .Since a pulse, which may occur in an electrostatic discharge, evenly affects the transistor arrangement, the sensitivity of the transistor arrangement to such a pulse is lower compared to a conventional transmission gate. Advantageously, therefore, a good protection against electrostatic discharge can be achieved.
Aufgrund des symmetrischen Aufbaus kann eine in einer Ausführungsform vorgesehene ESD-Schutzschaltung, welche für den ersten Anschluss 1 entworfen ist, ebenfalls für den zweiten Anschluss 2 vorgesehen werden.Due to the symmetrical structure, an ESD protection circuit provided in one embodiment, which is designed for the first terminal 1, can also be provided for the second terminal 2.
Durch die symmetrische Anordnung ist vorteilhafterweise die Transistoranordnung einfach skalierbar. Mess- oder Simulationswerte, die für zwei Transistoranordnungen mit unterschiedlicher erster Seitenlänge Sl gewonnen werden, lassen einfache Rückschlüsse auf Kennlinienparameter einer Transistoranordnung mit einem weiteren Wert für die erste Seitenlänge Sl zu. Damit sinkt der Entwurfsaufwand integrierter Transistoren. Mit Vorteil kann ein Entwurf einer Transistoranordnung mit einem höheren Einschaltwiderstand aus einem Entwurf einer Transistoranordnung mit einem niedrigeren Einschaltwiderstand dadurch gewonnen werden, dass mehrere Herstellungsmasken, darunter eine Maske für die Definition der Source- und Drain- Gebiete, unverändert übernommen und nur eine oder wenige Masken, darunter eine Metallisierungsmaske, verändert werden. Mit letzterer Maske sind beispielsweise die Weite-zu-Länge- Verhältnisse der drei Transistoren 10, 20, 30 einstellbar.Due to the symmetrical arrangement, the transistor arrangement is advantageously easily scalable. Measurement or simulation values which are obtained for two transistor arrangements having different first side lengths Sl allow simple conclusions to be drawn about characteristic parameters of a transistor arrangement with a further value for the first side length Sl. This reduces the design effort of integrated transistors. Advantageously, a design of a transistor arrangement having a higher on-resistance can be obtained from a design of a transistor arrangement having a lower on resistance by applying a plurality of manufacturing masks, including a mask for the definition of the source and drain regions, unchanged and only one or a few masks including a metallization mask, to be changed. With the latter mask, for example, the width-to-length ratios of the three transistors 10, 20, 30 are adjustable.
Der Einschaltwiderstand setzt sich unter anderem aus dem Widerstand der metallischen Leiterbahnen, dem Übergangswiderstand zwischen den Leiterbahnen und dem Halbleiter sowie aus dem Widerstand des eigentlichen Schalters, nämlich des Kanals zwischen den Source- und Drain-Gebieten der MOSFETs, zusammen. Bei einer Transistoranordnung mit einem sehr niedrigen Einschaltwiderstand kann die Summe aus dem Widerstand der Leiterbahnen und dem Übergangswiderstand größer als der Kanalwiderstand sein. Die Transistoranordnung ist mit Vorteil derart ausgebildet, dass die Leiterbahn- und Übergangswiderstände klein gehalten und gleichmäßig auf den zweiten Transistor 20 einerseits sowie den ersten und den dritten Transistor 10, 30 andererseits verteilt sind. Die Abhängigkeiten der verschiedenen Widerstandsbeiträge von der ersten Seiten- länge Sl lassen sich ermitteln und mit Vorteil für weitere Entwürfe eines analogen Schalters einsetzen.The on-resistance is composed inter alia of the resistance of the metallic interconnects, the contact resistance between the interconnects and the semiconductor and the resistance of the actual switch, namely the channel between the source and drain regions of the MOSFETs together. In a transistor arrangement with a very low on-resistance, the sum of the resistance of the tracks and the contact resistance may be greater than the channel resistance. The transistor arrangement is advantageously designed such that the interconnect and contact resistances are kept small and uniformly distributed to the second transistor 20 on the one hand and the first and the third transistor 10, 30 on the other hand. The dependencies of the various resistance contributions on the first side length S1 can be determined and advantageously used for further designs of an analog switch.
Figur ID zeigt eine weitere beispielhafte Ausführungsform einer Transistoranordnung mit drei Transistoren nach dem vorge- schlagenen Prinzip. Die Transistoranordnung stellt eine Weiterbildung der Anordnungen gemäß Figuren IA bis IC dar. Der erste und der dritte Transistor 10, 30 sind jeweils als p- Kanal-MOSFETs realisiert. Der zweite Transistor 20 ist als n- Kanal-MOSFET ausgebildet. Im Unterschied zu der Transistoranordnung gemäß Figur IC sind in Figur ID die zweite, die vierte und die sechste Seitenlänge S2, S4, S6 näherungsweise gleich lang. Die erste, die zweite und die dritte Fläche 15, 25, 35 sind jeweils gleich groß. Aus Gründen der Übersichtlichkeit sind die in Figur IB eingezeichneten Transistorsymbole sowie der erste, zweite und dritte Anschluss 1, 2, 3 sowie die Verbindungen nicht eingezeichnet. Die erste Symmetrieachse 6 verläuft durch die zweite Fläche 25 des zweiten Transistors 20. Die Symmetrieachse 6 ist parallel zu den beiden Seiten der zweiten Fläche 25, die die dritte Seitenlänge S3 aufweisen. Die zweite Symmetrieachse 7 ist senkrecht zu der ersten Symmetrieachse 6. Die zweite Symmetrieachse 7 verläuft durch die erste, die zweite und die dritte Fläche 15, 25, 35. Die erste Fläche 15 ist in sich symmetrisch bezüglich der zweiten Symmetrieachse 7. Ebenso sind die zweite und die dritte Fläche 25, 35 jeweils in sich symmetrisch zu der zweiten Symmetrieachse 7.FIG. 1D shows a further exemplary embodiment of a transistor arrangement with three transistors according to the proposed principle. The transistor arrangement represents a development of the arrangements according to FIGS. 1A to 1C. The first and the third transistor 10, 30 are each realized as p-channel MOSFETs. The second transistor 20 is shown as n Channel MOSFET formed. In contrast to the transistor arrangement according to FIG. 1C, the second, the fourth and the sixth side lengths S2, S4, S6 in FIG. ID are approximately the same length. The first, second and third surfaces 15, 25, 35 are each the same size. For reasons of clarity, the transistor symbols shown in FIG. 1B and the first, second and third terminals 1, 2, 3 as well as the connections are not shown. The first axis of symmetry 6 extends through the second surface 25 of the second transistor 20. The axis of symmetry 6 is parallel to the two sides of the second surface 25 having the third side length S3. The second axis of symmetry 7 is perpendicular to the first axis of symmetry 6. The second axis of symmetry 7 extends through the first, the second and the third surface 15, 25, 35. The first surface 15 is symmetrical in itself with respect to the second axis of symmetry 7. Likewise, the second and third surfaces 25, 35 in each case symmetrically to the second axis of symmetry. 7
Vorteilhafterweise wird der zwischen dem ersten und dem zweiten Anschluss 1, 2 fließende Strom möglichst gleichmäßig auf die drei Transistoren 10, 20, 30 beziehungsweise die drei Flächen 15, 25, 35 verteilt. Ein Einschaltwiderstand des ersten, des zweiten und des dritten Transistors 10, 20, 30 ist somit auf den gesamten Bereich der ersten, der zweiten und der dritten Fläche 15, 25, 35 verteilt. Aufgrund der gleichmäßigen Verteilung ist die Transistoranordnung im Falle einer elektrostatischen Entladung weniger anfällig für eine Schädigung, da die dabei aufgebrachte Ladung gleichmäßig auf alle Bereiche der Transistoranordnung aufgeteilt wird. Aufgrund der Symmetrieeigenschaften ist ein Zuleitungswiderstand für alle Bereiche der drei Transistoren 10, 20, 30 näherungsweise gleich. Die Transistoranordnung ist als Transmission Gate mit einem niedrigen Einschaltwiderstand ausgebildet.Advantageously, the current flowing between the first and second terminals 1, 2 is distributed as uniformly as possible to the three transistors 10, 20, 30 or the three surfaces 15, 25, 35. An on-resistance of the first, second and third transistors 10, 20, 30 is thus distributed over the entire area of the first, second and third surfaces 15, 25, 35. Due to the uniform distribution, the transistor arrangement is less susceptible to damage in the case of an electrostatic discharge since the charge applied thereto is divided equally between all areas of the transistor arrangement. Due to the symmetry properties, a lead resistance for all regions of the three transistors 10, 20, 30 is approximately equal. The transistor arrangement is designed as a transmission gate with a low on resistance.
Figur 2 zeigt eine beispielhafte Ausführungsform einer Tran- sistoranordnung mit sechs Transistoren nach dem vorgeschlagenen Prinzip, die eine Weiterbildung der Anordnung gemäß Figuren IA bis ID ist. Die Anordnung umfasst zusätzlich einen vierten, einen fünften und einen sechsten Transistor 40, 50, 60, die parallel zu dem ersten, zweiten und dritten Transis- tor 10, 20, 30 geschaltet sind. Der vierte und der sechsteFIG. 2 shows an exemplary embodiment of a transistor arrangement with six transistors according to the proposed principle, which is a development of the arrangement according to FIGS. The arrangement additionally comprises a fourth, a fifth and a sixth transistor 40, 50, 60 which are connected in parallel with the first, second and third transistors 10, 20, 30. The fourth and the sixth
Transistor 40, 60 weisen den ersten Leitungstyp LTl und eine vierte beziehungsweise sechste Fläche 45, 65 auf. Der fünfte Transistor 50 weist den zweiten Leitungstyp LT2 und eine fünfte Fläche 55 auf. Die Transistoranordnung ist symmetrisch bezüglich der ersten und der zweiten Symmetrieachse 6, 7.Transistor 40, 60 have the first conductivity type LTl and a fourth and sixth surface 45, 65, respectively. The fifth transistor 50 has the second conductivity type LT2 and a fifth surface 55. The transistor arrangement is symmetrical with respect to the first and second symmetry axes 6, 7.
Entsprechend Figur IA erstreckt sich die gedankliche Verbindungsgerade vom ersten zum zweiten Anschluss 1, 2 und verläuft durch die Transistoren der Transistoranordnung. Dabei verläuft die gedankliche Verbindungsgerade durch den ersten, zweiten, dritten, vierten, fünften und sechsten Transistor 10, 20, 30, 40, 50, 60. Die gedankliche Verbindungsgerade geht durch die Flächen 15, 25, 35, 45, 55, 65 hindurch.In accordance with FIG. 1A, the imaginary connecting straight line extends from the first to the second connection 1, 2 and runs through the transistors of the transistor arrangement. In this case, the mental connecting line runs through the first, second, third, fourth, fifth and sixth transistors 10, 20, 30, 40, 50, 60. The mental connecting line passes through the surfaces 15, 25, 35, 45, 55, 65 ,
Mit Vorteil sind durch die Hinzuschaltung des vierten, fünf- ten und sechsten Transistors 40, 50, 60 die Freiheitsgrade beim Entwurf der Transistoranordnung weiter erhöht. Aufgrund der niedrigeren Beweglichkeit von Löchern verglichen mit der Beweglichkeit von Elektronen kann die pro Flächeneinheit umgesetzte elektrische Leistung bei dem zweiten und fünften Transistor 20, 50 größer als bei dem ersten, dritten, vierten und sechsten Transistor 10, 30, 40, 60 sein. Mit Vorteil ist somit das Gebiet mit der höheren Leistungsdichte auf zwei Flächen, nämlich die zweite und die fünfte Fläche 25, 55, verteilt. Dies führt zu einer noch gleichmäßigeren Temperaturverteilung einer Anordnung gemäß Figur 2 verglichen mit der Anordnung gemäß Figuren IA bis ID.Advantageously, the degrees of freedom in the design of the transistor arrangement are further increased by the addition of the fourth, fifth and sixth transistors 40, 50, 60. Due to the lower mobility of holes compared to the mobility of electrons, the electric power converted per unit area may be larger in the second and fifth transistors 20, 50 than in the first, third, fourth and sixth transistors 10, 30, 40, 60. Advantageously, therefore, the area with the higher power density on two surfaces, namely the second and the fifth surface 25, 55, distributed. This leads to an even more uniform temperature distribution of an arrangement according to Figure 2 compared to the arrangement according to Figures IA to ID.
In einer alternativen Ausführungsform sind weitere Transistoren zwischen dem dritten und dem vierten Transistor 30, 40 angeordnet .In an alternative embodiment, further transistors are arranged between the third and fourth transistors 30, 40.
Figur 3 zeigt eine weitere beispielhafte Ausführungsform ei- ner Transistoranordnung mit acht Transistoren nach dem vorgeschlagenen Prinzip, die eine Weiterbildung der Anordnungen gemäß Figuren IA bis ID und 2 ist. Die Transistoranordnung umfasst den ersten, zweiten, dritten und fünften Transistor 10, 20, 30, 50. Darüber hinaus weist die Transistoranordnung einen siebten bis zehnten Transistor 110, 120, 130, 150 auf. Der erste, dritte, siebte und neunte Transistor 10, 30, 110, 130 sind vom erstem Leitungstyp LTl und der zweite, fünfte, achte und zehnte Transistor 20, 50, 120, 150 vom zweiten Leitungstyp LT2. Der acht Transistoren sind parallel zwischen den ersten und den zweiten Anschluss 1, 2 geschaltet. Dabei bedeutet Parallelschaltung, dass die jeweilige gesteuerte Strecke der acht Transistoren zwischen den ersten Anschluss 1 und den zweiten Anschluss 2 geschaltet ist. Die Anordnung ist symmetrisch gegenüber der zweiten Symmetrieachse 7. Analog zu Figur IA erstreckt sich die gedankliche Verbindungsgerade 8 vom ersten zum zweiten Anschluss 1, 2 und verläuft durch die Transistoren 10, 20, 30, 50. Eine weitere gedankliche Verbindungsgerade 8' vom ersten zum zweiten Anschluss 1, 2 verläuft durch die Transistoren 110, 120, 130, 150. In einer alternativen Ausführungsform umfasst die Transistoranordnung weitere Transistoren. Figur 4A zeigt eine beispielhafte Ausführungsform eines Transistors nach dem vorgeschlagenen Prinzip. Der Transistor gemäß Figur 4A kann als einer der Transistoren in die Transistoranordnungen gemäß Figuren IA bis ID, 2 und 3 eingesetzt sein. In Figur 4A ist der erste Transistor 10 gezeigt. Der erste Transistor 10 ist als Multi-Finger-Transistor realisiert. Der erste Transistor 10 weist eine erste Anzahl Nl von Fingern auf. Der erste Transistor 10 umfasst ein erstes, ein zweites, ein drittes und ein viertes Halbleitergebiet 70 bis 73. Die vier Halbleitergebiete 70 bis 73 sind p-dotiert. In der in Figur 4A gezeigten Aufsicht haben die vier Halbleitergebiete 70 bis 73 näherungsweise die gleiche Fläche und sind als Rechtecke ausgebildet. Eine Seite der jeweiligen Rechtecke weist die erste Seitenlänge Sl auf. Das erste und das dritte Halbleitergebiet 70, 72 sind als Drain-Gebiete ausgebildet. Hingegen sind das zweite und das vierte Halbleitergebiet 71, 73 als Source-Gebiete realisiert. Zwischen dem ersten und dem zweiten Halbleitergebiet 70, 71 befindet sich ein erster Kanalbereich 74. Entsprechend befindet sich zwischen dem zweiten und dem dritten Halbleitergebiet 71, 72 sowie zwischen dem dritten und dem vierten Halbleitergebiet 72, 73 ein zweiter beziehungsweise ein dritter Kanalbereich 75, 76. In der Ausführungsform gemäß Figur 4A umfasst der MultiFinger-Transistor somit eine erste Anzahl Nl = 4 Finger. Die erste Anzahl Nl von Fingern umfasst somit die vier Halbleitergebiete 70 bis 73.FIG. 3 shows a further exemplary embodiment of a transistor arrangement with eight transistors according to the proposed principle, which is a further development of the arrangements according to FIGS. 1A to 1D and 2. The transistor arrangement comprises the first, second, third and fifth transistors 10, 20, 30, 50. In addition, the transistor arrangement has a seventh to tenth transistor 110, 120, 130, 150. The first, third, seventh and ninth transistors 10, 30, 110, 130 are of the first conductivity type LTl and the second, fifth, eighth and tenth transistors 20, 50, 120, 150 of the second conductivity type LT2. The eight transistors are connected in parallel between the first and second terminals 1, 2. Parallel connection means that the respective controlled path of the eight transistors is connected between the first connection 1 and the second connection 2. The arrangement is symmetrical with respect to the second symmetry axis 7. Analogous to FIG. 1A, the imaginary connecting straight line 8 extends from the first to the second connection 1, 2 and passes through the transistors 10, 20, 30, 50. A further conceptual connecting line 8 'from the first to the second second terminal 1, 2 passes through the transistors 110, 120, 130, 150. In an alternative embodiment, the transistor arrangement comprises further transistors. FIG. 4A shows an exemplary embodiment of a transistor according to the proposed principle. The transistor according to FIG. 4A can be used as one of the transistors in the transistor arrangements according to FIGS. 1A to 1D, 2 and 3. In FIG. 4A, the first transistor 10 is shown. The first transistor 10 is realized as a multi-finger transistor. The first transistor 10 has a first number Nl of fingers. The first transistor 10 comprises a first, a second, a third and a fourth semiconductor region 70 to 73. The four semiconductor regions 70 to 73 are p-doped. In the plan view shown in FIG. 4A, the four semiconductor regions 70 to 73 have approximately the same area and are formed as rectangles. One side of the respective rectangles has the first side length Sl. The first and third semiconductor regions 70, 72 are formed as drain regions. On the other hand, the second and fourth semiconductor regions 71, 73 are realized as source regions. Between the first and the second semiconductor region 70, 71 there is a first channel region 74. Accordingly, a second or a third channel region 75, 76 is located between the second and the third semiconductor region 71, 72 as well as between the third and the fourth semiconductor region 72, 73 In the embodiment according to FIG. 4A, the multi-finger transistor thus comprises a first number N 1 = 4 fingers. The first number Nl of fingers thus comprises the four semiconductor regions 70 to 73.
Der erste Kanalbereich 74 ist von einer ersten Steuerelektrode 77, englisch gate electrode, bedeckt. Entsprechend sind der zweite und der dritte Kanalbereich 75, 76 von einer zweiten und einer dritten Steuerelektrode 78, 79 bedeckt. Die erste Fläche 15 des ersten Transistors 10 umfasst somit die erste Anzahl Nl von Fingern und damit die erste Anzahl Nl von Halbleitergebieten 70 bis 73 sowie die dazwischen liegenden Kanalbereiche 74, 75, 76. Die Anzahl der Kanalbereiche 74, 75, 76 ist somit Nl - 1. Die erste Fläche 15 ist als Rechteck ausgebildet und weist die erste und die zweite Seitenlänge Sl, S2 auf.The first channel region 74 is covered by a first control electrode 77, English gate electrode. Accordingly, the second and third channel regions 75, 76 are covered by a second and a third control electrode 78, 79. The first surface 15 of the first transistor 10 thus comprises the first number Nl of fingers and thus the first number Nl of The number of channel regions 74, 75, 76 is thus Nl - 1. The first surface 15 is formed as a rectangle and has the first and the second side length Sl, S2 ,
Der erste Transistor 10 ist symmetrisch bezüglich der zweiten Symmetrieachse 7. Die zweite Symmetrieachse 7 ist orthogonal zu der längeren Seite der einzelnen Halbleitergebiete 70 bis 73. Somit ist die zweite Symmetrieachse 7 orthogonal zu derjenigen Seite der vier Halbleitergebiete 70 bis 73, welche die erste Seitenlänge Sl aufweist. Die zweite Symmetrieachse 7 durchschneidet die erste Anzahl Nl der Finger des ersten Transistors 10. Die zweite Symmetrieachse 7 ist näherungswei- se parallel zu einem Drain-Source-Strom IDS, der vom erstenThe first transistor 10 is symmetrical with respect to the second axis of symmetry 7. The second axis of symmetry 7 is orthogonal to the longer side of the individual semiconductor regions 70 to 73. Thus, the second symmetry axis 7 is orthogonal to the side of the four semiconductor regions 70 to 73 which are the first side length Sl has. The second symmetry axis 7 intersects the first number N 1 of the fingers of the first transistor 10. The second symmetry axis 7 is approximately parallel to a drain-source current ID S, that of the first one
Halbleitergebiet 70 über den ersten Kanalbereich 74 zum zweiten Halbleitergebiet 71 fließt. Mit den Pfeilen parallel zur zweiten Symmetrieachse 7 ist angedeutet, dass die erste Anzahl Nl von Fingern einen Wert größer als vier aufweisen kann. Die längeren Seiten von den vier Seiten des Rechtecks des ersten Halbleitergebietes 70, welche den Wert der ersten Seitenlänge Sl aufweisen, sind parallel zur ersten Symmetrieachse 6 angeordnet.Semiconductor region 70 via the first channel region 74 to the second semiconductor region 71 flows. The arrows parallel to the second axis of symmetry 7 indicate that the first number N 1 of fingers can have a value greater than four. The longer sides of the four sides of the rectangle of the first semiconductor region 70, which have the value of the first side length Sl, are arranged parallel to the first axis of symmetry 6.
In einer alternativen, nicht gezeigten Ausführungsform sind das erste und das dritte Halbleitergebiet 70, 72 als Source- Gebiete sowie das zweite und das vierte Halbleitergebiet 71, 73 als Drain-Gebiete ausgebildet.In an alternative, not shown embodiment, the first and the third semiconductor region 70, 72 are formed as source regions and the second and the fourth semiconductor region 71, 73 as drain regions.
Figur 4B zeigt eine beispielhafte Ausführungsform eines Transistors nach dem vorgeschlagenen Prinzip, welche eine Weiterbildung des in Figur 4A gezeigten Transistors ist. Der erste Anschluss 1 ist mit dem ersten und dem dritten Halbleiterge- biet 70, 72 verbunden. Der erste Transistoranschluss 11 um- fasst somit das erste und das dritte Halbleitergebiet 70 und 72. Somit sind die Drain-Gebiete an den ersten Anschluss 1 angeschlossen. Entsprechend sind das zweite und das vierte Halbleitergebiet 71 und 73 mit dem zweiten Anschluss 2 verbunden. Der zweite Transistoranschluss 12 weist daher das zweite und das vierte Halbleitergebiet 71 und 73 auf. Somit sind die Source-Gebiete an den zweiten Anschluss 2 angeschlossen. Die erste, die zweite und die dritte Steuerelekt- rode 77, 78, 79 sind mit dem dritten Anschluss 3 gekoppelt. Der Steueranschluss 13 umfasst somit die drei Steuerelektroden 77, 78, 79. Zwischen dem dritten Anschluss 3 und den drei Steuerelektroden 77, 78, 79 ist der Inverter 4 geschaltet. Die erste Fläche 15 ist von einer geschlossenen Linie be- grenzt, die die erste Anzahl Nl von Halbleitergebieten 70 bis 73 sowie die dazwischen liegenden Kanalbereiche 74 bis 76 einschließt .Figure 4B shows an exemplary embodiment of a transistor according to the proposed principle, which is a development of the transistor shown in Figure 4A. The first terminal 1 is connected to the first and the third semiconductor area 70, 72 connected. The first transistor connection 11 thus comprises the first and the third semiconductor regions 70 and 72. Thus, the drain regions are connected to the first connection 1. Accordingly, the second and fourth semiconductor regions 71 and 73 are connected to the second terminal 2. The second transistor terminal 12 therefore has the second and the fourth semiconductor regions 71 and 73. Thus, the source regions are connected to the second terminal 2. The first, second and third control electrodes 77, 78, 79 are coupled to the third terminal 3. The control terminal 13 thus comprises the three control electrodes 77, 78, 79. Between the third terminal 3 and the three control electrodes 77, 78, 79 of the inverter 4 is connected. The first surface 15 is delimited by a closed line, which includes the first number N 1 of semiconductor regions 70 to 73 and the intermediate channel regions 74 to 76.
Figur 5 zeigt eine beispielhafte Transistoranordnung nach dem vorgeschlagenen Prinzip. Die Anordnung gemäß Figur 5 ist eine Weiterbildung der in den Figuren IA bis ID sowie 4A und 4B gezeigten Ausführungsformen. Der erste, der zweite und der dritte Transistor 10, 20, 30 sind jeweils als Multi-Finger- Transistoren ausgebildet. Dabei weist der zweite Transistor 20 eine zweite Anzahl N2 und der dritte Transistor 30 eine dritte Anzahl N3 von Fingern auf. Die erste, die zweite und die dritte Anzahl Nl, N2, N3 weisen mindestens den Wert drei auf. Die erste Anzahl Nl und die dritte Anzahl N3 haben in der beispielhaften Ausführungsform gemäß Figur 5 den Wert drei, die zweite Anzahl N2 hat den Wert fünf. Das erste und das dritte Halbleitergebiet 70, 72 sind mittels einer Leiterbahn 97 mit dem ersten Anschluss 1 verbunden. Hingegen ist das zweite Halbleitergebiet 71 mittels einer weiteren Leiter- bahn 98 mit dem zweiten Anschluss 2 verbunden. Die erste und die zweite Steuerelektrode 77, 78 des ersten Transistors 10 sind über den Inverter 4 mit dem dritten Anschluss 3 gekoppelt .FIG. 5 shows an exemplary transistor arrangement according to the proposed principle. The arrangement according to Figure 5 is a development of the embodiments shown in Figures IA to ID and 4A and 4B. The first, second and third transistors 10, 20, 30 are each designed as multi-finger transistors. In this case, the second transistor 20 has a second number N2 and the third transistor 30 has a third number N3 of fingers. The first, second and third numbers Nl, N2, N3 have at least the value of three. The first number Nl and the third number N3 have the value three in the exemplary embodiment according to FIG. 5, and the second number N2 has the value five. The first and third semiconductor regions 70, 72 are connected to the first terminal 1 by means of a conductor 97. On the other hand, the second semiconductor region 71 is connected by means of another conductor track 98 connected to the second port 2. The first and second control electrodes 77, 78 of the first transistor 10 are coupled to the third terminal 3 via the inverter 4.
Die zweite Fläche 25 des zweiten Transistors 20 ist als Rechteck realisiert. Die zweite Fläche 25 umfasst weitere Halbleitergebiete 80, 81, 82, 83 und weitere Kanalbereiche 84, 85, 86. Die vier Halbleitergebiete 80 bis 83 sind n- dotiert und werden mittels der drei Kanalbereiche 84, 85, 86 voneinander getrennt. Die drei Kanalbereiche 84, 85, 86 sind von drei Steuerelektroden 87, 88, 89 bedeckt. Die Halbleitergebiete 80, 82 sind mittels der Leiterbahn 97 mit dem ersten Anschluss 1 verbunden. Entsprechend sind die Halbleitergebie- te 81, 83 mittels der weiteren Leiterbahn 98 mit dem zweiten Anschluss 2 verbunden. Die Steuerelektroden 87, 88, 89 des zweiten Transistors 20 sind mit dem dritten Anschluss 3 verbunden. Dabei sind die drei Steuerelektroden 87 bis 89 direkt an den dritten Anschluss 3 angeschlossen.The second surface 25 of the second transistor 20 is realized as a rectangle. The second surface 25 comprises further semiconductor regions 80, 81, 82, 83 and further channel regions 84, 85, 86. The four semiconductor regions 80 to 83 are n-doped and are separated from one another by means of the three channel regions 84, 85, 86. The three channel regions 84, 85, 86 are covered by three control electrodes 87, 88, 89. The semiconductor regions 80, 82 are connected to the first terminal 1 by means of the conductor 97. Correspondingly, the semiconductor regions 81, 83 are connected to the second terminal 2 by means of the further conductor track 98. The control electrodes 87, 88, 89 of the second transistor 20 are connected to the third terminal 3. The three control electrodes 87 to 89 are connected directly to the third terminal 3.
Die dritte Fläche 35 des dritten Transistors 30 ist als Rechteck implementiert. Die dritte Fläche 35 umfasst weitere Halbleitergebiete 90, 91, 92 sowie weitere Kanalbereiche 93, 94. Die Halbleitergebiete 90, 91, 92 sind p-dotiert. Die Halbleitergebiete 90, 92 sind mit dem zweiten Anschluss 2 verbunden. Hingegen ist das Halbleitergebiet 91 mit dem ersten Anschluss 1 verbunden. Das Halbleitergebiet 91 liegt zwischen dem Halbleitergebiet 90 und dem Halbleitergebiet 92. Die beiden Kanalbereiche 93, 94 sind von zwei Steuerelektro- den 95, 96 bedeckt, die über den Inverter 4 mit dem dritten Anschluss 3 gekoppelt sind. Entsprechend Figur IA erstreckt sich die gedankliche Verbindungsgerade vom ersten zum zweiten Anschluss 1, 2 und verläuft durch den ersten, den zweiten und den dritten Transistor 10, 20, 30 beziehungsweise durch deren Flächen 15, 25, 35.The third area 35 of the third transistor 30 is implemented as a rectangle. The third surface 35 comprises further semiconductor regions 90, 91, 92 as well as further channel regions 93, 94. The semiconductor regions 90, 91, 92 are p-doped. The semiconductor regions 90, 92 are connected to the second terminal 2. On the other hand, the semiconductor region 91 is connected to the first terminal 1. The semiconductor region 91 lies between the semiconductor region 90 and the semiconductor region 92. The two channel regions 93, 94 are covered by two control electrodes 95, 96, which are coupled to the third connection 3 via the inverter 4. In accordance with FIG. 1A, the conceptual connecting straight line extends from the first to the second connection 1, 2 and runs through the first, the second and the second connection the third transistor 10, 20, 30 or through their surfaces 15, 25, 35th
Mit Vorteil sind der erste und der zweite Anschluss 1, 2 so- wie die Verbindungen von dem ersten und dem zweiten Anschluss 1, 2 zu den Halbleitergebieten symmetrisch bezüglich der ersten und der zweiten Symmetrieachse 6, 7 ausgeführt. Somit sind vorteilhafterweise die einen hohen Strom führenden Bereiche und Gebiete symmetrisch bezüglich der beiden Symmet- rieachsen 6, 7 realisiert. Da über den dritten Anschluss 3 und über den Inverter 4 nur ein geringer Strom fließt, der zum Auf- und Entladen der Steuerelektroden dient, kann der dritte Anschluss 3 unsymmetrisch zu einer der Symmetrieachsen 6, 7 angeordnet sein.Advantageously, the first and the second connection 1, 2 and the connections from the first and the second connection 1, 2 to the semiconductor regions are symmetrical with respect to the first and the second axis of symmetry 6, 7. Thus, the regions and areas carrying a high current are advantageously realized symmetrically with respect to the two axes of symmetry 6, 7. Since only a small current, which serves to charge and discharge the control electrodes, flows via the third terminal 3 and via the inverter 4, the third terminal 3 can be arranged asymmetrically with respect to one of the axes of symmetry 6, 7.
Da in der gezeigten Ausführungsform die dritte Anzahl N3 gleich der ersten Anzahl Nl ist, weisen der erste und der dritte Transistor 10, 30 näherungsweise die gleiche Stromtreiberfähigkeit auf. Der Wert der sechsten Seitenlänge S6 ist somit näherungsweise gleich dem Wert der zweiten Seitenlänge S2. Bevorzugt ist die Summe aus der ersten und der dritten Anzahl Nl + N3 größer als die zweite Anzahl N2. Die höhere Beweglichkeit der Elektronen, welche den im zweiten Transistor 20 fließenden Strom tragen, gleicht die Beweglich- keit der Löcher, welche den im ersten und im dritten Transistor 10, 30 fließenden Strom tragen, aus.In the illustrated embodiment, since the third number N3 is equal to the first number N1, the first and third transistors 10, 30 have approximately the same current driving capability. The value of the sixth side length S6 is thus approximately equal to the value of the second side length S2. Preferably, the sum of the first and third numbers Nl + N3 is greater than the second number N2. The higher mobility of the electrons which carry the current flowing in the second transistor 20 compensates for the mobility of the holes which carry the current flowing in the first and in the third transistor 10, 30.
In einer Ausführungsform entspricht die Summe der Stromtreiberfähigkeiten des ersten und des dritten Transistors 10, 30 der Stromtreiberfähigkeit des zweiten Transistors 20. EinIn one embodiment, the sum of the current driving capabilities of the first and third transistors 10, 30 corresponds to the current driving capability of the second transistor 20
Kehrwert eines Einschaltwiderstandes der zweiten Transistors 20 entspricht der Summe der Kehrwerte der Einschaltwiderstände des ersten und des dritten Transistors 10, 30. Die Weiten Wl, W2, W3 des ersten, des zweiten beziehungsweise des dritten Transistors 10, 20, 30 können näherungsweise mit folgenden Gleichungen berechnet werden:Inverse of a turn-on of the second transistor 20 corresponds to the sum of the reciprocal of the turn-on of the first and the third transistor 10, 30th The widths W1, W2, W3 of the first, the second and the third and the third transistor 10, 20, 30 can be calculated approximately with the following equations:
Wl = Sl- (M - 1); W2 = S3- (JV2 - 1); W3 = S5 ■ (JV3 - 1)Wl = Sl- (M-1); W2 = S3- (JV2-1); W3 = S5 ■ (JV3 - 1)
Die erste, die dritte und die fünfte Seitenlänge Sl, S3, S5 weisen näherungsweise den gleichen Wert auf. Ein Einschaltwi- derstand des ersten Transistors 10 kann durch die Wahl der ersten Seitenlänge Sl sowie der ersten Anzahl Nl eingestellt werden. Durch Erhöhen des Wertes der ersten Seitenlänge Sl und/oder Erhöhen des Wertes der ersten Anzahl Nl wird ein Einschaltwiderstand des ersten Transistors 10 erniedrigt. Entsprechend kann ein Einschaltwiderstand des zweiten Transistors 20 durch die dritte Seitenlänge S3 und die zweite Anzahl N2 und ein Einschaltwiderstand des dritten Transistors 30 durch die fünfte Seitenlänge S5 und durch die dritte Anzahl N3 eingestellt werden. Die Transistoranordnung kann so- mit in einer Richtung parallel zur ersten Symmetrieachse 6 skaliert, das heißt vergrößert oder verkleinert werden.The first, the third and the fifth side length Sl, S3, S5 have approximately the same value. An on-resistance of the first transistor 10 can be adjusted by selecting the first side length Sl and the first number Nl. By increasing the value of the first side length Sl and / or increasing the value of the first number Nl, a turn-on resistance of the first transistor 10 is lowered. Accordingly, a turn-on resistance of the second transistor 20 through the third side length S3 and the second number N2 and a turn-on resistance of the third transistor 30 can be set by the fifth side length S5 and by the third number N3. The transistor arrangement can thus be scaled in one direction parallel to the first axis of symmetry 6, that is to say be increased or decreased.
Die Transistoranordnung ist als Transmission-Gate ausgebildet. Zum Reduzieren des Einschaltwiderstandes des Transmissi- on Gates können die erste, die dritte und die fünfte Seitenlänge Sl, S3, S5 erhöht werden. Jedoch kann auch der Einschaltwiderstand des Transmission Gates durch eine Vergrößerung der Transistoranordnung in der Richtung parallel zur zweiten Symmetrieachse 7 reduziert werden. Dazu kann der Wert der ersten Anzahl Nl und damit der Wert der zweiten Seitenlänge S2, der Wert der zweiten Anzahl N2 und damit der Wert der vierten Seitenlänge S4 und/oder der Wert der dritten An- zahl N3 und damit der Wert der sechsten Seitenlänge S6 erhöht werden .The transistor arrangement is designed as a transmission gate. To reduce the on-resistance of the transmission gate, the first, third and fifth side lengths S1, S3, S5 can be increased. However, the on-resistance of the transmission gate can also be reduced by increasing the transistor arrangement in the direction parallel to the second axis of symmetry 7. For this purpose, the value of the first number N1 and thus the value of the second side length S2, the value of the second number N2 and thus the value of the fourth side length S4 and / or the value of the third number N3 and thus the value of the sixth page length S6 be increased.
In einer alternativen, nicht gezeigten Ausführungsform ist der Inverter 4 zwischen den dritten Anschluss 3 und die Steuerelektroden 87, 88, 89 des zweiten Transistors 20 geschaltet. Die Steuerelektroden des ersten und des dritten Transistors 10, 30 sind dabei direkt an den dritten Anschluss 3 angeschlossen .In an alternative, not shown embodiment, the inverter 4 is connected between the third terminal 3 and the control electrodes 87, 88, 89 of the second transistor 20. The control electrodes of the first and third transistors 10, 30 are connected directly to the third terminal 3.
Figur 6A zeigt eine beispielhafte Ausführungsform der Fläche des ersten Transistors 10. Die erste Fläche 15 ist als Rechteck ausgebildet.Figure 6A shows an exemplary embodiment of the surface of the first transistor 10. The first surface 15 is formed as a rectangle.
Figur 6B zeigt eine weitere beispielhafte Ausführungsform der Fläche des ersten Transistors. Die erste Fläche 15' ist als Oktagon realisiert. Die erste Fläche 15' weist somit acht E- cken auf. Die erste Fläche 15' weist die erste, die zweite und eine weitere Seitenlänge Sl, S2, S2 ' auf.FIG. 6B shows a further exemplary embodiment of the surface of the first transistor. The first surface 15 'is realized as an octagon. The first surface 15 'thus has eight corners. The first surface 15 'has the first, the second and another side length Sl, S2, S2'.
Figur 6C zeigt eine weitere beispielhafte Ausführungsform der ersten Fläche des ersten Transistors. Die erste Fläche 15'' ist als Hexagon ausgebildet. Die erste Fläche 15'' weist somit sechs Ecken auf. Die erste Fläche 15'' weist die erste, die zweite und eine weitere Seitenlänge Sl, S2, S2 ' auf. Ein Winkel jeder der sechs Ecken hat den Wert 60 Grad. Der zweite, der dritte und die weiteren Transistoren 20, 30 können ebenfalls Flächen, wie sie in den Figuren 6A bis 6C gezeigt sind, aufweisen. BezugszeichenlisteFIG. 6C shows a further exemplary embodiment of the first surface of the first transistor. The first surface 15 '' is formed as a hexagon. The first surface 15 "thus has six corners. The first surface 15 "has the first, second and further side lengths S1, S2, S2 '. An angle of each of the six corners is 60 degrees. The second, third and further transistors 20, 30 may also have areas as shown in FIGS. 6A to 6C. LIST OF REFERENCE NUMBERS
1 erster Anschluss1 first connection
2 zweiter Anschluss 3 dritter Anschluss2 second connection 3 third connection
4 Inverter4 inverters
5 Halbleiterkörper5 semiconductor body
6 erste Symmetrieachse6 first symmetry axis
7 zweite Symmetrieachse 8, 8' Verbindungsgerade7 second symmetry axis 8, 8 'straight line
10, 10', 10'' erster Transistor10, 10 ', 10 "first transistor
11 erster Transistoranschluss11 first transistor connection
12 zweiter Transistoranschluss12 second transistor connection
13 Steueranschluss 14 Substratanschluss13 control connection 14 substrate connection
15, 15', 15'' erste Fläche15, 15 ', 15' 'first surface
16, 16' Teilfläche16, 16 'partial area
20 zweiter Transistor20 second transistor
21 erster Transistoranschluss 22 zweiter Transistoranschluss21 first transistor terminal 22 second transistor terminal
23 Steueranschluss23 control connection
24 Substratanschluss24 substrate connection
25 zweite Fläche 26, 26', 27, 27' Teilfläche 30 dritter Transistor25 second surface 26, 26 ', 27, 27' part surface 30 third transistor
31 erster Transistoranschluss31 first transistor connection
32 zweiter Transistoranschluss32 second transistor connection
33 Steueranschluss33 control connection
34 Substratanschluss 35 dritte Fläche34 substrate terminal 35 third surface
36, 36' Teilfläche36, 36 'partial area
40 vierter Transistor40 fourth transistor
45 vierte Fläche 50 fünfter Transistor45 fourth area 50 fifth transistor
55 fünfte Fläche55 fifth area
60 sechster Transistor60 sixth transistor
65 sechste Fläche65 sixth area
70 bis 73 Halbleitergebiet70 to 73 semiconductor area
74, 75, 76 Kanalbereich74, 75, 76 channel area
77, 78, 79 Steuerelektrode77, 78, 79 control electrode
80 bis 83 Halbleitergebiet80 to 83 semiconductor area
84, 85, 86 Kanalbereich84, 85, 86 channel area
87, 88, 89 Steuerelektrode87, 88, 89 control electrode
90 bis 92 Halbleitergebiet90 to 92 semiconductor area
93, 94 Kanalbereich93, 94 canal area
95, 96 Steuerelektrode95, 96 control electrode
97 Leiterbahn97 trace
98 weitere Leiterbahn98 more tracks
110 siebter Transistor110 seventh transistor
120 achter Transistor120 eighth transistor
130 neunter Transistor130 ninth transistor
150 zehnter Transistor150 tenth transistor
IDS Drain-Source-StromIDS drain-source current
Ll, L2, L3 LängeL1, L2, L3 length
Vl erste SpannungFirst tension
V2 zweite SpannungV2 second voltage
VC SteuerSpannungVC control voltage
VCI invertierte SteuerspannungVCI inverted control voltage
Wl, W2, W3 Weite Wl, W2, W3 width

Claims

Patentansprüche claims
1. Transistoranordnung, umfassend einen ersten, einen zweiten und einen dritten Transistor (10, 20, 30), die mit ihren gesteuerten Strecken parallel geschaltet sind und von denen der erste Transistor (10) von einem ersten Leitungstyp (LTl) und der zweite Transistor (20) von einem zweiten Leitungstyp (LT2) ist, einen ersten Anschluss (1), der jeweils mit einem ersten Transistoranschluss (11, 21, 31) des ersten, des zweiten und des dritten Transistors (10, 20, 30) verbunden ist, und einen zweiten Anschluss (2), der jeweils mit einem zweiten Transistoranschluss (12, 22, 32) des ersten, des zweiten und des dritten Transistors (10, 20, 30) derart verbunden ist, dass eine gedankliche Verbindungsgerade (8) zwischen dem ersten und dem zweiten Anschluss (1, 2) durch den ersten, den zweiten und den dritten Transistor (10, 20, 30) verläuft .A transistor arrangement comprising first, second and third transistors (10, 20, 30) connected in parallel with their controlled paths and of which the first transistor (10) is of a first conductivity type (LT1) and the second transistor (20) of a second conductivity type (LT2), a first terminal (1) each connected to a first transistor terminal (11, 21, 31) of the first, second and third transistors (10, 20, 30) , and a second terminal (2), which is in each case connected to a second transistor terminal (12, 22, 32) of the first, the second and the third transistor (10, 20, 30) such that a mental connecting line (8) between the first and second terminals (1, 2) pass through the first, second and third transistors (10, 20, 30).
2. Transistoranordnung nach Anspruch 1, wobei der dritte Transistor (30) von dem ersten Leitungstyp (LTl) ist und der zweite Transistor (20) räumlich zwischen dem ersten und dem dritten Transistor (10, 30) auf einem Halbleiterkörper (5) angeordnet ist.2. A transistor arrangement according to claim 1, wherein the third transistor (30) of the first conductivity type (LTL) and the second transistor (20) spatially between the first and the third transistor (10, 30) on a semiconductor body (5) is arranged ,
3. Transistoranordnung nach Anspruch 1 oder 2, wobei der erste Transistor (10) eine erste Fläche (15), die im wesentlichen rechtwinklig ausgebildet ist, sowie eine erste Seitenlänge Sl und eine zweite Seitenlänge S2 aufweist, der zweite Transistor (20) eine zweite Fläche (25), die im wesentlichen rechtwinklig ausgebildet ist, sowie eine dritte Seitenlänge S3, die näherungsweise gleich der ersten Seitenlänge Sl ist, und eine vierte Seitenlänge S4 aufweist, und der dritte Transistor (30) eine dritte Fläche (35), die im wesentlichen rechtwinklig ausgebildet ist, sowie eine fünfte Seitenlänge S5, die näherungsweise gleich der ersten Seitenlänge Sl ist, und eine sechste Seitenlänge S6 aufweist, umfasst.3. A transistor arrangement according to claim 1 or 2, wherein the first transistor (10) has a first surface (15) which is formed substantially at right angles, and a first side length Sl and a second side length S2, the second transistor (20) has a second Surface (25) which is formed substantially at right angles, and a third side length S3, which is approximately equal to the first side length Sl, and a fourth side length S4, and the third transistor (30) has a third surface (35) which is formed substantially rectangular, and a fifth side length S5, which is approximately equal the first side length Sl is and has a sixth side length S6 comprises.
4. Transistoranordnung nach Anspruch 3, wobei die Flächen (15, 25, 35) der Transistoren (10, 20, 30) derart angeordnet sind, dass die Seiten, welche die näherungsweise gleiche Seitenlängen Sl, S3 und S5 aufweisen, näherungsweise parallel sowie benachbart angeordnet sind.4. A transistor arrangement according to claim 3, wherein the surfaces (15, 25, 35) of the transistors (10, 20, 30) are arranged such that the sides, which have the approximately equal side lengths Sl, S3 and S5, approximately parallel and adjacent are arranged.
5. Transistoranordnung nach Anspruch 3 oder 4, wobei die zweite Fläche (25) zwischen der ersten Fläche (15) und der dritten Fläche (35) angeordnet ist, die erste Fläche (15) bezüglich einer ersten Symmetrieachse (6) symmetrisch zu der dritten Fläche (35) realisiert ist und die zweite Fläche (25) in sich symmetrisch bezüglich der ersten Symmetrieachse (6) realisiert ist.A transistor arrangement as claimed in claim 3 or 4, wherein the second surface (25) is disposed between the first surface (15) and the third surface (35), the first surface (15) being symmetrical about the third symmetry axis (6) Surface (35) is realized and the second surface (25) in itself symmetrically with respect to the first axis of symmetry (6) is realized.
6. Transistoranordnung nach einem der Ansprüche 3 bis 5, wobei die Summe aus der ersten Fläche (15) und der dritten6. Transistor arrangement according to one of claims 3 to 5, wherein the sum of the first surface (15) and the third
Fläche (35) größer als die zweite Fläche (25) ist.Surface (35) is greater than the second surface (25).
7. Transistoranordnung nach einem der Ansprüche 3 bis 6, wobei - der erste Anschluss (1) benachbart zur ersten Seitenlänge Sl der ersten Fläche (15) angeordnet ist, und der zweite Anschluss (2) benachbart zur fünften Seitenlänge S5 der dritten Fläche (35) angeordnet ist. 7. A transistor arrangement according to one of claims 3 to 6, wherein - the first terminal (1) adjacent to the first side length Sl of the first surface (15) is arranged, and the second terminal (2) adjacent to the fifth side length S5 of the third surface (35 ) is arranged.
8. Transistoranordnung nach einem der Ansprüche 3 bis 7, wobei der erste und der zweite Anschluss (1, 2) sowie die erste, die zweite und die dritte Fläche (15, 25, 35) symmet- risch bezüglich einer zweiten Symmetrieachse (7) ausgebildet sind, die durch den ersten Anschluss (1) und durch den zweiten Anschluss (2) verläuft.8. Transistor arrangement according to one of claims 3 to 7, wherein the first and the second terminal (1, 2) and the first, the second and the third surface (15, 25, 35) symmetrically with respect to a second axis of symmetry (7) are formed, which passes through the first terminal (1) and through the second terminal (2).
9. Transistoranordnung nach einem der Ansprüche 1 bis 8, umfassend einen dritten Anschluss (3), der mit einem Steueranschluss (23) des zweiten Transistors (20) verbunden ist, und einen Inverter (4), der den dritten Anschluss (3) mit den Steueranschlüssen (13, 33) des ersten und des dritten Transistors (10, 30) verbindet.9. Transistor arrangement according to one of claims 1 to 8, comprising a third terminal (3) which is connected to a control terminal (23) of the second transistor (20), and an inverter (4), the third terminal (3) with the control terminals (13, 33) of the first and the third transistor (10, 30) connects.
10. Transistoranordnung nach einem der Ansprüche 1 bis 9, wobei der erste, der zweite und der dritte Transistor (10, 20, 30) jeweils als ein Multi-Finger-Transistor ausgebildet sind.10. Transistor arrangement according to one of claims 1 to 9, wherein the first, the second and the third transistor (10, 20, 30) are each formed as a multi-finger transistor.
11. Transistoranordnung nach Anspruch 10, wobei der erste Transistor (10) eine erste Anzahl Nl von Fingern, der zweite Transistor (20) eine zweite Anzahl N2 von Fingern und der dritte Transistor (30) eine dritte Anzahl N3 von Fingern derart aufweist, dass die erste, die zweite und die dritte Anzahl Nl, N2, N3 jeweils mindestens den Wert fünf aufweisen .11. The transistor arrangement of claim 10, wherein the first transistor (10) has a first number Nl of fingers, the second transistor (20) a second number N2 of fingers and the third transistor (30) a third number N3 of fingers such that the first, second and third numbers Nl, N2, N3 each have at least the value five.
12. Transistoranordnung nach einem der Ansprüche 1 bis 11, umfassend mindestens einen weiteren Transistor (40, 50, 60), der parallel zu dem ersten Transistor (10) geschaltet ist, wobei sich die Anzahl der Transistoren mit dem ersten Lei- tungstyp (LTl) von der Anzahl der Transistoren mit dem zweiten Leitungstyp (LT2) maximal um eins unterscheidet.12. A transistor arrangement according to one of claims 1 to 11, comprising at least one further transistor (40, 50, 60), which is connected in parallel to the first transistor (10), wherein the number of transistors with the first Lei of the number of transistors with the second conductivity type (LT2) differs by a maximum of one.
13. Verwendung einer Transistoranordnung nach einem der An- sprüche 1 bis 12 als analoger Schalter.13. Use of a transistor arrangement according to one of claims 1 to 12 as an analog switch.
14. Verfahren zum Entwurf einer Transistoranordnung, umfassend ein Dimensionieren einer ersten Fläche (15) eines ersten Transistors (10), einer zweiten Fläche (25) eines zweiten Transistors (20) und einer dritten Fläche (35) eines dritten Transistors (30) in Abhängigkeit von einem vorgegebenen Widerstandsparameter einer Parallelschaltung der drei Transistoren (10, 20, 30), wobei der erste Transistor (10) einen ersten Leitungstyp (LTl) und der zweite Transistor (20) einen zweiten Leitungstyp (LT2) aufweisen,14. A method of designing a transistor arrangement comprising dimensioning a first area of a first transistor, a second area of a second transistor and a third area of a third transistor in Dependence on a predetermined resistance parameter of a parallel connection of the three transistors (10, 20, 30), the first transistor (10) having a first conductivity type (LT1) and the second transistor (20) having a second conductivity type (LT2),
Entwerfen eines ersten Anschlusses (1) der Transistoranordnung, der jeweils mit einem ersten Transistoranschluss (11,Designing a first terminal (1) of the transistor arrangement, each of which is connected to a first transistor terminal (11,
21, 31) des ersten, des zweiten und des dritten Transistors (10, 20, 30) verbunden ist, und Entwerfen einen zweiten Anschlusses (2) der Transistoranordnung, der jeweils mit einem zweiten Transistoranschluss (12,21, 31) of the first, the second and the third transistor (10, 20, 30), and designing a second terminal (2) of the transistor arrangement, each connected to a second transistor terminal (12,
22, 32) des ersten, des zweiten und des dritten Transistors (10, 20, 30) derart verbunden ist, dass eine gedankliche Verbindungsgerade (8) zwischen dem ersten und dem zweiten An- Schluss (1, 2) durch den ersten, den zweiten und den dritten Transistor (10, 20, 30) verläuft. 22, 32) of the first, the second and the third transistor (10, 20, 30) is connected such that an intellectual connecting line (8) between the first and the second terminal (1, 2) by the first, the second and third transistors (10, 20, 30).
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