WO2008037650A1 - Semiconductor arrangement having coupled depletion layer field effect transistor - Google Patents

Semiconductor arrangement having coupled depletion layer field effect transistor Download PDF

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WO2008037650A1
WO2008037650A1 PCT/EP2007/059967 EP2007059967W WO2008037650A1 WO 2008037650 A1 WO2008037650 A1 WO 2008037650A1 EP 2007059967 W EP2007059967 W EP 2007059967W WO 2008037650 A1 WO2008037650 A1 WO 2008037650A1
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effect transistor
semiconductor
transistor
electrode
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Peter Friedrichs
Dietrich Stephani
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Siced Electronics Development Gmbh & Co. Kg
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    • H01L29/808—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a PN junction gate, e.g. PN homojunction gate
    • H01L29/8083—Vertical transistors

Definitions

  • the invention is in the technical field of semiconductor devices and relates to a semiconductor device with coupled junction field-effect transistors, as well as a circuit arrangement containing this semiconductor device.
  • switching transistors are used for switching of electrical currents.
  • such a switching transistor should have the lowest possible on-resistance
  • On R 0N have to keep so low power dissipation during operation, and on the other hand, sufficiently strong voltage to avoid voltage breakdown at an applied reverse voltage.
  • junction-field effect transistors (“Junction Field Effect Transistors” or “J-FETs”) based on silicon carbide (SiC) or a similar wide band-gap semiconductor material have been found to be advantageous in the power electronic application.
  • Silicon carbide is characterized in particular by a relatively small surface-specific electrical resistance, so that the on-resistance of a SiC-based switching transistor is comparatively low.
  • Fig. 1 schematically illustrates in a circuit arrangement the typical use of a junction field effect transistor for switching electrical current through a load.
  • a load 2 is connected in series with the load path (power path) between source S and drain D of a J-FET, generally designated by the reference numeral 1.
  • the J-FET 1 used as the switching transistor is more typical
  • n-type conductivity electrospray conduction
  • a semiconductor body of, for example, the n-type conductivity (electron conduction) on its opposite surfaces with highly doped semiconductor regions is also provided with the n-type conductivity, which consists of a drain electrode D and a source electrode S of a suitable material, e.g. Metal, such as aluminum, are contacted.
  • a current path through which current can flow when the voltage is applied.
  • at least two regions of the p-type conductivity (hole line) are arranged at a distance, each forming a pn junction with a space charge region (depletion zone) with the n-type semiconductor region.
  • These p-doped regions are connected to an outer gate electrode in order thereby to control the flow of current in the current path between the source and drain electrodes via the expansion of the space charge zones.
  • the load voltage U L should drop as completely as possible at the load 2, which implies that the J-FET 1 has a relatively low on- resistance R 0N .
  • the full load voltage U L is applied to the J-FET 1, with the result that the current in the load path between the source and drain electrodes of the J-FET 1 increases.
  • the current through the J-FET only increases up to a critical current ("saturation current I Sat ") because, due to the fact that with increasing current through the J-FET 1, the forward voltage drop (drop in the load voltage U L ) between source and drain electrode increases, the gate electrode is negatively biased against the source electrode. The enlargement of the space charge zones caused by this results in a reduction of the current path cross section and a corresponding increase in resistance between the source and drain electrodes. Does that rise?
  • the saturation current I Sat depends, in addition to the magnitude of the applied load voltage U L , on the geometric dimensions of the current path and with the doping concentration determined carrier concentration of the semiconductor regions between the source and drain electrode.
  • the load voltage U L is a voltage common in power electronics, which is, for example, in the order of magnitude of 700-1200 V, in general, even with a limited current through the J-FET in the event of a short circuit due to the strong
  • TEMPFET TEMPFET
  • HITFET switching transistor
  • All the switching transistors mentioned are based on a shutdown in the event of a fault or a behavior oscillating between two current values. However, this can cause interference with other, non-short-circuit consumers in the same circuit.
  • a switching transistor may be damaged by an active shutdown in the presence of inductive components in the short circuit become.
  • a logic circuit is needed which requires space and costs.
  • the generation of a shutdown signal requires a relatively long period of time, in which there is the danger of an intermediate thermal destruction of the switching transistor.
  • the present invention has the object to provide a semiconductor device and a semiconductor device using the circuit arrangement available with which the mentioned disadvantages can be avoided.
  • a semiconductor device comprising a normally-off first junction field-effect transistor (hereinafter referred to as “main transistor”) and a self-conducting second junction field-effect transistor (hereinafter called “auxiliary transistor”) which are coupled together.
  • main transistor normally-off first junction field-effect transistor
  • auxiliary transistor self-conducting second junction field-effect transistor
  • the main transistor comprises a semiconductor body of the one conductivity type, for example n-type conductivity
  • Electrode which is contacted by a source electrode and a spaced-apart from this drain electrode, so that between the source electrode and the drain electrode of the main transistor, a current path is formed in the semiconductor body. It further comprises doping regions of the semiconductor body in the region of the current path another type of line of opposite conductivity type, for example p-type conductivity (hole line), which build in the semiconductor body the current path controlling space charge zones (depletion zones). The doping regions of the other conductivity type are contacted by a gate electrode for controlling the expansion of the space charge zones.
  • hole line p-type conductivity
  • the auxiliary transistor comprises a semiconductor body of the one conductivity type, for example n-type conductivity (electron conduction), which is contacted on its surface by a source electrode and a drain electrode spaced therefrom, such that between the source electrode and the drain electrode a current path of the auxiliary transistor which is electrically insulated from the current path of the main transistor is formed in the semiconductor body.
  • the semiconductor body in the region of the current path, it further comprises doping regions of the other conductivity type, for example p-type conductivity, which in the semiconductor body counteracts the current path of the other
  • auxiliary transistor controlling space charge zones.
  • the doping regions are contacted by a gate electrode for controlling the expansion of the space charge zones of the auxiliary transistor.
  • the drain and source electrodes of the main and auxiliary transistors are respectively arranged on opposite surfaces of the semiconductor body, so that vertical junction field effect transistors are formed.
  • the drain electrode of the main transistor and the drain electrode of the auxiliary transistor are electrically short-circuited.
  • the drain electrodes of the main and auxiliary transistors are shaped as a common drain electrode.
  • the source of the main transistor is connected to the gate of the auxiliary transistor.
  • the source electrode of the main transistor is connected to a ground terminal, so that the dopant regions of the auxiliary transistor forming the space charge zones are set at zero potential.
  • the main transistor and the auxiliary transistor are formed monolithically integrated in a same semiconductor body.
  • Isolation device from each other electrically isolated or insulated.
  • a substantially equal temperature behavior of main and auxiliary transistor can be achieved in an advantageous manner.
  • the invention further extends to a circuit arrangement comprising a semiconductor device as described above, which comprises a switching element controlled by the potential of the source electrode of the auxiliary transistor, through which gate and source electrodes of the main transistor are connected to a potential difference increasing the space charge zones of the main transistor can.
  • a control terminal of the switching element is electrically conductively connected to the source electrode of the auxiliary transistor.
  • the switching element can be, for example, a switching element that can be controlled by field effect, such as a MOSFET (Metal Oxide Field Effect Transistor).
  • MOSFET Metal Oxide Field Effect Transistor
  • the source electrode of the auxiliary transistor is connected to the gate electrode of the field effect controllable transistor.
  • a control circuit with a current / voltage supply and a serially connected to the switching element resistor is provided, wherein the gate and source electrode of the main transistor via taps (branches) tap the voltage dropping across the resistor.
  • the gate electrode of the main transistor can be connected to the potential which increases the space charge zones by the switching element controlled by the source potential of the auxiliary transistor.
  • the gate of the main transistor is biased with respect to the source of the main transistor with a voltage of suitable sign, for example, it is negatively biased when the space charge regions constituting semiconductor regions of the main transistor of the p-type conductivity (hole line).
  • this comprises a connected to the source electrode of the auxiliary transistor voltage divider circuit, for example, a series circuit of resistors, which is provided with aistsabgriff (branch), which is electrically connected to a control terminal of the switching element.
  • aistsabgriff branch
  • the auxiliary transistor is designed so that it has a triode-like current-voltage characteristic instead of a conventional pentode-like current-voltage characteristic.
  • Fig. 1 shows a circuit arrangement of a conventional J-FET having a load serially connected to the power path of the J-FET
  • Fig. 2 shows a circuit diagram of the semiconductor device according to the invention with main and auxiliary transistor;
  • Fig. 3 shows an embodiment of the circuit arrangement according to the invention for controlling the main transistor of the semiconductor device according to the invention
  • FIG. 4 shows a further exemplary embodiment of the circuit arrangement according to the invention for controlling the
  • Fig. 5 shows a schematic sectional view of an embodiment of the semiconductor device according to the invention.
  • Fig. 6 is an equivalent circuit diagram of the semiconductor device of Fig. 5;
  • FIG. 7 shows a schematic sectional view of a further exemplary embodiment of the semiconductor arrangement according to the invention.
  • FIG. 2 and FIG. 3 shows a circuit diagram of the main and auxiliary transistor semiconductor device according to the invention and an embodiment of the inventive circuit arrangement for controlling the main transistor of the semiconductor device according to the invention.
  • the semiconductor device according to the invention which is denoted overall by the reference numeral 101, two J-FETs, namely a main transistor, whose load path (power path) itself between drain terminal (drain electrode) D and source terminal (source electrode) Sl, and which is controlled by the gate terminal (gate electrode) G1, and an auxiliary transistor whose load path (power path) is between drain Terminal (drain electrode) D and source terminal (source electrode) S2, and which is controlled by the gate terminal (gate electrode) G2.
  • the drain terminals of the main and auxiliary transistors are short-circuited, thus forming a common drain terminal D.
  • the gate electrode G2 of the auxiliary transistor is short-circuited to the source electrode S1 of the main transistor.
  • the source electrode Sl of the main transistor is preferably connected to a ground terminal, which is not shown in detail in Fig. 2.
  • the source electrode S2 of the auxiliary transistor is connected as a floating electrode with no external potential terminal.
  • FIG. 3 schematically shows an exemplary embodiment of a circuit arrangement with the semiconductor arrangement 101 of FIG. 2.
  • a load 102 is connected in series via an electrical line 107 to the power path of the main transistor extending between the drain electrode D and the source electrode S1.
  • a load 102 is connected in series via an electrical line 107 to the power path of the main transistor extending between the drain electrode D and the source electrode S1.
  • Circuit 109 arranged, which comprises a series circuit of a field effect controllable transistor 104 as a switching element for opening and closing the control circuit 109, a power / voltage supply 105, and a resistor 106.
  • the gate electrode G 1 and the source electrode S 1 of the main transistor pick up the voltage dropping across the resistor 106, whereby, with the control circuit 109 closed by the switching element 104, the gate electrode G 1 negative with respect to the source Electrode is biased.
  • the source electrode S2 of the auxiliary transistor is connected via an electrical line 103 to the control terminal (gate) of the field effect transistor 104, whereby the field effect Transistor can be switched to thereby open the control circuit 109 or close.
  • control circuit 109 If the control circuit 109 is open, the main transistor is in the self-conducting state, so that when applied load voltage U L, a load current I L through the load
  • the main transistor Since the main transistor is usually designed so that it has the smallest possible on-resistance, practically the entire load voltage U L already drops at the load 102.
  • the rising potential at the drain electrode D also causes the potential of the source electrode S2 of the auxiliary transistor to increase, ie, to be "pulled along" with the rising potential of the drain electrode D.
  • This does not apply to the potential of the gate electrode G2 of the auxiliary transistor, which via the conductive connection to the source electrode S1 of the main transistor to a specific potential value, for example zero potential, is clamped.
  • the potential of the source electrode S2 can thus only increase up to a critical potential value, namely only until the clamping voltage between gate and source electrode (U G s-pinch-off) of the auxiliary transistor is reached.
  • the gate of the auxiliary transistor is biased so strongly with respect to its source (negative) that the space charge zones of the pn junctions touch and disconnect the current path.
  • the reached critical potential value of the source electrode S2 of the auxiliary transistor can thus in
  • Short circuit case can be used advantageously as a threshold for switching a switching element.
  • (Self-locking) field effect transistor 104 is connected, which is up to the clamping voltage increasing potential of the source electrode S2 and the control terminal of the field effect transistor.
  • the field-effect transistor 104 is designed so that when a specific
  • Threshold voltage to its control terminal which corresponds at most to the Abklemmschreib the auxiliary transistor, in the conductive state
  • the control circuit 109 closes, so that via the taps 108, 113, the gate electrode Gl of the main transistor against the source electrode Sl of the main transistor is biased negative ,
  • the saturation current through the main transistor is reduced in its current intensity in the event of a short circuit, wherein the saturation current intensity can be reduced to such a value that the thermal load occurring at the main transistor due to the electrical power loss is lowered so that destruction of the Main transistor can be prevented.
  • FIG. 4 shows a further exemplary embodiment of the circuit arrangement according to the invention for controlling the main transistor of the semiconductor arrangement according to the invention. To avoid unnecessary repetition, the only the differences from the embodiment of FIG. 3 explained and otherwise reference is made to the statements made to FIG. 3.
  • Circuit arrangement of FIG. 4 differs from the circuit arrangement of FIG. 3 in that a voltage divider circuit connected to the source electrode S2 of the auxiliary transistor, here in the form of a series connection of resistors 111, 112, is provided.
  • Voltage divider circuit is provided with a cross between the resistors 111, 112 voltage tap (branch) 110, which is connected via an electrical line 114 to the control terminal of the field effect transistor 104.
  • the auxiliary transistor is formed so that it has a triode current-voltage characteristic, a reduction of the pinch-off voltage can be achieved to a voltage suitable for the control of the field effect transistor 104 by the voltage divider circuit.
  • threshold values can be precisely defined and operating points can be set freely selectable.
  • FIG. 5 shows a schematic sectional view of an embodiment of the semiconductor device according to the invention.
  • the semiconductor structure shown in Fig. 5 comprises a first vertical J-FET (main transistor) shown in Fig. 5 on the left side and a second vertical J-FET (auxiliary transistor) which is shown in Fig. 5 on the right side is shown.
  • Main and auxiliary transistors are monolithically integrated in a semiconductor body, but at least in the region of their space-charge generating areas by an insulating means electrically separated or separable.
  • the structure of main transistor, auxiliary transistor and isolation device will now be explained in detail.
  • the semiconductor structure comprises as a semiconductor body a lightly doped first semiconductor region 116 of the n-type conductivity ("drift zone"), on whose planar bottom surface 141 in FIG. 5, a heavily doped second semiconductor region 115 of the n-conductivity type
  • the drain connection zone is in turn contacted on its surface 136 remote from the surface 141 by a drain electrode (D) 134 common to the two transistors, the drain connection zone 115 serving to pull the drain electrode 134 to the drift zone 116 to join.
  • the drain electrode 134 is made of, for example, a metallic material such as aluminum.
  • third p-type third semiconductor regions 117, 139, 140, 124 are formed on their upper surface 137, opposite the surface 141, which each have a trough-shaped depression open towards the top.
  • the third semiconductor regions 117, 139 belong to the main transistor, while the third semiconductor regions 124, 140 belong to the auxiliary transistor.
  • each trough-shaped depression of the third semiconductor regions 117, 139 of the main transistor heavily doped n conductive type fourth semiconductor regions 118 and heavily doped p conductive type fifth semiconductor regions 119 are juxtaposed (ie parallel to surface 137 of drift zone 116).
  • the third semiconductor region 117 of the main transistor there are disposed two fourth n-type semiconductor regions 118 surrounding a single p-type fifth semiconductor region 119.
  • a single fourth semiconductor region 118 of the n-type conductivity and a single fifth semiconductor region 119 of the p-type conductivity are arranged, wherein the fourth semiconductor region 118 on the third Semiconductor region 117 facing side is located.
  • the fourth semiconductor regions 118 and fifth semiconductor regions 119 located within a trough-shaped depression of a third semiconductor region 117, 139 of the main transistor each adjoin the surface 137 of the drift zone 116.
  • 124 of the auxiliary transistor are heavily doped n conductive type fourth semiconductor regions 126 and heavily doped p conductive type fifth semiconductor regions 125 juxtaposed (i.e., parallel to surface 137 of drift zone 116).
  • the third semiconductor region 124 of the auxiliary transistor there are disposed two fourth n-type semiconductor regions 126 surrounding a single p-type fifth semiconductor region 125.
  • a single fourth semiconductor region 126 of the n-type conductivity and a single fifth semiconductor region 125 of the p-type conductivity are arranged, wherein the fourth semiconductor region 126 is located on the third semiconductor region 124 side facing.
  • the fourth semiconductor regions 126 and fifth which are located within a trough-shaped depression of a third semiconductor region 124, 140 of the auxiliary transistor
  • Semiconductor regions 125 each adjoin the surface 137 of the drift zone 116.
  • the fourth semiconductor regions 118 of the n-type conductivity and fifth semiconductor regions 119 of the p-type are disposed within a same well-shaped depression of a third semiconductor region 117, 139 of the main transistor.
  • Each of these electrodes is contacted by a same source electrode (S1) 120 of the main transistor metallic material, such as aluminum.
  • S1 120 of the main transistor metallic material such as aluminum.
  • an ohmic junction for the source electrode 120 of the main transistor is provided, wherein the fifth semiconductor regions 119 Source electrode 120 ohm 'to the third semiconductor regions 117, 139 is connected.
  • the source electrode 120 of the main transistor is connected to an electrical ground terminal, that is put to "ground” (zero potential).
  • the fourth n-type semiconductor regions 126 and the fifth p-type semiconductor regions 125 located within a same well-shaped well of a third semiconductor region 124, 140 of the auxiliary transistor are each contacted by a same source electrode (S2) 130 of the auxiliary transistor, for example Polysilicon or a metallic material, such as aluminum, is made.
  • S2 source electrode
  • the fourth n-type semiconductor regions 126 and the p-type semiconductor regions 125 within a same well-shaped recess of a third semiconductor region 124, 140 of the auxiliary transistor are short-circuited by the source electrode 130.
  • Source junction zone Due to the strong doping of the fourth semiconductor regions 126 of the n-type conductivity and fifth semiconductor regions 125 of the p-type, an ohmic connection ("source junction zone") is created for the source electrode 130 of the auxiliary transistor, wherein the fifth semiconductor regions 119 Source electrode 130 ohm 'to the third semiconductor regions 124, 140 is connected.
  • sixth semiconductor regions 121, 137, 127 of the n-type conductivity arranged on the surface 137 of the drift zone 116.
  • the sixth semiconductor areas with the reference numeral 121 belong to the main transistor
  • the sixth semiconductor regions with the reference numeral 127 belong to the auxiliary transistor
  • the sixth semiconductor region with the reference numeral 131 belongs to the isolation device.
  • the sixth n-type semiconductor insertion regions 121 of the main transistor and the third semiconductor regions 117, 139 of the main transistor are disposed relative to each other such that each of the sixth semiconductor regions 121 of the main transistor
  • Main transistor the fourth n-type semiconductor regions 118 of two adjacent third semiconductor regions 117, 139 contacted, so as to provide an electrical connection between them.
  • the sixth n-type semiconductor insertion regions 127 of the auxiliary transistor and the third semiconductor regions 124, 140 of the auxiliary transistor are arranged relative to each other such that each of the sixth semiconductor regions 127 of the auxiliary transistor comprises the fourth n-type semiconductor regions 126 of two adjacent third semiconductor regions 124, 140 contacted so as to provide an electrical connection between them.
  • the sixth n-type semiconductor region 131 of the isolation device and the adjacent third semiconductor regions 139, 140 of the main and auxiliary transistors are arranged relative to each other so that the sixth semiconductor region 131 of the isolation device contacts the adjacent third semiconductor regions 117, 139, those within the trough-shaped ones Wells of the third semiconductor regions 117, 139 located fourth semiconductor regions 118, 126 and fifth semiconductor regions 119, 125 are not contacted.
  • respective seventh semiconductor regions 122, 132, 128 of the p-type conductivity are arranged on a surface of the sixth semiconductor regions 121, 131, 127 of the n-type conductivity facing away from the surface 137 of the drift zone 116.
  • the seventh semiconductor areas with the reference number 122 belong to the main transistor, while the seventh semiconductor areas with the reference number 128 belong to the auxiliary transistor.
  • the seventh semiconductor region with the reference numeral 132 belongs to the isolation device.
  • each of the p-conductive type seventh semiconductor regions 122 belonging to the main transistor and facing away from the surface 137 of the drift zone 116 is contacted by a gate electrode (G1) 123.
  • the surface of each of the p-type conductivity-type seventh semiconductor regions 128 facing away from the surface 137 of the drift region 116 is contacted by a gate electrode 129.
  • the surface 137 of the drift zone 116 facing away from the surface of the insulating device belonging to the seventh semiconductor region 132 of the p-type conductivity of a further electrode 133 is contacted.
  • the electrodes may for example be made of a metallic material, such as aluminum.
  • the conductivity type belonging to the auxiliary transistor and the electrode 133, the p-type seventh semiconductor region 132, and the n-type sixth semiconductor region 131 belonging to the insulating means are stacked one above the other.
  • the gate electrode (GI) 120 of the main transistor is separately controllable, the gate electrode 129 of the auxiliary transistor and the electrode 132 are the
  • Isolation device via an electrical connection 138 to the source electrode (Sl) 120 of the main transistor shorted.
  • the semiconductor structure shown in FIG. 5 is part of a cell array in which many cells have a main transistor and only a few (to one) cells contain the auxiliary transistor, the main and auxiliary transistors being replaced by a
  • Isolation device are electrically isolated from each other.
  • the part of the cell field of the main transistor shown in FIG. 5 is to be periodically continued in a corresponding manner.
  • Main and auxiliary transistor (s) are thus monolithically integrated in a same semiconductor body (or semiconductor structure). This has the advantage of a much faster response time in the case of a short circuit in series with the invention
  • Semiconductor device associated load compared to known in the art measures that are based on the evaluation of the drain potential and generate a shutdown signal by a logic circuit.
  • n-type semiconductor regions 118, the n-type sixth semiconductor regions 121, the drift region 116 and the drain junction region 115 By the fourth n-type semiconductor regions 118, the n-type sixth semiconductor regions 121, the drift region 116 and the drain junction region 115, a self-conducting current path (electron conduction) is provided between the source electrode 120 and the drain electrode 134 for the main transistor.
  • the n conductive type fourth semiconductor regions 126, the n conductive type sixth semiconductor regions 127, the n conductive type drift region 116, and the n conductive type drain junction region 115 become a self-conducting type for the auxiliary transistor
  • space charge zones are formed.
  • space charge regions are respectively generated by the (pn) junctions of the p-type seventh semiconductor regions 122, 132, 128 to the sixth semiconductor regions 121, 131, 127 of the n-type conductivity.
  • the expansions of the space charge zone are determined by the extent required the doping concentration of the semiconductor regions present charge carrier concentrations and the potential differences applied to the transitions.
  • the current paths between the source and drain electrodes of the main and auxiliary transistors can be narrowed or "disconnected" by negative biasing of the respective gate electrodes 123, 129 and a concomitant increase in the space charge zones.
  • the current paths can be clamped particularly effectively in semiconductor regions of the sixth semiconductor regions 121, 131, 127, in which, viewed in a projection direction perpendicular to the surface 137 of the drift zone 116, the third semiconductor regions 117, 139, 140 , 124, and the seventh semiconductor regions 122, 132, 128, which are all of the p-type conductivity, overlap.
  • the main and auxiliary transistors may be electrically isolated from each other by negatively biasing the electrode 133 of the isolation device and associated enlargement of the associated space charge regions.
  • FIG. 6 an equivalent circuit diagram of the semiconductor structure of Fig. 5 is shown in the blocking case.
  • the gate electrode G1 When the gate electrode G1 is negatively biased, a current flow through the load path of the main transistor located between the source electrode S1 and the drain electrode D is blocked, which is illustrated by the diode 143.
  • the load path of the auxiliary transistor located between the source electrode S2 and the drain electrode D is blocked, which is illustrated by the diode 142.
  • the source regions of the main and auxiliary transistors are electrically isolated from each other by the isolation device, which is illustrated by the two anti-serially connected diodes 144, 145, so that the source regions of the main and auxiliary transistors can also assume different potential values.
  • Fig. 7 wherein in a schematic sectional view another
  • Embodiment of the semiconductor device according to the invention is shown. To avoid unnecessary repetition, only the differences from the embodiment of FIG. 6 are explained, and otherwise reference is made to the statements made to FIG. 6.
  • the embodiment of Fig. 7 differs from the embodiment of Fig. 6 by the design of the isolation device for electrical isolation of the source regions of the main and auxiliary transistor. While the isolation device of FIG. 6 comprises an electrode 133, a p-type seventh semiconductor region 132, and a sixth n-type conductivity semiconductor region 131, the isolation device of FIG. 7 is characterized by a so-called metal-insulator structure. Here, a metallic electrode 146 is provided on an insulating layer 135 of an electrically insulating material, which are formed in the form of a vertical structure.
  • the insulating layer 135 is in this case arranged such that, as viewed in a projection direction perpendicular to the surface 137 of the drift zone 116, it partially overlaps the third semiconductor regions 139, 140 of the main and auxiliary transistors.
  • the space charge zones located below the metallic electrode 146 can be enlarged at the (pn) junctions of the third semiconductor regions 139, 140 to the drift zone 116, thereby electrically isolating the main and auxiliary transistors from one another.

Abstract

The invention relates to a semiconductor arrangement, comprising a first depletion layer field effect transistor and a second first depletion layer field effect transistor, wherein each depletion layer field effect transistor comprises a semiconductor body (116) of the one conductor type, which is in contact with a source electrode (S1; S2) and a drain electrode (D) spaced from the same such that between the source electrode and the drain electrode a flow path in created in the semiconductor body, and zones (117, 139, 122; 140, 128, 124) of the other conductor type that is opposite from the one conductor type, wherein the zones are provided in the region of the flow path in the semiconductor body and are in contact with a gate electrode (G1; G2) and form space charge regions controlling the flow path in the semiconductor body (116). The drain electrodes of the two depletion layer field effect transistors are short-circuited, and the source electrode (S1) of the first field effect transistor is short circuited with the gate electrode (G2) of the second depletion layer field effect transistor. The invention further relates to a circuit arrangement comprising this semiconductor arrangement, which has a switch element (104) that is controlled by the potential of the source electrode (S2) of the second depletion layer field effect transistor. The switch element can connect the gate electrode (G1) and the source electrode (S1) of the first depletion layer field effect transistor with a potential difference increasing the space charge regions.

Description

Beschreibungdescription
Halbleiteranordnung mit gekoppelten Sperrschicht-FeldeffekttransistorenSemiconductor device with coupled junction field effect transistors
Die Erfindung liegt auf dem technischen Gebiet der Halbleiterbauelemente und betrifft eine Halbleiteranordnung mit gekoppelten Sperrschicht-Feldeffekttransistoren, sowie eine diese Halbleiteranordnung enthaltende Schaltungsanordnung.The invention is in the technical field of semiconductor devices and relates to a semiconductor device with coupled junction field-effect transistors, as well as a circuit arrangement containing this semiconductor device.
Insbesondere in leistungselektronischen Schaltungen werden Schalttransistoren zum Schalten von elektrischen Strömen eingesetzt. Ein solcher Schalttransistor soll einerseits einen möglichst niedrigen DurchlasswiderstandIn particular, in power electronic circuits switching transistors are used for switching of electrical currents. On the one hand, such a switching transistor should have the lowest possible on-resistance
("Einschaltwiderstand") R0N haben, um so die Verlustleistung während des Betriebs gering zu halten, und andererseits ausreichend spannungsfest sein, um bei einer anliegenden Sperrspannung einen Spannungsdurchbruch zu vermeiden.("On") R 0N have to keep so low power dissipation during operation, and on the other hand, sufficiently strong voltage to avoid voltage breakdown at an applied reverse voltage.
In Hinblick auf die Spannungsfestigkeit im Sperrfall haben sich in der leistungselektronischen Anwendung Sperrschicht- Feldeffekttransistoren ("Junction-Feldeffekttransistoren oder J-FETs") auf Basis von Siliziumkarbid (SiC) oder einem ähnlichen Halbleitermaterial mit großem Bandabstand als vorteilhaft erwiesen. Siliziumkarbid zeichnet sich insbesondere durch einen relativ geringen flächenspezifischen elektrischen Widerstand aus, so dass der Durchlasswiderstand eines auf SiC basierenden Schalttransistors vergleichsweise gering ist. Es wird nun Bezug auf Fig. 1 genommen, worin in einer Schaltungsanordnung die typische Verwendung eines Sperrschicht-Feldeffekttransistors zum Schalten von elektrischem Strom durch eine Last in schematischer Weise dargestellt ist. Demnach ist eine Last 2 in Serie zu dem zwischen Source-Elektrode S und Drain-Elektrode D befindlichen Lastpfad (Leistungspfad) eines insgesamt mit der Bezugszahl 1 bezeichneten J-FETs geschaltet.With respect to the withstand voltage in the case of blocking, junction-field effect transistors ("Junction Field Effect Transistors" or "J-FETs") based on silicon carbide (SiC) or a similar wide band-gap semiconductor material have been found to be advantageous in the power electronic application. Silicon carbide is characterized in particular by a relatively small surface-specific electrical resistance, so that the on-resistance of a SiC-based switching transistor is comparatively low. Reference is now made to Fig. 1, which schematically illustrates in a circuit arrangement the typical use of a junction field effect transistor for switching electrical current through a load. Thus, a load 2 is connected in series with the load path (power path) between source S and drain D of a J-FET, generally designated by the reference numeral 1.
Der als Schalttransistor eingesetzte J-FET 1 ist typischerThe J-FET 1 used as the switching transistor is more typical
Weise so aufgebaut, dass ein Halbleiterkörper beispielsweise vom n-Leitungstyp (Elektronenleitung) auf seinen gegenüberliegenden Oberflächen mit hochdotierten Halbleitergebieten ebenfalls vom n-Leitungstyp versehen ist, welche von einer Drain-Elektrode D und einer Source-Elektrode S aus einem geeigneten Material, beispielsweise einem Metall, wie Aluminium, kontaktiert sind. Zwischen Source- und Drain- Elektrode befindet sich ein Strompfad, durch welchen bei angelegter Spannung Strom fließen kann. Weiterhin sind im Strompfad zwischen Source- und Drain-Elektrode wenigstens zwei Gebiete vom p-Leitungstyp (Löcherleitung) im Abstand voneinander angeordnet, welche jeweils mit dem n-leitenden Halbleitergebiet einen pn-Übergang mit einer Raumladungszone (Verarmungszone) formen. Diese p-dotierten Gebiete sind an eine äußere Gate-Elektrode angeschlossen, um hierdurch über die Ausdehnung der Raumladungszonen den Stromfluss im Strompfad zwischen Source- und Drain-Elektrode zu steuern.Is constructed so that a semiconductor body of, for example, the n-type conductivity (electron conduction) on its opposite surfaces with highly doped semiconductor regions is also provided with the n-type conductivity, which consists of a drain electrode D and a source electrode S of a suitable material, e.g. Metal, such as aluminum, are contacted. Between the source and drain electrodes is a current path through which current can flow when the voltage is applied. Furthermore, in the current path between the source and drain electrodes at least two regions of the p-type conductivity (hole line) are arranged at a distance, each forming a pn junction with a space charge region (depletion zone) with the n-type semiconductor region. These p-doped regions are connected to an outer gate electrode in order thereby to control the flow of current in the current path between the source and drain electrodes via the expansion of the space charge zones.
Ein solcher J-FET ist selbstleitend, das heißt, bei an der Gate-Elektrode anliegendem Nullpotenzial (UGs=0) fließt bei Anlegen einer Lastspannung (UL) an Source- und Drain- Elektrode ein Laststrom (IL) durch den Strompfad zwischen Source- und Drain-Elektrode. Liegt eine Spannung (UGS) zwischen Gate und Source an, deren Betrag eine so genannte Abklemmspannung ("Pinch-Off-Spannung" ) übersteigt, das heißtSuch a J-FET is self-conducting, that is, when applied to the gate electrode zero potential (U G s = 0) flows when applying a load voltage (U L ) to the source and drain electrode, a load current (I L ) through the Rung between Source and drain electrode. Is there a voltage (U GS ) between the gate and source, the amount of which exceeds a so-called Abklemmspannung ("pinch-off voltage"), that is
UGS> I > UGS-pirich-off, so befindet sich der J-FET 1 im Sperrzustand und der Laststrom IL über die Last 2 wird abgeklemmt .U GS >I> U GS -p iri ch-off, then the J-FET 1 is in the blocking state and the load current I L across the load 2 is disconnected.
In einer Schaltungsanordnung, wie sie in Fig. 1 veranschaulicht ist, soll die Lastspannung UL möglichst vollständig an der Last 2 abfallen, was voraussetzt, dass der J-FET 1 einen relativ geringen Durchlasswiderstand R0N hat. Kommt es jedoch zum einem Kurzschluss an der Last 2, so liegt die volle Lastspannung UL am J-FET 1 an, was zur Folge hat, dass der Strom im Lastpfad zwischen Source- und Drain- Elektrode des J-FETs 1 ansteigt. Der Strom durch den J-FET steigt jedoch lediglich bis zu einer kritischen Stromstärke ("Sättigungsstrom ISat") an, weil aufgrund der Tatsache, dass mit steigender Stromstärke durch den J-FET 1 der Durchlassspannungsabfall (Abfall der Lastspannung UL) zwischen Source- und Drain-Elektrode ansteigt, die Gate- Elektrode gegenüber der Source-Elektrode negativ vorgespannt wird. Die hierdurch bewirkte Vergrößerung der Raumladungszonen hat eine Verminderung des Strompfad- Querschnitts und eine entsprechende Widerstandserhöhung zwischen Source- und Drain-Elektrode zur Folge. Steigt dieIn a circuit arrangement as illustrated in FIG. 1, the load voltage U L should drop as completely as possible at the load 2, which implies that the J-FET 1 has a relatively low on- resistance R 0N . However, if there is a short circuit on the load 2, the full load voltage U L is applied to the J-FET 1, with the result that the current in the load path between the source and drain electrodes of the J-FET 1 increases. However, the current through the J-FET only increases up to a critical current ("saturation current I Sat ") because, due to the fact that with increasing current through the J-FET 1, the forward voltage drop (drop in the load voltage U L ) between source and drain electrode increases, the gate electrode is negatively biased against the source electrode. The enlargement of the space charge zones caused by this results in a reduction of the current path cross section and a corresponding increase in resistance between the source and drain electrodes. Does that rise?
Lastspannung UL weiter an, so steigt auch der Sättigungsstrom Isat an, so dass ein J-FET im Allgemeinen durch eine pentodenartige Strom-Spannungs-Kennlinie gekennzeichnet ist, falls keine besonderen Maßnahmen getroffen werden. Der Sättigungsstrom ISat hängt, neben der Größe der anliegenden Lastspannung UL, von den geometrischen Abmessungen des Strompfads und der mit der Dotierungskonzentration festgelegten Ladungsträgerkonzentration der Halbleitergebiete zwischen Source- und Drain-Elektrode ab.Load voltage U L on, so does the saturation current Is at , so that a J-FET is generally characterized by a pentode-like current-voltage characteristic, if no special measures are taken. The saturation current I Sat depends, in addition to the magnitude of the applied load voltage U L , on the geometric dimensions of the current path and with the doping concentration determined carrier concentration of the semiconductor regions between the source and drain electrode.
Handelt es sich bei der Lastspannung UL um eine in der Leistungselektronik übliche Spannung, welche beispielsweise in der Größenordnung von 700-1200 V liegt, so ist im Allgemeinen auch bei einer limitierten Stromstärke durch den J-FET im Kurzschlussfall aufgrund der starkenIf the load voltage U L is a voltage common in power electronics, which is, for example, in the order of magnitude of 700-1200 V, in general, even with a limited current through the J-FET in the event of a short circuit due to the strong
Temperaturerhöhung, basierend auf der Verlustleistung aus dem Produkt von Sättigungsstrom ISat und Lastspannung UL, mit einer Zerstörung des J-FETs zu rechnen.Temperature increase, based on the power loss from the product of saturation current I Sat and load voltage U L , with a destruction of the J-FETs expected.
Da die Ladungsträgerbeweglichkeit im technisch interessanten Temperaturbereich -55°C < T < 4000C abnimmt, zeigen Feldeffekttransistoren im Allgemeinen den weiteren Effekt, dass mit ansteigender Temperatur der Sättigungsstrom ISat abnimmt. In dieser Hinsicht als besonders vorteilhaft haben sich Schalttransistoren auf Basis von SiC erwiesen, welche einen geringeren flächenspezifischen Widerstand als Schalttransistoren auf Basis von Silizium (Si) haben und zudem auch höhere Temperaturen im Kurzschlussfall aushalten können. Beispielsweise wurde mit J-FETS auf Basis von SiC nachgewiesen, dass diese Kurzschlussströme limitieren und über einen Zeitraum von mehr als 100 μs ohne Zerstörung tragen können (siehe beispielsweise EP 0 992 069 Bl) .Since the charge carrier mobility in the technically interesting temperature range -55 ° C <T <400 0 C decreases, field effect transistors generally have the further effect that with increasing temperature, the saturation current I Sat decreases. Switching transistors based on SiC, which have a lower surface-specific resistance than switching transistors based on silicon (Si) and, in addition, can withstand higher temperatures in the event of a short circuit, have proven to be particularly advantageous. For example, it has been demonstrated with J-FETS based on SiC that they can limit short-circuit currents and carry them over a period of more than 100 μs without destruction (see, for example, EP 0 992 069 B1).
Für die Auslegung von Schalttransistoren muss jedoch stets ein "Trade-Off" zwischen einem relativ geringen Durchlasswiderstand (hohe Dotierung des Halbleiterkörpers) und einem möglichst niedrigen Sättigungsstrom (niedrige Dotierung des Halbleiterkörpers) zur Vermeidung einer thermischen Überlastung im Kurzschlussfall gefunden werden. Wie die Praxis zeigt, ist hier erreichbare Reduzierung des Sättigungsstroms im Allgemeinen in keiner Weise ausreichend, um den J-FET von einer thermischen Zerstörung im Kurzschlussfall zu schützen.For the design of switching transistors, however, a trade-off must always be found between a relatively low on-resistance (high doping of the semiconductor body) and the lowest possible saturation current (low doping of the semiconductor body) to avoid thermal overloading in the event of a short circuit. As practice shows, achievable reduction of the saturation current in general is in no way sufficient to protect the J-FET from thermal destruction in the event of a short circuit.
Bislang ist deshalb zur Vermeidung einer thermischen Zerstörung des Schalttransistors im Kurzschlussfall notwendig, den Schalttransistor mithilfe einer Logikschaltung, welche ein Abschaltsignal generiert, abzuschalten. Häufig erfolgt dies in der Weise, dass der Spannungsabfall am Schalttransistor im Kurzschlussfall ausgewertet wird. So werden beispielsweise bei einem Sense- Feldeffekttransistor ("SENSFET") oder Sense-IGBT einzelne Zellen zu einem Zellenfeld zusammengefasst, das als zusätzlicher Source-Anschluss zur Verfügung steht. Zwischen diesem und dem eigentlichen Source-Anschluss wird ein Widerstand geschaltet und der Spannungsabfall an ihm ausgewertet. Bei einem als "TEMPFET" bezeichneten Schalttransistor wird in einer chip-on-chip Technologie, also nicht monolithisch integriert, ein Thyristor zwischen Gate und Source geschaltet, der beim Erreichen einer bestimmten Temperatur die Eingangsspannung kurzschließt. Bei einem als "HITFET" bezeichneten Schalttransistor ist der Thyristor monolithisch integriert.So far, therefore, to avoid thermal destruction of the switching transistor in the case of short circuit, it is necessary to turn off the switching transistor by means of a logic circuit which generates a shutdown signal. This is often done in such a way that the voltage drop across the switching transistor is evaluated in the event of a short circuit. Thus, for example, in the case of a sense field-effect transistor ("SENSFET") or sense IGBT, individual cells are combined to form a cell field, which is available as an additional source connection. Between this and the actual source terminal, a resistor is connected and evaluated the voltage drop across it. In a so-called "TEMPFET" switching transistor is in a chip-on-chip technology, that is not monolithically integrated, a thyristor connected between the gate and source, which short-circuits the input voltage when reaching a certain temperature. In a switching transistor called "HITFET", the thyristor is monolithically integrated.
All die genannten Schalttransistoren beruhen auf einem Abschalten im Störfall beziehungsweise einem zwischen zwei Stromwerten oszillierenden Verhalten. Dies kann jedoch zu Störungen bei anderen, nicht kurzschlussbehafteten Verbrauchern im selben Schaltkreis führen. Insbesondere kann ein Schalttransistor bei Vorliegen von induktiven Komponenten im Kurzschlusskreis durch ein aktives Abschalten beschädigt werden. Zur Erzeugung eines Signals zum Abschalten des Schalttransistors ist eine Logikschaltung notwendig, welche Platz benötigt und Kosten verursacht. Zudem benötigt die Generierung eines Abschaltsignals eine relativ lange Zeitspanne, in welcher die Gefahr einer zwischenzeitlichen thermischen Zerstörung des Schalttransistors besteht.All the switching transistors mentioned are based on a shutdown in the event of a fault or a behavior oscillating between two current values. However, this can cause interference with other, non-short-circuit consumers in the same circuit. In particular, a switching transistor may be damaged by an active shutdown in the presence of inductive components in the short circuit become. To generate a signal to turn off the switching transistor, a logic circuit is needed which requires space and costs. In addition, the generation of a shutdown signal requires a relatively long period of time, in which there is the danger of an intermediate thermal destruction of the switching transistor.
Demgegenüber liegt der vorliegenden Erfindung die Aufgabe zugrunde, eine Halbleiteranordnung und eine die Halbleiteranordnung verwendende Schaltungsanordnung zur Verfügung zu stellen, mit denen die genannten Nachteile vermieden werden können .In contrast, the present invention has the object to provide a semiconductor device and a semiconductor device using the circuit arrangement available with which the mentioned disadvantages can be avoided.
Diese Aufgabe wird nach dem Vorschlag der Erfindung durch eine Halbleiteranordnung mit den Merkmalen von Anspruch 1 sowie durch eine Schaltungsanordnung mit den Merkmalen von Anspruch 5 gelöst. Vorteilhafte Ausgestaltungen der Erfindung sind durch die Merkmale der Unteransprüche angegeben.This object is achieved according to the proposal of the invention by a semiconductor device having the features of claim 1 and by a circuit arrangement having the features of claim 5. Advantageous embodiments of the invention are indicated by the features of the subclaims.
Erfindungsgemäß ist eine Halbleiteranordnung gezeigt, welche einen selbstleitenden ersten Sperrschicht-Feldeffekttransistor (im Weiteren "Haupttransistor" genannt) und einen selbstleitenden zweiten Sperrschicht-Feldeffektransistor (im Weiteren "Hilfstransistor" genannt) umfasst, die miteinander gekoppelt sind.According to the invention, there is shown a semiconductor device comprising a normally-off first junction field-effect transistor (hereinafter referred to as "main transistor") and a self-conducting second junction field-effect transistor (hereinafter called "auxiliary transistor") which are coupled together.
Der Haupttransistor umfasst einen Halbleiterkörper des einen Leitungstyps, beispielsweise n-LeitungstypThe main transistor comprises a semiconductor body of the one conductivity type, for example n-type conductivity
(Elektronenleitung) , welcher von einer Source-Elektrode und einer von dieser mit Abstand angeordneten Drain-Elektrode kontaktiert ist, so dass zwischen der Source-Elektrode und der Drain-Elektrode des Haupttransistors ein Strompfad im Halbleiterkörper gebildet ist. Er umfasst im Halbleiterkörper im Bereich des Strompfads weiterhin Dotiergebiete des anderen, zum einen Leitungstyp entgegen gesetzten Leitungstyps, beispielsweise p-Leitungstyp (Löcherleitung) , die im Halbleiterkörper den Strompfad steuernde Raumladungszonen (Verarmungszonen) aufbauen. Die Dotiergebiete des anderen Leitungstyps sind von einer Gate- Elektrode zur Steuerung der Ausdehnung der Raumladungszonen kontaktiert .(Electron line), which is contacted by a source electrode and a spaced-apart from this drain electrode, so that between the source electrode and the drain electrode of the main transistor, a current path is formed in the semiconductor body. It further comprises doping regions of the semiconductor body in the region of the current path another type of line of opposite conductivity type, for example p-type conductivity (hole line), which build in the semiconductor body the current path controlling space charge zones (depletion zones). The doping regions of the other conductivity type are contacted by a gate electrode for controlling the expansion of the space charge zones.
Gleichermaßen umfasst der Hilfstransistor einen Halbleiterkörper des einen Leitungstyps, beispielsweise n- Leitungstyp (Elektronenleitung) , welcher auf seiner Oberfläche von einer Source-Elektrode und einer von dieser beabstandeten Drain-Elektrode kontaktiert ist, so dass zwischen der Source-Elektrode und der Drain-Elektrode im Halbleiterkörper ein von dem Strompfad des Haupttransistors elektrisch isolierter Strompfad des Hilfstransistors gebildet ist. Er umfasst im Halbleiterkörper im Bereich des Strompfads weiterhin Dotiergebiete des anderen, zum einen Leitungstyp entgegen gesetzten Leitungstyps, beispielsweise p- Leitungstyp, die im Halbleiterkörper den Strompfad desSimilarly, the auxiliary transistor comprises a semiconductor body of the one conductivity type, for example n-type conductivity (electron conduction), which is contacted on its surface by a source electrode and a drain electrode spaced therefrom, such that between the source electrode and the drain electrode a current path of the auxiliary transistor which is electrically insulated from the current path of the main transistor is formed in the semiconductor body. In the semiconductor body, in the region of the current path, it further comprises doping regions of the other conductivity type, for example p-type conductivity, which in the semiconductor body counteracts the current path of the other
Hilfstransistors steuernde Raumladungszonen aufbauen. Die Dotiergebiete sind von einer Gate-Elektrode zur Steuerung der Ausdehnung der Raumladungszonen des Hilfstransistors kontaktiert .Build auxiliary transistor controlling space charge zones. The doping regions are contacted by a gate electrode for controlling the expansion of the space charge zones of the auxiliary transistor.
Vorteilhaft, jedoch nicht zwingend, sind in der erfindungsgemäßen Halbleiteranordnung die Drain- und Source- Elektroden von Haupt- und Hilfstransistor jeweils auf gegenüberliegenden Oberflächen des Halbleiterkörpers angeordnet, so dass vertikale Sperrschicht- Feldeffekttransistoren geformt werden.Advantageously, but not necessarily, in the semiconductor device according to the invention, the drain and source electrodes of the main and auxiliary transistors are respectively arranged on opposite surfaces of the semiconductor body, so that vertical junction field effect transistors are formed.
In der erfindungsgemäßen Halbleiteranordnung sind die Drain- Elektrode des Haupttransistors und die Drain-Elektrode des Hilfstransistors elektrisch kurzgeschlossen. Vorteilhaft werden die Drain-Elektroden von Haupt- und Hilfstransistor als eine gemeinsame Drain-Elektrode geformt. Zudem ist die Source-Elektrode des Haupttransistors mit den im Halbleiterkörper des Hilfstransistors vorgesehenen, jeweils Raumladungszonen aufbauenden Dotiergebieten kurzgeschlossen. Zu diesem Zweck ist die Source-Elektrode des Haupttransistors mit der Gate-Elektrode des Hilfstransistors verbunden. Vorteilhaft, jedoch nicht zwingend, ist die Source-Elektrode des Haupttransistors mit einem Massenanschluss verbunden, so dass die Raumladungszonen aufbauenden Dotiergebiete des Hilfstransistors auf Nullpotenzial gelegt sind.In the semiconductor device according to the invention, the drain electrode of the main transistor and the drain electrode of the auxiliary transistor are electrically short-circuited. Advantageously, the drain electrodes of the main and auxiliary transistors are shaped as a common drain electrode. In addition, the source electrode of the main transistor with the in Semiconductor body of the auxiliary transistor provided, each space-charge zones doping regions shorted. For this purpose, the source of the main transistor is connected to the gate of the auxiliary transistor. Advantageously, but not necessarily, the source electrode of the main transistor is connected to a ground terminal, so that the dopant regions of the auxiliary transistor forming the space charge zones are set at zero potential.
Gemäß einer besonders vorteilhaften Ausgestaltung der erfindungsgemäßen Halbleiteranordnung sind der Haupttransistor und der Hilfstransistor in einem selben Halbleiterkörper monolithisch integriert ausgebildet. In diesem Fall sind wenigstens die Raumladungszonen aufbauenden Gebiete von Haupt- und Hilfstransistor mittels einerAccording to a particularly advantageous embodiment of the semiconductor device according to the invention, the main transistor and the auxiliary transistor are formed monolithically integrated in a same semiconductor body. In this case, at least the space charge zones constituting areas of main and auxiliary transistors by means of a
Isolationseinrichtung voneinander elektrisch isolierbar bzw. isoliert. Hierdurch kann in vorteilhafter Weise ein im Wesentlichen gleiches Temperaturverhalten von Haupt- und Hilfstransistor erreicht werden.Isolation device from each other electrically isolated or insulated. As a result, a substantially equal temperature behavior of main and auxiliary transistor can be achieved in an advantageous manner.
Die Erfindung erstreckt sich ferner auf eine Schaltungsanordnung mit einer wie oben beschriebenen Halbleiteranordnung, welche ein von dem Potenzial der Source- Elektrode des Hilfstransistors gesteuertes Schaltelement umfasst, durch welches Gate- und Source-Elektrode des Haupttransistors mit einer die Raumladungszonen des Haupttransistors vergrößernden Potenzialdifferenz verbunden werden können. Zu diesem Zweck ist ein Steueranschluss des Schaltelements mit der Source-Elektrode des Hilfstransistors elektrisch leitend verbunden.The invention further extends to a circuit arrangement comprising a semiconductor device as described above, which comprises a switching element controlled by the potential of the source electrode of the auxiliary transistor, through which gate and source electrodes of the main transistor are connected to a potential difference increasing the space charge zones of the main transistor can. For this purpose, a control terminal of the switching element is electrically conductively connected to the source electrode of the auxiliary transistor.
Bei dem Schaltelement kann es beispielsweise um ein mittels Feldeffekt steuerbares Schaltelement, wie ein MOSFET (Metal Oxid Field Effect Transistor), handeln. In diesem Fall ist die Source-Elektrode des Hilfstransistors mit der Gate- Elektrode des mittels Feldeffekt steuerbaren Transistors verbunden . In einer vorteilhaften Ausgestaltung der Schaltungsanordnung ist beispielsweise ein Steuerkreis mit einer Strom-/Spannungsversorgung und einem seriell mit dem Schaltelement verschalteten Widerstand vorgesehen, wobei Gate- und Source-Elektrode des Haupttransistors über Abgriffe (Abzweige) die am Widerstand abfallende Spannung abgreifen.The switching element can be, for example, a switching element that can be controlled by field effect, such as a MOSFET (Metal Oxide Field Effect Transistor). In this case, the source electrode of the auxiliary transistor is connected to the gate electrode of the field effect controllable transistor. In an advantageous embodiment of the circuit arrangement, for example, a control circuit with a current / voltage supply and a serially connected to the switching element resistor is provided, wherein the gate and source electrode of the main transistor via taps (branches) tap the voltage dropping across the resistor.
In der erfindungsgemäßen Schaltungsanordnung kann die Gate- Elektrode des Haupttransistors durch das von dem Source- Potenzial des Hilfstransistors gesteuerte Schaltelement mit einem die Raumladungszonen vergrößernden Potenzial verbunden werden. Insofern wird die Gate-Elektrode des Haupttransistors gegenüber der Source-Elektrode des Haupttransistors mit einer Spannung geeigneten Vorzeichens vorgespannt, beispielsweise wird sie negativ vorgespannt, wenn die Raumladungszonen aufbauenden Halbleitergebiete des Haupttransistors vom p- Leitungstyp (Löcherleitung) sind.In the circuit arrangement according to the invention, the gate electrode of the main transistor can be connected to the potential which increases the space charge zones by the switching element controlled by the source potential of the auxiliary transistor. In this respect, the gate of the main transistor is biased with respect to the source of the main transistor with a voltage of suitable sign, for example, it is negatively biased when the space charge regions constituting semiconductor regions of the main transistor of the p-type conductivity (hole line).
Gemäß einer weiteren vorteilhaften Ausgestaltung der erfindungsgemäßen Schaltungsanordnung umfasst diese eine mit der Source-Elektrode des Hilfstransistors verbundene Spannungsteilerschaltung, beispielsweise eine Serienschaltung von Widerständen, welche mit einem Spannungsabgriff (Abzweig) versehen ist, der mit einem Steueranschluss des Schaltelements elektrisch leitend verbunden ist. In diesem Fall ist es besonders vorteilhaft, wenn der Hilfstransistor so ausgebildet ist, dass er anstelle einer herkömmlichen pentodenartige Strom-Spannungs-Kennlinie eine triodenartige Strom-Spannungs-Kennlinie aufweist .According to a further advantageous embodiment of the circuit arrangement according to the invention, this comprises a connected to the source electrode of the auxiliary transistor voltage divider circuit, for example, a series circuit of resistors, which is provided with a Spannungsabgriff (branch), which is electrically connected to a control terminal of the switching element. In this case, it is particularly advantageous if the auxiliary transistor is designed so that it has a triode-like current-voltage characteristic instead of a conventional pentode-like current-voltage characteristic.
Die Erfindung wird nun anhand von Ausführungsbeispielen näher erläutert, wobei Bezug auf die beigefügten Figuren genommen wird. Gleiche oder gleich wirkende Elemente sind in den Figuren mit den gleichen Bezugszeichen bezeichnet.The invention will now be explained in more detail by means of embodiments, reference being made to the accompanying figures. Identical or equivalent elements are denoted by the same reference numerals in the figures.
Fig. 1 zeigt eine Schaltungsanordnung eines herkömmlichen J-FETs mit einer mit dem Leistungspfad des J-FETs seriell verbundenen Last; Fig. 2 zeigt ein Schaltdiagramm der erfindungsgemäßen Halbleiteranordnung mit Haupt- und Hilfstransistor;Fig. 1 shows a circuit arrangement of a conventional J-FET having a load serially connected to the power path of the J-FET; Fig. 2 shows a circuit diagram of the semiconductor device according to the invention with main and auxiliary transistor;
Fig. 3 zeigt ein Ausführungsbeispiel der erfindungsgemäßen Schaltungsanordnung zur Steuerung des Haupttransistors der erfindungsgemäßen Halbleiteranordnung;Fig. 3 shows an embodiment of the circuit arrangement according to the invention for controlling the main transistor of the semiconductor device according to the invention;
Fig. 4 zeigt ein weiteres Ausführungsbeispiel der erfindungsgemäßen Schaltungsanordnung zur Steuerung desFIG. 4 shows a further exemplary embodiment of the circuit arrangement according to the invention for controlling the
Haupttransistors der erfindungsgemäßen Halbleiteranordnung;Main transistor of the semiconductor device according to the invention;
Fig. 5 zeigt in einer schematischen Schnittdarstellung ein Ausführungsbeispiel der erfindungsgemäßen Halbleiteranordnung;Fig. 5 shows a schematic sectional view of an embodiment of the semiconductor device according to the invention;
Fig. 6 zeigt ein Ersatzschaltbild der Halbleiteranordnung von Fig. 5;Fig. 6 is an equivalent circuit diagram of the semiconductor device of Fig. 5;
Fig. 7 zeigt in einer schematischen Schnittdarstellung ein weiteres Ausführungsbeispiel der erfindungsgemäßen Halbleiteranordnung .7 shows a schematic sectional view of a further exemplary embodiment of the semiconductor arrangement according to the invention.
Die Fig. 1 wurde bereits in der Beschreibungseinleitung erläutert, so dass sich hier eine weitere Beschreibung erübrigt .1 has already been explained in the introduction to the description, so that a further description is unnecessary here.
Es wird nun Bezug auf Fig. 2 und Fig. 3 genommen, worin ein Schaltdiagramm der erfindungsgemäßen Halbleiteranordnung mit Haupt- und Hilfstransistor und ein Ausführungsbeispiel der erfindungsgemäßen Schaltungsanordnung zur Steuerung des Haupttransistors der erfindungsgemäßen Halbleiteranordnung gezeigt ist.Reference is now made to FIG. 2 and FIG. 3 which shows a circuit diagram of the main and auxiliary transistor semiconductor device according to the invention and an embodiment of the inventive circuit arrangement for controlling the main transistor of the semiconductor device according to the invention.
Sei zunächst Fig. 2 betrachtet. Demnach umfasst die erfindungsgemäße Halbleiteranordnung, welche insgesamt mit der Bezugszahl 101 bezeichnet ist, zwei J-FETs, nämlich einen Haupttransistor, dessen Lastpfad (Leistungspfad) sich zwischen Drain-Anschluss (Drain-Elektrode) D und Source- Anschluss (Source-Elektrode) Sl erstreckt, und welcher von dem Gate-Anschluss (Gate-Elektrode) Gl gesteuert ist, und einen Hilfstransistor, dessen Lastpfad (Leistungspfad) sich zwischen Drain-Anschluss (Drain-Elektrode) D und Source- Anschluss (Source-Elektrode) S2 erstreckt, und welcher von dem Gate-Anschluss (Gate-Elektrode) G2 gesteuert ist.Consider first Fig. 2 considered. Accordingly, the semiconductor device according to the invention, which is denoted overall by the reference numeral 101, two J-FETs, namely a main transistor, whose load path (power path) itself between drain terminal (drain electrode) D and source terminal (source electrode) Sl, and which is controlled by the gate terminal (gate electrode) G1, and an auxiliary transistor whose load path (power path) is between drain Terminal (drain electrode) D and source terminal (source electrode) S2, and which is controlled by the gate terminal (gate electrode) G2.
Die Drain-Anschlüsse von Haupt- und Hilfstransistor sind kurzgeschlossen und formen so einen gemeinsanen Drain- Anschluss D. Zudem ist die Gate-Elektrode G2 des Hilfstransistors mit der Source-Elektrode Sl des Haupttransistors kurzgeschlossen. Die Source-Elektrode Sl des Haupttransistors ist vorzugsweise mit einem Massenanschluss verbunden, was in Fig. 2 nicht näher dargestellt ist. Die Source-Elektrode S2 des Hilfstransistors ist als floatende Elektrode mit keinem äußeren Potenzialanschluss verbunden.The drain terminals of the main and auxiliary transistors are short-circuited, thus forming a common drain terminal D. In addition, the gate electrode G2 of the auxiliary transistor is short-circuited to the source electrode S1 of the main transistor. The source electrode Sl of the main transistor is preferably connected to a ground terminal, which is not shown in detail in Fig. 2. The source electrode S2 of the auxiliary transistor is connected as a floating electrode with no external potential terminal.
In Fig. 3 ist ein Ausführungsbeispiel für eine Schaltungsanordnung mit der Halbleiteranordnung 101 von Fig. 2 schematisch dargestellt. In der Schaltungsanordnung von Fig. 3 ist eine Last 102 über eine elektrische Leitung 107 seriell mit dem sich zwischen Drain-Elektrode D und Source- Elektrode Sl erstreckenden Leistungspfad des Haupttransistors verbunden. Zudem ist in der Schaltungsanordnung einFIG. 3 schematically shows an exemplary embodiment of a circuit arrangement with the semiconductor arrangement 101 of FIG. 2. In the circuit arrangement of FIG. 3, a load 102 is connected in series via an electrical line 107 to the power path of the main transistor extending between the drain electrode D and the source electrode S1. In addition, in the circuit arrangement a
Schaltkreis 109 angeordnet, welcher eine Serienschaltung eines mittels Feldeffekt steuerbaren Transistors 104 als Schaltelement zum Öffnen und Schließen des Steuerkreises 109, eine Strom-/Spannungsversorgung 105, sowie einen Widerstand 106 umfasst. Über jeweilige Abgriffe (Abzweige) 108, 113 greifen Gate-Elektrode Gl und Source-Elektrode Sl des Haupttransistors die über den Widerstand 106 abfallende Spannung ab, wodurch, bei durch das Schaltelement 104 geschlossenen Steuerkreis 109 die Gate-Elektrode Gl negativ gegenüber der Source-Elektrode vorgespannt wird. Zudem ist die Source-Elektrode S2 des Hilfstransistors über eine elektrische Leitung 103 mit dem Steueranschluss (Gate) des Feldeffekt-Transistors 104 verbunden, wodurch der Feldeffekt- Transistor geschaltet werden kann, um hierdurch den Steuerkreis 109 zu öffnen oder zu schließen.Circuit 109 arranged, which comprises a series circuit of a field effect controllable transistor 104 as a switching element for opening and closing the control circuit 109, a power / voltage supply 105, and a resistor 106. Via respective taps (branches) 108, 113, the gate electrode G 1 and the source electrode S 1 of the main transistor pick up the voltage dropping across the resistor 106, whereby, with the control circuit 109 closed by the switching element 104, the gate electrode G 1 negative with respect to the source Electrode is biased. In addition, the source electrode S2 of the auxiliary transistor is connected via an electrical line 103 to the control terminal (gate) of the field effect transistor 104, whereby the field effect Transistor can be switched to thereby open the control circuit 109 or close.
Die Funktionsweise der erfindungsgemäßen Halbleiteranordnung von Fig. 2 und der erfindungsgemäßen Schaltungsanordnung von Fig. 3 ist wie folgt:The operation of the semiconductor device according to the invention of FIG. 2 and of the circuit arrangement according to the invention of FIG. 3 is as follows:
Ist der Steuerkreis 109 offen, befindet sich der Haupttransistor im selbstleitenden Zustand, so dass bei angelegter Lastspannung UL ein Laststrom IL durch die LastIf the control circuit 109 is open, the main transistor is in the self-conducting state, so that when applied load voltage U L, a load current I L through the load
102 und den zwischen Drain-Elektrode D und Source-Elektrode Sl befindlichen Lastpfad des Haupttransistors fließt, wie in Fig. 3 durch den Pfeil angedeutet ist. Da der Haupttransistor gewöhnlich so ausgelegt ist, dass er einen möglichst kleinen Durchlasswiderstand hat, fällt praktisch die gesamte Lastspannung UL bereits an der Last 102 ab.102 and the load path of the main transistor located between the drain electrode D and the source electrode Sl flows, as indicated in Fig. 3 by the arrow. Since the main transistor is usually designed so that it has the smallest possible on-resistance, practically the entire load voltage U L already drops at the load 102.
Tritt aber ein Kurzschluss in der Last 102 auf, so fällt praktisch die gesamte Lastspannung UL an der Halbleiteranordnung 101 ab, mit der Folge eines starken Anstiegs der Stromstärke des durch den zwischen Drain- Elektrode D und Source-Elektrode Sl befindlichen Leistungspfad des Haupttransistors fließenden Stroms. Wie bereits eingangs erläutert wurde, steigt die Stromstärke im Leistungspfad des Haupttransistors bis zurHowever, if a short circuit occurs in the load 102, practically the entire load voltage U L at the semiconductor arrangement 101 drops, with the result of a sharp rise in the current flowing through the power path of the main transistor located between drain electrode D and source electrode Sl current. As already explained at the beginning, the current strength in the power path of the main transistor increases up to
Sättigungsstromstärke an, jedoch mit der Gefahr einer thermischen Zerstörung der Halbleiteranordnung aufgrund einer hohen elektrischen Verlustleistung, wie sie etwa in leistungselektronischen Anwendungen auftritt.Saturation current, but with the risk of thermal destruction of the semiconductor device due to high electrical power loss, such as occurs in power electronic applications.
Im Kurzschlussfall führt das ansteigende Potenzial an der Drain-Elektrode D aber auch dazu, dass das Potenzial der Source-Elektrode S2 des Hilfstransistors ansteigt, quasi mit dem ansteigenden Potenzial der Drain-Elektrode D "mitgezogen" wird. Dies gilt nicht für das Potenzial der Gate-Elektrode G2 des Hilfstransistors, welches über die leitende Verbindung zur Source-Elektrode Sl des Haupttransistors auf einen bestimmten Potenzialwert, beispielsweise Nullpotenzial, festgeklemmt ist. Bei einem ansteigenden Drain-Potenzial kann das Potenzial der Source-Elektrode S2 somit nur bis zu einem kritischen Potenzialwert ansteigen, nämlich nur solange bis die Abklemmspannung zwischen Gate- und Source-Elektrode (UGs- pinch-off) des Hilfstransistors erreicht ist. In diesem Fall ist die Gate-Elektrode des Hilfstransistors so stark gegenüber seiner Source-Elektrode (negativ) vorgespannt, dass sich die Raumladungszonen der pn-Übergänge berühren und den Strompfad abklemmen. Der erreichte kritische Potenzialwert der Source- Elektrode S2 des Hilfstransistors kann somit imIn the case of a short circuit, however, the rising potential at the drain electrode D also causes the potential of the source electrode S2 of the auxiliary transistor to increase, ie, to be "pulled along" with the rising potential of the drain electrode D. This does not apply to the potential of the gate electrode G2 of the auxiliary transistor, which via the conductive connection to the source electrode S1 of the main transistor to a specific potential value, for example zero potential, is clamped. With an increasing drain potential, the potential of the source electrode S2 can thus only increase up to a critical potential value, namely only until the clamping voltage between gate and source electrode (U G s-pinch-off) of the auxiliary transistor is reached. In this case, the gate of the auxiliary transistor is biased so strongly with respect to its source (negative) that the space charge zones of the pn junctions touch and disconnect the current path. The reached critical potential value of the source electrode S2 of the auxiliary transistor can thus in
Kurzschlussfall in vorteilhafter Weise als Schwellwert zum Schalten eines Schaltelements eingesetzt werden.Short circuit case can be used advantageously as a threshold for switching a switching element.
Da die Source-Elektrode S2 des Hilfstransistors über die elektrische Leitung 103 mit dem Steueranschluss desSince the source electrode S2 of the auxiliary transistor via the electrical line 103 to the control terminal of the
(selbstsperrenden) Feldeffekt-Transistors 104 verbunden ist, liegt das bis zur Abklemmspannung ansteigende Potenzial der Source-Elektrode S2 auch dem Steueranschluss des Feldeffekt- Transistors an. Hierbei ist der Feldeffekt-Transistor 104 so ausgelegt, dass er bei Anlegen einer bestimmten(Self-locking) field effect transistor 104 is connected, which is up to the clamping voltage increasing potential of the source electrode S2 and the control terminal of the field effect transistor. In this case, the field-effect transistor 104 is designed so that when a specific
Schwellspannung an seinen Steueranschluss, welche höchstens der Abklemmspannung des Hilfstransistors entspricht, in den leitenden Zustand übergeht, den Steuerkreis 109 schließt, so dass über die Abgriffe 108, 113 die Gate-Elektrode Gl des Haupttransistors gegenüber der Source-Elektrode Sl des Haupttransistors negativ vorgespannt wird. Dies hat zur Folge, dass der Sättigungsstrom durch den Haupttransistor im Kurzschlussfall in seiner Stromstärke verringert wird, wobei die Sättigungsstromstärke auf einen solchen Wert vermindert werden kann, dass die am Haupttransistor aufgrund der elektrischen Verlustleistung auftretende thermische Belastung so weit abgesenkt wird, dass eine Zerstörung des Haupttransistors verhindert werden kann.Threshold voltage to its control terminal, which corresponds at most to the Abklemmspannung the auxiliary transistor, in the conductive state, the control circuit 109 closes, so that via the taps 108, 113, the gate electrode Gl of the main transistor against the source electrode Sl of the main transistor is biased negative , This has the consequence that the saturation current through the main transistor is reduced in its current intensity in the event of a short circuit, wherein the saturation current intensity can be reduced to such a value that the thermal load occurring at the main transistor due to the electrical power loss is lowered so that destruction of the Main transistor can be prevented.
In Fig. 4 ist ein weiteres Ausführungsbeispiel der erfindungsgemäßen Schaltungsanordnung zur Steuerung des Haupttransistors der erfindungsgemäßen Halbleiteranordnung gezeigt. Um unnötige Wiederholungen zu vermeiden, werden die lediglich die Unterschiede zum Ausführungsbeispiel von Fig. 3 erläutert und ansonsten wird auf die zu Fig. 3 gemachten Ausführungen Bezug genommen.FIG. 4 shows a further exemplary embodiment of the circuit arrangement according to the invention for controlling the main transistor of the semiconductor arrangement according to the invention. To avoid unnecessary repetition, the only the differences from the embodiment of FIG. 3 explained and otherwise reference is made to the statements made to FIG. 3.
Das Ausführungsbeispiel der erfindungsgemäßenThe embodiment of the invention
Schaltungsanordnung von Fig. 4 unterscheidet sich von der Schaltungsanordnung von Fig. 3 dahin gehend, dass eine mit der Source-Elektrode S2 des Hilfstransistors verbundene Spannungsteilerschaltung, hier in Form einer Serienschaltung von Widerständen 111, 112, vorgesehen ist. DieCircuit arrangement of FIG. 4 differs from the circuit arrangement of FIG. 3 in that a voltage divider circuit connected to the source electrode S2 of the auxiliary transistor, here in the form of a series connection of resistors 111, 112, is provided. The
Spannungsteilerschaltung ist mit einem zwischen die Widerstände 111, 112 greifenden Spannungsabgriff (Abzweig) 110 versehen, welcher über eine elektrische Leitung 114 mit dem Steueranschluss des Feldeffekttransistors 104 verbunden ist. Insbesondere für den Fall, dass der Hilfstransistors so ausgebildet ist, dass er eine triodenförmige Strom-Spannungs- Kennlinie hat, kann durch die Spannungsteilerschaltung eine Verminderung der Pinch-Off-Spannung auf einen für die Steuerung des Feldeffekttransistors 104 geeigneten Spannungswert erreicht werden. Somit können mittels geeigneter Spannungsteilung Schwellwerte genau definiert und Arbeitspunkte frei wählbar eingestellt werden.Voltage divider circuit is provided with a cross between the resistors 111, 112 voltage tap (branch) 110, which is connected via an electrical line 114 to the control terminal of the field effect transistor 104. In particular, in the event that the auxiliary transistor is formed so that it has a triode current-voltage characteristic, a reduction of the pinch-off voltage can be achieved to a voltage suitable for the control of the field effect transistor 104 by the voltage divider circuit. Thus, by means of a suitable voltage division, threshold values can be precisely defined and operating points can be set freely selectable.
Es wird nun Bezug auf Fig. 5 genommen, worin in einer schematischen Schnittdarstellung ein Ausführungsbeispiel der erfindungsgemäßen Halbleiteranordnung gezeigt ist.Reference is now made to FIG. 5, which shows a schematic sectional view of an embodiment of the semiconductor device according to the invention.
Der in Fig. 5 gezeigte Halbleiteraufbau umfasst einen ersten vertikalen J-FET (Haupttransistor), welcher in Fig. 5 auf der linken Seite dargestellt ist, und einen zweiten vertikalen J-FET (Hilfstransistor) , welcher in Fig. 5 auf der rechten Seite dargestellt ist. Haupt- und Hilfstransistor sind in einem Halbleiterkörper monolithisch integriert geformt, jedoch wenigstens im Bereich ihrer Raumladungszonen erzeugenden Gebiete durch eine Isolationseinrichtung elektrisch voneinander getrennt bzw. trennbar. Der Aufbau von Haupttransistor, Hilfstransistor und Isolationseinrichtung wird nun im Detail erläutert. Der Halbleiteraufbau umfasst als Halbleiterkörper ein schwach dotiertes erstes Halbleitergebiet 116 vom n-Leitungstyp ("Driftzone"), an dessen planaren, in Fig. 5 unteren Oberfläche 141 sich ein stark dotiertes zweites Halbleitergebiet 115 vom n-LeitungstypThe semiconductor structure shown in Fig. 5 comprises a first vertical J-FET (main transistor) shown in Fig. 5 on the left side and a second vertical J-FET (auxiliary transistor) which is shown in Fig. 5 on the right side is shown. Main and auxiliary transistors are monolithically integrated in a semiconductor body, but at least in the region of their space-charge generating areas by an insulating means electrically separated or separable. The structure of main transistor, auxiliary transistor and isolation device will now be explained in detail. The semiconductor structure comprises as a semiconductor body a lightly doped first semiconductor region 116 of the n-type conductivity ("drift zone"), on whose planar bottom surface 141 in FIG. 5, a heavily doped second semiconductor region 115 of the n-conductivity type
("Drain-Anschlusszone") befindet. Die Drain-Anschlusszone ist ihrerseits an ihrer der Oberfläche 141 abgewandten Oberfläche 136 von einer den beiden Transistoren gemeinsamen Drain- Elektrode (D) 134 kontaktiert, wobei die Drain-Anschlusszone 115 dazu dient, die Drain-Elektrode 134 an die Driftzone 116 ohm'sch anzuschließen. Die Drain-Elektrode 134 ist beispielsweise aus einem metallischen Material, wie Aluminium, gefertigt.("Drain Junction Zone"). The drain connection zone is in turn contacted on its surface 136 remote from the surface 141 by a drain electrode (D) 134 common to the two transistors, the drain connection zone 115 serving to pull the drain electrode 134 to the drift zone 116 to join. The drain electrode 134 is made of, for example, a metallic material such as aluminum.
In der Driftzone 116 sind an ihrer der Oberfläche 141 gegenüber liegenden, in Fig. 5 oberen Oberfläche 137 dritte Halbleitergebiete 117, 139, 140, 124 vom p-Leitungstyp geformt, welche jeweils eine Fig. 5 nach oben offene wannenförmige Vertiefung aufweisen. Hierbei gehören die dritten Halbleitergebiete 117, 139 zum Haupttransistor, während die dritten Halbleitergebiete 124, 140 zum Hilfstransistor gehören.In the drift zone 116, third p-type third semiconductor regions 117, 139, 140, 124 are formed on their upper surface 137, opposite the surface 141, which each have a trough-shaped depression open towards the top. Here, the third semiconductor regions 117, 139 belong to the main transistor, while the third semiconductor regions 124, 140 belong to the auxiliary transistor.
Innerhalb einer jeden wannenförmigen Vertiefung der dritten Halbleitergebiete 117, 139 des Haupttransistors sind stark dotierte vierte Halbleitergebiete 118 vom n-Leitungstyp und stark dotierte fünfte Halbleitergebiete 119 vom p-Leitungstyp in lateraler Richtung (d. h. parallel zur Oberfläche 137 der Driftzone 116) nebeneinander angeordnet. Hierbei sind in dem dritten Halbleitergebiet 117 des Haupttransistors zwei vierte Halbleitergebiete 118 vom n-Leitungstyp angeordnet, welche ein einzelnes fünftes Halbleitergebiet 119 vom p-Leitungstyp umgeben. In dem dritten Halbleitergebiet 139 des Haupttransistors sind ein einzelnes viertes Halbleitergebiet 118 vom n-Leitungstyp und ein einzelnes fünftes Halbleitergebiet 119 vom p-Leitungstyp angeordnet, wobei sich das vierte Halbleitergebiet 118 auf der dem dritten Halbleitergebiet 117 zugewandten Seite befindet. Die innerhalb einer wannenförmigen Vertiefung eines dritten Halbleitergebiets 117, 139 des Haupttransistors befindlichen vierten Halbleitergebiete 118 und fünften Halbleitergebiete 119 grenzen jeweils an die Oberfläche 137 der Driftzone 116 an .Within each trough-shaped depression of the third semiconductor regions 117, 139 of the main transistor, heavily doped n conductive type fourth semiconductor regions 118 and heavily doped p conductive type fifth semiconductor regions 119 are juxtaposed (ie parallel to surface 137 of drift zone 116). Here, in the third semiconductor region 117 of the main transistor, there are disposed two fourth n-type semiconductor regions 118 surrounding a single p-type fifth semiconductor region 119. In the third semiconductor region 139 of the main transistor, a single fourth semiconductor region 118 of the n-type conductivity and a single fifth semiconductor region 119 of the p-type conductivity are arranged, wherein the fourth semiconductor region 118 on the third Semiconductor region 117 facing side is located. The fourth semiconductor regions 118 and fifth semiconductor regions 119 located within a trough-shaped depression of a third semiconductor region 117, 139 of the main transistor each adjoin the surface 137 of the drift zone 116.
Gleichermaßen sind innerhalb einer jeden wannenförmigen Vertiefung der dritten Halbleitergebiete 140, 124 des Hilfstransistors stark dotierte vierte Halbleitergebiete 126 vom n-Leitungstyp und stark dotierte fünfte Halbleitergebiete 125 vom p-Leitungstyp in lateraler Richtung (d. h. parallel zur Oberfläche 137 der Driftzone 116) nebeneinander angeordnet. Hierbei sind in dem dritten Halbleitergebiet 124 des Hilfstransistors zwei vierte Halbleitergebiete 126 vom n-Leitungstyp angeordnet, welche ein einzelnes fünftes Halbleitergebiet 125 vom p-Leitungstyp umgeben. In dem dritten Halbleitergebiet 140 des Hilfstransistors sind ein einzelnes viertes Halbleitergebiet 126 vom n-Leitungstyp und ein einzelnes fünftes Halbleitergebiet 125 vom p-Leitungstyp angeordnet, wobei sich das vierte Halbleitergebiet 126 auf der dem dritten Halbleitergebiet 124 zugewandten Seite befindet. Die innerhalb einer wannenförmigen Vertiefung eines dritten Halbleitergebiets 124, 140 des Hilfstransistors befindlichen vierten Halbleitergebiete 126 und fünftenSimilarly, within each well-shaped well of the third semiconductor regions 140, 124 of the auxiliary transistor are heavily doped n conductive type fourth semiconductor regions 126 and heavily doped p conductive type fifth semiconductor regions 125 juxtaposed (i.e., parallel to surface 137 of drift zone 116). Here, in the third semiconductor region 124 of the auxiliary transistor, there are disposed two fourth n-type semiconductor regions 126 surrounding a single p-type fifth semiconductor region 125. In the third semiconductor region 140 of the auxiliary transistor, a single fourth semiconductor region 126 of the n-type conductivity and a single fifth semiconductor region 125 of the p-type conductivity are arranged, wherein the fourth semiconductor region 126 is located on the third semiconductor region 124 side facing. The fourth semiconductor regions 126 and fifth, which are located within a trough-shaped depression of a third semiconductor region 124, 140 of the auxiliary transistor
Halbleitergebiete 125 grenzen jeweils an die Oberfläche 137 der Driftzone 116 an.Semiconductor regions 125 each adjoin the surface 137 of the drift zone 116.
Die innerhalb einer selben wannenförmigen Vertiefung eines dritten Halbleitergebiets 117, 139 des Haupttransistors befindlichen vierten Halbleitergebiete 118 vom n-Leitungstyp und fünften Halbleitergebiete 119 vom p-Leitungstyp werden jeweils von einer selben Source-Elektrode (Sl) 120 des Haupttransistors kontaktiert, welche beispielsweise aus einem metallischen Material, wie Aluminium, gefertigt ist. Um die Bildung eines parasitären Bipolartransistors zu vermeiden, sind die sich innerhalb einer selben wannenförmigen Vertiefung eines dritten Halbleitergebiets 117, 139 des Haupttransistors befindlichen vierten Halbleitergebiete 118 vom n-Leitungstyp und fünften Halbleitergebiete 119 vom p- Leitungstyp von der Source-Elektrode 120 kurzgeschlossen. Durch die starke Dotierung der vierten Halbleitergebiete 118 vom n-Leitungstyp und fünften Halbleitergebiete 119 vom p- Leitungstyp wird ein ohm' scher Anschluss ("Source- Anschlusszone" ) für die Source-Elektrode 120 des Haupttransistors geschaffen, wobei durch die fünften Halbleitergebiete 119 die Source-Elektrode 120 ohm' seh an die dritten Halbleitergebiete 117, 139 angeschlossen ist. Vorzugsweise ist die Source-Elektrode 120 des Haupttransistors mit einem elektrischen Massenanschluss verbunden, das heißt auf "Masse" (Nullpotenzial) gelegt.The fourth semiconductor regions 118 of the n-type conductivity and fifth semiconductor regions 119 of the p-type are disposed within a same well-shaped depression of a third semiconductor region 117, 139 of the main transistor. Each of these electrodes is contacted by a same source electrode (S1) 120 of the main transistor metallic material, such as aluminum. In order to avoid the formation of a parasitic bipolar transistor, which are within a same trough-shaped depression of a third semiconductor region 117, 139 of the Shorted to the main transistor fourth n-type semiconductor regions 118 and p-type semiconductor regions 119 of the source electrode 120. Due to the strong doping of the fourth semiconductor regions 118 of the n-type conductivity and fifth semiconductor regions 119 of the p-type, an ohmic junction ("source junction region") for the source electrode 120 of the main transistor is provided, wherein the fifth semiconductor regions 119 Source electrode 120 ohm 'to the third semiconductor regions 117, 139 is connected. Preferably, the source electrode 120 of the main transistor is connected to an electrical ground terminal, that is put to "ground" (zero potential).
Gleichermaßen werden die innerhalb einer selben wannenförmigen Vertiefung eines dritten Halbleitergebiets 124, 140 des Hilfstransistors befindlichen vierten Halbleitergebiete 126 vom n-Leitungstyp und fünften Halbleitergebiete 125 vom p-Leitungstyp jeweils von einer selben Source-Elektrode (S2) 130 des Hilfstransistors kontaktiert, welche beispielsweise aus Polysilizium oder einem metallischen Material, wie Aluminium, gefertigt ist. Um die Bildung eines parasitären Bipolartransistors zu vermeiden, sind die sich innerhalb einer selben wannenförmigen Vertiefung eines dritten Halbleitergebiets 124, 140 des Hilfstransistors befindlichen vierten Halbleitergebiete 126 vom n-Leitungstyp und fünften Halbleitergebiete 125 vom p-Leitungstyp von der Source- Elektrode 130 kurzgeschlossen. Durch die starke Dotierung der vierten Halbleitergebiete 126 vom n-Leitungstyp und fünften Halbleitergebiete 125 vom p-Leitungstyp wird ein ohm' scher Anschluss ("Source-Anschlusszone" ) für die Source-Elektrode 130 des Hilfstransistors geschaffen, wobei durch die fünften Halbleitergebiete 119 die Source-Elektrode 130 ohm' seh an die dritten Halbleitergebiete 124, 140 angeschlossen ist.Similarly, the fourth n-type semiconductor regions 126 and the fifth p-type semiconductor regions 125 located within a same well-shaped well of a third semiconductor region 124, 140 of the auxiliary transistor are each contacted by a same source electrode (S2) 130 of the auxiliary transistor, for example Polysilicon or a metallic material, such as aluminum, is made. In order to avoid the formation of a parasitic bipolar transistor, the fourth n-type semiconductor regions 126 and the p-type semiconductor regions 125 within a same well-shaped recess of a third semiconductor region 124, 140 of the auxiliary transistor are short-circuited by the source electrode 130. Due to the strong doping of the fourth semiconductor regions 126 of the n-type conductivity and fifth semiconductor regions 125 of the p-type, an ohmic connection ("source junction zone") is created for the source electrode 130 of the auxiliary transistor, wherein the fifth semiconductor regions 119 Source electrode 130 ohm 'to the third semiconductor regions 124, 140 is connected.
Weiterhin sind auf der Oberfläche 137 der Driftzone 116 sechste Halbleitergebiete 121, 137, 127 vom n-Leitungstyp angeordnet. Hierbei gehören die sechsten Halbeitergebiete mit der Bezugszahl 121 zum Haupttransistor, die sechsten Halbleitergebiete mit der Bezugszahl 127 gehören zum Hilfstransistor und das sechste Halbleitergebiet mit der Bezugszahl 131 gehört zur Isolationseinrichtung.Furthermore, on the surface 137 of the drift zone 116, sixth semiconductor regions 121, 137, 127 of the n-type conductivity arranged. Here, the sixth semiconductor areas with the reference numeral 121 belong to the main transistor, the sixth semiconductor regions with the reference numeral 127 belong to the auxiliary transistor and the sixth semiconductor region with the reference numeral 131 belongs to the isolation device.
Die sechsten Halbeitergebiete 121 vom n-Leitungstyp des Haupttransistors und die dritten Halbleitergebiete 117, 139 des Haupttransistors sind relativ zueinander so angeordnet, dass ein jedes der sechsten Halbleitergebiete 121 desThe sixth n-type semiconductor insertion regions 121 of the main transistor and the third semiconductor regions 117, 139 of the main transistor are disposed relative to each other such that each of the sixth semiconductor regions 121 of the main transistor
Haupttransistors die vierten Halbleitergebiete 118 vom n- Leitungstyp von zwei benachbarten dritten Halbleitergebiete 117, 139 kontaktiert, um so einen elektrischen Anschluss zwischen diesen zu schaffen. Gleichermaßen sind die sechsten Halbeitergebiete 127 vom n-Leitungstyp des Hilfstransistors und die dritten Halbleitergebiete 124, 140 des Hilfstransistors relativ zueinander so angeordnet, dass ein jedes der sechsten Halbleitergebiete 127 des Hilfstransistors die vierten Halbleitergebiete 126 vom n-Leitungstyp von zwei benachbarten dritten Halbleitergebiete 124, 140 kontaktiert, um so einen elektrischen Anschluss zwischen diesen zu schaffen. Das sechste Halbleitergebiet 131 vom n-Leitungstyp der Isolationseinrichtung und die angrenzenden dritten Halbleitergebiete 139, 140 von Haupt- und Hilfstransistor sind relativ zueinander so angeordnet, dass das sechste Halbleitergebiet 131 der Isolationseinrichtung die benachbarten dritten Halbleitergebiete 117, 139 kontaktiert, wobei die innerhalb der wannenförmigen Vertiefungen der dritten Halbleitergebiete 117, 139 befindlichen vierten Halbleitergebiete 118, 126 und fünften Halbleitergebiete 119, 125 nicht kontaktiert sind.Main transistor, the fourth n-type semiconductor regions 118 of two adjacent third semiconductor regions 117, 139 contacted, so as to provide an electrical connection between them. Likewise, the sixth n-type semiconductor insertion regions 127 of the auxiliary transistor and the third semiconductor regions 124, 140 of the auxiliary transistor are arranged relative to each other such that each of the sixth semiconductor regions 127 of the auxiliary transistor comprises the fourth n-type semiconductor regions 126 of two adjacent third semiconductor regions 124, 140 contacted so as to provide an electrical connection between them. The sixth n-type semiconductor region 131 of the isolation device and the adjacent third semiconductor regions 139, 140 of the main and auxiliary transistors are arranged relative to each other so that the sixth semiconductor region 131 of the isolation device contacts the adjacent third semiconductor regions 117, 139, those within the trough-shaped ones Wells of the third semiconductor regions 117, 139 located fourth semiconductor regions 118, 126 and fifth semiconductor regions 119, 125 are not contacted.
Auf einer der Oberfläche 137 der Driftzone 116 abgewandten Oberfläche der sechsten Halbleitergebiete 121, 131, 127 vom n-Leitungstyp sind jeweils siebte Halbleitergebiete 122, 132, 128 vom p-Leitungstyp angeordnet. Hierbei gehören die siebten Halbeitergebiete mit der Bezugszahl 122 zum Haupttransistor, während die siebten Halbleitergebiete mit der Bezugszahl 128 zum Hilfstransistor gehören. Das siebte Halbleitergebiet mit der Bezugszahl 132 gehört zur Isolationseinrichtung.On a surface of the sixth semiconductor regions 121, 131, 127 of the n-type conductivity facing away from the surface 137 of the drift zone 116, respective seventh semiconductor regions 122, 132, 128 of the p-type conductivity are arranged. Here, the seventh semiconductor areas with the reference number 122 belong to the main transistor, while the seventh semiconductor areas with the reference number 128 belong to the auxiliary transistor. The seventh semiconductor region with the reference numeral 132 belongs to the isolation device.
Die der Oberfläche 137 der Driftzone 116 abgewandte Oberfläche eines jeden der zum Haupttransistor gehörenden siebten Halbleitergebiete 122 vom p-Leitungstyp ist von einer Gate-Elektrode (Gl) 123 kontaktiert. Gleichermaßen ist die der Oberfläche 137 der Driftzone 116 abgewandte Oberfläche eines jeden der zum Hilfstransistor gehörenden siebten Halbleitergebiete 128 vom p-Leitungstyp von einer Gate- Elektrode 129 kontaktiert. In entsprechender Weise ist die der Oberfläche 137 der Driftzone 116 abgewandte Oberfläche des zur Isolationseinrichtung gehörenden siebten Halbleitergebiets 132 vom p-Leitungstyp von einer weiteren Elektrode 133 kontaktiert. Die Elektroden können beispielsweise aus einem metallischen Material, wie Aluminium, gefertigt sein.The surface of each of the p-conductive type seventh semiconductor regions 122 belonging to the main transistor and facing away from the surface 137 of the drift zone 116 is contacted by a gate electrode (G1) 123. Likewise, the surface of each of the p-type conductivity-type seventh semiconductor regions 128 facing away from the surface 137 of the drift region 116 is contacted by a gate electrode 129. In a corresponding manner, the surface 137 of the drift zone 116 facing away from the surface of the insulating device belonging to the seventh semiconductor region 132 of the p-type conductivity of a further electrode 133 is contacted. The electrodes may for example be made of a metallic material, such as aluminum.
Die Gate-Elektrode 123, das siebte Halbleitergebiet 122 vom p-Leitungstyp und das sechste Halbleitergebiet 121 vom n- Leitungstyp, welche zum Haupttransistor gehören, die Gate- Elektrode 129, das siebte Halbleitergebiet 128 vom p- Leitungstyp und das sechste Halbleitergebiet 127 vom n- Leitungstyp, welche zum Hilfstransistor gehören, sowie die Elektrode 133, das siebte Halbleitergebiet 132 vom p- Leitungstyp und das sechste Halbleitergebiet 131 vom n-Leitungstyp, welche zur Isolationseinrichtung gehören, sind jeweils stapeiförmig übereinander angeordnet.The gate electrode 123, the p-type seventh semiconductor region 122, and the n-type sixth semiconductor region 121 which belong to the main transistor, the gate electrode 129, the p-type seventh semiconductor region 128, and the sixth semiconductor region 127 from the n The conductivity type belonging to the auxiliary transistor and the electrode 133, the p-type seventh semiconductor region 132, and the n-type sixth semiconductor region 131 belonging to the insulating means are stacked one above the other.
Während die Gate-Elektrode (Gl) 120 des Haupttransistors separat ansteuerbar ist, sind die Gate-Elektrode 129 des Hilfstransistors und die Elektrode 132 derWhile the gate electrode (GI) 120 of the main transistor is separately controllable, the gate electrode 129 of the auxiliary transistor and the electrode 132 are the
Isolationseinrichtung über eine elektrische Verbindung 138 mit der Source-Elektrode (Sl) 120 des Haupttransistors kurzgeschlossen.Isolation device via an electrical connection 138 to the source electrode (Sl) 120 of the main transistor shorted.
Der in Fig. 5 gezeigte Halbleiteraufbau ist Teil eines Zellenfelds, in dem viele Zellen einen Haupttransistor und nur wenige (bis eine) Zellen den Hilfstransistor enthalte, wobei Haupt- und Hilfstransistor durch eineThe semiconductor structure shown in FIG. 5 is part of a cell array in which many cells have a main transistor and only a few (to one) cells contain the auxiliary transistor, the main and auxiliary transistors being replaced by a
Isolationseinrichtung voneinander elektrisch getrennt sind. Zum Aufbau des Zellenfelds ist der in Fig. 5 gezeigte Teil des Zellenfelds des Haupttransistors in entsprechender Weise periodisch fortzusetzen. Haupt- und Hilfstransistor (en) sind somit in einem selben Halbleiterkörper (bzw. Halbleiteraufbau) monolithisch integriert. Dies hat den Vorteil einer wesentlich schnelleren Ansprechzeit im Fall eines Kurzschlusses einer seriell mit der erfindungsgemäßenIsolation device are electrically isolated from each other. To construct the cell array, the part of the cell field of the main transistor shown in FIG. 5 is to be periodically continued in a corresponding manner. Main and auxiliary transistor (s) are thus monolithically integrated in a same semiconductor body (or semiconductor structure). This has the advantage of a much faster response time in the case of a short circuit in series with the invention
Halbleiteranordnung verbundenen Last im Vergleich zu im Stand der Technik bekannten Maßnahmen, die auf der Auswertung des Drain-Potenzials beruhen und durch eine Logikschaltung erst ein Abschaltsignal generieren.Semiconductor device associated load compared to known in the art measures that are based on the evaluation of the drain potential and generate a shutdown signal by a logic circuit.
Durch die vierten Halbleitergebiete 118 vom n-Leitungstyp, die sechsten Halbleitergebiete 121 vom n-Leitungstyp, die Driftzone 116 und die Drain-Anschlusszone 115 wird für den Haupttransistor ein selbstleitender Strompfad (Elektronenleitung) zwischen Source-Elektrode 120 und Drain- Elektrode 134 geschaffen. Gleichermaßen wird durch die vierten Halbleitergebiete 126 vom n-Leitungstyp, die sechsten Halbleitergebiete 127 vom n-Leitungstyp, die Driftzone 116 vom n-Leitungstyp und die Drain-Anschlusszone 115 vom n- Leitungstyp für den Hilfstransistor ein selbstleitenderBy the fourth n-type semiconductor regions 118, the n-type sixth semiconductor regions 121, the drift region 116 and the drain junction region 115, a self-conducting current path (electron conduction) is provided between the source electrode 120 and the drain electrode 134 for the main transistor. Likewise, the n conductive type fourth semiconductor regions 126, the n conductive type sixth semiconductor regions 127, the n conductive type drift region 116, and the n conductive type drain junction region 115 become a self-conducting type for the auxiliary transistor
Strompfad (Elektronenleitung) zwischen Source-Elektrode 130 und Drain-Elektrode 134 geschaffen.Current path (electron conduction) between source electrode 130 and drain electrode 134 created.
Durch die (pn-) Übergänge der dritten Halbleitergebiete 117, 139, 140, 124 vom p-Leitungstyp zur n-leitenden DriftzoneBy the (pn) junctions of the third semiconductor regions 117, 139, 140, 124 of the p-type conductivity to the n-type drift zone
116, sowie zu den sechsten Halbleitergebieten 121, 131, 127 vom n-Leitungstyp, werden jeweils Raumladungszonen (Verarmungszonen) gebildet. Gleichermaßen werden durch die (pn-) Übergänge der siebten Halbleitergebiete 122, 132, 128 vom p-Leitungstyp zu den sechsten Halbleitergebieten 121, 131, 127 vom n-Leitungstyp jeweils Raumladungszonen (Verarmungszonen) erzeugt. Die Ausdehnungen der Raumladungszone bestimmen sich hierbei durch die nach Maßgabe der Dotierungskonzentration der Halbleitergebiete vorliegenden Ladungsträgerkonzentrationen und den an den Übergängen anliegenden Potenzialdifferenzen. So können die Strompfade zwischen Source- und Drain-Elektroden von Haupt- und Hilfstransistor durch negatives Vorspannen der jeweiligen Gate-Elektroden 123, 129 und einer damit einher gehenden Vergrößerung der Raumladungszonen verengt beziehungsweise "abgeklemmt" werden. In dem in Fig. 5 dargestellten Halbleiteraufbau können die Strompfade besonders effektiv in Halbleiterbereichen der sechsten Halbleitergebiete 121, 131, 127 abgeklemmt werden, in denen sich, betrachtet in einer Projektionsrichtung senkrecht zur Oberfläche 137 der Driftzone 116, die dritten Halbleitergebiete 117, 139, 140, 124, und die siebten Halbleitergebiete 122, 132, 128, welche alle vom p-Leitungstyp sind, überlappen.116, as well as the sixth semiconductor regions 121, 131, 127 of the n-type conductivity, respectively space charge zones (depletion zones) are formed. Likewise, space charge regions (depletion regions) are respectively generated by the (pn) junctions of the p-type seventh semiconductor regions 122, 132, 128 to the sixth semiconductor regions 121, 131, 127 of the n-type conductivity. The expansions of the space charge zone are determined by the extent required the doping concentration of the semiconductor regions present charge carrier concentrations and the potential differences applied to the transitions. Thus, the current paths between the source and drain electrodes of the main and auxiliary transistors can be narrowed or "disconnected" by negative biasing of the respective gate electrodes 123, 129 and a concomitant increase in the space charge zones. In the semiconductor structure illustrated in FIG. 5, the current paths can be clamped particularly effectively in semiconductor regions of the sixth semiconductor regions 121, 131, 127, in which, viewed in a projection direction perpendicular to the surface 137 of the drift zone 116, the third semiconductor regions 117, 139, 140 , 124, and the seventh semiconductor regions 122, 132, 128, which are all of the p-type conductivity, overlap.
In entsprechender Weise können Haupt- und Hilfstransistor durch negatives Vorspannen der Elektrode 133 der Isolationseinrichtung und einer damit einher gehenden Vergrößerung der zugehörigen Raumladungszonen voneinander elektrisch isoliert werden .Similarly, the main and auxiliary transistors may be electrically isolated from each other by negatively biasing the electrode 133 of the isolation device and associated enlargement of the associated space charge regions.
Es wird nun Bezug auf Fig. 6 genommen, worin ein Ersatzschaltbild des Halbleiteraufbaus von Fig. 5 im Sperrfall dargestellt ist. Bei negativer Vorspannung der Gate-Elektrode Gl wird ein Stromfluss durch den zwischen Source-Elektrode Sl und Drain-Elektrode D befindlichen Lastpfad des Haupttransistors gesperrt, was durch die Diode 143 veranschaulicht ist. Gleichermaßen wird im Sperrfall der zwischen Source-Elektrode S2 und Drain-Elektrode D befindliche Lastpfad des Hilfstransistors gesperrt, was durch die Diode 142 veranschaulicht ist. In diesem Fall sind die Source-Gebiete von Haupt- und Hilfstransistor durch die Isolationseinrichtung voneinander elektrisch isoliert, was durch die beiden antiseriell geschalteten Dioden 144, 145 veranschaulicht ist, so dass die Source-Gebiete von Haupt- und Hilfstransistor auch unterschiedliche Potenzialwerte annehmen können. Es wird nun Bezug auf Fig. 7 genommen, worin in einer schematischen Schnittdarstellung ein weiteresReference is now made to Fig. 6, wherein an equivalent circuit diagram of the semiconductor structure of Fig. 5 is shown in the blocking case. When the gate electrode G1 is negatively biased, a current flow through the load path of the main transistor located between the source electrode S1 and the drain electrode D is blocked, which is illustrated by the diode 143. Similarly, in the blocking case, the load path of the auxiliary transistor located between the source electrode S2 and the drain electrode D is blocked, which is illustrated by the diode 142. In this case, the source regions of the main and auxiliary transistors are electrically isolated from each other by the isolation device, which is illustrated by the two anti-serially connected diodes 144, 145, so that the source regions of the main and auxiliary transistors can also assume different potential values. Reference is now made to Fig. 7, wherein in a schematic sectional view another
Ausführungsbeispiel der erfindungsgemäßen Halbleiteranordnung gezeigt ist. Um unnötige Wiederholungen zu vermeiden, werden lediglich die Unterschiede zum Ausführungsbeispiel von Fig. 6 erläutert, und ansonsten wird auf die zu Fig. 6 gemachten Ausführungen verwiesen.Embodiment of the semiconductor device according to the invention is shown. To avoid unnecessary repetition, only the differences from the embodiment of FIG. 6 are explained, and otherwise reference is made to the statements made to FIG. 6.
Das Ausführungsbeispiels von Fig. 7 unterscheidet sich von dem Ausführungsbeispiel von Fig. 6 durch die Ausgestaltung der Isolationseinrichtung zur elektrischen Isolierung der Source-Gebiete von Haupt- und Hilfstransistor . Während die Isolationseinrichtung von Fig. 6 eine Elektrode 133, einen siebten Halbleiterbereich 132 vom p-Leitungstyp und einen sechsten Halbleiterbereich 131 vom n-Leitungstyp umfasst, zeichnet sich die Isolationseinrichtung von Fig. 7 durch eine so genannte Metall-Isolator-Struktur aus. Hierbei ist eine metallische Elektrode 146 auf einer Isolationsschicht 135 aus einem elektrisch isolierenden Material vorgesehen, welche in Form einer vertikalen Struktur ausgebildet sind. Die Isolationsschicht 135 ist hierbei so angeordnet, dass sie, betrachtet in einer Projektionsrichtung senkrecht zur Oberfläche 137 der Driftzone 116, die dritten Halbleitergebiete 139, 140 von Haupt- und Hilfstransistor teilweise überlappt. Mittels Feldeffekt können die unterhalb der metallischen Elektrode 146 befindlichen Raumladungszonen an den (pn-) Übergängen der dritten Halbleitergebiete 139, 140 zur Driftzone 116 vergrößert werden, um hierdurch Haupt- und Hilfstransistor voneinander elektrisch zu isolieren. BezugszeichenlisteThe embodiment of Fig. 7 differs from the embodiment of Fig. 6 by the design of the isolation device for electrical isolation of the source regions of the main and auxiliary transistor. While the isolation device of FIG. 6 comprises an electrode 133, a p-type seventh semiconductor region 132, and a sixth n-type conductivity semiconductor region 131, the isolation device of FIG. 7 is characterized by a so-called metal-insulator structure. Here, a metallic electrode 146 is provided on an insulating layer 135 of an electrically insulating material, which are formed in the form of a vertical structure. The insulating layer 135 is in this case arranged such that, as viewed in a projection direction perpendicular to the surface 137 of the drift zone 116, it partially overlaps the third semiconductor regions 139, 140 of the main and auxiliary transistors. By means of a field effect, the space charge zones located below the metallic electrode 146 can be enlarged at the (pn) junctions of the third semiconductor regions 139, 140 to the drift zone 116, thereby electrically isolating the main and auxiliary transistors from one another. LIST OF REFERENCE NUMBERS
1 J-FET 2 Last1 J-FET 2 load
101 Halbleiteranordnung101 semiconductor device
102 Last102 load
103 elektrische Verbindung103 electrical connection
104 Feldeffekttransistor 105 Strom-/Spannungsversorgung104 field effect transistor 105 power supply
106 Widerstand106 resistance
107 elektrische Verbindung107 electrical connection
108 Abzweig108 branch
109 Schaltkreis 110 Abzweig109 circuit 110 branch
111 Widerstand111 resistance
112 Widerstand112 resistance
113 Abzweig113 branch
114 elektrische Verbindung 115 zweites Halbleitergebiet114 electrical connection 115 second semiconductor region
116 erstes Halbleitergebiet116 first semiconductor region
117 drittes Halbleitergebiet des Haupttransistors117 third semiconductor region of the main transistor
118 viertes Halbleitergebiet des Haupttransistors118 fourth semiconductor region of the main transistor
119 fünftes Halbleitergebiet des Haupttransistors 120 Souce-Elektrode des Haupttransistors119 fifth semiconductor region of the main transistor 120 Souce electrode of the main transistor
121 sechstes Halbleitergebiet des Haupttransistors121 sixth semiconductor region of the main transistor
122 siebtes Halbleitergebiet des Haupttransistors122 seventh semiconductor region of the main transistor
123 Gate-Elektrode des Haupttransistors123 gate electrode of the main transistor
124 drittes Halbleitergebiet des Hilfstransistors 125 fünftes Halbleitergebiet des Hilfstransistors124 third semiconductor region of the auxiliary transistor 125 fifth semiconductor region of the auxiliary transistor
126 viertes Halbleitergebiet des Hilfstransistors126 fourth semiconductor region of the auxiliary transistor
127 sechstes Halbleitergebiet des Hilfstransistors127 sixth semiconductor region of the auxiliary transistor
128 siebtes Halbleitergebiet des Hilfstransistors128 seventh semiconductor region of the auxiliary transistor
129 Gate-Elektrode des Hilfstransistors 130 Souce-Elektrode des Hilfstransistors129 Gate electrode of the auxiliary transistor 130 Souce electrode of the auxiliary transistor
131 sechstes Halbleitergebiet der Isolationseinrichtung131 sixth semiconductor region of the isolation device
132 siebtes Halbleitergebiet der Isolationseinrichtung132 seventh semiconductor region of the isolation device
133 Elektrode der Isolationseinrichtung 134 Drain-Elektrode133 electrode of the isolation device 134 drain electrode
135 Isolationsschicht135 insulation layer
136 Oberfläche136 surface
137 Oberfläche 138 elektrische Verbindung137 surface 138 electrical connection
139 drittes Halbleitergebiet des Haupttransistors139 third semiconductor region of the main transistor
140 drittes Halbleitergebiet des Hilfstransistors140 third semiconductor region of the auxiliary transistor
141 Oberfläche141 surface
142 Diode (Hilfstransistor) 143 Diode (Haupttransistor)142 diode (auxiliary transistor) 143 diode (main transistor)
144 Diode (Isolationseinrichtung)144 diode (isolation device)
145 Diode (Isolationseinrichtung)145 diode (isolation device)
146 metallische Elektrode 146 metallic electrode

Claims

Patentansprüche claims
1. Halbleiteranordnung, mit einem ersten Sperrschicht- Feldeffekttransistor und einem zweiten Sperrschicht- Feldeffekttransistor, wobei jeder Sperrschicht- Feldeffekttransistor einen Halbleiterkörper (116) des einen Leitungstyps, der von einer Source-Elektrode (Sl; S2) und einer von dieser beabstandeten Drain-Elektrode (D) kontaktiert ist, so dass zwischen der Source-Elektrode und der Drain-Elektrode im Halbleiterkörper ein Strompfad gebildet ist, und im Bereich des Strompfads im Halbleiterkörper vorgesehene Gebiete (117, 139, 122; 140, 128, 124) des anderen, zum einen Leitungstyp entgegen gesetzten Leitungstyps, die von einer Gate-Elektrode (Gl; G2) kontaktiert sind und im Halbleiterkörper (116) den Strompfad steuernde Raumladungszonen aufbauen, umfasst, wobei die Drain-Elektroden der beiden Sperrschicht- Feldeffekttransistoren kurzgeschlossen sind, und die Source- Elektrode (Sl) des ersten Feldeffekt-Transistors mit der Gate-Elektrode (G2) des zweiten Sperrschicht- Feldeffekttransistors kurzgeschlossen ist.A semiconductor device comprising a first junction field effect transistor and a second junction field effect transistor, each junction field effect transistor having a semiconductor body (116) of one conductivity type separated from a source electrode (S1; S2) and a drain electrode spaced therefrom (D) is contacted, so that between the source electrode and the drain electrode in the semiconductor body, a current path is formed, and provided in the region of the current path in the semiconductor body regions (117, 139, 122, 140, 128, 124) of the other, of a conductivity type of the opposite conductivity type, which are contacted by a gate electrode (G1) and build in the semiconductor body (116) current path controlling space charge zones, wherein the drain electrodes of the two junction field effect transistors are short-circuited, and the source - Electrode (Sl) of the first field effect transistor with the gate electrode (G2) of the second junction field effect trans sistor is shorted.
2. Halbleiteranordnung nach Anspruch 1, bei welcher der erste Sperrschicht-Feldeffekttransistor und der zweite Sperrschicht-Feldeffekttransistor in einem selben2. A semiconductor device according to claim 1, wherein the first junction field effect transistor and the second junction field effect transistor in a same
Halbleiterkörper (116) monolithisch integriert sind, wobei wenigstens die Raumladungszonen aufbauenden Gebiete (117, 139, 122; 140, 128, 124) des anderen, zum einen Leitungstyp entgegen gesetzten Leitungstyps der beiden Sperrschicht- Feldeffekttransistoren voneinander elektrisch isoliert bzw. isolierbar sind.Semiconductor body (116) are monolithically integrated, wherein at least the space charge zones constituting regions (117, 139, 122; 140, 128, 124) of the other, one conductivity type opposite conductivity type of the two junction field effect transistors are electrically insulated from each other or isolable.
3. Halbleiteranordnung nach einem der vorhergehenden Ansprüche 1 bis 2, bei welcher die Source-Elektrode (Sl) des ersten Sperrschicht-Feldeffekttransistors mit einem Massenanschluss verbunden ist. 3. A semiconductor device according to one of the preceding claims 1 to 2, wherein the source electrode (Sl) of the first junction field effect transistor is connected to a ground terminal.
4. Halbleiteranordnung nach einem der vorhergehenden Ansprüche 1 bis 3, bei welcher Drain- und Source-Elektroden der beiden Sperrschicht-Feldeffekttransistoren jeweils auf gegenüberliegenden Oberflächen des Halbleiterkörpers angeordnet sind.4. The semiconductor device according to one of the preceding claims 1 to 3, wherein drain and source electrodes of the two junction field effect transistors are respectively arranged on opposite surfaces of the semiconductor body.
5. Schaltungsanordnung mit einer Halbleiteranordnung nach einem der vorhergehenden Ansprüche 1 bis 4, welche ein von dem Potenzial der Source-Elektrode (S2) des zweiten Sperrschicht-Feldeffekttransistors gesteuertes Schaltelement (104) umfasst, durch welches die Gate-Elektrode (Gl) und die Source-Elektrode (Sl) des ersten Sperrschicht-Feldeffekttransistors mit einer die Raumladungszonen vergrößernden Potenzialdifferenz verbunden werden können.5. Circuit arrangement comprising a semiconductor device according to one of the preceding claims 1 to 4, which comprises a controlled by the potential of the source electrode (S2) of the second junction field effect transistor switching element (104) through which the gate electrode (Gl) and the Source electrode (Sl) of the first junction field effect transistor can be connected to a space charge increasing potential difference.
6. Schaltungsanordnung nach Anspruch 5, welche eine mit der Source-Elektrode (S2) des zweiten Sperrschicht-Feldeffekttransistors verbundene Spannungsteilerschaltung (111, 112) umfasst, welche mit einem mit dem Schaltelement (104) elektrisch leitend verbundenen Spannungsabgriff (110) versehen ist.6. Circuit arrangement according to claim 5, which comprises a voltage divider circuit (111, 112) connected to the source electrode (S2) of the second junction field effect transistor, which is provided with a voltage tap (110) electrically connected to the switching element (104).
7. Schaltungsanordnung nach Anspruch 6, bei welcher der zweite Sperrschicht-Feldeffekttransistor eine triodenartige Strom-Spannungs-Kennlinie aufweist. 7. Circuit arrangement according to claim 6, wherein the second junction field effect transistor has a triode-like current-voltage characteristic.
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