WO2007144224A1 - Circuit arrangement - Google Patents

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WO2007144224A1
WO2007144224A1 PCT/EP2007/053908 EP2007053908W WO2007144224A1 WO 2007144224 A1 WO2007144224 A1 WO 2007144224A1 EP 2007053908 W EP2007053908 W EP 2007053908W WO 2007144224 A1 WO2007144224 A1 WO 2007144224A1
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switch
signal
potential
circuit arrangement
lsig
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PCT/EP2007/053908
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Sven Sylla
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Continental Automotive Gmbh
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    • H03K2217/0081—Power supply means, e.g. to the switch driver

Definitions

  • the invention relates to a circuit arrangement, which in particular forms a half-bridge driver for driving an upper switch and possibly a lower switch of a half-bridge arrangement.
  • Such half-bridge arrangements are voltages or for example in DC-DC switching regulators in enquiriessetzsteiler- or Hochsetzstelleranord- used in motor controllers to convert electrical energy with high efficiency or elec ⁇ tromotoren with high efficiency to drive.
  • These half-bridge arrangements can be designed for powers of a few watts up to several thousand watts.
  • drivers are required in each case, which enable rapid switching on and off of the switches. Furthermore, it must be ensured that the upper switch and the lower switch of the half bridge arrangement are not switched on at the same time in order to avoid a short circuit and damage to the switches.
  • the object of the invention is to provide a circuit arrangement which is simple and reliable.
  • the invention is characterized by a Heidelbergsanord ⁇ tion, a power inverter , a potential shifter and a power driver.
  • the power inverter on the input side, a pulse width modulated drive signal to ⁇ feasible.
  • the power inverter On the output side, the power inverter provides a blocking signal with low resistance and inverse to the pulse-width-modulated activation signal.
  • the potential shifter on the input side, the pulse width modulated drive signal or a differential pulse signal can be fed.
  • the differential pulse signal is derived from the pulse width modulated drive signal.
  • the potential shifter can be activated and deactivated depending on the blocking signal.
  • the potential shifter provides a switching signal on the output side, which is related to an increased auxiliary potential.
  • the potential slider provides the switching signal to depend on the input side guide ⁇ th pulse-width modulated control signal or differ- ferentialpulssignal if the potential slide through the
  • Lock signal is activated.
  • the power driver is output ⁇ side to an upper switch coupled to drive the upper switch.
  • the power driver turns on the upper switch depending on the switching signal.
  • the power driver also turns off the upper switch when the potential shifter is disabled by the inhibit signal.
  • circuit arrangement possible.
  • the circuit arrangement is very reliable and insensitive, in particular to contamination or to moisture, which can lead to undesirable parasitic capacitances between the components of the circuit arrangement. This allows the
  • Circuit arrangement can be operated particularly safe. Furthermore, the circuit arrangement for high clock frequencies of pulse width modulated drive signal suitable beispielswei ⁇ se for clock frequencies of more than one megahertz.
  • the circuit arrangement can be constructed by the low required number of components very simple and inexpensive discreet. The reliability and reliability of the circuit is not significantly affected. This has the advantage that by suitable choice of the components, in particular of the semiconductor components, a dielectric strength of the circuit arrangement can be specified very easily. Even with discrete structure of the circuit arrangement, the circuit arrangement requires only a small area. However, the circuit arrangement may also be formed as an integrated circuit.
  • the circuit arrangement is suitable for different power topologies, in particular for step-down dividers, step-up regulators or step-up / step down dividers. Furthermore, the circuit arrangement is also suitable in particular for class D amplifiers. Due to the high reliability and reliability, the circuit arrangement is also particularly well suited for use in a motor vehicle.
  • the circuitry comprises a one-way arrangement dead time, whose input is coupled to the power inverter and the resulting eingangssei ⁇ the blocking signal is fed tig.
  • the one-way deadtime element is the output side coupled to a lower switch for driving the lower switch.
  • the one-way deadtime timer turns on the lower switch in response to a first parameter value of the inhibit signal and turns off the lower switch in response to a second parameter value of the inhibit signal.
  • the first and / or the second parameter value of the blocking signal relate in particular to a rising or falling edge of the blocking signal or, for example, to a falling below or exceeding a predetermined threshold by the blocking signal.
  • a dead time of the dead time ⁇ disposable member is formed by a time duration between a time of a change of the locking signal for turning on the lower switch and a time of actual input switching of the lower switch.
  • Class D amplifier Another advantage is that the blocking signal activates the activation of the upper and lower scarf ⁇ ters against each other so that they can not be turned on at the same time.
  • This locking is self-regulating, that is, in the presence of unwanted ⁇ desired, parasitic capacitances between the components of the circuit arrangement, for example by pollution o- moisture increases optionally the dead time, However, the overlapping switching on of the upper and lower switch is thereby particularly reliably prevented.
  • the one-way dead-time element comprises a delay transistor and a tuning resistor.
  • the adjustment resistor is connected to a control terminal of the delay transistor.
  • An input terminal of the delay transistor forms an input of the one-way dead time element.
  • An output terminal of the delay transistor forms an output of the one-way dead time element.
  • the dead time of the one-dead time is predetermined from ⁇ pending from a Miller capacitance of the delay transistor and a resistance value of the adjusting resistor.
  • the control terminal of transistor delay insbeson ⁇ particular by a gate terminal or a base terminal forms ge ⁇ .
  • the input terminal is in particular formed by a drain terminal or a collector terminal.
  • the output terminal is in particular formed by a source terminal or an emitter terminal.
  • a control signal via the adjustment resistor can be fed to activate or deactivate the one-way deadtime element depending on the STEU ⁇ ersignal.
  • the lower switch In a deactivated state, the lower switch remains switched off independently of a course of the blocking signal.
  • the lower switch forms a synchronous rectifier, which is switched off depending on the lock signal and switched off substantially instantaneously.
  • a different operating mode of the circuit arrangement can be predetermined for different las ⁇ ths, which in each case enables a favorable efficiency of the circuit arrangement.
  • the potential shifter comprises a potential shifter resistor which is coupled with its first end to the increased auxiliary potential and is coupled with its second end to a potential slide switch.
  • the potential shifter switch is further coupled to the output of the power inverter.
  • the potential slide switch is switchable in dependence of the pulse-width dul convinced control signal or the differential pulse signal a ⁇ and off.
  • the switching signal can be provided at a tap between the potential slide resistor and the potentiometer switch depending on the blocking signal when the potential shifter is activated.
  • the potential shifter is activated when the potential slide switch ⁇ ter is turned on.
  • an output of the potential shifter is coupled to an upper pre-driver switch.
  • the upper Vortreiberschalter is characterized th the switching signal supplied to the Power On or off of the upper ⁇ Vortreiberschalters response to the switching signal.
  • the upper pre-driver switch is arranged electrically between the increased auxiliary potential and an input of the power driver.
  • a lower ⁇ predriver switch is arranged electrically between the input of the power driver and a reference potential.
  • the lower pre-driver switch is coupled to the output of the power inverter. The lower pre-driver switch is thereby the blocking signal supplied to turn on or off the lower pre-driver switch depending on the inhibit signal.
  • the circuit arrangement has a simple structure and only a few components are required.
  • the upper switch can be quickly and reliably turned on by the upper pre-driver switch and the power driver depending on the switching signal. Furthermore, the upper switch can be switched off quickly and reliably by the lower pre-driver switch depending on the inhibit signal. This ensures that the top switch is safely turned off when the bottom switch is turned on.
  • a compensation capacitor is provided in each case between a control connection and a control reference connection of the upper switch and / or the lower switch. High-frequency vibrations, in particular by the
  • the control terminal is in particular a gate terminal or a base terminal of the respective switch.
  • the control reference terminal is, in particular, a source terminal or an emitter terminal of the respective switch.
  • FIG. 1 is a block diagram of a circuit arrangement
  • FIG. 2 shows a first embodiment of the circuit arrangement as a half-bridge driver in a step-down converter arrangement
  • FIG. 3A shows a time profile of an output voltage and an output current in a first direction of the output ⁇ stream
  • FIG. 3B shows a time profile of the output voltage and of the output current in a second direction of the output current
  • FIG. 4 shows a second embodiment of the circuit arrangement as a half-bridge driver in the step-down converter arrangement
  • FIG. 5 shows a third embodiment of the circuit arrangement as a half-bridge driver in the step-down converter arrangement
  • FIG. 6 shows a first variant of a fourth embodiment of the circuit arrangement as a half-bridge driver in the step-down converter arrangement
  • FIG. 7 shows an application example of the first variant of the fourth embodiment
  • FIG. 8 shows a second variant of the fourth embodiment of the circuit arrangement as a half-bridge driver in the buck converter arrangement
  • FIG. 9 shows a fifth embodiment of the circuit arrangement as a half-bridge driver in the buck converter arrangement.
  • a circuit arrangement which is designed in particular as a Halbbrü ⁇ ckentreiber for driving a half-bridge with a upper switch and a lower switch X2 X3, includes a power inverter INV ( Figure 1).
  • Switch X2 and lower switch X3 are coupled together in a half-bridge center node, referred to as node 10, and are in electrical series with one another arranged between a supply potential VCC and a modespo ⁇ potential GND.
  • the reference potential GND is preferential ⁇ as a ground potential.
  • a voltage between the supply potential VCC and the reference potential GND is for example about twelve volts, but may also be larger or smaller.
  • the upper switch X2 and the lower switch X3 are preferably field effect transistors, in particular MOS field effect transistors.
  • the upper and lower switch X2, X3 even at a low gate-source voltage on a low on-resistance, ⁇ example, about 26 milliohms at a gate-source voltage of about 4.5 volts.
  • the upper switch X2 and the lower switch X3 can also be designed differently.
  • the power inverter INV on the input side a pulse width-modulated drive signal PWM can be fed.
  • the pulse width modulated drive signal PWM is clocked, for example, with a clock frequency of 300 kilohertz, but may also be clocked at a higher or lower clock frequency. In particular, the clock frequency may be more than one megahertz.
  • the power inverter INV inverts the pulse-width-modulated drive signal PWM and provides this on the output side with low resistance at a node 18 as a blocking signal LSIG.
  • an output resistance of the power inverter INV is less than 100 ohms. It is particularly advantageous if the output resistance is less than ten ohms.
  • the output resistance is about 1 to 10 ohms. However, the output resistance may be lower or higher.
  • the pulse width modulated drive signal PWM is related to the reference potential GND and has, for example, an amplitude of about five volts. The However, the amplitude of the pulse width modulated drive signal PWM can also be greater or less than five volts.
  • the power inverter INV is electrically arranged between an auxiliary potential VDD and the reference potential and switches its output to an H level when the pulse width modulated drive signal PWM has an L level, and switches its output to an L level when the pulse width is reached.
  • tenmodulator drive signal PWM has an H level.
  • the auxiliary potential VDD is about five volts.
  • the H level is then for example about five volts and the L level is about zero volts.
  • the auxiliary potential VDD and the high level may be greater or less than five volts.
  • the output of the power inverter INV can be coupled to a control connection of the lower switch X3. If the lower switch X3 is formed as a field effect transistor, then a threshold voltage of the lower switch X3 is to be selected so that it is smaller than the H level of the lock signal LSIG, to safely turn on the lower switch X3 in the presence of the H level of the lock signal To be able to guarantee LSIG. Electrically between the output of the power inverter INV and the control terminal of the lower switch X3 is preferably provided a one-way dead time TDEADl having a dead time TDEAD2 acting in a direction from the output of the power inverter INV to the control terminal of the lower switch X3.
  • the one-way dead time TDEADl includes a bypass diode X13 which bypasses the dead time TDEAD2 in one direction from the control terminal of the lower switch X3 to the output of the power inverter INV.
  • the lower switch X3 is at a change of the latch signal LSIG from the L level to the H-level delayed by the deadtime TDEAD2 and switched off in a change of the lock signal LSIG from the H level to the L level substantially instantaneously.
  • the one-way deadtime TDEADl can also be designed differently.
  • the circuit arrangement further comprises a potential shifter LSHIFT which, depending on the pulse-width-modulated drive signal PWM, generates a switching signal SSIG related to an increased auxiliary potential VEE for switching on the upper switch X2.
  • the potential slider LSHIFT is supplied to the pulse-width-modulated drive signal PWM, or a differential ⁇ pulse signal DSIG.
  • the differential pulse signal DSIG is based on a clock of the pulse width modulated drive signal PWM and is for example dependent generated by the pulswei ⁇ tenmodul investigating PWM control signal or a clock signal the pulse width modulated drive signal PWM.
  • the potential shifter LSHIFT is further coupled to the output of the power inverter INV in such a way that the potential shifter LSHIFT can be activated and deactivated as a function of the blocking signal LSIG.
  • the potential slider LSHIFT is enabled when the lock signal LSIG the L level has ⁇ , and disabled when the disable signal LSIG the H level.
  • the switching signal SSIG is generated as a function of the pulse-width-modulated drive signal PWM or the differential pulse signal DSIG when the potential shifter LSHIFT is activated by the blocking signal LSIG.
  • the switching signal SSIG is not generated when the potential shifter LSHIFT is deactivated.
  • the circuit arrangement furthermore has a power driver DRIV, which is arranged electrically between the increased auxiliary potential VEE and the node 10.
  • the power driver DRIV is output coupled to a control terminal of the upper switch X2 for low-impedance driving of the upper switch X2.
  • On the input side of the power driver DRIV with an upper and a lower Vortreibschalter Xl coupled X9 each other electrically in series between the elevated auxiliary potential VEE and the reference potential GND ⁇ are arranged.
  • a control terminal of the upper Vortreiberschal ⁇ ters Xl is coupled to the output of the potential slider LSHIFT ge ⁇ .
  • the control connection of the upper predriver switch X1 can thus be supplied with the switching signal SSIG.
  • the upper pre ⁇ Xl drive switch turns on and thereby raises the input of the power driver DRIV to a high potential toward the elevated th auxiliary potential VEE.
  • the power driver DRIV is designed to switch on the upper switch X2 by raising a potential above the turn-on threshold of the upper switch X2 on the output side of the power driver DRIV.
  • the upper pre-driver switch Xl is turned off by deactivating the potential shifter LSHIFT.
  • Predriver switch Xl can be switched off, for example, even when the potential shifter LSHIFT is activated, if no differential pulse is supplied to the potential shifter LSHIFT.
  • a control terminal of the lower pre-driver switch X9 is coupled to the output of the power inverter INV.
  • the blocking connection signal LSIG can therefore be fed to the control connection of the lower predriver switch X9.
  • Has the blocking signal LSIG the H level then the lower Vortreiberschalter X9 switches and to the input of the power driver DRIV since ⁇ by a low potential to which approximately corresponds to the dustspotenti ⁇ al GND.
  • the DRIV driver is designed to Switch off the upper switch X2 by lowering the potential below the switch-on threshold of the upper switch X2 on the output side of the power driver DRIV.
  • the lower pre-driver switch X9 is turned off when the inhibit signal LSIG has the L level.
  • a boosting circuit is formed, which may also be referred to as a boosting circuit.
  • the boosting capacitor C2 is arranged between a node 4 to which the boosted auxiliary potential VEE is assigned and the node 10.
  • the raised stabili ⁇ hung XLO diode is electrically disposed between the auxiliary potential VDD and the elevated auxiliary potential VEE.
  • the raised stabili ⁇ hung capacitor C2 is charged through the boost diode XLO to an increase in voltage corresponding approximately to the auxiliary potential VDD minus a forward voltage of the boost diode XLO, when the upper switch X2 off and the un ⁇ tere switch is X3.
  • the node 10 then has approximately the reference potential GND.
  • the increased auxiliary potential VEE is formed from a current potential of the node 10 plus the boosting voltage of the boosting capacitor C2. If the upper switch X2 is turned on and the lower switch ⁇ ter X3 off, then the node 10 has approximately the Ver ⁇ care potential VCC. Accordingly, the increased auxiliary potential VEE is then about the supply potential VCC to ⁇ nosti potential VCC.
  • the control terminal of obe ⁇ ren switch X2 can be supplied to a sufficiently high voltage with respect to the node 10, to keep turned on to the upper switch X2, as long as the switching signal is generated SSIG.
  • a voltage source may be provided which includes the required increased auxiliary potential VEE against the reference potential GND Be ⁇ provides.
  • FIG. 2 shows a first embodiment of the circuit arrangement as a half-bridge driver in a step-down converter arrangement.
  • the pulse width modulated drive signal PWM is generated by a signal source V2, which has a first source ⁇ internal resistance R5.
  • the signal source V2 is formed at ⁇ example by a gate output.
  • the source internal resistance R5 is for example about 400 ohms.
  • the pulse width modulated drive signal PWM is decoupled via the power inverter INV, which is formed by a first and a second inverter transistor XlI, X12.
  • the power inverter INV has the task of providing the required high current pulses for driving the lower switch X3 and of logically inverting the pulse-width-modulated drive signal PWM.
  • the lower switch X3 forms a synchronous rectifier.
  • the half-bridge center node that is, the node 10
  • the low potential at about the reference potential GND has when the pulse width modulated drive signal PWM has the L level
  • the node 10 the high potential at approximately the supply potential VCC on ⁇ has when the pulse width modulated drive signal PWM has the H level.
  • the circuit arrangement can also be designed so that there is a reverse assignment of the levels and potentials.
  • the auxiliary voltage VDD is provided by an auxiliary voltage source V4 having a second source internal resistance R8.
  • a supply line of the auxiliary voltage source V4 to the Circuitry further comprises a firstönsindukti ⁇ tivity L2.
  • a first blocking capacitor C5 is provided, which has a parasitic resistance RIO.
  • the first blocking capacitor C5 is electrically arranged between the auxiliary potential VDD and the reference potential GND.
  • the power inverter INV may be provided with the auxiliary voltage VDD by another auxiliary voltage source V10, however, the auxiliary power supply VDD may also be provided by the auxiliary voltage source V4 to the power inverter INV.
  • the supply potential VCC is provided by a supply voltage source V5.
  • a supply line of the supply voltage source V5 to the upper switch X2 has a second line inductance L3 and a line resistance
  • a second blocking capacitor C6 is further electrically hen vorgese ⁇ between the supply potential VCC and reference potential GND.
  • an inductance L1 is provided, which is arranged electrically between the half-bridge center node, that is, the node 10, and a load.
  • the load is formed by a load current source Il and a load resistor RlI which is arranged to be electrically parallel to the load current source Il.
  • the load is electrically arranged between the inductor Ll and the reference potential GND at ⁇ .
  • a capacitor C3 is arranged for operation as a step-down converter in parallel to the load.
  • the potential shifter LSHIFT is formed by a voltage divider and by a potential slide switch X8.
  • the voltage divider is electrically connected between the node 4 and the Potential shift switch X8 arranged and is by a first and a second voltage divider resistor Rl, R2 ge ⁇ forms.
  • a resistance value of the first voltage dividing resistor Rl is about 200 ohms
  • a resistance value of the second voltage dividing resistor R2 is about 470 ohms, for example.
  • the voltage divider can also be designed as a capacitive voltage divider.
  • R can also be dispensed to the first voltage divider resistance particularly if it is ensured that a maximum prevailing between the control terminal of the pre-driver ⁇ switch Xl and node 4 voltage so ge ⁇ ring is that they do not to any damage to the Vortrei ⁇ Berschneider age Xl can lead.
  • the first voltage divider resistor R 1 can be dispensed with if the pre-driver switch is designed as a bipolar transistor.
  • the second voltage divider resistor R2 can also act as Poten ⁇ be referred tialschieberwiderstand.
  • the potential slide switch X8 is preferably formed by a field effect transistor whose source terminal is coupled to the output of the power inverter INV.
  • the control terminal of the potential shifter switch X8 is coupled to the input of the power inverter INV.
  • the Steueran ⁇ circuit of the potential slider switch X8 is formed by a Ga-th terminal of the potential slider switch X8.
  • a center tap of the voltage divider is connected to the control terminal of the upper Vortreiberschalters Xl coupled to the lead of the switching signal ⁇ SSIG.
  • the switching signal SSIG drops as a switching voltage across the second voltage divider resistor R2 when the potential shifter switch X8 is turned on and the inhibit signal is at the L level.
  • the switching signal SSIG is thereby related to the increased auxiliary potential VEE.
  • the predriver switch X1 is preferably formed by a p-channel field effect transistor and the control terminal of the predriver switch Xl is formed by a gate terminal of the p-channel field effect transistor.
  • the upper pre-driver ⁇ switch Xl therefore turns on when the switching voltage across the second voltage divider resistor R2 drops, that is, the switching signal SSIG is generated. According to the obe ⁇ re Vortreiberschalter Xl is turned off when the switching signal SSIG is not generated.
  • the switching signal SSIG can be generated only when the potential slide switch X8 is turned on, that is, the potential shifter LSHIFT is activated by the lock signal LSIG at the L level. As a result, a current flow through the voltage divider is possible, which results in the switching voltage, which leads to the switching on of the upper pre-driver scarf ⁇ ters Xl.
  • the example ⁇ has a resistance of about 22 ohms.
  • any short-circuit current through them is limited by the limiting resistor R3 to an innocuous value.
  • the limiting resistor R3 is not absolutely necessary, but increases the reliability and reliability of the scarf ⁇ tion arrangement.
  • the power driver DRIV is formed by a first driver transistor Ql and a second driver transistor Q2, which are formed as bipolar transistors.
  • a respective one Base terminal of the first and second driver transistors Ql, Q2 is coupled to a node 7 formed by a drain terminal of the lower pre-driver transistor X9 coupled to the limiting resistor R3.
  • a respective emitter terminal of the first and second Trei ⁇ bertransistors Ql, Q2 is connected to the control terminal of the upper switch X2 coupled.
  • a collector terminal of the first driver transistor Ql is coupled to the node 4 and a collector terminal of the second driver transistor Q2 is coupled to the node 10 via a block diode X5.
  • the Blockdi ⁇ ode X5 prevents a flow of current from the node 10 to the power driver DRIV.
  • the one-way deadtime TDEADl is formed by a delay transistor X7 and a resistor R7.
  • the delay transistor X7 is formed by another p-channel field effect transistor whose drain terminal forms an input terminal of the one-way dead time TDEADl and whose source terminal forms an output terminal of the one-way dead time TDEADl.
  • the adjustment resistor R7 is electrically arranged between a control terminal of the delay transistor X7 and the reference potential GND.
  • the control terminal of the delay transistor X7 is formed by a gate terminal of the further p-channel field effect transistor.
  • the state value by a value of the Miller capacitance and a reflection ⁇ of the adjusting resistor R7 is predetermined.
  • the resistance value of the adjustment resistor R7 is about 1.24 kiloohms, and the dead time is about 100 nanoseconds, for example.
  • a charge on the gate terminal of the bottom switch X3 can be discharged quickly via the diode of Verzögerungstransis ⁇ tors X7 when the disable signal LSIG the L level. The switching off of the lower switch X3 thus takes place substantially instantaneously.
  • the dead time until the lower switch X3 is switched on must be such that it is greater than a time period which is sufficient for the
  • the lower switch X3 only turns on when the upper switch is turned off.
  • a negative outcome ⁇ current lout can cause the turning on of the switch X3 unte- ren also to an undesired parasitic switching of the upper switch X2, when present in the node 10 into it.
  • a further compensation capacitor C4 not shown, between the gate terminal and the source terminal of the upper switch X2, the unwanted switching-on of the upper switch X2 can accordingly be avoided.
  • the lower predriver switch X9 keeps the upper switch X2 turned off until the gate-source voltage of the lower ⁇ ren switch X3 according to the inhibit signal LSIG the threshold voltage of the lower Vortreiberschalters X9 under has progressed.
  • This threshold voltage is for example about one volt.
  • the lower switch X3 then can already kei ⁇ nen high current flow more.
  • the gate-source voltage of the lower switch X3 is reduced so that the lower switch X3 turns off, and on the other hand, the activation of the upper switch X2 for switching on the upper switch X2 enabled ,
  • the inhibit signal LSIG thus locks the Ansteu ⁇ augmentation of the upper and lower switch X2, X3 against each other.
  • compensation capacitors C4 can also be used as external gate
  • Source capacitors are provided. These parasitic or additional capacity as well as other parasitic capacitances, for example, contamination of the circuit arrangement by ⁇ or are formed by moisture on the circuit arrangement, have only a small influence on the
  • a voltage increase over the second voltage divider resistor R2 is delayed optionally lying parallel capaci ⁇ activities which are, for example, by parasitic capaci ⁇ activities of the upper Vortreiberschalters Xl formed.
  • the lower pre-driver switch X9 is already off when the upper pre-driver switch X1 turns on, so that no cross-current flows through the upper and lower pre-driver switches X1, X9.
  • due to the influence of component tolerances such a crossflow may possibly occur for a short time, which is then limited by the limiting resistor R3.
  • the source impedance in node 7 is further reduced via the downstream, non-inverting complementary driver forming the power driver DRIV.
  • the gate of the upper switch X2 is the power ⁇ driver DRIV quickly, but delayed by the potential slider LSHIFT compared with the pulse width modulated control signal PWM charged.
  • the output current IOUT essentially continues to flow through a substrate diode of the lower switch X3, which forms a lower freewheeling diode D3.
  • An output voltage UOUT ⁇ between the potential at the node 10 and the reference potential GND will rise to a forward voltage clamping ⁇ the lower freewheeling diode D3, which is for example, about one volt.
  • the upper switch X2 then turns on hard, that is, the potential at the node 10 rises rapidly to about the supply potential VCC.
  • the output voltage UOUT does not increase until the upper switch X2 is switched on, but already during the switch-off of the lower switch X3.
  • URSA ⁇ che for this is that the negative output current IOUT causes a charging of parasitic and elementary capacitances connected to node 10 degrees.
  • the output voltage UOUT therefore increases linearly.
  • the negative output current IOUT substantially flows through a substrate diode of the upper switch X2 which forms an upper freewheeling diode D2 when the upper switch X2 is still off.
  • the potential at the Kno ⁇ ten 10 corresponds approximately to the supply potential VCC plus the on ⁇ let-voltage of the upper freewheeling diode D2, which is about one volt.
  • the signal delay of the potential shifter LSHIFT by appropriate selection of the resistance values of the first and the second voltage divider resistor Rl, R2 so dimensioned sen that the upper switch X2 only turns on when the negative output current IOUT has flowed through the upper freewheeling diode D2 for a period of time sufficient Ka ⁇ capacities at the node 10 by the negative output current IOUT as much charge that the potential at the node 10 close to the supply potential VCC is, for example, up to about one to two volts.
  • the upper switch X2 can then be turned on particularly low loss. This is also referred to as soft-switching or soft-switching.
  • the turn-off operation of the upper switch X2 and the turn-on operation of the lower switch X3 are considered at the positive output current IOUT in the non-latching buck converter operation. Even in this operating situation is ensured by the blocking signal LSIG that the upper and lower switches X2, X3 are not turned on simultaneously.
  • the rising edge of the inhibit signal LSIG causes the lower pre-driver switch X9 to rapidly turn on when its threshold voltage is exceeded.
  • the gate of the lower switch X2 is the power ⁇ driver DRIV and on the block diode X5 quickly Entla ⁇ . Due to the positive output current IOUT, the output voltage UOUT decreases rapidly with the switching off of the upper switch X2. The output current IOUT then flows essentially via the lower free-wheeling diode D3.
  • the unte ⁇ re switch X3 is still switched off, because the increase of the Ga te-source voltage of the lower switch X3 the setting resistor R7 is slowed down by the delay transistor X7.
  • the compensation capacitor C4, and the gate-source capacitance of the lower switch X3 are therefore ver ⁇ slow-loaded and the lower switch X2 characterized switched delayed. Due to the voltage drop across the lower freewheeling diode D3, the output voltage UOUT is about -1 volts. Due to the low output voltage UOUT, the lower switch X3 turns on soft, raising the output voltage UOUT to about zero volts. Switching on the lower switch X3 is therefore lossy.
  • the circuit arrangement must be formed by suitably selecting the respective threshold voltage so that the lower predriver switch X9 is already switched on before the gate-source voltage of the lower switch X3 reaches its threshold voltage. For this purpose, the threshold voltage of Vortreiberschalters X9 is to be selected lower than the threshold voltage of the lower switch X3.
  • the turn-off operation of the upper switch X2 and the turn-on operation of the lower switch X3 are considered at the negative output current IOUT.
  • the potential at the node 10 remains least the upper switch X2 approximately the mecanicspotenti ⁇ al VCC plus the forward voltage of the upper free-wheeling diode D2 during the Power off ⁇ .
  • the upper switch X2 therefore turns off soft and low loss.
  • the switching on of the lower switch X3 is delayed by the delay transistor X7 and the adjusting resistor R7.
  • the lower switch X3 therefore turns on only hard after the upper switch X2 is turned off. Due to the hard switching on of the lower switch X3, the potential at the node 10 falls approximately to the reference potential GND.
  • FIG. 3A shows a time profile of the output voltage UOUT at the negative output current IOUT.
  • the lower switch turns off X3
  • the off ⁇ output voltage UOUT characterized the supply potential VCC plus rapidly increases from about zero volts to about about one volt, the upper free-wheeling diode D3 conducts.
  • the upper switch X2 switches on softly, the output voltage UOUT thereby drops by about one volt to approximately the supply potential VCC.
  • the upper switch X2 switches off, the upper freewheeling diode D2 conducts and the output voltage UOUT rises again to approximately the supply potential VCC plus approximately one volt.
  • the lower switch X3 turns on hard at a fourth time tD. As a result, the output voltage UOUT drops rapidly to approximately zero volts.
  • Figure 3B correspondingly shows a time course of from ⁇ output voltage UOUT at the positive output current IOUT.
  • the upper switch X2 switches off and the output voltage UOUT drops rapidly to about -1 volt, the lower freewheeling diode D3 conducts.
  • the lower switch X3 switches on softly at a sixth instant tF and the output voltage UOUT rises to approximately zero volts.
  • the lower switch on X3 from the lower freewheeling diode D3 lei ⁇ tet and the output voltage drops to about -1 volt.
  • the upper switch X2 turns on hard. As a result, the output voltage UOUT rises rapidly to approximately the supply potential VCC.
  • FIG. 4 shows a second embodiment of the circuit arrangement, which differs from the first embodiment in that the delay transistor X7 and the input circuit Resistor R7 are replaced by a charging resistor R12 and the se ⁇ ready formed bridging diode X13.
  • the charging resistor R12 causes a slower charging of the gate-source capacitance of the lower switch X3 and the compensation capacitor C4 when the rising edge of the Sperrigsig ⁇ nals LSIG occurs. Characterized the lower switch X3 is ent ⁇ switched speaking delayed.
  • the resistance value for example, about ten ohms, the ge ⁇ desired dead time can be preset.
  • the circuit arrangement is so very simple and inexpensive to produce.
  • FIG. 5 shows a third embodiment of the circuit arrangement, which differs from the first embodiment in that the one-way deadtime TDEADl and the compensation capacitor C4 are not required.
  • the lower switch X3 is replaced by a freewheeling diode Dl, that is, the synchronous rectifier function of the lower switch X3 is eliminated.
  • This circuit is particularly simple and inexpensive to produce.
  • Figure 6 shows a first variant of a fourth execution ⁇ form of the circuit arrangement, which differs from the first embodiment in that the control terminal of the potential slider switch X8 is not coupled to the input of the performance-inverters INV, the control terminal of Po ⁇ tentialschieberschalters X8 thus not the pulse-width-modulated drive signal PWM is supplied, but the control ⁇ connection of the potential shift switch X8 is coupled to a dif ⁇ ⁇ rentialpulsttle VlI through which the Steueran- the potential shift switch X8 the differential ⁇ pulse signal DSIG is supplied. With each differential pulse, the gate-source capacitance of the upper switch X2 is charged ⁇ when the blocking signal LSIG simultaneously the L level having.
  • the potential shift ⁇ Bersch age X8 a current flows only for a very short period of time the differential pulse by the voltage divider of the potential slide LSHIFT.
  • the circuit arrangement thereby has a higher efficiency. This allows in particular a low-loss operation at high supply potential VCC.
  • FIG. 7 shows an application example of the first variant of the fourth embodiment of the circuit arrangement.
  • Two or even more than two of the circuit arrangements are operated synchronously with one another.
  • the buck converter assemblies are each supplied to the common differential pulse signal DSIG.
  • the respective step-down converter arrangement is supplied with the respective pulse-width-modulated drive signal PWM, for example a first pulse width modulated drive signal PWM1 for generating a voltage of five volts or a second pulse width modulated drive signal PWM2 for generating a voltage of 3.3 volts.
  • PWM pulse-width-modulated drive signal
  • Figure 8 shows a second variation of the fourth execution ⁇ form of the circuit arrangement in which the differential pulse signal DSIG generated by a differentiating circuit from the pulse-width control signal PWM tenmodul studying.
  • the differen ⁇ ornamental circuit includes a differentiating capacitor C7 and a differentiating resistor R13.
  • the differentiating capacitor C7 is the pulse width modulated drive signal PWM at a supplied first connection.
  • the second terminal of Diffe ⁇ renzierkondensators C7 is coupled across the differential resistance RL3 to the reference potential GND.
  • first inverter X14 and a second inverter X15 are provided electrically in series one behind the other, via which the second terminal of the differentiating capacitor C7 is coupled to the control terminal of the potential shifter switch X8.
  • the first and second inverters X14, X15 represent si ⁇ cher that the control terminal of the potential slider switch, the differential pulse signal DSIG is supplied to a low-X8, in order to avoid signal distortion.
  • Figure 9 shows a fifth embodiment of the circuit arrangement which is characterized un- differs from the first embodiment in that the control terminal of Verzögerungstran ⁇ sistors X7 via the variable resistor R7, a control signal is supplied CSIG.
  • the control signal CSIG is generated, for example, by a control signal source Vl2 which provides either an L level or an H level depending on a desired switching state of the delay transistor X7.
  • the delay transistor X7 In the presence of the L level, the delay transistor X7 is turned on and thereby activated.
  • the circuit arrangement then corresponds in its function to the first embodiment of the circuit arrangement. However, if the H level is present, then the delay transistor X7 is turned off and thereby deactivated.
  • the lower switch X3 then remains off regardless of a course of the blocking signal LSIG.
  • the circuit arrangement then corresponds in its function to the third embodiment, that is, only the Substratdio- de of the lower switch X3 and the lower free ⁇ running diode D3 is used.
  • the synchronous rectifier function of the lower switch X3 is eliminated. Depending on the control signal CSIG, the synchronous rectifier function of the lower ren switch X3 thus easily and dynamically during loading ⁇ the drive circuitry to be enabled or disabled.
  • Switch X3 is particularly advantageous when the output ⁇ current IOUT is large in magnitude, for example, greater than et ⁇ wa one ampere. However, when the output current IOUT is small, for example less than about one ampere, the operation without the synchronous rectifier function is the lower one
  • Switch X3 advantageous.
  • the circuit ⁇ arrangement can be operated in each case with a favorable efficiency.
  • the insensitivity of the circuit arrangement to parasitic influences such as moisture and walls ⁇ ren Stromkriechsharen was experimentally demonstrated in a water bath with distilled water.
  • the circuit arrangement showed no loss of function even with the high parasitic capacitances occurring during this process. In particular, overlapping switching on of the upper and lower switches X2, X3 did not occur. It showed only a HO- he load of the power inverter INV, which, however, by suitable ge ⁇ dimensioning of the power inverter INV can be met. Due to this particular reliability and Be ⁇ reliability, the circuit arrangement is particularly suitable for use in motor vehicles.
  • the circuit arrangement can be constructed, for example, from discrete components on an area of only about one square centimeter. However, the circuit arrangement can also be designed as an integrated circuit.
  • the circuit arrangement is described by way of example as a half-bridge driver in a buck converter arrangement.
  • the circuit arrangement can also be used in a boost converter or boost converter arrangement or in a class D amplifier.
  • the circuit arrangement can be used as a half-bridge driver for other applications.

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Abstract

A circuit arrangement comprises a power inverter (INV), a potential shift (LSHIFT) and a power driver (DRIV). The power inverter (INV) provides, on the output side, a blocking signal (LSIG) at a low resistance and inversely to a pulse-width-modulated drive signal (PWM). The potential shift (LSHIFT) can be activated and deactivated as a function of the blocking signal (LSIG). The potential shift (LSHIFT) provides, on the output side, a switching signal (SSIG) only when the potential shift (LSHIFT) has been activated by the blocking signal. The power driver (DRIV) can be coupled on the output side to an upper switch (X2) for driving the upper switch (X2). The power driver (DRIV) switches the upper switch (X2) on as a function of the switching signal (SSIG). The power driver (DRIV) also switches the upper switch (X2) off if the potential shift (LSHIFT) is deactivated by the blocking signal (LSIG).

Description

Beschreibungdescription
Schaltungsanordnungcircuitry
Die Erfindung betrifft eine Schaltungsanordnung, die insbesondere einen Halbbrückentreiber bildet zum Ansteuern eines oberen Schalters und gegebenenfalls eines unteren Schalters einer Halbbrückenanordnung.The invention relates to a circuit arrangement, which in particular forms a half-bridge driver for driving an upper switch and possibly a lower switch of a half-bridge arrangement.
Solche Halbbrückenanordnungen werden beispielsweise in DC-DC- Schaltreglern in Tiefsetzsteiler- oder Hochsetzstelleranord- nungen oder in Motorsteuerungen genutzt, um elektrische Energie mit hohem Wirkungsgrad zu wandeln beziehungsweise Elek¬ tromotoren mit hohem Wirkungsgrad anzusteuern. Diese Halbbrü- ckenanordnungen können für Leistungen von wenigen Watt bis zu mehreren tausend Watt ausgelegt sein. Für das Ansteuern des oberen Schalters und des gegebenenfalls vorgesehenen unteren Schalters der Halbbrückenanordnung sind jeweils Treiber erforderlich, die ein schnelles Ein- und Ausschalten der Schal- ter ermöglichen. Ferner muss sichergestellt werden, dass der obere Schalter und der untere Schalter der Halbbrückenanord¬ nung nicht gleichzeitig eingeschaltet sind, um einen Kurz- schluss und eine Beschädigung der Schalter zu vermeiden.Such half-bridge arrangements are voltages or for example in DC-DC switching regulators in Tiefsetzsteiler- or Hochsetzstelleranord- used in motor controllers to convert electrical energy with high efficiency or elec ¬ tromotoren with high efficiency to drive. These half-bridge arrangements can be designed for powers of a few watts up to several thousand watts. For driving the upper switch and the optionally provided lower switch of the half-bridge arrangement, drivers are required in each case, which enable rapid switching on and off of the switches. Furthermore, it must be ensured that the upper switch and the lower switch of the half bridge arrangement are not switched on at the same time in order to avoid a short circuit and damage to the switches.
Die Aufgabe der Erfindung ist, eine Schaltungsanordnung zu schaffen, die einfach und zuverlässig ist.The object of the invention is to provide a circuit arrangement which is simple and reliable.
Die Aufgabe wird gelöst durch die Merkmale der unabhängigen Patentansprüche. Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen gekennzeichnet.The object is solved by the features of the independent claims. Advantageous developments of the invention are characterized in the subclaims.
Die Erfindung zeichnet sich aus durch eine Schaltungsanord¬ nung, die einen Leistungsinverter, einen Potentialschieber und einen Leistungstreiber umfasst. Dem Leistungsinverter ist eingangsseitig ein pulsweitenmoduliertes Ansteuersignal zu¬ führbar. Der Leistungsinverter stellt ausgangsseitig ein Sperrsignal niederohmig und invers zu dem pulsweitenmodulier- ten Ansteuersignal bereit. Dem Potentialschieber ist eingangsseitig das pulsweitenmodulierte Ansteuersignal oder ein Differentialpulssignal zuführbar. Das Differentialpulssignal ist aus dem pulsweitenmodulierten Ansteuersignal abgeleitet. Der Potentialschieber ist abhängig von dem Sperrsignal akti- vierbar und deaktivierbar. Der Potentialschieber stellt ausgangsseitig ein Schaltsignal bereit, das auf ein erhöhtes Hilfspotential bezogen ist. Der Potentialschieber stellt das Schaltsignal bereit abhängig von dem eingangsseitig zugeführ¬ ten pulsweitenmodulierten Ansteuersignal beziehungsweise Dif- ferentialpulssignal, wenn der Potentialschieber durch dasThe invention is characterized by a Schaltungsanord ¬ tion, a power inverter , a potential shifter and a power driver. The power inverter on the input side, a pulse width modulated drive signal to ¬ feasible. On the output side, the power inverter provides a blocking signal with low resistance and inverse to the pulse-width-modulated activation signal. The potential shifter on the input side, the pulse width modulated drive signal or a differential pulse signal can be fed. The differential pulse signal is derived from the pulse width modulated drive signal. The potential shifter can be activated and deactivated depending on the blocking signal. The potential shifter provides a switching signal on the output side, which is related to an increased auxiliary potential. The potential slider provides the switching signal to depend on the input side guide ¬ th pulse-width modulated control signal or differ- ferentialpulssignal if the potential slide through the
Sperrsignal aktiviert ist. Der Leistungstreiber ist ausgangs¬ seitig mit einem oberen Schalter koppelbar zum Ansteuern des oberen Schalters. Der Leistungstreiber schaltet den oberen Schalter ein abhängig von dem Schaltsignal. Der Leistungs- treiber schaltet den oberen Schalter ferner aus, wenn der Potentialschieber durch das Sperrsignal deaktiviert wird.Lock signal is activated. The power driver is output ¬ side to an upper switch coupled to drive the upper switch. The power driver turns on the upper switch depending on the switching signal. The power driver also turns off the upper switch when the potential shifter is disabled by the inhibit signal.
Der Vorteil ist, dass eine solche Schaltungsanordnung sehr einfach aufgebaut ist und nur eine geringe Anzahl an Bauele- menten erfordert. Ferner ist ein niederohmiger Aufbau derThe advantage is that such a circuit arrangement is very simple and requires only a small number of components. Furthermore, a low-resistance structure of
Schaltungsanordnung möglich. Dadurch ist die Schaltungsanordnung sehr zuverlässig und unempfindlich insbesondere gegenüber Verschmutzung oder gegenüber Feuchtigkeit, die zu unerwünschten, parasitären Kapazitäten zwischen den Bauelementen der Schaltungsanordnung führen können. Dadurch kann dieCircuit arrangement possible. As a result, the circuit arrangement is very reliable and insensitive, in particular to contamination or to moisture, which can lead to undesirable parasitic capacitances between the components of the circuit arrangement. This allows the
Schaltungsanordnung besonders sicher betrieben werden. Ferner ist die Schaltungsanordnung auch für hohe Taktfrequenzen des pulsweitenmodulierten Ansteuersignals geeignet, beispielswei¬ se für Taktfrequenzen von mehr als einem Megahertz.Circuit arrangement can be operated particularly safe. Furthermore, the circuit arrangement for high clock frequencies of pulse width modulated drive signal suitable beispielswei ¬ se for clock frequencies of more than one megahertz.
Die Schaltungsanordnung kann durch die geringe erforderliche Anzahl an Bauelementen sehr einfach und preisgünstig diskret aufgebaut werden. Die Zuverlässigkeit und Betriebssicherheit der Schaltungsanordnung wird dadurch nicht wesentlich beeinträchtigt. Dies hat den Vorteil, dass durch geeignete Wahl der Bauelemente, insbesondere der Halbleiterbauelemente, eine Spannungsfestigkeit der Schaltungsanordnung sehr einfach vorgebbar ist. Auch bei diskretem Aufbau der Schaltungsanordnung erfordert die Schaltungsanordnung nur eine geringe Fläche. Die Schaltungsanordnung kann jedoch ebenso als eine integrierte Schaltung ausgebildet werden.The circuit arrangement can be constructed by the low required number of components very simple and inexpensive discreet. The reliability and reliability of the circuit is not significantly affected. This has the advantage that by suitable choice of the components, in particular of the semiconductor components, a dielectric strength of the circuit arrangement can be specified very easily. Even with discrete structure of the circuit arrangement, the circuit arrangement requires only a small area. However, the circuit arrangement may also be formed as an integrated circuit.
Die Schaltungsanordnung ist geeignet für unterschiedliche Leistungstopologien, insbesondere für Tiefsetzsteiler, Hoch- setzsteller oder Hoch-Tiefsetzsteiler . Ferner ist die Schaltungsanordnung insbesondere auch für Class-D-Verstärker ge- eignet. Durch die hohe Zuverlässigkeit und Betriebssicherheit ist die Schaltungsanordnung ferner besonders gut geeignet für eine Nutzung in einem Kraftfahrzeug.The circuit arrangement is suitable for different power topologies, in particular for step-down dividers, step-up regulators or step-up / step down dividers. Furthermore, the circuit arrangement is also suitable in particular for class D amplifiers. Due to the high reliability and reliability, the circuit arrangement is also particularly well suited for use in a motor vehicle.
In einer vorteilhaften Ausgestaltung umfasst die Schaltungs- anordnung ein Einweg-Totzeitglied, das eingangsseitig mit dem Leistungsinverter gekoppelt ist und dem dadurch eingangssei¬ tig das Sperrsignal zuführbar ist. Das Einweg-Totzeitglied ist ausgangsseitig mit einem unteren Schalter koppelbar zum Ansteuern des unteren Schalters. Das Einweg-Totzeitglied schaltet den unteren Schalter verzögert ein abhängig von einem ersten Parameterwert des Sperrsignals und schaltet den unteren Schalter aus abhängig von einem zweiten Parameterwert des Sperrsignals. Der erste und/oder der zweite Parameterwert des Sperrsignals beziehen sich insbesondere auf eine steigende oder fallende Flanke des Sperrsignals oder beispielsweise auf ein Über- schreiten oder Unterschreiten eines vorgegebenen Schwellenwerts durch das Sperrsignal. Eine Totzeit des Einweg-Totzeit¬ glieds ist gebildet durch eine Zeitdauer zwischen einem Zeitpunkt einer Änderung des Sperrsignals zum Einschalten des unteren Schalters und einem Zeitpunkt des tatsächlichen Ein- Schaltens des unteren Schalters. Durch geeignete Dimensionie¬ rung der Totzeit kann sichergestellt werden, dass der obere Schalter bereits ausgeschaltet ist, bevor der untere Schalter eingeschaltet wird. Dadurch wird zuverlässig ein Kurzschluss verhindert, der ansonsten durch die gleichzeitig eingeschal- teten oberen und unteren Schalter entstehen und zu einer Zerstörung des oberen und/oder unteren Schalters führen kann. Die Schaltungsanordnung bildet so einen sehr zuverlässigen und betriebssicheren Halbbrückentreiber, der unempfindlich gegenüber Verschmutzung und Feuchtigkeit ist. Ferner ist si- chergestellt, dass die Totzeit mindestens eingehalten wird. Dies gilt insbesondere unabhängig von einer Richtung eines Stromflusses heraus aus einem Halbbrückenmittelpunktsknoten, der elektrisch zwischen dem oberen und unteren Schalter ausgebildet ist, oder in diesen hinein. Dadurch ist die Schal- tungsanordnung besonders geeignet für die Nutzung in einemIn an advantageous embodiment, the circuitry comprises a one-way arrangement dead time, whose input is coupled to the power inverter and the resulting eingangssei ¬ the blocking signal is fed tig. The one-way deadtime element is the output side coupled to a lower switch for driving the lower switch. The one-way deadtime timer turns on the lower switch in response to a first parameter value of the inhibit signal and turns off the lower switch in response to a second parameter value of the inhibit signal. The first and / or the second parameter value of the blocking signal relate in particular to a rising or falling edge of the blocking signal or, for example, to a falling below or exceeding a predetermined threshold by the blocking signal. A dead time of the dead time ¬ disposable member is formed by a time duration between a time of a change of the locking signal for turning on the lower switch and a time of actual input switching of the lower switch. By suitable dimensioning ¬ tion of the dead time can be assured that the upper switch is already turned off before the lower switch is turned on. This reliably prevents a short circuit which otherwise occurs due to the simultaneously switched on upper and lower switches and can lead to destruction of the upper and / or lower switch. The circuit arrangement thus forms a very reliable and reliable half-bridge driver, which is insensitive to dirt and moisture. Furthermore, it is ensured that the dead time is at least maintained. In particular, this is true regardless of a direction of current flow out of or into a half-bridge center node electrically formed between the upper and lower switches. As a result, the circuit arrangement is particularly suitable for use in one
Class-D-Verstärker . Ein weiterer Vorteil ist, dass durch das Sperrsignal das Ansteuern des oberen und des unteren Schal¬ ters so gegeneinander verriegelt sind, dass diese nicht gleichzeitig eingeschaltet sein können. Diese Verriegelung erfolgt selbstregelnd, das heißt bei Vorliegen von uner¬ wünschten, parasitären Kapazitäten zwischen den Bauelementen der Schaltungsanordnung, zum Beispiel durch Verschmutzung o- der Feuchtigkeit, vergrößert sich gegebenenfalls die Totzeit, jedoch wird das überlappende Einschalten des oberen und des unteren Schalters dadurch besonders zuverlässig verhindert.Class D amplifier. Another advantage is that the blocking signal activates the activation of the upper and lower scarf ¬ ters against each other so that they can not be turned on at the same time. This locking is self-regulating, that is, in the presence of unwanted ¬ desired, parasitic capacitances between the components of the circuit arrangement, for example by pollution o- moisture increases optionally the dead time, However, the overlapping switching on of the upper and lower switch is thereby particularly reliably prevented.
In diesem Zusammenhang ist es vorteilhaft, wenn das Einweg- Totzeitglied einen Verzögerungstransistor und einen Einstellwiderstand umfasst. Der Einstellwiderstand ist mit einem Steueranschluss des Verzögerungstransistors verbunden. Ein Eingangsanschluss des Verzögerungstransistors bildet einen Eingang des Einweg-Totzeitglieds. Ein Ausgangsanschluss des Verzögerungstransistors bildet einen Ausgang des Einweg- Totzeitglieds. Die Totzeit des Einweg-Totzeitglieds ist ab¬ hängig von einer Millerkapazität des Verzögerungstransistors und einem Widerstandswert des Einstellwiderstands vorgegeben.In this connection, it is advantageous if the one-way dead-time element comprises a delay transistor and a tuning resistor. The adjustment resistor is connected to a control terminal of the delay transistor. An input terminal of the delay transistor forms an input of the one-way dead time element. An output terminal of the delay transistor forms an output of the one-way dead time element. The dead time of the one-dead time is predetermined from ¬ pending from a Miller capacitance of the delay transistor and a resistance value of the adjusting resistor.
Der Steueranschluss des Verzögerungstransistors ist insbeson¬ dere durch einen Gate-Anschluss oder einen Basisanschluss ge¬ bildet. Der Eingangsanschluss ist insbesondere durch einen Drain-Anschluss oder einen Kollektoranschluss gebildet. Der Ausgangsanschluss ist insbesondere durch einen Source- Anschluss oder einen Emitteranschluss gebildet. Der Vorteil der Schaltungsanordnung ist, dass so eine zuverlässige Verzö¬ gerung einer Änderung des Sperrsignals zum Einschalten des unteren Schalters und dem tatsächlichen Einschalten des unteren Schalters möglich ist. Ferner ist die gewünschte Verzöge- rung oder Totzeit sehr einfach durch Wahl des Widerstandswerts des Einstellwiderstands vorgebbar. Ein weiterer Vorteil ist, dass durch das Einweg-Totzeitglied nur das Einschalten des unteren Schalters verzögert erfolgt, das Ausschalten je¬ doch im Wesentlichen unverzögert erfolgt. Dadurch ist sicher- gestellt, dass der untere Schalter ausgeschaltet ist, bevor der obere Schalter eingeschaltet wird. Ferner ist nur eine geringe Anzahl von Bauelementen für das Einweg-Totzeitglied erforderlich und die Schaltungsanordnung ist dadurch sehr einfach und preisgünstig.The control terminal of transistor delay insbeson ¬ particular by a gate terminal or a base terminal forms ge ¬. The input terminal is in particular formed by a drain terminal or a collector terminal. The output terminal is in particular formed by a source terminal or an emitter terminal. The advantage of the circuit arrangement is that as a reliable deferrers ¬ delay a change of the blocking signal to switch on the bottom switch and the actual turning of the lower switch is possible. Furthermore, the desired delay or dead time can be specified very simply by selecting the resistance value of the adjustment resistor. Another advantage is, that takes place delayed by the one-dead time only to turn on the lower switch, the switching off takes place but ¬ substantially instantaneously. This will ensure that the bottom switch is off before the top switch is turned on. Furthermore, only a small number of components for the disposable deadtime element required and the circuit arrangement is characterized very simple and inexpensive.
In diesem Zusammenhang ist es weiter vorteilhaft, wenn dem Steueranschluss des Verzögerungstransistors ein Steuersignal über den Einstellwiderstand zuführbar ist zum Aktivieren oder Deaktivieren des Einweg-Totzeitglieds abhängig von dem Steu¬ ersignal. Dies hat den Vorteil, dass das Einweg-Totzeitglied durch das Steuersignal einfach umschaltbar ist . In einem de- aktivierten Zustand bleibt der untere Schalter ausgeschaltet unabhängig von einem Verlauf des Sperrsignals. In einem akti¬ vierten Zustand bildet der untere Schalter einen Synchrongleichrichter, der abhängig von dem Sperrsignal verzögert einschaltbar und im Wesentlichen unverzögert ausschaltbar ist. Durch das Steuersignal ist so für unterschiedliche Las¬ ten eine unterschiedliche Betriebsart der Schaltungsanordnung vorgebbar, die jeweils einen günstigen Wirkungsgrad der Schaltungsanordnung ermöglicht .In this context, it is also advantageous if the control terminal of the delay transistor, a control signal via the adjustment resistor can be fed to activate or deactivate the one-way deadtime element depending on the STEU ¬ ersignal. This has the advantage that the one-way deadtime can be easily switched by the control signal. In a deactivated state, the lower switch remains switched off independently of a course of the blocking signal. In a akti ¬ fourth state, the lower switch forms a synchronous rectifier, which is switched off depending on the lock signal and switched off substantially instantaneously. As a result of the control signal, a different operating mode of the circuit arrangement can be predetermined for different las ¬ ths, which in each case enables a favorable efficiency of the circuit arrangement.
In einer weiteren vorteilhaften Ausgestaltung umfasst der Potentialschieber einen Potentialschieberwiderstand, der mit seinem ersten Ende mit dem erhöhten Hilfspotential gekoppelt ist und mit seinem zweiten Ende mit einem Potentialschieberschalter gekoppelt ist. Der Potentialschieberschalter ist ferner mit dem Ausgang des Leistungsinverters gekoppelt. Der Potentialschieberschalter ist abhängig von dem pulsweitenmo- dulierten Ansteuersignal oder dem Differentialpulssignal ein¬ schaltbar und ausschaltbar. Das Schaltsignal ist an einem Abgriff zwischen dem Potentialschieberwiderstand und dem Poten- tialschieberschalter bereitstellbar abhängig von dem Sperrsignal, wenn der Potentialschieber aktiviert ist. Der Potentialschieber ist aktiviert, wenn der Potentialschieberschal¬ ter eingeschaltet ist. Der Vorteil ist, dass die Schaltungs- anordnung dadurch einen einfachen Aufbau hat und nur wenige Bauelemente erforderlich sind. Ferner ist das Schaltsignal nur erzeugbar, wenn der Potentialschieber durch das Sperrsignal aktiviert ist. Dadurch kann der obere Schalter nur dann eingeschaltet werden, wenn der untere Schalter ausgeschaltet ist. Die Ansteuerung des oberen und des unteren Schalters sind so zuverlässig gegeneinander verriegelt.In a further advantageous embodiment, the potential shifter comprises a potential shifter resistor which is coupled with its first end to the increased auxiliary potential and is coupled with its second end to a potential slide switch. The potential shifter switch is further coupled to the output of the power inverter. The potential slide switch is switchable in dependence of the pulse-width dulierten control signal or the differential pulse signal a ¬ and off. The switching signal can be provided at a tap between the potential slide resistor and the potentiometer switch depending on the blocking signal when the potential shifter is activated. The potential shifter is activated when the potential slide switch ¬ ter is turned on. The advantage is that the circuit arrangement thereby has a simple structure and only a few components are required. Furthermore, the switching signal can only be generated if the potential shifter is activated by the blocking signal. Thereby, the upper switch can be turned on only when the lower switch is turned off. The control of the upper and lower switch are so reliably locked against each other.
In einer weiteren vorteilhaften Ausgestaltung der Schaltungs- anordnung ist ein Ausgang des Potentialschiebers mit einem oberen Vortreiberschalter gekoppelt. Dem oberen Vortreiberschalter ist dadurch das Schaltsignal zuführbar zum Einschal¬ ten oder Ausschalten des oberen Vortreiberschalters abhängig von dem Schaltsignal. Der obere Vortreiberschalter ist elekt- risch zwischen dem erhöhten Hilfspotential und einem Eingang des Leistungstreibers angeordnet . Ein unterer Vortreiber¬ schalter ist elektrisch zwischen dem Eingang des Leistungstreibers und einem Bezugspotential angeordnet. Der untere Vortreiberschalter ist mit dem Ausgang des Leistungsinverters gekoppelt. Dem unteren Vortreiberschalter ist dadurch das Sperrsignal zuführbar zum Einschalten oder Ausschalten des unteren Vortreiberschalters abhängig von dem Sperrsignal. Der Vorteil ist, dass die Schaltungsanordnung einen einfachen Aufbau hat und nur wenige Bauelemente erforderlich sind. Der obere Schalter ist schnell und zuverlässig durch den oberen Vortreiberschalter und den Leistungstreiber abhängig von dem Schaltsignal einschaltbar. Ferner ist der obere Schalter schnell und zuverlässig durch den unteren Vortreiberschalter ausschaltbar abhängig von dem Sperrsignal. Dadurch ist si- chergestellt, dass der obere Schalter sicher ausgeschaltet ist, wenn der untere Schalter eingeschaltet wird. In einer weiteren vorteilhaften Ausgestaltung der Schaltungsanordnung ist zwischen einem Steueranschluss und einem Steu- erbezugsanschluss des oberen Schalters und/oder des unteren Schalters jeweils ein Kompensationskondensator vorgesehen. Hochfrequente Schwingungen, die insbesondere durch dieIn a further advantageous embodiment of the circuit arrangement, an output of the potential shifter is coupled to an upper pre-driver switch. The upper Vortreiberschalter is characterized th the switching signal supplied to the Power On or off of the upper ¬ Vortreiberschalters response to the switching signal. The upper pre-driver switch is arranged electrically between the increased auxiliary potential and an input of the power driver. A lower ¬ predriver switch is arranged electrically between the input of the power driver and a reference potential. The lower pre-driver switch is coupled to the output of the power inverter. The lower pre-driver switch is thereby the blocking signal supplied to turn on or off the lower pre-driver switch depending on the inhibit signal. The advantage is that the circuit arrangement has a simple structure and only a few components are required. The upper switch can be quickly and reliably turned on by the upper pre-driver switch and the power driver depending on the switching signal. Furthermore, the upper switch can be switched off quickly and reliably by the lower pre-driver switch depending on the inhibit signal. This ensures that the top switch is safely turned off when the bottom switch is turned on. In a further advantageous embodiment of the circuit arrangement, a compensation capacitor is provided in each case between a control connection and a control reference connection of the upper switch and / or the lower switch. High-frequency vibrations, in particular by the
Schaltvorgänge des oberen und/oder des unteren Schalters ent¬ stehen können, können gegebenenfalls über eine Millerkapazität des oberen und/oder des unteren Schalters auf den Steueranschluss des jeweils ausgeschalteten Schalters gelangen und zu einem unerwünschten, parasitären Einschalten dieses Schalters führen. Durch das Vorsehen des Kompensationskondensators können die hochfrequenten Schwingungen so weit kompensiert oder reduziert werden, dass das unerwünschte, parasitäre Ein¬ schalten zuverlässig verhindert wird. Dadurch ist die Schal- tungsanordnung besonders zuverlässig und betriebssicher. Der Steueranschluss ist insbesondere ein Gate-Anschluss oder ein Basisanschluss des jeweiligen Schalters. Der Steuerbezugsan- schluss ist insbesondere ein Source-Anschluss oder ein Emit- teranschluss des jeweiligen Schalters.Switching operations of the upper and / or the lower switch ent ¬ can, if necessary, over a Millerkapazität of the upper and / or the lower switch to get to the control terminal of the respective switched off switch and lead to an undesirable, parasitic switching on this switch. By the provision of the compensation capacitor, the high-frequency vibrations can be so far compensated or reduced is that the unwanted, parasitic ¬ A switch reliably prevented. As a result, the circuit arrangement is particularly reliable and reliable. The control terminal is in particular a gate terminal or a base terminal of the respective switch. The control reference terminal is, in particular, a source terminal or an emitter terminal of the respective switch.
Ausführungsbeispiele der Erfindung sind im Folgenden anhand der schematischen Zeichnungen erläutert. Es zeigen:Embodiments of the invention are explained below with reference to the schematic drawings. Show it:
Figur 1 ein Blockdiagramm einer Schaltungsanordnung,FIG. 1 is a block diagram of a circuit arrangement;
Figur 2 eine erste Ausführungsform der Schaltungsanordnung als ein Halbbrückentreiber in einer Tiefsetzstelleranordnung,FIG. 2 shows a first embodiment of the circuit arrangement as a half-bridge driver in a step-down converter arrangement,
Figur 3A ein zeitlicher Verlauf einer Ausgangsspannung und eines Ausgangsstroms bei einer ersten Richtung des Ausgangs¬ stroms, Figur 3B ein zeitlicher Verlauf der Ausgangsspannung und des Ausgangsstroms bei einer zweiten Richtung des Ausgangsstroms,3A shows a time profile of an output voltage and an output current in a first direction of the output ¬ stream, FIG. 3B shows a time profile of the output voltage and of the output current in a second direction of the output current,
Figur 4 eine zweite Ausführungsform der Schaltungsanordnung als ein Halbbrückentreiber in der Tiefsetzstelleranordnung,FIG. 4 shows a second embodiment of the circuit arrangement as a half-bridge driver in the step-down converter arrangement,
Figur 5 eine dritte Ausführungsform der Schaltungsanordnung als ein Halbbrückentreiber in der Tiefsetzstelleranordnung,FIG. 5 shows a third embodiment of the circuit arrangement as a half-bridge driver in the step-down converter arrangement,
Figur 6 eine erste Variante einer vierten Ausführungsform der Schaltungsanordnung als ein Halbbrückentreiber in der Tiefsetzstelleranordnung,FIG. 6 shows a first variant of a fourth embodiment of the circuit arrangement as a half-bridge driver in the step-down converter arrangement,
Figur 7 ein Anwendungsbeispiel der ersten Variante der vierten Ausführungsform,FIG. 7 shows an application example of the first variant of the fourth embodiment,
Figur 8 eine zweite Variante der vierten Ausführungsform der Schaltungsanordnung als ein Halbbrückentreiber in der Tiefsetzstelleranordnung und8 shows a second variant of the fourth embodiment of the circuit arrangement as a half-bridge driver in the buck converter arrangement and
Figur 9 eine fünfte Ausführungsform der Schaltungsanordnung als ein Halbbrückentreiber in der Tiefsetzstelleranordnung.9 shows a fifth embodiment of the circuit arrangement as a half-bridge driver in the buck converter arrangement.
Elemente gleicher Konstruktion oder Funktion sind figuren- übergreifend mit den gleichen Bezugszeichen versehen.Elements of the same construction or function are provided with the same reference numbers across the figures.
Eine Schaltungsanordnung, die insbesondere als ein Halbbrü¬ ckentreiber zum Ansteuern einer Halbbrücke mit einem oberen Schalter X2 und einem unteren Schalter X3 ausgebildet ist, weist einen Leistungsinverter INV auf (Figur 1) . Der obereA circuit arrangement which is designed in particular as a Halbbrü ¬ ckentreiber for driving a half-bridge with a upper switch and a lower switch X2 X3, includes a power inverter INV (Figure 1). The upper
Schalter X2 und der untere Schalter X3 sind in einem Halbbrückenmittelpunktsknoten, der als Knoten 10 bezeichnet ist, miteinander gekoppelt und sind elektrisch in Reihe zueinander zwischen einem Versorgungspotential VCC und einem Bezugspo¬ tential GND angeordnet. Das Bezugspotential GND ist vorzugs¬ weise ein Massepotential. Eine Spannung zwischen dem Versorgungspotential VCC und dem Bezugspotential GND beträgt bei- spielsweise etwa zwölf Volt, kann jedoch auch größer oder kleiner sein.Switch X2 and lower switch X3 are coupled together in a half-bridge center node, referred to as node 10, and are in electrical series with one another arranged between a supply potential VCC and a Bezugspo ¬ potential GND. The reference potential GND is preferential ¬ as a ground potential. A voltage between the supply potential VCC and the reference potential GND is for example about twelve volts, but may also be larger or smaller.
Der obere Schalter X2 und der untere Schalter X3 sind vorzugsweise Feldeffekttransistoren, insbesondere MOS-Feldef- fekttransistoren . Vorzugsweise weisen der obere und der untere Schalter X2, X3 bereits bei einer geringen Gate-Source- Spannung einen niedrigen Einschaltwiderstand auf, beispiels¬ weise etwa 26 Milliohm bei einer Gate-Source-Spannung von etwa 4,5 Volt. Der obere Schalter X2 und der untere Schalter X3 können jedoch auch anders ausgebildet sein.The upper switch X2 and the lower switch X3 are preferably field effect transistors, in particular MOS field effect transistors. Preferably, the upper and lower switch X2, X3 even at a low gate-source voltage on a low on-resistance, ¬ example, about 26 milliohms at a gate-source voltage of about 4.5 volts. However, the upper switch X2 and the lower switch X3 can also be designed differently.
Dem Leistungsinverter INV ist eingangsseitig ein pulsweiten- moduliertes Ansteuersignal PWM zuführbar. Das pulsweitenmodu- lierte Ansteuersignal PWM ist beispielsweise mit einer Takt- frequenz von 300 Kilohertz getaktet, kann jedoch auch mit einer höheren oder niedrigeren Taktfrequenz getaktet sein. Insbesondere kann die Taktfrequenz auch mehr als ein Megahertz betragen. Der Leistungsinverter INV invertiert das pulswei- tenmodulierte Ansteuersignal PWM und stellt dieses ausgangs- seitig niederohmig an einem Knoten 18 als ein Sperrsignal LSIG bereit. Bevorzugt beträgt ein Ausgangswiderstand des Leistungsinverters INV weniger als 100 Ohm. Besonders vor¬ teilhaft ist es, wenn der Ausgangswiderstand weniger als zehn Ohm beträgt. Beispielsweise beträgt der Ausgangswiderstand etwa 1 bis 10 Ohm. Der Ausgangswiderstand kann jedoch auch geringer oder größer sein. Das pulsweitenmodulierte Ansteuersignal PWM ist auf das Bezugspotential GND bezogen und weist beispielsweise eine Amplitude von etwa fünf Volt auf. Die Amplitude des pulsweitenmodulierten Ansteuersignals PWM kann jedoch auch größer oder kleiner als fünf Volt sein.The power inverter INV on the input side, a pulse width-modulated drive signal PWM can be fed. The pulse width modulated drive signal PWM is clocked, for example, with a clock frequency of 300 kilohertz, but may also be clocked at a higher or lower clock frequency. In particular, the clock frequency may be more than one megahertz. The power inverter INV inverts the pulse-width-modulated drive signal PWM and provides this on the output side with low resistance at a node 18 as a blocking signal LSIG. Preferably, an output resistance of the power inverter INV is less than 100 ohms. It is particularly advantageous if the output resistance is less than ten ohms. For example, the output resistance is about 1 to 10 ohms. However, the output resistance may be lower or higher. The pulse width modulated drive signal PWM is related to the reference potential GND and has, for example, an amplitude of about five volts. The However, the amplitude of the pulse width modulated drive signal PWM can also be greater or less than five volts.
Der Leistungsinverter INV ist elektrisch zwischen einem Hilfspotential VDD und dem Bezugspotential angeordnet und schaltet seinen Ausgang auf einen H-Pegel, wenn das pulswei- tenmodulierte Ansteuersignal PWM einen L-Pegel aufweist, und schaltet seinen Ausgang auf einen L-Pegel, wenn das pulswei- tenmodulierte Ansteuersignal PWM einen H-Pegel aufweist. Bei- spielsweise beträgt das Hilfspotential VDD etwa fünf Volt. Der H-Pegel beträgt dann beispielsweise etwa fünf Volt und der L-Pegel beträgt etwa Null Volt. Das Hilfspotential VDD und der High-Pegel können jedoch auch größer oder kleiner als fünf Volt sein.The power inverter INV is electrically arranged between an auxiliary potential VDD and the reference potential and switches its output to an H level when the pulse width modulated drive signal PWM has an L level, and switches its output to an L level when the pulse width is reached. tenmodulierte drive signal PWM has an H level. For example, the auxiliary potential VDD is about five volts. The H level is then for example about five volts and the L level is about zero volts. However, the auxiliary potential VDD and the high level may be greater or less than five volts.
Der Ausgang des Leistungsinverters INV ist mit einem Steuer- anschluss des unteren Schalters X3 koppelbar. Ist der untere Schalter X3 als Feldeffekttransistor ausgebildet, dann ist eine Schwellenspannung des unteren Schalters X3 so zu wählen, dass diese kleiner ist als der H-Pegel des Sperrsignals LSIG, um ein sicheres Einschalten des unteren Schalters X3 bei Vorliegen des H-Pegels des Sperrsignals LSIG gewährleisten zu können. Elektrisch zwischen dem Ausgang des Leistungsinverters INV und dem Steueranschluss des unteren Schalters X3 ist vorzugsweise ein Einweg-Totzeitglied TDEADl vorgesehen, das ein Totzeitglied TDEAD2 aufweist, das in einer Richtung von dem Ausgang des Leistungsinverters INV zu dem Steueranschluss des unteren Schalters X3 wirkt. Ferner umfasst das Einweg- Totzeitglied TDEADl eine Überbrückungsdiode X13, die das Tot- zeitglied TDEAD2 in einer Richtung von dem Steueranschluss des unteren Schalters X3 zu dem Ausgang des Leistungsinverters INV überbrückt. Dadurch ist der untere Schalter X3 bei einer Änderung des Sperrsignals LSIG von dem L-Pegel auf den H-Pegel durch das Totzeitglied TDEAD2 verzögert einschaltbar und bei einer Änderung des Sperrsignals LSIG von dem H-Pegel auf den L-Pegel im Wesentlichen unverzögert ausschaltbar. Das Einweg-Totzeitglied TDEADl kann jedoch auch anders ausgebil- det sein.The output of the power inverter INV can be coupled to a control connection of the lower switch X3. If the lower switch X3 is formed as a field effect transistor, then a threshold voltage of the lower switch X3 is to be selected so that it is smaller than the H level of the lock signal LSIG, to safely turn on the lower switch X3 in the presence of the H level of the lock signal To be able to guarantee LSIG. Electrically between the output of the power inverter INV and the control terminal of the lower switch X3 is preferably provided a one-way dead time TDEADl having a dead time TDEAD2 acting in a direction from the output of the power inverter INV to the control terminal of the lower switch X3. Further, the one-way dead time TDEADl includes a bypass diode X13 which bypasses the dead time TDEAD2 in one direction from the control terminal of the lower switch X3 to the output of the power inverter INV. Thereby, the lower switch X3 is at a change of the latch signal LSIG from the L level to the H-level delayed by the deadtime TDEAD2 and switched off in a change of the lock signal LSIG from the H level to the L level substantially instantaneously. However, the one-way deadtime TDEADl can also be designed differently.
Die Schaltungsanordnung umfasst ferner einen Potentialschieber LSHIFT, der abhängig von dem pulsweitenmodulierten Ansteuersignal PWM ein auf ein erhöhtes Hilfspotential VEE be- zogenes Schaltsignal SSIG erzeugt zum Einschalten des oberen Schalters X2. Dem Potentialschieber LSHIFT ist dazu das puls- weitenmodulierte Ansteuersignal PWM oder ein Differential¬ pulssignal DSIG zuführbar. Das Differentialpulssignal DSIG ist auf einen Takt des pulsweitenmodulierten Ansteuersignals PWM bezogen und ist beispielsweise abhängig von dem pulswei¬ tenmodulierten Ansteuersignal PWM oder einem Taktsignal des pulsweitenmodulierten Ansteuersignals PWM erzeugbar. Der Potentialschieber LSHIFT ist ferner mit dem Ausgang des Leis- tungsinverters INV derart gekoppelt, dass der Potentialschie- ber LSHIFT abhängig von dem Sperrsignal LSIG aktivierbar und deaktivierbar ist. Beispielsweise ist der Potentialschieber LSHIFT aktiviert, wenn das Sperrsignal LSIG den L-Pegel auf¬ weist, und deaktiviert, wenn das Sperrsignal LSIG den H-Pegel aufweist. Das Schaltsignal SSIG wird erzeugt abhängig von dem pulsweitenmodulierten Ansteuersignal PWM oder dem Differentialpulssignal DSIG, wenn der Potentialschieber LSHIFT durch das Sperrsignal LSIG aktiviert ist. Das Schaltsignal SSIG wird nicht erzeugt, wenn der Potentialschieber LSHIFT deaktiviert ist .The circuit arrangement further comprises a potential shifter LSHIFT which, depending on the pulse-width-modulated drive signal PWM, generates a switching signal SSIG related to an increased auxiliary potential VEE for switching on the upper switch X2. The potential slider LSHIFT is supplied to the pulse-width-modulated drive signal PWM, or a differential ¬ pulse signal DSIG. The differential pulse signal DSIG is based on a clock of the pulse width modulated drive signal PWM and is for example dependent generated by the pulswei ¬ tenmodulierten PWM control signal or a clock signal the pulse width modulated drive signal PWM. The potential shifter LSHIFT is further coupled to the output of the power inverter INV in such a way that the potential shifter LSHIFT can be activated and deactivated as a function of the blocking signal LSIG. For example, the potential slider LSHIFT is enabled when the lock signal LSIG the L level has ¬, and disabled when the disable signal LSIG the H level. The switching signal SSIG is generated as a function of the pulse-width-modulated drive signal PWM or the differential pulse signal DSIG when the potential shifter LSHIFT is activated by the blocking signal LSIG. The switching signal SSIG is not generated when the potential shifter LSHIFT is deactivated.
Die Schaltungsanordnung weist ferner einen Leistungstreiber DRIV auf, der elektrisch zwischen dem erhöhten Hilfspotential VEE und dem Knoten 10 angeordnet ist. Der Leistungstreiber DRIV ist ausgangsseitig mit einem Steueranschluss des oberen Schalters X2 gekoppelt zum niederohmigen Ansteuern des oberen Schalters X2. Eingangsseitig ist der Leistungstreiber DRIV mit einem oberen und einem unteren Vortreibschalter Xl, X9 gekoppelt, die in Reihe zueinander elektrisch zwischen dem erhöhten Hilfspotential VEE und dem Bezugspotential GND ange¬ ordnet sind. Ein Steueranschluss des oberen Vortreiberschal¬ ters Xl ist mit dem Ausgang des Potentialschiebers LSHIFT ge¬ koppelt. Dem Steueranschluss des oberen Vortreiberschalters Xl ist so das Schaltsignal SSIG zuführbar.The circuit arrangement furthermore has a power driver DRIV, which is arranged electrically between the increased auxiliary potential VEE and the node 10. The power driver DRIV is output coupled to a control terminal of the upper switch X2 for low-impedance driving of the upper switch X2. On the input side of the power driver DRIV with an upper and a lower Vortreibschalter Xl coupled X9 each other electrically in series between the elevated auxiliary potential VEE and the reference potential GND ¬ are arranged. A control terminal of the upper Vortreiberschal ¬ ters Xl is coupled to the output of the potential slider LSHIFT ge ¬. The control connection of the upper predriver switch X1 can thus be supplied with the switching signal SSIG.
Abhängig von dem Schaltsignal SSIG schaltet der obere Vor¬ treiberschalter Xl ein und hebt dadurch den Eingang des Leistungstreibers DRIV auf ein hohes Potential hin zu dem erhöh- ten Hilfspotential VEE. Der Leistungstreiber DRIV ist ausgebildet, den oberen Schalter X2 dadurch einzuschalten, dass ausgangsseitig des Leistungstreibers DRIV ein Potential über eine Einschaltschwelle des oberen Schalters X2 angehoben wird. Der obere Vortreiberschalter Xl wird ausgeschaltet durch Deaktivieren des Potentialschiebers LSHIFT. Der obereDepending on the switching signal SSIG the upper pre ¬ Xl drive switch turns on and thereby raises the input of the power driver DRIV to a high potential toward the elevated th auxiliary potential VEE. The power driver DRIV is designed to switch on the upper switch X2 by raising a potential above the turn-on threshold of the upper switch X2 on the output side of the power driver DRIV. The upper pre-driver switch Xl is turned off by deactivating the potential shifter LSHIFT. The upper
Vortreiberschalter Xl kann jedoch beispielsweise auch bei aktiviertem Potentialschieber LSHIFT ausgeschaltet sein, wenn dem Potentialschieber LSHIFT kein Differentialpuls zugeführt wird .Predriver switch Xl, however, can be switched off, for example, even when the potential shifter LSHIFT is activated, if no differential pulse is supplied to the potential shifter LSHIFT.
Ein Steueranschluss des unteren Vortreiberschalters X9 ist mit dem Ausgang des Leistungsinverters INV gekoppelt. Dem Steueranschluss des unteren Vortreiberschalters X9 ist daher das Sperrsignal LSIG zuführbar. Weist das Sperrsignal LSIG den H-Pegel auf, dann schaltet der untere Vortreiberschalter X9 ein und führt dem Eingang des Leistungstreibers DRIV da¬ durch ein niedriges Potential zu, das etwa dem Bezugspotenti¬ al GND entspricht. Der Leistungstreiber DRIV ist ausgebildet, den oberen Schalter X2 dadurch auszuschalten, dass ausgangs- seitig des Leistungstreibers DRIV das Potential unter die Einschaltschwelle des oberen Schalters X2 abgesenkt wird. Der untere Vortreiberschalter X9 ist ausgeschaltet, wenn das Sperrsignal LSIG den L-Pegel aufweist.A control terminal of the lower pre-driver switch X9 is coupled to the output of the power inverter INV. The blocking connection signal LSIG can therefore be fed to the control connection of the lower predriver switch X9. Has the blocking signal LSIG the H level, then the lower Vortreiberschalter X9 switches and to the input of the power driver DRIV since ¬ by a low potential to which approximately corresponds to the Bezugspotenti ¬ al GND. The DRIV driver is designed to Switch off the upper switch X2 by lowering the potential below the switch-on threshold of the upper switch X2 on the output side of the power driver DRIV. The lower pre-driver switch X9 is turned off when the inhibit signal LSIG has the L level.
Durch eine Erhöhungsdiode XlO und einen Erhöhungskondensator C2 ist eine Erhöhungsschaltung gebildet, die auch als Boost- schaltung bezeichnet werden kann. Der Erhöhungskondensator C2 ist zwischen einem Knoten 4, dem das erhöhte Hilfspotential VEE zugeordnet ist, und dem Knoten 10 angeordnet. Die Erhö¬ hungsdiode XlO ist elektrisch zwischen dem Hilfspotential VDD und dem erhöhten Hilfspotential VEE angeordnet. Der Erhö¬ hungskondensator C2 wird über die Erhöhungsdiode XlO auf eine Erhöhungsspannung aufgeladen, die etwa dem Hilfspotential VDD abzüglich einer Durchlassspannung der Erhöhungsdiode XlO entspricht, wenn der obere Schalter X2 ausgeschaltet und der un¬ tere Schalter X3 eingeschaltet ist. Der Knoten 10 weist dann etwa das Bezugspotential GND auf. Das erhöhte Hilfspotential VEE ist gebildet aus einem aktuellen Potential des Knotens 10 zuzüglich der Erhöhungsspannung des Erhöhungskondensators C2. Ist der obere Schalter X2 eingeschaltet und der untere Schal¬ ter X3 ausgeschaltet, dann weist der Knoten 10 etwa das Ver¬ sorgungspotential VCC auf. Entsprechend beträgt das erhöhte Hilfspotential VEE dann etwa das Versorgungspotential VCC zu¬ züglich der Erhöhungsspannung des Erhöhungskondensators C2. Durch geeignete Dimensionierung des Erhöhungskondensator C2 kann sichergestellt werden, dass dem Steueranschluss des obe¬ ren Schalters X2 eine genügend hohe Spannung in Bezug auf den Knoten 10 zugeführt werden kann, um den oberen Schalter X2 eingeschaltet halten zu können, solange das Schaltsignal SSIG erzeugt wird. Anstatt der Erhöhungsschaltung kann jedoch zum Beispiel auch eine Spannungsquelle vorgesehen sein, die das erforderliche erhöhte Hilfspotential VEE gegenüber dem Be¬ zugspotential GND bereitstellt.By means of a boosting diode X10 and a boosting capacitor C2, a boosting circuit is formed, which may also be referred to as a boosting circuit. The boosting capacitor C2 is arranged between a node 4 to which the boosted auxiliary potential VEE is assigned and the node 10. The raised stabili ¬ hung XLO diode is electrically disposed between the auxiliary potential VDD and the elevated auxiliary potential VEE. The raised stabili ¬ hung capacitor C2 is charged through the boost diode XLO to an increase in voltage corresponding approximately to the auxiliary potential VDD minus a forward voltage of the boost diode XLO, when the upper switch X2 off and the un ¬ tere switch is X3. The node 10 then has approximately the reference potential GND. The increased auxiliary potential VEE is formed from a current potential of the node 10 plus the boosting voltage of the boosting capacitor C2. If the upper switch X2 is turned on and the lower switch ¬ ter X3 off, then the node 10 has approximately the Ver ¬ care potential VCC. Accordingly, the increased auxiliary potential VEE is then about the supply potential VCC to ¬ züglich the boosting voltage of the boosting capacitor C2. By suitable dimensioning of the boosting capacitor C2 can be ensured that the control terminal of obe ¬ ren switch X2 can be supplied to a sufficiently high voltage with respect to the node 10, to keep turned on to the upper switch X2, as long as the switching signal is generated SSIG. However, instead of the booster circuit, for example, a voltage source may be provided which includes the required increased auxiliary potential VEE against the reference potential GND Be ¬ provides.
Figur 2 zeigt eine erste Aus führungs form der Schaltungsanord- nung als ein Halbbrückentreiber in einer Tiefsetzstelleran- ordnung. Das pulsweitenmodulierte Ansteuersignal PWM wird durch eine Signalquelle V2 erzeugt, die einen ersten Quellen¬ innenwiderstand R5 aufweist. Die Signalquelle V2 ist bei¬ spielsweise durch einen Gatterausgang gebildet. Der Quellen- innenwiderstand R5 beträgt beispielsweise etwa 400 Ohm. Das pulsweitenmodulierte Ansteuersignal PWM wird über den Leis- tungsinverter INV entkoppelt, der durch einen ersten und einen zweiten Invertertransistor XlI, X12 gebildet ist. Der Leistungsinverter INV hat die Aufgabe, die erforderlichen ho- hen Strompulse für die Ansteuerung des unteren Schalters X3 bereitzustellen und das pulsweitenmodulierte Ansteuersignal PWM logisch zu invertieren. Der untere Schalter X3 bildet einen Synchrongleichrichter. Die erforderlichen Strompulse zum Ansteuern des unteren Schalters X3 betragen beispielsweise etwa ein Ampere, können jedoch auch größer oder kleiner sein. Es ist vorgesehen, dass der Halbbrückenmittelpunktsknoten, das heißt der Knoten 10, das niedrige Potential bei etwa dem Bezugspotential GND aufweist, wenn das pulsweitenmodulierte Ansteuersignal PWM den L-Pegel aufweist, und der Knoten 10 das hohe Potential bei etwa dem Versorgungspotential VCC auf¬ weist, wenn das pulsweitenmodulierte Ansteuersignal PWM den H-Pegel aufweist. Die Schaltungsanordnung kann jedoch auch so ausgebildet sein, dass eine umgekehrte Zuordnung der Pegel und Potentiale vorliegt .FIG. 2 shows a first embodiment of the circuit arrangement as a half-bridge driver in a step-down converter arrangement. The pulse width modulated drive signal PWM is generated by a signal source V2, which has a first source ¬ internal resistance R5. The signal source V2 is formed at ¬ example by a gate output. The source internal resistance R5 is for example about 400 ohms. The pulse width modulated drive signal PWM is decoupled via the power inverter INV, which is formed by a first and a second inverter transistor XlI, X12. The power inverter INV has the task of providing the required high current pulses for driving the lower switch X3 and of logically inverting the pulse-width-modulated drive signal PWM. The lower switch X3 forms a synchronous rectifier. The required current pulses for driving the lower switch X3, for example, about one ampere, but may also be larger or smaller. It is provided that the half-bridge center node, that is, the node 10, the low potential at about the reference potential GND has when the pulse width modulated drive signal PWM has the L level, and the node 10, the high potential at approximately the supply potential VCC on ¬ has when the pulse width modulated drive signal PWM has the H level. However, the circuit arrangement can also be designed so that there is a reverse assignment of the levels and potentials.
Die Hilfsspannung VDD wird durch eine Hilfsspannungsquelle V4 bereitgestellt, die einen zweiten Quelleninnenwiderstand R8 aufweist. Eine Zuleitung der Hilfsspannungsquelle V4 zu der Schaltungsanordnung weist ferner eine erste Leitungsindukti¬ vität L2 auf. Zur Vermeidung von elektrischen Schwingungen ist ein erster Blockkondensator C5 vorgesehen, der einen parasitären Widerstand RIO aufweist. Der erste Blockkondensator C5 ist elektrisch zwischen dem Hilfspotential VDD und dem Bezugspotential GND angeordnet . Dem Leistungsinverter INV kann die Hilfsspannung VDD durch eine weitere Hilfsspannungsquelle VlO bereitgestellt werden, jedoch kann dem Leistungsinverter INV die Hilfsspannung VDD ebenso durch die Hilfsspannungs- quelle V4 bereitgestellt werden.The auxiliary voltage VDD is provided by an auxiliary voltage source V4 having a second source internal resistance R8. A supply line of the auxiliary voltage source V4 to the Circuitry further comprises a first Leitungsindukti ¬ tivity L2. To avoid electrical oscillations, a first blocking capacitor C5 is provided, which has a parasitic resistance RIO. The first blocking capacitor C5 is electrically arranged between the auxiliary potential VDD and the reference potential GND. The power inverter INV may be provided with the auxiliary voltage VDD by another auxiliary voltage source V10, however, the auxiliary power supply VDD may also be provided by the auxiliary voltage source V4 to the power inverter INV.
Das Versorgungspotential VCC wird von einer Versorgungsspan- nungsquelle V5 bereitgestellt. Eine Zuleitung der Versor- gungsspannungsquelle V5 zu dem oberen Schalter X2 weist eine zweite Leitungsinduktivität L3 und einen LeitungswiderstandThe supply potential VCC is provided by a supply voltage source V5. A supply line of the supply voltage source V5 to the upper switch X2 has a second line inductance L3 and a line resistance
R9 auf. Zur Vermeidung von elektrischen Schwingungen ist ferner ein zweiter Blockkondensator C6 elektrisch zwischen dem Versorgungspotential VCC und dem Bezugspotential GND vorgese¬ hen .R9 on. To avoid electrical oscillations a second blocking capacitor C6 is further electrically hen vorgese ¬ between the supply potential VCC and reference potential GND.
Für den Betrieb als Tiefsetzsteiler ist eine Induktivität Ll vorgesehen, die elektrisch zwischen dem Halbbrückenmittelpunktsknoten, also dem Knoten 10, und einer Last angeordnet ist. Die Last ist gebildet durch eine Laststromquelle Il und einen Lastwiderstand RlI, der zu der Laststromquelle Il e- lektrisch parallel angeordnet ist. Die Last ist elektrisch zwischen der Induktivität Ll und dem Bezugspotential GND an¬ geordnet. Ferner ist für den Betrieb als Tiefsetzsteiler e- lektrisch parallel zu der Last ein Kondensator C3 angeordnet.For operation as a step-down divider, an inductance L1 is provided, which is arranged electrically between the half-bridge center node, that is, the node 10, and a load. The load is formed by a load current source Il and a load resistor RlI which is arranged to be electrically parallel to the load current source Il. The load is electrically arranged between the inductor Ll and the reference potential GND at ¬. Furthermore, a capacitor C3 is arranged for operation as a step-down converter in parallel to the load.
Der Potentialschieber LSHIFT ist durch einen Spannungsteiler und durch einen Potentialschieberschalter X8 gebildet. Der Spannungsteiler ist elektrisch zwischen dem Knoten 4 und dem Potentialschieberschalter X8 angeordnet und ist durch einen ersten und einen zweiten Spannungsteilerwiderstand Rl, R2 ge¬ bildet. Ein Widerstandswert des ersten Spannungsteilerwiderstands Rl beträgt beispielsweise etwa 200 Ohm und ein Wider- standswert des zweiten Spannungsteilerwiderstands R2 beträgt beispielsweise etwa 470 Ohm. Der Spannungsteiler kann jedoch auch als ein kapazitiver Spannungsteiler ausgebildet sein. Ferner kann auch auf den ersten Spannungsteilerwiderstand Rl verzichtet werden, insbesondere wenn sichergestellt ist, dass eine maximal zwischen dem Steueranschluss des Vortreiber¬ schalters Xl und dem Knoten 4 vorherrschende Spannung so ge¬ ring ist, dass diese nicht zu einem Beschädigen des Vortrei¬ berschalters Xl führen kann. Insbesondere kann auf den ersten Spannungsteilerwiderstand Rl verzichtet werden, wenn der Vor- treiberschalter als ein Bipolartransistor ausgebildet ist.The potential shifter LSHIFT is formed by a voltage divider and by a potential slide switch X8. The voltage divider is electrically connected between the node 4 and the Potential shift switch X8 arranged and is by a first and a second voltage divider resistor Rl, R2 ge ¬ forms. For example, a resistance value of the first voltage dividing resistor Rl is about 200 ohms, and a resistance value of the second voltage dividing resistor R2 is about 470 ohms, for example. However, the voltage divider can also be designed as a capacitive voltage divider. Further, R can also be dispensed to the first voltage divider resistance particularly if it is ensured that a maximum prevailing between the control terminal of the pre-driver ¬ switch Xl and node 4 voltage so ge ¬ ring is that they do not to any damage to the Vortrei ¬ Berschneider age Xl can lead. In particular, the first voltage divider resistor R 1 can be dispensed with if the pre-driver switch is designed as a bipolar transistor.
Der zweite Spannungsteilerwiderstand R2 kann auch als Poten¬ tialschieberwiderstand bezeichnet werden.The second voltage divider resistor R2 can also act as Poten ¬ be referred tialschieberwiderstand.
Der Potentialschieberschalter X8 ist bevorzugt durch einen Feldeffekttransistor gebildet, dessen Source-Anschluss mit dem Ausgang des Leistungsinverters INV gekoppelt ist. Der Steueranschluss des Potentialschieberschalters X8 ist mit dem Eingang des Leistungsinverters INV gekoppelt. Der Steueran¬ schluss des Potentialschieberschalters X8 ist durch einen Ga- te-Anschluss des Potentialschieberschalters X8 gebildet. Ein Mittelpunktsabgriff des Spannungsteilers ist mit dem Steueranschluss des oberen Vortreiberschalters Xl gekoppelt zum Zu¬ führen des Schaltsignals SSIG. Das Schaltsignal SSIG fällt als eine Schaltspannung über dem zweiten Spannungsteilerwi- derstand R2 ab, wenn der Potentialschieberschalter X8 eingeschaltet ist und das Sperrsignal den L-Pegel aufweist. Das Schaltsignal SSIG ist dadurch auf das erhöhte Hilfspotential VEE bezogen. Der Vortreiberschalter Xl ist bevorzugt durch einen p-Kanal- Feldeffekttransistor gebildet und der Steueranschluss des Vortreiberschalters Xl ist durch einen Gate-Anschluss des p- Kanal-Feldeffekttransistors gebildet . Der obere Vortreiber¬ schalter Xl schaltet daher ein, wenn die Schaltspannung über dem zweiten Spannungsteilerwiderstand R2 abfällt, das heißt das Schaltsignal SSIG erzeugt wird. Entsprechend ist der obe¬ re Vortreiberschalter Xl ausgeschaltet, wenn das Schaltsignal SSIG nicht erzeugt wird.The potential slide switch X8 is preferably formed by a field effect transistor whose source terminal is coupled to the output of the power inverter INV. The control terminal of the potential shifter switch X8 is coupled to the input of the power inverter INV. The Steueran ¬ circuit of the potential slider switch X8 is formed by a Ga-th terminal of the potential slider switch X8. A center tap of the voltage divider is connected to the control terminal of the upper Vortreiberschalters Xl coupled to the lead of the switching signal ¬ SSIG. The switching signal SSIG drops as a switching voltage across the second voltage divider resistor R2 when the potential shifter switch X8 is turned on and the inhibit signal is at the L level. The switching signal SSIG is thereby related to the increased auxiliary potential VEE. The predriver switch X1 is preferably formed by a p-channel field effect transistor and the control terminal of the predriver switch Xl is formed by a gate terminal of the p-channel field effect transistor. The upper pre-driver ¬ switch Xl therefore turns on when the switching voltage across the second voltage divider resistor R2 drops, that is, the switching signal SSIG is generated. According to the obe ¬ re Vortreiberschalter Xl is turned off when the switching signal SSIG is not generated.
Das Schaltsignal SSIG kann jedoch nur dann erzeugt werden, wenn der Potentialschieberschalter X8 eingeschaltet ist, das heißt der Potentialschieber LSHIFT durch das Sperrsignal LSIG auf dem L-Pegel aktiviert ist. Dadurch ist ein Stromfluss durch den Spannungsteiler möglich, der die Schaltspannung zur Folge hat, die zu dem Einschalten des oberen Vortreiberschal¬ ters Xl führt .However, the switching signal SSIG can be generated only when the potential slide switch X8 is turned on, that is, the potential shifter LSHIFT is activated by the lock signal LSIG at the L level. As a result, a current flow through the voltage divider is possible, which results in the switching voltage, which leads to the switching on of the upper pre-driver scarf ¬ ters Xl.
Zwischen dem oberen und dem unteren Vortreiberschalter Xl, X9 ist ein Begrenzungswiderstand R3 vorgesehen, der beispiels¬ weise einen Widerstandswert von etwa 22 Ohm aufweist. Für den Fall eines kurzzeitig überlappenden Einschaltens des oberen und des unteren Vortreiberschalter Xl, X9 wird ein etwaiger Kurzschlussstrom durch diese durch den Begrenzungswiderstand R3 auf einen unschädlichen Wert begrenzt. Der Begrenzungswiderstand R3 ist nicht zwingend erforderlich, erhöht jedoch die Zuverlässigkeit und die Betriebssicherheit der Schal¬ tungsanordnung .Between the upper and lower Vortreiberschalter Xl, X9 a limiting resistor R3 is provided, the example ¬ has a resistance of about 22 ohms. In the event of a momentarily overlapping switching on of the upper and lower pre-driver switches X1, X9, any short-circuit current through them is limited by the limiting resistor R3 to an innocuous value. The limiting resistor R3 is not absolutely necessary, but increases the reliability and reliability of the scarf ¬ tion arrangement.
Der Leistungstreiber DRIV ist gebildet durch einen ersten Treibertransistor Ql und einen zweiten Treibertransistor Q2, die als Bipolartransistoren ausgebildet sind. Ein jeweiliger Basisanschluss des ersten und des zweiten Treibertransistors Ql, Q2 ist mit einem Knoten 7 gekoppelt, der durch einen Drain-Anschluss des unteren Vortreibertransistors X9 gebildet ist, der mit dem Begrenzungswiderstand R3 gekoppelt ist. Ein jeweiliger Emitteranschluss des ersten und des zweiten Trei¬ bertransistors Ql, Q2 ist mit dem Steueranschluss des oberen Schalters X2 gekoppelt. Ein Kollektoranschluss des ersten Treibertransistors Ql ist mit dem Knoten 4 gekoppelt und ein Kollektoranschluss des zweiten Treibertransistors Q2 ist über einer Blockdiode X5 mit dem Knoten 10 gekoppelt. Die Blockdi¬ ode X5 verhindert einen Stromfluss von dem Knoten 10 hin zu dem Leistungstreiber DRIV.The power driver DRIV is formed by a first driver transistor Ql and a second driver transistor Q2, which are formed as bipolar transistors. A respective one Base terminal of the first and second driver transistors Ql, Q2 is coupled to a node 7 formed by a drain terminal of the lower pre-driver transistor X9 coupled to the limiting resistor R3. A respective emitter terminal of the first and second Trei ¬ bertransistors Ql, Q2 is connected to the control terminal of the upper switch X2 coupled. A collector terminal of the first driver transistor Ql is coupled to the node 4 and a collector terminal of the second driver transistor Q2 is coupled to the node 10 via a block diode X5. The Blockdi ¬ ode X5 prevents a flow of current from the node 10 to the power driver DRIV.
Das Einweg-Totzeitglied TDEADl ist durch einen Verzögerungs- transistor X7 und einen Einstellwiderstand R7 gebildet. Der Verzögerungstransistor X7 ist durch einen weiteren p-Kanal- Feldeffekttransistor gebildet, dessen Drain-Anschluss einen Eingangsanschluss des Einweg-Totzeitglieds TDEADl bildet und dessen Source-Anschluss einen Ausgangsanschluss des Einweg- Totzeitglieds TDEADl bildet. Eine nicht dargestellte Sub¬ stratdiode des Verzögerungstransistors X7 bildet die Überbrü- ckungsdiode X13. Der Einstellwiderstand R7 ist elektrisch zwischen einem Steueranschluss des Verzögerungstransistors X7 und dem Bezugspotential GND angeordnet. Der Steueranschluss des Verzögerungstransistors X7 ist durch einen Gate-Anschluss des weiteren p-Kanal-Feldeffekttransistors gebildet.The one-way deadtime TDEADl is formed by a delay transistor X7 and a resistor R7. The delay transistor X7 is formed by another p-channel field effect transistor whose drain terminal forms an input terminal of the one-way dead time TDEADl and whose source terminal forms an output terminal of the one-way dead time TDEADl. A Sub ¬ stratdiode the delay transistor X7, not shown, forms the bypass diode X13. The adjustment resistor R7 is electrically arranged between a control terminal of the delay transistor X7 and the reference potential GND. The control terminal of the delay transistor X7 is formed by a gate terminal of the further p-channel field effect transistor.
Durch eine nicht dargestellte, so genannte Millerkapazität des weiteren p-Kanal-Feldeffekttransistors, die zwischen dem Drain-Anschluss und dem Gate-Anschluss des weiteren p-Kanal- Feldeffekttransistors ausgebildet ist, wird eine Gegenkopp¬ lung bewirkt, die ausgangsseitig zu einem Abkippen einer ein- gangsseitigen, steigenden Flanke des Sperrsignals LSIG führt. Dadurch steigt eine Gate-Source-Spannung des unteren Schalters X3 verlangsamt an, so dass die Schwellenspannung des un¬ teren Schalters X3 gegenüber der steigenden Flanke des Sperrsignals LSIG verzögert überschritten wird und der untere Schalter X3 somit verzögert einschaltet. In Bezug auf die steigende Flanke des Sperrsignals LSIG erfolgt das Einschal¬ ten des unteren Schalters X3 erst nach Ablauf einer Totzeit, die durch einen Wert der Millerkapazität und einen Wider¬ standswert des Einstellwiderstands R7 vorgegeben ist. Durch Wahl des Widerstandswerts des Einstellwiderstands R7 ist die Totzeit sehr einfach vorgebbar. Der Widerstandswert des Einstellwiderstands R7 beträgt beispielsweise etwa 1,24 Kiloohm und die Totzeit beträgt beispielsweise etwa 100 Nanosekunden . Eine Ladung auf dem Gate-Anschluss des unteren Schalters X3 kann jedoch über die Substratdiode des Verzögerungstransis¬ tors X7 schnell entladen werden, wenn das Sperrsignal LSIG den L-Pegel aufweist. Das Ausschalten des unteren Schalters X3 erfolgt somit im Wesentlichen unverzögert . Die Totzeit bis zu dem Einschalten des unteren Schalters X3 muss so bemessen sein, dass diese größer ist als eine Zeitdauer, die für dasBy a so-called Miller capacity of the further p-channel field effect transistor, which is not shown, which is formed between the drain terminal and the gate terminal of the further p-channel field effect transistor, a Gegenkopp ¬ ment is effected, the output side to a tilting of a on the input side, rising edge of the blocking signal LSIG leads. Thus, a gate-source voltage increases the lower switch X3 slowed down, so that the threshold voltage of the un ¬ direct switch X3 with respect to the rising edge of the disable signal is exceeded LSIG delayed and the lower switch X3 turns thus delayed. X3 with respect to the rising edge of the disable signal LSIG the Power On occurs ¬ th of the lower switch only after a dead time, the state value by a value of the Miller capacitance and a reflection ¬ of the adjusting resistor R7 is predetermined. By selecting the resistance value of the adjustment resistor R7, the dead time can be specified very easily. For example, the resistance value of the adjustment resistor R7 is about 1.24 kiloohms, and the dead time is about 100 nanoseconds, for example. However, a charge on the gate terminal of the bottom switch X3 can be discharged quickly via the diode of Verzögerungstransis ¬ tors X7 when the disable signal LSIG the L level. The switching off of the lower switch X3 thus takes place substantially instantaneously. The dead time until the lower switch X3 is switched on must be such that it is greater than a time period which is sufficient for the
Ausschalten des oberen Schalters X2 erforderlich ist. Der untere Schalter X3 schaltet so erst dann ein, wenn der obere Schalter ausgeschaltet ist.Turning off the upper switch X2 is required. The lower switch X3 only turns on when the upper switch is turned off.
Steigt das Potential an dem Knoten 10 schnell an, zum Bei¬ spiel durch Einschalten des oberen Schalters X2, so kann über eine nicht dargestellte Millerkapazität des unteren Schalters X3 ein Strom zum Gate-Anschluss des unteren Schalters X3 fließen. Dieser Strom wird prinzipiell durch den Leistungsin- verter INV zu dem Bezugspotential GND abgeleitet. Aufgrund des Abstandes zwischen dem Leistungsinverter INV zu dem Gate- Anschluss des unteren Schalters X3 und der damit einher ge¬ henden Leitungsinduktivität kann der Strom jedoch gegebenen- falls nicht schnell genug zu dem Bezugspotential GND abgelei¬ tet werden. Dadurch kann die Gate-Source-Spannung des unteren Schalters X3 ansteigen und gegebenenfalls zu einem parasitä¬ ren Einschalten des unteren Schalters X3 führen. Dies kann jedoch dazu führen, dass der obere und der untere Schalter X2, X3 gleichzeitig eingeschaltet sind. Durch Vorsehen eines Kompensationskondensators C4 direkt zwischen dem Gate- Anschluss und dem Source-Anschluss des unteren Schalters X3 kann der Spannungsanstieg der Gate-Source-Spannung des unte- ren Schalters X3 so reduziert werden, dass das unerwünschte Einschalten des unteren Schalters X3 vermieden wird.Increases the potential at the node 10 quickly, for ¬ In play by turning on the upper switch X2, so a current can flow to the gate terminal of the bottom switch X3 flow via a non-illustrated Miller capacitance of the lower switch X3. This current is derived in principle by the power inverter INV to the reference potential GND. However, due to the distance between the power inverter INV to the gate terminal of the bottom switch X3 and the associated ge ¬ Henden line inductance, the current can gegebenen- if not fast enough to the reference potential GND abgelei ¬ tet. As a result, the gate-source voltage rise of the lower switch X3 and possibly reindeer to a Parasitic ¬ switching the bottom switch X3 lead. However, this may cause the upper and lower switches X2, X3 to be turned on simultaneously. By providing a compensation capacitor C4 directly between the gate terminal and the source terminal of the lower switch X3, the voltage rise of the gate-source voltage of the lower switch X3 can be reduced so as to avoid the undesired switching-on of the lower switch X3.
Entsprechend kann bei Vorliegen eines negativen Ausgangs¬ stroms IOUT in den Knoten 10 hinein das Einschalten des unte- ren Schalters X3 auch zu einem unerwünschten, parasitären Einschalten des oberen Schalters X2 führen. Durch Vorsehen eines weiteren, nicht dargestellten Kompensationskondensators C4 zwischen dem Gate-Anschluss und dem Source-Anschluss des oberen Schalters X2 kann entsprechend das unerwünschte Ein- schalten des oberen Schalters X2 vermieden werden.Accordingly, a negative outcome ¬ current lout can cause the turning on of the switch X3 unte- ren also to an undesired parasitic switching of the upper switch X2, when present in the node 10 into it. By providing a further compensation capacitor C4, not shown, between the gate terminal and the source terminal of the upper switch X2, the unwanted switching-on of the upper switch X2 can accordingly be avoided.
Im Folgenden werden vier unterschiedliche Betriebssituationen erläutert. In einer ersten Betriebssituation wird der Ausschaltvorgang des unteren Schalters X3 und der Einschaltvor- gang des oberen Schalters X2 bei einem positiven Ausgangs¬ strom IOUT betrachtet, das heißt bei einem Strom aus dem Kno¬ ten 10 heraus durch die Induktivität Ll und einem nicht lü- ckenden Tiefsetzstellerbetrieb .In the following, four different operating situations are explained. In a first operating situation, the turn-off of the lower switch X3 and the phone does not switch the upper switch X2 at a positive output current Iout ¬ considered, that is with a current from the bone ¬ th 10 out through the inductor Ll and a non lü- ceasing buck converter operation.
Der untere Vortreiberschalter X9 hält den oberen Schalter X2 solange ausgeschaltet, bis die Gate-Source-Spannung des unte¬ ren Schalters X3 entsprechend dem Sperrsignal LSIG die Schwellenspannung des unteren Vortreiberschalters X9 unter- schritten hat. Diese Schwellenspannung beträgt beispielsweise etwa ein Volt. Der untere Schalter X3 lässt dann bereits kei¬ nen hohen Stromfluss mehr zu. Durch den L-Pegel des Sperrsig¬ nals LSIG wird also einerseits die Gate-Source-Spannung des unteren Schalters X3 verringert, so dass der untere Schalter X3 ausschaltet, und andererseits die Ansteuerung des oberen Schalters X2 für das Einschalten des oberen Schalters X2 frei geschaltet. Das Sperrsignal LSIG verriegelt somit die Ansteu¬ erung des oberen und des unteren Schalters X2, X3 gegeneinan- der.The lower predriver switch X9 keeps the upper switch X2 turned off until the gate-source voltage of the lower ¬ ren switch X3 according to the inhibit signal LSIG the threshold voltage of the lower Vortreiberschalters X9 under has progressed. This threshold voltage is for example about one volt. The lower switch X3 then can already kei ¬ nen high current flow more. By the L level of Sperrsig ¬ nals LSIG so on the one hand, the gate-source voltage of the lower switch X3 is reduced so that the lower switch X3 turns off, and on the other hand, the activation of the upper switch X2 for switching on the upper switch X2 enabled , The inhibit signal LSIG thus locks the Ansteu ¬ augmentation of the upper and lower switch X2, X3 against each other.
Für den oberen Schalter X2 und den unteren Schalter X3 können unterschiedliche Transistortypen mit unterschiedlichen parasitären Kapazitäten eingesetzt werden. Ferner können zusätz- lieh auch Kompensationskondensatoren C4 als externe Gate-For the upper switch X2 and the lower switch X3 different transistor types with different parasitic capacitances can be used. Furthermore, compensation capacitors C4 can also be used as external gate
Source-Kondensatoren vorgesehen werden. Diese parasitären o- der zusätzlichen Kapazitäten sowie weitere parasitäre Kapazitäten, die beispielsweise durch Verschmutzung der Schaltungs¬ anordnung oder durch Feuchtigkeit auf der Schaltungsanordnung gebildet sind, haben nur einen geringen Einfluss auf dieSource capacitors are provided. These parasitic or additional capacity as well as other parasitic capacitances, for example, contamination of the circuit arrangement by ¬ or are formed by moisture on the circuit arrangement, have only a small influence on the
Funktion der Schaltungsanordnung. Dies wird im Wesentlichen durch den niederohmigen Aufbau der Schaltungsanordnung und insbesondere durch das niederohmige Bereitstellen des Sperr¬ signals LSIG an dem Ausgang des Leistungsinverters INV er- reicht. Dadurch ist ein Abschaltzeitpunkt des unteren Schal¬ ters X3 weitgehend unabhängig von den Kapazitäten der Schaltungsanordnung an dem Sperrsignal LSIG erkennbar, insbesondere unabhängig von Kapazitäten in einem Bereich des unteren Vortreiberschalters X9 und des Potentialschieberschalters X8. Das Erkennen des Abschaltzeitpunktes des unteren Schalters X3 für das Freischalten des oberen Schalters X2 ist daher äußerst betriebssicher. Kurz bevor der untere Vortreiberschalter X9 ausschaltet, schaltet der Potentialschieberschalter X8 ein. Dadurch fließt ein durch den Spannungsteiler vorgegebener Strom durch den ersten und den zweiten Spannungsteilerwiderstand Rl, R2. Die- ser Strom verursacht den Spannungsabfall an dem zweiten Spannungsteilerwiderstand R2. Das auf das Bezugspotential GND be¬ zogene Signal in dem Knoten 18 wird auf diese Weise auf das auf den Knoten 4 bezogene Schaltsignal SSIG umgesetzt.Function of the circuit arrangement. This is mainly due to the low structure of the circuit arrangement, and in particular by the low resistance providing the barrier ¬ LSIG signal at the output of the power inverter INV ER ranges. As a result, a turn-off of the lower scarf ¬ ters X3 largely recognizable independently of the capacitances of the circuit assembly to the lock signal LSIG, in particular independently of capacity in a region of the lower Vortreiberschalters X9 and potential slider switch X8. The detection of the switch-off of the lower switch X3 for the release of the upper switch X2 is therefore extremely reliable. Shortly before the lower pre-driver switch X9 turns off, the potential slide switch X8 turns on. As a result, a current predetermined by the voltage divider flows through the first and the second voltage divider resistor R1, R2. This current causes the voltage drop across the second voltage divider resistor R2. The be on the reference potential GND ¬ early signal in the node 18 is implemented in this way to the related node 4 SSIG switching signal.
Ein Spannungsanstieg über dem zweiten Spannungsteilerwiderstand R2 wird gegebenenfalls durch parallel liegende Kapazi¬ täten verzögert, die beispielsweise durch parasitäre Kapazi¬ täten des oberen Vortreiberschalters Xl gebildet sind. Durch diese Verzögerung ist der untere Vortreiberschalter X9 be- reits ausgeschaltet, wenn der obere Vortreiberschalter Xl einschaltet, so dass durch den oberen und den unteren Vortreiberschalter Xl, X9 kein Querstrom fließt. Jedoch kann durch den Einfluss von Bauteiletoleranzen gegebenenfalls ein solcher Querstrom kurzzeitig auftreten, der dann jedoch durch den Begrenzungswiderstand R3 begrenzt wird.A voltage increase over the second voltage divider resistor R2 is delayed optionally lying parallel capaci ¬ activities which are, for example, by parasitic capaci ¬ activities of the upper Vortreiberschalters Xl formed. By this delay, the lower pre-driver switch X9 is already off when the upper pre-driver switch X1 turns on, so that no cross-current flows through the upper and lower pre-driver switches X1, X9. However, due to the influence of component tolerances, such a crossflow may possibly occur for a short time, which is then limited by the limiting resistor R3.
Die Quellimpedanz in dem Knoten 7 wird über den nachgeschalteten, nicht-invertierenden Komplementärtreiber, der den Leistungstreiber DRIV bildet, weiter reduziert. Der Gate- Anschluss des oberen Schalters X2 wird über den Leistungs¬ treiber DRIV schnell, jedoch durch den Potentialschieber LSHIFT gegenüber dem pulsweitenmodulierten Ansteuersignal PWM verzögert, aufgeladen. Der Schutz gegen das überlappende Einschalten des oberen und des unteren Schalters X2, X3 durch die Verriegelung durch das Sperrsignal LSIG wirkt jedoch auch unabhängig von einer Signaldurchlaufzeit des Potentialschie¬ bers LSHIFT. Fließt vor dem Einschalten des oberen Schalters X2 ein positiver Ausgangsstrom IOUT durch die Induktivität Ll in Richtung des Kondensators C3, so schaltet zuerst der untere Schalter X3 aus. Der Ausgangsstrom IOUT fließt im Wesentli- chen weiter durch eine Substratdiode des unteren Schalters X3, die eine untere Freilaufdiode D3 bildet. Eine Ausgangs¬ spannung UOUT zwischen dem Potential an dem Knoten 10 und dem Bezugspotential GND springt dadurch auf eine Durchlassspan¬ nung der unteren Freilaufdiode D3, die beispielsweise etwa ein Volt beträgt. Der obere Schalter X2 schaltet dann hart ein, das heißt das Potential an dem Knoten 10 steigt schnell auf etwa das Versorgungspotential VCC an.The source impedance in node 7 is further reduced via the downstream, non-inverting complementary driver forming the power driver DRIV. The gate of the upper switch X2 is the power ¬ driver DRIV quickly, but delayed by the potential slider LSHIFT compared with the pulse width modulated control signal PWM charged. The protection against the overlapping switching of the upper and lower switch X2, X3 by the locking by the locking signal LSIG but also works independent of a signal processing time of the potential shift ¬ bers LSHIFT. If, before switching on the upper switch X2, a positive output current IOUT flows through the inductance L1 in the direction of the capacitor C3, then the lower switch X3 first switches off. The output current IOUT essentially continues to flow through a substrate diode of the lower switch X3, which forms a lower freewheeling diode D3. An output voltage UOUT ¬ between the potential at the node 10 and the reference potential GND will rise to a forward voltage clamping ¬ the lower freewheeling diode D3, which is for example, about one volt. The upper switch X2 then turns on hard, that is, the potential at the node 10 rises rapidly to about the supply potential VCC.
In einer zweiten Betriebssituation wird der Ausschaltvorgang des unteren Schalters X3 und der Einschaltvorgang des oberen Schalters X2 bei einem negativen Ausgangsstrom IOUT von der Induktivität Ll in den Knoten 10 hinein betrachtet. Diese Be¬ triebssituation tritt beispielsweise bei einem lückenden Tiefsetzstellerbetrieb oder bei einem Class-D-Verstärker auf. Auch in dieser Betriebssituation wirkt der oben erläuterteIn a second operating situation, the switch-off operation of the lower switch X3 and the switch-on operation of the upper switch X2 are considered at a negative output current IOUT from the inductance L1 into the node 10. This Be ¬ operating situation occurs, for example, in a lulling Tiefsetzstellerbetrieb or in a class D amplifier. Also in this operating situation, the above-mentioned acts
Schutz gegen das überlappende Einschalten des oberen und des unteren Schalters X2, X3.Protection against the overlapping switching on of the upper and lower switches X2, X3.
Die Ausgangsspannung UOUT steigt jedoch nicht erst während des Einschaltens des oberen Schalters X2, sondern bereits während des Ausschaltens des unteren Schalters X3. Die Ursa¬ che dafür ist, dass der negative Ausgangsstrom IOUT ein Aufladen von parasitären und elementaren Kapazitäten bewirkt, die mit dem Knoten 10 verbunden sind. Die Ausgangsspannung UOUT steigt daher linear an. Nach dem Aufladen der Kapazitäten fließt der negative Ausgangsstrom IOUT im Wesentlichen durch eine Substratdiode des oberen Schalters X2, die eine obere Freilaufdiode D2 bildet, wenn der obere Schalter X2 noch ausgeschaltet ist. Durch den Spannungsabfall über der oberen Freilaufdiode D2 entspricht das Potential an dem Kno¬ ten 10 etwa dem Versorgungspotential VCC zuzüglich der Durch¬ lassspannung der oberen Freilaufdiode D2, die etwa ein Volt beträgt .However, the output voltage UOUT does not increase until the upper switch X2 is switched on, but already during the switch-off of the lower switch X3. URSA ¬ che for this is that the negative output current IOUT causes a charging of parasitic and elementary capacitances connected to node 10 degrees. The output voltage UOUT therefore increases linearly. After charging the capacitances, the negative output current IOUT substantially flows through a substrate diode of the upper switch X2 which forms an upper freewheeling diode D2 when the upper switch X2 is still off. By the voltage drop across the upper freewheeling diode D2, the potential at the Kno ¬ ten 10 corresponds approximately to the supply potential VCC plus the on ¬ let-voltage of the upper freewheeling diode D2, which is about one volt.
Bevorzugt ist die Signalverzögerung des Potentialschiebers LSHIFT durch geeignete Wahl der Widerstandswerte des ersten und des zweiten Spannungsteilerwiderstands Rl, R2 so bemes- sen, dass der obere Schalter X2 erst dann einschaltet, wenn der negative Ausgangsstrom IOUT für eine Zeitdauer durch die obere Freilaufdiode D2 geflossen ist, die ausreicht, die Ka¬ pazitäten an dem Knoten 10 durch den negativen Ausgangsstrom IOUT so weit aufzuladen, dass das Potential an dem Knoten 10 nahe an dem Versorgungspotential VCC liegt, zum Beispiel bis auf etwa ein bis zwei Volt. Der obere Schalter X2 kann dann besonders verlustarm eingeschaltet werden. Dies wird auch als Soft-Switching oder weiches Einschalten bezeichnet.Preferably, the signal delay of the potential shifter LSHIFT by appropriate selection of the resistance values of the first and the second voltage divider resistor Rl, R2 so dimensioned sen that the upper switch X2 only turns on when the negative output current IOUT has flowed through the upper freewheeling diode D2 for a period of time sufficient Ka ¬ capacities at the node 10 by the negative output current IOUT as much charge that the potential at the node 10 close to the supply potential VCC is, for example, up to about one to two volts. The upper switch X2 can then be turned on particularly low loss. This is also referred to as soft-switching or soft-switching.
Parasitäre Kapazitäten, zum Beispiel durch Verschmutzung oder Feuchtigkeit, bewirken eine zusätzliche Signalverzögerung in dem Potentialschieber LSHIFT und dadurch eine längere Leitphase der oberen Freilaufdiode D2. Dies hat zwar eine Verrin¬ gerung des Gesamtwirkungsgrad des Tiefsetzstellers zur Folge. Jedoch befindet sich die Schaltungsanordnung so in einem sicheren Arbeitspunkt. Das überlappende Einschalten des oberen und des unteren Schalters X2, X3 wird so besonders zuverläs¬ sig verhindert.Parasitic capacities, for example due to contamination or moisture, cause an additional signal delay in the potential shifter LSHIFT and thus a longer conduction phase of the upper freewheeling diode D2. Although this has a Verrin ¬ delay of the overall efficiency of Tiefsetzstellers result. However, the circuit arrangement is thus in a safe operating point. The overlapping switching on of the upper and lower switches X2, X3 is thus prevented in a particularly reliable manner .
Selbst wenn die Verzögerung des Potentialschiebers LSHIFT nur sehr gering wäre, würde das überlappende Einschalten des obe¬ ren und des unteren Schalters X2, X3 durch das Sperrsignal LSIG zuverlässig verhindert. Bei sehr geringer Verzögerung des Potentialschiebers LSHIFT entfällt gegebenenfalls das weiche Einschalten des oberen Schalters X2.Even if the delay of the potential slide LSHIFT would be very low, the overlapping switching on the obe ¬ would reindeer and the lower switch X2, X3 reliably prevented by the blocking signal LSIG. With very little delay the potential shifter LSHIFT eliminates the soft switching on of the upper switch X2.
In einer dritten Betriebssituation wird der Ausschaltvorgang des oberen Schalters X2 und der Einschaltvorgang des unteren Schalters X3 bei dem positiven Ausgangsstrom IOUT bei dem nicht lückenden Tiefsetzstellerbetrieb betrachtet. Auch in dieser Betriebssituation ist durch das Sperrsignal LSIG gewährleistet, dass der obere und der untere Schalter X2, X3 nicht gleichzeitig eingeschaltet sind.In a third operating situation, the turn-off operation of the upper switch X2 and the turn-on operation of the lower switch X3 are considered at the positive output current IOUT in the non-latching buck converter operation. Even in this operating situation is ensured by the blocking signal LSIG that the upper and lower switches X2, X3 are not turned on simultaneously.
Die steigende Flanke des Sperrsignals LSIG bewirkt das schnelle Einschalten des unteren Vortreiberschalters X9, wenn dessen Schwellenspannung überschritten ist. Der Gate- Anschluss des unteren Schalters X2 wird über den Leistungs¬ treiber DRIV sowie über die Blockdiode X5 sehr schnell entla¬ den. Aufgrund des positiven Ausgangsstroms IOUT sinkt die Ausgangsspannung UOUT mit dem Ausschalten des oberen Schalters X2 schnell ab. Der Ausgangsstrom IOUT fließt dann im We- sentlichen über die untere Freilaufdiode D3 weiter. Der unte¬ re Schalter X3 ist noch ausgeschaltet, da der Anstieg der Ga- te-Source-Spannung des unteren Schalters X3 durch den Verzögerungstransistor X7 und den Einstellwiderstand R7 verlangsamt ist. Der Kompensationskondensator C4 und die Gate- Source-Kapazität des unteren Schalters X3 werden daher ver¬ langsamt geladen und der untere Schalter X2 dadurch verzögert eingeschaltet . Durch den Spannungsabfall über der unteren Freilaufdiode D3 beträgt die Ausgangsspannung UOUT etwa -1 Volt. Aufgrund der geringen Ausgangsspannung UOUT schaltet der untere Schalter X3 weich ein, wodurch die Ausgangsspannung UOUT auf etwa Null Volt angehoben wird. Das Einschalten des unteren Schalters X3 erfolgt daher verlustarm. Für einen zuverlässigen Betrieb der Schaltungsanordnung muss die Schaltungsanordnung durch geeignete Wahl der jeweiligen Schwellenspannung so ausgebildet sein, dass der untere Vortreiberschalter X9 bereits eingeschaltet ist, bevor die Gate- Source-Spannung des unteren Schalters X3 dessen Schwellenspannung erreicht. Dazu ist die Schwellenspannung des Vortreiberschalters X9 geringer zu wählen als die Schwellenspannung des unteren Schalters X3.The rising edge of the inhibit signal LSIG causes the lower pre-driver switch X9 to rapidly turn on when its threshold voltage is exceeded. The gate of the lower switch X2 is the power ¬ driver DRIV and on the block diode X5 quickly Entla ¬. Due to the positive output current IOUT, the output voltage UOUT decreases rapidly with the switching off of the upper switch X2. The output current IOUT then flows essentially via the lower free-wheeling diode D3. The unte ¬ re switch X3 is still switched off, because the increase of the Ga te-source voltage of the lower switch X3 the setting resistor R7 is slowed down by the delay transistor X7. The compensation capacitor C4, and the gate-source capacitance of the lower switch X3 are therefore ver ¬ slow-loaded and the lower switch X2 characterized switched delayed. Due to the voltage drop across the lower freewheeling diode D3, the output voltage UOUT is about -1 volts. Due to the low output voltage UOUT, the lower switch X3 turns on soft, raising the output voltage UOUT to about zero volts. Switching on the lower switch X3 is therefore lossy. For reliable operation of the circuit arrangement, the circuit arrangement must be formed by suitably selecting the respective threshold voltage so that the lower predriver switch X9 is already switched on before the gate-source voltage of the lower switch X3 reaches its threshold voltage. For this purpose, the threshold voltage of Vortreiberschalters X9 is to be selected lower than the threshold voltage of the lower switch X3.
In einer vierten Betriebssituation wird der Ausschaltvorgang des oberen Schalters X2 und der Einschaltvorgang des unteren Schalters X3 bei dem negativen Ausgangsstrom IOUT betrachtet. Fließt während des Ausschaltvorgangs des oberen Schalters X2 der negative Ausgansstrom IOUT in den Knoten 10 hinein, so bleibt das Potential an dem Knoten 10 während des Ausschal¬ tens des oberen Schalters X2 etwa auf dem Versorgungspotenti¬ al VCC zuzüglich der Durchlassspannung der oberen Freilaufdiode D2. Der obere Schalter X2 schaltet daher weich und verlustarm aus. Das Einschalten des unteren Schalters X3 erfolgt durch den Verzögerungstransistor X7 und den Einstellwiderstand R7 verzögert . Der untere Schalter X3 schaltet daher erst hart ein, nachdem der obere Schalter X2 ausgeschaltet ist. Durch das harte Einschalten des unteren Schalters X3 fällt das Potential an dem Knoten 10 etwa auf das Bezugspo- tential GND.In a fourth operating situation, the turn-off operation of the upper switch X2 and the turn-on operation of the lower switch X3 are considered at the negative output current IOUT. Flowing during the turn-off operation of the upper switch X2 of the negative Ausgansstrom IOUT in the node 10 into it, so the potential at the node 10 remains least the upper switch X2 approximately the Versorgungspotenti ¬ al VCC plus the forward voltage of the upper free-wheeling diode D2 during the Power off ¬. The upper switch X2 therefore turns off soft and low loss. The switching on of the lower switch X3 is delayed by the delay transistor X7 and the adjusting resistor R7. The lower switch X3 therefore turns on only hard after the upper switch X2 is turned off. Due to the hard switching on of the lower switch X3, the potential at the node 10 falls approximately to the reference potential GND.
Ein Vorteil der Schaltungsanordnung ist, dass in allen vier Betriebssituationen, das heißt unabhängig von der Richtung des Ausgangsstroms IOUT, die Verriegelung der Ansteuerung des oberen und des unteren Schalters X2, X3 durch das Sperrsignal LSIG wirksam ist. Figur 3A zeigt einen zeitlichen Verlauf der Ausgangsspannung UOUT bei dem negativen Ausgangsstrom IOUT . Zu einem ersten Zeitpunkt tA schaltet der untere Schalter X3 aus, die Aus¬ gangsspannung UOUT steigt dadurch schnell von etwa Null Volt auf etwa das Versorgungspotential VCC plus etwa ein Volt, die obere Freilaufdiode D3 leitet. Zu dem zweiten Zeitpunkt tB schaltet der obere Schalter X2 weich ein, die Ausgangsspannung UOUT fällt dadurch um etwa ein Volt auf etwa das Versorgungspotential VCC. Zu einem dritten Zeitpunkt tC schaltet der obere Schalter X2 aus, die obere Freilaufdiode D2 leitet und die Ausgangsspannung UOUT steigt wieder auf etwa das Versorgungspotential VCC plus etwa ein Volt. Nach Ablauf der Totzeit schaltet der untere Schalter X3 zu einem vierten Zeitpunkt tD hart ein. Die Ausgangsspannung UOUT fällt da- durch schnell auf etwa Null Volt.An advantage of the circuit arrangement is that in all four operating situations, that is to say independent of the direction of the output current IOUT, the locking of the activation of the upper and lower switches X2, X3 by the blocking signal LSIG is effective. FIG. 3A shows a time profile of the output voltage UOUT at the negative output current IOUT. At a first time tA the lower switch turns off X3, the off ¬ output voltage UOUT characterized the supply potential VCC plus rapidly increases from about zero volts to about about one volt, the upper free-wheeling diode D3 conducts. At the second time tB, the upper switch X2 switches on softly, the output voltage UOUT thereby drops by about one volt to approximately the supply potential VCC. At a third time tC, the upper switch X2 switches off, the upper freewheeling diode D2 conducts and the output voltage UOUT rises again to approximately the supply potential VCC plus approximately one volt. After the dead time expires, the lower switch X3 turns on hard at a fourth time tD. As a result, the output voltage UOUT drops rapidly to approximately zero volts.
Figur 3B zeigt entsprechend einen zeitlichen Verlauf der Aus¬ gangsspannung UOUT bei dem positiven Ausgangsstrom IOUT. Zu einem fünften Zeitpunkt tE schaltet der obere Schalter X2 aus und die Ausgangsspannung UOUT fällt dadurch schnell auf etwa -1 Volt, die untere Freilaufdiode D3 leitet. Nach Ablauf der Totzeit schaltet der untere Schalter X3 zu einem sechsten Zeitpunkt tF weich ein und die Ausgangsspannung UOUT steigt auf etwa Null Volt. Zu einem siebten Zeitpunkt tG schaltet der untere Schalter X3 aus, die untere Freilaufdiode D3 lei¬ tet und die Ausgangsspannung sinkt auf etwa -1 Volt. Zu einem achten Zeitpunkt tH schaltet der obere Schalter X2 hart ein. Die Ausgangsspannung UOUT steigt dadurch schnell auf etwa das Versorgungspotential VCC.Figure 3B correspondingly shows a time course of from ¬ output voltage UOUT at the positive output current IOUT. At a fifth time tE, the upper switch X2 switches off and the output voltage UOUT drops rapidly to about -1 volt, the lower freewheeling diode D3 conducts. After the dead time has elapsed, the lower switch X3 switches on softly at a sixth instant tF and the output voltage UOUT rises to approximately zero volts. At a seventh time tG the lower switch on X3 from the lower freewheeling diode D3 lei ¬ tet and the output voltage drops to about -1 volt. At an eighth time tH, the upper switch X2 turns on hard. As a result, the output voltage UOUT rises rapidly to approximately the supply potential VCC.
Figur 4 zeigt eine zweite Ausführungsform der Schaltungsanordnung, die sich von der ersten Ausführungsform dadurch unterscheidet, dass der Verzögerungstransistor X7 und der Ein- stellwiderstand R7 durch einen Ladewiderstand R12 und die se¬ parat ausgebildete Überbrückungsdiode X13 ersetzt sind. Der Ladewiderstand R12 bewirkt ein verlangsamtes Laden der Gate- Source-Kapazität des unteren Schalters X3 und des Kompensati- onskondensators C4, wenn die steigende Flanke des Sperrsig¬ nals LSIG auftritt . Dadurch wird der untere Schalter X3 ent¬ sprechend verzögert eingeschaltet. Durch geeignete Wahl des Widerstandswerts, zum Beispiel etwa zehn Ohm, kann die ge¬ wünschte Totzeit vorgegeben werden. Die Schaltungsanordnung ist so sehr einfach ausgebildet und preisgünstig herstellbar.FIG. 4 shows a second embodiment of the circuit arrangement, which differs from the first embodiment in that the delay transistor X7 and the input circuit Resistor R7 are replaced by a charging resistor R12 and the se ¬ ready formed bridging diode X13. The charging resistor R12 causes a slower charging of the gate-source capacitance of the lower switch X3 and the compensation capacitor C4 when the rising edge of the Sperrigsig ¬ nals LSIG occurs. Characterized the lower switch X3 is ent ¬ switched speaking delayed. By suitable choice of the resistance value, for example, about ten ohms, the ge ¬ desired dead time can be preset. The circuit arrangement is so very simple and inexpensive to produce.
Figur 5 zeigt eine dritte Ausführungsform der Schaltungsanordnung, die sich von der ersten Ausführungsform dadurch unterscheidet, dass das Einweg-Totzeitglied TDEADl und der Kom- pensationskondensator C4 nicht erforderlich sind. Der untere Schalter X3 ist durch eine Freilaufdiode Dl ersetzt, das heißt die Synchrongleichrichterfunktion des unteren Schalters X3 entfällt. Diese Schaltungsanordnung ist besonders einfach ausgebildet und preisgünstig herstellbar.Figure 5 shows a third embodiment of the circuit arrangement, which differs from the first embodiment in that the one-way deadtime TDEADl and the compensation capacitor C4 are not required. The lower switch X3 is replaced by a freewheeling diode Dl, that is, the synchronous rectifier function of the lower switch X3 is eliminated. This circuit is particularly simple and inexpensive to produce.
Figur 6 zeigt eine erste Variante einer vierten Ausführungs¬ form der Schaltungsanordnung, die sich von der ersten Ausführungsform dadurch unterscheidet, dass der Steueranschluss des Potentialschieberschalters X8 nicht mit dem Eingang des Leis- tungsinverters INV gekoppelt ist, dem Steueranschluss des Po¬ tentialschieberschalters X8 also nicht das pulsweitenmodu- lierte Ansteuersignal PWM zugeführt wird, sondern der Steuer¬ anschluss des Potentialschieberschalters X8 mit einer Diffe¬ rentialpulsquelle VlI gekoppelt ist, durch die dem Steueran- Schluss des Potentialschieberschalters X8 das Differential¬ pulssignal DSIG zugeführt wird. Mit jedem Differentialpuls wird die Gate-Source-Kapazität des oberen Schalters X2 aufge¬ laden, wenn das Sperrsignal LSIG gleichzeitig den L-Pegel aufweist. Durch das pulsförmige Ansteuern des Potentialschie¬ berschalters X8 fließt nur für eine sehr kurze Zeitdauer des Differentialpulses ein Strom durch den Spannungsteiler des Potentialschiebers LSHIFT. Dadurch entstehen nur geringe Ver- luste in dem Potentialschieber LSHIFT und ein Energiebedarf der Schaltungsanordnung ist dadurch reduziert. Ferner weist die Schaltungsanordnung dadurch einen höheren Wirkungsgrad auf. Dies ermöglicht insbesondere einen verlustarmen Betrieb bei hohem Versorgungspotential VCC.Figure 6 shows a first variant of a fourth execution ¬ form of the circuit arrangement, which differs from the first embodiment in that the control terminal of the potential slider switch X8 is not coupled to the input of the performance-inverters INV, the control terminal of Po ¬ tentialschieberschalters X8 thus not the pulse-width-modulated drive signal PWM is supplied, but the control ¬ connection of the potential shift switch X8 is coupled to a dif ¬ ¬ rentialpulsquelle VlI through which the Steueran- the potential shift switch X8 the differential ¬ pulse signal DSIG is supplied. With each differential pulse, the gate-source capacitance of the upper switch X2 is charged ¬ when the blocking signal LSIG simultaneously the L level having. By the pulse-shaped drive the potential shift ¬ Bersch age X8 a current flows only for a very short period of time the differential pulse by the voltage divider of the potential slide LSHIFT. As a result, only small losses occur in the potential shifter LSHIFT and an energy requirement of the circuit arrangement is thereby reduced. Furthermore, the circuit arrangement thereby has a higher efficiency. This allows in particular a low-loss operation at high supply potential VCC.
Figur 7 zeigt ein Anwendungsbeispiel der ersten Variante der vierten Ausführungsform der Schaltungsanordnung. Zwei oder auch mehr als zwei der Schaltungsanordnungen, zum Beispiel jeweils in einer Tiefsetzstelleranordnung für jeweils unter- schiedliche Spannungen, werden synchron zueinander betrieben. Den Tiefsetzstelleranordnungen wird dazu jeweils das gemeinsame Differentialpulssignal DSIG zugeführt. Ferner wird der jeweiligen Tiefsetzstelleranordnung das jeweilige pulsweiten- modulierte Ansteuersignal PWM zugeführt, zum Beispiel ein erstes pulsweitenmoduliertes Ansteuersignal PWMl zum Erzeugen einer Spannung von fünf Volt oder ein zweites pulsweitenmoduliertes Ansteuersignal PWM2 zum Erzeugen einer Spannung von 3,3 Volt. Durch das synchrone Betreiben der Tiefsetzstel¬ leranordnungen können unerwünschte Interferenzen zwischen diesen vermieden werden.FIG. 7 shows an application example of the first variant of the fourth embodiment of the circuit arrangement. Two or even more than two of the circuit arrangements, for example in each case in a step-down converter arrangement for different voltages, are operated synchronously with one another. The buck converter assemblies are each supplied to the common differential pulse signal DSIG. Furthermore, the respective step-down converter arrangement is supplied with the respective pulse-width-modulated drive signal PWM, for example a first pulse width modulated drive signal PWM1 for generating a voltage of five volts or a second pulse width modulated drive signal PWM2 for generating a voltage of 3.3 volts. Can leranordnungen by the synchronous operation of the step-down Stel ¬ unwanted interference is avoided between them.
Figur 8 zeigt eine zweite Variante der vierten Ausführungs¬ form der Schaltungsanordnung, bei der das Differentialpulssignal DSIG durch eine Differenzierschaltung aus dem pulswei- tenmodulierten Ansteuersignal PWM erzeugt wird. Die Differen¬ zierschaltung umfasst einen Differenzierkondensator C7 und einen Differenzierwiderstand R13. Dem Differenzierkondensator C7 wird das pulsweitenmodulierte Ansteuersignal PWM an einem ersten Anschluss zugeführt. Der zweite Anschluss des Diffe¬ renzierkondensators C7 ist über den Differenzierwiderstand Rl3 mit dem Bezugspotential GND gekoppelt. Ferner sind ein erster Inverter X14 und ein zweiter Inverter X15 elektrisch in Reihe hintereinander angeordnet vorgesehen, über die der zweite Anschluss des Differenzierkondensators C7 mit dem Steueranschluss des Potentialschieberschalters X8 gekoppelt ist. Der erste und der zweite Inverter X14, X15 stellen si¬ cher, dass dem Steueranschluss des Potentialschieberschalters X8 das Differentialpulssignal DSIG niederohmig zugeführt wird, um Signalverzerrungen zu vermeiden.Figure 8 shows a second variation of the fourth execution ¬ form of the circuit arrangement in which the differential pulse signal DSIG generated by a differentiating circuit from the pulse-width control signal PWM tenmodulierten. The differen ¬ ornamental circuit includes a differentiating capacitor C7 and a differentiating resistor R13. The differentiating capacitor C7 is the pulse width modulated drive signal PWM at a supplied first connection. The second terminal of Diffe ¬ renzierkondensators C7 is coupled across the differential resistance RL3 to the reference potential GND. Furthermore, a first inverter X14 and a second inverter X15 are provided electrically in series one behind the other, via which the second terminal of the differentiating capacitor C7 is coupled to the control terminal of the potential shifter switch X8. The first and second inverters X14, X15 represent si ¬ cher that the control terminal of the potential slider switch, the differential pulse signal DSIG is supplied to a low-X8, in order to avoid signal distortion.
Figur 9 zeigt eine fünfte Ausführungsform der Schaltungsanordnung, die sich von der ersten Ausführungsform dadurch un- terscheidet, dass dem Steueranschluss des Verzögerungstran¬ sistors X7 über den Einstellwiderstand R7 ein Steuersignal CSIG zuführbar ist. Das Steuersignal CSIG wird beispielsweise durch eine Steuersignalquelle Vl2 erzeugt, die abhängig von einem gewünschten Schaltzustand des Verzögerungstransistors X7 entweder einen L-Pegel oder einen H-Pegel bereitstellt.Figure 9 shows a fifth embodiment of the circuit arrangement which is characterized un- differs from the first embodiment in that the control terminal of Verzögerungstran ¬ sistors X7 via the variable resistor R7, a control signal is supplied CSIG. The control signal CSIG is generated, for example, by a control signal source Vl2 which provides either an L level or an H level depending on a desired switching state of the delay transistor X7.
Bei Vorliegen des L-Pegels ist der Verzögerungstransistor X7 eingeschaltet und dadurch aktiviert. Die Schaltungsanordnung entspricht dann in ihrer Funktion der ersten Ausführungsform der Schaltungsanordnung. Liegt jedoch der H-Pegel vor, dann ist der Verzögerungstransistor X7 ausgeschaltet und dadurch deaktiviert. Der untere Schalter X3 bleibt dann ausgeschaltet unabhängig von einem Verlauf des Sperrsignals LSIG. Die Schaltungsanordnung entspricht dann in ihrer Funktion der dritten Ausführungsform, das heißt lediglich die Substratdio- de des unteren Schalters X3 beziehungsweise die untere Frei¬ laufdiode D3 wird genutzt. Die Synchrongleichrichterfunktion des unteren Schalters X3 entfällt. Abhängig von dem Steuersignal CSIG kann die Synchrongleichrichterfunktion des unte- ren Schalters X3 somit einfach und dynamisch während des Be¬ triebs der Schaltungsanordnung aktiviert oder deaktiviert werden .In the presence of the L level, the delay transistor X7 is turned on and thereby activated. The circuit arrangement then corresponds in its function to the first embodiment of the circuit arrangement. However, if the H level is present, then the delay transistor X7 is turned off and thereby deactivated. The lower switch X3 then remains off regardless of a course of the blocking signal LSIG. The circuit arrangement then corresponds in its function to the third embodiment, that is, only the Substratdio- de of the lower switch X3 and the lower free ¬ running diode D3 is used. The synchronous rectifier function of the lower switch X3 is eliminated. Depending on the control signal CSIG, the synchronous rectifier function of the lower ren switch X3 thus easily and dynamically during loading ¬ the drive circuitry to be enabled or disabled.
Die Nutzung der Synchrongleichrichterfunktion des unterenThe use of the synchronous rectifier function of the lower
Schalters X3 ist insbesondere vorteilhaft, wenn der Ausgangs¬ strom IOUT betragsmäßig groß ist, zum Beispiel größer als et¬ wa ein Ampere. Bei betragsmäßig kleinem Ausgangsstrom IOUT, zum Beispiel kleiner als etwa ein Ampere, ist jedoch der Be- trieb ohne die Synchrongleichrichterfunktion des unterenSwitch X3 is particularly advantageous when the output ¬ current IOUT is large in magnitude, for example, greater than et ¬ wa one ampere. However, when the output current IOUT is small, for example less than about one ampere, the operation without the synchronous rectifier function is the lower one
Schalters X3 vorteilhaft. Durch geeignetes Aktivieren oder Deaktivieren der Synchrongleichrichterfunktion des unteren Schalters X3 durch das Steuersignal CSIG kann die Schaltungs¬ anordnung jeweils mit einem günstigen Wirkungsgrad betrieben werden.Switch X3 advantageous. By suitably activating or deactivating the synchronous rectifier function of the lower switch X3 by the control signal CSIG, the circuit ¬ arrangement can be operated in each case with a favorable efficiency.
Die Unempfindlichkeit der Schaltungsanordnung gegenüber parasitären Einflüssen wie beispielsweise Feuchtigkeit und ande¬ ren Stromkriechstrecken wurde experimentell in einem Wasser- bad mit destilliertem Wasser nachgewiesen. Die Schaltungsanordnung zeigte auch bei den dabei auftretenden hohen parasitären Kapazitäten keinen Funktionsverlust . Insbesondere trat ein überlappendes Einschalten des oberen und des unteren Schalters X2, X3 nicht auf. Es zeigte sich lediglich eine ho- he Belastung des Leistungsinverters INV, der jedoch durch ge¬ eignete Dimensionierung des Leistungsinverters INV begegnet werden kann. Durch diese besondere Zuverlässigkeit und Be¬ triebssicherheit ist die Schaltungsanordnung insbesondere für den Einsatz in Kraftfahrzeugen besonders geeignet. Die Schal- tungsanordnung kann beispielsweise aus diskreten Bauelementen auf einer Fläche von nur etwa einem Quadratzentimeter aufgebaut werden. Die Schaltungsanordnung kann jedoch ebenso als integrierte Schaltung ausgebildet werden. Die Schaltungsanordnung ist beispielhaft als ein Halbbrückentreiber in einer Tiefsetzstelleranordnung beschrieben. Jedoch ist die Schaltungsanordnung ebenso nutzbar in einer Hochsetz- steller- oder Hoch-Tiefsetzstelleranordnung oder in einem Class-D-Verstärker . Ferner ist die Schaltungsanordnung als Halbbrückentreiber auch für andere Anwendungen nutzbar. The insensitivity of the circuit arrangement to parasitic influences such as moisture and walls ¬ ren Stromkriechstrecken was experimentally demonstrated in a water bath with distilled water. The circuit arrangement showed no loss of function even with the high parasitic capacitances occurring during this process. In particular, overlapping switching on of the upper and lower switches X2, X3 did not occur. It showed only a HO- he load of the power inverter INV, which, however, by suitable ge ¬ dimensioning of the power inverter INV can be met. Due to this particular reliability and Be ¬ reliability, the circuit arrangement is particularly suitable for use in motor vehicles. The circuit arrangement can be constructed, for example, from discrete components on an area of only about one square centimeter. However, the circuit arrangement can also be designed as an integrated circuit. The circuit arrangement is described by way of example as a half-bridge driver in a buck converter arrangement. However, the circuit arrangement can also be used in a boost converter or boost converter arrangement or in a class D amplifier. Furthermore, the circuit arrangement can be used as a half-bridge driver for other applications.

Claims

Patentansprüche claims
1. Schaltungsanordnung, die umfasst1. Circuit arrangement comprising
- einen Leistungsinverter (INV) , dem eingangsseitig ein puls- weitenmoduliertes Ansteuersignal (PWM) zuführbar ist und der ausgangsseitig ein Sperrsignal (LSIG) niederohmig und invers zu dem pulsweitenmodulierten Ansteuersignal (PWM) bereitstellt,a power inverter (INV) to which a pulse-width-modulated drive signal (PWM) can be fed on the input side and which at the output provides a blocking signal (LSIG) with low resistance and inverse to the pulse-width-modulated drive signal (PWM),
- ein Potentialschieber (LSHIFT) , dem eingangsseitig das pulsweitenmodulierte Ansteuersignal (PWM) oder ein Differen¬ tialpulssignal (DSIG) zuführbar ist, das aus dem pulsweiten¬ modulierten Ansteuersignal (PWM) abgeleitet ist, und der ab¬ hängig von dem Sperrsignal (LSIG) aktivierbar und deaktivierbar ist und der ausgangsseitig ein Schaltsignal (SSIG) be- reitstellt, das auf ein erhöhtes Hilfspotential (VEE) bezogen ist, abhängig von dem eingangsseitig zugeführten pulsweitenmodulierten Ansteuersignal (PWM) beziehungsweise Differenti¬ alpulssignal (DSIG) , wenn der Potentialschieber (LSHIFT) durch das Sperrsignal (LSIG) aktiviert ist, - einen Leistungstreiber (DRIV) , der ausgangsseitig mit einem oberen Schalter (X2) koppelbar ist zum Ansteuern des oberen Schalters (X2) und der abhängig von dem Schaltsignal (SSIG) den oberen Schalter (X2) einschaltet und der den oberen Schalter (X2) ausschaltet, wenn der Potentialschieber (LSHIFT) durch das Sperrsignal (LSIG) deaktiviert wird.- a potential slider (LSHIFT) to which the pulse-width modulated control signal (PWM) or a differentiation ¬ tialpulssignal (DSIG) whose input side is fed, the modulated from the pulse-width ¬ drive signal (PWM) is derived and the pendent from ¬ from the lock signal (LSIG) can be activated and deactivated and the output side provides a switching signal (SSIG), which is related to an increased auxiliary potential (VEE), depending on the pulse width modulated drive signal (PWM) or differenti ¬ alpulssignal (DSIG) supplied on the input side, if the potential shifter (LSHIFT ) is activated by the blocking signal (LSIG), - a power driver (DRIV), the output side with an upper switch (X2) is coupled to drive the upper switch (X2) and depending on the switching signal (SSIG) the upper switch (X2 ) and turns off the upper switch (X2) when the potential shifter (LSHIFT) is deactivated by the inhibit signal (LSIG) becomes.
2. Schaltungsanordnung nach Anspruch 1, die ein Einweg- Totzeitglied (TDEADl) umfasst, das eingangsseitig mit dem Leistungsinverter (INV) gekoppelt ist und dem dadurch ein- gangsseitig das Sperrsignal (LSIG) zuführbar ist und das aus¬ gangsseitig mit einem unteren Schalter (X3) koppelbar ist zum Ansteuern des unteren Schalters (X3) und das abhängig von einem ersten Parameterwert des Sperrsignals (LSIG) den unteren Schalter (X3) verzögert einschaltet und abhängig von einem zweiten Parameterwert des Sperrsignals (LSIG) den unteren Schalter (X3) ausschaltet.2. A circuit arrangement according to claim 1, comprising a disposable dead time (TDEADl), whose input is coupled to the power inverter (INV) and thereby inhibit signal (LSIG) whose input side is fed and from ¬ output side with a lower switch ( X3) can be coupled to drive the lower switch (X3) and which depends on a first parameter value of the disable signal (LSIG) the lower one Switch (X3) switches on delayed and switches off the lower switch (X3) depending on a second parameter value of the blocking signal (LSIG).
3. Schaltungsanordnung nach Anspruch 2, bei der3. Circuit arrangement according to claim 2, wherein
- das Einweg-Totzeitglied (TDEADl) einen Verzögerungstransis¬ tor (X7) und einen Einstellwiderstand (R7) umfasst,- the one-lag element (TDEADl) comprises a Verzögerungstransis ¬ tor (X7) and a variable resistor (R7),
- der Einstellwiderstand (R7) mit einem Steueranschluss des Verzögerungstransistors (X7) verbunden ist, - ein Eingangsanschluss des Verzögerungstransistors (X7) ei¬ nen Eingang des Einweg-Totzeitglieds (TDEADl) bildet,- the variable resistor (R7) is connected to a control terminal of the delay transistor (X7), - an input terminal of the delay transistor (X7) ei ¬ NEN input forms of the one-dead time (TDEADl)
- ein Ausgangsanschluss des Verzögerungstransistors (X7) ei¬ nen Ausgang des Einweg-Totzeitglieds (TDEADl) bildet und- forms an output terminal of the delay transistor (X7) ei ¬ NEN output of the one-dead time (TDEADl) and
- eine Totzeit des Einweg-Totzeitglieds (TDEADl) abhängig von einer Millerkapazität des Verzögerungstransistors (X7) und dem Einstellwiderstand (R7) vorgegeben ist.- A dead time of the one-way dead time element (TDEADl) depending on a Millerkapazität of the delay transistor (X7) and the adjustment resistor (R7) is predetermined.
4. Schaltungsanordnung nach Anspruch 3, bei der ein Steuersignal (CSIG) über den Einstellwiderstand (R7) dem Steueran- Schluss des Verzögerungstransistor (X7) zuführbar ist zum Aktivieren oder Deaktivieren des Einweg-Totzeitglieds (TDEADl) abhängig von dem Steuersignal (CSIG) .4. Circuit arrangement according to claim 3, wherein a control signal (CSIG) via the adjustment resistor (R7) the control terminal of the delay transistor (X7) can be fed to activate or deactivate the one-way dead time element (TDEADl) depending on the control signal (CSIG).
5. Schaltungsanordnung nach einem der vorstehenden Ansprüche, bei der5. Circuit arrangement according to one of the preceding claims, wherein
- der Potentialschieber (LSHIFT) einen Potentialschieberwiderstand umfasst, der mit seinem ersten Ende mit dem erhöhten Hilfspotential (VEE) gekoppelt ist und mit seinem zweiten En¬ de mit einem Potentialschieberschalter (X8) gekoppelt ist, - der Potentialschieberschalter (X8) mit dem Ausgang des Leistungsinverters (INV) gekoppelt ist, - der Potentialschieberschalter (X8) abhängig von dem puls- weitenmodulierten Ansteuersignal (PWM) oder dem Differentialpulssignal (DSIG) einschaltbar und ausschaltbar ist und- The potential shifter (LSHIFT) comprises a Potentialschieberwiderstand, which is coupled with its first end to the increased auxiliary potential (VEE) and is coupled with its second En ¬ de with a potential slide switch (X8), - the potential slide switch (X8) to the output of Power inverter (INV) is coupled, - The potential slide switch (X8) depending on the pulse width modulated drive signal (PWM) or the differential pulse signal (DSIG) can be switched on and off, and
- das Schaltsignal (SSIG) an einem Abgriff zwischen dem Po- tentialschieberwiderstand und dem Potentialschieberschalter- The switching signal (SSIG) at a tap between the potential slide resistor and the potential slide switch
(X8) bereitstellbar ist abhängig von dem Sperrsignal (LSIG), wenn der Potentialschieber (LSHIFT) aktiviert ist, wobei der Potentialschieber (LSHIFT) aktiviert ist, wenn der Potentialschieberschalter (X8) eingeschaltet ist.(X8) can be supplied as a function of the blocking signal (LSIG) if the potential shifter (LSHIFT) is activated, the potential shifter (LSHIFT) being activated when the potential shifter switch (X8) is switched on.
6. Schaltungsanordnung nach einem der vorstehenden Ansprüche, bei dem6. Circuit arrangement according to one of the preceding claims, wherein
- ein Ausgang des Potentialschiebers (LSHIFT) mit einem obe¬ ren Vortreiberschalter (Xl) gekoppelt ist, - dem oberen Vortreiberschalter (Xl) dadurch das Schaltsignal (SSIG) zuführbar ist zum Einschalten oder Ausschalten des o- beren Vortreiberschalters (Xl) abhängig von dem Schaltsignal (SSIG) ,- an output of the potential slider (LSHIFT) with a obe ¬ ren Vortreiberschalter (XI) is coupled, - the upper Vortreiberschalter (Xl) by the switching signal (SSIG) for turning on or off of the upper Vortreiberschalters (Xl) can be supplied depending on the Switching signal (SSIG),
- der obere Vortreiberschalter (Xl) elektrisch zwischen dem erhöhten Hilfspotential (VEE) und einem Eingang des Leis¬ tungstreibers (DRIV) angeordnet ist,- the upper Vortreiberschalter (Xl) is arranged electrically between the elevated auxiliary potential (VEE) and an input of Leis ¬ tung driver (DRIV)
- ein unterer Vortreiberschalter (X9) elektrisch zwischen dem Eingang des Leistungstreibers (DRIV) und einem Bezugspotenti¬ al (GND) angeordnet ist und - der untere Vortreiberschalter (X9) mit dem Ausgang des- a lower Vortreiberschalter (X9) is arranged electrically between the input of the power driver (DRIV) and a Bezugspotenti ¬ al (GND), and - the lower Vortreiberschalter (X9) to the output of
Leistungsinverters (INV) gekoppelt ist und dem unteren Vor¬ treiberschalter (X9) dadurch das Sperrsignal (LSIG) zuführbar ist zum Einschalten oder Ausschalten des unteren Vortreiberschalters (X9) abhängig von dem Sperrsignal (LSIG) .Leistungsinverters (INV) is coupled and the lower Vor ¬ driver switch (X9) characterized the blocking signal (LSIG) can be fed to turn on or off the lower Vortreiberschalters (X9) depending on the blocking signal (LSIG).
7. Schaltungsanordnung nach einem der vorstehenden Ansprüche, bei der zwischen einem Steueranschluss und einem Steuerbe- zugsanschluss des oberen Schalters (X2) und/oder des unteren Schalters (X3) jeweils ein Kompensationskondensator (C4) vor¬ gesehen ist. 7. Circuit arrangement according to one of the preceding claims, wherein between a control terminal and a control reference terminal of the upper switch (X2) and / or the lower Switch (X3) in each case a compensation capacitor (C4) before ¬ seen.
PCT/EP2007/053908 2006-06-16 2007-04-20 Circuit arrangement WO2007144224A1 (en)

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