WO2007108289A1 - 半導体集積回路及びそのテスト方法 - Google Patents

半導体集積回路及びそのテスト方法 Download PDF

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Kazuteru Nanba
Hideo Ito
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Chiba University NUC
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    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/319—Tester hardware, i.e. output processing circuits
    • G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
    • G01R31/31919—Storing and outputting test patterns
    • G01R31/31921—Storing and outputting test patterns using compression techniques, e.g. patterns sequencer

Definitions

  • the present invention relates to a semiconductor integrated circuit and a test method therefor, and particularly to a technique suitable for an operation test before shipment (hereinafter referred to as “test”).
  • a test before shipment of a semiconductor integrated circuit is indispensable.
  • this type of test is realized by incorporating a test circuit in a semiconductor integrated circuit in advance in addition to a circuit for normal operation.
  • test circuit incorporated in the semiconductor integrated circuit in advance
  • the scan circuit has a configuration in which flip-flops in a circuit to be tested (hereinafter referred to as “test target circuit”) are connected in a daisy chain. This is done by inputting to the test target circuit of the circuit, operating the test target circuit, and extracting and analyzing the result by an external device.
  • test target circuit flip-flops in a circuit to be tested
  • the external device for inputting this test pattern is very expensive and cannot be frequently replaced, and sometimes a low-speed external device must be used in the field. Many. In such a case, there is a problem that many test patterns cannot be input in a short time in the semiconductor integrated circuit, and the test cannot be performed at high speed.
  • Non-Patent Document 1 a test pattern (hereinafter referred to as a “compressed test pattern”) that is compressed from an external device to reduce the data amount is input to a semiconductor integrated circuit.
  • a technique is disclosed in which a semiconductor integrated circuit is expanded using an internal test pattern expansion circuit and input to a test target circuit.
  • Non-Patent Document 1 A. Jas, J. G— Dastidar, M— e Ng and NA Touba, “An Efficient Test Vector Compression Scheme Using Selective Huffman Coding”, IEEE Transaction on Computer— Aided Design on Integr ated Circuits and Systems, Vol. 22, No. 6, pp. 797-806, June, 2003 Disclosure of the invention
  • Non-Patent Document 1 assumes only a so-called one-pattern test and cannot perform a so-called two-pattern test at high speed.
  • the pattern V2 (v21, v22, ⁇ 23 ...)) must be output, and the compression test pattern also outputs the compression test pattern of the first pattern, and then outputs the compression test pattern of the second pattern. There was a need to do.
  • Non-Patent Document 1 the compression is still not sufficient.
  • the first test pattern it is more desirable to arrange and compress the data in the order of the first bit, the first bit of the second pattern, the second bit of the first pattern, the second bit of the second pattern, etc. Les.
  • an object of the present invention is a semiconductor integrated circuit capable of performing a test by expanding an input compression test pattern, and performing a two-pattern test with a higher compression ratio. It is to provide what can be done.
  • a test pattern expansion circuit a demultiplexer connected to an output of the test pattern expansion circuit and having a plurality of outputs, and the demultiplexer
  • a storage device connected to one of the outputs
  • a multiplexer connected to the output of the storage device and the other output of the demultiplexer
  • a test circuit connected to the output of the multiplexer.
  • test response compression circuit connected to the output of the test circuit.
  • the storage device includes at least one of an on-chip memory and a flip-flop connected in a daisy chain. is there.
  • the compressed test pattern is expanded into a test pattern composed of a plurality of bits, and the decompressed One bit (hereinafter referred to as “first bit”) is output to the circuit to be tested, and the other one bit (hereinafter referred to as “second bit”) is stored in the storage device. After the output of the first bit to the test target circuit is completed, the second bit stored in the storage device is output to the test target circuit.
  • Power S can be.
  • FIG. 1 is a functional block diagram of the semiconductor integrated circuit according to the present embodiment.
  • the semiconductor integrated circuit 1 is connected to a test pattern expansion circuit 2, an output of the test pattern expansion circuit 2, a demultiplexer 3 having a plurality of outputs, and one output of the demultiplexer.
  • Storage device 4 the output of the storage device 4 and the multiplexer 5 connected to the other output of the demultiplexer 3, the test target circuit 6 connected to the output of the multiplexer 5, and the test target circuit 6 And a test response compression circuit 7 connected to the output.
  • the semiconductor integrated circuit 1 can be connected to an external test device 8, the test pattern decompression circuit 2 receives the test pattern compressed from the test device 8, and the test response compression circuit 7 8 outputs a response to the test pattern (hereinafter referred to as “test response”) (ie, the semiconductor integrated circuit 1 is connected to the test device 8). Connection is possible. ).
  • the test pattern expansion circuit 2 can be connected to a test apparatus 8 outside the semiconductor integrated circuit 1 and receives an input of a compressed test pattern (hereinafter referred to as “compressed test pattern”).
  • test pattern decompression circuit 2 can employ various configurations as long as the input compressed test pattern can be decompressed. Although not limited, Huffman code and run-length code can be used as compression test patterns that are frequently used, and Huffman decoders and run-length decoders corresponding to these can be used.
  • the demultiplexer 3 is for causing the expansion test pattern output from the test pattern expansion circuit 2 to be output to either the storage device 4 or the multiplexer 5, and uses the input expansion test pattern as a pattern. Depending on whether the test pattern is the first pattern or the second pattern, for example.
  • the storage device 4 is a device for storing a decompression test pattern, and more specifically, a device for storing at least a part of the decompression test pattern distributed by the demultiplexer 3.
  • the storage device 4 is not particularly limited as long as it can store the decompression test pattern.
  • an on-chip memory such as a RAM can be suitably used.
  • the storage device 4 may be prepared exclusively for testing, or may be a circuit used during normal operation as a semiconductor integrated circuit (for example, a non-test target circuit other than the test target circuit, more specifically, A circuit in which a plurality of flip-flops are connected in a daisy chain can also be used. An example of this case is shown in Fig. 2.
  • the example in FIG. 2 is an example in which a plurality of flip-flops 41a, 41b, and 41c are connected in series. Of course, the number of flip-flops is not limited to this.
  • the multiplexer 5 selects either the output from the storage device 4 or the extension test pattern from the test pattern extension circuit 2 and outputs the selected test pattern to the test target circuit 6. The selection is made according to the pattern (for example, depending on whether the first test pattern or the second pattern).
  • the test target circuit 6 is a circuit that is a test target of whether or not the semiconductor integrated circuit functions sufficiently, and includes a plurality of series-connected chips.
  • the number of flip-flops 61a, 61b, 61c is configured (of course, the number of flip-flops in the test target circuit 6 differs depending on the semiconductor integrated circuit, and is not limited).
  • the test target circuit has a built-in test circuit for performing two-pattern test, for example, a flip-flop connected in a daisy chain as shown in Fig. 3 (In the figure, the extended test pattern is SCAN The test response is output from the SCAN OUT force.
  • a variety of circuits can be used to perform the two-pattern test, and this is not a limitation, and it goes without saying.
  • the test response compression circuit 7 is connected to the output of the circuit under test 6 (more specifically, the output of the flip-flop at the last stage of the circuit under test 6), and compresses the test response as a result of the test. , To output.
  • the test response compression circuit 7 can employ various configurations as long as the input test response can be compressed. Although not limited, a compression pattern that is often used is compression using a signature register such as MISR.
  • the test apparatus 8 can be connected to the semiconductor integrated circuit 1, and more specifically, can be connected to the test pattern expansion circuit 2 and the test response compression circuit 7 in the semiconductor integrated circuit 1.
  • the test apparatus 8 is not particularly limited, and even a low-speed test apparatus 8 can perform a high-speed test.
  • This operation describes the two-pattern test.
  • test apparatus 8 is connected to the semiconductor integrated circuit 1. After the connection, the test apparatus 8 is activated, and two compressed test patterns are output to the test pattern decompression circuit 2.
  • the test pattern decompression circuit 2 decompresses this compressed test pattern and outputs it to the demultiplexer 3 as two decompressed test patterns.
  • two patterns of compressed test turns (vl l, v21, vl 2, v22, vl 3, ⁇ 23 ... (where vl l fil turns the first bit, v21 f The 2nd bit, the first bit of the turn, vl2f, the 1st bit, the second bit of the turn, v2 2 indicates the second bit of the second pattern, etc.)).
  • the demultiplexer 3 receives the two bits of the expanded test pattern input. Sort according to the pattern. More specifically, out of the above-described two pattern data, for example, the first pattern bit is output to the multiplexer 5, and the second pattern bit is output to the storage device 4. The storage device sequentially stores the second pattern bits and stores them as the second test pattern. The first pattern bits are sequentially sent to the multiplexer 5 and output to the test target circuit 6 as the first pattern.
  • the multiplexer 5 selects either the first pattern or the second pattern from the test patterns input to the test target circuit 6 and outputs the selected pattern to the test target circuit 6. Specifically, for example, when the first test pattern is output from the demultiplexer 3, this output is selected, and when the output of the first test pattern is completed, the second pattern test pattern is output. Is received from the storage device 4 and output to the circuit 6 to be tested. This makes it possible to perform two-pattern tests.
  • the test response compression circuit 7 compresses the result of the two-pattern test and outputs the result to the test apparatus 8.
  • the test apparatus 8 can test the functional operation of the semiconductor integrated circuit by analyzing the compressed test response.
  • the test response compression circuit 7 is preferably provided from the viewpoint of test analysis speed, but may be omitted if the test result can be determined in the semiconductor integrated circuit.
  • the semiconductor integrated circuit 1 arranges the demultiplexer 3 for appropriately distributing the two compressed test patterns, thereby mixing the bits of the first pattern and the second pattern as the test patterns. It is possible to use the compressed data, that is, the data with a high compression rate can be used.
  • the memory device 4 As the memory device 4 according to the present embodiment, a special memory is used when a circuit that is used during normal operation and has a plurality of directly connected flip-flops that are not tested. It is more useful than having to install a device.
  • Power S can be.
  • the semiconductor integrated circuit according to the present embodiment is almost the same as that of the first embodiment. The difference is that plexer 3 is omitted.
  • Figure 4 shows a functional block diagram of the semiconductor integrated circuit according to this embodiment.
  • the demultiplexer is omitted from the semiconductor integrated circuit according to the present embodiment
  • the expanded test pattern and the second pattern are stored in the storage device 4 and the multiplexer 5. Both test patterns are output.
  • an effect equivalent to the effect of the first embodiment is achieved by inputting only a necessary test pattern by clock control (for example, clock control shown in FIG. 3) in the circuit under test 6.
  • clock control for example, clock control shown in FIG. 3
  • the multiplexer 5 first receives the expansion test pattern from the test pattern expansion circuit 4 and inputs it to the test target circuit 6.
  • the circuit under test 6 inputs only the data corresponding to the first test pattern of the expanded test pattern to the flip-flop according to the clock.
  • the multiplexer 5 selects the decompression test pattern from the storage device 4 and outputs it to the test target circuit 6.
  • the test handling circuit 6 inputs only the one corresponding to the second test pattern from the decompression test pattern to the flip-flop by clock control. In this way, two pattern tests are possible. As described above, it is possible to provide a semiconductor integrated circuit capable of performing a test by extending an input compressed test pattern and capable of performing a two-pattern test with a higher compression rate.
  • FIG. 1 is a functional block diagram of a semiconductor integrated circuit according to a first embodiment.
  • FIG. 2 is a diagram showing an example of application of the semiconductor integrated circuit according to the first embodiment.
  • FIG. 3 is an example of a functional block diagram of a circuit to be tested.
  • FIG. 4 is a functional block diagram of a semiconductor integrated circuit according to a second embodiment.

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Abstract

【課題】入力された圧縮テストパターンを伸長してテストを行うことが可能な半導体集積回路であって、より圧縮率の高い２パターンテストを行うことができるものを提供する。 テストパターン伸張回路と、テストパターン伸張回路の出力に接続され、複数の出力を有するデマルチプレクサと、デマルチプレクサの一方の出力に接続される記憶装置と、記憶装置の出力及びデマルチプレクサの他方の出力に接続されるマルチプレクサと、マルチプレクサの出力に接続されるテスト回路と、を有する半導体集積回路とする。

Description

明 細 書
半導体集積回路及びそのテスト方法
技術分野
[0001] 本発明は、半導体集積回路およびそのテスト方法に関し、特に、出荷前の動作検 查 (以下「テスト」という。）に好適な技術に関する。
背景技術
[0002] 半導体集積回路の出荷前のテストは欠かすことのできないものである。一般的にこ の種のテストは、通常の動作のための回路のほか、テスト用の回路を予め半導体集 積回路に組み込んでおくことにより実現される。
[0003] この予め半導体集積回路に組み込まれるテスト用の回路の例としては、例えばスキ ヤン回路が挙げられる。スキャン回路とは、例えば、テストの対象となる回路（以下「テ スト対象回路」という。）内のフリップフロップを数珠繋ぎにした構成となっており、この テストは、外部装置からテストパターンを半導体集積回路のテスト対象回路に入力し 、テスト対象回路を動作させ、外部装置でこの結果を取り出し解析することで行われ る。
[0004] し力、しながら、このテストパターンを入力するための外部装置は非常に高価であり、 頻繁に買い替えることはできず、現場では低速な外部装置を使用せざるを得ない場 合も多い。このような場合、半導体集積回路には短時間で多くのテストパターンを入 力することはできず、テストを高速に行うことができないといった課題がある。
[0005] これに対し、従来技術として、例えば下記非特許文献 1には、外部装置から圧縮し てデータ量を減らしたテストパターン (以下「圧縮テストパターン」という。）を半導体集 積回路に入力し、半導体集積回路は内部のテストパターン伸長回路を用いて伸長し 、テスト対象回路に入力するといつた技術が開示されている。
[0006] 非特許文献 1 : A. Jas, J. G— Dastidar, M— e Ng and N. A. Touba, "An E fficient Test Vector Compression Scheme Using Selective Huffman Coding", IEEE Transaction on Computer— Aided Design on Integr ated Circuits and Systems, Vol. 22, No. 6, pp. 797 - 806, June, 2003 発明の開示
発明が解決しょうとする課題
[0007] し力しながら、上記非特許文献 1に記載の技術は、いわゆる 1パターンテストしか想 定しておらず、いわゆる 2パターンテストを高速に行うことはできない。
[0008] つまり、いわゆる 2パターンテストを行うためには、外部装置は 1パターン目のテスト パターン¥1 (¥1 = ^11 , ν12, ν13· · ·) )を出力した後 2パターン目のテストパターン V2 (V2= (v21 , v22, ν23· · ·) )を出力する必要があり、圧縮テストパターンも 1パタ ーン目の圧縮テストパターンを出力した後、 2パターン目の圧縮テストパターンを出力 する必要があった。
[0009] ところが、上記非特許文献 1に記載の技術では、まだ圧縮は十分とは言えず、例え ばより圧縮率を高くし、十分なテストを行うためには、 1パターン目のテストパターンの 第 1ビット、 2パターン目の第 1ビット、 1パターン目の第 2ビット、 2パターン目の第 2ビ ット…、とレ、う順序でデータを並べ替えして圧縮することがより望ましレ、。
[0010] そこで、本発明の目的は、上記課題を鑑み、入力された圧縮テストパターンを伸長 してテストを行うことが可能な半導体集積回路であって、より圧縮率の高い 2パターン テストを行うことができるものを提供することにある。
課題を解決するための手段
[0011] 即ち、上記課題を解決するための一手段として、半導体集積回路において、テスト パターン伸張回路と、前記テストパターン伸張回路の出力に接続され、複数の出力 を有するデマルチプレクサと、前記デマルチプレクサの一方の出力に接続される記 憶装置と、前記記憶装置の出力及び前記デマルチプレクサの他方の出力に接続さ れるマルチプレクサと、前記マルチプレクサの出力に接続されるテスト回路と、を有す ることとする。
[0012] また、この手段において、限定されるわけではないが、テスト回路の出力に接続され るテスト応答圧縮回路と、を有することもより望ましい態様である。
[0013] また、この手段において、限定されるわけではないが、前記記憶装置は、オンチッ プメモリ、又は、フリップフロップを数珠繋ぎに接続したものの少なくともいずれ力、を含 むことも望ましレ、態様である。 [0014] また、上記課題を解決するための他の一手段として、半導体集積回路のテスト方法 におレ、て、圧縮されたテストパターンを複数のビットからなるテストパターンに伸長し、 該伸長されたテストパターンのビットを振り分け、一方のビット（以下「第一のビット」と いう。）をテスト対象回路に出力し、他の一方のビット（以下「第二のビット」という。）を 記憶装置に出力し、前記テスト対象回路への前記第一のビットの出力が終了した後 、前記記憶装置に記憶した前記第二のビットを前記テスト対象回路に出力することと する。
[0015] また、この手段において、限定されるわけではないが、前記テスト対象回路からのテ スト応答を圧縮することも望ましレ、態様である。
発明の効果
[0016] 以上により、入力された圧縮テストパターンを伸長してテストを行うことが可能な半導 体集積回路であって、より圧縮率の高い 2パターンテストを行うことができるものを提 供すること力 Sできる。
発明を実施するための最良の形態
[0017] 以下、本発明の実施形態について図面を用いて説明する。但し、本発明は多くの 異なる形態による実施が可能であり、以下に示す実施形態にのみ限定されるわけで はない。
[0018] (実施形態）
図 1は、本実施形態に係る半導体集積回路の機能ブロック図である。図 1に示すと おり、本半導体集積回路 1は、テストパターン伸張回路 2と、テストパターン伸張回路 2の出力に接続され、複数の出力を有するデマルチプレクサ 3と、デマルチプレクサ の一方の出力に接続される記憶装置 4と、記憶装置 4の出力及びデマルチプレクサ 3 の他方の出力に接続されるマルチプレクサ 5と、マルチプレクサ 5の出力に接続され るテスト対象となるテスト対象回路 6と、テスト対象回路 6の出力に接続されるテスト応 答圧縮回路 7と、を有している。なお、本半導体集積回路 1は、外部のテスト装置 8に 接続可能であり、テストパターン伸長回路 2にはテスト装置 8から圧縮されたテストパタ ーンが入力され、またテスト応答圧縮回路 7はテスト装置 8にテストパターンに対する 応答 (以下「テスト応答」とレ、う）を出力する (即ち、半導体集積回路 1はテスト装置 8と 接続可能となっている。）。
[0019] テストパターン伸張回路 2は、半導体集積回路 1外部のテスト装置 8に接続可能で あって、圧縮されたテストパターン (以下「圧縮テストパターン」とレ、う。）の入力を受け
、これを伸長させる（以下伸長後のテストパターンを「伸長テストパターン」という。）。 テストパターン伸長回路 2は、入力された圧縮テストパターンを伸長することができる 限りにおいて種々の構成を採用することができる。限定されるわけではないが、よく用 レ、られる圧縮テストパターンとして、ハフマン符号、ランレングス符号が挙げられるた め、これらに対応するハフマン復号器、ランレングス復号器を用いることができる。
[0020] デマルチプレクサ 3は、テストパターン伸張回路 2から出力される伸張テストパター ンを記憶装置 4又はマルチプレクサ 5のいずれかに出力させるためのものであって、 入力される伸長テストパターンをパターンに応じて（例えば 1パターン目のテストパタ ーンか、 2パターン目のパターンか、に応じて)振り分ける。
[0021] 記憶装置 4は、伸張テストパターンを記憶するための装置であって、より具体的には デマルチプレクサ 3が振り分けた伸長テストパターンの少なくとも一部を記憶する装置 である。記憶装置 4は、伸長テストパターンを記憶することができる限りにおいて特段 に制限はなぐ例えば、 RAM等のオンチップメモリを好適に用いることができる。また 、記憶装置 4は、テストのために専用に用意するものであっても良いし、半導体集積 回路としての通常動作時に使用する回路 (例えばテスト対象回路以外のテスト非対 象回路、より具体的には複数のフリップフロップを数珠繋ぎにした回路)を使用するこ ともできる。この場合の例を図 2に示しておく。なお図 2の例は、複数のフリップフロッ プ 41a、 41b、 41cを直列に接続してなる例である力 もちろんフリップフロップの数は これに限定されるものではない。
[0022] マルチプレクサ 5は、記憶装置 4からの出力又はテストパターン伸長回路 2からの伸 長テストパターンの何れか一方を選択し、テスト対象回路 6へ出力するものであって、 出力すべきテストパターンのパターンに応じて（例えば 1パターン目のテストパターン 、 2パターン目のパターンか、に応じて)選択を行う。
[0023] テスト対象回路 6は、上記のとおり、半導体集積回路としての機能を十分に奏してい るか否かの動作のテストの対象となる回路であって、直列に接続された複数のフリツ プフロップ 61a、 61b、 61cを数構成されている（もちろん、テスト対象回路 6における フリップフロップの数は半導体集積回路に応じて異なるものであって、限定されない。
)。また、テスト対象回路には、 2パターンテストを行うためのテスト回路が内蔵されて おり、たとえば図 3に示すような数珠繋ぎにされたフリップフロップとなっている（なお 図中、伸張テストパターンは SCAN INより入力され、テスト応答は SCAN OUT力 ら出力される）。もちろん、 2パターンテストを行うための回路は種々のものが採用可 能であり、これに限定されるものでなレ、ことは言うまでもなレ、。
[0024] テスト応答圧縮回路 7は、テスト対象回路 6の出力（より具体的にはテスト対象回路 6 の最後段のフリップフロップの出力）に接続され、テストの結果であるテスト応答を圧 縮し、出力するものである。テスト応答圧縮回路 7は、入力されたテスト応答を圧縮す ることができる限りにおいて種々の構成を採用することができる。限定されるわけでは ないが、よく用いられる圧縮するテストパターンとして、 MISR等のシグネチヤレジスタ を用いた圧縮がある。
[0025] テスト装置 8は、半導体集積回路 1に接続可能であって、より具体的には半導体集 積回路 1におけるテストパターン伸長回路 2とテスト応答圧縮回路 7と接続可能となつ ている。本実施形態においてテスト装置 8は特段に制限されず、低速なテスト装置 8 であっても、高速なテストを行うことができるようになる。
[0026] 次に、本半導体装置に対するテストの動作について説明する。本動作は 2パターン テストについての説明である。
[0027] まず、テストに先立ち、本半導体集積回路 1に対しテスト装置 8を接続する。そして 接続後、テスト装置 8を起動し、テストパターン伸長回路 2に対し、 2パターンの圧縮テ ストパターンを出力する。
[0028] 次に、テストパターン伸長回路 2は、この圧縮テストパターンを伸長し、 2パターンの 伸長テストパターンとしてデマルチプレクサ 3に出力する。なおここで 2パターンの圧 縮テス卜ノ ターン fま、 (vl l, v21 , vl 2, v22, vl 3, ν23· . · (ここで vl l filノ ターン 目の第 1ビット、 v21 fま 2ノヽ。ターン目の第 1ビッ卜、 vl2fま 1ノヽ。ターン目の第 2ビッ卜、 v2 2は 2パターン目の第 2ビット…を示す。））というデータの列により表現される。
[0029] 次に、デマルチプレクサ 3は、入力された 2パターンの伸長テストパターンのビットを 、パターンに応じて振り分ける。より具体的には、上述の 2パターンデータのうち、例え ば 1パターン目のビットをマルチプレクサ 5に出力し、 2パターン目のビットを記憶装置 4に出力する。なお、記憶装置は 2パターン目のビットを順次記憶し、 2パターン目の テストパターンとして記憶する。なお、 1パターン目のビットは順次マルチプレクサ 5に 送られ、 1パターン目のテストパターンとしてテスト対象回路 6に出力されることとなる。
[0030] マルチプレクサ 5は、テスト対象回路 6に入力されるテストパターンのうち 1パターン 目又は 2パターン目のいずれ力、を選択してテスト対象回路 6に出力する。具体的には 、例えば 1パターン目のテストパターンがデマルチプレクサ 3から出力されている場合 はこの出力を選択し、 1パターン目のテストパターン全部の出力が終わったら 2パター ン目のテストパターンの出力を記憶装置 4から受け、テスト対象回路 6に出力する。こ れにより 2パターンテストを行うことができるようになる。
[0031] テスト応答圧縮回路 7は、この 2パターンテストの結果を圧縮し、テスト装置 8に出力 する。テスト装置 8はこの圧縮されたテスト応答を解析することで半導体集積回路の 機能の動作についてテストを行うことができる。なお、本テスト応答圧縮回路 7は、テ ストの解析速度の観点から設けておくことが望ましいが、半導体集積回路内でテスト 結果の判定が行える場合等は、省略することも可能ではある。
[0032] 以上のとおり、本半導体集積回路 1は、圧縮された 2パターンのテストパターンを適 宜振り分けるデマルチプレクサ 3を配置することで、テストパターンとして 1パターン目 と 2パターン目のビットを混合させて圧縮させたものを使用することが可能となる、即 ち高圧縮率のデータが使用可能となる。なお、本実施形態に係る記憶装置 4として、 通常動作時に使用する回路であってテストの非対象となっている直接に接続された 複数のフリップフロップを有する回路を使用する場合は、特別に記憶装置を設ける必 要が無ぐより有用である。
[0033] 以上により、入力された圧縮テストパターンを伸長してテストを行うことが可能な半導 体集積回路であって、より圧縮率の高い 2パターンテストを行うことができるものを提 供すること力 Sできる。
[0034] (実施形態 2)
本実施形態に係る半導体集積回路は、ほぼ実施形態 1と同様であるが、デマルチ プレクサ 3が省略されている点が大きく異なる。図 4に本実施形態に係る半導体集積 回路の機能ブロック図を示す。
[0035] 図 4で示すとおり、本実施形態に係る半導体集積回路はデマルチプレクサが省略 されているため、記憶装置 4およびマルチプレクサ 5には伸張された 1パターン目のテ ストパターンと 2パターン目のテストパターンが双方とも出力されることとなる。この場 合、テスト対象回路 6内部のクロック制御（例えば図 3で示すクロックの制御）により必 要なパターンのテストパターンのみを入力させることで上記実施形態 1に係る効果と 同等の効果を達成することができるようになる。具体的には、マルチプレクサ 5はまず 伸張テストパターンをテストパターン伸張回路 4より受け、テスト対象回路 6に入力す る。テスト対象回路 6はクロックに応じ、この伸張テストパターンのうち、 1パターン目の テストパターンに対応するデータのみフリップフロップへ入力させる。一方、この 1パタ ーン目のテストパターンが終わった後、マルチプレクサ 5は記憶装置 4からの伸張テ ストパターンを選択し、テスト対象回路 6に出力する。そしてテスト対処回路 6は、伸張 テストパターンから 2パターン目のテストパターンに対応するもののみクロック制御によ りフリップフロップへ入力させる。このようにして 2パターンテストが可能となる。以上に より、入力された圧縮テストパターンを伸長してテストを行うことが可能な半導体集積 回路であって、より圧縮率の高い 2パターンテストを行うことができるものを提供するこ とができる。
図面の簡単な説明
[0036] [図 1]実施形態 1に係る半導体集積回路の機能ブロック図である。
[図 2]実施形態 1に係る半導体集積回路の応用の一例を示す図である。
[図 3]テスト対象回路の機能ブロック図の一例である。
[図 4]実施形態 2に係る半導体集積回路の機能ブロック図である。
符号の説明
[0037] 1…半導体集積回路、 2…テストパターン伸長回路、 3…デマルチプレクサ、 4…記憶 回路、 5…マルチプレクサ、 6…テスト対象回路、 7…テスト応答圧縮回路、 8…テスト 装置、 41a、 41b、 41c、 61a、 61b、 61c…フリップフロップ

Claims

請求の範囲
[1] テストパターン伸張回路と、
前記テストパターン伸張回路の出力に接続され、複数の出力を有するデマルチプ レクサと、
前記デマルチプレクサの一方の出力に接続される記憶装置と、
前記記憶装置の出力及び前記デマルチプレクサの他方の出力に接続されるマル チプレクサと、
前記マルチプレクサの出力に接続されるテスト回路と、を有する半導体集積回路。
[2] 前記テスト回路の出力に接続されるテスト応答圧縮回路と、を有することを特徴とす る請求項 1記載の半導体集積回路。
[3] 前記記憶装置は、オンチップメモリを含んで構成される請求項 1記載の半導体集積 回路。
[4] 前記記憶装置は、フリップフロップを数珠繋ぎに接続したものを含む請求項 1記載 の半導体集積回路。
[5] 圧縮されたテストパターンを複数のビットからなるテストパターンに伸長し、該伸長さ れたテストパターンのビットを振り分け、一方のビット（以下「第一のビット」という。）を テスト対象回路に出力し、他の一方のビット（以下「第二のビット」という。）を記憶装置 に出力し、前記テスト対象回路への前記第一のビットの出力が終了した後、前記記 憶装置に記憶した前記第二のビットを前記テスト対象回路に出力する半導体集積回 路のテスト方法。
[6] 前記テスト対象回路からのテスト応答を圧縮することを特徴とする請求項 5記載の 半導体集積回路のテスト方法。
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