WO2007041728A2 - Digital synchronous arbiter sensor with such an arbiter and method for sequencing synchronised events with such an arbiter - Google Patents

Digital synchronous arbiter sensor with such an arbiter and method for sequencing synchronised events with such an arbiter Download PDF

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WO2007041728A2
WO2007041728A2 PCT/AT2006/000372 AT2006000372W WO2007041728A2 WO 2007041728 A2 WO2007041728 A2 WO 2007041728A2 AT 2006000372 W AT2006000372 W AT 2006000372W WO 2007041728 A2 WO2007041728 A2 WO 2007041728A2
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WO
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arbiter
event
events
output
time stamp
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PCT/AT2006/000372
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WO2007041728A3 (en
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Michael HOFSTÄTTER
Peter Schön
Original Assignee
Austrian Research Centers Gmbh-Arc
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Publication date
Application filed by Austrian Research Centers Gmbh-Arc filed Critical Austrian Research Centers Gmbh-Arc
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
    • G06F13/362—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control
    • G06F13/3625—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control using a time dependent access
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof

Definitions

  • the present invention relates to a digital synchronous arbiter having a number of parallel synchronized signal inputs and a sequential output, the occurrence of events to be adopted and sequentially output at the output being indicated by a request signal on a request line associated with the respective signal input, a method of sequencing synchronized data, as well as a sensor with such an arbiter.
  • An arbiter generally refers to a device consisting of a number of, mostly simultaneous, signals, e.g. all at the same time want to access a bus, line or processor, one selects or determines the order of access.
  • An arbiter sequentializes the events that occur. Simple arbiters are e.g.
  • interrupt controller or bus access control in multiprocessor systems
  • arbiters need only be able to process a few signal sources, and there is no need to time-stamp data because the events that occur are simply processed sequentially according to a predetermined scheme (eg, time order or priority) ,
  • WO 2005/017724 A2 discloses an arrangement in which the chronological occurrence of certain events is recorded and stored as close to the time of the origin as possible. This information can be retrieved later, e.g. to synchronize other units and / or data streams.
  • Sensors such as Pixel arrays often consist of a number of sensor elements arranged in a row or in a rectangular matrix or of any other arrangements of sensor elements which supply asynchronous pulses.
  • the pulses correspond to the occurrence of a corresponding event, e.g. the response of a sensor element.
  • the information of the event is contained in the temporal position of the pulses to each other, in the sensor element position and optionally in transmitted data. In these applications, temporally linking the data with a time stamp is thus required.
  • the known pixel arrays currently use asynchronous arbiters, which take over and sequence the pulse-coded information from the (image sensor) pixels or sensor elements. The sequencing is necessary in order to process the simultaneously occurring sensor pulses in downstream processing facilities.
  • asynchronous arbiters this happens without detection of the instant at which the pulse has occurred, but at best with a time after Arbitration linked. Since the time-to-go through an asynchronous arbiter is not deterministic, since it essentially depends on the actual occurrence of sensor events, and also the sorting is simultaneous with the occurrence of pulses, valuable information is lost in such an arbiter.
  • Such an asynchronous arbiter is disclosed, for example, in US Pat. No. 6,253,161 B1.
  • the starting point for using an arbiter for use with sensors with a large number of sensor elements is the following:
  • the simultaneously occurring events must therefore be sequentially placed on the output bus.
  • the order is random. Due to the different runtime in the asynchronous arbiter caused by the collision treatment (the signal is selected by a tree structure implemented in the arbiter), the output signal has no clear assignment at the time of generation in the signal source.
  • the asynchronous arbiter is structured in the form of a tree structure so that it always processes two inputs per arbiter element and arbitrates for an output. This means that a corresponding number of levels must be switched one after the other, since with each level the number of inputs is doubled. For example, if there are 256 pixels in a row as signal sources, then you need 8 levels of arbiter elements. Of course, this also increases the circuit complexity for such an arbiter.
  • the number of processable pulses is limited by the relatively high throughput time in the arbiter, whereby the temporal resolution of the sensor is severely limited.
  • this object is achieved in that a time stamp generation unit is provided in the arbiter and the arbiter assigns a timestamp to each inherited event during the transfer, which time stamp corresponds to the time occurrence of the event. speaks and that the events can be output with the respective assigned timestamp as timed address events sequentially at the sequential output of the arbiter.
  • a time stamp is already linked to the signal when the signal arrives, ie when the event is transferred to the arbiter, at the input of the arbiter.
  • the time is held (within the time resolution of the time stamp) and the further term by the Arbiter is no longer disturbing. There are only slight restrictions due to the synchronous design.
  • Each input signal must be synchronized to the clock by a synchronizing stage. This can lead to a time error of a maximum of one clock period in the timestamp assignment.
  • a time error of a maximum of one clock period in the timestamp assignment.
  • an input stage is provided in an arbiter unit for each signal input, in which the events are stored for the duration of a timestamp interval, then the same time stamp can be easily assigned to each event accepted in parallel in the arbiter. It is also advantageous in the arbiter unit for each signal input by a
  • Arbiter clock clocked event shift register having a number of memory cells, the successive events according to the timing. to save.
  • This buffering of inherited events can be achieved to catch data rate peaks and ensure arbitration without data loss.
  • the arbitration of the inherited events is preferably done in an event arbiter unit which consists of a number of sequential event arbiter levels, each event arbiter level again consisting of a number of event arbiter.
  • Each event arbiter advantageously has at least two inputs, particularly advantageously 16 inputs, since it allows a large number of inputs to be processed with a few event arbiter stages. With such an architecture, the circuitry overhead in the arbiter can be reduced.
  • the processing speed can be considerably if the input of an event arbiter stage is read in, if the output of the event arbiter stage still outputs the previous address event (pipelining) and if in the event arbiter the next active event is already being determined (look-ahead) for processing an address event, thus indicating the transfer bandwidth the outputs can be used optimally.
  • a timestamp shift register which has a number of memory cells which store the successive timestamps.
  • the flow in the arbiter is preferably controlled by a central arbiter control unit which performs the control of the input stage and the event shift register and timestamp shift register. This ensures that the individual components of the arbiter always work in sync with each other and that a correct assignment between event and time stamp is always ensured.
  • the actual timestamp / event association preferably occurs in an output stage of the arbiter which combines the output of the arbiter unit and the output of the timestamp shift register to generate a timestamped event.
  • the arbiter may be advantageous to provide a plurality of arbor units or a plurality of sub-arbiters in the arbiter. Whereby, depending on the particular application of the arbiter, it may be advantageous to associate the outputs of the individual arbiter units with the output of the timestamp shift register in the output stage of the arbiter to generate a timestamped event or the outputs of different sub-arbiter in the output stage of the arbiter to sequencing or to arbitrate the outputs of the arbiter units and then to provide a time stamp. Due to the flexible architecture of the arbiter according to the invention, the most suitable design for each application can be chosen.
  • the input stage generates the acknowledgment signal, which makes signal routing much less expensive than with the asynchronous arbiter, where the acknowledge signal is not generated until after the arbiter in the processing stage and must be fed back through all the arbiter stages ,
  • the time stamp interval in the arbiter can be increased at least temporarily if an event shift register is full. This increase in the time stamp interval is advantageously signaled outwards, so that this circumstance can be taken into account in subsequent processing units during the processing of the data.
  • a dedicated arbiter particularly advantageously forms a unit with a sensor having a number of sensor elements which generate events independently of one another, the output of such a sensor-arbiter unit being a sequence of sequentialized, time-stamped events that are simple in a subsequent processing structure, such as a data evaluation, image processing device, etc., can be processed and processed.
  • the arbiter can be subdivided into a plurality of matrix segments for the arbiter in the case of a matrix arrangement of the sensor elements in matrix form, and an arbiter with two arbiter units can be assigned to each matrix segment. Each arbiter then processes only one matrix segment, which can increase the processing speed of the arbiter.
  • FIG. 1 shows the basic structure of an arbiter according to the invention
  • FIG. 2 shows the interface protocol between sensor and arbiter
  • FIG. 1 shows the basic structure of an arbiter according to the invention
  • FIG. 2 shows the interface protocol between sensor and arbiter
  • FIG. 1 shows the basic structure of an arbiter according to the invention
  • FIG. 2 shows the interface protocol between sensor and arbiter
  • FIG. 1 shows the basic structure of an arbiter according to the invention
  • FIG. 2 shows the interface protocol between sensor and arbiter
  • FIG. 1 shows the basic structure of an arbiter according to the invention
  • FIG. 2 shows the interface protocol between sensor and arbiter
  • FIG. 3 shows a detailed representation of an arbiter according to the invention with a sensor in FIG.
  • FIG. 5 shows an application of the arbiter in a row structure and FIG. 6 shows an application of the arbiter in matrix segments.
  • the asynchronous and independently operating sensor elements S with synchronization stages 3 are referred to as sensor front-end (SFE).
  • the sensor elements S can be arranged in series or in matrix form or in any other arrangement.
  • the synchronization stage 3 synchronizes the asynchronously occurring sensor events, for example, when a sensor element responds, to a predetermined clock. Of course, synchronously occurring events could also be processed, in which case the synchronization stage could be spared.
  • the synchronous arbiter 10 with time stamp generation and mapping is also referred to as the Digital Front End (DFE). In the event that the sensor elements 2 are already working synchronously, the synchronization stage 3 can be omitted.
  • DFE Digital Front End
  • the synchronization stage can also be arranged at the input of the arbiter 10, so that the arbiter itself performs the synchronization.
  • the basic structure of such a sensor 1 is shown in FIG.
  • the invention relates primarily to the DFE or the arbiter 10, which is why in more detail on the arbiter 10 is discussed in detail.
  • the interface between the sensor front-end SFE and the arbiter 10 consists of request signals R 0 -RM-I, each row and column of the sensor field S containing sensor field 2 generates at least one request signal, whereby an event of each sensor element S displayed can be, with associated Acknowledge- (Acknowledge-) signals A 0 - A M -i, which are assigned to the sensor elements 2.
  • the front-end SFE sensor With a pulse on the request line, the front-end SFE sensor signals that an event has occurred. Additional information about the event is displayed in the data signals D 0 -D M-1 in parallel to the requirements R 0 -RM-I. Events can be, for example, the change of light intensities in optical sensors, temperature information on infrared sensors, particle measurements of particle detectors or any other sensor output.
  • the event is acknowledged by the arbiter 10 via a corresponding acknowledgment signal A 0 -A M- i on the associated confirmation line.
  • the occurrence of an event is assigned a time stamp (time stamp) TS, ie the temporal occurrence of the event is recorded.
  • Each sensor element S may be assigned one or more requests, acknowledgments, and data triples, for example, to distinguish different types of events over the request signals.
  • the information in the data D 0 -D M -i is not critical because it is transparently mediated by the arbiter 10. For this reason, the data information the sake of simplicity as in the requirements of R 0 - I viewed integrated, since it is a component of the event that on the request signals R 0 - - R M R M is signaled -i.
  • the sensor elements 2 can be arranged in many different constellations. However, the physical arrangement of the sensor elements S is not decisive for the basic structure of the arbiter 10, as long as between the sensor elements S and the requirements A logical matrix structure and a logical row structure have been chosen for further description.
  • M .i a sensor array 2 by a column and a row coordinate N, M represents, for example, see Fig 3.
  • the R x -An intends einen contain the information whether one or more sensor elements Sj, 0 - SI, m_i the respective column. i are active.
  • the R y request lines contain the information about the activity of the sensor elements S 0 J - S N - i (j of the corresponding row j.)
  • an active sensor column is first selected and then generated each active and selected sensor element y, the line request R.
  • the digital synchronous arbiter 10 described below has a modular structure and consists of the main components arbiter unit 12, which performs the sequencing of the events, and the time stamp generation 11, and the output stage 13 with the time stamp assignment, as shown in FIGS. 2 and 3.
  • the central control unit 16 synchronizes the address information AE after arbitration with the time stamps TS and controls the event arbiter stages.
  • the arbiter 10 will now be described in detail with reference to FIG. 3.
  • the matrix-shaped sensor array 2 with the sensor elements S 0/0 - SN-I, MI is an arbiter 10 with two arbiter units XARB, YARB, one each for the columns and rows assigned.
  • the events acquired for example according to the protocol described above, are stored for the duration of a time stamp interval.
  • the timestamp interval can be set via the configuration interface (TAE_ctrl) in order to be able to be adapted to the desired applications. Events occurring within a timestamp interval are considered to be concurrent. After a timestamp interval has elapsed, the status of the events is transferred to the event shift registers EFIFO. Events with different time stamps TS are thus stored, sorted according to the time stamps TS, in different shift register cells.
  • YEIF different or equal time stamp intervals can be selected. In most cases, it is preferable to synchronize the timestamp mapping with the line input stages YEIF because the event timing is of interest. However, synchronization with the column input stages XEIF is also possible, for example, to allow optimized post-processing for a row time stamp interval >> column time stamp interval for certain applications (e.g., shape recognition).
  • the timestamp synchronization of the events is achieved by entering the associated time stamp TS into a time stamp shift register (TSFIFO) 15 parallel to the entry in the event shift registers EFIFO.
  • TSFIFO time stamp shift register
  • the same structure and the same control of the event shift register EFIFO and the timestamp shift register 15 thus enables the generation of the timed address information TAE after the arbitration, although the time stamp TS corresponds to the occurrence of the events.
  • the column and row input stages XEIF and YEIF differ in that the row input stages YEIF generate the row acknowledge pulse A y only in response to the row requests R y .
  • the column input stage XEIF generates the column acknowledge pulses A x controlled by the event arbiter EARB to realize the required protocol.
  • EFIFOy are not different in structure and are preferably implemented as cyclic shift registers, so-called first-in-first-out registers.
  • the event shift registers EFIFO x are used to obtain the order of the column events, with a time interval greater than a timestamp interval.
  • the event shift registers EFIFOy in the row arbiter unit YARB fulfill the task of intercepting data rate peaks without having to reduce the temporal resolution. In the event that a shift register is full, there is also the possibility of temporarily increasing the time stamp interval so as not to lose any events.
  • An arbiter unit XARB, YARB for this purpose comprises an event arbiter unit 17 with a plurality of event arbiter stages / in this example two, and operates according to the pipeline principle, ie the input of an event processor stage is read in, if the output of the event arbiter stages still outputs the previous event ,
  • the first event arbiter stage is composed of a number of EARB event arbiter, which operate concurrently and provide at the output address events in their associated address space.
  • the sensor elements S are assigned specific addresses in order to be able to identify the signal source, that is, which sensor element S has triggered the event, also in subsequent processing units.
  • a encompassarbiter Earb, AEARB can, depending on the technology used and the timing requirements, at least two to thirty-two inputs or more, preferably 2 ⁇ inputs manage.
  • the event arbiter AEARB of the second event arbiter stage sequentially selects the different event arbiter EARBs of the first event arbiter stage and supplements their address events with additional address information corresponding to the input numbers.
  • the last event arbiter stage has an event arbiter AEARB, with only one output. All event arbiter EARB, AEARB thus operate according to a chosen and deterministic procedure.
  • the events may be sequenced by ascending or descending input number.
  • a special feature of the event arbiter EARB, AEARB is that they can simultaneously determine the next active event for processing an address event ("look aheacT"), whereby the transfer bandwidth at the outputs can be optimally utilized.
  • look aheacT address event
  • Row arbiter unit YARB column address events XAE from the column arbiter unit XARB and timestamp TS to the timed address events TAE together.
  • the output format of the temporally determined address events TAE can be realized in different ways.
  • the parallel output of the address events AE and timestamp TS is advantageous for a high data rate.
  • the disadvantage of a relatively wide output bus 14 can be bypassed when, for example, the address events AE and the associated time stamp TS are issued successively, and you designed the resulting different data formats distinguishable by an identifier.
  • the identifier could be MSB Most Most Significant Bit. This bit would then indicate whether a time stamp TS or data is being transferred with the record.
  • time stamp TS is transmitted only once, especially if it is the same for several address events AE.
  • the timestamp date format also defines arbiter overflow signaling in the event that an event shift register EFIFO is full and time stamp counter wrap around signaling.
  • the signaling of the Time-Stamp Counter Wrap Around can be used by the subsequent processing blocks to extend the time measurement range. 4b shows by way of example how the data can be output on the output bus 14.
  • a disadvantage of the basic structure described above is the temporal arbitration effort that results from the separate column and row arbitration.
  • the following two examples enhance this, with the improvement being described first by a row structure and then by an extended matrix structure.
  • the row structure can be easily derived from the matrix structure, whereby one row or any number of rows are possible. It consists of the same basic components as a matrix sensor with the exceptions that the column arbiter units XARB are not needed and an additional arbiter arbiter, here a row arithmetic unit. Arbiter 20, is used. This line arbiter 20 selects the individual lines one after the other when events have occurred. For this purpose, the outputs of the individual arbiter units YARB 0 , YARB 1 are connected to the input of the row arbiter 20. The output stage 13 combines timestamp TS and address events AE in turn.
  • the line arbiter block 20 can be omitted.
  • the advantage of this row structure is that a higher transfer rate can be achieved with respect to the clock used since column arbitration is eliminated.
  • a disadvantage is the higher number of input stages EIF and event arbiter EARB based on the number of sensor elements, which according to the desired application could also be negligible.
  • the arbiter 10 of the matrix basic structure is multiplied within several by arranging in the arbiter 10 a number of sub-arbiters 30, 31, 32, 33, as shown in FIG.
  • Each individual sub-arbiter 30, 31, 32, 33 processes the events of an associated matrix segment, preferably a quarter of the matrix structure.
  • the individual Operaarbiter 30, 31, 32, 33 operate in parallel and preferably each serve a quarter of the sensor elements S according to the principle described above.
  • An additional segment arbiter TAEARB takes over the selection of the individual sub-arbiter 30, 31, 32, 33 according to a predetermined scheme.
  • the inputs of the segment arbiter TAEARB are connected to the outputs of the respective sub-arbiters 30, 31, 32, 33 and are already time-specific address events TAE which are supplied by the sub-arbiters 30, 31, 32, 33, as described above. Consequently, the segment arbiter TAEARB only has to sequentially sequencing the inputs TAE according to a specification and switching them to the output bus 14.
  • a disadvantage of the segment arbiter TAEARB is that the time-specific address events TAE of the different segments are not sorted according to the time stamps TS given very different event activity of the segments.
  • this disadvantage can easily be compensated by suitable post-processing, if required by the application.
  • One advantage is that the arbiter parameters of the segments can be set differently, e.g. with different clock rates or timestamps. Depending on the application, different sensor areas or sensor types, for example, could then be evaluated better or with higher resolution in terms of time.

Abstract

In sensors with a number of sensor elements a number of sensor elements often provide information simultaneously. These events must be processed in a subsequent processing unit. An arbiter is generally provided which sequences the events and hence renders the same able to be processed. It is important for many applications to maintain the temporal sequence of the events as only then is an analysis of the sensor events possible. The present invention discloses an arbiter, which is capable of processing and sequencing a large amount of data, whilst simultaneously recording the temporal occurrence of events for processing and sequencing, wherein a time stamp generation unit (11) is provided in the arbiter (10) and the arbiter (10) provides each accepted event on acceptance by the arbiter (10) with a time stamp, corresponding to the occurrence time of the event and said events with the provided time stamp (TS) are sequentially outputted as time determined address events (TAE) at the sequential output from the arbiter (10).

Description

Digitaler synchroner Arbiter, Sensor mit einem derartigen Arbiter und Verfahren zum Sequentialisieren von synchronisierten Ereignissen mit einem derartigen ArbiterDigital synchronous arbiter, sensor with such an arbiter, and method of sequencing synchronized events with such an arbiter
Die gegenständliche Erfindung betrifft einen digitalen synchronen Arbiter mit einer Anzahl paralleler zueinander synchronisierter Signaleingängen und einem sequentiellen Ausgang, wobei das Auftreten von zu übernehmenden und sequentiell am Ausgang auszugebenden Ereignissen durch ein Anforderungssignal auf einer dem jeweiligen Signaleingang zugeordneten Anforderungsleitung angezeigt wird, ein Verfahren zum Sequentialisieren von synchronisierten Daten, sowie einen Sensor mit einem solchen Arbiter. Unter einem Arbiter versteht man im Allgemeinen eine Einrichtung, die aus einer Anzahl von, meistens gleichzeitig auftretenden, Signalen, die z.B. alle gleichzeitig auf einen Bus, Leitung oder Prozessor zugreifen wollen, eines auswählt bzw. die Reihenfolge des Zugriffs bestimmt. Ein Arbiter sequentialisert also die auftretenden Ereignisse. Einfache Arbiter sind z.B. als Interrupt-Controller oder Buszugriffssteuerung in Multiprozessorsystemen bekannt Diese Arbiter müssen nur wenige Signalquellen bearbeiten können, und es besteht keine Notwendigkeit, Daten mit einem Zeitstempel zu verknüpfen, da die auftretenden Ereignisse einfach nach einem vorgegebenen Schema (z.B. zeitliche Reihenfolge oder Priorität) sequentiell abgearbeitet werden.The present invention relates to a digital synchronous arbiter having a number of parallel synchronized signal inputs and a sequential output, the occurrence of events to be adopted and sequentially output at the output being indicated by a request signal on a request line associated with the respective signal input, a method of sequencing synchronized data, as well as a sensor with such an arbiter. An arbiter generally refers to a device consisting of a number of, mostly simultaneous, signals, e.g. all at the same time want to access a bus, line or processor, one selects or determines the order of access. An arbiter sequentializes the events that occur. Simple arbiters are e.g. known as interrupt controller or bus access control in multiprocessor systems These arbiters need only be able to process a few signal sources, and there is no need to time-stamp data because the events that occur are simply processed sequentially according to a predetermined scheme (eg, time order or priority) ,
Aus der WO 2005/017724 A2 geht eine Anordnung hervor, bei der das zeitliche Auf- treten von bestimmten Ereignissen zeitlich möglichst nahe am Ort der Entstehung erfasst und gespeichert wird. Diese Information kann später abgefragt werden, z.B. um andere Einheiten und/oder Datenströme zu synchronisieren.WO 2005/017724 A2 discloses an arrangement in which the chronological occurrence of certain events is recorded and stored as close to the time of the origin as possible. This information can be retrieved later, e.g. to synchronize other units and / or data streams.
Sensoren, wie z.B. Pixel-Arrays, bestehen oftmals aus einer Anzahl in einer Reihe o- der in einer rechteckigen Matrix angeordneten Sensorelementen oder einer beliebig anderen Anordnungen von Sensorelementen, die asynchrone Impulse liefern. Die Impulse entsprechen dem Auftreten eines entsprechenden Ereignisses, z.B. dem Ansprechen eines Sensorelements. Die Information des Ereignisses ist dabei in der zeitlichen Lage der Impulse zueinander, in der Sensorelementposition und gegebenenfalls in übertragenen Daten enthalten. Bei diesen Anwendungen ist somit eine zeitliche Verknüpfung der Daten mit einem Zeitstem- pel erforderlich.Sensors, such as Pixel arrays often consist of a number of sensor elements arranged in a row or in a rectangular matrix or of any other arrangements of sensor elements which supply asynchronous pulses. The pulses correspond to the occurrence of a corresponding event, e.g. the response of a sensor element. The information of the event is contained in the temporal position of the pulses to each other, in the sensor element position and optionally in transmitted data. In these applications, temporally linking the data with a time stamp is thus required.
Bei den bekannten Pixel-Arrays werden derzeit asynchrone Arbiter verwendet, die die impulscodierte Information von den (Bildsensor-) Pixeln bzw. Sensorelementen übernehmen und sequentialisieren. Das Sequentialisieren ist notwendig, um die gleichzeitig auftretenden Sensorimpulse in nachgeschalteten Bearbeitungseinrichtungen verarbeiten zu können. Dies geschieht bei bekannten asynchronen Arbitern jedoch ohne Erfassung des Zeitpunktes, zu dem der Impuls aufgetreten ist, sondern es wird bestenfalls mit einem Zeitpunkt nach der Arbitrierung verknüpft. Da die Durchlaufzeit durch einen asynchronen Arbiter nicht deterministisch bzw. nicht vorhersehbar ist, da dies im Wesentlichen vom tatsächlichen Auftreten von Sensorereignissen abhängig ist, und auch die Sortierung bei gleichzeitigem Auftreten von Impulsen zufällig ist, geht in einem solchen Arbiter wertvolle Information verloren. Ein solcher asynchroner Arbiter geht z.B. aus der US 6 253 161 Bl hervor.The known pixel arrays currently use asynchronous arbiters, which take over and sequence the pulse-coded information from the (image sensor) pixels or sensor elements. The sequencing is necessary in order to process the simultaneously occurring sensor pulses in downstream processing facilities. However, with known asynchronous arbiters, this happens without detection of the instant at which the pulse has occurred, but at best with a time after Arbitration linked. Since the time-to-go through an asynchronous arbiter is not deterministic, since it essentially depends on the actual occurrence of sensor events, and also the sorting is simultaneous with the occurrence of pulses, valuable information is lost in such an arbiter. Such an asynchronous arbiter is disclosed, for example, in US Pat. No. 6,253,161 B1.
Die Ausgangssituation für den Einsatz eines Arbiters für die Anwendung bei Sensoren mit einer großen Anzahl von Sensorelementen ist folgende:The starting point for using an arbiter for use with sensors with a large number of sensor elements is the following:
Es gibt viele Signalquellen (z.B. Pixel in einer Zeilen- oder Matrixanordnung, z.B. 256 x 256 = 65.536 Pixel in einem Bildsensor), die gleichzeitig aktiv werden können, und nur einen Ausgangsbus, auf dem Daten nur sequentiell übertragen werden können. Die gleichzeitig auftretenden Ereignisse müssen folglich sequentiell auf den Ausgangsbus gelegt werden. Der Arbiter übernimmt dabei die Zuteilung, so dass jede Signalquelle (= Sensorelement) ihre Information auf den Bus legen kann. Wenn zwei oder mehrere Signalquellen gleichzeitig auf den Bus zugreifen wollen, gibt es für den Arbiter verschiedene Strategien, um die Kollision aufzulösen.There are many signal sources (e.g., pixels in a row or matrix array, e.g., 256 x 256 = 65,536 pixels in an image sensor) that can be active simultaneously, and only one output bus on which data can only be transmitted sequentially. The simultaneously occurring events must therefore be sequentially placed on the output bus. The arbiter takes over the allocation, so that each signal source (= sensor element) can put their information on the bus. If two or more signal sources want to access the bus at the same time, there are various strategies for the arbiter to resolve the collision.
Beim asynchronen Arbiter ist die Reihenfolge zufällig. Durch die unterschiedliche Laufzeit beim asynchronen Arbiter hervorgerufen durch die Kollisionsbehandlung (die Auswahl des Signals erfolgt durch eine im Arbiter implementierte Baumstruktur), hat das Ausgangssignal keine eindeutige Zuordnung zum Zeitpunkt der Erzeugung in der Signalquelle. Der asynchrone Arbiter ist in Form einer Baumstruktur so aufgebaut, dass er pro Arbiterelement immer zwei Eingänge verarbeitet und auf einen Ausgang hin arbitriert. Das bedeutet, dass entsprechend viele Ebenen nacheinander geschaltet werden müssen, da mit jeder Ebene die Anzahl der Eingänge verdoppelt wird. Wenn nun zum Beispiel 256 Pixel in einer Zeile als Signalquellen vorhanden sind, benötigt man schon 8 Ebenen von Arbiterelementen. Dies erhöht natürlich auch den Schaltungsaufwand für einen solchen Arbiter. Außerdem ist durch die relativ hohe Durchlaufzeit im Arbiter die Anzahl der verarbeitbaren Impulse beschränkt, womit auch die zeitliche Auflösung des Sensors stark limitiert ist. Derzeit liegt das Bearbeitungs-Limit für einen asynchronen Arbiter bei ca. 50.000 - 200.000 Impulse/sec (je nach verwendeter Technologie und Anwendungsanforderungen) bzw. bei Sensorfeldern bei maxi- mal 128x128=16.384 Sensorelementen.For the asynchronous arbiter, the order is random. Due to the different runtime in the asynchronous arbiter caused by the collision treatment (the signal is selected by a tree structure implemented in the arbiter), the output signal has no clear assignment at the time of generation in the signal source. The asynchronous arbiter is structured in the form of a tree structure so that it always processes two inputs per arbiter element and arbitrates for an output. This means that a corresponding number of levels must be switched one after the other, since with each level the number of inputs is doubled. For example, if there are 256 pixels in a row as signal sources, then you need 8 levels of arbiter elements. Of course, this also increases the circuit complexity for such an arbiter. In addition, the number of processable pulses is limited by the relatively high throughput time in the arbiter, whereby the temporal resolution of the sensor is severely limited. Currently, the processing limit for an asynchronous arbiter is approx. 50,000 - 200,000 pulses / sec (depending on the technology used and application requirements) or for sensor fields a maximum of 128x128 = 16,384 sensor elements.
Es ist daher eine Aufgabe der gegenständlichen Erfindung, einen Arbiter anzugeben, der eine genaue und sichere Zuordnung von Sensorereignissen zu deren zeitlichen Entstehen bei gleichzeitig wesentlich höherer Verarbeitungskapazität ermöglicht.It is therefore an object of the subject invention to provide an arbiter that allows an accurate and secure assignment of sensor events to their temporal origin while significantly higher processing capacity.
Diese Aufgabe wird erfϊndungsgemäß dadurch gelöst, dass im Arbiter eine Zeitstem- pelerzeugungseinheit vorgesehen ist und der Arbiter jedem übernommenen Ereignis bei der Übernahme einen Zeitstempel zuordnet, der dem zeitlichen Auftreten des Ereignisses ent- spricht und dass die Ereignisse mit dem jeweils zugeordneten Zeitstempel als zeitlich bestimmte Adressereignisse sequentiell am sequentiellen Ausgang des Arbiters ausgebbar sind. Bei dem vorgeschlagenen synchronen Design wird bereits beim Eintreffen des Signals, also bei Übernahme des Ereignisses in den Arbiter, am Eingang des Arbiters ein Zeit- Stempel mit dem Signal verknüpft. Damit ist der Zeitpunkt (im Rahmen der Zeitauflösung des Zeitstempels) festgehalten und die weitere Laufzeit durch den Arbiter ist nicht mehr störend. Es ergeben sich dabei lediglich geringfügige Einschränkungen durch das synchrone Design. Jedes Eingangssignal muss durch eine Synchronisierstufe zum Takt synchronisiert werden. Das kann bei der Zeitstempelzuordnung zu einem zeitlichen Fehler von maximal einer Takt- periode führen. Durch entsprechend hohe Taktfrequenz im Arbiter, z.B. 40MHz und mehr, kann dieser Fehler aber nahezu beliebig klein gemacht werden, sodass dieser Nachteil praktisch bedeutungslos ist.According to the invention, this object is achieved in that a time stamp generation unit is provided in the arbiter and the arbiter assigns a timestamp to each inherited event during the transfer, which time stamp corresponds to the time occurrence of the event. speaks and that the events can be output with the respective assigned timestamp as timed address events sequentially at the sequential output of the arbiter. In the proposed synchronous design, a time stamp is already linked to the signal when the signal arrives, ie when the event is transferred to the arbiter, at the input of the arbiter. Thus, the time is held (within the time resolution of the time stamp) and the further term by the Arbiter is no longer disturbing. There are only slight restrictions due to the synchronous design. Each input signal must be synchronized to the clock by a synchronizing stage. This can lead to a time error of a maximum of one clock period in the timestamp assignment. By correspondingly high clock frequency in the arbiter, eg 40MHz and more, this error can be made almost arbitrarily small, so that this disadvantage is practically meaningless.
Bei gleichzeitigem Auftreten von Ereignissen werden diese auch nach einem gewähltem Schema sortiert. Ein weiterer Vorteil ist daher das deterministische Verhalten des syn- chronen Arbiters, sodass die Reihenfolge der sequentiellen Daten von vornherein bekannt ist. Mit einem solchen synchronen Arbiter lässt sich die Verarbeitungskapazität dramatisch erhöhen. War bei einem asynchronen Arbiter das Limit bisher bei ca. 50.000 - 200.000 Impul- sen/sec, können mit einem erfindungsgemäßen Arbiter auch 4Mio. Impulse/sec und mehr verarbeitet werden. Damit können auch problemlos Sensorfelder mit 64k x 64k Sensorele- menten bewältigt werden.If events occur at the same time, they are also sorted according to a selected scheme. Another advantage is therefore the deterministic behavior of the synchronous arbiter, so that the order of the sequential data is known from the outset. With such a synchronous arbiter, the processing capacity can be increased dramatically. If the limit for an asynchronous arbiter was previously around 50,000 - 200,000 pulses / sec, 4mio can also be used with an arbiter according to the invention. Pulses / sec and more are processed. This makes it easy to handle sensor arrays with 64k x 64k sensor elements.
Wenn in einer Arbitereinheit für jeden Signaleingang eine Eingangsstufe vorgesehen ist, in der die Ereignisse für die Dauer eines Zeitstempelintervalls gespeichert werden, kann jedem parallel in den Arbiter übernommenen Ereignis auf einfache Weise der selbe Zeitstempel zugeordnet werden. Ebenso ist es vorteilhaft, in der Arbitereinheit für jeden Signaleingang ein durch einenIf an input stage is provided in an arbiter unit for each signal input, in which the events are stored for the duration of a timestamp interval, then the same time stamp can be easily assigned to each event accepted in parallel in the arbiter. It is also advantageous in the arbiter unit for each signal input by a
Arbitertakt getaktetes Ereignis-Schieberegister vorzusehen, das eine Anzahl von Speicherzellen aufweist, die aufeinander folgende Ereignisse gemäß dem zeitlichen Auftreten. speichern. Damit kann eine Bufferung der übernommenen Ereignisse erreicht werden, um Datenraten- spitzen auffangen und eine Arbitrierung ohne Datenverlust gewährleisten zu können. Die Arbitrierung der übernommenen Ereignisse erfolgt vorzugsweise in einer Ereignisarbiter-Einheit, der aus einer Anzahl von hintereinander geschalteten Ereignisarbiterebenen besteht, wobei jede Ereignisarbiterebene wiederum aus einer Anzahl von Ereignisarbitern besteht. Jeder Ereignisarbiter weist dabei vorteilhaft zumindest zwei Eingänge, besonders vorteilhaft 16 Eingänge, auf, da dadurch mit wenigen Ereignisarbiterstufen eine große Anzahl von Eingängen verarbeitet werden kann. Mit einer solchen Architektur kann der Schaltungsaufwand im Arbiter reduziert werden. Die Verarbeitungsgeschwindigkeit kann erheblich ge- steigert werden, wenn der Eingang einer Ereignisarbiterstufe eingelesen wird, wenn der Ausgang der Ereignisarbiterstufe noch das vorherige Adressereignis ausgibt (Pipelining) und wenn im Ereignisarbiter gleichzeitig zur Verarbeitung eines Adressereignisses bereits das nächste aktive Ereignis ermittelt wird (look-ahead), womit die Transferbandbreite an den Ausgängen optimal genutzt werden kann.Arbiter clock clocked event shift register having a number of memory cells, the successive events according to the timing. to save. This buffering of inherited events can be achieved to catch data rate peaks and ensure arbitration without data loss. The arbitration of the inherited events is preferably done in an event arbiter unit which consists of a number of sequential event arbiter levels, each event arbiter level again consisting of a number of event arbiter. Each event arbiter advantageously has at least two inputs, particularly advantageously 16 inputs, since it allows a large number of inputs to be processed with a few event arbiter stages. With such an architecture, the circuitry overhead in the arbiter can be reduced. The processing speed can be considerably if the input of an event arbiter stage is read in, if the output of the event arbiter stage still outputs the previous address event (pipelining) and if in the event arbiter the next active event is already being determined (look-ahead) for processing an address event, thus indicating the transfer bandwidth the outputs can be used optimally.
Die Synchronisation der Ereignisse mit einem Zettstempel lässt sich besonders einfach verwirklichen, in dem ein Zeitstempel-Schieberegister vorgesehen ist, das eine Anzahl von Speicherzellen aufweist, die die aufeinander folgenden Zeitstempel speichern.It is particularly easy to realize the synchronization of the events with a tally stamp, in which a timestamp shift register is provided which has a number of memory cells which store the successive timestamps.
Der Ablauf im Arbiter wird vorzugsweise von einer zentralen Arbitersteuereinheit kon- trolliert, die die Steuerung der Eingangsstufe und des Ereignis-Schieberegisters und Zeitstempel-Schieberegister durchführt. Damit wird sichergestellt, dass die einzelnen Komponenten des Arbiters immer synchron zueinander arbeiten und immer eine korrekte Zuordnung zwischen Ereignis und Zeitstempel sichergestellt ist.The flow in the arbiter is preferably controlled by a central arbiter control unit which performs the control of the input stage and the event shift register and timestamp shift register. This ensures that the individual components of the arbiter always work in sync with each other and that a correct assignment between event and time stamp is always ensured.
Die tatsächliche Verknüpfung zwischen Zeitstempel und Ereignis findet bevorzugt in einer Ausgangsstufe des Arbiters statt, die den Ausgang der Arbitereinheit und den Ausgang des Zeitstempel-Schieberegisters zur Erzeugung eines mit einem Zeitstempel versehenen Ereignisses verknüpft.The actual timestamp / event association preferably occurs in an output stage of the arbiter which combines the output of the arbiter unit and the output of the timestamp shift register to generate a timestamped event.
Je nach Anwendung kann es vorteilhaft sein, im Arbiter mehrere Arbitereinheiten o- der mehrere Teilarbiter vorzusehen. Wobei es in Abhängigkeit der jeweiligen Anwendung des Arbiters vorteilhaft sein kann, die Ausgänge der einzelnen Arbitereinheiten mit dem Ausgang des Zeitstempel-Schieberegisters in der Ausgangsstufe des Arbiters zur Erzeugung eines mit einem Zeitstempel versehenen Ereignisses zu verknüpfen oder die Ausgänge unterschiedlicher Teilarbiter in der Ausgangsstufe des Arbiters zu sequentialisieren oder die Ausgänge der Arbitereinheiten zu arbitrieren und anschließend mit einem Zeitstempel zu versehen. Auf- grund der flexiblen Architektur des erfindungsgemäßen Arbiters kann die für jede Anwendung am besten geeignete Ausführung gewählt werden.Depending on the application, it may be advantageous to provide a plurality of arbor units or a plurality of sub-arbiters in the arbiter. Whereby, depending on the particular application of the arbiter, it may be advantageous to associate the outputs of the individual arbiter units with the output of the timestamp shift register in the output stage of the arbiter to generate a timestamped event or the outputs of different sub-arbiter in the output stage of the arbiter to sequencing or to arbitrate the outputs of the arbiter units and then to provide a time stamp. Due to the flexible architecture of the arbiter according to the invention, the most suitable design for each application can be chosen.
Bei einem vorgeschlagenen synchronen Design erzeugt die Eingangsstufe das Bestätigungs-Signal, wodurch die Signalführung wesentlich weniger aufwendig ist als beim asynchronen Arbiter, bei dem das Bestätigungs-Signal erst in der Verarbeitungsstufe nach dem Arbiter erzeugt wird und durch alle Arbiter-Stufen wieder zurückgeführt werden muss.In a proposed synchronous design, the input stage generates the acknowledgment signal, which makes signal routing much less expensive than with the asynchronous arbiter, where the acknowledge signal is not generated until after the arbiter in the processing stage and must be fed back through all the arbiter stages ,
Um Datenverlust zu vermeiden, kann das Zeitstempelintervall im Arbiter zumindest temporär erhöht werden, wenn ein Ereignis-Schieberegister voll ist Diese Erhöhung des Zeitstempelintervalls wird vorteilhaft nach außen signalisiert, damit dieser Umstand in nachfolgenden Bearbeitungseinheiten bei der Verarbeitung der Daten berücksichtigt werden kann. Ein eifindungsgemäßer Arbiter bildet besonders vorteilhaft eine Einheit < mit einem Sensor mit einer Anzahl von Sensorelementen, die unabhängig voneinander Ereignisse erzeugen, wobei der Ausgang einer solchen Sensor-Arbiter-Einheit eine Folge von sequentiali- sierten, mit einem Zeitstempel versehenen Ereignisse ist, die einfach in einer nachfolgenden Bearbeitungsstruktur, wie z.B. eine Datenauswertung, Bildverarbeitungseinrichtung, etc., be- und verarbeitet werden kann.To avoid data loss, the time stamp interval in the arbiter can be increased at least temporarily if an event shift register is full. This increase in the time stamp interval is advantageously signaled outwards, so that this circumstance can be taken into account in subsequent processing units during the processing of the data. A dedicated arbiter particularly advantageously forms a unit with a sensor having a number of sensor elements which generate events independently of one another, the output of such a sensor-arbiter unit being a sequence of sequentialized, time-stamped events that are simple in a subsequent processing structure, such as a data evaluation, image processing device, etc., can be processed and processed.
Der Arbiter kann bei einer matrixförmigen Anordnung der Sensorelemente in Matrixform für den Arbiter in mehrere Matrixsegmente unterteilt sein und jedem Matrixsegment ein Arbiter mit zwei Arbitereinheiten zugeordnet ist. Jeder Arbiter bearbeitet dann nur ein Mat- rixsegment, womit die Verarbeitungsgeschwindigkeit des Arbiters erhöht werden kann,The arbiter can be subdivided into a plurality of matrix segments for the arbiter in the case of a matrix arrangement of the sensor elements in matrix form, and an arbiter with two arbiter units can be assigned to each matrix segment. Each arbiter then processes only one matrix segment, which can increase the processing speed of the arbiter.
Die vorliegende Erfindung wird anhand konkreter, nicht einschränkender Ausführungsbeispiele beschrieben. Dabei zeigt in beispielhafter WeiseThe present invention will be described by way of concrete, non-limiting embodiments. This shows in an exemplary way
Rg. 1 die Grundstmktur eines erfindungsgemäßen Arbiters, Fig. 2 das Schnittstellen-Protokoll zwischen Sensor und Arbiter,FIG. 1 shows the basic structure of an arbiter according to the invention, FIG. 2 shows the interface protocol between sensor and arbiter, FIG.
Fig. 3 eine Detaildarstellung eines erfindungsgemäßen Arbiters mit einem Sensor in3 shows a detailed representation of an arbiter according to the invention with a sensor in FIG
Matrixstruktur,Matrix structure,
Fig. 4 das mögliche Datenformat eines Arbiters,4 shows the possible data format of an arbiter,
Fig. 5 eine Anwendung des Arbiters in Zeilenstruktur und Fig. 6 eine Anwendung des Arbiters bei Matrix-Segmenten.FIG. 5 shows an application of the arbiter in a row structure and FIG. 6 shows an application of the arbiter in matrix segments.
Für die folgende Beschreibung werden die Funktionalitäten eines Sensors 1 in zwei Blöcke gegliedert. Die asynchronen und unabhängig arbeitenden Sensorelemente S mit Synchronisationsstufen 3 werden als Sensor Front-End (SFE) bezeichnet. Die Sensorelemente S können dabei in Reihe oder in Matrixform oder in einer beliebigen anderen Anordnung angeordnet sein. Die Synchronisationsstufe 3 synchronisiert die asynchron auftretenden Sensorereignisse, z.B. wenn ein Sensorelement anspricht, zu einem vorgegebenen Takt. Selbstverständlich könnten aber auch synchron auftretende Ereignisse verarbeitet werden, in welchem Fall man sich die Synchronisationsstufe ersparen könnte. Der synchrone Arbiter 10 mit Zeit- Stempel Generierung und Zuordnung wird auch als Digital Front-End (DFE) bezeichnet. Für den Fall dass die Sensorelemente 2 bereits synchron arbeiten, kann die Synchronisationsstufe 3 entfallen. Die Synchronisationsstufe kann aber ebenso am Eingang des Arbiters 10 angeordnet sein, sodass der Arbiter selbst die Synchronisation vornimmt. Die Grundstruktur eines solchen Sensors 1 ist in Fig. 1 dargestellt. Die Erfindung bezieht sich vorrangig auf das DFE bzw. den Arbiter 10, weshalb in Folge im Detail nur mehr auf den Arbiter 10 eingegangen wird. Die Schnittstelle zwischen Sensor Front-End SFE und Arbiter 10 besteht aus Anforderungssignalen (Request-Signalen) R0 - RM-I, wobei jede Zeile und Spalte des die Sensorelemente S enthaltenden Sensorfeldes 2 zumindest ein Anforderungssignal erzeugt, womit ein Ereignis jedes Sensorelements S angezeigt werden kann, mit zugehörigen Bestätigungssig- nalen (Acknowledge-Signalen) A0 - AM-i, die den Sensorelementen 2 zugeordnet sind. Mit einem Impuls auf der Anforderungsleitung signalisiert das Sensor Front-End SFE, dass ein Ereignis (Event) aufgetreten ist. Zusätzliche Informationen über das Ereignis werden parallel zu den Anforderungen R0 - RM-I, in den Datensignalen D0 - DM-1 angezeigt. Ereignisse können zum Beispiel die Änderung von Lichtintensitäten bei optischen Sensoren, Temperaturϊnforma- tionen bei Infrarotsensoren, Partikelmessungen von Partikeldetektoren oder jeder andere Sensoroutput sein. Das Ereignis wird vom Arbiter 10 über ein entsprechendes Bestätigungssignal A0 - AM-i auf der zugehörigen Bestätigungsleitung quittiert. Dem Auftreten eines Ereignisses wird ein Zeitstempel (Time-Stamp) TS zugeordnet, d.h. dass das zeitliche Auftreten des Ereignisses festgehalten wird. Aus dem Zeitstempel TS und der Transformation der Er- eignisse an den einzelnen Eingängen in eine Adresseninformation (Address-Events) AE, d.h. es wird jedem Ereignis auch die Position des das Ereignis generierenden Sensorelements zugeordnet, werden die zeitlich bestimmten Adresseninformationen (Timed Address Events) TAE, also die Kombination aus Ereignis + zeitlichem Auftreten + Information über Sensorelement, generiert und sequentiell an einem Ausgangsbus 14 des Arbiters 10 ausgegeben. Die zusätzlichen Daten D0 - DM-i können ebenfalls in den zeitlich bestimmten Adresseninformationen TAE transportiert werden, entweder als Adresse codiert oder sie wird an die Adresse angehängt. Jedem Sensorelement S können ein oder mehrere Anforderungen, Bestätigungen und Daten Tripel zugeordnet werden, um zum Beispiel unterschiedliche Arten von Ereignissen über die Anforderungssignale zu unterscheiden. Für die folgende Beschreibung ist die Information in den Daten D0 - DM-i nicht entscheidend, weil sie transparent durch den Arbiter 10 vermittelt wird. Aus diesem Grund wird die Dateninformation der Einfachheit halber als in den Anforderungen R0 - RM-I integriert betrachtet, da sie ein Bestandteil des Ereignisses ist, welches über die Anforderungssignale R0 - RM-i signalisiert wird.For the following description, the functionalities of a sensor 1 are divided into two blocks. The asynchronous and independently operating sensor elements S with synchronization stages 3 are referred to as sensor front-end (SFE). The sensor elements S can be arranged in series or in matrix form or in any other arrangement. The synchronization stage 3 synchronizes the asynchronously occurring sensor events, for example, when a sensor element responds, to a predetermined clock. Of course, synchronously occurring events could also be processed, in which case the synchronization stage could be spared. The synchronous arbiter 10 with time stamp generation and mapping is also referred to as the Digital Front End (DFE). In the event that the sensor elements 2 are already working synchronously, the synchronization stage 3 can be omitted. However, the synchronization stage can also be arranged at the input of the arbiter 10, so that the arbiter itself performs the synchronization. The basic structure of such a sensor 1 is shown in FIG. The invention relates primarily to the DFE or the arbiter 10, which is why in more detail on the arbiter 10 is discussed in detail. The interface between the sensor front-end SFE and the arbiter 10 consists of request signals R 0 -RM-I, each row and column of the sensor field S containing sensor field 2 generates at least one request signal, whereby an event of each sensor element S displayed can be, with associated Acknowledge- (Acknowledge-) signals A 0 - A M -i, which are assigned to the sensor elements 2. With a pulse on the request line, the front-end SFE sensor signals that an event has occurred. Additional information about the event is displayed in the data signals D 0 -D M-1 in parallel to the requirements R 0 -RM-I. Events can be, for example, the change of light intensities in optical sensors, temperature information on infrared sensors, particle measurements of particle detectors or any other sensor output. The event is acknowledged by the arbiter 10 via a corresponding acknowledgment signal A 0 -A M- i on the associated confirmation line. The occurrence of an event is assigned a time stamp (time stamp) TS, ie the temporal occurrence of the event is recorded. From the time stamp TS and the transformation of the events at the individual inputs into address information (address events) AE, ie, the position of the sensor element generating the event is also assigned to each event, the timed address information (timed address events). TAE, ie the combination of event + time occurrence + information via sensor element, generated and output sequentially to an output bus 14 of the arbiter 10. The additional data D 0 -D Mi can also be transported in the timed address information TAE, either coded as an address or appended to the address. Each sensor element S may be assigned one or more requests, acknowledgments, and data triples, for example, to distinguish different types of events over the request signals. For the following description, the information in the data D 0 -D M -i is not critical because it is transparently mediated by the arbiter 10. For this reason, the data information the sake of simplicity as in the requirements of R 0 - I viewed integrated, since it is a component of the event that on the request signals R 0 - - R M R M is signaled -i.
Grundsätzlich ist es aber möglich, ein Protokoll zur Übernahme der Ereignisse vom Sensor 1 in den Arbiter 10 zu implementieren, das ohne Bestätigungssignal A0 - AM-i auskommt. Dies kommt z.B. dann in Frage, wenn für eine bestimmte Anwendung das timing der Anforderungssignale R0 - RM-I bekannt ist. Ein solches Protokoll kann vor allem bei Sensoren 1 mit Reihenstrukturen von Sensorelementen Anwendung finden.In principle, however, it is possible to implement a protocol for taking over the events from the sensor 1 into the arbiter 10, which does not require a confirmation signal A 0 -A M -i. This comes into question, for example, when the timing of the request signals R 0 - RM-I is known for a particular application. Such a protocol can be found especially in sensors 1 with series structures of sensor elements application.
Die Sensorelemente 2 können in vielen unterschiedlichen Konstellationen angeordnet sein. Für die Grundstruktur des Arbiters 10 ist die physikalische Anordnung der Sensorelemente S jedoch nicht maßgeblich, solange zwischen den Sensorelementen S und den Anfor- derungs- und Bestätigungs-Signalpaaren ein eindeutiger Bezug besteht Eine logische Matrix- Struktur und eine logische Zeilen-Struktur wurden für die weitere Beschreibung gewählt.The sensor elements 2 can be arranged in many different constellations. However, the physical arrangement of the sensor elements S is not decisive for the basic structure of the arbiter 10, as long as between the sensor elements S and the requirements A logical matrix structure and a logical row structure have been chosen for further description.
Bei einer Anordnung in Matrix-Form wird jedes Sensorelement So,o - SN.1|M.i eines Sensorfeldes 2 durch eine Spalten- und eine Zeilenkoordinate N, M repräsentiert, siehe z.B. Fig. 3. Die Rx-Anforderungsleitungen enthalten die Information, ob ein oder mehrere Sensorelemente Sj,0 - SI,M_I der jeweiligen Spalte i aktiv sind. Die Ry-Anforderungsleitungen enthalten die Information über die Aktivität der Sensorelemente S0J - SN-i(j der entsprechenden Zeile j. Um den Bezug zwischen der Spaltenkoordinate und der Zeilenkoordinate herstellen zu können, wird zuerst eine aktive Sensorspalte ausgewählt und danach generiert jedes akti- ve und ausgewählte Sensorelement die Zeilenanforderung Ry. Somit wird zuerst eine aktive Spalte selektiert indem die entsprechende Anforderung Rx mit einer Bestätigung Ax beantwortet wird und danach werden die aktiven Zeilen parallel ausgelesen und mit den entsprechenden Bestätigungsimpulsen Ay quittiert. Ein solches Protokoll ist in Fig. 2 idealisiert dargestellt, wobei die Pfeile die Abhängigkeiten zwischen den Signalen anzeigen. Es ist zuerst eine Idle-Phase dargestellt in der keine Anforderungen auftreten. In der zweiten Phase treten zwei Anforderungen, nämlich Rxm und Rxn, auf, wobei zuerst der Rxm mit Axm quittiert wird. Somit wird die xm-Spalte ausgewählt und die Sensorelemente Sxm dieser Spalte erzeugen die Ry Anforderungen entsprechend ihrem Status. Der Status aller Ry Anforderungen wird parallel in den Arbiter 10 übernommen und mittels entsprechender Ay Bestätigungssig- nalen quittiert. Danach wird das Rxn-Ereignis und allfällig andere Ereignisse äquivalent zu dem oben beschriebenem Ablauf abgearbeitet. Es ist jedoch selbstverständlich, dass zwischen Sensor Front-End SFE und Arbiter 10 auch jedes andere geeignete Protokoll zur Übernahme der Ereignisse implementiert werden kann.In an arrangement in matrix form, each sensor element S o , o - S N. 1 | M .i a sensor array 2 by a column and a row coordinate N, M represents, for example, see Fig 3. The R x -Anforderungsleitungen contain the information whether one or more sensor elements Sj, 0 - SI, m_i the respective column. i are active. The R y request lines contain the information about the activity of the sensor elements S 0 J - S N - i (j of the corresponding row j.) In order to establish the relationship between the column coordinate and the row coordinate, an active sensor column is first selected and then generated each active and selected sensor element y, the line request R. Thus, first an active column selected by the corresponding request R x is answered with an acknowledgment a x, and thereafter the active lines are read in parallel and acknowledged with the corresponding acknowledgment pulses a y. a such protocol is illustrated in an idealized manner in Fig. 2, the arrows indicating the interdependencies between the signals, first an idle phase is shown in which no requirements occur, in the second phase there are two requirements, namely R xm and R xn , where first the R xm is acknowledged with A xm Thus, the xm column is selected and the sensor elements S xm of this column generate the Ry requirements according to their status. The status of all R y requests is transferred in parallel to the arbiter 10 and acknowledged by means of corresponding A y acknowledgment signals. Thereafter, the Rxn event and any other events equivalent to the above-described sequence are processed. It will be understood, however, that any other suitable protocol for accepting the events may be implemented between the sensor front-end SFE and the arbiter 10.
Der im Nachfolgenden beschriebene digitale synchrone Arbiter 10 ist modular aufge- baut und besteht aus den Hauptkomponenten Arbitereinheit 12, der die Sequentialisierung der Ereignisse durchführt, und der Zeitstempelgenerierung 11, sowie der Ausgangsstufe 13 mit der Zeitstempelzuordnung, wie in Fig. 2 und 3 dargestellt. Die zentrale Steuereinheit 16 synchronisiert die Adresseninformationen AE nach der Arbitrierung mit den Zeitstempeln TS und steuert die Ereignisarbiterstufen. Der Arbiter 10 wird nun in Folge mit Bezugnahme auf Fig. 3 im Detail beschrieben.The digital synchronous arbiter 10 described below has a modular structure and consists of the main components arbiter unit 12, which performs the sequencing of the events, and the time stamp generation 11, and the output stage 13 with the time stamp assignment, as shown in FIGS. 2 and 3. The central control unit 16 synchronizes the address information AE after arbitration with the time stamps TS and controls the event arbiter stages. The arbiter 10 will now be described in detail with reference to FIG. 3.
Dem matrixförmigen Sensorfeld 2 mit den Sensorelementen S0/0 - SN-I,M-I ist ein Arbiter 10 mit zwei Arbitereinheiten XARB, YARB, je eine für die Spalten und Zeilen, zugeordnet. In den Eingangstufen XEIF, YEIF der Arbitereinheiten XARB, YARB werden die, z.B. nach dem oben beschriebenen Protokoll, übernommenen Ereignisse für die Dauer eines Zeitstem- pelintervalls gespeichert. Das Zeitstempelintervall ist über die Konfigurationsschnittstelle einstellbar (TAE_ctrl), um an die gewünschten Anwendungen angepasst werden zu können. Ereignisse die innerhalb eines Zeitstempelintervalls auftreten werden als gleichzeitig betrachtet. Nach Ablauf eines Zeitstempelintervalls wird der Status der Ereignisse in die Ereignis- Schieberegister EFIFO übertragen. Ereignisse mit unterschiedlichen Zeitstempeln TS werden somit, sortiert nach den Zeitspempeln TS, in unterschiedlichen Schieberegisterzellen gespei- chert.The matrix-shaped sensor array 2 with the sensor elements S 0/0 - SN-I, MI is an arbiter 10 with two arbiter units XARB, YARB, one each for the columns and rows assigned. In the input stages XEIF, YEIF of the arbiter units XARB, YARB, the events acquired, for example according to the protocol described above, are stored for the duration of a time stamp interval. The timestamp interval can be set via the configuration interface (TAE_ctrl) in order to be able to be adapted to the desired applications. Events occurring within a timestamp interval are considered to be concurrent. After a timestamp interval has elapsed, the status of the events is transferred to the event shift registers EFIFO. Events with different time stamps TS are thus stored, sorted according to the time stamps TS, in different shift register cells.
Für die Eingangsstufen XEIF, YEIF können unterschiedliche oder gleiche Zeitstempelintervalle gewählt werden. In den meisten Fällen ist die Synchronisation der Zeitstempelzuordnung mit den Zeilen-Eingangsstufen YEIF vorzuziehen, weil der Ereignis-Zeitpunkt von Interesse ist. Aber auch die Synchronisation mit den Spalten-Eingangstufen XEIF ist möglich, um zum Beispiel bei einem Zeilen-Zeitstempelintervall >> Spalten-Zeitstempelintervall für bestimmte Anwendungen (z.B. Formenerkennung) eine optimierte Nachbearbeitung zu ermöglichen.For the input stages XEIF, YEIF different or equal time stamp intervals can be selected. In most cases, it is preferable to synchronize the timestamp mapping with the line input stages YEIF because the event timing is of interest. However, synchronization with the column input stages XEIF is also possible, for example, to allow optimized post-processing for a row time stamp interval >> column time stamp interval for certain applications (e.g., shape recognition).
Die Zeitstempelsynchronisation der Ereignisse wird erreicht indem parallel zum Eintrag in den Ereignis-Schieberegistern EFIFO der zugehörige Zeitstempel TS in ein Zeitstem- pel-Schieberegister (TSFIFO) 15 eingetragen wird. Durch den gleichen Aufbau und die gleiche Steuerung des Ereignis-Schieberegisters EFIFO und des Zeitstempel-Schieberegisters 15 wird somit ermöglicht, dass die Generierung der zeitlich bestimmten Adressinformationen TAE nach der Arbitrierung erfolgt, obwohl der Zeitstempel TS dem Auftreten der Ereignisse entspricht. Die Spalten- und Zeileneingangsstufen XEIF und YEIF unterscheiden sich darin, dass die Zeilen-Eingangsstufen YEIF den Zeilen-Bestätigungsimpuls Ay nur in Abhängigkeit der Zeilen-Anforderungen Ry erzeugt. Die Spalten-Eingangsstufe XEIF generiert die Spalten- Bestätigungsimpulse Ax gesteuert durch die Ereignisarbiter EARB um das benötigte Protokoll zu realisieren. Die Spalten-Ereignis-Schieberegister EFIFOx und die Zeilen-Ereignis-SchieberegisterThe timestamp synchronization of the events is achieved by entering the associated time stamp TS into a time stamp shift register (TSFIFO) 15 parallel to the entry in the event shift registers EFIFO. The same structure and the same control of the event shift register EFIFO and the timestamp shift register 15 thus enables the generation of the timed address information TAE after the arbitration, although the time stamp TS corresponds to the occurrence of the events. The column and row input stages XEIF and YEIF differ in that the row input stages YEIF generate the row acknowledge pulse A y only in response to the row requests R y . The column input stage XEIF generates the column acknowledge pulses A x controlled by the event arbiter EARB to realize the required protocol. The column event shift registers EFIFO x and the line event shift registers
EFIFOy unterscheiden sich nicht in ihrem Aufbau und sind vorzugsweise als zyklische Schiebregister, so genannte First-in-First-out Register, ausgeführt. In der Spalten-Arbitereinheit XARB werden die Ereignis-Schieberegister EFIFOx verwendet, um die Reihenfolge der Spalten-Ereignisse, mit einem zeitlichen Abstand der größer ist als ein Zeitstempelintervall, zu erhalten. Die Ereignis-Schieberegister EFIFOy in der Zeilen-Arbitereinheit YARB erfüllen die Aufgabe Datenratenspitzen abzufangen ohne die zeitliche Auflösung verringern zu müssen. Für den Fall, dass ein Schieberegister voll ist, besteht auch die Möglichkeit das Zeitstempelintervall temporär zu erhöhen, um keine Ereignisse zu verlieren. Dieser Umstand wird den nachfolgenden Schaltungen für die Auswertung der zeitlich bestimmten Adressinformationen TAE signalisiert, z.B. indem ein entsprechendes Signal vom Arbiter nach außen geschaltet wird. Sobald ein Ereignis-Schieberegister EFIFO nicht leer ist, wird mit der Arbitrierung und somit mit der Sequentialisierung der Ereignisse begonnen. Eine Arbitereinheit XARB, YARB umfasst dazu eine Ereignisarbiter-Einheit 17 mit mehreren Ereignisarbiterstufen/ in diesem Beispiel zwei, und arbeitet nach dem Pipeline-Prinzip, also dass der Eingang einer Ereignisar- biterstufe eingelesen wird, wenn der Ausgang der Ereignisarbiterstufen noch das vorherige Ereignis ausgibt. Die erste Ereignisarbiterstufe setzt sich aus einer Anzahl von Ereignisarbitern EARB zusammen, die gleichzeitig arbeiten und am Ausgang Adressereignisse in ihrem zugeordneten Adressenraum liefern. Den Sensorelementen S sind dabei bestimmte Adressen zugeordnet, um die Signalquelle, also welches Sensorelement S das Ereignis ausgelöst hat, auch in nachfolgenden Bearbeitungseinheiten identifizieren zu können. Ein Ereignisarbiter EARB, AEARB kann, in Abhängigkeit der verwendeten Technologie und der Timing- Anforderungen, zumindest zwei bis zweiunddreißig Eingänge und mehr, vorzugsweise 2π Eingänge, verwalten. Der Ereignisarbiter AEARB der zweiten Ereignisarbiterstufe selektiert die unterschiedlichen Ereignisarbiter EARB der ersten Ereignisarbiterstufe nacheinander und ergänzt deren Adressereignisse durch zusätzliche Adresseninformation entsprechend den Eingangsnummern. Die letzte Ereignisarbiterstufe weist einen Ereignisarbiter AEARB, mit nur einem Ausgang auf. Alle Ereignisarbiter EARB, AEARB arbeiten folglich entsprechend einem gewählten und deterministischen Ablauf. Zum Beispiel können die Ereignisse nach aufsteigender oder absteigender Eingangsnummer sequentialisiert werden. Eine Besondereinheit der Ereignisarbiter EARB, AEARB besteht darin, dass sie gleichzeitig zur Verarbeitung eines Adressereignisses bereits das nächste aktive Ereignis ermitteln können („look aheacT), wodurch die Transferbandbreite an den Ausgängen optimal genutzt werden kann. Durch die Verwendung von Ereignisarbitern EARB, AEARB mit jeweils sechzehn Eingängen reichen bereits 2 Stufen aus, um eine Arbitereinheit XARB, YARB mit 256 Eingängen zu implementieren. Damit reduziert sich auch der Schaltungsaufwand gegenüber einem asynchronen Arbiter erheblich.EFIFOy are not different in structure and are preferably implemented as cyclic shift registers, so-called first-in-first-out registers. In the column arbiter unit XARB, the event shift registers EFIFO x are used to obtain the order of the column events, with a time interval greater than a timestamp interval. The event shift registers EFIFOy in the row arbiter unit YARB fulfill the task of intercepting data rate peaks without having to reduce the temporal resolution. In the event that a shift register is full, there is also the possibility of temporarily increasing the time stamp interval so as not to lose any events. This fact is signaled to the subsequent circuits for the evaluation of the temporally determined address information TAE, for example by a corresponding signal is switched from the arbiter to the outside. As soon as an event shift register EFIFO is not empty, the arbitration and thus the sequencing of the events is started. An arbiter unit XARB, YARB for this purpose comprises an event arbiter unit 17 with a plurality of event arbiter stages / in this example two, and operates according to the pipeline principle, ie the input of an event processor stage is read in, if the output of the event arbiter stages still outputs the previous event , The first event arbiter stage is composed of a number of EARB event arbiter, which operate concurrently and provide at the output address events in their associated address space. The sensor elements S are assigned specific addresses in order to be able to identify the signal source, that is, which sensor element S has triggered the event, also in subsequent processing units. A Ereignisarbiter Earb, AEARB can, depending on the technology used and the timing requirements, at least two to thirty-two inputs or more, preferably 2 π inputs manage. The event arbiter AEARB of the second event arbiter stage sequentially selects the different event arbiter EARBs of the first event arbiter stage and supplements their address events with additional address information corresponding to the input numbers. The last event arbiter stage has an event arbiter AEARB, with only one output. All event arbiter EARB, AEARB thus operate according to a chosen and deterministic procedure. For example, the events may be sequenced by ascending or descending input number. A special feature of the event arbiter EARB, AEARB is that they can simultaneously determine the next active event for processing an address event ("look aheacT"), whereby the transfer bandwidth at the outputs can be optimally utilized. By using event arbiters EARB, AEARB with sixteen inputs each, two levels are already sufficient to implement a 256-input arbiter unit XARB, YARB. This considerably reduces the circuit complexity compared to an asynchronous arbiter.
Je nach Anwendung können zwei bis acht, aber auch mehr, Ereignisarbiterstufen vorhanden sein. Damit können mit einer Arbitereinheit bis zu 64k (65536), und mehr, paralleler Signalquellen, wie z.B. Sensorelemente einer Spalte, verarbeitet werden. Die Ausgangsstufe 13 fügt zusammengehörige Zeilen-Adressereignisse YAE von derDepending on the application, there may be two to eight, but also more, event arbiter levels. Thus, with an arbiter unit up to 64k (65536), and more, parallel signal sources, such as e.g. Sensor elements of a column to be processed. The output stage 13 adds related row address events YAE from the
Zeilen-Arbitereinheit YARB, Spalten-Adressereignisse XAE von der Spalten-Arbitereinheit XARB und Zeitstempel TS zu den zeitlich bestimmen Adressereignissen TAE zusammen. Das Ausgabeformat der zeitlich bestimmen Adressereignisse TAE kann auf unterschiedliche Art und Weise realisiert werden. Zum Beispiel ist die parallele Ausgabe der Adressereignisse AE und Zeitstempel TS für eine hohe Datenrate vorteilhaft. Der Nachteil eines relativ breiten Ausgangsbusses 14 kann umgangen werden, wenn zum Beispiel die Adressereignisse AE und der zugehörige Zeitstempel TS nacheinander ausgeben werden, und man die dadurch entstehenden unterschiedlichen Datenformate durch einen Identifier unterscheidbar gestaltet. Der Identifier könnte zum Beispiel, wie in Fig. 4a dargestellt, das höchstwertigste Bit (Most Significant Bit) MSB sein. Dieses Bit würde dann anzeigen, ob mit dem Datensatz ein Zeitstempel TS oder Daten übertragen werden. Ein weiterer Vorteil dieser Lösung ist, dass der Zeitstempel TS nur einmal übertragen wird, vor allem wenn er für mehrere Adressereignisse AE derselbe ist. Im Zeitstempel-Datumsformat ist auch die Signalisierung des Arbiter-Überlaufs (Arbiter Over- flow) für den Fall, dass ein Ereignis-Schieberegister EFIFO voll ist, und die Signalisierung des Zeitstempelüberlaufs (Time-Stamp Counter Wrap Around) definiert. Die Signalisierung des Time-Stamp Counter Wrap Around kann von den nachfolgenden Bearbeitungsblöcken verwendet werden, um den zeitlichen Messbereich zu erweitern. Fig. 4b zeigt beispielhaft, wie die Daten auf dem Ausgangsbus 14 ausgegeben werden können.Row arbiter unit YARB, column address events XAE from the column arbiter unit XARB and timestamp TS to the timed address events TAE together. The output format of the temporally determined address events TAE can be realized in different ways. For example, the parallel output of the address events AE and timestamp TS is advantageous for a high data rate. The disadvantage of a relatively wide output bus 14 can be bypassed when, for example, the address events AE and the associated time stamp TS are issued successively, and you designed the resulting different data formats distinguishable by an identifier. For example, as shown in Figure 4a, the identifier could be MSB Most Most Significant Bit. This bit would then indicate whether a time stamp TS or data is being transferred with the record. Another advantage of this solution is that the time stamp TS is transmitted only once, especially if it is the same for several address events AE. The timestamp date format also defines arbiter overflow signaling in the event that an event shift register EFIFO is full and time stamp counter wrap around signaling. The signaling of the Time-Stamp Counter Wrap Around can be used by the subsequent processing blocks to extend the time measurement range. 4b shows by way of example how the data can be output on the output bus 14.
Ein Nachteil der oben beschriebenen Grundstruktur ist der zeitliche Arbitrierungsauf- wand, der durch die getrennte Spalten- und Zeilen-Arbitrierung entsteht. Die beiden folgenden Beispiele verbessern diesen Umstand, wobei die Verbesserung zuerst anhand einer Zeilenstruktur und danach anhand einer erweiterten Matrix-Struktur beschrieben wird.A disadvantage of the basic structure described above is the temporal arbitration effort that results from the separate column and row arbitration. The following two examples enhance this, with the improvement being described first by a row structure and then by an extended matrix structure.
Die Zeilenstruktur, wie in Fig. 5 dargestellt, kann einfach von der Matrixstruktur abgeleitet werden, wobei eine Zeile oder beliebig viele Zeilen möglich sind. Ein Sensor 1 mit zwei Zeilen ist in der Fig. 5 als Beispiel dargestellt Er besteht aus den gleichen Grundkomponenten wie ein Matrix-Sensor mit den Ausnahmen, dass die Spalten-Arbitereinheiten XARB nicht benötigt werden und ein zusätzlicher Arbitereinheit-Arbiter, hier ein Zeilen-Arbiter 20, verwendet wird. Dieser Zeilen-Arbiter 20 selektiert die einzelnen Zeilen nacheinander, wenn Ereignisse aufgetreten sind. Dazu sind die Ausgänge der einzelnen Arbitereinheiten YARB0, YARB1 an den Eingang des Zeilen-Arbiters 20 geschaltet. Die Ausgangsstufe 13 fügt Zeitstempel TS und Adressereignisse AE wiederum zusammen.The row structure, as shown in Fig. 5, can be easily derived from the matrix structure, whereby one row or any number of rows are possible. It consists of the same basic components as a matrix sensor with the exceptions that the column arbiter units XARB are not needed and an additional arbiter arbiter, here a row arithmetic unit. Arbiter 20, is used. This line arbiter 20 selects the individual lines one after the other when events have occurred. For this purpose, the outputs of the individual arbiter units YARB 0 , YARB 1 are connected to the input of the row arbiter 20. The output stage 13 combines timestamp TS and address events AE in turn.
Wenn mehr als zwei Zeilen verwendet werden, ist jedoch abzuwägen, ob der erhöhte Schaltungsaufwand gegenüber dem Matrix-Sensor gerechtfertigt ist. Bei einem Zeilensensor mit nur einer Zeile kann der Zeilen-Arbiter Block 20 natürlich entfallen. Der Vorteil dieser Zeilenstruktur besteht darin, dass eine höhere Transferrate in Bezug auf den verwendeten Takt erzielt werden kann, da die Spalten-Arbitrierung entfällt. Als Nachteil ist die höhere Anzahl von Eingangsstufen EIF und Ereignisarbiter EARB bezogen auf die Sensorelementanzahl anzuführen, der entsprechend der gewünschten Anwendung aber auch vernachlässigbar sein könnte. Um die zeitlichen Arbitrierungsverluste bei einer matrixförmigen Anordnung der Sensorelemente S zu verringern, wird der Arbiter 10 der Matrix-Grundstruktur innerhalb verviel- facht, indem im Arbiter 10 eine Anzahl von Teilarbitern 30, 31, 32, 33 angeordnet werden, wie in Rg. 6 dargestellt. Jeder einzelne Teilarbiter 30, 31, 32, 33 verarbeitet die Ereignisse eines zugeordneten Matrixsegments, vorzugsweise eines Viertels der Matrixstruktur. Die einzelnen Teilarbiter 30, 31, 32, 33 arbeiten parallel und bedienen vorzugsweise jeweils ein Viertel der Sensorelemente S nach dem oben beschriebenen Prinzip.If more than two lines are used, however, it must be considered whether the increased circuit cost over the matrix sensor is justified. In a line sensor with only one line, of course, the line arbiter block 20 can be omitted. The advantage of this row structure is that a higher transfer rate can be achieved with respect to the clock used since column arbitration is eliminated. A disadvantage is the higher number of input stages EIF and event arbiter EARB based on the number of sensor elements, which according to the desired application could also be negligible. In order to reduce the temporal arbitration losses in a matrix arrangement of the sensor elements S, the arbiter 10 of the matrix basic structure is multiplied within several by arranging in the arbiter 10 a number of sub-arbiters 30, 31, 32, 33, as shown in FIG. Each individual sub-arbiter 30, 31, 32, 33 processes the events of an associated matrix segment, preferably a quarter of the matrix structure. The individual Teilarbiter 30, 31, 32, 33 operate in parallel and preferably each serve a quarter of the sensor elements S according to the principle described above.
Ein zusätzlicher Segment-Arbiter TAEARB übernimmt die Selektion der einzelnen Teilarbiter 30, 31, 32, 33 nach einem vorgegebenen Schema. Die Eingänge des Segment- Arbiters TAEARB sind dazu mit den Ausgängen der jeweiligen Teilarbiter 30, 31, 32, 33 verbunden und sind bereits zeitlich bestimmte Adressereignisse TAE, die von den Teilarbitern 30, 31, 32, 33, wie oben beschrieben, geliefert werden. Der Segment-Arbiter TAEARB muss folglich nur mehr die Eingänge TAE gemäß einer Vorgabe sequentialisieren und auf den Ausgangsbus 14 schalten.An additional segment arbiter TAEARB takes over the selection of the individual sub-arbiter 30, 31, 32, 33 according to a predetermined scheme. The inputs of the segment arbiter TAEARB are connected to the outputs of the respective sub-arbiters 30, 31, 32, 33 and are already time-specific address events TAE which are supplied by the sub-arbiters 30, 31, 32, 33, as described above. Consequently, the segment arbiter TAEARB only has to sequentially sequencing the inputs TAE according to a specification and switching them to the output bus 14.
Ein Nachteil des Segment-Arbiters TAEARB ist, dass die zeitlich bestimmten Adressereignisse TAE von den unterschiedlichen Segmenten bei sehr unterschiedlicher Ereignis- Aktivität der Segmente, unter Umständen nicht mehr nach den Zeitstempeln TS sortiert sind. Durch eine geeignete Nachverarbeitung, wenn es die Anwendung erfordert, kann dieser Nachteil aber problemlos kompensiert werden. Ein Vorteil besteht darin, dass die Arbiter- Parameter der Segmente unterschiedlich eingestellt werden können, z.B. mit unterschiedlichen Taktraten oder Zeitstempeln. Je nach Anwendung könnten dann zum Beispiel unter- schiedliche Sensor-Bereiche oder Sensor-Typen besser bzw. zeitlich höher auflösender ausgewertet werden.A disadvantage of the segment arbiter TAEARB is that the time-specific address events TAE of the different segments are not sorted according to the time stamps TS given very different event activity of the segments. However, this disadvantage can easily be compensated by suitable post-processing, if required by the application. One advantage is that the arbiter parameters of the segments can be set differently, e.g. with different clock rates or timestamps. Depending on the application, different sensor areas or sensor types, for example, could then be evaluated better or with higher resolution in terms of time.
Der erfindungsgemäße Arbiter ist oben anhand konkreter Beispiele beschrieben worden, wobei es für einen Fachmann ohne weiteres möglich ist, weitere Ausführungsbeispiele zu finden, ohne jedoch den erfinderischen Gedanken zu verlassen. Insbesondere sind auch Kombinationen der obigen Beispiele denkbar. Durch die modulare Struktur und die hohe Flexibilität der Funktionsweise der beschriebenen Erfindung kann die beste Alternative für die jeweilige Anwendung leicht gewählt werden.The arbiter according to the invention has been described above on the basis of concrete examples, it being readily possible for a person skilled in the art to find further embodiments, but without departing from the inventive idea. In particular, combinations of the above examples are conceivable. Due to the modular structure and the high flexibility of the operation of the described invention, the best alternative for the particular application can be easily selected.
Patentansprüche: claims:

Claims

Patentansprüche claims
1. Digitaler synchroner Arbiter mit einer Anzahl paralleler zueinander synchronisierter Signaleingängen und einem sequentiellen Ausgang, wobei das Auftreten von zu überneh- menden und sequentiell am Ausgang auszugebenden Ereignissen durch ein Anforderungssignal (Rx, Ry) auf einer dem jeweiligen Signaleingang zugeordneten Anforderungsleitung angezeigt wird, dadurch gekennzeichnet, dass im Arbiter (10) eine Zeit- stempelerzeugungseinheit (11) vorgesehen ist und der Arbiter (10) jedem übernommenen Ereignis bei der Übernahme einen Zeitstempel (TS) zuordnet, der dem zeitli- chen Auftreten des Ereignisses entspricht und dass die Ereignisse mit dem jeweils zugeordneten Zeitstempel (TS) als zeitlich bestimmte Adressereignisse (TAE) sequentiell am sequentiellen Ausgang des Arbiters (10) ausgebbar sind.1. A digital synchronous arbiter having a number of parallel synchronized signal inputs and a sequential output, the occurrence of events to be picked up and output sequentially at the output being indicated by a request signal (R x , Ry) on a request line associated with the respective signal input, characterized in that a time stamp generating unit (11) is provided in the arbiter (10) and the arbiter (10) assigns to each accepted event a timestamp (TS) corresponding to the time occurrence of the event and that the events can be output sequentially at the sequential output of the arbiter (10) with the respectively assigned time stamp (TS) as time-specific address events (TAE).
2. Digitaler synchroner Arbiter nach Anspruch 1, dadurch gekennzeichnet, dass im Arbiter (10) eine Arbitereinheit (12, XARB, YARB) vorgesehen ist, in der für jeden Signaleingang eine Eingangsstufe (XEIF, YEIF) vorgesehen ist, in der die Ereignisse für die Dauer eines Zeitstempelintervalls speicherbar sind.2. A digital synchronous arbiter according to claim 1, characterized in that in the arbiter (10) an arbiter unit (12, XARB, YARB) is provided in which an input stage (XEIF, YEIF) is provided for each signal input, in which the events for the duration of a time stamp interval can be stored.
3. Digitaler synchroner Arbiter nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass im Arbiter (10) eine Arbitereinheit (12, XARB, YARB) vorgesehen ist, in der für jeden Signaleingang ein durch einen Arbitertakt getaktetes Ereignis-Schieberegister (EFIFO) vorgesehen ist, das eine Anzahl von Speicherzellen aufweist, die aufeinander folgende Ereignisse gemäß dem zeitlichen Auftreten speichern.3. A digital synchronous arbiter according to claim 1 or 2, characterized in that in the arbiter (10) an arbiter unit (12, XARB, YARB) is provided in which for each signal input a clocked by an arbiter clock event shift register (EFIFO) is provided comprising a number of memory cells storing successive events according to the timing.
4. Digitaler synchroner Arbiter nach Anspruch 2 oder 3, dadurch gekennzeichnet, dass in der Arbitereinheit (12, XARB, YARB) eine Ereignisarbiter-Einheit (17) vorgesehen ist, in der eine Anzahl von hintereinander geschalteten Ereignisarbiterstufen vorgesehen sind, wobei jede Ereignisarbiterstufe aus einer Anzahl von Ereignisarbitern (EARB, AEARB) besteht, die jeweils eine Anzahl von Eingängen und einen Ausgang aufweisen, wobei jeder dieser Eingänge mit einem Ausgang eines Ereignis-Schieberegisters, einer Eingangsstufe (XEIF, YEIF) oder einem Ausgang eines Ereignisarbiters der vorigen Ereignisarbiterstufe verbunden ist und dieser Ausgang mit einem Eingang eines Ereignisarbiters (EARB, AEARB) einer nachfolgenden Ereignisarbiterstufe verbunden ist oder den Ausgang (AE, XAE, YAE) der Arbitereinheit (12, XARB, YARB) bildet. 4. A digital synchronous arbiter according to claim 2 or 3, characterized in that in the arbiter unit (12, XARB, YARB) an event arbiter unit (17) is provided in which a number of successively connected event arbiter stages are provided, each event arbiter stage a number of event arbiters (EARB, AEARB) each having a number of inputs and an output, each of which is connected to an output of an event shift register, an input stage (XEIF, YEIF), or an output of an event arbiter of the previous event arbiter stage and this output is connected to an input of an event arbiter (EARB, AEARB) of a subsequent event arbiter stage or forms the output (AE, XAE, YAE) of the arbiter unit (12, XARB, YARB).
5. Digitaler synchroner Arbiter nach Anspruch 4, dadurch gekennzeichnet, dass zumindest ein Ereignisarbiter (EARB, AEARB) zumindest zwei, vorzugsweise vier, acht, sechzehn oder zweiunddreißig, Eingänge aufweist.A digital synchronous arbiter according to claim 4, characterized in that at least one event arbiter (EARB, AEARB) has at least two, preferably four, eight, sixteen or thirty-two, inputs.
6. Digitaler synchroner Arbiter nach Anspruch 4 oder 5, dadurch gekennzeichnet, dass der Eingang einer Ereignisarbiterstufe einlesbar ist, wenn der Ausgang der Ereignisarbiterstufen noch das vorherige Adressereignis ausgibt.A digital synchronous arbiter according to claim 4 or 5, characterized in that the input of an event arbiter stage is readable when the output of the event arbiter stages still outputs the previous address event.
7. Digitaler synchroner Arbiter nach Anspruch 4, 5 oder 6, dadurch gekennzeichnet, dass in einem Ereignisarbiter (EARB, AEARB) gleichzeitig zur Verarbeitung eines Adressereignisses bereits das nächste aktive Ereignis ermittelbar ist.7. Digital synchronous arbiter according to claim 4, 5 or 6, characterized in that in an event arbiter (EARB, AEARB) at the same time for processing an address event already the next active event can be determined.
8. Digitaler synchroner Arbiter nach Anspruch 1 bis 7, dadurch gekennzeichnet, dass im Arbiter (10) ein Zeitstempel-Schieberegister (15, TSFIFO) vorgesehen ist, das eine An- zahl von Speicherzellen aufweist, die die aufeinander folgenden Zeitstempel (TS) speichern.8. A digital synchronous arbiter according to claim 1 to 7, characterized in that in the arbiter (10) a time stamp shift register (15, TSFIFO) is provided which has a number of memory cells which store the successive time stamps (TS) ,
9. Digitaler synchroner Arbiter nach einem der Ansprüche 2 bis 8, dadurch gekennzeichnet, dass eine Arbitersteuereinheit (16) vorgesehen ist, die die Steuerung der Ein- gangsstufe (XEIF, YEIF) und des Ereignis-Schieberegisters (EFIFO) und des Zeitstempel-Schieberegisters (15, TSFIFO) durchführt.9. A digital synchronous arbiter according to any one of claims 2 to 8, characterized in that an arbiter control unit (16) is provided, which controls the input stage (XEIF, YEIF) and the event shift register (EFIFO) and the timestamp shift register (15, TSFIFO).
10. Digitaler synchroner Arbiter nach einem Anspruch 8 oder 9, dadurch gekennzeichnet, dass im Arbiter (10) eine Ausgangsstufe (13) vorgesehen ist, die den Ausgang (AE, XAE, YAE) der Arbitereinheit (12, XARB, YARB) und den Ausgang des Zeitstempel-10. Digital synchronous arbiter according to claim 8 or 9, characterized in that in the arbiter (10) an output stage (13) is provided, the output (AE, XAE, YAE) of the arbiter unit (12, XARB, YARB) and the Output of the timestamp
Schieberegisters (15, TSFIFO) zur Erzeugung eines mit einem Zeitstempel (TS) versehenen Ereignisses (TAE) verknüpft.Shift register (15, TSFIFO) for generating an event (TAE) provided with a time stamp (TS).
11. Digitaler synchroner Arbiter nach einem der Ansprüche 1 bis 10, dadurch gekennzeich- net, dass im Arbiter (10) mehrere Arbitereinheiten (12, XARB, YARB) oder Teilarbiter11. Digital synchronous arbiter according to one of claims 1 to 10, characterized in that in the arbiter (10) a plurality of arbiter units (12, XARB, YARB) or Teilarbiter
(30, 31, 32, 33) vorgesehen sind.(30, 31, 32, 33) are provided.
12. Digitaler synchroner Arbiter nach Anspruch 11, dadurch gekennzeichnet, dass die Ausgänge (XAE, YAE) der einzelnen Arbitereinheiten (12, XARB, YARB) mit dem Ausgang des Zeitstempel-Schieberegisters (15, TSFIFO) in der Ausgangsstufe (13) des ArbitersA digital synchronous arbiter according to claim 11, characterized in that the outputs (XAE, YAE) of the individual arbiter units (12, XARB, YARB) are connected to the output of the timestamp shift register (15, TSFIFO) in the output stage (13) of the arbiter
(10) zur Erzeugung eines mit einem Zeitstempel (TS) versehenen Ereignisses (TAE) verknüpft werden. (10) for generating an event (TAE) provided with a time stamp (TS).
13. Digitaler synchroner Arbiter nach Anspruch 11, dadurch gekennzeichnet, dass im Arbiter (10) ein Segment-Arbiter (TAEARB) vorgesehen ist, dessen Eingänge mit einer Anzahl von Ausgängen (TAE) unterschiedlicher Teilarbiter (30, 31, 32, 33) verbunden sind und die Ausgänge (TAE) der unterschiedlichen Teilarbiter (30, 31, 32, 33) im Segment- Arbiter (TAEARB) sequentialisiert werden.13. Digital synchronous arbiter according to claim 11, characterized in that a segment arbiter (TAEARB) is provided in the arbiter (10) whose inputs are connected to a number of outputs (TAE) of different sub-arbiters (30, 31, 32, 33) and the outputs (TAE) of the different sub-arbiters (30, 31, 32, 33) are sequenced in the segment arbiter (TAEARB).
14. Digitaler synchroner Arbiter nach Anspruch 11, dadurch gekennzeichnet, dass im Arbiter (10) ein Arbitereinheit-Arbiter (20) vorgesehen ist, dessen Eingänge mit den Ausgängen der Arbitereinheiten (YARB) verbunden sind.14. A digital synchronous arbiter according to claim 11, characterized in that an arbiter arbiter (20) is provided in the arbiter (10) whose inputs are connected to the outputs of the arbiter units (YARB).
15. Digitaler synchroner Arbiter nach Anspruch 14, dadurch gekennzeichnet, dass eine15. A digital synchronous arbiter according to claim 14, characterized in that a
Ausgangsstufe (13) vorgesehen ist, die den Ausgang (AE) des Arbitereinheit-Arbiters (20) und den Ausgang des Zeitstempel-Schieberegisters (15, TSFIFO) zur Erzeugung eines mit einem Zeitstempel (TS) versehenen Ereignisses (TAE) verknüpft.Output stage (13) is provided which the output (AE) of the arbiter arbiter (20) and the output of the timestamp shift register (15, TSFIFO) for generating a time stamp (TS) provided event (TAE) linked.
16. Digitaler synchroner Arbiter nach einem der Ansprüche 0 bis 15, dadurch gekennzeichnet, dass die Übernahme des Ereignisses in den Arbiter (10) durch ein Bestätigungssignal (Ax, Ay) auf einer dem jeweiligen Signaleϊngang zugeordneten Bestätigungsleitung anzeigbar ist.16. Digital synchronous arbiter according to one of claims 0 to 15, characterized in that the acquisition of the event in the arbiter (10) by an acknowledgment signal (A x , Ay) can be displayed on a the respective signal ϊngang associated confirmation line.
17. Digitaler synchroner Arbiter nach Anspruch 16, dadurch gekennzeichnet, dass die Arbitereinheit (12, XARB, YARB) zum Erzeugen des Bestätigungssignals (Ax, Ay) vorgesehen ist.17. A digital synchronous arbiter according to claim 16, characterized in that the arbiter unit (12, XARB, YARB) is provided for generating the acknowledgment signal (A x , A y ).
18. Digitaler synchroner Arbiter nach einem der Ansprüche 1 bis 17, dadurch gekennzeichnet, dass das Zeitstempelintervall im Arbiter (10) zumindest temporär erhöhbar ist, wenn ein Ereignis-Schieberegister (EFIFO) voll ist.18. Digital synchronous arbiter according to one of claims 1 to 17, characterized in that the time stamp interval in the arbiter (10) is at least temporarily increased when an event shift register (EFIFO) is full.
19. Digitaler synchroner Arbiter nach Anspruch 18, dadurch gekennzeichnet, dass der Arbi- ter das temporäre Erhöhen des Zeitstempelintervalls nach außen signalisiert.19. Digital synchronous arbiter according to claim 18, characterized in that the Arbi- ter signals the temporary increase of the time stamp interval to the outside.
20. Sensor mit einer Anzahl von Sensorelementen, die Ereignisse erzeugen und einem Arbiter (10), der die auftretenden Ereignisse unter Erhaltung des Zeitpunkts des Auftretens der Ereignisse sequentialisiert, wobei der Arbiter (10) als digitaler synchroner Arbiter gemäß den Ansprüchen 1 bis 19 ausgeführt ist.20. A sensor comprising a number of sensor elements that generate events and an arbiter (10) sequencing the occurring events while preserving the time of occurrence of the events, the arbiter (10) being implemented as a digital synchronous arbiter according to claims 1 to 19 is.
21. Sensor nach Anspruch 20, dadurch gekennzeichnet, dass im Arbiter (10) gleichzeitig auftretende, vom Sensor (1) erzeugte Ereignisse verarbeitbar sind. 21. Sensor according to claim 20, characterized in that in the arbiter (10) simultaneously occurring, from the sensor (1) generated events are processed.
22. Sensor nach Anspruch 20 oder 21, dadurch gekennzeichnet, dass die Sensorelemente (S) in Matrixform angeordnet sind und jeder Zeile eine Arbitereinheit (YARB) zugeordnet ist.22. Sensor according to claim 20 or 21, characterized in that the sensor elements (S) are arranged in matrix form and each row is assigned an arbiter unit (YARB).
23. Sensor nach Anspruch 20 oder 21, dadurch gekennzeichnet, dass die Sensorelemente (S) in Matrixform angeordnet sind, wobei die matrixförmig angeordneten Sensorelemente (S) für den Arbiter (10) in mehrere Matrixsegmente unterteilt sind und jedem23. Sensor according to claim 20 or 21, characterized in that the sensor elements (S) are arranged in matrix form, wherein the sensor elements arranged in matrix form (S) for the arbiter (10) are divided into a plurality of matrix segments and each
Matrixsegment zwei Arbitereinheiten (YARB, XARB) zugeordnet sind.Matrix segment two arbiter units (YARB, XARB) are assigned.
24. Verfahren zum Sequentialisieren von synchronisierten Ereignissen, wobei das Auftreten von zu übernehmenden und sequentiell auszugebenden Ereignissen durch ein Anforderungssignal (Rx, Ry) auf einer einem jeweiligen Signaleingang zugeordneten Anforderungsleitung angezeigt wird, dadurch gekennzeichnet, dass den Ereignissen bei der Übernahme in eine Arbitereinheit (12, XARB, YARB) ein Zeitstempel (TS) zugeordnet wird, der dem Auftreten des Ereignisses entspricht, und die Ereignisse mit dem zugeordneten Zeitstempel (TS) am sequentiellen Ausgang des Arbiters (10) als zeitlich bestimmte Adressereignisse (TAE) sequentiell ausgegeben werden.24. A method of sequencing synchronized events, wherein the occurrence of events to be adopted and sequentially output is indicated by a request signal (R x , Ry) on a request line associated with a respective signal input, characterized in that the events upon acquisition into an arbiter unit (12, XARB, YARB) is assigned a time stamp (TS) corresponding to the occurrence of the event and the events with the associated time stamp (TS) are output sequentially at the sequential output of the arbiter (10) as timed address events (TAE) ,
25. Verfahren nach Anspruch 24, dadurch gekennzeichnet, dass die Ereignisse in der Arbitereinheit (12, XARB, YARB) in einer Eingangsstufe (XEIF, YEIF) oder einem Ereignis- Schieberegister (EFIFO) gespeichert werden.25. The method according to claim 24, characterized in that the events in the arbiter unit (12, XARB, YARB) are stored in an input stage (XEIF, YEIF) or an event shift register (EFIFO).
26. Verfahren nach Anspruch 25, dadurch gekennzeichnet, dass die Zeitstempel (TS) in einem Zeitstempel-Schieberegister (15, TSFIFO) gespeichert werden.26. The method according to claim 25, characterized in that the time stamps (TS) in a time stamp shift register (15, TSFIFO) are stored.
27. Verfahren nach Anspruch 25 oder 26, dadurch gekennzeichnet, dass die Ausgänge der Eingangsstufe (XEIF, YEIF) oder die Ausgänge der Ereignis-Schieberegister (EFIFO) in einer Ereignisarbiter-Einheit (17) durch eine Anzahl von hintereinander geschalteten, aus einer Anzahl von Ereignisarbitern (EARB, AEARB) bestehenden Ereignisarbiterstufen verarbeitet und sequentialisiert werden.27. The method according to claim 25 or 26, characterized in that the outputs of the input stage (XEIF, YEIF) or the outputs of the event shift registers (EFIFO) in an event arbiter unit (17) by a number of series-connected, of a number Event arbiter levels that are processed by event arbiter (EARB, AEARB) are processed and sequenced.
28. Verfahren nach Anspruch 27, dadurch gekennzeichnet, dass der Eingang einer Ereignisarbiterstufe eingelesen wird, wenn der Ausgang der Ereignisarbiterstufen noch das vorherige Adressereignis ausgibt. 6 00037228. The method according to claim 27, characterized in that the input of an event arbiter stage is read in, if the output of the event arbiter stages still outputs the previous address event. 6 000372
1616
29. Verfahren nach Anspruch 27 oder 28, dadurch gekennzeichnet, dass ein Ereignisarbiter (EARB, AEARB) gleichzeitig zur Verarbeitung eines Adressereignisses bereits das nächste aktive Ereignis ermittelt.29. The method according to claim 27 or 28, characterized in that an event arbiter (EARB, AEARB) at the same time for processing an address event already determines the next active event.
30. Verfahren nach Anspruch 27, 28 oder 29, dadurch gekennzeichnet, dass der Ausgang der Ereignisarbiter-Einheit (17) in einer Ausgangsstufe (13) des Arbiters (10) mit dem Zeitstempel (TS) verknüpft wird.30. The method of claim 27, 28 or 29, characterized in that the output of the event arbiter unit (17) in an output stage (13) of the arbiter (10) with the time stamp (TS) is linked.
31. Verfahren nach einem der Ansprüche 24 bis 30, dadurch gekennzeichnet, dass die Ausgänge mehrerer Arbitereinheiten (XARB, YARB) oder Teilarbiter (30, 31, 32, 33) se- quentialisiert werden.31. The method according to any one of claims 24 to 30, characterized in that the outputs of a plurality of arbiter units (XARB, YARB) or Teilarbiter (30, 31, 32, 33) are quantized.
32. Verfahren nach Anspruch 31, dadurch gekennzeichnet, dass die Ausgänge von zumindest zwei Arbitereinheiten (YARB) in einem Arbitereinheit-Arbiter (20) sequentialisiert werden.32. Method according to claim 31, characterized in that the outputs of at least two arbiter units (YARB) are sequentialized in an arbiter unit arbiter (20).
33. Verfahren nach Anspruch 32, dadurch gekennzeichnet, dass der Ausgang des Arbitereinheit-Arbiters (20) in einer Ausgangsstufe (13) des Arbiters (10) mit dem Zeitstempel (TS) verknüpft wird.33. The method according to claim 32, characterized in that the output of the arbiter arbiter (20) in an output stage (13) of the arbiter (10) is associated with the time stamp (TS).
34. Verfahren nach Anspruch 31, dadurch gekennzeichnet, dass die Ausgänge von zumindest zwei Arbitereinheiten (XARB, YARB) in einer Ausgangsstufe (13) des Arbiters (10) mit dem Zeitstempel (TS) verknüpft werden.34. The method according to claim 31, characterized in that the outputs of at least two arbiter units (XARB, YARB) in an output stage (13) of the arbiter (10) are associated with the time stamp (TS).
35. Verfahren nach Anspruch 31, dadurch gekennzeichnet, dass die Ausgänge unterschiedlicher Teilarbiter (30, 31, 32, 33) in einem Segment-Arbiter (TAEARB) sequentialisiert werden.35. The method according to claim 31, characterized in that the outputs of different Teilarbiter (30, 31, 32, 33) are sequentialized in a segment arbiter (TAEARB).
36. Verfahren nach einem der Ansprüche 31 bis 35, dadurch gekennzeichnet, dass zumin- dest zwei Arbitereinheiten (XARB, YARB) oder Teilarbiter (30, 31, 32, 33) mit unterschiedlichen Einstellungen betrieben werden.36. The method according to any one of claims 31 to 35, characterized in that at least two arbiter units (XARB, YARB) or Teilarbiter (30, 31, 32, 33) are operated with different settings.
37. Verfahren nach einem der Ansprüche 24 bis 36, dadurch gekennzeichnet, dass die Ü- bernahme des Ereignisses in den Arbiter (10) durch ein Bestätigungssignal (Ax, Ay) auf einer dem jeweiligen Signaleingang zugeordneten Bestätigungsleitung angezeigt wird.37. The method according to any one of claims 24 to 36, characterized in that the Ü- takeover of the event in the arbiter (10) by an acknowledgment signal (A x , A y ) is displayed on a respective signal input associated confirmation line.
38. Verfahren nach Anspruch 37, dadurch gekennzeichnet, dass das Bestätigungssignal durch die Arbitereinheit (12, XARB, YARB) erzeugt wird. 38. The method according to claim 37, characterized in that the confirmation signal is generated by the arbiter unit (12, XARB, YARB).
39. Verfahren nach einem der Ansprüche 24 bis 38, dadurch gekennzeichnet, dass das Zeitstempelintervall im Arbiter (10) zumindest temporär erhöht wird, wenn ein Ereignis- Schieberegister (EFIFO) voll ist. 39. The method according to any one of claims 24 to 38, characterized in that the time stamp interval in the arbiter (10) is at least temporarily increased when an event shift register (EFIFO) is full.
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