WO2007040192A1 - 再構成可能な半導体集積回路及びその処理割り当て方法 - Google Patents

再構成可能な半導体集積回路及びその処理割り当て方法 Download PDF

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WO2007040192A1
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element group
integrated circuit
semiconductor integrated
reconfigurable semiconductor
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PCT/JP2006/319671
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Tatsuya Tetsukawa
Minoru Okamoto
Shinichi Marui
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Matsushita Electric Industrial Co., Ltd.
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    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
    • H03K19/17736—Structural details of routing resources
    • H03K19/1774—Structural details of routing resources for global signals, e.g. clock, reset
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/34—Circuit design for reconfigurable circuits, e.g. field programmable gate arrays [FPGA] or programmable logic devices [PLD]

Definitions

  • the present invention relates to a reconfigurable semiconductor integrated circuit and a process allocation method thereof.
  • This reconfigurable semiconductor integrated circuit is a Frog Fumabu Norellon Kanois, which is replaced by the recent 7 PuA (Field Programmable uate Array), and this programmable logic device is, for example, non-patent As described in Document 1, it has multiple built-in logic elements, and any processing function can be realized by changing the processing function of each logic element and the connection state between each logic element.
  • Integrated circuit A reconfigurable semiconductor integrated circuit is completed by connecting a plurality of such programmable logic devices, and once completed as a device, how to allocate and execute the process after that is completed. Since it can be realized only with software, it shortens the design period without having to design both hardware and software. In addition, since all processing functions are realized by software, there is an advantage that only a software modification is necessary in the event of a malfunction.
  • Non-Patent Document 1 Editorial Department; Dynamically Reconfigurable Device, Features and Capabilities, ⁇ .19-29, Desig n Wave Magazine ⁇ August 2004
  • the semiconductor integrated circuit is reconfigurable, if the performance is insufficient for the required processing amount or the performance is excessive, the reconfigurable semiconductor integrated circuit is used. It may be necessary to redesign the product circuit itself.
  • the present invention focuses on the above-described problems, and its purpose is to design only a new circuit without changing an existing circuit even when it is necessary to redesign a reconfigurable semiconductor integrated circuit itself.
  • a reconfigurable semiconductor integrated circuit that can be completely redesigned simply by deleting unnecessary circuit parts, and a process allocation method for efficiently allocating processing to be realized for the reconfigurable semiconductor integrated circuit There is.
  • a plurality of programmable logic devices (logic element groups) constituting a reconfigurable semiconductor integrated circuit are made independent from each other with respect to the timing design of data transmission / reception.
  • clock skew between two logical element groups that perform data transmission / reception rather than designing all of the clock skew between multiple programmable logic devices to be small as in the past, and to reduce this clock skew.
  • each of the plurality of logical element duplications has at least one data input, data output, clock input and clock output, and k + 1st of the plurality of logical element groups.
  • the clock signal supply to the logic element group (k is an arbitrary natural number) is realized by connecting the clock output of the kth logic element duplex to the clock input of the k + 1 logic element group, The kth logical element group force The data line to the k + 1st logical element group has k + 1 A delay element is inserted so as to satisfy the hold constraint of the second logic element group,
  • the data input of the first logic element group (1 is a natural number satisfying l ⁇ k) is output to the data input of the kth logic element group.
  • the data output of the mth (m is a natural number satisfying m> k) data output of the kth logic element group is the data input of the kth logic element group. It is connected.
  • the present invention provides the reconfigurable semiconductor integrated circuit, wherein the data line from the m-th logical element group to the k-th logical element group is provided with a relay means for transferring data. It is characterized by being.
  • the delay element inserted to satisfy a hold constraint is provided in a kth logic element group on the data output side. It is characterized by.
  • the delay element inserted to satisfy a hold constraint includes the kth logic element group on the data output side and the data input side. It is characterized in that it is provided in the data line between k + 1 and the first logical element group.
  • the present invention satisfies the hold constraint in the reconfigurable semiconductor integrated circuit.
  • the delay element to be inserted is provided in the k + 1th logic element group on the data input side.
  • the delay element inserted to satisfy a hold constraint is included in the kth logic element group on the data output side, the data output Data line between the kth logical element group that is the data input side and the k + 1st logical element group that is the data input side, and at least one of the k + 1 logical element group that is the data input side It is characterized in that it is provided in one.
  • the present invention provides the reconfigurable semiconductor integrated circuit, wherein a clock line between the clock output of the kth logic element group and the clock input of the k + 1st logic element group is provided on the clock line.
  • a logic gate that can select whether to supply a clock signal to the k + 1st logic element group is arranged.
  • the present invention provides the reconfigurable semiconductor integrated circuit, wherein the plurality of logic element groups are arranged in a two-dimensional matrix and are arranged in the same row in the two-dimensional matrix.
  • This logical element group is characterized in that the delay time from the clock source is set equal.
  • the present invention provides the reconfigurable semiconductor integrated circuit, wherein the plurality of logical element groups are arranged in a two-dimensional matrix and are arranged in the same column in the two-dimensional matrix.
  • This logical element group is characterized in that the delay time from the clock source is set equal.
  • the number of synchronized logical element groups arranged at a position where the delay time of the clock source force is large is the delay time from the clock source. It is characterized in that it is set to be larger than the number of synchronized logical element groups arranged at a small position.
  • the present invention provides the reconfigurable semiconductor integrated circuit, wherein the plurality of logic element groups are arranged in a two-dimensional matrix of MXN (M and N are natural numbers).
  • M and N are natural numbers.
  • X is an arbitrary natural number between 1 and M
  • y is an arbitrary natural number between 1 and N
  • I x—a I + I yb I is the same among the logical element groups at the position (a is a natural number where a ⁇ x and a ⁇ M, b is a natural number where b ⁇ y and y ⁇ b ⁇ N)
  • the plurality of logical element groups have the same clock delay, and are characterized in that
  • the present invention is characterized in that, in the reconfigurable semiconductor integrated circuit, the plurality of logic element groups are arranged in a three-dimensional matrix.
  • the delay amount of the data line between the logical element groups is determined according to the delay amount of the clock line between the logical element groups. It is characterized by being.
  • the present invention is characterized in that, in the reconfigurable semiconductor integrated circuit, clock signals having different delays are supplied to the respective logic element groups.
  • a process allocation method for a reconfigurable semiconductor integrated circuit includes a plurality of logic element groups each having at least one logic element, and k + 1st (k is an arbitrary natural number) among the plurality of logic element groups. ) Is supplied by connecting the clock output of the kth logical element group to the clock input of the k + 1 logical element group, and the kth logical element group To the data line from the k + 1st logic element group to the reconfigurable semiconductor integrated circuit in which a delay element is inserted so as to satisfy the hold constraint of the k + 1st logic element group. Process, and assigns two or more tasks that constitute one process in time series Arranged, among the tasks arranged in time series, the task with the earlier order is assigned to the logical element group closer to the clock source.
  • the present invention provides a process allocation method for a reconfigurable semiconductor integrated circuit, wherein a process key that operates normally or a process key that does not always operate is determined, and the process that operates constantly is determined as a delay time from a clock source. Is assigned to a logical element group, and processing that does not always operate is assigned to a logical element group that has a large delay time with a clock source.
  • the present invention provides the first logical element group force having a large delay time from the clock source in the reconfigurable semiconductor integrated circuit processing assignment method.
  • the first logical element group force also transfers the data directly to the second logical element group. It is characterized by being assigned to a logical element loop.
  • the present invention provides the second logic element group force having a large delay time from a clock source in the process allocation method of the reconfigurable semiconductor integrated circuit, wherein the second logic has a small delay time from the clock source.
  • the present invention provides the second logic element group force having a large delay time from the clock source in the process allocation method for the reconfigurable semiconductor integrated circuit, wherein the second logic has a small delay time from the clock source.
  • the setup time of the second logical element group is guaranteed, and the setup time of the second logical element group is guaranteed. If not, the processing is performed so that data is sequentially transferred from the first logical element group to the second logical element group via at least one data relay means for which the setup time is guaranteed. Assigned to the first and second logical element groups.
  • the present invention provides the reconfigurable semiconductor integrated circuit processing assignment method, wherein the first logical element group force divides the data line delay time to the second logical element group into a plurality of equal parts. As described above, the logical element group for the at least one data relay is selected. [0030] The present invention provides the reconfigurable semiconductor integrated circuit processing assignment method, wherein the first logical element group force divides the data line delay time to the second logical element group into a plurality of equal parts. As described above, the at least one data relay means is arranged.
  • the reconfigurable semiconductor integrated circuit processing assignment method of the present invention includes a plurality of logic element groups each having at least one logic element, and k + 1st (k is an arbitrary natural number) among the plurality of logic element groups. ) Is supplied by connecting the clock output of the kth logical element group to the clock input of the k + 1 logical element group, and the kth logical element group To the data line from the k + 1st logic element group to the reconfigurable semiconductor integrated circuit in which a delay element is inserted so as to satisfy the hold constraint of the k + 1st logic element group. The clock delay time from the clock source is large.
  • Logical element group force The feedback path which is the data transfer path to the logical element group with a small clock delay time is searched, and the clock delay time is large so that the delay time of the searched feedback path falls within a predetermined range. It is characterized by assigning processes to groups.
  • the present invention is characterized in that in the reconfigurable semiconductor integrated circuit processing assignment method, the predetermined range is a delay time range that satisfies a setup constraint of a logical element group that receives data.
  • a data when a data is transferred to a logic element group that operates by receiving a clock signal, it operates by receiving the clock signal.
  • the logic element group power to output the clock signal receives the clock signal with a delay of a predetermined time, so the setup constraint is satisfied. Since a delay element is inserted in the data line between the two logical element groups, the hold constraint can be satisfied. Therefore, the two logical element groups are independent from each other in terms of timing design. Therefore, when it becomes necessary to redesign a reconfigurable semiconductor integrated circuit If a logical element group is not needed, remove it on the layout, and if a new logical element group is needed, design only the new circuit part and connect it to the existing circuit. A new reconfigurable semiconductor integrated circuit is completed without redesigning the circuit clock.
  • FIG. 1 is a diagram showing a configuration of a reconfigurable semiconductor integrated circuit according to a first embodiment of the present invention.
  • FIG. 2 is a view showing a modification of the reconfigurable semiconductor integrated circuit.
  • FIG. 3 is a diagram showing a basic flowchart for assigning a process to a reconfigurable semiconductor integrated circuit according to the first embodiment of the present invention.
  • FIG. 4 is a diagram showing another basic flow chart when processing is assigned to the reconfigurable semiconductor integrated circuit.
  • FIG. 5 is a diagram showing a data line feedback configuration in a case where setup restrictions can be observed in the reconfigurable semiconductor integrated circuit.
  • FIG. 6 is a diagram showing a data line feedback configuration in the case where the setup restrictions cannot be observed in the reconfigurable semiconductor integrated circuit.
  • FIG. 7 is a diagram showing a schematic configuration of a reconfigurable semiconductor integrated circuit according to a second embodiment of the present invention.
  • FIG. 8 is a diagram showing a configuration after processing is assigned to the reconfigurable semiconductor integrated circuit in consideration of a feedback path.
  • FIG. 9 is a diagram showing a schematic configuration of a reconfigurable semiconductor integrated circuit according to a third embodiment of the present invention.
  • FIG. 1 is a diagram showing a configuration of a reconfigurable semiconductor integrated circuit according to the first embodiment of the present invention.
  • Each logical element group 11-33 includes at least one logical element (not shown).
  • each of these logic elements is provided with a plurality of arithmetic units, a plurality of registers, a memory, and the like.
  • Each logic element gnope 11 to 33 has two clock human power terminals clock in 1, clock in 2, two clock output terminals clock out 1, clock out 2, two data input terminals data in 1, data in 2 and two data output terminals data out 1 and data out 2. It is sufficient to provide at least one of these terminals for the same type.
  • the supply of the clock signal to the reconfigurable semiconductor integrated circuit shown in FIG. 4 is given to the clock input clock in 1 of the logical element group 11 in the first row and first column.
  • This clock signal is The clock output of the logical element group 11 in the first row and first column 11 is supplied from the clock output clock out 1 to the clock input clock in 1 in the logical element group 12 in the first row and second column, and the logical element group 11 in the first row and first column 11 From the clock output of clock out 2 to the clock input clock in 2 of the logical element group 21 in the second row and first column.
  • the clock signals distributed in the row direction and the column direction in this way are further distributed to logical element groups in the row direction and the column direction in the same manner as described above.
  • the data output terminal data out 1 of the logical element group 11 in the first row and first column is the same as the distribution of the clock signal.
  • a clock line or a clock that connects a clock output clock out 1 and a clock input clock in 1 between two logical element groups that are adjacent to each other in the horizontal or vertical direction.
  • Two-input type logical product circuits (logic gates) 201 to 208 are inserted in the clock lines connecting the output clock out 2 and the clock input clock in 2, respectively.
  • a clock signal is input to one of the two inputs of each of the AND circuits 201 to 208, and an operation stop control signal is input to the other of the two inputs.
  • the logic element group that receives the clock signal via this AND circuit stops the supply of the clock signal and stops its operation. Therefore, it is possible to control the supply of clock signals for each of the logic element groups 11 to 33, and to reduce power consumption.
  • each of the logical element groups 11 to 33 a data line or data connecting data output data out 1 and data input data in 1 between two logical element groups adjacent to each other in the horizontal or vertical direction.
  • the data lines connecting the output data out 2 and the data input data in 2 are respectively inserted with delay elements 101 to 112 for guaranteeing the data hold time.
  • These delay elements are composed of buffers in the figure.
  • These delay elements 1 01 to 112 are not limited to being inserted into the data line, May be placed inside at least one of the logical element groups.
  • the delay time in the delay element 101 is set to an appropriate time considering the delay time of the clock signal propagation. If set to, hold constraints can be satisfied. In general semiconductor circuit design, it is necessary to insert a delay element taking into account both the setup constraint and the hold constraint. However, in the present embodiment, the delay element 101 is set by taking only the hold constraint into consideration. Since it is sufficient to insert, timing design becomes easy.
  • the two logical element groups 11 and 12 are independent from each other in terms of timing design. Therefore, even if it becomes necessary to redesign the reconfigurable semiconductor integrated circuit composed of the nine logical element groups 11 to 33 shown in FIG. If there is, remove it on the layout, and if a new logic element group is required, design only the new circuit part and use the existing circuit logic element group shown in Fig. 1 (for example, 13 or 31). Simply connect to the clock output clock out 1 or clock out 1 and the data output data out 1 or data out 2 to complete a new reconfigurable semiconductor integrated circuit without having to redesign the entire circuit. Thus, the design period of a new reconfigurable semiconductor integrated circuit can be shortened.
  • FIG. 2 shows a semiconductor integrated circuit obtained by adding another configuration to the reconfigurable semiconductor integrated circuit shown in FIG.
  • a relay circuit (relay means) 401 is disposed on the data line 301.
  • the relay circuit 401 is composed of a flip-flop circuit, for example.
  • FIG. 3 shows the procedure of a method for assigning a process to the reconfigurable semiconductor integrated circuit of FIG.
  • step S501 the contents and sequence of a plurality of tasks constituting one process are analyzed, and then in step S502, the plurality of tasks are rearranged in time series, and finally, in step S503.
  • steps S501 the contents and sequence of a plurality of tasks constituting one process are analyzed, and then in step S502, the plurality of tasks are rearranged in time series, and finally, in step S503.
  • steps S501 the contents and sequence of a plurality of tasks constituting one process are analyzed, and then in step S502, the plurality of tasks are rearranged in time series, and finally, in step S503.
  • steps S503 the plurality of logical element groups 11 to 33 constituting the reconfigurable semiconductor integrated circuit shown in FIG. 1, tasks with the earliest order are assigned in order from the logical element group (that is, 11) closest to the clock signal supply point. Go.
  • processing flows from the smaller delay time from the clock supply point to the larger one, that is, in the data line. It is desirable to assign processing so that the delay time from the clock source supply point is large, the force is small, and the data transfer to the direction is small.
  • the tasks to be allocated are arranged in time series, and the task power with the highest order is clocked in order. Since the delay from the supply point is small and assigned to the logical element group, the efficiency of processing assignment is improved.
  • FIG. 4 shows another example of the procedure of the process assignment method to the reconfigurable semiconductor integrated circuit of FIG.
  • step S501 the contents and order of a plurality of tasks constituting one process are analyzed, and then, in step S511, as a result of the analysis, whether the plurality of tasks are always operating tasks.
  • the task is assigned to a logical element group close to the clock supply point in step S512.
  • step S513 the task is assigned to a logical element group located far from the clock supply point.
  • the AND circuit for example, 201 in FIG. 1
  • the AND circuit can be stopped so that the supply of the clock signal to the logic element group can be stopped.
  • tasks are classified by operation frequency, the operation frequency is high, the delay time from the clock supply point is small, the task is assigned to a logical element group, and the operation frequency is low. Since the delay time from the clock supply point is large and is assigned to the logical element group, the logical element group to which the task is assigned and the operation frequency is low is limited only when the operation is required. Signals can be supplied and low power consumption can be achieved.
  • FIG. 5 shows a modification of the method for assigning processes to the reconfigurable semiconductor integrated circuit shown in FIG.
  • the next process assignment is added. That is, in FIG. 5, for example, when there is data transfer from the logical element group 13 to the logical element group 11, the logical element dull on the receiving side of the data output from the logical element group 13 with a large delay of the clock signal is obtained.
  • the processing and wiring 310 is assigned so that the data is directly transferred by connecting to the data input data in 1 of the logical element group 11 as it is.
  • FIG. 6 shows another modification of the method for assigning processes to the reconfigurable semiconductor integrated circuit shown in FIG.
  • the logical element group 11 on the receiving side of the data output by the logical element group 13 is! /, And the data setup restrictions are not observed! /, And in this case, the setup restrictions are observed.
  • the data is relayed by the logical element group 12.
  • the relay circuit (data relay means) 401 shown in FIG. 2 is used to relay and transfer the data. As described above, processing and wiring may be assigned.
  • the force described using the logic element groups 11 to 13 is not limited to this combination, but in the direction opposite to the direction in which the delays of the clock signals between arbitrary logic element groups are stacked. The same applies to data transfer.
  • the wiring delay is divided into two by using one logical element group or relay circuit, but it is also possible to divide into three, four, etc. depending on the situation.
  • FIG. 7 shows a schematic configuration of a reconfigurable semiconductor integrated circuit according to the second embodiment of the present invention.
  • the reconfigurable semiconductor integrated circuit of this embodiment is the same as that of the first embodiment shown in FIG. 1 except for the clock line.
  • the clock line inputs the skew-adjusted clock signal to the three logical element groups 11 to 13 in the first row, and the clocks output by these logical element groups 11 to 13
  • the signals are skew-adjusted and input to the three logical element groups 21 to 23 in the second row, and the clock signals output by these logical element groups 21 to 23 are skew-adjusted to the third row. It is configured to input to the three logical element groups 31-33.
  • the clock skew between the logical element groups 11 to 33 is not uniform, but in this embodiment, the clock skew is uniform for the logical element groups arranged in the same row.
  • the clock skew is adjusted between the three logical element groups arranged in the same row, the processing amount is almost the same at any time, and the processing amount in time
  • the number of logical element groups to be used at each time is almost equal, and you can reduce the number of logical element groups that do not operate.
  • the use efficiency of the logical element group can be improved.
  • the skews of the logical element groups arranged in the same row are aligned.
  • the skews of the logical element groups arranged in the same column may be aligned.
  • FIG. 8 shows a method for assigning processing to the reconfigurable semiconductor integrated circuit according to the present embodiment. Indicates.
  • a data transfer path from a logical element group having a large clock delay time from a clock source to a logical element group having a small clock delay time is defined as a feedback path, and whether or not this feedback node has power is determined. If there is a feedback path as a result of search, when assigning a process to a logical element group that has the feedback path, the logical element group that is positioned so that the delay time of the feedback path is minimized Is assigned to the feedback path. This will be specifically described below.
  • FIG. 9 shows a configuration of a reconfigurable semiconductor integrated circuit according to the third embodiment of the present invention.
  • the reconfigurable semiconductor integrated circuit of the present embodiment is the same as that of the first embodiment in the clock coder. It is the same except for in.
  • the clock line is first in the first column and the first row.
  • the clock line is first in the first column and the first row.
  • logical element groups 12, 21 in 1st row, 2nd column and 2nd row, 1st column, and further in 1st row, 3rd column, 2nd row, 2nd column and 3rd row Distributed to logical element groups 13, 22, and 31 in the first column, then distributed to logical element groups 23 and 32 in the second row, third column and third row, second column, and finally the third row, third column logic Distributed to element group 33.
  • the clock signals input to the logical element groups 12 and 21 in the first row, second column, and second row, first column are mutually skew-adjusted, and the first row, third column, second row, second column, and third row.
  • the clock signals input to the logical element groups 13, 22, and 31 in the first column are also skew-adjusted, and the clock signals input to the logical element groups 23 and 32 in the second row, third column, and third row, second column.
  • the clock delays are set to be the same for multiple logical element groups with the same value of I xa I + I yb
  • the number of the logical element groups 11 and 21 having the smallest delay time of the clock signal from the clock supply point is one, and the number of the logical element groups 12 and 21 having the second smallest delay time of the clock signal is Since the number of logical element groups 13, 22, and 31 with a large clock signal delay time is three, the amount of processing seems to increase in time for logical element groups with such a clock signal delay relationship. Allocating appropriate processing increases the usage efficiency of the logical element group.
  • logical element groups are arranged in a 3x3 two-dimensional matrix, but MxN (M and N are arbitrary natural numbers) arranged in a two-dimensional matrix, MxNxK (M , N, and K are arbitrary natural numbers), or are not arranged in a matrix.
  • the AND circuit 201-208 is inserted in the clock line between each of the logic element groups 11-33 so that it is possible to select whether or not to supply the clock signal. It is not always necessary to insert an AND circuit between the logical element groups. In addition, a circuit other than an AND circuit may be used as long as it can select whether or not to supply a clock signal.
  • 12 is configured with a buffer, it is not limited to a buffer as long as the circuit can realize a delay.
  • the present invention provides a new reconfiguration that eliminates the need to redesign the clock including the existing circuit even when it is necessary to redesign a reconfigurable semiconductor integrated circuit. Since it is possible to effectively shorten the design period of possible semiconductor integrated circuits, it is useful as a programmable logic device represented by FPGA and a method for assigning processing to the device.

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Abstract

　複数の論理エレメントグループＬＥＧ１１～ＬＥＧ３３は、各々、再構成可能な半導体集積回路の構成要素である論理エレメントをなくとも１つ含む。データの送受が行われる論理エレメントグループＬＥＧ１１～ＬＥＧ３３同士、例えば、論理エレメントグループＬＥＧ１１、ＬＥＧ１２同士では、clock out端子とclock in 端子とが配線で接続され、data out端子とdata in 端子とが遅延素子１０１で接続される。従って、各論理エレメントグループＬＥＧ１１～ＬＥＧ３３は、タイミング設計という観点では独立である。従って、複数の論理エレメントグループを用いて完成した半導体集積回路において、再設計することが必要になった場合に、新規回路のみを設計して既存回路に接続するだけ、又は、必要のない論理エレメントグループを取り除くだけで、新しい半導体集積回路を完成させることができる。

Description

再構成可能な半導体集積回路及びその処理割り当て方法
技術分野
[0001] 本発明は、再構成可能な半導体集積回路及びその処理割り当て方法に関する。
背景技術
[0002] 近年では、半導体の集積度の向上に伴い、 LSIに集積されるシステムが大規模ィ匕 、複雑化し、これにより設計期間の増大やソフトウェアでの回避不能な設計不具合の 発生頻度が増加している。しかし、一方では、巿場から更なる短 TAT化 (Turn Aroun d Time,新製品の設計期間の短縮化)と、高品質設計が求められている。
[0003] そこで、再構成可能な半導体集積回路を用いて、設計期間の短縮や不具合数の 減少に貢献しょうとする技術がある。この再構成可能な半導体集積回路は、近年の!7 PuA(Field Programmable uate Array)に代 ¾：されるフ—ログフマブノレロンックァノ イス であって、このプログラマブルロジックデバイスは、例えば非特許文献 1に記載される ように、複数の論理エレメントを内蔵していて、各々の論理エレメントの処理機能や各 論理エレメント間の接続状態を変更することにより、任意の処理機能を実現すること ができる集積回路である。そして、再構成可能な半導体集積回路は、このようなプロ グラマブルロジックデバイスを複数接続して完成させており、一度デバイスとして完成 すれば、その後は、処理をどのように割り当てて実行させるかをソフトウェアのみで実 現できるので、ハードウェアとソフトウェアとの双方の設計を行う必要がなぐ設計期間 の短縮につながる。また、処理機能を全てソフトウェアで実現するので、万が一不具 合が発生した場合にも、ソフトウェアの修正のみで足りる利点がある。
非特許文献 1 :編集部;動的再構成可能デバイス、その素性と実力、 ρρ.19-29、 Desig n Wave Magazineゝ 2004年 8月号
発明の開示
発明が解決しょうとする課題
[0004] し力しながら、再構成可能な半導体集積回路であっても、求められる処理量に対し て性能が足りない、又は性能が過剰であるなどの場合には、再構成可能な半導体集 積回路自体を再設計する必要が生じることがある。
[0005] この場合に、従来の再構成可能な半導体集積回路では、 1つ又は複数のプロダラ マブルロジックデバイスを新規に追加する必要性が生じたときには、この新規回路の 設計だけでなぐそれを^ aみ込む既存の回路についても再設計が必要となっていた 。すなわち、従来の再構成可能な半導体集積回路では、 1つのクロック信号供給点 力 複数のプログラマブルロジックデバイスに対してクロック信号が分配されていて、 全てのプログラマブルロジックデバイスが同期動作するように、各プログラマブルロジ ックデバイス間ではクロックスキューが小さく制限、調整されている。しかし、再設計の 際に新規回路を既存回路に追加すると、その新規のプログラマブルロジックデバイス が接続付加された既存のプログラマブルロジックデバイスや、これにデータ信号を伝 送している他のプログラマブルロジックデバイスでは、各々、負荷が変化する。このた め、既存回路についても、その全体でクロックスキューを再調整しなければならず、再 設計が必要となる。この欠点は、不要回路の削減の場合も同様である。従って、再構 成可能な半導体集積回路自体を再設計する必要が生じた場合には、従来では、設 計期間の短縮の要求を効果的に満たすことができない。
[0006] 本発明は前記の問題に着目し、その目的は、再構成可能な半導体集積回路自体 を再設計する必要が生じた場合においても、既存回路に変更を加えることなぐ新規 回路のみの設計や不要な回路部分の削除だけで全体の再設計が完了する再構成 可能な半導体集積回路、及びその再構成可能な半導体集積回路に対して実現した い処理を効率良く割り当てる処理割り当て方法を提供することにある。
課題を解決するための手段
[0007] 以上の目的を達成するため、本発明では、再構成可能な半導体集積回路を構成 する複数のプログラマブルロジックデバイス (論理エレメントグループ）間は、データ送 受のタイミング設計に関して相互に独立させることとする。すなわち、従来のように複 数のプログラマブルロジックデバイス相互間のクロックスキューを全て小さく設計する のではなぐデータ送受を行う 2個の論理エレメントグループ間ではクロックスキューを 積極的に付けると共に、このクロックスキューを考慮してデータ送受を行う構成を採用 する。 [0008] すなわち、本発明の再構成可能な半導体集積回路は、構成要素である論理エレメ ントを複数備えた再構成可能な半導体集積回路であって、前記論理エレメントを少な くとも 1つ有する論理エレメントグループを複数有し、前記複数の論理エレメントダル ープの各々は、データ入力、データ出力、クロック入力及びクロック出力を各々少なく とも 1つ有し、前記複数の論理エレメントグループのうち k+ 1番目（kは任意の自然数 )の論理エレメントグループへのクロック信号の供給は、 k番目の論理エレメントダル ープのクロック出力を前記 k+ 1番目の論理エレメントグループのクロック入力へ接続 することによって実現され、前記 k番目の論理エレメントグループ力 前記 k+ 1番目 の論理エレメントグループへのデータラインには、前記 k+ 1番目の論理エレメントグ ループのホールド制約を満たすように、遅延素子が挿入されて 、ることを特徴とする
[0009] 本発明は、前記再構成可能な半導体集積回路において、 k番目の論理エレメント グループのデータ入力には、 1番目（1は l<kを満たす自然数）の論理エレメントダル ープのデータ出力が接続されていることを特徴とする。
[0010] 本発明は、前記再構成可能な半導体集積回路において、 k番目の論理エレメント グループのデータ入力には、 m番目（mは m>kを満たす自然数）の論理エレメントグ ループのデータ出力が接続されていることを特徴とする。
[0011] 本発明は、前記再構成可能な半導体集積回路において、前記 m番目の論理エレメ ントグループから前記 k番目の論理エレメントグループへのデータラインには、データ を転送するための中継手段が設けられていることを特徴とする。
[0012] 本発明は、前記再構成可能な半導体集積回路において、ホールド制約を満たすた めに挿入される前記遅延素子は、前記データ出力側である k番目の論理エレメントグ ループ内に備えられることを特徴とする。
[0013] 本発明は、前記再構成可能な半導体集積回路において、ホールド制約を満たすた めに挿入される前記遅延素子は、前記データ出力側である k番目の論理エレメントグ ループと前記データ入力側である k+ 1番目の論理エレメントグループとの間のデー タラインに備えられることを特徴とする。
[0014] 本発明は、前記再構成可能な半導体集積回路において、ホールド制約を満たすた めに挿入される前記遅延素子は、前記データ入力側である k+ 1番目の論理エレメン トグループ内に備えられることを特徴とする。
[0015] 本発明は、前記再構成可能な半導体集積回路において、ホールド制約を満たすた めに挿入される前記遅延素子は、前記データ出力側である k番目の論理エレメントグ ループ内、前記データ出力側である k番目の論理エレメントグループと前記データ入 力側である k+ 1番目の論理エレメントグループとの間のデータライン、及び前記デー タ入力側である k+ 1番目の論理エレメントグループ内の少なくとも 1つに備えられる ことを特徴とする。
[0016] 本発明は、前記再構成可能な半導体集積回路において、前記 k番目の論理エレメ ントグループのクロック出力と前記 k+ 1番目の論理エレメントグループのクロック入力 との間のクロックラインには、前記 k+ 1番目の論理エレメントグループにクロック信号 を供給するカゝ否かを選択できる論理ゲートが配置されることを特徴とする。
[0017] 本発明は、前記再構成可能な半導体集積回路において、前記複数の論理エレメン トグループは、 2次元行列状に配列されていて、前記 2次元行列において同一の行 に配置されている複数の論理エレメントグループは、クロックソースからの遅延時間が 等しく設定されて ヽることを特徴とする。
[0018] 本発明は、前記再構成可能な半導体集積回路において、前記複数の論理エレメン トグループは、 2次元行列状に配列されていて、前記 2次元行列において同一の列 に配置されている複数の論理エレメントグループは、クロックソースからの遅延時間が 等しく設定されて ヽることを特徴とする。
[0019] 本発明は、前記再構成可能な半導体集積回路において、クロックソース力ゝらの遅延 時間が大きい位置に配置される同期化された論理エレメントグループの個数は、クロ ックソースからの遅延時間が小さい位置に配置される同期化された論理エレメントグ ループの個数に比べて、多く設定されることを特徴とする。
[0020] 本発明は、前記再構成可能な半導体集積回路において、前記複数の論理エレメン トグループは、 M X Nの2次元行列状（M、 Nは自然数）に配列されていて、 2次元行 列にお!ヽて xy (Xは 1〜M間の任意の自然数、 yは 1〜N間の任意の自然数）の位置 にある論理エレメントグループにクロック信号を入力するとき、 2次元行列において ab (aは a≠ x且つ a≤ Mの自然数、 bは b≠ y且つ y < b≤ Nの自然数）の位置にある論理 エレメントグループのうち、 I x—a I + I y-b I の値が等しい複数の論理エレメント グループ同士は、クロック遅延が等しく設定されて 、ることを特徴とする。
[0021] 本発明は、前記再構成可能な半導体集積回路において、複数の論理エレメントグ ループは、 3次元行列状に配列されることを特徴とする。
[0022] 本発明は、前記再構成可能な半導体集積回路において、前記各論理エレメントグ ループ相互間のデータラインの遅延量は、前記各論理エレメントグループ相互間の クロックラインの遅延量に応じて決定されることを特徴とする。
[0023] 本発明は、前記再構成可能な半導体集積回路において、前記各論理エレメントグ ループには、相互に遅延が異なるクロック信号が供給されることを特徴とする。
[0024] 本発明の再構成可能な半導体集積回路の処理割り当て方法は、論理エレメントを 少なくとも 1つ有する論理エレメントグループを複数備え、前記複数の論理エレメント グループのうち k+ 1番目（kは任意の自然数）の論理エレメントグループへのクロック 信号の供給は、 k番目の論理エレメントグループのクロック出力を前記 k+ 1番目の論 理エレメントグループのクロック入力へ接続することによって実現され、前記 k番目の 論理エレメントグループから前記 k+ 1番目の論理エレメントグループへのデータライ ンには、前記 k+ 1番目の論理エレメントグループのホールド制約を満たすように、遅 延素子が挿入されている再構成可能な半導体集積回路に対して処理を割り当てる 方法であって、 1つの処理を構成する 2以上のタスクを時系列に並べ、前記時系列に 並んだタスクのうち、順番の早いタスクほど、クロックソースに近い論理エレメントグル ープに割り当てることを特徴とする。
[0025] 本発明は、前記再構成可能な半導体集積回路の処理割り当て方法において、常 時動作する処理か常時動作しない処理ィ匕を判断し、常時動作する処理を、クロックソ ースからの遅延時間が小さ!/、論理エレメントグループに割り当て、常時動作しな!ヽ処 理を、クロックソース力もの遅延時間が大きい論理エレメントグループに割り当てること を特徴とする。
[0026] 本発明は、前記再構成可能な半導体集積回路の処理割り当て方法において、クロ ックソースからの遅延時間が大きい第 1の論理エレメントグループ力 前記クロックソ ースからの遅延時間が小さい第 2の論理エレメントグループにデータを転送するに際 して、前記第 2の論理エレメントグループのセットアップ時間が保証される範囲か否か を判断し、前記第 2の論理エレメントグループのセットアップ時間が保証される範囲で あるとき、前記第 1の論理エレメントグループ力も前記第 2の論理エレメントグループ に対してデータを直接転送するように、処理を前記第 1及び第 2の論理エレメントダル ープに割り当てることを特徴とする。
[0027] 本発明は、前記再構成可能な半導体集積回路の処理割り当て方法において、クロ ックソースからの遅延時間が大きい第 1の論理エレメントグループ力 前記クロックソ ースからの遅延時間が小さい第 2の論理エレメントグループにデータを転送するに際 して、前記第 2の論理エレメントグループのセットアップ時間が保証される範囲か否か を判断し、前記第 2の論理エレメントグループのセットアップ時間が保証される範囲で ないとき、前記第 1の論理エレメントグループから、前記セットアップ時間が保証され る少なくとも 1つのデータ中継用の論理エレメントグループを介して前記第 2の論理工 レメントグループへデータを順次転送するように、処理を前記第 1及び第 2の論理工 レメントグループに割り当てることを特徴とする。
[0028] 本発明は、前記再構成可能な半導体集積回路の処理割り当て方法において、クロ ックソースからの遅延時間が大きい第 1の論理エレメントグループ力 前記クロックソ ースからの遅延時間が小さい第 2の論理エレメントグループにデータを転送するに際 して、前記第 2の論理エレメントグループのセットアップ時間が保証される範囲か否か を判断し、前記第 2の論理エレメントグループのセットアップ時間が保証される範囲で ないとき、前記第 1の論理エレメントグループから、前記セットアップ時間が保証され る少なくとも 1つのデータ中継手段を介して前記第 2の論理エレメントグループへデ ータを順次転送するように、処理を前記第 1及び第 2の論理エレメントグループに割り 当てることを特徴とする。
[0029] 本発明は、前記再構成可能な半導体集積回路の処理割り当て方法において、前 記第 1の論理エレメントグループ力 前記第 2の論理エレメントグループへのデータラ インの遅延時間を複数に等分するように、前記少なくとも 1つのデータ中継用の論理 エレメントグループを選択することを特徴とする。 [0030] 本発明は、前記再構成可能な半導体集積回路の処理割り当て方法において、前 記第 1の論理エレメントグループ力 前記第 2の論理エレメントグループへのデータラ インの遅延時間を複数に等分するように、前記少なくとも 1つのデータ中継手段を配 置することを特徴とする。
[0031] 本発明の再構成可能な半導体集積回路の処理割り当て方法は、論理エレメントを 少なくとも 1つ有する論理エレメントグループを複数備え、前記複数の論理エレメント グループのうち k+ 1番目（kは任意の自然数）の論理エレメントグループへのクロック 信号の供給は、 k番目の論理エレメントグループのクロック出力を前記 k+ 1番目の論 理エレメントグループのクロック入力へ接続することによって実現され、前記 k番目の 論理エレメントグループから前記 k+ 1番目の論理エレメントグループへのデータライ ンには、前記 k+ 1番目の論理エレメントグループのホールド制約を満たすように、遅 延素子が挿入されている再構成可能な半導体集積回路に対して処理を割り当てる 方法であって、クロックソースからのクロック遅延時間が大きい論理エレメントグループ 力 クロック遅延時間が小さい論理エレメントグループへのデータ転送経路であるフィ ードバックパスを検索し、前記検索したフィードバックパスの遅延時間が所定範囲に なるように、前記クロック遅延時間が大き 、論理エレメントグループに処理を割り当て ることを特徴とする。
[0032] 本発明は、前記再構成可能な半導体集積回路の処理割り当て方法において、前 記所定範囲は、データを受ける論理エレメントグループのセットアップ制約を満たす 遅延時間範囲であることを特徴とする。
[0033] 以上により、本発明では、クロック信号を出力する論理エレメントグループ (Logic El ement Group)力 クロック信号を受けて動作する論理エレメントグループへデータを 転送する場合に、クロック信号を受けて動作する論理エレメントグループでは、クロッ ク信号を出力する論理エレメントグループ力 所定時間遅れてクロック信号を受ける ので、セットアップ制約を満たす。また、前記 2つの論理エレメントグループ間のデー タラインには遅延素子が挿入されているので、ホールド制約を満たすことができる。従 つて、この 2つの論理エレメントグループは、タイミング設計という観点では相互に独 立である。よって、再構成可能な半導体集積回路を再設計する必要が生じた場合に は、必要のない論理エレメントグループであれば、これをレイアウト上で取り除き、新 規の論理エレメントグループが必要であれば、その新規回路部分のみを設計し、既 存回路に接続するだけで、全体回路のクロック設計をやり直すことなく新規の再構成 可能な半導体集積回路が完成する。
発明の効果
[0034] 以上説明したように、本発明によれば、再構成可能な半導体集積回路を再設計す る必要が生じた場合であっても、既存回路も含めてクロック設計をやり直す必要がな いので、新規の再構成可能な半導体集積回路の設計期間を有効に短縮することが 可能である。
図面の簡単な説明
[0035] [図 1]図 1は本発明の第 1の実施形態に係る再構成可能な半導体集積回路の構成を 示す図である。
[図 2]図 2は同再構成可能な半導体集積回路の変形例を示す図である。
[図 3]図 3は本発明の第 1の実施形態に係る再構成可能な半導体集積回路に処理を 割り当てる際の基本フローチャートを示す図である。
[図 4]図 4は同再構成可能な半導体集積回路に処理を割り当てる際の他の基本フロ 一チャートを示す図である。
[図 5]図 5は同再構成可能な半導体集積回路において、セットアップ制約を守ること ができる場合でのデータラインのフィードバック構成を示す図である。
[図 6]図 6は同再構成可能な半導体集積回路において、セットアップ制約を守ること ができない場合でのデータラインのフィードバック構成を示す図である。
[図 7]図 7は本発明の第 2の実施形態に係る再構成可能な半導体集積回路の概略構 成を示す図である。
[図 8]図 8は同再構成可能な半導体集積回路に対してフィードバックパスを考慮して 処理を割り当てた後の構成を示す図である。
[図 9]図 9は本発明の第 3の実施形態に係る再構成可能な半導体集積回路の概略構 成を示す図である。
符号の説明 [0036] 11〜13、21〜23、
31〜33 論理エレメントグループ
101〜112 遅延素子
201〜208 論理積回路 (論理ゲート）
301、 302、
310〜312 フィードバックパス
401 中継回路（中継手段）（データ中継手段)
5501 処理解析ステップ
5502 並び替えステップ
503 処理割り当てステップ
511 タスク判定ステップ
512 処理割り当てステップ
発明を実施するための最良の形態
[0037] 以下、本発明の実施形態を図面に基づいて説明する。
[0038] (第 1の実施形態）
図 1は、本発明の第 1の実施形態に係る再構成可能な半導体集積回路の構成を示 す図である。
[0039] 同図の再構成可能な半導体集積回路は、 9個の論理エレメントグループ (Logic Ele ment Group) 11〜13、 21〜23、 31〜33が3行3列（M X N= 3 X 3)の2次元行列 状に配置されている。各論理エレメントグループ 11〜33には、少なくとも 1つの論理 エレメント（図示せず）が含まれる。それ等の論理エレメントの内部には、各々、図示し ないが、複数の演算器、複数のレジスタ、メモリ等が備えられる。また、各論理工レメ ントグノレープ 11〜33は、 2つのクロック人力端子 clock in 1、 clock in 2と、 2つのクロッ ク出力端子 clock out 1、 clock out 2と、 2つのデータ入力端子 data in 1、 data in 2と、 2つのデータ出力端子 data out 1、 data out 2とを有する。尚、これ等の端子は、同一 種類では少なくとも 1個備えれば良い。
[0040] 同図の再構成可能な半導体集積回路へのクロック信号の供給は、 1行 1列目の論 理エレメントグループ 11のクロック入力 clock in 1に与えられる。このクロック信号は、 前記 1行 1列目の論理エレメントグループ 11のクロック出力 clock out 1から 1行 2列目 の論理エレメントグループ 12のクロック入力 clock in 1に与えられると共に、前記 1行 1 列目の論理エレメントグループ 11のクロック出力 clock out 2から 2行 1列目の論理工 レメントグループ 21のクロック入力 clock in 2に与えられる。このように行方向及び列 方向に分配されたクロック信号は、更に、前記と同様にして行方向及び列方向の論 理エレメントグループに分配される。
[0041] 更に、前記 9個の論理エレメントグループ 11〜33間のデータの入出力については 、前記クロック信号の分配と同様に、 1行 1列目の論理エレメントグループ 11のデータ 出力端子 data out 1から 1行 2列目の論理エレメントグループ 12のデータ入力端子 da ta in 1に送られると共に、 1行 1列目の論理エレメントグループ 11のデータ出力端子 d ata out 2から 2行 1列目の論理エレメントグループ 21のデータ入力端子 data in 2に入 力される。そして、このようにしてデータが更に行方向及び列方向に送られる。
[0042] そして、前記各論理エレメントグループ 11〜33において、左右又は上下に隣接す る 2個の論理エレメントグループ間のクロック出力 clock out 1とクロック入力 clock in 1 とを接続するクロックライン、又はクロック出力 clock out 2とクロック入力 clock in 2とを 接続するクロックラインには、各々、 2入力型の論理積回路 (論理ゲート） 201〜208 が挿入されて 、る。この各論理積回路 201〜208の 2入力の一方にはクロック信号が 入力され、 2入力の他方には、動作の停止制御信号が入力される。この停止制御信 号力 レベルのとき、この論理積回路を介してクロック信号を受ける論理エレメントグ ループは、クロック信号の供給が停止されて、その動作を停止する。従って、各論理 エレメントグループ 11〜33別にクロック信号の供給を制御できて、低消費電力化を 図ることが可能である。
[0043] 更に、前記各論理エレメントグループ 11〜33において、左右又は上下に隣接する 2個の論理エレメントグループ間のデータ出力 data out 1とデータ入力 data in 1とを接 続するデータライン、又はデータ出力 data out 2とデータ入力 data in 2とを接続する データラインには、各々、データのホールド時間保証用の遅延素子 101〜112が揷 入される。これ等の遅延素子は同図ではバッファより成っている。これ等の遅延素子 1 01〜112は、データラインに挿入する場合に限らず、データ入力側やデータ出力側 の論理エレメントグループの少なくとも一方の内部に配置しても良 、。
[0044] 従って、本実施形態では、データの送受を行う 2つの論理エレメントグループ (例え ば 11と 12)間において、データを受ける 2番目（k= 2)の論理エレメントグループ 12 では、データを送る 1番目（1= 1)論理エレメントグループ 11からクロックラインを経て クロック信号を受けるので、そのクロックラインを経て伝播する時間分、クロック信号の 受信が遅れる。従って、データを受ける論理エレメントグループ 12では、データを送 る論理エレメントグループ 11からのデータの取込保持でのセットアップ制約を満たす
。更に、両論理エレメントグループ 11、 12間のデータラインには遅延素子 101が揷 入されているので、この遅延素子 101での遅延時間を前記クロック信号の伝播の遅 延時間を考慮した適切な時間に設定すれば、ホールド制約を満たすことができる。 尚、一般の半導体回路設計では、セットアップ制約とホールド制約との両方を考慮に 入れて遅延素子を挿入する必要があるが、本実施形態では、ホールド制約のみを考 慮に入れて遅延素子 101を挿入すれば良いので、タイミング設計が容易となる。
[0045] 従って、この 2つの論理エレメントグループ 11、 12は、タイミング設計という観点では 相互に独立である。よって、図 1に示した 9個の論理エレメントグループ 11〜33より成 る再構成可能な半導体集積回路を再設計する必要が生じた場合であっても、必要の ない論理エレメントグループ（例えば 33)があれば、これをレイアウト上で取り除き、新 規の論理エレメントグループが必要であれば、その新規回路部分のみを設計し、図 1 に示した既存回路の論理エレメントグループ (例えば 13や 31など）のクロック出力 clo ck out 1又は clock out 1及びデータ出力 data out 1又は data out 2に接続するだけで 、全体回路のクロック設計をやり直すことなぐ新規の再構成可能な半導体集積回路 を完成することができ、新規の再構成可能な半導体集積回路の設計期間の短縮ィ匕 が可能である。
[0046] 尚、論理エレメントグループ毎に処理が完結して、次の論理エレメントグループには 処理結果を渡すだけの場合には、各論理エレメントグループ 11〜33間でクロック遅 延を揃える必要がな 、ので、遅延が異なるクロック信号を各論理エレメントグループ 1 1〜33に供給する構成とすれば、タイミング設計が容易となる。
[0047] (第 1の変形例） 図 2は、図 1に示した再構成可能な半導体集積回路に他の構成を追加した半導体 集積回路を示す。
[0048] 同図では、第 1行目の論理エレメントグループ 11〜13のみを図示し、第 2及び第 3 行目の論理エレメントグループ 21〜33は省略している。本変形例では、クロック遅延 の大きい 3番目（k= 3)の論理エレメントグループ 13のデータ出力 data out 1から、ク ロック遅延の小さい 1番目（m= l)の論理エレメントグループ 11のデータ入力 data in 1にデータ転送される場合に、そのデータの転送が遅くて、データを受ける論理エレメ ントグループ 11でのデータのセットアップ制約を満たせな ヽ場合には、この両論理工 レメントグループ 13、 11間のデータライン 301に中継回路（中継手段) 401が配置さ れる。この中継回路 401は、例えばフリップフロップ回路から成る。
[0049] 従って、本変形例では、中継回路 401により、クロック遅延が大きい論理エレメント グループ 13からクロック遅延が小さい論理エレメントグループ 11にデータ転送する場 合であっても、データライン 301のセットアップ制約を満たして、そのデータ転送を可 會 こできる。
[0050] (処理割り当て方法 第 1の例）
次に、図 1に示した再構成可能な半導体集積回路に対して処理を割り当てる処理 割り当て方法を説明する。
[0051] 図 3は、図 1の再構成可能な半導体集積回路への処理割り当方法の手順を示す。
同図では、ステップ S501において、 1つの処理を構成する複数のタスクの内容や順 番について解析し、その後、ステップ S502において、その複数のタスクを時系列に 並び替えし、最後に、ステップ S503において、図 1の再構成可能な半導体集積回路 を構成する複数の論理エレメントグループ 11〜33のうち、クロック信号の供給点に近 い論理エレメントグループ (即ち、 11)から順に、順番の早いタスクを割り当てて行く。
[0052] 図 1に示した再構成可能な半導体集積回路に処理を効率良く割り当てるには、クロ ック供給点からの遅延時間が小さい方から大きい方へ処理が流れる、つまり、データ ラインにお 、てクロックソース供給点からの遅延時間が大き 、方力 小さ 、方へのデ ータ転送が少な 、ように処理を割り当てるのが望ま 、。本処理割り当て方法では、 割り当てようとする処理のタスクを時系列に並べ、順番の早いタスク力も順に、クロック 供給点からの遅延が小さ 、論理エレメントグループへ割り当てたので、処理の割り当 ての効率が向上する。
[0053] <処理割り当て方法 第 2の例 >
図 4は、図 1の再構成可能な半導体集積回路への処理割り当て方法の手順の他の 例を示す。
[0054] 同図では、ステップ S501において、 1つの処理を構成する複数のタスクの内容や 順番について解析し、その後、ステップ S511において、その解析の結果、その複数 のタスクが各々常に動作するタスクか常には動作しないタスクかを判断し、その後、 常に動作するタスクの場合には、ステップ S512において、クロック供給点に近い論理 エレメントグループにそのタスクを割り当て、常に動作しないタスクの場合には、ステツ プ S513において、クロック供給点から遠い位置の論理エレメントグループにそのタス クを割り当てる。その際、クロック供給点力も遠い位置の論理エレメントグループが動 作しな 、ときには、この論理エレメントグループへのクロック信号の供給を停止するこ とができるように、論理積回路（図 1の例えば 201)に動作の停止制御信号 (Lレベル） を与える。
[0055] 従って、本処理割り当て方法では、タスクを動作頻度で分類し、動作頻度の高 、タ スクをクロック供給点からの遅延時間が小さ 、論理エレメントグループに割り当て、動 作頻度の低 、タスクをクロック供給点からの遅延時間が大き 、論理エレメントグルー プに割り当てるので、動作頻度の少な 、タスクが割り当てられた論理エレメントグルー プに対しては、その動作が必要なときのみに限って、クロック信号を供給をすることが でき、低消費電力化を図ることができる。
[0056] <処理割り当て方法 第 1の変形例 >
図 5は、図 1に示した再構成可能な半導体集積回路への処理の割り当て方法の変 形例を示す。
[0057] 本変形例では、前記図 3又は図 4で説明した処理の割り当て後に、次の処理割り当 てを追カ卩している。即ち、図 5において、例えば論理エレメントグループ 13から論理 エレメントグループ 11へのデータ転送がある場合にぉ 、て、クロック信号の遅延が大 きい論理エレメントグループ 13が出力したデータの受け取り側の論理エレメントダル ープ 11でのセットアップ制約が守られるときには、そのまま論理エレメントグループ 11 のデータ入力 data in 1に接続してデータを直接に転送するように、処理及び配線 31 0を割り当てる。
[0058] <処理割り当て方法 第 2の変形例 >
図 6は、図 1に示した再構成可能な半導体集積回路への処理の割り当て方法の他 の変形例を示す。
[0059] 前記変形例では、論理エレメントグループ 13から論理エレメントグループ 11へのデ ータ転送がある場合にぉ 、て、クロック信号の遅延が大き 、論理エレメントグループ 1 3が出力したデータの受け取り側の論理エレメントグループ 11でのセットアップ制約 が守られるときを説明したが、このセットアップ制約が守られないときを説明する。
[0060] すなわち、論理エレメントグループ 13が出力したデータの受け取り側の論理エレメ ントグループ 11にお!/、てデータのセットアップ制約が守られな!/、場合には、セットアツ プ制約が守られる範囲にある論理エレメントグループ (例えば 12)のデータ入力 data i n 2に接続し、この論理エレメントグループ 12のデータ出力 data out 2からデータライ ン 312を論理エレメントグループ 11のデータ入力 data in 1に接続することにより、デ ータを論理エレメントグループ 12を中継して転送するように、配線を割り当てる。
[0061] 尚、以上の説明では、データを論理エレメントグループ 12でデータを中継したが、 その他、図 2に示した中継回路 (データ中継手段) 401を使用して、データを中継して 転送するように、処理及び配線を割り当てても良い。
[0062] 従って、以上の 2つの変形例では、データを受ける側の論理エレメントグループで のデータのセットアップ制約が満たされる場合であっても、満たされな 、場合であつ ても、同一経路に配線を割り当てることが可能であるので、データ伝送の配線の自由 度の向上が図れる。
[0063] 尚、以上の変形例では、論理エレメントグループ 11〜13を用いて説明した力 この 組み合わせに限らず、任意の論理エレメントグループ間のクロック信号の遅延が積み 重なる方向とは逆方向へのデータ転送において、同様である。
[0064] また、以上の変形例では、 1つの論理エレメントグループ又は中継回路を使用して 、配線遅延を 2分割したが、状況に応じて 3分割、 4分割…と分割することも可能であ る。尚、このように配線遅延を分割する場合には、配線遅延を複数に等分割すること が望ましぐこの場合には、データのフィードバックに要するリソースを最小限にするこ とがでさる。
[0065] (第 2の実施形態）
図 7は、本発明の第 2の実施形態に係る再構成可能な半導体集積回路の概略構 成を示す。
[0066] 同図において、本実施形態の再構成可能な半導体集積回路は、図 1に示した実施 形態 1とは、クロックライン以外は同等である。
[0067] 本実施形態では、クロックラインは、スキュー調整されたクロック信号を第 1行目の 3 個の論理エレメントグループ 11〜13に入力し、これ等の論理エレメントグループ 11 〜13が出力するクロック信号をスキュー調整して、第 2行目の 3個の論理エレメントグ ループ 21〜23に入力し、これ等の論理エレメントグループ 21〜23が出力するクロッ ク信号をスキュー調整して、第 3行目の 3個の論理エレメントグループ 31〜33に入力 するように構成している。
[0068] 前記第 1の実施形態では、各論理エレメントグループ 11〜33間のクロックスキュー は揃っていないが、本実施形態では、同一行に並んでいる論理エレメントグループに 関してクロックスキューを揃えて 、る。
[0069] 従って、本実施形態では、同一行に配置された 3個の論理エレメントグループ間で はクロックスキューが調整されているので、処理量がどの時刻でもほぼ同量で、時間 的に処理量変化が少ない処理を割り当てる際に、同一時刻のタスクを同一行の論理 エレメントグループに割り当てれば、各時刻での使用する論理エレメントグループの 数がほぼ等しくて、動作しない論理エレメントグループを少なくでき、論理エレメントグ ループの利用効率の向上を図ることができる。
[0070] 尚、本実施形態では、同一行に並んでいる論理エレメントグループのスキューを揃 えたが、同一列に並んでいる論理エレメントグループのスキューを揃えても良いのは 、言うまでもない。
[0071] (処理割り当て方法）
図 8は、本実施形態に係る再構成可能な半導体集積回路へ処理を割り当てる方法 を示す。
[0072] 本実施形態の再構成可能な半導体集積回路に処理を割り当てる際には、前記第 1 の実施形態で説明した処理割り当て方法に加えて、配線の仕方をも考慮して、論理 エレメントグループに処理を割り当てて行くと、効率が良くなる。
[0073] すなわち、クロックソースからのクロック遅延時間が大きい論理エレメントグループか らクロック遅延時間が小さい論理エレメントグループへのデータ転送経路をフィードバ ックパスと定義して、このフィードバックノ スがある力否かを検索し、その結果、フィー ドバックパスがある場合には、そのフィードバックパスを持つ論理エレメントグループ に処理を割り当てる際には、できるだけそのフィードバックするパスの遅延時間が小さ くなるような位置にある論理エレメントグループに対して、そのフィードバックパスにデ ータを出力する処理を割り当てる。以下、具体的に説明する。
[0074] 前記第 1の実施形態の処理割り当て方法では、 1つの処理が例えば 3つのタスクに 分割され、かつそのタスクが時系列でタスク 1、 2、 3と並んでいた場合に、それ等のタ スク 1、 2、 3ίま、各々、図 1の餘理エレメントグノレープ 11、 12、 13に害割り当てられる。こ こで、検索によってタスク 3からタスク 1へデータ転送があることが見出され、且つ論理 エレメントグループ 13から論理エレメントグループ 11へのデータ転送に中継回路又 は中継用の論理エレメントグループが必要だったときには、図 8に示すように、フィー ドバックパスの遅延時間が論理エレメントグループ 11のセットアップ制約を満たす所 定遅延時間範囲内に入るように、タスク 3を、論理エレメントグループ 11に近い位置 の論理エレメントグループ 21に割り当てる。この割り当てにより、中継回路又は中継 用の論理エレメントグループが必要なくなる。
[0075] 従って、本処理割り当て方法によれば、セットアップ制約を満たさな 、データのフィ ードバックパスが存在しなくなるので、フィードバックに要するリソースをなくすことがで き、小面積化及び低消費電力化が図れる。
[0076] (第 3の実施形態）
図 9は、本発明の第 3の実施形態に係る再構成可能な半導体集積回路の構成を示 す。
[0077] 本実施形態の再構成可能な半導体集積回路は、前記第 1の実施形態とクロックラ イン以外は同等である。
[0078] 本実施形態では、 3行 3列 (x= 3、 y= 3)の 2次元行列に配置された論理エレメント グループ 11〜33おいて、クロックラインは、先ず、 1列 1行目の論理エレメントグルー プ 11に供給され、その後、 1行 2列目及び 2行 1列目の論理エレメントグループ 12、 2 1に分配され、更に、 1行 3列目、 2行 2列目及び 3行 1列目の論理エレメントグループ 13、 22、 31に分配され、その後、 2行 3列目及び 3行 2列目の論理エレメントグルー プ 23、 32に分配され、最後に 3行 3列目の論理エレメントグループ 33に分配される。
[0079] 前記 1行 2列目及び 2行 1列目の論理エレメントグループ 12、 21に入力されるクロッ ク信号は相互にスキュー調整され、 1行 3列目、 2行 2列目及び 3行 1列目の論理エレ メントグループ 13、 22、 31に入力されるクロック信号も相互にスキュー調整され、 2行 3列目及び 3行 2列目の論理エレメントグループ 23、 32に入力されるクロック信号も相 互にスキュー調整される。即ち、任意の論理エレメントグループの行方向及び列方向 の位置を a、bとすると、 I x-a I + I y-b |の値が等しい複数の論理エレメントグ ループ同士は、クロック遅延が等しく設定されている、
従って、前記構成では、クロック供給点からのクロック信号の遅延時間が最も小さい 論理エレメントグループ 11は 1個、その次にクロック信号の遅延時間が小さい論理工 レメントグループ 12、 21の個数は 2個、クロック信号の遅延時間が大きい論理エレメ ントグループ 13、 22、 31の個数は 3個であるので、このようなクロック信号遅延関係 がある論理エレメントグループに対して、時間的に処理量が増加するような処理を割 り当てると、論理エレメントグループの利用効率が高くなる。
[0080] 更に、常に動作している処理 (例えば、処理全体の制御をしている制御回路など）と 、常には動作しない処理 (例えば、前記制御回路から指示を受けて動作する演算回 路など）とを割り当てる際に、常に動作している処理を、クロック供給点力ものクロック 信号の遅延時間が小さ 、論理エレメントグループ 11に割り当て、常には動作しな!ヽ 処理をクロック供給点力 のクロック遅延時間が大きい論理エレメントグループ（ 12、 21)又は（13、 22、 31)に割り当てることにより、常には動作しない処理が実行されな V、期間は、これ等の論理エレメントグループへのクロック信号を停止することができ、 低消費電力化を図ることが可能である。 [0081] 以上、本発明に係る再構成可能な半導体集積回路及びその半導体集積回路への 処理の割り当て方法について、実施形態に基づいて説明したが、本発明はこれらの 実施形態に限定されない。例えば、以下のような変形例が考えられる。
[0082] (1)以上の説明では、 3x3の 2次元行列状に論理エレメントグループを配列したが 、 MxN (M、 Nは任意の自然数）の 2次元行列状に配列されたもの、 MxNxK(M、 N 、 Kは任意の自然数)の 3次元行列上に配列されたもの、又は行列状に配列されてい ないものについても、同様に適用できる。
[0083] (2)以上の説明では、各論理エレメントグループ 11〜33間のクロックラインに論理 積回路 201〜208を挿入して、クロック信号を供給する力否かを選択できるようにした 力 全ての論理エレメントグループ間に論理積回路を挿入する必要とは限らない。ま た、クロック信号を供給する力否かを選択できれば、論理積回路以外の回路を使用し ても良い。
[0084] (3)以上の説明では、論理エレメントグループ 11〜33のデータ入力、データ出力、 クロック入力、クロック出力は、各々、 2つずっとした力 各々の個数は全てが同一数 である必要はないし、 2つに限定されない。
[0085] (4)以上の説明では、データラインに挿入したホールド保証用の遅延素子 101〜1
12をバッファで構成したが、遅延を実現できる回路であれば、バッファに限定されな い。
産業上の利用可能性
[0086] 以上説明したように、本発明は、再構成可能な半導体集積回路を再設計する必要 が生じた場合であっても、既存回路も含めてクロック設計をやり直す必要がなぐ新規 の再構成可能な半導体集積回路の設計期間を有効に短縮することが可能であるの で、 FPGAに代表されるプログラマブルロジックデバイス及びそのデバイスに処理を 割り当てる方法として有用である。

Claims

請求の範囲
[1] 構成要素である論理エレメントを複数備えた再構成可能な半導体集積回路であつ て、
前記論理エレメントを少なくとも 1つ有する論理エレメントグループを複数有し、 前記複数の論理エレメントグループの各々は、データ入力、データ出力、クロック入 力及びクロック出力を各々少なくとも 1つ有し、
前記複数の論理エレメントグループのうち k+ 1番目（kは任意の自然数)の論理工 レメントグループへのクロック信号の供給は、 k番目の論理エレメントグループのクロッ ク出力を前記 k+ 1番目の論理エレメントグループのクロック入力へ接続することによ つて実現され、
前記 k番目の論理エレメントグループから前記 k+ 1番目の論理エレメントグループ へのデータラインには、前記 k+ 1番目の論理エレメントグループのホールド制約を満 たすように、遅延素子が挿入されている
ことを特徴とする再構成可能な半導体集積回路。
[2] 前記請求項 1記載の再構成可能な半導体集積回路において、
k番目の論理エレメントグループのデータ入力には、 1番目（1は 1< kを満たす自然数 )の論理エレメントグループのデータ出力が接続されている
ことを特徴とする再構成可能な半導体集積回路。
[3] 前記請求項 1記載の再構成可能な半導体集積回路において、
k番目の論理エレメントグループのデータ入力には、 m番目（mは m>kを満たす自 然数)の論理エレメントグループのデータ出力が接続されている
ことを特徴とする再構成可能な半導体集積回路。
[4] 前記請求項 3記載の再構成可能な半導体集積回路にお 、て、
前記 m番目の論理エレメントグループから前記 k番目の論理エレメントグループへ のデータラインには、データを転送するための中継手段が設けられて 、る
ことを特徴とする再構成可能な半導体集積回路。
[5] 前記請求項 1記載の再構成可能な半導体集積回路において、
ホールド制約を満たすために挿入される前記遅延素子は、前記データ出力側であ る k番目の論理エレメントグループ内に備えられる
ことを特徴とする再構成可能な半導体集積回路。
[6] 前記請求項 1記載の再構成可能な半導体集積回路において、
ホールド制約を満たすために挿入される前記遅延素子は、前記データ出力側であ る k番目の論理エレメントグループと前記データ入力側である k+ 1番目の論理エレメ ントグループとの間のデータラインに備えられる
ことを特徴とする再構成可能な半導体集積回路。
[7] 前記請求項 1記載の再構成可能な半導体集積回路において、
ホールド制約を満たすために挿入される前記遅延素子は、前記データ入力側であ る k+ 1番目の論理エレメントグループ内に備えられる
ことを特徴とする再構成可能な半導体集積回路。
[8] 前記請求項 1記載の再構成可能な半導体集積回路において、
ホールド制約を満たすために挿入される前記遅延素子は、
前記データ出力側である k番目の論理エレメントグループ内、前記データ出力側で ある k番目の論理エレメントグループと前記データ入力側である k+ 1番目の論理エレ メントグループとの間のデータライン、及び前記データ入力側である k+ 1番目の論理 エレメントグループ内の少なくとも 1つに備えられる
ことを特徴とする再構成可能な半導体集積回路。
[9] 前記請求項 1記載の再構成可能な半導体集積回路において、
前記 k番目の論理エレメントグループのクロック出力と前記 k+ 1番目の論理エレメ ントグループのクロック入力との間のクロックラインには、
前記 k+ 1番目の論理エレメントグループにクロック信号を供給する力否かを選択で きる論理ゲートが配置される
ことを特徴とする再構成可能な半導体集積回路。
[10] 前記請求項 1記載の再構成可能な半導体集積回路において、
前記複数の論理エレメントグループは、 2次元行列状に配列されて 、て、 前記 2次元行列において同一の行に配置されている複数の論理エレメントグルー プは、クロックソース力もの遅延時間が等しく設定されている ことを特徴とする再構成可能な半導体集積回路。
[11] 前記請求項 1記載の再構成可能な半導体集積回路において、
前記複数の論理エレメントグループは、 2次元行列状に配列されて 、て、 前記 2次元行列にお 、て同一の列に配置されて 、る複数の論理エレメントグルー プは、クロックソース力もの遅延時間が等しく設定されている
ことを特徴とする再構成可能な半導体集積回路。
[12] 前記請求項 1記載の再構成可能な半導体集積回路において、
クロックソース力 の遅延時間が大きい位置に配置される同期化された論理エレメ ントグループの個数は、クロックソースからの遅延時間が小さい位置に配置される同 期化された論理エレメントグループの個数に比べて、多く設定される
ことを特徴とする再構成可能な半導体集積回路。
[13] 前記請求項 12記載の再構成可能な半導体集積回路において、
前記複数の論理エレメントグループは、 M X Nの2次元行列状(M、 Nは自然数）に 配列されていて、
2次元行列において xy(xは 1〜M間の任意の自然数、 yは 1〜N間の任意の自然 数)の位置にある論理エレメントグループにクロック信号を入力するとき、
2次元行列にお!/、て ab (aは a≠ x且つ a≤ Mの自然数、 bは b≠ y且つ y < b≤ Nの 自然数）の位置にある論理エレメントグループのうち、
I x-a I + I y-b Iの値が等しい複数の論理エレメントグループ同士は、クロック 遅延が等しく設定されている
ことを特徴とする再構成可能な半導体集積回路。
[14] 前記請求項 10、 11及び 13の何れか 1項に記載の再構成可能な半導体集積回路 において、
複数の論理エレメントグループは、 3次元行列状に配列される
ことを特徴とする再構成可能な半導体集積回路。
[15] 前記請求項 1記載の再構成可能な半導体集積回路において、
前記各論理エレメントグループ相互間のデータラインの遅延量は、前記各論理エレ メントグループ相互間のクロックラインの遅延量に応じて決定される ことを特徴とする再構成可能な半導体集積回路。
[16] 前記請求項 1記載の再構成可能な半導体集積回路において、
前記各論理エレメントグループには、相互に遅延が異なるクロック信号が供給され る
ことを特徴とする再構成可能な半導体集積回路。
[17] 論理エレメントを少なくとも 1つ有する論理エレメントグループを複数備え、
前記複数の論理エレメントグループのうち k+ 1番目（kは任意の自然数)の論理工 レメントグループへのクロック信号の供給は、 k番目の論理エレメントグループのクロッ ク出力を前記 k+ 1番目の論理エレメントグループのクロック入力へ接続することによ つて実現され、
前記 k番目の論理エレメントグループから前記 k+ 1番目の論理エレメントグループ へのデータラインには、前記 k+ 1番目の論理エレメントグループのホールド制約を満 たすように、遅延素子が挿入されている
再構成可能な半導体集積回路に対して処理を割り当てる方法であって、
1つの処理を構成する 2以上のタスクを時系列に並べ、
前記時系列に並んだタスクのうち、順番の早いタスクほど、クロックソースに近い論 理エレメントグループに割り当てる
ことを特徴とする再構成可能な半導体集積回路の処理割り当て方法。
[18] 前記請求項 17記載の再構成可能な半導体集積回路の処理割り当て方法におい て、
常時動作する処理か常時動作しない処理ィ匕を判断し、
常時動作する処理を、クロックソース力 の遅延時間が小さい論理エレメントグルー プに割り当て、
常時動作しな!、処理を、クロックソース力 の遅延時間が大き 、論理エレメントダル ープに割り当てる
ことを特徴とする再構成可能な半導体集積回路の処理割り当て方法。
[19] 前記請求項 17記載の再構成可能な半導体集積回路の処理割り当て方法におい て、 クロックソース力 の遅延時間が大きい第 1の論理エレメントグループ力 前記クロッ クソースからの遅延時間が小さい第 2の論理エレメントグループにデータを転送する に際して、前記第 2の論理エレメントグループのセットアップ時間が保証される範囲か 否かを判断し、
前記第 2の論理エレメントグループのセットアップ時間が保証される範囲であるとき 、前記第 1の論理エレメントグループ力 前記第 2の論理エレメントグループに対して データを直接転送するように、処理を前記第 1及び第 2の論理エレメントグループに 割り当てる
ことを特徴とする再構成可能な半導体集積回路の処理割り当て方法。
[20] 前記請求項 17記載の再構成可能な半導体集積回路の処理割り当て方法におい て、
クロックソース力 の遅延時間が大きい第 1の論理エレメントグループ力 前記クロッ クソースからの遅延時間が小さい第 2の論理エレメントグループにデータを転送する に際して、前記第 2の論理エレメントグループのセットアップ時間が保証される範囲か 否かを判断し、
前記第 2の論理エレメントグループのセットアップ時間が保証される範囲でないとき 、前記第 1の論理エレメントグループから、前記セットアップ時間が保証される少なくと も 1つのデータ中継用の論理エレメントグループを介して前記第 2の論理エレメントグ ループへデータを順次転送するように、処理を前記第 1及び第 2の論理エレメントグ ループに割り当てる
ことを特徴とする再構成可能な半導体集積回路の処理割り当て方法。
[21] 前記請求項 17記載の再構成可能な半導体集積回路の処理割り当て方法におい て、
クロックソース力 の遅延時間が大きい第 1の論理エレメントグループ力 前記クロッ クソースからの遅延時間が小さい第 2の論理エレメントグループにデータを転送する に際して、前記第 2の論理エレメントグループのセットアップ時間が保証される範囲か 否かを判断し、
前記第 2の論理エレメントグループのセットアップ時間が保証される範囲でないとき 、前記第 1の論理エレメントグループから、前記セットアップ時間が保証される少なくと も 1つのデータ中継手段を介して前記第 2の論理エレメントグループへデータを順次 転送するように、処理を前記第 1及び第 2の論理エレメントグループに割り当てる ことを特徴とする再構成可能な半導体集積回路の処理割り当て方法。
[22] 前記請求項 20記載の再構成可能な半導体集積回路の処理割り当て方法におい て、
前記第 1の論理エレメントグループ力 前記第 2の論理エレメントグループへのデー タラインの遅延時間を複数に等分するように、前記少なくとも 1つのデータ中継用の 論理エレメントグループを選択する
ことを特徴とする再構成可能な半導体集積回路の処理割り当て方法。
[23] 前記請求項 21記載の再構成可能な半導体集積回路の処理割り当て方法におい て、
前記第 1の論理エレメントグループ力 前記第 2の論理エレメントグループ へのデータラインの遅延時間を複数に等分するように、前記少なくとも 1つのデータ 中継手段を配置する
ことを特徴とする再構成可能な半導体集積回路の処理割り当て方法。
[24] 論理エレメントを少なくとも 1つ有する論理エレメントグループを複数備え、
前記複数の論理エレメントグループのうち k+ 1番目（kは任意の自然数)の論理工 レメントグループへのクロック信号の供給は、 k番目の論理エレメントグループのクロッ ク出力を前記 k+ 1番目の論理エレメントグループのクロック入力へ接続することによ つて実現され、
前記 k番目の論理エレメントグループから前記 k+ 1番目の論理エレメントグループ へのデータラインには、前記 k+ 1番目の論理エレメントグループのホールド制約を満 たすように、遅延素子が挿入されている
再構成可能な半導体集積回路に対して処理を割り当てる方法であって、 クロックソースからのクロック遅延時間が大きい論理エレメントグループからクロック 遅延時間が小さい論理エレメントグループへのデータ転送経路であるフィードバック パスを検索し、 前記検索したフィードバックパスの遅延時間が所定範囲になるように、前記クロック 遅延時間が大き!/、論理エレメントグループに処理を割り当てる
ことを特徴とする再構成可能な半導体集積回路の処理割り当て方法。
前記請求項 24記載の再構成可能な半導体集積回路の処理割り当て方法におい て、
前記所定範囲は、データを受ける論理エレメントグループのセットアップ制約を満た す遅延時間範囲である
ことを特徴とする再構成可能な半導体集積回路の処理割り当て方法。
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