WO2007017363A1 - Method and device for switching in a computer system having at least two execution units by way of bit information in a register - Google Patents

Method and device for switching in a computer system having at least two execution units by way of bit information in a register Download PDF

Info

Publication number
WO2007017363A1
WO2007017363A1 PCT/EP2006/064511 EP2006064511W WO2007017363A1 WO 2007017363 A1 WO2007017363 A1 WO 2007017363A1 EP 2006064511 W EP2006064511 W EP 2006064511W WO 2007017363 A1 WO2007017363 A1 WO 2007017363A1
Authority
WO
WIPO (PCT)
Prior art keywords
register
switching
bit
mode
bit information
Prior art date
Application number
PCT/EP2006/064511
Other languages
German (de)
French (fr)
Inventor
Reinhard Weiberle
Bernd Mueller
Eberhard Boehl
Yorck Collani
Rainer Gmehlich
Original Assignee
Robert Bosch Gmbh
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Robert Bosch Gmbh filed Critical Robert Bosch Gmbh
Publication of WO2007017363A1 publication Critical patent/WO2007017363A1/en

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/16—Error detection or correction of the data by redundancy in hardware
    • G06F11/1629—Error detection by comparing the output of redundant processing systems
    • G06F11/1641—Error detection by comparing the output of redundant processing systems where the comparison is not performed by the redundant processing components

Definitions

  • the invention relates to a method and a device for switching between at least two operating modes of a microprocessor having at least two execution units for processing program segments according to the preambles of the independent claims.
  • Dual-core or multi-core architectures are also used in other applications to increase performance, ie to increase performance. Both cores run different program segments, which can achieve a performance improvement compared to the comparison mode or a single core system. This configuration is called
  • This system is also referred to as a symmetrical multiprocessor system (SMP) in a special form with the same cores.
  • SMP symmetrical multiprocessor system
  • Modes of accessing a specific address and specialized hardware devices In comparison mode, the output signals of the cores are compared with each other. In performance mode, the two cores work as a symmetric multiprocessor (SMP) system and execute different programs, program segments, or commands.
  • SMP symmetric multiprocessor
  • the object of this invention is therefore not to cause the switching by a special instruction or the access to a specific address, but to cause a switching when certain bits are manipulated or written in one or more internal registers of the processor. If there is a register in the processor, regardless of the possibility of switching between a performance mode and a comparison mode, in which not all bits are assigned a meaning, no special instructions are required in the instruction set. An example of this is the processor status register, which is commonly available in each processor and for each execution unit of a processor stands. Instructions with which this register can be read and set are then present in the instruction set. Therefore, no new instructions for a processor need to be defined to toggle between performance mode and compare mode.
  • the switching is triggered by at least one bit information in a register.
  • the bit information is advantageously generated by a command already present in an instruction set of the computer system.
  • the bit information is generated by setting at least one bit in a register.
  • the bit information is generated by deleting at least one bit in a register.
  • the bit information is generated in a register located in the execution unit.
  • a predeterminable data word is written into the register and the bit information is generated in that at least one predeterminable bit corresponds to a specifiable information.
  • at least one specifiable bit in the predefinable data word is set / deleted.
  • the switching is characterized in that a register is included and second means are included, which trigger the switching by at least one bit information in this register.
  • the register is located within an execution unit.
  • the register is the processor status register or the instruction register or the instruction counter register.
  • FIG. 1 shows a system G60 with two execution units GlOa and GlOb, which each contain a register Gl Ia or Gl Ib with the width k + 1.
  • FIG. 2 shows such a register Gl 1 in an execution unit GlO
  • the invention relates to a multi-processor system (G60) shown in FIG. 1 with at least two execution units (GlOa, GlOb), a comparison unit (G20), a switching unit (G50) and a unit for
  • the switching unit (G50) has at least two outputs to two system interfaces (G30a, G30b). Registers, memories or peripherals such as digital outputs, D / A converters and communication controllers can be controlled via these interfaces.
  • This multiprocessor system can be operated in at least two modes of operation, a compare mode (VM) and a performance mode (PM).
  • the comparison unit (G20) is deactivated.
  • the deactivation can be realized in various ways:
  • a comparison by the unit G20 is not performed.
  • the switching unit (G50) is configured in this operation mode so that each execution unit is connected to a system interface (G30a, G30b).
  • the output signals of the execution units (GlOa, GlOb) are compared in the comparison unit (G20). If there is a difference, an error is detected and suitable measures can be taken.
  • the switching unit (G50) is configured in a variation such that only one signal is connected to the system interfaces (G30a, G30b). In another configuration, the switching unit only causes the compared and thus the same signals to be connected to the system interfaces (G30a, G30b).
  • the switchover request detection (G40) detects a switchover to the other mode regardless of the currently active mode.
  • FIG. 2 shows an execution unit GlO.
  • Gl 1 is a register with k + 1 bits in an execution unit GlO.
  • commands with which the bits in this
  • Register could be manipulated or written directly or indirectly.
  • one or more bits are reserved in the register GIII for triggering the switchover.
  • the unit G40 detects a switchover request when the reserved bits in the register Gl 1 are set to a specific bit pattern.
  • the mode of the processor thus depends on which bit pattern these reserved bits are set in the register GI l.
  • one or more bits are reserved in the register GI 1 for triggering the switching.
  • the unit G40 detects a switchover to the comparison mode when the register GI 1 is written with a value at which the correspondingly reserved bits are assigned a specific bit pattern.
  • the unit G40 detects a switchover to the performance mode when the register GI 1 is written with a value in which the corresponding reserved bits are assigned a specific bit pattern.
  • the bit pattern for switching to the comparison mode need not necessarily be different from the bit pattern for switching in the performance mode.
  • the bit patterns can be identical or different.

Abstract

The invention relates to a method for switching in a computer system having at least two execution units, whereby it is possible to switch between at least two operating modes, a first operating mode corresponding to a performance mode. The inventive method is characterized by the switch-over being triggered by at least one bit information in a register.

Description

Verfahren und Vorrichtung zur Umschaltung bei einem Rechnersystem mit wenigstens zwei Ausführungseinheiten mittels Bitinformationen in einem RegisterMethod and device for switching in a computer system having at least two execution units by means of bit information in a register
Stand der TechnikState of the art
Die Erfindung geht aus von einem Verfahren und einer Vorrichtung zur Umschaltung zwischen wenigstens zwei Betriebsmodi eines Mikroprozessors mit wenigstens zwei Ausführungseinheiten zur Abarbeitung von Programmsegmenten gemäß den Oberbegriffen der unabhängigen Ansprüche.The invention relates to a method and a device for switching between at least two operating modes of a microprocessor having at least two execution units for processing program segments according to the preambles of the independent claims.
Transiente Fehler, ausgelöst durch Alpha-Teilchen oder kosmische Strahlung, werden zunehmend ein Problem für integrierte Schaltungen. Durch abnehmende Strukturbreiten, sinkende Spannungen und höhere Taktfrequenzen nimmt die Wahrscheinlichkeit zu, dass eine Spannungsspitze, hervorgerufen durch ein Alpha-Teilchen oder kosmische Strahlung, einen logischen Wert in einer integrierten Schaltung verfälscht. Ein falsches Berechnungsresultat kann die Folge sein. In sicherheitsrelevanten Systemen müssen daher solche Fehler zuverlässig detektiert werden.Transient errors, triggered by alpha particles or cosmic rays, are increasingly becoming a problem for integrated circuits. With decreasing feature widths, decreasing voltages, and higher clock frequencies, the likelihood that a voltage spike caused by an alpha particle or cosmic rays will distort a logical value in an integrated circuit increases. A wrong calculation result can be the result. In safety-relevant systems, therefore, such errors must be reliably detected.
Bei sicherheitsrelevanten Systemen, wie z.B. einem ABS-Regelsystem in einem Kraftfahrzeug, in denen Fehlfunktionen der Elektronik sicher detektiert werden müssen, werden gerade bei den entsprechenden Steuereinrichtungen solcher Systeme üblicherweise Redundanzen zur Fehlererkennung vorgesehen. So ist beispielsweise in bekannten ABS-Systemen jeweils der komplette MikroController dupliziert, wobei die gesamten ABS-Funktionen redundant berechnet und auf Übereinstimmung geprüft werden. Tritt eine Diskrepanz der Ergebnisse auf, so wird das ABS- System abgeschaltet. Solche Prozessoreinheiten sind auch als Dual-Core oder Multi-Core Architekturen bekannt. Die verschiedenen Cores fuhren redundant und taktsynchron das gleiche Programmsegment aus, die Ergebnisse der beiden Cores werden verglichen. Ein Fehler wird bei dem Vergleich auf Übereinstimmung der beiden Ergebnisse erkannt. Im Folgenden wird diese Konfiguration als Ver- gleichsmodus bezeichnet.In safety-relevant systems, such as an ABS control system in a motor vehicle, in which malfunctions of the electronics must be reliably detected, redundancies for error detection are usually provided for the corresponding control devices of such systems. For example, in known ABS systems, the complete microcontroller is duplicated in each case, the entire ABS functions being calculated redundantly and checked for conformity. If a discrepancy of the results occurs, the ABS system is switched off. Such processor units are also known as dual-core or multi-core architectures. The different cores execute the same program segment redundantly and clock-synchronously, the results of the two cores are compared. An error is detected in the comparison to match the two results. In the following, this configuration is referred to as a comparison mode.
Dual-Core oder Multi-Core Architekturen werden in anderen Anwendungen auch zur Leistungssteigerung, also zu einer Performanz-Steigerung eingesetzt. Beide Cores fuhren unterschiedliche Programmsegmente aus, wodurch sich eine Leistungssteigerung im Vergleich zum Vergleichsmodus oder einem Single Core System erzielen lässt. Diese Konfiguration wird alsDual-core or multi-core architectures are also used in other applications to increase performance, ie to increase performance. Both cores run different program segments, which can achieve a performance improvement compared to the comparison mode or a single core system. This configuration is called
Leistungsmodus oder Performanzmodus bezeichnet. Dieses System wird auch in einer speziellen Ausprägung mit gleichen Cores als ein symmetrisches Multiprozessorsystem (SMP) bezeichnet.Power Mode or Performance Mode. This system is also referred to as a symmetrical multiprocessor system (SMP) in a special form with the same cores.
Eine Erweiterung dieser Systeme ist eine Umschaltung durch Software zwischen diesen beidenAn extension of these systems is software switching between these two
Modi mittel eines Zugriffs auf eine spezielle Adresse und spezialisierter Hardware- Vorrichtungen. Im Vergleichsmodus werden die Ausgangsignale der Cores miteinander verglichen. Im Performanzmodus arbeiten die beiden Cores als ein symmetrisches Mehrprozessorsystem (SMP) und fuhren unterschiedliche Programme, Programmsegmente oder Befehle aus.Modes of accessing a specific address and specialized hardware devices. In comparison mode, the output signals of the cores are compared with each other. In performance mode, the two cores work as a symmetric multiprocessor (SMP) system and execute different programs, program segments, or commands.
Vorteile der ErfindungAdvantages of the invention
Wird eine Umschaltung direkt durch eine Instruktion veranlasst müssen immer spezielle Bits oder Bitkombinationen für diese Umschaltinstruktion reserviert werden. Gerade bei Prozessoren mit einem großen Befehlssatz oder einer kleinen Befehlswortbreite ist diese Reservierung nicht oder nur sehr schlecht möglich.If a switch is initiated directly by an instruction, special bits or bit combinations must always be reserved for this switch instruction. Especially with processors with a large instruction set or a small instruction word width this reservation is not or only very badly possible.
Aufgabe dieser Erfindung ist es daher die Umschaltung nicht durch eine spezielle Instruktion oder den Zugriff auf eine bestimmte Adresse zu veranlassen, sondern eine Umschaltung dann zu veranlassen, wenn in einem oder mehreren internen Register des Prozessors bestimmte Bits ma- nipuliert oder geschrieben werden. Ist im Prozessor, unabhängig von der Möglichkeit der Umschaltung zwischen einem Performanzmodus und einem Vergleichsmodus, ein Register vorhanden, bei dem nicht alle Bits mit einer Bedeutung belegt sind, werden im Befehlssatz keine spezielle Instruktionen benötigt. Ein Beispiel hierfür ist das Prozessorstatusregister, welches üblicherweise im jedem Prozessor und für jede Ausführungseinheit eines Prozessors zur Verfügung steht. Instruktionen, mit denen dieses Register gelesen und gesetzt werden kann, sind im Befehlssatz dann vorhanden. Es müssen daher keine neuen Instruktionen für einen Prozessor definiert werden, um zwischen Performanzmodus und dem Vergleichsmodus umzuschalten.The object of this invention is therefore not to cause the switching by a special instruction or the access to a specific address, but to cause a switching when certain bits are manipulated or written in one or more internal registers of the processor. If there is a register in the processor, regardless of the possibility of switching between a performance mode and a comparison mode, in which not all bits are assigned a meaning, no special instructions are required in the instruction set. An example of this is the processor status register, which is commonly available in each processor and for each execution unit of a processor stands. Instructions with which this register can be read and set are then present in the instruction set. Therefore, no new instructions for a processor need to be defined to toggle between performance mode and compare mode.
Vorteilhaft wird in der vorgestellten Erfindung die Umschaltung durch wenigstens eine Bitinformation in einem Register ausgelöst. Weiter wird vorteilhaft die Bitinformation durch einen in einem Befehlssatz des Rechnersystems bereits vorhandenen Befehl erzeugt. Vorteilhaft wird die Bitinformation durch setzten wenigstens eines Bits in einem Register erzeugt. Zweckmäßigerweise wird die Bitinformation durch Löschen wenigstens eines Bits in einem Register erzeugt. Weiter wird vorteilhaft die Bitinformation in einem Register erzeugt, das sich in der Ausführungseinheit befindet. Vorteilhaft wird ein vorgebbares Datenwort in das Register geschrieben und die Bitinformation wird dadurch erzeugt, dass wenigstens ein vorgebbares Bit einer vorgebbaren Information entspricht. Vorteilhaft wird wenigstens ein vorgebbares Bit in dem vorgebbaren Datenwort gesetzt/gelöscht. Vorteilhaft wird wenigstens ein vorgebbares Bit in dem vor- gebbaren Datenwort nicht gesetzt. Zweckmäßigerweise ist die Umschaltung dadurch gekennzeichnet, dass ein Register enthalten ist und zweite Mittel enthalten sind, welche die Umschaltung durch wenigstens eine Bitinformation in diesem Register auslösen. Vorteilhaft befindet sich das Register innerhalb einer Ausführungseinheit. Vorteilhaft handelt es sich bei dem Register um das Prozessorstatusregister oder um das Befehlsregister oder um das Befehlszählerregister.Advantageously, in the presented invention, the switching is triggered by at least one bit information in a register. Furthermore, the bit information is advantageously generated by a command already present in an instruction set of the computer system. Advantageously, the bit information is generated by setting at least one bit in a register. Conveniently, the bit information is generated by deleting at least one bit in a register. Further advantageously, the bit information is generated in a register located in the execution unit. Advantageously, a predeterminable data word is written into the register and the bit information is generated in that at least one predeterminable bit corresponds to a specifiable information. Advantageously, at least one specifiable bit in the predefinable data word is set / deleted. Advantageously, at least one specifiable bit is not set in the specifiable data word. Advantageously, the switching is characterized in that a register is included and second means are included, which trigger the switching by at least one bit information in this register. Advantageously, the register is located within an execution unit. Advantageously, the register is the processor status register or the instruction register or the instruction counter register.
Weitere Vorteile und vorteilhafte Ausgestaltungen ergeben sich aus den Merkmalen der Ansprüche sowie der Beschreibung.Further advantages and advantageous embodiments will become apparent from the features of the claims and the description.
Figurencharacters
Figur 1 zeigt eine System G60 mit zwei Ausführungseinheiten GlOa und GlOb, welche jeweils ein Register Gl Ia bzw. Gl Ib mit der Breite k+1 enthalten.FIG. 1 shows a system G60 with two execution units GlOa and GlOb, which each contain a register Gl Ia or Gl Ib with the width k + 1.
Figur 2 zeigt ein solches Register Gl 1 in einer Ausführungseinheit GlOFIG. 2 shows such a register Gl 1 in an execution unit GlO
Beschreibung der Ausführungsbeispiele Als Ausführungseinheit kann im Folgenden dabei sowohl ein Prozessor, ein Core, eine CPU, als auch eine FPU (Floating Point Unit), ein DSP (Digitaler Signalprozessor), ein Coprozessor oder eine ALU (Arithmetic logical Unit) bezeichnet werden. Die Erfindung bezieht sich auf ein MuI- tiprozessorsystem (G60) dargestellt in Figur 1 mit wenigstens zwei Ausführungseinheiten (GlOa, GlOb), einer Vergleichseinheit (G20), einer Umschalteinheit (G50) und einer Einheit zurDescription of the embodiments In the following, both a processor, a core, a CPU, as well as an FPU (floating point unit), a DSP (digital signal processor), a coprocessor or an ALU (arithmetic logical unit) may be referred to as the execution unit. The invention relates to a multi-processor system (G60) shown in FIG. 1 with at least two execution units (GlOa, GlOb), a comparison unit (G20), a switching unit (G50) and a unit for
Umschaltwunscherkennung (G40). Die Umschalteinheit (G50) hat wenigstens zwei Ausgänge zu zwei Systemschnittstellen (G30a, G30b). Über diese Schnittstellen können Register, Speicher oder Peripherals wie Digitale Ausgänge, D/A- Wandler, Kommunikationscontroller angesteuert werden. Dieses Multiprozessorsystem kann in wenigstens zwei Betriebsmodi betrieben werden, einem Vergleichsmodus (VM) und einem Performanzmodus (PM).Switchover request detection (G40). The switching unit (G50) has at least two outputs to two system interfaces (G30a, G30b). Registers, memories or peripherals such as digital outputs, D / A converters and communication controllers can be controlled via these interfaces. This multiprocessor system can be operated in at least two modes of operation, a compare mode (VM) and a performance mode (PM).
Im Performanzmodus werden in den unterschiedlichen Ausführungseinheiten unterschiedliche Befehle, Programmsegmente oder Programme parallel ausgeführt. In diesem Betriebsmodus ist die Vergleichseinheit (G20) deaktiviert. Die Deaktivierung kann auf verschiedene Weisen reali- siert werden:In the performance mode, different commands, program segments or programs are executed in parallel in the different execution units. In this operating mode, the comparison unit (G20) is deactivated. The deactivation can be realized in various ways:
Ein Vergleich durch die Einheit G20 wird nicht durchgeführt.A comparison by the unit G20 is not performed.
Es werden keine Signale zum Vergleich an die Einheit G20 angelegt.No signals are applied to the unit G20 for comparison.
Ein Vergleich findet durch die Einheit G20 statt, das Ergebnis wird aber ignoriert.A comparison is made by unit G20, but the result is ignored.
Die Umschalteinheit (G50) ist in diesem Betriebsmodus so konfiguriert, dass jede Ausführungseinheit mit einer Systemschnittstelle (G30a, G30b) verbunden ist.The switching unit (G50) is configured in this operation mode so that each execution unit is connected to a system interface (G30a, G30b).
Im Vergleichsmodus werden in beiden Ausführungseinheiten (GlOa, GlOb) gleiche Befehle, Programmsegmente oder Programme abgearbeitet. Günstigerweise werden diese Befehle takt- synchron abgearbeitet, es ist aber auch eine Abarbeitung mit Asynchronität oder mit definiertemIn comparison mode, the same instructions, program segments or programs are executed in both execution units (GlOa, GlOb). Conveniently, these commands are processed clock-synchronously, but it is also a processing with asynchrony or with a defined
Taktversatz denkbar. Die Ausgangssignale der Ausführungseinheiten (GlOa, GlOb) werden in der Vergleichseinheit (G20) verglichen. Bei einem Unterschied wird auf einen Fehler erkannt und es können entsprechende Maßnahmen ergriffen werden. Die Umschalteinheit (G50) ist in einer Variation so konfiguriert, dass nur ein Signal zu den Systemschnittstellen (G30a, G30b) verbunden ist. In einer anderen Konfiguration bewirkt die Umschalteinheit nur, dass die verglichenen und damit gleichen Signale an die Systemschnittstellen (G30a, G30b) verbunden werden. Die Umschaltwunscherkennung (G40) detektiert unabhängig vom gerade aktiven Modus einen Umschaltwunsch in den jeweils anderen Modus.Clock skew conceivable. The output signals of the execution units (GlOa, GlOb) are compared in the comparison unit (G20). If there is a difference, an error is detected and suitable measures can be taken. The switching unit (G50) is configured in a variation such that only one signal is connected to the system interfaces (G30a, G30b). In another configuration, the switching unit only causes the compared and thus the same signals to be connected to the system interfaces (G30a, G30b). The switchover request detection (G40) detects a switchover to the other mode regardless of the currently active mode.
In Figur 2 ist eine Ausfuhrungseinheit GlO gezeigt. Gl 1 ist ein Register mit k+1 Bits in einer Ausfuhrungseinheit GlO. Im Befehlssatz für GlO existieren Befehle womit die Bits in diesemFIG. 2 shows an execution unit GlO. Gl 1 is a register with k + 1 bits in an execution unit GlO. In the instruction set for GlO there are commands with which the bits in this
Register direkt oder indirekt manipuliert oder geschrieben werden könne. In einer ersten Ausfuhrungsform ist in dem Register GIl eins oder mehrere Bits für das Auslösen der Umschaltung reserviert. Die Einheit G40 detektiert einen Umschaltwunsch, wenn die reservierten Bits im Register Gl 1 auf ein bestimmtes Bitmuster gesetzt sind. Der Modus des Pro- zessors (Vergleichsmodus oder Performanzmodus) ist damit davon abhängig, auf welches Bitmuster diese reservierten Bits im Register GI l gesetzt sind. In einer zweiten Ausführungsform ist in dem Register GI l eins oder mehrere Bits für das Auslösen der Umschaltung reserviert. Die Einheit G40 detektiert einen Umschaltwunsch in den Vergleichsmodus, wenn das Register GI l mit einem Wert beschrieben wird bei dem die entsprechend reservierten Bits mit einem be- stimmten Bitmuster belegt sind. Die Einheit G40 detektiert einen Umschaltwunsch in den Performanzmodus, wenn das Register GI l mit einem Wert beschrieben wird bei dem die entsprechend reservierten Bits mit einem bestimmten Bitmuster belegt sind. Das Bitmuster für die Umschaltung in den Vergleichsmodus muss sich nicht notwendigerweise von dem Bitmuster für die Umschaltung in dem Performanzmodus unterscheiden. Die Bitmuster können identisch oder un- terschiedlich sein. Register could be manipulated or written directly or indirectly. In a first embodiment, one or more bits are reserved in the register GIII for triggering the switchover. The unit G40 detects a switchover request when the reserved bits in the register Gl 1 are set to a specific bit pattern. The mode of the processor (comparison mode or performance mode) thus depends on which bit pattern these reserved bits are set in the register GI l. In a second embodiment, one or more bits are reserved in the register GI 1 for triggering the switching. The unit G40 detects a switchover to the comparison mode when the register GI 1 is written with a value at which the correspondingly reserved bits are assigned a specific bit pattern. The unit G40 detects a switchover to the performance mode when the register GI 1 is written with a value in which the corresponding reserved bits are assigned a specific bit pattern. The bit pattern for switching to the comparison mode need not necessarily be different from the bit pattern for switching in the performance mode. The bit patterns can be identical or different.

Claims

Patentansprüche claims
1. Verfahren zur Umschaltung bei einem Rechnersystem mit wenigstens zwei Ausführungseinheiten, wobei zwischen wenigstens zwei Betriebsmodi umgeschaltet wird und ein erster Betriebsmodus einem Vergleichsmodus und ein zweiter Betriebsmodus ei- nem Performanzmodus entspricht dadurch gekennzeichnet, dass die Umschaltung durch wenigstens eine Bitinformation in einem Register ausgelöst wird.1. A method for switching in a computer system having at least two execution units, wherein between at least two operating modes is switched and a first operating mode a comparison mode and a second operating mode nem performance mode characterized in that the switching is triggered by at least one bit information in a register ,
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die Bitinformation durch einen in einem Befehlssatz des Rechnersystems bereits vorhandenen Befehl erzeugt wird.2. The method according to claim 1, characterized in that the bit information is generated by a command already existing in an instruction set of the computer system.
3. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die Bitinformation durch setzten wenigstens eines Bits in einem Register erzeugt wird.3. The method according to claim 1, characterized in that the bit information is generated by setting at least one bit in a register.
4. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die Bitinformation durch Löschen wenigstens eines Bits in einem Register erzeugt wird.4. The method according to claim 1, characterized in that the bit information is generated by deleting at least one bit in a register.
5. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die Bitinformation in einem Register erzeugt wird, das sich in der Ausführungseinheit befindet.5. The method according to claim 1, characterized in that the bit information is generated in a register which is located in the execution unit.
6. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass ein vorgebbares Datenwort in das Register geschrieben wird und die Bitinformation dadurch erzeugt wird, dass wenigstens ein vorgebbares Bit einer vorgebbaren Information entspricht.6. The method according to claim 1, characterized in that a predeterminable data word is written into the register and the bit information is generated in that at least one predeterminable bit corresponds to a specifiable information.
7. Verfahren nach Anspruch 6, dadurch gekennzeichnet, dass wenigstens ein vorgebbares Bit in dem vorgebbaren Datenwort gesetzt/gelöscht ist. 7. The method according to claim 6, characterized in that at least one specifiable bit is set / deleted in the predefinable data word.
8. Verfahren nach Anspruch 6, dadurch gekennzeichnet, dass wenigstens ein vorgebbares Bit in dem vorgebbaren Datenwort nicht gesetzt ist.8. The method according to claim 6, characterized in that at least one specifiable bit in the predeterminable data word is not set.
9. Vorrichtung zur Umschaltung bei einem Rechnersystem mit wenigstens zwei Ausfüh- rungseinheiten, wobei Umschaltmittel enthalten sind, die zwischen wenigstens zwei9. A device for switching in a computer system with at least two Ausfüh- tion units, wherein switching means are included, the between at least two
Betriebsmodi umschalten und ein erster Betriebsmodus einem Vergleichsmodus und ein zweiter Betriebsmodus einem Performanzmodus entspricht dadurch gekennzeichnet, dass ein Register enthalten ist und zweite Mittel enthalten sind, welche die Umschaltung durch wenigstens eine Bitinformation in diesem Register auslösen.Switch operating modes and a first mode of operation a comparison mode and a second mode of operation corresponds to a performance mode, characterized in that a register is included and second means are included, which trigger the switching by at least one bit information in this register.
10. Vorrichtung nach Anspruch 9 dadurch gekennzeichnet, dass sich das Register innerhalb einer Ausführungseinheit befindet.10. The device according to claim 9, characterized in that the register is located within an execution unit.
11. Vorrichtung nach Anspruch 9 dadurch gekennzeichnet, dass es sich bei dem Register um ein Prozessorstatusregister wenigstens einer Ausführungseinheit handelt.11. Device according to claim 9, characterized in that the register is a processor status register of at least one execution unit.
12. Vorrichtung nach Anspruch 9 dadurch gekennzeichnet, dass es sich bei dem Register um ein Befehlsregister handelt.12. Device according to claim 9, characterized in that the register is a command register.
13. Vorrichtung nach Anspruch 9 dadurch gekennzeichnet, dass es sich bei dem Register um das Befehlszählerregister handelt. 13. Device according to claim 9, characterized in that the register is the instruction counter register.
PCT/EP2006/064511 2005-08-08 2006-07-21 Method and device for switching in a computer system having at least two execution units by way of bit information in a register WO2007017363A1 (en)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE102005037260.0 2005-08-08
DE200510037260 DE102005037260A1 (en) 2005-08-08 2005-08-08 Method and device for switching in a computer system having at least two execution units by means of bit information in a register

Publications (1)

Publication Number Publication Date
WO2007017363A1 true WO2007017363A1 (en) 2007-02-15

Family

ID=37433850

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/EP2006/064511 WO2007017363A1 (en) 2005-08-08 2006-07-21 Method and device for switching in a computer system having at least two execution units by way of bit information in a register

Country Status (2)

Country Link
DE (1) DE102005037260A1 (en)
WO (1) WO2007017363A1 (en)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6615366B1 (en) * 1999-12-21 2003-09-02 Intel Corporation Microprocessor with dual execution core operable in high reliability mode
US6640313B1 (en) * 1999-12-21 2003-10-28 Intel Corporation Microprocessor with high-reliability operating mode
DE10349581A1 (en) * 2003-10-24 2005-05-25 Robert Bosch Gmbh Method and device for switching between at least two operating modes of a processor unit

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6615366B1 (en) * 1999-12-21 2003-09-02 Intel Corporation Microprocessor with dual execution core operable in high reliability mode
US6640313B1 (en) * 1999-12-21 2003-10-28 Intel Corporation Microprocessor with high-reliability operating mode
DE10349581A1 (en) * 2003-10-24 2005-05-25 Robert Bosch Gmbh Method and device for switching between at least two operating modes of a processor unit

Also Published As

Publication number Publication date
DE102005037260A1 (en) 2007-02-15

Similar Documents

Publication Publication Date Title
DE102009019961A1 (en) Apparatus, systems and methods for efficiently using hardware resources for a software test
EP1820102A2 (en) Method and device for carrying out clock changeover in a multiprocessor system
DE102005037246A1 (en) Method and device for controlling a computer system having at least two execution units and a comparison unit
EP1820093B1 (en) Method and device for switching in a computer system comprising at least two execution units
DE102005055067A1 (en) Device and method for correcting errors in a system having at least two execution units with registers
DE102005037230A1 (en) Method and device for monitoring functions of a computer system
WO2006045806A2 (en) Method and device for controlling a computer system
EP0104635A2 (en) Digital computer test method and configuration
EP1817662B1 (en) Method and device for switching between operating modes of a multiprocessor system by means of at least an external signal
EP1955164A1 (en) Program-controlled unit and method for the operation thereof
EP1915686B1 (en) Method and device for determining a start status of a computer system having at least two execution units by marking registers
DE102006050715A1 (en) Valid signal generating method for application program in signal processing system, involves switching signal processing system into comparison operating mode after occurrence of error during termination of application program
WO2016030324A1 (en) Microcontroller system and method for safety-critical motor vehicle systems and the use thereof
DE10317650A1 (en) Program-controlled unit and method
DE10063644B4 (en) Local stopping and hazard detection in a superscalar pipeline microprocessor to avoid rereading a register file
WO2007017363A1 (en) Method and device for switching in a computer system having at least two execution units by way of bit information in a register
EP1917596A1 (en) Method and device for analyzing processes in a computer system having a plurality of execution units
WO2007017372A1 (en) Method and device for control of a computer system with at least two execution units
EP1915674B1 (en) Method and device for controlling a computer system comprising at least two execution units and at least two groups of internal states
EP1917590A1 (en) Method and device for determining a starting state of a computer system comprising at least two execution units by switching register groups
WO2007017394A2 (en) Method and device for defining a start condition in a computer system comprising at least two execution units, by taking over the start condition
DE102006004988A1 (en) Flow analysis device for analyzing flows in a computer system has multiple executive units configured in two or more different modes in the computer system
EP1917594A2 (en) Method and device for processing data items and/or instructions
DE102005037231A1 (en) Computer system controlling method, involves enabling switching between two operating modes of computer system using switching unit, and carrying out changeover of clock frequency of computer system by switching between operating modes
DE102005060900A1 (en) Arithmetic and logic unit for e.g. microprocessor, for processing of data of specific bit width, has switch connecting carry bit input of partial arithmetic and logic unit with carry bit input of another partial arithmetic and logic unit

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application
122 Ep: pct application non-entry in european phase

Ref document number: 06764248

Country of ref document: EP

Kind code of ref document: A1