WO2006046640A1 - ファイバーｓｏｉ基板及びこれを用いた半導体素子並びにその製造方法 - Google Patents

ファイバーｓｏｉ基板及びこれを用いた半導体素子並びにその製造方法 Download PDF

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Kenkichi Suzuki
Sadayuki Toda
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Furukawa Electric Co Ltd
Nara Institute of Science and Technology
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    • H10P72/0421—Apparatus for fluid treatment for etching for drying etching

Definitions

  • the present invention relates to a fiber SOI substrate, a semiconductor element using the fiber SOI substrate, and a manufacturing method thereof, and more specifically, a fiber SOI substrate using quartz fiber, a semiconductor element formed using the fiber SOI substrate, and It relates to the manufacturing method.
  • Microprocessors MPU (Micro Processing Unit)
  • MCU microcontroller unit
  • logic memory
  • MOS Metal Oxide Semiconductor
  • CMOS Complementary Metal Oxide Semiconductor
  • the IC section has a relatively simple circuit configuration, but requires relatively large passive elements such as an antenna, inductance, and capacitance.
  • SOI semiconductor on insulator
  • MOS transistor characteristics excellent characteristics can be realized by using a fully depleted SO I (folly depleted SOI) substrate.
  • SOI substrates for the disadvantages such as self-heating effect, substrate floating effect, device breakdown voltage, etc.
  • Patent Document 1 high-speed logic circuits and DRAMs can be used. (dynamic random access memory) has been prototyped. Since the SOI substrate is an insulating substrate under the semiconductor layer, high-performance passive elements can be easily made on-chip.
  • Patent Document 1 Japanese Patent Application Laid-Open No. 2004-228206
  • the problem with SOI substrates is the cost of substrate manufacture, which is currently more than an order of magnitude more expensive than wafers. This is because the SOI substrate manufacturing method goes through various steps to form an insulating substrate using a Si wafer. Therefore, a semiconductor device using an SOI substrate has the above-mentioned effectiveness, but it is difficult to put it to practical use.
  • the object of the present invention is to form various MOS semiconductor devices, and moreover, composite devices of MOS integrated circuits and passive elements as compared with the conventional two-dimensional substrate, and reduce the size and manufacturing cost of the semiconductor device. The object is to provide a fiber SOI substrate, a semiconductor device using the same, and a method of manufacturing the same.
  • a first aspect of the present invention for solving the above-described problem is a fiber having a fiber having a polygonal cross section and a semiconductor thin film crystallized after film formation on at least one surface of the fiber. It is an SOI substrate.
  • a plurality of the semiconductor thin films are arranged on the surface of the fiber so as to extend in the linear direction of the fiber and at intervals in the width direction. It is characterized by being formed on the groove.
  • a third aspect of the present invention is the fiber SOI substrate according to the first or second aspect, further comprising a thin film made of any one of an insulating material and a semiconductor formed between the fiber and the semiconductor thin film. It is characterized by having.
  • an insulating film is formed on the semiconductor thin film.
  • a fiber SOI substrate having a semiconductor thin film crystallized after being formed on a fiber having a polygonal cross section, and the semiconductor thin film on at least one surface of the fiber are formed.
  • a sixth aspect of the present invention is characterized in that in the semiconductor element according to the fifth aspect, a circuit chip is connected to at least one surface of the fiber.
  • the receiving element is at least one of an inductance and a capacitance.
  • an eighth aspect of the present invention there is provided a step of forming an amorphous, microcrystalline, or polycrystalline semiconductor thin film on at least one surface of a fiber having a polygonal cross section, and the semiconductor thin film And a step of crystallizing the substrate by either heat or laser annealing.
  • a ninth aspect of the present invention in the eighth aspect, before forming the semiconductor thin film, a plurality of grooves extending in the linear direction of the fiber and spaced apart in the width direction are formed in the fiber. It further has a step of forming on the surface.
  • a tenth aspect of the present invention is a method for manufacturing a fiber SOI substrate according to the ninth aspect, wherein a plurality of initial grooves are formed in advance on the surface of a base material for forming the fiber; And forming the fiber by drawing the base material, and at the same time, narrowing the initial groove of the fiber to a predetermined width to form the groove of the fiber.
  • the surface of the fiber having the groove is insulative. And a step of forming a thin film of semiconductor! /.
  • a twelfth aspect of the present invention is the method for manufacturing a fiber SOI substrate according to any one of the eighth to eleventh aspects, wherein a silicon dioxide film is formed on the semiconductor film after crystallization of the semiconductor thin film.
  • the method further includes the step of:
  • the step of forming the silicon dioxide silicon film forms a thermal oxide film in a thermal oxidation furnace. Further, the process is characterized in that it is a process of continuously vapor-deposited silicon dioxide and annealing at a high temperature.
  • a fourteenth aspect of the present invention provides a fiber SOI substrate having a semiconductor thin film crystallized after film formation on at least one surface of a fiber having a polygonal cross section, and at least one surface of the fiber SOI substrate A process for forming an active element on the semiconductor thin film, and a process for forming a passive element on either side of the fiber.
  • a fifteenth aspect of the present invention is characterized in that the semiconductor device manufacturing method according to the fourteenth aspect further includes a step of connecting a circuit chip to at least one surface of the fiber SOI substrate.
  • the first lead is formed in a state where a fiber SOI substrate having a semiconductor thin film on at least one surface of a fiber having a polygonal cross section is covered with a protective film.
  • the first reel force is also bowed out of the fiber soi substrate, and after the processing for manufacturing the semiconductor element on the fiber SOI substrate in the region, the protective film,
  • a method of manufacturing a semiconductor device comprising: winding a fiber SOI substrate covered with a protective film on a second reel.
  • the protective film is a resist
  • the treatment includes resist stripping, cleaning, drying, film formation, and resist coating. . It is characterized by at least one of pre-beta, exposure, development, and etching.
  • a low-cost "one-dimensional" SOI substrate is possible by crystallization of a semiconductor thin film formed on a fiber having a polygonal cross-sectional shape. This makes it possible to form composite devices with active and passive elements, reducing the costs of SOI substrates, manufacturing processes, and manufacturing equipment.
  • the “one-dimensional” SOI substrate is an SOI substrate having a sufficient length of, for example, 10 times or more compared to the cross-sectional dimensions such as width, thickness, and diameter.
  • each surface of the fiber can be exposed and processed.
  • the device size is reduced by the three-dimensional layout by using four sides of the fiber at the same time as the cost reduction of the MOS integrated circuit manufactured by these, and the composite device of the MOS integrated circuit and the passive element.
  • FIG. 1A and FIG. 1B are a perspective view and a crystal showing a method of single crystallization by laser annealing crystallization of a Si film formed on a square fiber according to an embodiment of the present invention. It is a figure which shows the aspect of chemical conversion typically.
  • FIG. 2A and FIG. 2B are characteristic diagrams showing the principle of crystallization from the melt phase applied to the embodiment of the present invention
  • FIG. 2C is the present invention showing a method of applying this principle to a fiber. It is a block diagram of the apparatus which concerns on embodiment of this.
  • FIG. 3A to FIG. 3C are diagrams illustrating the principle of graphephepitaxy.
  • FIG. 4A shows a state in which a preform is drawn to form a fiber in the embodiment of the present invention.
  • 4B is a perspective view showing a fiber according to an embodiment of the present invention having fine grooves on the surface
  • FIGS. 4C and 4D are cross-sectional views showing fine grooves on the fiber surface according to the embodiment of the present invention.
  • FIG. 4A shows a state in which a preform is drawn to form a fiber in the embodiment of the present invention.
  • 4B is a perspective view showing a fiber according to an embodiment of the present invention having fine grooves on the surface
  • FIGS. 4C and 4D are cross-sectional views showing fine grooves on the fiber surface according to the embodiment of the present invention.
  • FIG. 4A shows a state in which a preform is drawn to form a fiber in the embodiment of the present invention.
  • 4B is a perspective view showing a fiber according to an embodiment of the present invention having fine grooves on the surface
  • FIGS. 4C and 4D are cross-
  • FIG. 5A is a perspective view showing an example of a circuit configuration of an IC tag according to an embodiment of the present invention
  • FIG. 5B is an example of a layout on a fiber of the IC tag.
  • FIG. 6A is a flowchart of a process of forming a MOS transistor formed on the fiber SOI substrate according to the embodiment of the present invention
  • FIG. 6B shows a process of forming the MOS transistor according to the embodiment of the present invention. It is sectional drawing.
  • FIG. 7 is a diagram showing a process flow in which formation of a MOS transistor is divided by a reel-to-reel process using a fiber SOI substrate in the embodiment of the present invention.
  • FIG. 8A and FIG. 8B are configuration diagrams showing the principle of an apparatus for realizing a reel-to-reel process in the embodiment of the present invention.
  • FIG. 9A and FIG. 9B are diagrams showing the principles of the optical system and servo control system of the fiber substrate exposure apparatus used in the embodiment of the present invention.
  • FIG. 10A to FIG. 10D are views showing a mode of exposure of four sides of a cross-sectional square fiber
  • FIG. 11A and FIG. 11B are block diagrams showing the principle of the exposure optical system and the method for making the illumination light incoherent in the embodiment of the present invention.
  • FIG. 12 is a table showing the process rate of each step in the embodiment of the present invention.
  • FIG. 13 is a configuration diagram showing the principle of a thermal CVD apparatus used in an embodiment of the present invention.
  • FIG. 14A is a block diagram showing the principle of a dry etching apparatus used in an embodiment of the present invention
  • FIGS. 14B and 14C are cross-sectional views showing fibers and electrodes in the dry etching apparatus.
  • FIG. 15A is a block diagram of a resist coating apparatus used in an embodiment of the present invention
  • FIG. 15B is a block diagram of a wet process apparatus used in an embodiment of the present invention.
  • differential exhaust chamber or dry peeling chamber or ashing chamber 3 process chamber
  • the SOI substrate according to the embodiment of the present invention is, for example, the following three forms.
  • a quartz fiber with a square or rectangular cross section, or a thin film of silicon nitride (Si N) as an insulating material or silicon carbide (SiC) as a semiconductor on the quartz fiber First, a quartz fiber with a square or rectangular cross section, or a thin film of silicon nitride (Si N) as an insulating material or silicon carbide (SiC) as a semiconductor on the quartz fiber.
  • Si N silicon nitride
  • SiC silicon carbide
  • An amorphous, microcrystalline, or polycrystalline silicon (Si) thin film with a thickness of lOOnm or less is formed on at least a part of the surface on which the film is formed, or on one side of which the cross-sectional force is also seen, and this is formed by heat or laser annealing. Lateral growth crystallized in the fiber line direction.
  • a fine groove having a spacing of several / zm or less in the linear direction of the quartz fiber is formed on at least a part of one or both sides of the quartz fiber having a square or rectangular cross section as viewed from the cross section.
  • An amorphous, microcrystalline, or polycrystalline Si thin film with a thickness of lOOnm or less is formed on the surface on which the silicon nitride or silicon carbide thin film is formed, or on the surface, and this is heated or lasered. Lateral growth crystallization was performed in the fiber linear direction by annealing.
  • a gate oxide film is formed over the entire surface of the SOI substrate by thermal oxidation. Depending on the thickness of the gate oxide film, a thermal oxide film is formed. Subsequently, silicon dioxide (SiO 2) was deposited at a high temperature.
  • the following three modes can be applied as the semiconductor device structure using the above SOI substrate.
  • the first structure is one or more MOS 'ICs on one side as seen from at least a part or cross-sectional surface of the quartz fiber, and any part of the quartz fiber, used in combination with the MOS' IC.
  • Wiring and passive elements such as inductance and capacitance. This passive element can be formed on the same or different part as the MOS 'IC, or on the same side (surface) or other side (surface).
  • passive elements such as wiring and inductance, capacitance, resistance, etc. are formed on the fiber, and another IC chip such as a Si wafer is loaded on this.
  • a reel-to-reel method is proposed. This is a method for a single long fiber, and the starting point is a fiber wound on a reel, and this is a method in which one photolithography process is performed on a reel 'to' reel.
  • the resist removal, washing, drying for example, film formation, resist coating, pre-beta, exposure, development, etching, washing Proceed with the photo process in order, stop before stripping the resist, wind it up on a reel, send it to the next process, and repeat the same process.
  • Fig. 1A shows insulation made of silicon nitride or silicon carbide formed as a base film on the entire surface of a fiber 1 made of quartz with a square cross section used for a substrate or on a part of the surface of the fiber 1.
  • a thermal CVD chemical vapor deposition
  • SiCl silicon tetrachloride
  • a polycrystalline silicon film 3 is formed, and an XeC less excimer laser 10 having a wavelength of 308 nm and a pulse width of 20 ns is uniformly irradiated onto a region 4 on one surface thereof to melt and crystallize the silicon film 3.
  • the fiber 1 and the insulating thin film 2 and the silicon (semiconductor) film 3 on the fiber 1 constitute a fiber-one SOI substrate 5.
  • the role of the silicon nitride or silicon carbide thin film 2 is to improve the wettability of the silicon melt in the crystallization process, resulting in passivation of the substrate Si crystal interface.
  • the laser irradiation position is fixed, and the fiber 1 is moved in the longitudinal direction at a constant speed.
  • the first region a is polycrystalline.
  • the timing of laser pulse application is synchronized with the movement of the quartz fiber 1, and the laser is irradiated so that the laser is irradiated so that it overlaps the portion of the polycrystalline Si film 3 that has been crystallized slightly. Shoot. By repeating this operation several times, the regions b and C and the crystal grains become gradually larger, and finally a single crystal is formed as in the region d.
  • Such a crystal growth method is the result of vigorous research on laser annealing from the late 1970s to the early 1980s, and is a well-known fact that US patent 96/07730 by James S. Im et al. (W097 / 45828) is disclosed as ACSLG (Artificially controlled super later al growth).
  • the method of Im et al. Is to apply a slit excimer laser light as described above to a general “two-dimensional” substrate, and to increase the particle size. Is not controlled. In other words, with a normal two-dimensional substrate, the degree of freedom in the crystal growth direction increases as nucleation occurs, and it is very difficult to control this.
  • a heat flow from the liquid phase to the solid phase is required for crystallization from the silicon melt. This situation is schematically illustrated in FIG. 2A.
  • the temperature of the liquid phase In the vicinity of the solid-liquid interface, the temperature of the liquid phase must be below the melting point (Tm), that is, in a supercooled state.
  • Tm melting point
  • the temperature rise at the solid-liquid interface is due to the latent heat of the transition from the liquid phase to the solid phase.
  • a sufficient temperature gradient must be formed in the solid phase to release the latent heat generated!
  • the growth rate of the solid phase is a function of supercooling ( ⁇ ) as shown in the interface response function in FIG. 2B. This supercooling is determined by the amount of heat injected by the laser and the temperature gradient of the solid phase silicon film. These two factors determine the cooling rate, and the cooling rate and the crystal growth rate are logarithmically proportional.
  • a "one-dimensional" substrate such as quartz fiber 1
  • an arbitrary part of quartz fiber 1 as a substrate is formed by temperature controller 11 and temperature adjusting medium 12 such as a refrigerant as shown in FIG. 2C. Since the minute can be controlled to an arbitrary temperature with high accuracy, the temperature gradient, which is an external parameter of crystal growth, can be completely controlled along with the heat of laser injection. Therefore, when a “one-dimensional” substrate is used, this controllability makes the content essentially different from the Im et al. Patent.
  • the width of the quartz fiber 1 considered for practical use is 200 ⁇ m or more. Growth of seed crystals of at least 200 m and length of at least several mm Need to grow.
  • a groove forming method as shown in FIG. 4A, as shown in FIG. 4A, a base material 6 used at the time of drawing for forming a fiber 1 made of quartz is used.
  • a similar refined groove 7 can be formed on the surface of the fiber 1 as shown in FIG. 4B. .
  • the groove 7 has a width on the fiber surface where the base material 6 is drawn to a side of 0.3 mm. Is 3 ⁇ m.
  • a groove 8a having a square cross section as shown in FIG. 4C or a groove 8b having a triangular cross section as shown in FIG. 4D can be formed.
  • a base film of silicon nitride or silicon carbide is formed on the pattern of the groove 8 in some cases.
  • the silicon thin film 3 is formed on the surface of the fiber 1 in which such a groove 7 is formed, and then the silicon thin film 3 is irradiated with a pulse laser as shown in FIG. It can be converted into a crystalline silicon thin film, which can be used as a fiber SOI substrate 5!
  • the XeCl excimer laser 10 is used, but the same effect can be obtained by using a KrF excimer laser.
  • the continuous wave YAG laser triple harmonic (wavelength 35 3nm) can be made panoramic with an EO modulator (electro-optic modulator).
  • EO modulator electro-optic modulator
  • the base material 6 shown in FIG. 4A is heated in a drawing furnace, placed on a capstan, drawn at a predetermined speed, and becomes a fiber 1. And in the area between the drawing furnace and A silicon film is formed on the surface of the fiber 1.
  • a method for forming a silicon film there are a thermal CVD method as described later, a method of baking after applying silicon paste, a method of annealing after applying molten silicon, and the like.
  • the fiber SOI substrate 5 is used as an IC tag as an example of an active-passive composite device in which the effect is remarkable in this embodiment.
  • One example is described below.
  • FIG. 5A is a block diagram of an example of an IC tag circuit.
  • the smoothing capacitor in the rectifier circuit (not shown) of the antenna 14 and the transmission / reception circuit 15 is the main passive element occupying the area.
  • the transmission / reception circuit 15 has a radio frequency (RF) circuit and an analog interface (IF), and transmits data from the digital signal processing circuit 16 to the outside or sends in external data. It is ideal to integrate all of these at once, but usually there are many examples where these circuits are separated into chips.
  • a clock circuit 17 is connected to the digital signal processing circuit 16, and a power supply circuit 18 is connected to the transmission / reception circuit 15 and the clock circuit 17.
  • FIG. 5B is a perspective view schematically showing a layout of an IC tag formed using a fiber SOI substrate.
  • Fiber SOI substrate with square cross-section 5 One side of the circuit is composed of three active circuits 25 to 27 on one side, and two types of antennas or inductors 20a and 2b are formed on the other side. Has been. On the remaining surface, a smoothing capacitor 21, which is a passive element, is formed. As can be seen from this structural force, each passive element and active element are separated from each other and formed on a complete insulating substrate, and can have a high-performance function.
  • each of the integrated circuits 25 to 27 is formed on the fiber SOI substrate 5, but the fiber 1 is regarded as a kind of printed wiring board and necessary passive elements, wirings, etc. are formed in advance.
  • An IC tag may be configured by bonding a separately manufactured silicon chip.
  • FIG. 6A shows a process flow for forming a transistor on a fiber
  • FIG. 6B shows a cross-sectional view of the formation process.
  • FIG. 6A and FIG. 6B are diagrams showing an example of a MOS transistor formation process when the fiber SOI substrate 5 is used.
  • the silicon film 3 is patterned to form an island of the silicon film 3.
  • the surface of the silicon film 3 is gate-oxidized by means such as plasma oxide, thermal oxidation, and oxide film formation. Covering with the film 9a, the gate electrode 9b is formed on the gate oxide film 9a.
  • a metal such as tungsten or tandane silicide, or a metal silicide was used.
  • impurity ion implantation is performed on both sides of the gate electrode 9b to form the first impurity introduction region 3s and the second impurity introduction region 3d constituting the source and drain (S ZD). Form.
  • a first interlayer insulating film 9c is formed by, for example, a thermal CVD method, and further, the first layer is etched by using a resist mask.
  • Contact holes 9d to 9f were opened on the gate electrode 9b and the first and second impurity introduction regions 3s and 3d in the insulating film 9c to form a gate wiring 9g, a source wiring 9i, and a drain wiring 9h.
  • titanium (Ti) was used as the lower metal of these wirings 9g, 9i, and 9h
  • aluminum (A1) was used as the metal layer above it.
  • the second interlayer insulating film is formed using the resist mask.
  • Through holes 9k, 9m, and 9n are formed on the gate wiring 9g, source wiring 9i, and drain wiring 9h, respectively, and further on the second interlayer insulating film and in the through holes 9k, 9m, and 9n.
  • An aluminum film is formed.
  • the resist film is used to etch the aluminum film, and through each of the through-holes 9k, 9m, and 9n, multiple second-layer wirings connected separately to the gate electrode 9g, source wiring 9i, and drain wiring 9h 9p, 9r, 9s are formed.
  • the resist mask is removed after etching.
  • the reel-to-reel method is a method in which a fiber is unwound by a reel and a predetermined process is performed, and thereafter, the fiber is wound again on a reel and transferred to the next process.
  • FIG. 7 shows a flow of forming a fiber SOI substrate, which is a one-dimensional substrate, an island forming flow of a silicon film, a gate electrode forming flow, a source Z drain (SZD) forming flow, and a first interlayer insulating film.
  • the first category in principle, corresponds to a process that does not require a vacuum chamber.
  • Fig. 7 the process part with a circle in the lower right corner of the block.
  • the second category is the process in the vacuum chamber, and the reel is a process that is installed in the chamber, and the process part with the mark in the block in Fig. 7 corresponds to this.
  • the third is the exposure process, which is the part marked with ⁇ in the block in FIG.
  • FIGS 8 and 9 show the image of these three categories of devices.
  • the fiber 1 drawn out from the take-up reel 30a passes through the various process devices 32-36 and is finally taken up on the take-up reel 30b.
  • the traveling direction of the fiber 1 is changed by another reel 31a to 31d or the like depending on the process and the device configuration in each of the process devices 32 to 36.
  • the reels 40a and 40b disposed before and after the process chamber 43 are unwound and wound in the vacuum chambers 41a and 41b.
  • a sputtering electrode, a dry etching electrode or an ion gun component 44 is arranged in the process chamber 43.
  • the fiber 1 travels in a straight line without changing its direction.
  • Processes that employ this method include film formation, dry etching, and implantation.
  • the film forming process includes a process of completely removing the resist applied before film formation by ashing, ultraviolet irradiation or the like in a vacuum chamber.
  • the resist in this case is just a protective film, and a material that can be easily peeled off is selected.
  • the dry etching and implantation processes include a process of removing a hardened portion of the resist generated in the process.
  • fiber 1 has several Since different working gases pass continuously through different stages, it is necessary to separate the different tanks by differential exhaust.
  • differential exhaust chambers, dry stripping chambers or ashing chambers 42a to 42d around the process chamber 43 for film formation, ion implantation, dry etching, and the like correspond to these tanks.
  • the reel 40b When winding the fiber 1 coated with resist on the reel 40b, the reel 40b has a diameter of 300mm or more.
  • the diameter of Le 40b shall be 600mm or more.
  • FIG. 9A is a diagram showing the principle of miniaturized reduction projection exposure optical systems 50 arranged in a line on the fiber 1.
  • the imaging lens 51 has the size of an objective lens of a microscope, and the exposure mask 52 illuminated by the Koehler illumination optical system 53 is reduced and projected onto the fiber 1 at 5: 1. Do.
  • the alignment of the fiber 1 is performed by the servo control computer 55 that processes the signal of the detection system 57 that performs the position, linearity, etc. of the fiber 1 and feeds it back to each individual imaging lens control system 56 and the single fiber control system 58. Do it.
  • the concept of the fiber 1 alignment system is shown in FIG. 9B.
  • the alignment diameter is determined by detecting the position and angle of the fiber 1 using the fiber one-surface position detection optical system 60 to 62 and mirrors 6 7a and 67b using three surfaces other than the exposure surface of the fiber 1.
  • the fiber 1 is positioned.
  • Alignment 'Fiber 1 is stationary during the exposure process, and fiber 1 feeding during the exposure process is stepwise.
  • FIG. 10 the exposure on each of the four surfaces of the square fiber 1 is easily performed by changing the placement of the exposure machine and the reel.
  • Fig. 10A shows the state where the top surface of the fiber 1 is directed toward the coupling lens 51 of the exposure optical system 50, and the reels 70a and 70b for winding are arranged.
  • Fig. 10B shows the coupling of the bottom surface of the fiber 1. Turn each lens so that it faces the lens 51.
  • 10C shows a state in which the reels 70a and 70b are arranged so that the side surface adjacent to the upper surface of the fiber 1 faces the coupling lens 51.
  • FIG. 10A shows the state where the top surface of the fiber 1 is directed toward the coupling lens 51 of the exposure optical system 50, and the reels 70a and 70b for winding are arranged.
  • Fig. 10B shows the coupling of the bottom surface of the fiber 1. Turn each lens so that it faces the lens 51.
  • 10C shows a state in which the reels 70a and 70b are arranged so that the
  • the positions of the reels 70a and 70b are fixed, and the coupling lenses 51 of the plurality of exposure optical systems 50 are arranged facing the four surfaces of the fiber 1. That is, the plurality of exposure optical systems 50 are arranged in four directions around the fiber 1 by changing the direction so that the coupling lenses 51 face different surfaces of the fiber 1. Also in this case, a plurality of exposure optical systems 50 may be arranged in the longitudinal direction of each surface.
  • the standard investment processing capacity of the current semiconductor production line is 9,000 wafers per month when using a 200 mm semiconductor wafer, and 300 mm ⁇ is the most advanced large-scale investment. There is also a plan to use 20,000 wafers per month when using the same semiconductor wafer.
  • the tact time is 200 seconds Z wafer in the former case and 90 seconds Z wafer in the latter case.
  • a 0.3 mm wide square fiber 1 is used, and the effective width of one side is 0.2 mm.
  • the first example of the exposure machine is one in which the fiber 1 is made to correspond to a semiconductor wafer of 200 mm ⁇ (diameter 8 inches). That is, the length of the fiber corresponding to this semiconductor wafer is 157 m, and when exposure is performed in units of 50 cm in FIG. 9A, 314 exposures 'alignment in 200 seconds, that is, 1 exposure' alignment time is 0. 6 seconds.
  • the current standard excimer stepper has an exposure time of approximately 1 second, of which exposure time is 0.1 to 0.3 seconds, and alignment time is 0.9 to 0.7 seconds. For one-dimensional fibers, the mechanical-alignment time was 0.5 seconds and the exposure time was 0.1 seconds.
  • the current excimer exposure machine is changed to the configuration shown in Fig. 9A.
  • the second example related to an exposure machine is for a 300 mm ⁇ (12 inch diameter) semiconductor wafer.
  • the length of the fiber is about 350 m, and when exposed in units of 50 cm in FIG. 9A, it takes 90 seconds.
  • 700 exposures / alignment that is, one exposure / alignment time is about 0.1 second. Therefore, the power to reduce the one-exposure 'alignment time of the current standard excimer stepper by one digit It is possible enough.
  • the exposure time includes a dose amount side and an incoherent side.
  • FIG. 11A is a principle diagram of the exposure optical system.
  • the light 80 having the light source power is converted into a secondary light source by the first split lens 81a, passes through the incoherent unit 82, and is uniformly illuminated on the exposure mask 85 by the second split lens 8 lb and the condenser lens 83.
  • the Further, the mask pattern is Fourier-transformed twice by the field lens 84 and the imaging lens 86 arranged before and after the exposure mask 85, and an image is obtained on the imaging surface 87.
  • the operation of the incoherent beam in the incoherent beam unit 82 is performed between the split lenses 81a and 81b, and the optical path differences of various lengths that are longer than the coherent length of each of the split beams as shown in FIG. 11B.
  • the light is introduced into one end of the optical fiber 89 through the incident side lens 88a, and emitted from the other end of the optical path difference optical fiber 89 through the output side lens 88b so as to be aligned with the split lens 8 lb.
  • lshot is incoherent.
  • the effective exposure area of the imaging lens 51 is lm m X 5 mm, NA (numerical aperture) is 0.42, and resolution is 0.3 ⁇ m.
  • This reduced projection exposure optical system 50 is composed of 17 pieces, arranged at a pitch of 30 mm and collectively exposing 500 mm.
  • the circuit of the IC tag falls within the region of lmm 2 is designed in the wafer surface, in a case where this cross section is fabricated on the fiber 1 of 0. 3 mm square, the effective width 0. 2 mm, the length The depth is 5mm.
  • the force that causes the size of the IC tag is 3 Omm. If longer than this, the pitch of the imaging lens 51 of the reduction projection exposure optical system 50 is widened. Reduces the number of imaging lenses 51 for exposure.
  • the size of the IC tag is short, exposure is performed while adjusting the position between the imaging lenses 51 so as to be an integral multiple of the length of the IC tag and shifting the length by that length.
  • the 8-inch wafer shown in the first example of the above exposure machine is used.
  • a process consistent with 9,000 sheets per month was made.
  • the fiber 1 is fed in a stepwise force. Otherwise, in principle, it is a constant speed process.
  • the table shown in FIG. 12 shows a comparison of various process rates when using the current planar substrate and the fiber SOI substrate of this example.
  • a thermal CVD apparatus as shown in FIG. 13 is used to grow a film such as a silicon oxide film or a silicon nitride film in the fiber.
  • a deposition chamber 90 composed of a quartz tube whose pressure is reduced by exhaust is heated to a high temperature by an outer heater 91, and a deposition gas is introduced into the quartz tube 90 through the gas inlets 92a and 92b.
  • Exhaust ports 93a and 93b arranged at a predetermined distance from the gas inlet ports 91a and 92b are discharged and decompressed, thereby forming a film on the surface of the fiber 1.
  • the region between the gas inlets 9 la and 91b and the exhaust ports 93a and 93b, that is, the length of the film forming effective part is, for example, lm.
  • Such a thermal CVD apparatus corresponds to the process chamber 43 shown in FIG. 8B, for example.
  • RIE reactive ion etching
  • the RIE apparatus introduces the etching gas into the tubular dry etching chamber 100 through the gas introduction ports 101a and 101b at a pressure of about atmospheric pressure, and keeps a predetermined distance from the gas introduction ports 101a and 101b.
  • the pressure is reduced by exhausting through the exhaust ports 102a, 102b provided in the reaction tube 100.
  • a structure in which a density plasma is generated in the reaction ring 100 is obtained.
  • the electric power of the high-frequency power sources 105 and 106 is applied to the linear electrodes 103 and 104 disposed in parallel and close to the fiber 1, and the etching rate is increased by electric field concentration.
  • the linear electrodes 103, 104 are separated into two in the gas flow direction and are adjacent to each other with a gap therebetween.
  • One linear electrode 103 on the upstream side of the reaction gas flow path has a shape close to the fiber 1 and sharpened as shown in FIG. 14B, which is a cross-sectional view taken along the line II in FIG. 14A. Etching can be performed by increasing the etching rate by concentrating the electric field 107 on 1.
  • the membrane is considerably etched under the linear electrode 103, and the downstream of the reaction gas channel.
  • FIG. 14C which is a cross-sectional view taken along the line II-II in FIG.
  • a metal film such as aluminum (A1) or tungsten (W) is formed on the fiber 11 by ion plating.
  • a metal film such as aluminum (A1) or tungsten (W) is formed on the fiber 11 by ion plating.
  • a metal film such as aluminum (A1) or tungsten (W) is formed on the fiber 11 by ion plating.
  • a metal film such as aluminum (A1) or tungsten (W) is formed on the fiber 11 by ion plating.
  • the film formation rate and the etching rate are insufficient, and thus 10 processes are performed in parallel.
  • the reel diameter is 500mm ⁇ , one wafer is 100 turns and the reel width is 30mm. Even if 10 reels are arranged, the reel itself can fit in a 500mm width container. Fiber 1 is collected to a width of about 10mm in the process area. Normally, a lot of 25 lots are wound on one reel following a semiconductor. The reels that can not be handled by reels are the activation and H after activation.
  • the wet process is divided into three types: resist coating, pre-beta, development, cleaning 'drying, stripping' cleaning 'and drying.
  • the resist coating 'pre-beta is a process similar to coating a protective film in the process of drawing an optical fiber because fiber 1 is continuously sent to the resist coating section 110 and the pre-bake furnace 111. It is.
  • Development, washing, and peeling are typically in the form in which the fiber 1 is introduced into the liquid bath 112 as shown in FIG. 15B.
  • the liquid is circulated, replaced, and temperature-controlled by the no-pass unit 113, and is controlled so as to be always in a constant condition.
  • the drying is IPA drying using isopropyl alcohol (IPA) vapor
  • the power outlet 114 adopting the same configuration as in FIG. 15B is the vapor phase of IPA.
  • IPA isopropyl alcohol
  • a 2.45 GHz high frequency semiconductor device (REID) as shown in Fig. 5 was fabricated.
  • Fiber 1 is a square shape with a cross section of 0.3 mm in width, 60 mm in length, formed with rod-shaped antenna 20a (14) on one side, and SOI circuit 25-27 on the other side.
  • a digital signal processing circuit 16 including a rectifier circuit, RF section, and EEPROM is built in.
  • a 600 pF capacitor 21 for power supply is formed on the other side adjacent to the SOI structure forming surface on the back side of the antenna 20a.
  • a fiber having a square cross section is used.
  • a fiber having a triangular, pentagonal, or higher polygonal cross section may be used.
  • the present invention makes it possible to use all types of semiconductor devices using an SOI substrate at a low price, and at the same time, enables the use of quartz fiber as a PCB.

Landscapes

  • Thin Film Transistor (AREA)
  • Recrystallisation Techniques (AREA)

Abstract

【課題】ＭＯＳ集積回路と受動素子の複合デバイスが可能で、半導体装置のサイズ並びに製造コストも低減できるＳＯＩ基板を提供すること。 【解決手段】多角形の断面を有するファイバー１と、ファイバー１の少なくとも一面上で成膜後に結晶化された半導体薄膜３とを有するファイバーＳＯＩ基板５であって、ファイバー１の表面には、ファイバー１の線方向に延び且つ幅方向に間隔をおいて複数配置される溝８が形成されている。

Description

明 細 書
ファイバー SOI基板及びこれを用いた半導体素子並びにその製造方法 技術分野
[0001] 本発明は、ファイバー SOI基板及びこれを用いた半導体素子並びにその製造方法 に関し、より詳しくは、石英ファイバーを用いるファイバー SOI基板と、このファイバー SOI基板を用いて形成される半導体素子、及びその製造方法に関する。
背景技術
[0002] 半導体製品は多岐に亘り、あらゆる分野で無数の使用形態がある。このうち大きな 比率を占めるのが MOS (Metal Oxide Semiconductor)トランジスタにより構成される マイクロプロセッサ (MPU(Micro Processing Unit))、マイクロコントローラユニット (M CU(micro- controller unit))、ロジック、メモリ等である。これらの半導体製品が適用さ れるのは主としてコンピューターであり、この市場の拡大は、大型計算機力 始まりパ 一ソナルコンピューターに至るダウンサイジング、即ち集積回路技術の進展とコストダ ゥンによるところが大きい。
[0003] 半導体製品の性能向上とコストダウンは微細化とシリコン (Si)ウェハーサイズの拡大 により対応が図られて来たが、この結果個々の装置の大形化と高性能化で設備投資 が上昇している。この設備コスト上昇は製造のみならず製品開発のコストも引き上げ ており、これがまた更なる微細化と基板サイズ拡大と言う循環になっている。
[0004] また、最近の携帯電話の爆発的な普及とその展開として、ュビキタス'ワイヤレスネ ットワークが張り巡らされたュビキタス社会なるものが現実ィ匕されようとしている。これ は端末集積回路チップがあらゆるものに埋め込まれており、インターネットを介して端 末アクセス系とサーバーが互 ヽに無線で接続されるシステムと考えられて 、る。この 様なシステムで要求される技術は、サーバー、通信系においては高速、大容量という ことで、今までの MOS集積回路の更なる微細化、低電力化である。一方、最終端末 に対する要求はダウンサイジングと低コストィ匕である。
[0005] CMOS (Complementary Metal Oxide Semiconductor)集積回路技術は、 1980年 力も 1995年の間は電圧一定で比例縮小を続け、その結果、消費電力が 3年で 4倍 づっ増大した。これを抑えるため電源電圧を下げてきたが、微細化と高集積ィ匕により 効果が上がらないのが実情である。
[0006] 消費電力を抑えるための方法として低電圧以外に能動素子の低閾値ィ匕があるが、 これでは漏れ電流が増える。これらは、 Siウェハーによる MOS構造の原理的なもので 、結局はアーキテクチャ、回路構成、デバイス動作設計の面で解決を図るしカゝない。
[0007] 一方、 ICタグで代表される最終端末では、 IC部は比較的簡単な回路構成であるが 、アンテナ、インダクタンス、容量といった比較的大きな受動素子が必要である。
[0008] ところが、 Siウェハー上に 800MHz〜5GHzの高周波受動素子を作る場合、シリコ ン基板が低抵抗のためにインダクタなどはシリコン基板とカツブリッグして Q (quality fa ctor)が下がる。容量も特に大容量を形成する場合、容量をオンチップにしょうとする と材料の選択が困難になるのでプリント基板に作り込むことになる。これらの結果とし て、プリント基板 (PCB(print-drcuit board))実装コストがかかることになり、 ICタグ等 の根本要請である低コストィ匕が難し 、。
[0009] 以上の問題は SOI (semiconductor on insulator)基板を用いることにより大部分解 決が可能であることは周知である。 MOSトランジスタ特性に関しては完全空乏型 SO I (folly depleted SOI)基板を用いることにより優れた特性が実現できる。しかも、 自己 発熱効果、基板浮遊効果、素子耐圧等のデメリットに関しても SOI基板の使用により いろいろ対応策を講じることが出来、下記の特許文献 1に記載されているように、高 速ロジック回路や DRAM (dynamic random access memory)が試作されている。 SOI 基板は半導体層の下が絶縁基板であるので、高性能の受動素子のオンチップ化も 容易である。
特許文献 1：特開 2004— 228206号公報
発明の開示
発明が解決しょうとする課題
[0010] しかし、 SOI基板における問題は、基板製造のコストであり、現在ウェハーより 1桁以 上高価である。これは SOI基板の製造方法が、 Siウェハーを用いて絶縁基板ィ匕する ために種々の工程を経るためである。従って、 SOI基板を用いた半導体装置は上記 したような有効性を有することは分力つて 、るが、なかなか実用化されて ヽな 、。 [0011] 本発明の目的は、従来の二次元基板に比べて種々の MOS半導体デバイス、更に は MOS集積回路と受動素子の複合デバイスの形成が可能で、半導体装置のサイズ 並びに製造コストも低減できるファイバー SOI基板及びこれを用いた半導体素子並 びにその製造方法を提供することである。
課題を解決するための手段
[0012] 上記の課題を解決するための本発明の第 1の態様は、多角形の断面を有するファ ィバーと、前記ファイバーの少なくとも一面上で成膜後に結晶化された半導体薄膜と を有するファイバー SOI基板である。
本発明の第 2の態様は、第 1の態様に係るファイバー SOI基板において、前記半導 体薄膜は、前記ファイバーの表面に前記ファイバーの線方向に延び且つ幅方向に 間隔をおいて複数配置された溝の上に形成されていることを特徴とする。
[0013] 本発明の第 3の態様は、第 1又は第 2の態様に係るファイバー SOI基板において、 前記ファイバーと前記半導体薄膜の間に形成された絶縁材、半導体のいずれかより なる薄膜をさらに有することを特徴とする。
[0014] 本発明の第 4の態様は、第 1乃至第 3の態様に係るファイバー SOI基板において、 前記半導体薄膜上には絶縁膜が形成されていることを特徴とする。
[0015] 本発明の第 5の態様は、多角形の断面を有するファイバー上に成膜後結晶化された 半導体薄膜を有するファイバー SOI基板と、前記ファイバーの少なくとも 1面の前記 半導体薄膜に形成された半導体能動素子と、前記ファイバーのいずれかの面に形 成された受動素子とを有する半導体素子である。
[0016] 本発明の第 6の態様は、第 5の態様に係る半導体素子において、前記ファイバ上の 少なくとも 1面には回路チップが接続されていることを特徴とする。
[0017] 本発明の第 7の態様は、第 5又は第 6の態様に係る半導体素子において、前記受 動素子は、インダクタンス、容量の少なくとも 1つであることを特徴とする。
[0018] 本発明の第 8の態様は、多角形の断面を有するファイバーの少なくとも一面上に非 晶質、微結晶、多結晶のいずれかの半導体薄膜を成膜する工程と、前記半導体薄 膜を熱、レーザーァニールのいずれかにより結晶化する工程とを有することを特徴と するファイバー SOI基板の製造方法である。 本発明の第 9の態様は、第 8の態様において、前記半導体薄膜を形成する前に、 前記ファイバーの線方向に延び且つ幅方向に間隔をお 、て複数配置される溝を前 記ファイバーの表面に形成する工程をさらに有することを特徴とする。
[0019] 本発明の第 10の態様は、第 9の態様に係るファイバー SOI基板の製造方法におい て、前記ファイバーを形成するための母材の表面に複数の初期の溝を予め形成する 工程と、前記母材の線引により前記ファイバーを形成すると同時に前記ファイバーの 前記初期の溝を所定の幅に細くして前記ファイバーの前記溝となす工程とをさらに有 することを特徴とする。
[0020] 本発明の第 11の態様は、第 9又は第 10に係るファイバー SOI基板の製造方法に おいて、前記半導体薄膜の結晶化の前に、前記溝を有する前記ファイバーの表面に 絶縁性、半導体の!/、ずれかの薄膜を形成する工程を有することを特徴とする。
[0021] 本発明の第 12の態様は、第 8乃至第 11のいずれかに係るファイバー SOI基板の 製造方法において、前記半導体薄膜の結晶化の後に、前記半導体膜の上に二酸化 シリコン膜を形成する工程をさらに有することを特徴とする。
[0022] 本発明の第 13の態様は、第 12の態様に係るファイバー SOI基板の製造方法にお いて、前記二酸ィ匕シリコン膜の形成工程は、熱酸化炉において熱酸化膜を形成し更 に連続して気相成長二酸ィ匕シリコンを成膜し且つ高温でァニールする工程であるこ とを特徴とする。
[0023] 本発明の第 14の態様は、多角形の断面を有するファイバーの少なくとも一面上に 成膜後結晶化された半導体薄膜を有するファイバー SOI基板を用意し、前記フアイ バー SOI基板の少なくとも一面の前記半導体薄膜に能動素子を形成する工程と、前 記ファイバーのいずれかの面に受動素子を形成する工程とを有することを特徴とする 半導体素子の製造方法である。
[0024] 本発明の第 15の態様は、第 14の態様に係る半導体装置の製造方法において、前 記ファイバー SOI基板の少なくとも一面に回路チップを接続する工程をさらに有する ことを特徴する。
[0025] 本発明の第 16の態様は、多角形の断面を有するファイバーの少なくとも一面上に 半導体薄膜を有するファイバー SOI基板が保護膜により覆われた状態で第 1のリー ルに卷き取り、前記第 1のリール力も前記ファイバー soi基板を弓 Iき出して 、る領域 において前記ファイバー SOI基板に半導体素子を製造するための処理を行った後 に前記保護膜、新たな保護膜の 、ずれかに覆われた前記ファイバー SOI基板を第 2 のリールに巻き取ることを特徴とする半導体素子の製造方法である。
[0026] 本発明の第 17の態様は、第 16の態様に係る半導体素子の製造方法において、前 記保護膜はレジストであり、前記処理はレジスト剥離、洗浄、乾燥、成膜、レジスト塗 布。プリベータ、露光、現像、エッチングの少なくとも 1つであることを特徴とする。 発明の効果
[0027] 本発明によれば、多角形の断面形状を有するファイバー上に成膜された半導体薄 膜の結晶化により低コストの「一次元」 SOI基板が可能であり、これを用いることにより 、能動素子と受動素子を搭載した複合デバイスの形成が可能になり、 SOI基板、製 造プロセス、製造装置の各コストが低減される。
ここで、「一次元」 SOI基板とは、幅、厚さ、径などの断面のディメンジョンに比べて 例えば 10倍以上の十分な長さを有する SOI基板である。
[0028] しかも、ファイバ SOI基板を 2つのリールで巻き出し、巻き取りする間の領域を半導 体素子形成のための処理領域としているので、ファイバーの各面を露出させて処理 することができ、これらによって製造される MOS集積回路、並びに MOS集積回路と 受動素子の複合デバイス等のコスト低減と同時にファイバーの 4面利用による立体レ ィアウトでデバイスサイズが縮小される。
図面の簡単な説明
[0029] [図 1]図 1A,図 1Bは、本発明の実施形態に係る角型ファイバー上に成膜された Si膜 のレーザーァニール結晶化による単結晶化の方法を示す斜視図と結晶化の様相を 模式的に示す図である。
[図 2]図 2A,図 2Bは、本発明の実施形態に適用される融液相からの結晶化の原理 を示す特性図、図 2Cは、この原理をファイバーに適用する方法を示す本発明の実 施形態に係る装置の構成図である。
[図 3]図 3A〜図 3Cは、グラフォェピタキシの原理を示す図である。
[図 4]図 4Aは、本発明の実施形態において母材を線引してファイバを形成する状態 を示す側面図、図 4Bは表面に微細な溝を有する本発明の実施形態に係るファイバ を示す斜視図、図 4C、図 4Dは本発明の実施形態に係るファイバー表面の微細な溝 を示す断面図である。
[図 5]図 5Aは、本発明の実施形態に係る ICタグの回路構成、図 5Bは、 ICタグのファ ィバー上のレイアウトの例を示す斜視図である。
[図 6]図 6Aは、本発明の実施形態に係るファイバー SOI基板に形成される MOSトラ ンジスタの形成工程のフローチャート、図 6Bは、本発明の実施形態に係る MOSトラ ンジスタの形成工程を示す断面図である。
[図 7]図 7は、本発明の実施形態においてファイバー SOI基板を用いて MOSトランジ スタの形成をリール'ッゥ 'リール工程で分割したプロセスフローを示す図である。
[図 8]図 8A,図 8Bは、本発明の実施形態においてリール'ッゥ 'リール工程を実現す る装置の原理を示す構成図である。
[図 9]図 9A,図 9Bは、本発明の実施形態に用いられるファイバー基板用露光機の光 学系とサーボ制御系の原理を示す図である。
[図 10]図 10A〜図 10Dは、断面角型ファイバーの 4辺の露光の態様を示す図である
[図 11]図 11A,図 11Bは、本発明の実施形態における露光光学系の原理図と照明 光のインコヒーレント化の方法を示す構成図である。
[図 12]図 12は、本発明の実施形態に各工程のプロセスレートを示す表である。
[図 13]図 13は、本発明の実施形態に用いられる熱 CVD装置の原理を示す構成図 である。
[図 14]図 14Aは、本発明の実施形態に用いられるドライエッチング装置の原理を示 す構成図、図 14B,図 14Cは、ドライエッチング装置におけるファイバーと電極を示 す断面図である。
[図 15]図 15Aは、本発明の実施形態に用いられるレジスト塗布装置の構成図、図 15 Bは、本発明の実施形態に用いられるウエット工程用装置の構成図である。
符号の説明
1 :ファイバー :下地膜
:シリコン薄膜
:レーザー照射部
:ファイバー SOI基板
:母材
. ·母材の溝
、 8， ファイバーの溝
0:レーザー光
1:温度調節器
2:温度調節媒体
0a, 20b:アンテナ（インダクタンス）
1:容量
5, 26， 27:集積回路
0a:捲き出しリール
0b:巻き取りリーノレ
1a〜31d:補助リール
2〜36：真空槽以外の各種プロセス装置
0a:捲さ出しリーノレ
0b:巻き取りリーノレ
0a, 40:真空槽
2a〜42c：差動排気室またはドライ剥離室またはアツシング室3:プロセス室
4:構成部品
0:露光光学系
1:結像レンズ
2:露光マスク
3:ケーラー照明光学系
5：サーボ制御用コンピューター 56:結像レンズ制御系
57:検出系
58:ファイバー制御系
60-62：ファイバ一面位置検出光学系
66a, 66b, 67a, 67b:ファイノ一サーボメカ
70a:捲き出しリール
70b:卷き取りリーノレ
80:レーザー光
81a, 8 lb:分割レンズ
82:インコヒーレント化部
83:コンデンサレンズ
84:フィールドレンズ
85:露光マスク
86:結像レンズ
87:結像面
88a, 88b:フアイパー入'出射レンズ
89:光路差用光ファイバ一
90:成膜室
91:ヒーター
92a, 92b:ガス導入口
93a. 93b:排気口
100:ドライエッチング室
101a, 101b:ガス導入口
102a, 102b:排気口
103, 104:線状電極
105, 106:高周波電源
107, 108:電界
110:レジスト塗布部 111 :ベーク炉
112 :液槽
113 :バイパス部
114 :出口
発明を実施するための最良の形態
[0031] 本発明の実施形態に係る SOI基板は例えば次の 3形態である。
第一は、断面が正方形または長方形の石英ファイバー、又はその石英ファイバー 上に絶縁材である窒化シリコン (Si N )または半導体である炭化シリコン (SiC )の薄
3 4
膜を成膜した表面の少なくとも一部、又は断面力も見た一辺に厚さ lOOnm以下の非 晶質または微結晶または多結晶のシリコン (Si)薄膜を成膜し、これを熱ないしはレー ザーァニールによりファイバーの線方向にラテラル成長結晶化させたものである。
[0032] 第二は、断面が正方形または長方形の石英ファイバーの少なくとも一部又は断面 から見た一辺に、石英ファイバーの線方向に間隔が数/ z m以下の微細な溝を形成し 、その表面の上、又はその上に窒化シリコンまたは炭化シリコンの薄膜を成膜した表 面の上に、膜厚 lOOnm以下の非晶質または微結晶または多結晶の Si薄膜を成膜し 、これを熱ないしはレーザーァニールによりファイバーの線方向にラテラル成長結晶 化させたものである。
[0033] 第三は、 MOSデバイスの形成に便利なように、上記 SOI基板を熱酸化により全面 に亘つてゲート酸ィ匕膜を形成したもので、ゲート酸ィ匕膜の厚みによっては熱酸ィ匕に引 き続 、て高温で二酸化シリコン (SiO )の成膜を行ったものである。
2
[0034] 次に、以上の SOI基板を用いた半導体デバイス構造として、例えば以下のような 3 つの態様が適用できる。
第一の構造は、石英ファイバーの少なくとも一部又は断面面から見た一辺に、一個 乃至は複数個の MOS 'ICと、石英ファイバのいずれかの箇所に設けられ、 MOS 'I Cと組み合せて用いられる配線並びにインダクタンス、容量等の受動素子とを形成し たものである。この受動素子は、 MOS 'ICと同じ部分若しくは異なる部分、又は同じ 辺（面)若しくは他の辺（面）に形成することができる。
第二の構造は、別の Siウェハー等力 製作された ICチップを第一の構造に積載し て用いるものである。
第三の構造は、ファイバー上には配線並びにインダクタンス、容量、抵抗等の受動 素子が形成されており、これに別の Siウェハー等カゝら形成された ICチップを積載した ものである。
[0035] 次に、これらの半導体デバイスを製造する方法として、例えば、リール'ッゥ 'リール（ reel to reel)法を提案する。これは 1本の長尺ファイバーを対象とする方法で、出発点 はリールに巻かれたファイバーで、これを一つのフォトリソグラフィー工程をリール 'ッ ゥ 'リールで行う方法である。即ち、前のフォトリソグラフィー工程でレジスト剥離前にリ 一ル卷き取った状態を出発点として、レジスト剥離、洗浄、乾燥、例えば成膜、レジス ト塗布、プリベータ、露光、現像、エッチング、洗浄の順でフォト工程を進め、レジスト 剥離前で止め、リールに巻き取り、これをまた次の工程に送り、以下同様な過程を繰 り返す。
[0036] 以下に本発明の実施例を図面に基づいて説明する。
図 1Aは、基板に使用される断面が角型の石英製のファイバー 1の表面全面に、又 はファイバー 1の一部の表面に下地膜として成膜された窒化シリコン又は炭化シリコ ンよりなる絶縁性の薄膜 2と、絶縁性の薄膜 2の表面全面又は一部の表面に、四塩 化シリコン（SiCl )を用いて熱 CVD (chemical vapor deposition)法により lOOnm厚の
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多結晶のシリコン膜 3を形成し、その一面の領域 4に波長 308nm、パルス幅 20nsの XeCレ レスエキシマレーザー 10を均一に照射しシリコン膜 3を溶融結晶化する。この ようなファイバー 1とその上の絶縁性薄膜 2及びシリコン (半導体)膜 3とによりファイバ 一 SOI基板 5が構成される。
[0037] 窒化シリコン又は炭化シリコンの薄膜 2の役割は結晶化の過程においてはシリコン 融液の濡れ性の改善であり、結果として基板 Si結晶界面のパッシベーシヨンである
[0038] ここで、レーザー照射位置は固定され、ファイバー 1は一定の速度で長手方向に移 動される。結晶化の過程は図 1Bに示すように、 1発目の領域 aは多結晶である。そし て、レーザパルス印加のタイミングを石英ファイバー 1の移動と同期させ、レーザ照射 により多結晶 Si膜 3のうち結晶化の終わった部分に少し重なるように後のレーザを照 射する。この動作を数回繰り返すことにより領域 b、 Cと結晶粒が次第に大きくなり終に は領域 dの様に単結晶化する。
[0039] このような結晶成長法は 1970年代末から 1980年代前半にかけてレーザーァニー ルの研究が精力的になされた結果であって周知の事実である力 James S. Imらの U S特許 96/07730 (W097/45828)において ACSLG(Artificially controlled super later al growth)として開示されている。 Imらの方法は一般的な「二次元」基板においてスリ ット状のエキシマレーザー光を上記の様に照射し、粒径の拡大を図っている力 粒径 は高々数 のサイズでありこれ以上の制御は出来ていない。即ち、通常の二次元基 板では核発生に伴って結晶成長方向の自由度が高ぐこれを制御することは非常に 困難である。
[0040] シリコン融液からの結晶化のためには液相から固相への熱の流れが必要であるが 、この状況を模式的に描いたのが図 2Aである。固—液界面の近傍では液相の温度 は融点 (Tm )以下、即ち過冷却状態でなければならない。固 液界面で温度が上 昇するのは液相から固相への転移の潜熱〖こよる。発生する潜熱を逃がすのに十分な 温度勾配が固相中に形成されて!ヽなければならな!/ヽ。
[0041] 固相の成長速度は、図 2Bの界面応答関数（interface response fonction)に示すよ うに、過冷却（ΔΤ)の関数である。この過冷却を決定するのはレーザーによる熱注入 量と固相シリコン膜の温度勾配である。この 2つによって冷却速度が決まり、冷却速 度と結晶成長速度は対数的に比例する。
[0042] 石英製ファイバ 1のような「一次元」基板を用いる場合、図 2Cに示すように温度調節 器 11と冷媒等の温度調節媒体 12により、基板である石英製ファイバー 1の任意の部 分を任意の温度に高精度で制御出来るので、レーザーの注入熱量と共に結晶成長 の外部パラメーターである温度勾配を完全に制御出来る。従って「一次元」の基板を 用いる場合、この制御性により上記 Imらの特許とは本質的に異なる内容になる。
[0043] 結晶成長に於いては熱過程と同時に結晶方位の制御が重要である。特に「一次元 」基板を用いた場合はウェハのような通常の二次元基板より結晶化領域が限定され ていると言うものの、今回実用を考えている石英製ファイバー 1の幅は 200 μ m以上 であり、少なくとも 200 m以上の種結晶の成長とこれを少なくとも数 mm以上の長さ に成長させる必要がある。
[0044] 大面積の単結晶化の具体的な制御方法として、 1979年に M.W.Geisらが報告した グラフォェピタキシ法がある（1979IEDM No.9、 1)。図 3Aに示すように、通常は基板 1 21に垂直な軸の回りの結晶 122の配向はランダムである力 図 3B,図 3Cに示すよう に、基板 121に微細な溝 123があると液晶分子の配向と同様に結晶方位を限定する ことができる。この結果、彼等は石英基板上で 0. 5 mの膜厚、 15mm角の大きさの シリコン単結晶を得ている。
[0045] 本発明では同様な原理を適用するが、その際、溝の形成方法としては、図 4Aに示 すように、石英製のファイバー 1を形成するための線引き時に用いられる母材 6に予 め溝 7を形成しておき、この母材 6を線引きしファイバー化することにより図 4Bに示す ように相似的に微細化された溝 7をファイバー 1の面上に径形成することができる。
[0046] 例えば一辺 100mmの角形の母材 6に線引方向に幅 1mmの溝 7をつけておくと、 その母材 6を線引きして一辺 0. 3mmとなったファイバー表面では溝 7は幅は 3 μ mと なる。溝 7の形状として、図 4Cに示すような断面が方形状の溝 8a、或いは、図 4Dに 示すような断面が三角形の溝 8b、その他任意の形状を作ることができる。この他、既 に出来上がったファイバーにレーザー干渉パターンを照射する方法、超鋼等による 微細突起による機械的方法も採用できる。このような溝 8のパターン上に、場合によつ ては窒化シリコンまたは炭化シリコンの下地膜を形成しておく。
[0047] そして、そのような溝 7が形成されたファイバー 1の表面にシリコン薄膜 3を形成し、 その後に図 1Aに示すようなパルスレーザをシリコン薄膜 3に照射することにより結晶 配向の揃った結晶シリコン薄膜に変えることができ、これをファイバ SOI基板 5として 用!/、ることができる。
[0048] 本実施例に於いては XeClエキシマレーザー 10を用いているが、 KrFエキシマレー ザを用いても同様の効果が得られる。連続発振 YAGレーザー三倍高調波 (波長 35 3nm)を EOモジュレーター（電気光学変調器)でパノレス化しても良 、。さらにファイバ 一の線速と冷却速度の兼ね合!、で連続発振のレーザーを用いても良 、。
[0049] 図 4Aに示す母材 6は線引き炉内で加熱されてキヤプスタンに掛けられて所定速度 で線引されてファイバー 1となる。そして、線引き炉とキヤブスタンの間の領域で、ファ ィバー 1の表面にシリコン膜が形成される。シリコン膜の形成方法としては、後述する ような熱 CVD法や、シリコンペースト塗布後に焼成する方法や、溶融シリコン塗布後 にァニールする方法などがある。
[0050] 上記のファイバー SOI基板 5により DRAM、フラッシュメモリー等全て半導体デバイ スの製作は可能であるが、本実施例では効果が顕著に現れる能動 受動複合素子 の一例としてファイバー SOI基板 5を ICタグに適用し、その一例について以下に説明 する。
[0051] 図 5Aは、 ICタグ回路の一例のブロックダイアグラムである。
ICタグ回路では、アンテナ 14と受送信回路 15の整流回路 (不図示）中の平滑コン デンサが面積を占める主要な受動素子である。受送信回路 15は高周波 (RF)回路と アナログインターフェイス (IF)を有し、デジタル信号処理回路 16からデータを外部に 送信するか、外部のデータを送り込む。これらを全て一括して集積化するのが理想で あるが、通常はこれら各回路が分離してチップ化される例が多い。なお、デジタル信 号処理回路 16にはクロック回路 17が接続され、また、受送信回路 15とクロック回路 1 7には電源回路 18が接続される。
[0052] 図 5Bは、ファイバー SOI基板を用いて形成される ICタグのレイアウトを模式的に描 いた斜視図である。
断面四角形のファイバー SOI基板 5の一面には能動素子である 3種類の回路 25〜 27が分離して構成され、別の面には受動素子である 2種類のアンテナまたはインダク タ 20a、 2bが形成されている。残る面には受動素子である平滑容量 21が形成されて いる。この構成力も明らかなように、各受動素子と能動素子とは分離され完全な絶縁 基板上に構成されており、高性能の機能を持たせることができる。
[0053] この実施例では、各集積回路 25〜27はファイバー SOI基板 5に形成されているが 、ファイバー 1をプリント配線基板の一種と見なして予め必要な受動素子、配線等を 形成したものに別に製作したシリコンチップをボンディングして ICタグを構成しても良 い。
[0054] 図 6Aにファイバー上におけるトランジスタ形成のプロセスフローを示し、図 6Bにそ の形成プロセスの断面図を示す。 [0055] 図 6A、図 6Bは、ファイバ SOI基板 5を用いた場合の MOSトランジスタ形成工程の 一例を示す図である。まず、図 6A、図 6Bのステップ（1— 3)に示すように、シリコン膜 3をパター-ングしてシリコン膜 3のアイランドを形成する。
[0056] 次に、ステップ (4 6)、 （7— 10)に示すように、シリコン膜 3の表面をプラズマ酸ィ匕 、熱酸化、酸ィ匕膜成膜等の手段によりゲート酸ィ匕膜 9aで覆い、ゲート電極 9bをゲー ト酸化膜 9aの上に形成する。ゲート電極 9bの構成材料としてはタングステン、タンダ ステンシリサイド等の金属、金属シリサイドを用いた。続いて、ステップ（11 17)に示 すように、ゲート電極 9bの両側に不純物イオン打ち込みを行ってソース'ドレイン（S ZD)を構成する第一不純物導入領域 3sと第二不純物導入領域 3dを形成する。
[0057] その後、ステップ（18— 21)、 (22- 27)に示すように、例えば熱 CVD法により第一 層間絶縁膜 9cを成膜し、さらに、レジストマスクを用いたエッチングにより第一層間絶 縁膜 9cのうちゲート電極 9b、第一及び第二不純物導入領域 3s, 3dの上にコンタクト ホール 9d〜9fを開けてゲート配線 9g、ソース配線 9i、ドレイン配線 9hを形成した。こ の際、それらの配線 9g、 9i、 9hのうち下層としてノ リヤメタルとしてチタン (Ti)を用い 、その上の金属層としてアルミニウム (A1)を用いた。
[0058] さらに、ステップ（28— 30)、 (31 - 38)に示すように、例えば熱 CVD法により第二 層間絶縁膜 ¾を成膜した後に、レジストマスクを用いて第二層間絶縁膜 ¾をエツチン グして、ゲート配線 9g、ソース配線 9i、ドレイン配線 9hの上にそれぞれスルーホール 9k、 9m、 9nを形成し、さらに、第二層間絶縁膜 上とスルーホール 9k、 9m、 9n内 にアルミニウム膜を形成する。その後に、レジストマスクを使用してアルミニウム膜をェ ツチングして、スルーホール 9k、 9m、 9nのそれぞれを通してゲート電極 9g、ソース 配線 9i、ドレイン配線 9hに別々に接続される複数の二層目配線 9p、 9r、 9sを形成す る。レジストマスクはエッチングの後に除去される。
[0059] 以上のようなファイバー SOI基板 5上で MOSトランジスタの製造プロセスを適用す るにはリール'ッゥ 'リール法を用いる。リール'ッゥ 'リール法は、ファイバーをリール 力 巻き出して所定の工程を行い、その後に再びリールに巻き取って次の工程に移 るという方法である。
[0060] リール ·ッゥ 'リール法では、卷取りの段階でレジストまたは薄膜が全面乃至はかなり の部分でファイバーを覆って 、る必要がある。これはファイバ一巻き取りには保護膜 が必要であり、同時に形成されたパターンの保護力も必須の条件である。この卷取り の原則に従い図 6のプロセスを分割したのが図 7の表である。
[0061] 図 7は、一次元基板であるファイバー SOI基板の形成フロー、シリコン膜のアイラン ドの形成フロー、ゲート電極の形成フロー、ソース Zドレイン（SZD)の形成フロー、 第一層間絶縁膜 Zコンタクトホール (第一層 PAS/CONT)の形成フロー、ゲート、ドレ イン Zソース (DZS)の配線の形成フロー、第二層間絶縁膜 Zスルーホール (第二 層 PAS/CONT)の形成フロー及び第二層配線の形成フローを示して!/、る。
[0062] この表に示すように、装置の方式には 3つの範疇がある。第一の範疇は原則として 真空槽を必要としないプロセスに対応するもので、図 7においてブロック内の右下に 〇のあるプロセス部分である。第二の範疇は真空槽内のプロセスであり、リールは槽 内に装着されるプロセスであり、図 7においてブロック内に參印の記載があるプロセス 部分がこれに対応する。第三は露光工程であり、図 7においてブロック内に△印の記 載がある部分である。
これら三つの範疇の装置イメージを図 8、図 9に示す。
[0063] 図 8Aにおいて、巻き出しリール 30aから引き出されたファイバー 1が種々のプロセ ス装置 32〜36を通過して最後に巻き取りリール 30bに巻き取られる。各プロセス装 置 32〜36における工程、装置構成によってファイバー 1の進行方向を別のリール 31 a〜31d等で変更する。一方、真空槽を用いる場合は図 8Bに示すように、プロセス室 43の前後に配置されるリール 40a, 40bは真空槽 41a, 41b内で巻き出し、巻き取り を行う。プロセス室 43内では、スパッタ用電極、ドライエッチング電極又はイオンガン の構成部品 44が配置されて 、る。
[0064] ファイバー 1は原則的には方向変更せず一直線で走行する構成とする。この方式 を採用する工程として、成膜、ドライエッチング及びインプランテーションがある。成膜 工程では、成膜前に塗布されたレジストを真空槽内でアツシング、紫外線照射等で 完全に剥離する工程を含んでいる。この場合のレジストは単なる保護膜であり、剥離 し易い材料を選ぶ。ドライエッチング、インプランテーション工程では、プロセスで生じ たレジストの硬化部分を除去する工程を含む。このように、ファイバー 1は、いくつか の作業ガスの異なるステージを連続して通過してゆくので、異なる槽間を差動排気等 によって分離する必要がある。
[0065] 図 8B中で、成膜、イオンインプラテーシヨン、ドライエッチング等のプロセス室 43の 周辺の差動排気室、ドライ剥離室又はアツシング室 42a〜42dがこれらの槽に対応 する。レジストが塗布されたファイバー 1をリール 40bに巻き取る場合はリール 40bの 直径は 300mm以上、金属、 SiO等が形成されファイバー 1を巻き取る場合にはリー
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ル 40bの直径は 600mm以上とする。
[0066] レジストの露光工程は、高い精度が要求されるので独立のリール.ッゥ 'リールを行う 。本発明において使用される露光機の概念を図 9に示す。
[0067] 図 9Aは、ミニチュア化された縮小投影露光光学系 50をファイバ 1の上に一列に並 ベたその原理図である。
縮小投影露光光学系 50において、結像レンズ 51は顕微鏡の対物レンズ程度のサ ィズを有し、ケーラー照明光学系 53により照明された露光マスク 52をファイバー 1上 に 5 : 1で縮小投影を行う。
[0068] ファイバ 1のアラインメントは、ファイバー 1の位置、直線性等を行う検出系 57の信号 をサーボ制御コンピューター 55で処理し、各個別結像レンズ制御系 56及びファイバ 一制御系 58にフィードバックして行う。
[0069] ファイバー 1のアラインメント系の概念を図 9Bに示す。そのァライメント径は、フアイ バー 1の露光面以外の 3面を用いてファイバ一面位置検出光学系 60〜62とミラー 6 7a, 67bによりファイバー 1の位置、角度の検出を行い、この結果をファイバー制御系 58を介してファイバーサーボメカ-カル制御系 65a, 65b,66a, 66bの位置を制御す ることによりファイバー 1の位置決めが行われる。アラインメント '露光過程においてフ アイバー 1は静止されており、露光工程でのファイバー 1の送りはステップワイズとなる
[0070] 角型ファイバー 1の 4つの各面における露光は、図 10に示すように、露光機とリール の置き方を変えることにより容易に行われる。図 10Aは、ファイバー 1の上面を露光光 学系 50の結合レンズ 51に向けるように捲き出し、巻き取りの各リール 70a, 70bを配 置した状態を示し、図 10Bはファイバー 1の下面を結合レンズ 51に向けるように各リ ール 70a, 70bを配置した状態を示し、図 10Cはファイバー 1の上面に隣接する側面 を結合レンズ 51に向けるように各リール 70a, 70bを配置した状態を示している。また 、図 10Dは各リール 70a, 70bの位置を固定し、複数の露光光学系 50の結合レンズ 51をファイバー 1の 4つの各面に向けた状態で配置している。即ち、複数の露光光学 系 50は、それらの結合レンズ 51がファイバー 1の異なる面を向くように向きを変えて ファイバー 1の周囲で 4方向に配置されている。この場合にも、各面の長手方向に対 して複数の露光光学系 50が配置されようにしてもよい。
[0071] 現状の半導体生産ラインの標準的な投資による生産処理能力は、 200mm φの半 導体ウェハーを用いる場合には、 9, 000枚 Ζ月であり、最先端の大型投資となると 3 00mm φの半導体ウェハーを用いる場合には、 20, 000枚 Z月と言う計画もある。
[0072] タクトタイムとしては前者の場合は 200秒 Zウェハー、後者では 90秒 Zウェハーとな る。本実施例においては、 0. 3mm幅の角型ファイバー 1を用いており、そのうち一辺 の有効幅は 0. 2mmである。
[0073] 露光機における第一の例は、ファイバー 1を 200mm φ (直径 8インチ）の半導体ゥ ェハーに対応させたものである。即ち、この半導体ウェハーに対応するファイバ一長 は 157mであり、図 9Aにお!/、て 50cm単位で露光すると 200秒の間に 314回の露光 'アラインメント、即ち 1露光 'アラインメント時間は 0. 6秒である。現状の標準的エキシ マステッパーの 1露光 'アラインメント時間は約 1秒でこの内の露光時間は 0. 1〜0. 3 秒、アラインメント時間は 0. 9〜0. 7秒である。なお、一次元ファイバーについてはメ 力-カルなアラインメント時間に 0. 5秒、露光時間を 0. 1秒とした。露光光学系に関 しては現状のエキシマ露光機を図 9Aで示した形態に変更したものである。
[0074] 露光機に関する第二の例は、 300mm φ (直径 12インチ）の半導体ウェハーに対応 するもので、この場合はファイバ一長は約 350mで、図 9Aにおいて 50cm単位で露 光すると 90秒の間に 700回の露光 ·アラインメント、即ち 1露光 ·アラインメント時間は 約 0. 1秒である。従って、現状の標準的エキシマステッパーの 1露光'アラインメント 時間を一桁下げることになる力 一次元ファイバーにおいて DVD等の高速サーボ制 御を参考にして、メカ-カルなアラインメント時間を 70msにすることは十分可能であ る。 [0075] 一方、露光時間はドーズ量の側面とインコヒーレントイ匕の側面がある。ウェハー用ェ キシマ標準装置ではドーズ量は露光面積 25mmX 25mmに対して 10mjZlshot、 最少 100shots、従って必要エネルギー密度は 160mJ/cm2である。露光時間を 10〜 30msとすると発振周波数 1kHzなので 10〜30shots、即ち 1 shot当りのドーズ量とし ては 16〜5mJ/cm2となりこれも全く問題がない。
[0076] 問題はインコヒーレントイ匕が 10乃 30shotsで十分かどうかという点のみである。これ に対してエキシマ光の照明光のコヒーレンスを下げて対応する方式を図 11に示す。 図 11Aは露光光学系の原理図である。光源力もの光 80は、第 1の分割レンズ 81a により二次光源化されてインコヒーレント化部 82を透過し、さらに第二の分割レンズ 8 lbとコンデンサレンズ 83によって露光マスク 85に均一に照明される。さらに、露光マ スク 85前後に配置されるフィールドレンズ 84と結像レンズ 86によりマスクパターンが 二度フーリエ変換され、結像面 87で結像が得られる。インコヒーレントイ匕部 82におけ るインコヒーレントイ匕の操作は、分割レンズ 81a、 81bの中間で、図 11Bに示すように 分割された各光をそのコヒーレント長より長い種々の長さの光路差用光ファイバ一 89 の一端に入射側レンズ 88aを通して導入し、その光路差用光ファイバ一 89の他端か ら出射側レンズ 88bを介して分割レンズ 8 lbに整合するように出射する。これにより原 理的には lshotでもインコヒーレントな照明となる。
[0077] 露光機について上述した 2つの例に於いて、結像レンズ 51の有効露光領域は lm m X 5mm、 NA (開口数）は 0. 42、解像度は 0. 3 μ mである。この縮小投影露光光 学系 50は、 17個で、 30mmピッチで配列し 500mmを一括露光する構成とした。
[0078] ICタグの回路はウェハー面での設計では lmm2の領域内に収まるので、これを断 面が 0. 3mm角のファイバー 1上に作り込む場合には、有効幅 0. 2mm、長さ 5mmと なる。この場合、図 5Bに示したアンテナ 20等の配置を考慮すると ICタグのサイズが 3 Ommになる力 これより長い場合は縮小投影露光光学系 50の結像レンズ 51のピッ チを広げ、場合によっては結像レンズ 51の数を減らして露光する。 ICタグのサイズが 短い場合は、 ICタグの長さの整数倍になるように結像レンズ 51間の位置を調節して その長さだけずらせながら露光する。
[0079] 全体の工程に関して本実施例では、上記露光機の第一の例に示した 8インチゥェ ハー月産 9, 000枚に整合した工程を組んだ。その露光工程では、ファイバー 1の送 りはステップワイズである力 それ以外は原則として等速走行でのプロセスである。走 行速度の大きさは 15, 700cmZ200 = 79cmZsである力 リールの入れ替え等を勘 案して lmZsとした。
[0080] 図 12に示す表は、現行の平面基板と本実施例のファイバー SOI基板を用いた場 合の種々のプロセスレートの比較を示して 、る。
[0081] ファイバーに於けるシリコン酸ィ匕膜、シリコン窒化膜等の膜の成長は、例えば図 13 に示すような熱 CVD装置を用いる。
図 13において、排気により減圧される石英管からなる成膜室 90を外周のヒータ 91 により高温に加熱し、また成膜ガスをガス導入口 92a, 92bを通して石英管 90内に導 入し、さらにガス導入口 91a, 92bから所定の距離をおいて配置される排気口 93a, 9 3bから排出して減圧し、これによりファイバー 1の表面に膜を形成する。ガス導入口 9 la, 91b力も排気口 93a, 93bに至る間の領域、即ち成膜有効部の長さは例えば lm である。そのような熱 CVD装置は、例えば図 8Bに示したプロセス室 43に対応する。
[0082] 膜やファイバ SOI基板をエッチングする場合には、例えば図 14に示すような反応性 イオンエッチング（RIE : reactive ion etching)装置を用いる。
図 14において、 RIE装置は、管状のドライエッチング室 100にガス導入口 101a, 1 01bを通して大気圧程度の圧力でエッチングガスを導入するととも、ガス導入口 101 a, 101bから所定の距離をおいて反応管 100に設けられた排気口 102a, 102bを通 して排気して減圧される。これにより、反応環 100内に密度プラズマを発生させる構 造となっている。また、反応管 100内ではファイバー 1に近接し且つ平行に配置され た線状電極 103, 104に高周波電源 105, 106の電力を印加し、電界集中によりエツ チングレートを上げる。
[0083] 線状電極 103, 104は、ガス流れ方向に 2つに分離されて間隔をおいて隣接される 。反応ガス流路の上流側の一方の線状電極 103は、図 14Aの I I線断面図である 図 14Bに示すようにファイバー 1に近 、部分が先鋭となる形状を有し、これによりファ ィバー 1に電界 107を集中させてエッチングレートを上げてエッチングできる。さらに、 その線状電極 103の下で膜がかなりエッチングされた状態で、反応ガス流路の下流 側の他方の線状電極 104の領域にファイバ 1を送ることにより、図 14Aの II— II線断面 図である図 14Cに示すように、電界 108の密度を低下させてダメージの少な 、弱 ヽ エッチングが行われる。下流側の線状電極 104のファイバー 1の対向部分は例えば 平坦になっている。上流側の線状電極 103の実行部分の長さは例えば lm、下流側 の線状電極 104の実効部分の長さは 0. 5mである。そのような RIE装置は、例えば 図 8Bに示したプロセス室 43に対応する。
[0084] アルミニウム (A1)、タングステン (W)等の金属膜はイオンプレーティングでファイバ 一 1上に成膜する。現状の平面状の半導体基板でのイオンプレーティング方式では 、開口 30mm φの蒸着源を用いて lm2の基板に成膜する際、基板は lmZ分の移動 速度で 150nmの膜厚が得られる。従って蒸着源開口の近傍では 3. 6 mZsとなる 。本実施例では、蒸着源開口を 4 X 170mmの線状にし、これを 2個直線状に配列し て必要膜厚を得ることができる。
[0085] 金属成膜以外の成膜とドライエッチングでは成膜レート、エッチングレートが不足し ているので 10本並行して処理を行っている。 500mm φのリール径の場合、 1枚のゥ ェハ一分は 100ターンであってリール幅が 30mmであり、 10リール配列してもリール 自体は幅 500mmの容器に収まる。またファイバー 1はプロセス領域内では幅 10mm 程度に集められる。通常、半導体に倣って 1ロット 25枚分を一つのリールに巻く。リー ル 'ッゥ ·リールで扱えな 、のがイオンインプラテーシヨン後の活性化ァニールと Hァ
2 ニールである。図 7に示すように両者ともバッチ処理工程として扱う。特に活性ィヒア- ールは高温で長時間行うので、石英またはセラミックスのリールに巻き変える。
[0086] ウエット工程は、レジスト塗布 ·プリベータ、現像 ·洗浄 '乾燥、剥離 '洗浄'乾燥の三 種類に区分される。レジスト塗布'プリベータは図 15Aに示すようにレジスト塗布部 11 0、プリべーク炉 111へとファイバー 1が連続して送られており、光ファイバ一線引きェ 程の保護膜塗布と類似の工程である。現像、洗浄、剥離は模式的には図 15Bに示 すようにファイバー 1が液槽 112に導入される形式である。液はノ ィパス部 113で循 環、置換、温調され常に一定条件となるように制御されている。乾燥はイソプロピルァ ルコール（IPA:isopropyl alcohol)の蒸気を用いる IPA乾燥であり、図 15Bと同様の 構成を採用している力 出口 114では IPAの蒸気相となっている。 [0087] 以上のプロセスを用いて図 5に示すような 2. 45GHz用高周波半導体素子 (REID) を製作した。ファイバー 1は断面が幅 0. 3mmの四角型で長さ 60mm、一面に棒状ァ ンテナ 20a (14)を形成、隣の他の一面に SOI構造の回路 25〜27が形成されており 、ここに整流回路、 RF部、 EEPROMを含むデジタル信号処理回路 16が作りこまれ ている。アンテナ 20aの裏側で SOI構造の形成面と隣接するさらに別の面には電源 用の 600pFのコンデンサ 21が形成されている。
[0088] なお、上述した実施形態では、四角形の断面を有するファイバーを用いたが、 3角 形、五角形、それ以上の多角形の断面を有するファイバーを用いても良い。
産業上の利用可能性
[0089] 本発明は SOI基板を用いた全ての種類の半導体デバイスを低価格で利用可能で あり、同時に石英ファイバーを PCBとしての利用を可能にする。

Claims

請求の範囲
[1] 多角形の断面を有するファイバーと、
前記ファイバーの少なくとも一面上で成膜後に結晶化された半導体薄膜と を有するファイバー SOI基板。
[2] 前記半導体薄膜は、前記ファイバーの表面に前記ファイバーの線方向に延び且つ 幅方向に間隔をお 、て複数配置された溝の上に形成されて 、ることを特徴とする請 求項 1に記載のファイバー SOI基板。
[3] 前記ファイバーと前記半導体薄膜の間に形成された絶縁材、半導体のいずれかより なる薄膜をさらに有することを特徴とする請求項 1又は請求項 2に記載のファイバー S
OI基板。
[4] 前記半導体薄膜上には絶縁膜が形成されていることを特徴とする請求項 1乃至請求 項 3の!、ずれかに記載のファイバー SOI基板。
[5] 多角形の断面を有するファイバー上に成膜後結晶化された半導体薄膜を有するファ ィバー SOI基板と、
前記ファイバーの少なくとも 1面の前記半導体薄膜に形成された半導体能動素子と 前記ファイバーのいずれかの面に形成された受動素子と
を有する半導体素子。
[6] 前記ファイバ上の少なくとも 1面には回路チップが接続されていることを特徴とする請 求項 5に記載の半導体素子。
[7] 前記受動素子は、インダクタンス、容量の少なくとも 1つであることを特徴とする請求 項 5又は請求項 6に記載の半導体素子。
[8] 多角形の断面を有するファイバーの少なくとも一面上に非晶質、微結晶、多結晶の
V、ずれかの半導体薄膜を成膜する工程と、
前記半導体薄膜を熱、レーザーァニールのいずれかにより結晶化する工程と を有することを特徴とするファイバー SOI基板の製造方法。
[9] 前記半導体薄膜を形成する前に、前記ファイバーの線方向に延び且つ幅方向に間 隔をおいて複数配置される溝を前記ファイバーの表面に形成する工程を有すること を特徴とする請求項 8に記載のファイバー SOI基板の製造方法。
[10] 前記ファイバーを形成するための母材の表面に複数の初期の溝を予め形成するェ 程と、
前記母材の線引により前記ファイバーを形成すると同時に前記ファイバーの前記初 期の溝を所定の幅に細くして前記ファイバーの前記溝となす工程とをさらに有するこ とを特徴とする請求項 9に記載のファイバー SOI基板の製造方法。
[11] 前記半導体薄膜の結晶化の前に、前記溝を有する前記ファイバーの表面に絶縁性
、半導体の!/ヽずれかの薄膜を形成する工程を有することを特徴とする請求項 9又は 請求項 10に記載のファイバー SOI基板の製造方法。
[12] 前記半導体薄膜の結晶化の後に、前記半導体薄膜の上に二酸ィ匕シリコン膜を形成 する工程をさらに有することを特徴とする請求項 8乃至請求項 11のいずれかに記載 のファイバー SOI基板の製造方法。
[13] 前記二酸化シリコン膜の形成工程は、熱酸化炉において熱酸化膜を形成し更に連 続して気相成長二酸ィ匕シリコンを成膜し且つ高温でァニールする工程であることを特 徴とする請求項 12に記載のファイバー SOI基板の製造方法。
[14] 多角形の断面を有するファイバーの少なくとも一面上に成膜後結晶化された半導体 薄膜を有するファイバー SOI基板を用意し、
前記ファイバー SOI基板の少なくとも一面の前記半導体薄膜に能動素子を形成す る工程と、
前記ファイバーのいずれかの面に受動素子を形成する工程と
を有することを特徴とする半導体素子の製造方法。
[15] 前記ファイバー SOI基板の少なくとも一面に回路チップを接続する工程をさらに有す ることを特徴する請求項 14に記載の半導体素子の製造方法。
[16] 多角形の断面を有するファイバーの少なくとも一面上に半導体薄膜を有するファイバ 一 SOI基板が保護膜により覆われた状態で第 1のリールに巻き取り、
前記第 1のリール力も前記ファイバー SOI基板を引き出している領域において前記 ファイバー SOI基板に半導体素子を製造するための処理を行った後に前記保護膜、 新たな保護膜のいずれかに覆われた前記ファイバー SOI基板を第 2のリールに巻き 取る
ことを特徴とする半導体素子の製造方法。
前記保護膜はレジストであり、前記処理はレジスト剥離、洗浄、乾燥、成膜、レジスト 塗布、プリベータ、露光、現像、エッチングの少なくとも 1つであることを特徴とする請 求項 16に記載の半導体素子の製造方法。
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