WO2005125014A1

WO2005125014A1 - プログラマブル半導体装置

Info

Publication number: WO2005125014A1
Application number: PCT/JP2005/009544
Authority: WO
Inventors: Masahiro Nomura; Kouichi Takeda
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 2004-06-15
Filing date: 2005-05-25
Publication date: 2005-12-29
Anticipated expiration: 2006-12-15
Also published as: US7446562B2; JP4596179B2; JPWO2005125014A1; US20070247188A1

Abstract

　本発明のプログラマブル半導体装置は、所定の演算を実行する演算要素部（１）と、演算要素部（１）における信号の入力部分および/または出力部分となる入力/出力接続部（２）と、複数の配線からなり、入力/出力接続部（２）を介して演算要素部（１）を接続する相互接続部（３）と、相互接続部（３）の交点の間に配置され、相互接続部（３）を切断、順方向駆動、または逆方向駆動する双方向リピータ部（４）と、相互接続部（３）の交点に配置され、その交点において相互接続部（３）を結合する相互接続結合部（５）とを備える。

Description

明細書

プログラマブル半導体装置

技術分野

[0001] 本発明は、所定の演算を行う演算要素部の機能および演算要素部間の接続を変更可能なプログラマブル半導体装置に関し、特に、演算要素部のサイズが大きい場合に演算要素部間の接続を、少ない素子数および少ない制御線数でダイナミックに再構成するためのプログラマブル半導体装置に関する。

背景技術

[0002] 近年の半導体技術の発展に伴い、ユーザが所望の機能をプログラマブルに短期間で実現可能な FPGA (フィールド ·プログラマブル ·ゲートアレイ）に代表されるプログラマブル半導体装置が広く普及して、る。

[0003] また、その他のプログラマブル半導体装置として、演算要素部をゲートレベルからプロセッサレベルに大型化して性能を向上し、ダイナミックに再構成することが可能な

DRP (ダイナミック ·リコンフィギャラブル ·プロセッサ）も提案されて！、る。

[0004] このような状況の下、近年の微細化技術の進展に伴い、半導体装置においては、 1 チップあたりに搭載される機能を大規模ィ匕することが可能となっている。しかし、大規模ィ匕に伴い、演算要素部を相互に接続する相互接続部における遅延および信頼性の低下が問題となる。そこで、最近では、相互接続部にリピータを挿入することが提案されている。

[0005] 例えば、特開 2000— 201066号公報（以下、特許文献 1と称する）においては、上位レベルの相互接続リソースに双方向リピータを設けたプログラマブル.ロジック .デバイスが開示されて!、る (特許文献 1の第 4 5頁、図 2参照)。

[0006] より具体的には、特許文献 1に開示されたプログラマブル 'ロジック ·デバイスは、図

1に示すように、演算要素部 (PE) 1と、入力/出力接続部 2と、入力/出力接続部 2を介して演算要素部 (PE) 1を接続する相互接続部 3と、相互接続部 3の交点の間に配置される双方向リピータ部 4と、演算要素部（PE) 1間の接続を切り替えるためのセレクタ 8と力なる。このプログラマブル'ロジック 'デバイスにおいては、双方向リピータ部 4を制御するための方向制御情報を保持しておき、その方向制御情報を基にセレクタ 8にて双方向リピータ部 4の制御を行い、相互接続部 3を切断、順方向駆動、または逆方向駆動する。

[0007] また、特許第 3284995号明細書 (以下、特許文献 2と称する）においては、パスドラィバ制御信号の論理和を活用して双方向リピータの制御を行う双方向バスリピータ制御装置 (特許文献 2の図 1参照）、論理積ブロックを追加して双方向リピータへの双方向リピータ制御信号の伝送停止を行う双方向バスリピータ制御装置 (特許文献 2の図 10参照）、および、協働型ダイナミックバッファを用いて双方向リピータの制御を行う双方向バスリピータ制御装置 (特許文献 2の図 19および図 21参照）が開示されている。

[0008] し力しながら、特許文献 1に開示されたプログラマブル'ロジック ·デバイスにお、ては、双方向リピータとその双方向リピータ用の制御回路 (メモリ素子、制御配線)とが必要になるため、回路面積が増力!]してしまうという問題点がある。具体的には、回路の構成パタンおよび双方向リピータ数に応じた数の制御配線およびメモリ素子が必要となる。

[0009] また、特許文献 2に開示された双方向バスリピータ制御装置においては、当該双方向バスリピータ制御装置をプログラマブル半導体装置に適用するための技術が開示されていないという問題点がある。そのため、この双方向バスリピータ制御装置をプログラマブル半導体装置へ適用することは困難であると考えられる。

発明の開示

[0010] 本発明の目的は、演算要素を相互に接続する相互接続部にリピータを挿入する場合にぉ、て、回路面積が増加することを抑制することができるプログラマブル半導体装置を提供することにある。

[0011] 本発明のプログラマブル半導体装置は、所定の演算を実行する演算要素手段と、演算要素手段における信号の入力部分および/または出力部分となる入力/出力接続手段と、複数の配線力なり、入力/出力接続手段を介して演算要素手段を接続する相互接続手段と、相互接続手段の交点の間に配置され、相互接続手段を切断、順方向駆動、または逆方向駆動する双方向リピータ手段と、相互接続手段の交点に配置され、その交点において相互接続手段を結合する相互接続結合手段とを備えることを特徴とするちのである。

[0012] より具体的には、双方向リピータ手段は、順方向または逆方向に駆動可能な双方向リピータ駆動手段と、双方向リピータ駆動手段をオフ、順方向駆動、または逆方向駆動に制御する双方向リピータ制御手段とからなる。また、双方向リピータ制御手段は、双方向リピータ駆動手段をオンまたはオフに制御するための双方向リピータスィツチ制御信号を出力する双方向リピータスィッチ制御手段と、双方向リピータスィッチ制御手段からの双方向リピータスィッチ制御信号を入力とすると共に、演算要素手段力もの出カイネーブル信号を入力として、双方向リピータ駆動手段をオフ、順方向駆動、または逆方向駆動に制御するための双方向リピータ制御信号を双方向リピータ駆動手段に出力する双方向リピータ方向制御手段とからなる。

[0013] このように本発明においては、演算要素手段間接続を双方向リピータ手段の制御のみで実現することができる。そのため、従来のように、演算要素手段間接続を切り替えるためのセレクタと信号線駆動のためのリピータとを個別に適用する場合に比べて、セレクタを不要にできるとともに、素子数、制御線数を削減でき、それにより、リピータ機能とプログラマブル機能を小面積で実現することができる。

[0014] また、本発明においては、双方向リピータ手段内の双方向リピータ方向制御手段において、演算要素手段からの出カイネーブル信号と、双方向リピータスィッチ制御手段からの双方向リピータスィッチ制御信号とに応じて、相互接続手段の方向制御、すなわち双方向リピータの方向制御を自動化することができる。そのため、従来のように、双方向リピータ制御のための方向制御情報が不要となり、その分だけ、メモリ素子数、制御配線数を削減でき、それにより、双方向リピータ制御機能を小面積で実現することがでさる。

図面の簡単な説明

[0015] [図 1]特許文献 1に示された従来のプログラマブル半導体装置の全体構成を示すブロック図である。

[図 2]本発明の第 1の実施形態のプログラマブル半導体装置の全体構成を示すプロック図である。圆 3]本発明の第 1の実施形態のプログラマブル半導体装置における双方向リピータ部 4の構成を示すブロック図である。

圆 4]本発明の第 1の実施形態のプログラマブル半導体装置における双方向リピータ駆動部 11の構成を示すブロック図である。

圆 5]本発明の第 1の実施形態のプログラマブル半導体装置における双方向リピータ制御部 12の構成を示すブロック図である。

圆 6]本発明の第 1の実施形態のプログラマブル半導体装置における双方向リピータ制御部 12の他の構成を示すブロック図である。

圆 7]本発明の第 1の実施形態のプログラマブル半導体装置の基本単位の構成を示すブロック図である。

圆 8]本発明の第 1の実施形態のプログラマブル半導体装置の基本単位の動作を説明するタイミングチャートである。

圆 9]本発明の第 2の実施形態のプログラマブル半導体装置の全体構成を示すプロック図である。

圆 10]本発明の第 3の実施形態のプログラマブル半導体装置の全体構成を示すプロック図である。

圆 11]本発明の第 4の実施形態のプログラマブル半導体装置の全体構成を示すプロック図である。

圆 12]本発明の第 4の実施形態のプログラマブル半導体装置における常時オン双方向リピータ部 6の構成を示すブロック図である。

圆 13]本発明の第 4の実施形態のプログラマブル半導体装置における常時オン双方向リピータ制御部 13の構成を示すブロック図である。

圆 14]本発明の第 1から第 4の実施形態のプログラマブル半導体装置における双方向リピータ部 4または常時オン双方向リピータ部 6の同期化のための構成を示すプロック図である。

[図 15]本発明の実施例 1のプログラマブル半導体装置の基本単位における双方向リビータ方向制御部 33の構成を示す回路図である。

[図 16]本発明の実施例 2のプログラマブル半導体装置の基本アレイ単位の構成を示す回路図である。

[図 17]本発明の実施例 3のプログラマブル半導体装置の基本アレイ単位の構成を示す回路図である。

[図 18]本発明の実施例 4のプログラマブル半導体装置の基本単位の構成を示す回路図である。

[図 19]本発明の実施例 4のプログラマブル半導体装置における協働型ダイナミツクバッファ 45の構成を示す回路図である。

[図 20]本発明の実施例 4のプログラマブル半導体装置における協働型ダイナミツクバッファ 45の他の構成を示す回路図である。

[図 21]本発明の実施例 4のプログラマブル半導体装置における協働型ダイナミツクバッファ 45の特性を示す波形である。

[図 22]本発明の実施例 4のプログラマブル半導体装置の基本単位の動作を説明するタイミングチャートである。

[図 23]本発明の実施例 5のプログラマブル半導体装置の基本アレイ単位の構成を示す回路図である。

[図 24]本発明の実施例 6のプログラマブル半導体装置の基本アレイ単位の構成を示す回路図である。

[図 25]本発明の実施例 6のプログラマブル半導体装置における協働型ダイナミツクバッファ 45の構成を示す回路図である。

[図 26]本発明の実施例 6におけるプログラマブル半導体装置における協働型ダイナミックバッファ 45の他の構成を示す回路図である。

[図 27]本発明の実施例 6のプログラマブル半導体装置における常時オン双方向リピータ方向制御部 34の構成を示す回路図である。

発明を実施するための最良の形態

[0016] (第 1の実施形態）

図 2は、本発明の第 1の実施形態のプログラマブル半導体装置の全体構成を示すブロック図である。

[0017] 図 2に示すように、本実施形態のプログラマブル半導体装置は、入力される制御信号に応じて所定の演算を実行する演算要素部 (PE) 1と、演算要素部 (PE) 1における信号の入力部分および/または出力部分となる入力/出力接続部 2と、縦、横方向の複数の配線力なり、入力/出力接続部 2を介して演算要素部 (PE) 1を接続する相互接続部 3と、相互接続部 3の交点の間に配置され、相互接続部 3を切断、順方向駆動、または逆方向駆動する双方向リピータ部 4と、相互接続部 3の交点に配置され、その交点において相互接続部 3を結合する結線である相互接続結合部 5とからなる。このプログラマブル半導体装置は、これらの構成要素によって所望の機能のための通信網を実現する構成となっている。

[0018] 双方向リピータ部 4は、図 3に示すように、順方向または逆方向に駆動可能な双方向リピータ駆動部 (BR) 11と、双方向リピータ駆動部 (BR) 11をオフ、順方向駆動、または逆方向駆動に制御する双方向リピータ制御部（BRC) 12とからなる。

[0019] 双方向リピータ駆動部（BR) 11は、図 4に示すように、 3ステートバッファ対 21からなる。

[0020] 双方向リピータ制御部（BRC) 12は、図 5に示すように、本プログラマブル半導体装置の構成情報を記憶したメモリ素子 31からなる。または、双方向リピータ制御部 (BR C) 12は、図 6に示すように、双方向リピータ駆動部（BR) 11をオンまたはオフに制御するための双方向リピータスィッチ制御信号を出力する双方向リピータスィッチ制御部（BRSWC) 32と、双方向リピータスィッチ制御部（BRSWC) 32からの双方向リピ一タスイッチ制御信号を入力とすると共に、演算要素部 (PE)力の出カイネーブル信号を入力として、双方向リピータ駆動部 (BR) 11をオフ、順方向駆動、または逆方向駆動に制御するための双方向リピータ制御信号を双方向リピータ駆動部 (BR) 11 に出力する双方向リピータ方向制御部（BRDC) 33とからなる。なお、双方向リピータ制御部（BRC) 12の一部が、双方向リピータ方向制御部（BRDC) 33と双方向リビータスイッチ制御部（BRSWC) 32とからなり、残りの双方向リピータ制御部（BRC) 12 力双方向リピータ方向制御部（BRDC) 33のみ力もなる構成とすることも可能である

[0021] 双方向リピータスィッチ制御部（BRSWC) 32は、図 5に示したようなメモリ素子 31からなる。または、双方向リピータスィッチ制御部（BRSWC) 32は、一般的なアービタ回路力なる。

[0022] 次に、双方向リピータ制御部（BRC) 12が図 6に示すように双方向リピータスィッチ制御部（BRSWC) 32と双方向リピータ方向制御部（BRDC) 33とからなる場合のプログラマブル半導体装置の基本単位の構成について、図 7を用、て詳細に説明する

[0023] 図 7に示すように、双方向リピータ方向制御部（BRDC) 33は、双方向リピータスイツチ制御部（BRSWC) 32から出力される双方向リピータスィッチ制御信号 (TRN)を入力とし、また、演算要素部 (PE) 1の出カイネーブル (enable)信号駆動部 35から出力される出カイネーブル信号 OEO, OE1を入力として、双方向リピータ駆動部（B R) 11に対して双方向リピータ制御信号 ENを出力し、双方向リピータ駆動部 (BR) 1 1をオフ、順方向駆動、または逆方向駆動に制御する。

[0024] なお、横方向に設けた相互接続部 3に配置された双方向リピータ部 4では、双方向リピータ制御信号 ENは、双方向リピータ制御信号 ENR, ENLの 2つの信号力なる。この場合、双方向リピータ方向制御部（BRDC) 33は、例えば、双方向リピータ駆動部（BR) 11を左から右方向に駆動させる場合は、双方向リピータ制御信号 ENR= 1 、 ENL = 0とし、逆に、双方向リピータ駆動部（BR) 11を右力左方向に駆動させる場合は、双方向リピータ制御信号 ENR=0、 ENL= 1とする。また、縦方向に設けた相互接続部 3に配置された双方向リピータ部 4では、双方向リピータ制御信号 ENは、双方向リピータ制御信号 ENU, ENDの 2つの信号からなる。

[0025] 次に、図 8のタイミングチャートを用いて、プログラマブル半導体装置の基本単位の動作について説明する。図 8は、双方向リピータスィッチ制御部（BRSWC) 32から出力される双方向リピータスィッチ制御信号 TRNと、演算要素部 (PE) 1から出力される出カイネーブル信号 OEO, OE1と、双方向リピータ方向制御部（BRDC) 33から出力される双方向リピータ制御信号 ENR, ENLとの関係を示す。

[0026] 図 8に示すように、双方向リピータスィッチ制御信号 TRN = 0である時には、双方向リピータ駆動部（BR) 11をオフにするために、双方向リピータ制御信号 ENR=ENL =0となる。双方向リピータスィッチ制御信号 TRN= 1になった時点では、出力イネ一ブル信号 OEO= 1、 OE1 = 0であり、演算要素部（PE) 1の左側から出力がある。そのため、双方向リピータ駆動部 (BR) 11を左力右方向に駆動させるために、双方向リピータ制御信号 ENR= 1、 ENL = 0となる。

[0027] (第 2の実施形態）

図 9は、本発明の第 2の実施形態のプログラマブル半導体装置の全体構成を示すブロック図である。

[0028] 上述の第 1の実施形態においては、相互接続部 3を 1チャネル設けるとともに、入力 /出力接続部 2を 2セット設けて 1チャネルの相互接続部 3に接続可能な構成とした。これに対して、本実施形態では、図 9に示すように、相互接続部 3を 2チャネル設けるとともに、入力/出力接続部 2を 3セット設けて 2チャネルの相互接続部 3に接続可能な構成としている。相互接続部 3のチャネル数や入力/出力接続部 2のセット数は、所望の機能を実現するために必要な分だけ設けるものであり、特に限定されるものではないが、少ないほうが小面積ィ匕のために望ましい。相互接続部 3の 1チャネルで表されるビット数についても同様に特に限定されるものではない。

[0029] (第 3の実施形態）

図 10は、本発明の第 3の実施形態のプログラマブル半導体装置の全体構成を示すブロック図である。

[0030] 上述の第 1の実施形態においては、相互接続部 3を縦方向と横方向に設ける構成とした。これに対して、本実施形態では、図 10に示すように、相互接続部 3を斜め方向にも追加した構成としている。また、相互接続部 3を、もう 1方向斜めに追加する構成とすることも可能である。

[0031] (第 4の実施形態）

図 11は、本発明の第 4の実施形態のプログラマブル半導体装置の全体構成を示すブロック図である。

[0032] 上述の第 1の実施形態においては、相互接続部 3の交点の間に双方向リピータ部 4 のみを設ける構成とした。これに対して、本実施形態では、図 11に示すように、相互接続部 3の交点の間に、双方向リピータ部 4の他に、常時オン状態である常時オン双方向リピータ部 6を追加した構成としている。常時オン双方向リピータ部 6の配置場所、個数は、特に制限されるものではないが、個数が少ないほうが小面積ィ匕のために望ましい。

[0033] 常時オン双方向リピータ部 6は、図 12に示すように、双方向リピータ駆動部（BR) 1 1と、双方向リピータ駆動部 (BR) 11をオフ、順方向駆動、または逆方向駆動に制御する常時オン双方向リピータ制御部（BRC) 13とからなる。

[0034] 常時オン双方向リピータ制御部（BRC) 13は、本プログラマブル半導体装置の構成情報を記憶した、図 5に示したようなメモリ素子 31からなる。または、常時オン双方向リピータ制御部（BRC) 13は、図 13に示すように、演算要素部（PE)力もの出力イネ一ブル信号を入力として、双方向リピータ駆動部 (BR) 11をオフ、順方向駆動、または逆方向駆動に制御するための双方向リピータ制御信号を双方向リピータ駆動部（ BR) 11に出力する常時オン双方向リピータ方向制御部（BRDC) 34からなる。

[0035] 次に、図 14を用いて、双方向リピータ部 4および常時オン双方向リピータ部 6の同期化を実現するための構成について説明する。

[0036] 図 14に示すように、双方向リピータ部 4は、図 3に示した双方向リピータ駆動部（BR ) 11と双方向リピータ制御部（BRC) 12との間に、タイミング信号が入力されるレジスタ部 14を挿入した構成になっている。このように、双方向リピータ制御部（BRC) 12の出力部分にレジスタ部 14を挿入し、双方向リピータ制御部（BRC) 12の出力をタイミング信号により同期化する。これにより、演算要素部 (PE) 1内の出力バッファ (不図示）の出力と、双方向リピータ駆動部（BR) 11の 3ステートバッファ対 21の出力とがショートしてバスファイト状態になることを回避可能となる。また、演算要素部 (PE) 1の出力バッファ力もの信号出力タイミングも揃えることが可能となる。

[0037] 常時オン双方向リピータ部 6についても、図 14と同様に、図 12に示した双方向リピータ駆動部（BR) 11と常時オン双方向リピータ制御部（BRC) 13との間に、レジスタ部 14を挿入することで同期化が実現可能となる。

[0038] 次に、具体的な実施例を用いて本発明の構成および動作について説明する。

実施例 1

[0039] 図 15は、本発明の実施例 1のプログラマブル半導体装置の基本単位における双方向リピータ方向制御部（BRDC) 33の構成を示す回路図である。

[0040] 図 15に示すように、双方向リピータ方向制御部（BRDC) 33は、演算要素部（PE) 1からの出カイネーブル信号 OEO, OE1と、相互接続部 3の交点に対応する部分からのィネーブル信号 ENO, EN1との論理和（OR)を演算する論理和ゲートと、その演算結果と双方向リピータスィッチ制御部（BRSWC) 32からの双方向リピータスイツチ制御信号 TRNとの論理積 (AND)を演算し、該演算結果を双方向リピータ制御信号 ENRO, ENL0として出力する論理積ゲートとを備えて、る。

[0041] 例えば、双方向リピータスィッチ制御信号 TRN= 1の時に、左側上流のィネーブル信号 EN0= 1であるか出カイネーブル信号 OE0= 1であるならば、双方向リピータ駆動部（BR) 11を左から右へ駆動させるための双方向リピータ制御信号 ENR0が 1となる。また、右側上流のィネーブル信号 EN1 = 1であるか出カイネーブル信号 ΟΕ1 = 1であるならば、双方向リピータ駆動部 (BR) 11を右力左へ駆動させるための双方向リビータ制御信号 ENL0が 1となる。双方向リピータスィッチ制御信号 TRN = 0の場合は、 ENR0 = ENL0 = 0となり、双方向リピータ駆動部（BR) 11をオフにする。実施例 2

[0042] 図 16は、本発明の実施例 2のプログラマブル半導体装置の基本アレイ単位の構成を示す回路図である。

[0043] 図 16に示すように、相互接続部 3と平行に配線されるィネーブル信号接続部 41の分岐部は、論理和ゲートにより実現されている。すなわち、ィネーブル信号接続部 41 は、相互接続部 3が相互接続結合部 5で分岐すると、これにあわせて分岐することになる。双方向リピータ方向制御部（BRDC) 33においては、上述のように、出力イネ一ブル信号 OEとィネーブル信号接続部 41からのィネーブル信号との論理和を演算し、その演算結果と双方向リピータスィッチ制御信号 TRNとの論理積を演算したものが、双方向リピータ制御信号 ENR, ENL, ENU, ENDとなる。

実施例 3

[0044] 図 17は、本発明の実施例 3のプログラマブル半導体装置の基本アレイ単位の構成を示す回路図である。

[0045] 上述の実施例 2においては、縦方向に設けた相互接続部 3に双方向リピータ部 4を配置した構成とした。これに対して、本実施例では、図 17に示すように、縦方向に設けた相互接続部 3に、双方向リピータ部 4の代わりに常時オン双方向リピータ部 6を配置した構成となっている。常時オン双方向リピータ部 6においては、演算要素部（PE) 1からの出カイネーブル信号 OEの入力も、双方向リピータスィッチ制御信号 TRNの入力もないため、論理ゲートの追加は不要であり、ィネーブル信号接続部 41からのィネーブル信号をそのまま常時双方向リピータ制御信号 ENU, ENDとして利用することができる。また、駆動能力アップのために双方向リピータ部 4に常時双方向リビータ部 6を追加した構成において（図 11参照）、追加した常時双方向リピータ部 6についても上記と同様の構成とし、上記と同様の制御を行うことができる。

実施例 4

[0046] 図 18は、本発明の実施例 4のプログラマブル半導体装置の基本単位の構成を示す回路図である。

[0047] 図 18に示すように、双方向リピータ方向制御部（BRDC) 33は、ィネーブル信号接続部 41に接続されたィネーブル信号スィッチ部 42と、ィネーブル信号スィッチ部 42 の制御を行うイネ一ブル信号スィッチ制御部 43と、ィネーブル信号 ENO, EN1の伝搬方向を検出し、該検出結果を双方向リピータ制御信号 ENRO, ENLOとして出力するイネ一ブル信号伝搬方向検出部 44とからなる。

[0048] 図 18においては、ィネーブル信号スィッチ部 42は、 nMOSトランジスタからなる。また、ィネーブル信号スィッチ制御部 43は、ィネーブル信号スィッチ部 42の両側のィネーブル信号接続部 41からのィネーブル信号 ENO, EN1の論理積を演算する論理積ゲートと、その演算結果と双方向リピータスィッチ制御信号 TRNの反転信号との否定論理和 (NOR)を演算する否定論理和ゲートとからなる。また、ィネーブル信号伝搬方向検出部 44は、ィネーブル信号スィッチ部 42の両側のィネーブル信号接続部 41からのィネーブル信号 ENO, EN 1をそれぞれ入力するとともに双方向リピータスィッチ制御信号 TRNを反転入力し、互いに出力を他の否定論理和ゲートの入力として帰還する 2つの否定論理和ゲートからなり、該 2つの否定論理和ゲートのそれぞれによる否定論理和の演算結果を双方向リピータ制御信号 ENRO, ENL0として出力する NORラッチ回路である。

[0049] また、図 18においては、演算要素部（PE) 1からの出カイネーブル信号 OEO, OE 1を、協働型ダイナミックバッファ 45によって駆動する構成となっている。 [0050] 協働型ダイナミックバッファ 45は、タイミング信号 Φと演算要素部（PE) 1からの出力ィネーブル信号 OEと出力信号とを入力とし、タイミング信号 Φに応じてプリチャージあるいはプリディスチャージ処理を行い、該処理を行わない期間（後述の構成変更期間に相当）においては出カイネーブル信号 OEに応じてバッファ出力を行い、出カイネーブル信号 OEが不活性の場合は出力信号の変化に応じてバッファ出力を行うものであり、例えば、図 19または図 20に示すような回路構成で実現することが可能である。

[0051] 協働型ダイナミックバッファ 45に入力されるタイミング信号 Φは、構成確定期間（例えば、 0である期間）と構成変更期間 (例えば、 1である期間）とを持つ。タイミング信号 Φが構成変更期間である場合に、出カイネーブル信号 OEや双方向リピータスィッチ制御信号 TRNを切り替え、次にタイミング信号 Φが構成確定期間になった時点で、双方向リピータ制御信号 ENRO, ENLOの出力が決定されることになる。

[0052] 次に、図 19および図 21を用いて、協働型ダイナミックバッファ 45の回路特性について説明する。

[0053] 図 19において、出力信号であるイネ一ブル信号 ENにおける論理値の立ち下げを否定論理積ゲートが検出すると、この否定論理積ゲートは論理値が 1となり、この否定論理積ゲートの出力に接続される nMOSトランジスタがオンになる。それにより、図 21に示すように、出カイネーブル信号 OE = 0であっても、ィネーブル信号 ENにおける論理値をさらに加速して立ち下げ、ィネーブル信号 ENの信号変化を加速する。

[0054] 次に、図 22のタイミングチャートを用いて、プログラマブル半導体装置の基本単位（図 18の構成)の動作について説明する。図 22は、タイミング信号 Φと、双方向リビータスイッチ制御部 32からの双方向リピータスィッチ制御信号 TRNと、演算要素部（P E) 1からの出カイネーブル信号 OEO, OE1と、ィネーブル信号接続部 41からのイネ一ブル信号 ENO, EN1と、双方向リピータ方向制御部（BRDC) 33からの双方向リピータ制御信号 ENR, ENLとの関係を示す。

[0055] 図 22に示すように、演算要素部（PE) 1間接続を再構成する時には、タイミング信号 Φを 1にし、ィネーブル信号 ENO, EN1を 1とする。すると、ィネーブル信号スイツチ部 42に入力される制御信号が 0となってィネーブル信号スィッチ部 42がオフになるとともに、ィネーブル信号伝搬方向検出部 44から出力される双方向リピータ制御信号 ENR, ENLが 0になって双方向リピータ駆動部（BR) 11もオフとなる。

[0056] このようにタイミング信号 Φが 1になった期間に、出力イネーブノレ信号 OEO, OE1 や双方向リピータスィッチ制御信号 TRNを切り替える。

[0057] 例えば、最初にタイミング信号 Φが 1になった期間に、出カイネーブル信号 OEOのみを 1に切り替え、その後に、タイミング信号 Φを 0にすると、出カイネーブル信号 OE 0が 1であるのに対応してィネーブル信号 ENOが 0となる。し力し、この時点では、双方向リピータスイッチ制御信号 TRN = 0であるため、ィネーブル信号スィッチ部 42も双方向リピータ駆動部（BR) 11もオフのままである。

[0058] 次にタイミング信号 Φが 1になった期間に、双方向リピータスィッチ制御信号 TRN を 1に切り替え、その後に、タイミング信号 Φを 0にすると、ィネーブル信号 ENOが 0になったことが検出されてィネーブル信号スィッチ部 42がオンになり、ィネーブル信号 EN1が 0に変化する。すると、ィネーブル信号の左力右への伝搬方向が検出されて、双方向リピータ制御信号 ENRO= lとなり、左から右へのパスが活性ィ匕されて双方向リピータ駆動部（BR) 11がオンとなる。このように、双方向リピータ駆動部（BR) 1 1は、ー且オフ状態となるため、相互接続部 3上でバスファイトは生じず、ノスフアイト対策のためのレジスタ部 14 (図 14参照）を省略することも可能になる。

実施例 5

[0059] 図 23は、本発明の実施例 5のプログラマブル半導体装置の基本アレイ単位の構成を示す回路図である。

[0060] 上述の実施例 2においては、相互接続部 3と平行に配線されるィネーブル信号接続部 41の分岐部を、論理和ゲートにより実現した構成とした。これに対して、本実施例では、図 23に示すように、ィネーブル信号接続部 41の分岐部を結線で実現した構成となっている。出カイネーブル信号 OEは協働型ダイナミックバッファ 45によって駆動され、協働型ダイナミックバッファ 45はィネーブル信号接続部 41と接続されてヽる。双方向リピータ方向制御部（BRDC) 33は実施例 4と同様に、ィネーブル信号接続部 41に接続されている。

実施例 6 [0061] 図 24は、本発明の実施例 6のプログラマブル半導体装置の基本アレイ単位の構成を示す回路図である。

[0062] 上述の実施例 5においては、縦方向に設けた相互接続部 3に、双方向リピータ部 4 を配置した構成とした。これに対して、本実施例では、図 24に示すように、縦方向に設けた相互接続部 3に、双方向リピータ部 4の代わりに常時オン双方向リピータ部 6を配置した構成となって、る。

[0063] 常時オン双方向リピータ部 6においては、演算要素部（PE) 1からの出力イネーブル信号 OEの入力も、双方向リピータスィッチ制御信号 TRNの入力もな、。

[0064] そのため、協働型ダイナミックバッファ 45は、例えば、図 25または図 26に示すような回路構成で実現することが可能である。

[0065] また、常時オン双方向リピータ方向制御部（BRDC) 34は、例えば、図 27に示すような回路構成で実現することが可能である。

[0066] 図 27においては、ィネーブル信号スィッチ部 42は、 nMOSトランジスタからなる。また、ィネーブル信号スィッチ制御部 43は、ィネーブル信号スィッチ部 42の両側のィネーブル信号接続部 41からのイネ一ブル信号 ENO, EN1の否定論理積 (NAND) を演算する否定論理積ゲートからなる。また、ィネーブル信号伝搬方向検出部 44は、イネ一ブル信号スィッチ部 42の両側のィネーブル信号接続部 41からのィネーブル信号 ENO, EN1をそれぞれ入力とし、互いに出力を他の否定論理和ゲートの入力として帰還する 2つの否定論理和ゲートからなり、該 2つの否定論理和ゲートのそれぞれによる否定論理和の演算結果を双方向リピータ制御信号 ENU, ENDとして出力する NORラッチ回路である。

[0067] また、駆動能力アップのために双方向リピータ部 4に常時双方向リピータ部 6を追カロした構成において（図 11参照）、追加した常時双方向リピータ部 6についても上記と同様の構成とし、上記と同様の制御を行うことができる。

[0068] なお、本発明のプログラマブル半導体装置の活用例としては、ダイナミック 'リコンフィギャラブル 'プロセッサ（DRP)などが挙げられる。 DRPは、数 bitを基本単位とするプロセッシングエレメント（演算要素部）とプログラマブル配線と力もなり、ユーザの必要機能を、演算要素部と通信網の構成をダイナミックに変更することで実現する。 DR Pは、演算要素部の規模が大きぐ演算要素部単位でのリピータ挿入は必須であり、リピータ挿入を前提として通信網を最適化することが重要である。

Claims

請求の範囲

[1] 所定の演算を実行する演算要素手段と、

前記演算要素手段における信号の入力部分および/または出力部分となる入力/ 出力接続手段と、

複数の配線からなり、前記入力/出力接続手段を介して前記演算要素手段を接続する相互接続手段と、

前記相互接続手段の交点の間に配置され、前記相互接続手段を切断、順方向駆動、または逆方向駆動する双方向リピータ手段と、

前記相互接続手段の交点に配置され、その交点にお!/、て前記相互接続手段を結合する相互接続結合手段とを有するプログラマブル半導体装置。

[2] 前記相互接続手段は、縦方向、横方向の配線力もなる、請求項 1記載のプログラマブル半導体装置。

[3] 前記相互接続手段は、縦方向、横方向、斜め方向の配線からなる、請求項 1記載のプログラマブル半導体装置。

[4] 前記相互接続手段は、複数チャネル設けられて、る、請求項 1記載のプログラマブル半導体装置。

[5] 前記入力/出力接続手段は、前記相互接続手段の複数チャネルの、ずれかに任意に接続可能である、請求項 1記載のプログラマブル半導体装置。

[6] 前記相互接続結合手段は結線である、請求項 1記載のプログラマブル半導体装置

[7] 前記双方向リピータ手段は、

順方向または逆方向に駆動可能な双方向リピータ駆動手段と、

前記双方向リピータ駆動手段をオフ、順方向駆動、または逆方向駆動に制御する双方向リピータ制御手段とからなる、請求項 1記載のプログラマブル半導体装置。

[8] 前記双方向リピータ駆動手段は、 3ステートバッファ対力もなる、請求項 7記載のプログラマブル半導体装置。

[9] 前記双方向リピータ制御手段は、前記プログラマブル半導体装置の構成情報を記憶したメモリ素子力もなる、請求項 7記載のプログラマブル半導体装置。

[10] 前記双方向リピータ制御手段は、

前記双方向リピータ駆動手段をオンまたはオフに制御するための双方向リピータスイッチ制御信号を出力する双方向リピータスィッチ制御手段と、

前記双方向リピータスィッチ制御手段からの前記双方向リピータスィッチ制御信号を入力とすると共に、前記演算要素手段力もの出カイネーブル信号を入力として、前記双方向リピータ駆動手段をオフ、順方向駆動、または逆方向駆動に制御するための双方向リピータ制御信号を前記双方向リピータ駆動手段に出力する双方向リビータ方向制御手段とからなる、請求項 7記載のプログラマブル半導体装置。

[11] 前記双方向リピータ制御手段の一部は、

前記双方向リピータスィッチ制御手段からの前記双方向リピータスィッチ制御信号を入力とすると共に、前記演算要素手段力もの出カイネーブル信号を入力として、前記双方向リピータ駆動手段をオフ、順方向駆動、または逆方向駆動に制御するための双方向リピータ制御信号を前記双方向リピータ駆動手段に出力する双方向リビータ方向制御手段とからなり、

前記双方向リピータ制御手段の残りは、

前記演算要素手段力の出カイネーブル信号を入力として、前記双方向リピータ駆動手段をオフ、順方向駆動、または逆方向駆動に制御するための双方向リピータ制御信号を前記双方向リピータ駆動手段に出力する双方向リピータ方向制御手段のみ力もなる、請求項 7記載のプログラマブル半導体装置。

[12] 前記双方向リピータスィッチ制御手段は、前記プログラマブル半導体装置の構成情報を記憶したメモリ素子からなる、請求項 10または 11記載のプログラマブル半導体装置。

[13] 前記双方向リピータ制御手段は、当該双方向リピータ制御手段の出力をタイミング信号により同期化する構成である、請求項 7記載のプログラマブル半導体装置。

[14] 前記双方向リピータ方向制御手段は、

前記演算要素手段からの出カイネーブル信号と、前記相互接続手段に沿って配線されるィネーブル信号接続手段からのィネーブル信号との論理和を演算する論理和ゲートと、

前記論理和ゲートによる演算結果と前記双方向リピータスィッチ制御手段力の前記双方向リピータスィッチ制御信号との論理積を演算し、該演算結果を前記双方向リビータ制御信号として出力する論理積ゲートとからなる、請求項 10または 11記載のプログラマブル半導体装置。

[15] 前記双方向リピータ方向制御手段は、

前記相互接続手段に沿って配線されるィネーブル信号接続手段に接続されたイネ一ブル信号スィッチ手段と、

前記イネ一ブル信号スィッチ手段の制御を行うィネーブル信号スィッチ制御手段と前記イネ一ブル信号接続手段からの前記イネ一ブル信号の伝搬方向を検出し、該検出結果を前記双方向リピータ制御信号として出力するィネーブル信号伝搬方向検出手段とからなる、請求項 10または 11記載のプログラマブル半導体装置。

[16] 前記イネ一ブル信号スィッチ手段は、

nMOSトランジスタからなり、

前記イネ一ブル信号スィッチ制御手段は、

前記イネ一ブル信号スィッチ手段の両側の前記イネ一ブル信号接続手段からのィネーブル信号の論理積を演算する論理積ゲートと、

前記論理積ゲートによる演算結果と前記双方向リピータスィッチ制御手段からの前記双方向リピータスィッチ制御信号の反転信号との否定論理和を演算する否定論理和ゲートとからなり、

前記イネ一ブル信号伝搬方向検出手段は、

前記イネ一ブル信号スィッチ手段の両側の前記イネ一ブル信号接続手段からの前記ィネーブル信号をそれぞれ入力するとともに前記双方向リピータスィッチ制御信号を反転入力し、互いに出力を他の否定論理和ゲートの入力として帰還する 2つの否定論理和ゲートからなり、該 2つの否定論理和ゲートのそれぞれによる否定論理和の演算結果を前記双方向リピータ制御信号として出力する NORラッチ回路である、請求項 15記載のプログラマブル半導体装置。

[17] 前記イネ一ブル信号スィッチ手段は、

nMOSトランジスタからなり、

前記イネ一ブル信号スィッチ制御手段は、

前記イネ一ブル信号スィッチ手段の両側の前記イネ一ブル信号接続手段からの前記ィネーブル信号の否定論理積を演算する否定論理積ゲートからなり、

前記イネ一ブル信号伝搬方向検出手段は、

前記イネ一ブル信号スィッチ手段の両側の前記イネ一ブル信号接続手段からの前記ィネーブル信号をそれぞれ入力し、互いに出力を他の否定論理和ゲートの入力として帰還する 2つの否定論理和ゲートからなり、該 2つの否定論理和ゲートのそれぞれによる否定論理和の演算結果を前記双方向リピータ制御信号として出力する NO Rラッチ回路である、請求項 15記載のプログラマブル半導体装置。

[18] 前記演算要素手段力の前記出カイネーブル信号を駆動する協働型ダイナミックバッファをさらに有する、請求項 15記載のプログラマブル半導体装置。

[19] 前記協働型ダイナミックバッファは、タイミング信号と、前記演算要素手段からの前記出カイネーブル信号と出力信号とを入力とし、前記タイミング信号に応じてプリチヤージあるいはプリディスチャージ処理を行、、該処理を行わな!/、期間にお、ては前記出カイネーブル信号に応じてバッファ出力を行い、前記出カイネーブル信号が不活性の場合は出力信号の変化に応じてバッファ出力を行う、請求項 18記載のプログラマブル半導体装置。

[20] 前記タイミング信号は、構成確定期間と構成変更期間とを持ち、

前記タイミング信号が構成変更期間である場合に、前記出カイネーブル信号および前記双方向リピータスィッチ制御信号の切り替えが行われ、次に前記タイミング信号が構成確定期間になった時点で、前記イネ一ブル信号伝搬方向検出手段から出力される前記双方向リピータ制御信号が決定される、請求項 19記載のプログラマブル半導体装置。

[21] 前記演算要素手段は、入力される制御信号に応じて前記所定の演算を実行する、請求項 1記載のプログラマブル半導体装置。