WO2005117262A1 - 光再構成可能論理回路 - Google Patents

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WO2005117262A1
WO2005117262A1 PCT/JP2005/008612 JP2005008612W WO2005117262A1 WO 2005117262 A1 WO2005117262 A1 WO 2005117262A1 JP 2005008612 W JP2005008612 W JP 2005008612W WO 2005117262 A1 WO2005117262 A1 WO 2005117262A1
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input
preset
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Minoru Watanabe
Fuminori Kobayashi
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    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
    • H03K19/17748—Structural details of configuration resources
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/10—Integrated devices
    • H10F39/107—Integrated devices having multiple elements covered by H10F30/00 in a repetitive configuration, e.g. radiation detectors comprising photodiode arrays

Definitions

  • the present invention relates to an optically reconfigurable logic circuit capable of reconfiguring a logical structure of an internal circuit by inputting an optical signal including logic circuit configuration information, and more particularly, to a dynamically reconfigurable logic circuit.
  • the present invention relates to an optically reconfigurable logic circuit capable of increasing the gate density of an internal circuit by retaining configuration information.
  • External forces Devices that can reconfigure the logic structure of a circuit by inputting logic circuit configuration information include a field programmable gate array (FPGA). .) Is widely used. Furthermore, in order to maximize the operation rate of the gate array and reduce the circuit mounting area, research and development of dynamically reconfigurable devices has been promoted in recent years, and high-speed reconfigurable devices have been developed. Demand is increasing.
  • FPGA field programmable gate array
  • DAP / DNA Digital Application Processor / Distributed
  • Non-Patent Documents 11, 12 are packages of reconfigurable memory and microprocessor arrays on a single chip.
  • the reconfiguration memory inside the chip stores 3 to 16 banks of reconfiguration context. These banks are switched for each clock. This process is the so-called context switching method.
  • the Arithmetic and Logical Unit (ALU) of these devices can be reconfigured every clock with a period of a few nanoseconds.
  • ALU Arithmetic and Logical Unit
  • Non-Patent Documents 7 to 10 an optically reconfigurable gate array (hereinafter, referred to as “ORGA”) is one of the devices capable of particularly reducing the reconfiguration time of the conventional FPGA.
  • ORGA optically reconfigurable gate array
  • ODRGA Optically Differential Reconfigurable Gate Array
  • devices differ from FPGAs in that they reconfigure the logic structure of the gate array with the input of optical signals from an external optical memory, similar to FPGAs.
  • devices such as ORGA and ODRGA that can reconfigure a logic circuit by inputting an optical signal are collectively referred to as “optically reconfigurable logic circuits”.
  • FIG. 18 is a diagram illustrating a configuration of an optically reconfigurable logic circuit.
  • the optically reconfigurable logic circuit 100 includes an optical part 101 and a VLSI part 102.
  • the optical part 101 has an optical system that irradiates the VLSI part 102 with an optical signal including logic circuit configuration information (see Patent Documents 1 to 5 and Non-Patent Documents 1 to 5).
  • the optical part 101 includes an optical storage element such as a holographic memory or a spatial light modulator in which logic circuit configuration information is stored, and an optical storage element power. It has a light emitting element such as a laser or an LED that outputs irradiation light for reading information (see Patent Documents 2, 4, and 5 and Non-Patent Document 2).
  • the logic circuit configuration information is read as an optical signal from the optical storage element by the light output from the light emitting element. It is.
  • the VLSI section 102 is based on a configuration information input circuit including a light receiving element for detecting an optical signal input from the optical section 101, and a logic circuit configuration information given by the optical signal input to the configuration information input circuit.
  • a logic configuration variable circuit configured with a logical configuration, an input / output circuit that inputs and outputs external signals to and from the logic configuration variable circuit, and a controller that controls the operation of the entire optically reconfigurable logic circuit 100 (See Patent Documents 1 to 3, 5).
  • FIG. 19 is a diagram showing an example of a configuration information input circuit in a conventional optically reconfigurable logic circuit (see Patent Document 3).
  • FIG. 19 shows a configuration information input circuit used in the ODRGA.
  • the configuration information input circuit 105 includes a photodiode D, a PMOS transistor M, and a triggered flip-flop (hereinafter, referred to as "TFF").
  • Photodiode D is reverse-biased and the anode is grounded.
  • the power source of the photodiode D is connected to the power supply via the PMOS transistor M.
  • a preset signal nPRESET is input to the gate of the PMOS transistor M (here, the symbol “n” indicates negative logic. In the drawing, negative logic is indicated by an overline. The same applies hereinafter.) 0 nPRESET Is negative logic. When the nPRESET force is 0, the power supply voltage Vc is applied to the force source of the photodiode D.
  • the common node N1 of the photodiode D and the PMOS transistor M is connected to the trigger input terminal nT of the TFF.
  • the clock signal (CLOCK) is input to the clock terminal of TFF, and the clear signal (nCLEAR) is input to the clear terminal nCLR of TFF.
  • CLEAR is a signal of negative logic.
  • a 1-bit circuit configuration signal (CONFIG) is output from the output terminal Q of TFF.
  • the circuit configuration signal is a signal representing the logic circuit configuration information of the variable logic configuration circuit.
  • the TFF Inverts the logical value of CONFIG when the input force of the trigger input terminal nT is ⁇ , and maintains the logical value of CONFIG when the input of the trigger input terminal nT is 0. .
  • TFF forcibly sets CONFIG to 0.
  • nPRESET is set to 0, the power supply voltage Vc is applied between the terminals of the photodiode D, and then nPRESET is set to 1.
  • the node N1 is set to the H level due to the junction capacitance of the reverse-biased photodiode D.
  • an optical signal is input from the optical part 101.
  • a current flows through the photodiode D. Therefore, the potential of the node N1 becomes L level.
  • the photodiode D is not irradiated with light, the node N1 is maintained at the H level.
  • the above configuration is an example of a configuration information input circuit used for ODRGA, but when used for ORGA, D flip flops, latches, memories, etc. are used instead of the TFF in FIG. .
  • Patent Document 1 JP-A-2002-353317
  • Patent Document 2 US Patent No. 6057703
  • Patent Document 3 JP 2004-064017 A
  • Patent Document 4 U.S. Pat.No. 6,222,755
  • Patent Document 5 US Patent No. 6072608
  • Non-Patent Document 1 J. V. Campenhout, H. V. Marck, J. Depreitere, and J. Dambre, "Optoelectronic FPGAs", IEEE J. Sel. Top. Quantum Electron, Vol. 5, pp.
  • Non-Patent Document 2 J. Mumbru, G. Panotopoulos, D. Psaltis, X. An, F. Mok, S. Ay, S. Barna, and ER Fossum, "Optically Programmable Gate Array", Proc. SPIE -Int. Soc. Opt. Eng., Vol. 4089, pp. 763-771, 2000.
  • Non-Patent Document 3 J. Mumbru, G. Zhou, X. An, W. Liu, G. Panotopoulos, F. Mok, and D. Psaltis, "Optical memory for computing and information processing", Proc. SPIE -Int. Soc. Opt. Eng., Vol. 3804, pp. 14-24, 1999.
  • Non-Patent Document 6 J. Depreitere, H. Neefs, HV Marck, JV Campenhout, R. Baets, B. Dhoedt, H. Thienpont, and I. Veretennicoff, "An optoelectronic 3-D field programmable gate array, FPL '94 Proc, pp.352-360, 1994.
  • Non-Patent Document 8 Sherif S. Sherif, Stefan K. Griebel, Albert Au, Dennis Hui, Ted H. Szymanski, and H. Scott Hinton, Trild — Programmable Smart-Pixel Arrays: Design, VLSI Implementation, and Applications ”, Applied Optics, Volume 38, Issue 5, pp. 838—846 February 1999.
  • Non-Patent Document 9 Majd F. Sakr, Steven P. Levitan, C. Lee Giles, and Donald M.
  • Non-special reference literature 10 M. Watanabe, J. Ohtsubo, "Digital associative memory neural network with optical learning capability, Optics Communications, Vol.113, ⁇ 3t38, 1994.
  • Non-Patent Document 11 Hirotaka Nakano, Takeshi Shindo, Tetsuo Kazami, Masato Motomura, "Development of Dynamic Configuration Processor LSI", NEC Technical Report, NEC Corporation, April 2003, Vol.56, ⁇ .4, ⁇ 99- 102 Special reference S 12: U. Tangen, JS McCasknl, Hardware evolution with a massively parallel dynamically reconfigurable computer: POLYP ", Evolvable Systems: From Biology to Hardware. Second International Conference, ICES 98 Proc, pp.364—371, 1998.
  • the VLSI portion 102 of the conventional optically reconfigurable logic circuit has a logic configuration variable circuit and a large number of configuration information input circuits, as in a normal FPGA.
  • the conventional ORGA and ODRGA can be thought of as optical circuits added to the FPGA gate array.
  • Each configuration information input circuit requires a photodiode that detects optical logic circuit configuration information, a latch that temporarily stores logic circuit configuration information, a flip-flop or a memory, and several transistors. I do.
  • the ratio of the optical circuit in the mounting area of the VLSI chip of the ODRGA is about 47%. It is estimated when it reaches%. As described above, if the proportion of the optical circuit in the mounting area is large, an ORGA or ODRGA with a high gate density cannot be realized.
  • the conventional optically reconfigurable logic circuit has a memory function that overlaps as a whole.
  • the memory function of the VLSI section 102 has an important function of retaining the output value of the configuration information input circuit while refreshing the photodiode. However, if the memory function of the VLSI part 102 could be eliminated, the mounting area of the configuration information input circuit would be greatly reduced. Thus, it is considered that the gate density of the optically reconfigurable logic circuit can be extremely increased.
  • a first configuration of the optically reconfigurable logic circuit according to the present invention includes a photoconductive device that conducts and cuts off the conduction Z by inputting light, and transmits an optical signal including logic circuit configuration information to the photoconductive device.
  • An optically reconfigurable logic circuit comprising: a configuration information input circuit that converts the output into an electrical circuit configuration signal and outputs the same; and a logic configuration variable circuit that performs a logical configuration of an internal circuit according to the circuit configuration signal.
  • Logic circuit configuration information input from the optical signal is held as a circuit configuration signal in a parasitic capacitance between terminals of the photoconductive device in a non-conductive state (hereinafter referred to as an “input capacitor”), and the held circuit configuration Before the signal disappears due to the leak discharge, the input capacitor is preset and the next optical signal is input, whereby the logic circuit configuration information is dynamically held in the input capacitor. And performing control.
  • the input capacitor composed of the parasitic capacitance of the photoconductive device (consisting of the junction capacitance of the photoconductive device and other stray capacitance) is used. While the charge is charged, an optical signal including logic circuit configuration information is input to the optically reconfigurable logic circuit.
  • the logic reconfiguration of the variable logic configuration circuit is performed according to the circuit configuration signal.
  • the input stage of the logical configuration variable circuit has a high input impedance, so that a voltage drop between terminals of the photoconductive device during a period in which no optical signal is being input hardly occurs except for a voltage drop due to a leak current. Therefore, the circuit configuration signal is stably maintained for a relatively long time.
  • the logic configuration variable circuit performs a desired logic operation process by a logic circuit configured based on the circuit configuration signal.
  • the configuration information input circuit does not require a separate storage circuit such as a latch, a flip-flop or a memory for holding logic circuit configuration information.
  • the logic circuit configuration information is held by an input capacitor composed of stray capacitance. As a result, an excessive memory function is omitted, and the mounting area and power consumption of the configuration information input circuit can be significantly reduced as compared with the conventional case.
  • the input capacitor Before the circuit configuration information held in the input capacitor is lost due to the leak discharge, the input capacitor is refreshed by presetting the input capacitor and inputting the next optical signal. Therefore, the circuit configuration information of the input capacitor can be continuously and dynamically maintained.
  • a photoconductive device a photodiode, a phototransistor, a photoconductive cell, or the like can be used.
  • dynamically holding the logic circuit configuration information means that the state where the logic circuit configuration information is held is continued by periodically refreshing the logic circuit configuration information.
  • a second configuration of the optically reconfigurable logic circuit according to the present invention is characterized in that, in the first configuration, the photoconductive device is a photodiode connected in a reverse direction to noise.
  • the mounting area can be minimized, and the optically reconfigurable logic circuit can have a maximum number of gates.
  • a PN photodiode As the “photodiode”, a PN photodiode, a PIN photodiode, a Schottky photodiode, an avalanche photodiode, or the like can be used.
  • the use of a PN photodiode is effective for simplifying the manufacturing process and reducing the mounting area.
  • the configuration information input circuit quantizes a voltage between terminals of the photoconductive device.
  • a logic output circuit for outputting a logic output value wherein the logic output circuit quantizes an electrical signal output from the photoconductive device after converting the optical signal, and outputs a circuit configuration signal. It is output as a signal.
  • a stable signal can be output as a circuit configuration signal by quantizing the output of the photoconductive device by the logic output circuit.
  • the "logic output circuit” is a CMIS (Complementary Metal Insulator).
  • a preset voltage is applied to the photoconductive device in a reverse bias direction.
  • Preset control means for performing preset control for charging the input capacitor; and the photoconductive device illuminated in accordance with the optical signal after the input capacitor is charged by the preset control, wherein the optical signal is turned on for a predetermined time.
  • An illumination control means for performing illumination control for writing logic circuit configuration information to the configuration information input circuit by conducting the logic circuit configuration information, and after the logic circuit configuration information has been written to the configuration information input circuit by the illumination control, Timing generating means for outputting a preset timing signal to the preset control means with a delay time.
  • the preset control hand stage the features that you perform a preset control when the preset timing signal is input.
  • the preset control means when updating the logic circuit configuration information held by the configuration information input circuit, first, the preset control means applies a preset voltage between both poles of the photoconductive device with a reverse noise. This charges the input capacitor consisting of the parasitic capacitance of the photoconductive device. Next, the preset control unit stops applying the preset voltage.
  • the illumination control means controls the optically reconfigurable logic circuit so as to input an optical signal including logic circuit configuration information.
  • the logic circuit configuration information held by the configuration information input circuit can be updated. This series of updating operation of the logic circuit configuration information is called “refresh”.
  • the circuit configuration signal is stably maintained for a relatively long time.
  • Preset control means and illumination The control means performs the refresh before the voltage across the input capacitor falls below the logic threshold value of the logic output circuit due to the leak current, so that the logic circuit configuration information is continuously held in the configuration information input circuit.
  • the logic configuration variable circuit performs a desired logic operation process between the time when the logic circuit configuration information is updated and the time when the next logic circuit configuration information is updated.
  • the preset control unit and the illumination control unit dynamically update the logic circuit configuration information of the configuration information input circuit. It is possible to prevent the logic configuration of the logic configuration variable circuit from becoming uncertain unexpectedly.
  • the “predetermined delay time” when the timing generation means outputs the preset timing signal is a time interval from the input of the optical signal to the time before the circuit configuration information of the input capacitor disappears due to the leak discharge. It is appropriately set to a shorter time.
  • the timing generation means may include a terminal of the photoconductive device preset to the preset voltage by the preset control.
  • a preset timing signal is output to the preset control means with a delay time shorter than a period during which the voltage falls below a predetermined logical threshold value due to the inter-voltage discharge.
  • the timing generation unit outputs the preset timing signal to the preset control unit again before the voltage between the terminals of the photoconductive device drops below the predetermined logical threshold value after the preset. Then, the circuit configuration information of the input capacitor is updated. Thereby, the circuit configuration information of the input capacitor can be dynamically held.
  • the “predetermined logical threshold” is a logical threshold voltage determined by a semiconductor circuit constituting the optically reconfigurable logic circuit.
  • the configuration information input circuit may include a preset applied between both poles of the photoconductive device. It is provided with a preset 'switching element for turning on and off the voltage, and the preset control means asserts a preset signal for turning on the preset' switching element for a predetermined period.
  • the preset 'switching element is turned on by the preset signal, a preset voltage is applied between both electrodes of the photoconductive device, and the input capacitor is preset. Thereafter, by irradiating the photoconductive device with an input signal, circuit configuration information can be written to the input capacitor.
  • the “preset 'switching element' is a MISFET (Metal Insulator
  • the "predetermined period" for asserting the preset signal is set to a period sufficient for the voltage of the input capacitor to be saturated to the preset voltage.
  • Logic output holding means for holding a logical output value of the logic configuration variable circuit at a timing before a time when a voltage between terminals of the photoconductive device drops below a predetermined logic threshold by discharging. It is characterized by the following.
  • the output signal of the logical configuration variable circuit is temporarily held by the external output storage unit. Therefore, even if the logic structure of the internal circuit of the variable logic configuration circuit becomes indefinite while updating the logic circuit configuration information, it is possible to prevent the logic output value of the variable logic configuration circuit from becoming undefined.
  • the logic output holding means When the logic output holding means is added, an additional mounting area is required.
  • the number of logic outputs of the logic configuration variable circuit is much smaller than the number of bits of all logic circuit configuration information. Therefore, the mounting area can be far reduced as compared with the conventional case where the storage element is mounted corresponding to all the photoconductive devices.
  • a commonly used storage element such as a latch, a flip-flop or a register can be used.
  • An eighth configuration of the optically reconfigurable logic circuit according to the present invention is the optical reconfigurable logic circuit according to the seventh configuration, wherein
  • the configuration information input circuit includes a preset 'switching element for turning on and off a preset voltage applied between both electrodes of the photoconductive device, and the preset control means includes the preset' preset for turning the switching element on '.
  • the logic output holding means holds the logic output value of the logic configuration variable circuit at a timing before the preset control means asserts the preset signal. It is characterized by doing.
  • the logic output holding means holds the logic output value of the logic configuration variable circuit after the input capacitor holds the circuit configuration information and before the input capacitor is preset by the preset. While the circuit configuration information of the input capacitor is being updated, the previous circuit configuration information is retained, and the logic configuration of the logic configuration variable circuit is maintained. Therefore, even when the logic structure of the internal circuit of the variable logic configuration circuit becomes indefinite while updating the logic circuit configuration information, it is possible to prevent the logic output value of the variable logic configuration circuit from becoming undefined.
  • a ninth configuration of the optically reconfigurable logic circuit according to the present invention is the optical reconfigurable logic circuit according to any one of the fourth to sixth configurations, wherein the circuit configuration signal output from the configuration information input circuit is a variable logic configuration variable.
  • a pass transistor control means for performing control to maintain the parasitic capacitance (hereinafter referred to as “output capacitor”) of the input circuit of the logic configuration variable circuit connected to the line or the circuit configuration signal transmission line.
  • the circuit configuration signal is held in the output capacitor during a period in which the circuit configuration information of the input capacitor is updated by the preset and irradiation input of the optical signal (hereinafter, referred to as “refresh period”). By doing so, it is possible to maintain and execute the logic configuration of the logic configuration variable circuit even during the refresh period.
  • the element added to the configuration information input circuit is a path. Since only transistors are used, the mounting area is small This makes it possible to perform a game.
  • the pass transistor control unit is charged to the preset voltage by the preset control after the irradiation of the optical signal.
  • the control is performed such that the pass transistor is turned on and the pass transistor is turned off during the irradiation of the optical signal.
  • An eleventh configuration of the optically reconfigurable logic circuit according to the present invention is the optical reconfigurable logic circuit according to any one of the fourth to tenth configurations, wherein the optical signal including the logic circuit configuration information is supplied to the configuration information input circuit.
  • Light signal input means for irradiating light, and the illumination control means controls selection of the light signal output from the light signal input means and on / off of irradiation.
  • the optical signal input unit performs an operation of repeatedly updating the logic circuit configuration information while selecting an optical signal, thereby realizing an optically reconfigurable logic circuit in which the logic configuration changes dynamically. can do.
  • the eleventh configuration in the eleventh configuration, at least two of the logic configuration variable circuits have a common input / output terminal of a logic variable.
  • the optical signal input means is capable of independently inputting an optical signal including logic circuit configuration information to the configuration information input circuit corresponding to each of the logic configuration variable circuits.
  • the open collector circuit provided at the output stage of the logic configuration variable circuit and at least one of the logic configuration variable circuits connected in parallel correspond to the logic configuration variable circuit. While switching so that the optical signal is not irradiated to the configuration information input circuit, the optical signal input is performed so that an optical signal including the same logic circuit configuration information is input to each of the logic configuration variable circuits.
  • the photoconductive device in any one of the first to fifth configurations, is a photodiode that is reverse-biased.
  • the information input circuit is characterized in that the logic circuit configuration information is held as electric charges by an input capacitor composed of a junction capacitance and a stray capacitance of the photodiode.
  • the mounting area of the photoconductive device can be particularly reduced, and the mounting area of the configuration information input circuit can be reduced.
  • the configuration information input circuit has a configuration in which the logic circuit configuration information is held by the input capacitor composed of the junction capacitance and the stray capacitance of the photoconductive device.
  • the mounting area and power consumption of the information input circuit can be significantly reduced. As a result, the mounting area of the optical circuit is reduced, and a high gate density can be realized.
  • FIG. 1 is a block diagram illustrating a functional configuration of an entire optically reconfigurable logic circuit according to a first embodiment of the present invention.
  • FIG. 2 is a circuit diagram illustrating an example of a configuration of a variable logic configuration circuit.
  • FIG. 3 is a diagram illustrating an example of a configuration of a logical block in FIG. 2.
  • FIG. 4 is a diagram illustrating an example of a configuration of a switching matrix shown in FIG. 2.
  • FIG. 5 is a circuit diagram showing a configuration example of a configuration information input circuit.
  • FIG. 6 is a timing chart illustrating an operation of the configuration information input circuit.
  • FIG. 7 is a diagram illustrating a configuration of an output holding circuit.
  • FIG. 8 is a timing chart for explaining the operation of the output holding circuit.
  • FIG. 9 is a diagram illustrating another configuration of the output holding circuit.
  • FIG. 10 is a block diagram illustrating a functional configuration of the entire optically reconfigurable logic circuit according to Embodiment 2 of the present invention.
  • FIG. 11 is a diagram illustrating a configuration of an output circuit.
  • FIG. 12 is a block diagram illustrating a functional configuration of the entire optically reconfigurable logic circuit according to a third embodiment.
  • FIG. 13 shows a configuration information input circuit displayed at a transistor level.
  • (a) is the configuration information input circuit of FIG. 5A
  • (b) is the configuration information input circuit according to the third embodiment.
  • FIG. 14 is a timing chart showing a schedule of the reconfiguration operation of the optically reconfigurable logic circuit and the execution of the logical configuration variable circuit according to the first embodiment.
  • FIG. 15 is a timing chart showing a schedule of a reconfiguration operation of the optically reconfigurable logic circuit and an execution of the logical configuration variable circuit according to the third embodiment.
  • FIG. 16 is a circuit diagram of a dynamic optical reconfiguration array for performing a partial reconfiguration according to a third embodiment.
  • FIG. 17 is a timing chart without washing the operation schedule of the dynamic reconfiguration operation and the execution of the logical configuration variable circuit in the dynamic optical reconfiguration array of FIG. 16;
  • FIG. 18 is a diagram illustrating a configuration of an optically reconfigurable logic circuit.
  • FIG. 19 is a diagram showing an example of a configuration information input circuit in a conventional optically reconfigurable logic circuit.
  • FIG. 1 is a block diagram illustrating a functional configuration of the entire optically reconfigurable logic circuit according to the first embodiment of the present invention.
  • the optically reconfigurable logic circuit 1 includes an optical unit 2 (optical signal input means) and a VLSI unit 3.
  • the optical unit 2 is a unit that outputs logic circuit configuration information as an optical signal.
  • the VLSI unit 3 is a unit that constructs a logical configuration of an internal circuit based on the logical circuit configuration information included in the optical signal input from the optical unit 2 and performs an arithmetic process.
  • the optical section 2 includes an optical memory 4 and an illuminating section 5.
  • the optical memory 4 is a memory for optically storing logic circuit configuration information.
  • the illuminating unit 5 includes a light emitting element that emits light for reading out the logic circuit configuration information stored in the optical memory 4.
  • the light emitted from the illumination unit 5 (hereinafter, referred to as “reference light”) passes through the optical memory 4 and becomes an optical signal that is a pattern light including logic circuit configuration information. This optical signal is applied to the VLSI unit 3.
  • optical memory 4 a hologram memory, a spatial light modulator (a liquid crystal spatial light modulator or the like) or the like is used.
  • illumination unit 5 a semiconductor laser array or the like is used.
  • the logic circuit configuration information read from the optical memory 4 is switched by changing the angle of the reference light emitted from the illumination unit 5 to the optical memory 4 or by spatially changing the optical modulation characteristics of the optical memory 4.
  • the optical unit 2 is a conventional optical unit such as that described in Patent Documents 2, 4, 5, and the like. Since various types are known, detailed description is omitted here.
  • the VLSI unit 3 includes a plurality of configuration information input circuits 6, a variable logic configuration circuit 7, input / output circuits 8, 9, an output holding circuit 10, a preset control unit 11, an illumination control unit 12, and a timer 13. You. These are mounted on one VLSI chip.
  • the configuration information input circuit 6 includes a photodiode P, which is a type of photoconductive device. As will be described later, the photodiode P is reverse-biased and functions as a capacitor (hereinafter referred to as an “input capacitor” t) C that also has a parasitic capacitance (junction capacitance and stray capacitance).
  • the configuration information input circuit 6 converts an optical signal emitted from the optical unit 2 into an electric signal by using a photodiode P. Then, the electrical signal including the logic circuit configuration information is temporarily held and output as a voltage signal. At this time, the logic circuit configuration information is held as an electric charge in the input capacitor C of the photodiode P. Then, the voltage between the terminals of the photodiode P is binarized and output by the high input impedance logic output circuit DIG (see FIG. 5).
  • the logic configuration variable circuit 7 configures an internal logic circuit according to the logic circuit configuration information output from each configuration information input circuit 6. Then, the logic configuration variable circuit 7 executes a logic operation process by the configured logic circuit.
  • each configuration information input circuit 6 and the logical configuration variable circuit 7 are separately illustrated, but physically, as described later, Each configuration information input circuit 6 is dispersedly incorporated in each part of the logic configuration variable circuit 7.
  • the input / output circuits 8 and 9 are interfaces for controlling the input of a logical variable from an external circuit to the VLSI unit 3 and the output of the logical variable to the VLSI unit 3 external circuit.
  • the output holding circuit 10 is a circuit for temporarily holding the output of the logic configuration variable circuit 7 while the logic of the logic configuration variable circuit 7 is being reconfigured.
  • the preset control unit 11 outputs a preset signal nPRESET for presetting each configuration information input circuit 6 on an irregular basis.
  • the time interval at which the preset control unit 11 outputs the preset signal nPRESET is at least as long as the electric charge charged in the input capacitor C of the photodiode P of each configuration information input circuit 6 is discharged (leak discharge) by the leak current.
  • the voltage between the terminals of the photodiode P falls below the logic threshold of the logic output circuit DIG It is shorter than the time until.
  • the time during which the preset signal nPRESET is output is set to about the saturation time of the input capacitor C of the photodiode P of each configuration information input circuit 6. These times are measured by the timer 13 (timing generation means). That is, the timer 13 measures the time for performing the preset, and outputs a preset timing signal to the preset control unit 11 periodically.
  • the preset control section 11 outputs a preset signal nPRESET according to the preset timing signal.
  • the decay time during which the voltage between the terminals of the photodiode P drops due to the leak discharge is as long as about several tens of milliseconds. Therefore, the time interval at which the preset control unit 11 outputs the preset signal nPRESET can be set to a sufficiently long time interval as compared with the time when the logical configuration variable circuit 7 performs the arithmetic processing for one task.
  • the illumination control unit 12 controls the optical unit 2 so that the illumination unit 5 of the optical unit 2 outputs an optical signal for a predetermined time after the preset control unit 11 has finished outputting the preset signal nPRESET. .
  • FIG. 2 is a circuit diagram illustrating an example of the configuration of the logical configuration variable circuit 7.
  • the logic configuration variable circuit 7 has a configuration similar to that of a general FPGA, except for an input portion of logic circuit configuration information.
  • the logic configuration variable circuit 7 includes four IZO blocks 14, four logic blocks 15, five switching matrices 16, and connection wirings 17.
  • a configuration information input circuit 6 is built in each part inside each logic block 15 and each switching matrix 16.
  • the four ⁇ blocks 14 are circuits for allocating input variables to the logic configuration variable circuit 7 to the respective connection wirings 17 and allocating signals for outputting output variables of the logic configuration variable circuit 7 to external output lines. It is.
  • the four logical blocks 15 are respectively arranged at the vertices of a square.
  • the logic block 15 is a logic operation processing circuit that constructs a logic structure according to the logic circuit configuration information output from the configuration information input circuit 6.
  • Each switching matrix 16 is arranged at the midpoint of the four sides of the rectangle surrounding the four logic blocks 15, and at the center of the rectangle. Also, between each switching matrix 16, each switching matrix 16 and each logic block 15, and each logic block 15 are connected by a plurality of connection wires 17.
  • the switching matrix 16 is a switch circuit that switches the connection direction of the connection wiring 17 in accordance with the logic circuit configuration information output from the configuration information input circuit 6.
  • IZO blocks 14 are provided corresponding to the four switching matrices 16 located at the midpoints of the four sides of the square surrounding the four logical blocks 15, respectively. Each of these four switching matrixes 16 is connected to a corresponding IZO block 14 by a plurality of connection wires 17. Then, through these IZO blocks 14, input and output of logical variables to and from an external circuit are performed.
  • FIG. 3 is a diagram illustrating an example of a configuration of the logical block 15 in FIG.
  • the logic block 15 shown in this example includes four input variable selection circuits 18, a lookup table 19, a D flip-flop (hereinafter, referred to as “DFF”) 20, an output variable selection circuit 21, and eight output wiring selection circuits.
  • DFF D flip-flop
  • a circuit 22 and a clear signal selection circuit 23 are provided.
  • Each input variable selection circuit 18 has five input lines, each connected to a different connection wiring 17, and two input lines to which logic 0 and logic 1 are input. It consists of a multiplexer that selects one of the input lines.
  • the input variable selection circuit 18 includes three configuration information input circuits 6. Each configuration information input circuit 6 outputs 1-bit logic circuit configuration information. The input variable selection circuit 18 selects one of the seven input lines according to the logic circuit configuration information output from each configuration information input circuit 6. The selected input linear force The input logical value is output to the output line.
  • the look-up table 19 selects and outputs one of the 16-bit selected signals according to the 4-bit selection signal input from the four input variable selection circuits 18.
  • the look-up table 19 includes 16 configuration information input circuits 6 and a multiplexer 19a for selecting one of the outputs of each configuration information input circuit 6.
  • the 16 configuration information input circuits 6 each output a selected signal.
  • the multiplexer 19a selects a signal to be selected according to a 4-bit selection signal input from the input variable selection circuit 18.
  • the DFF 20 temporarily holds the output value of the lookup table 19. Lookup • The output value of Table 19 is input to the input terminal D of DFF20. DFF20 generates the look-up table 19 at the rise of the clock CLK input from the clock terminal. Capture and store output values. DFF20 outputs the held logic value from output terminal Q. The inverted value is also output from the output terminal nQ.
  • the output variable selection circuit 21 is configured by a three-input one-output multiplexer. Two of the input terminals of the output variable selection circuit 21 are connected to the output terminals Q and nQ of the DFF20. The other one of the input terminals of the output variable selection circuit 21 is directly connected to the output terminal of the lookup table 19, bypassing DFF20.
  • the output variable selection circuit 21 incorporates two configuration information input circuits 6. Then, according to the two-bit logic circuit configuration information output from the two configuration information input circuits 6, the output variable selection circuit 21 selects one of the inputs from the three input terminals and sends it to the output terminal. Output.
  • the output value of the clear signal selection circuit 23 is input to the clear terminal CLR of the DFF 20.
  • the clear signal selection circuit 23 includes a four-input one-output multiplexer. Two of the input terminals of the tally signal selection circuit 23 are connected to different connection wirings 17, respectively. Logic 0 and logic 1 are input to the remaining two of the input terminals of the clear signal selection circuit 23.
  • the clear signal selection circuit 23 incorporates two configuration information input circuits 6. Then, according to the 2-bit logic circuit configuration information output from the two configuration information input circuits 6, the clear signal selection circuit 23 selects one of the inputs from the four input terminals and outputs it to the output terminal .
  • the output wiring selection circuit 22 includes a plurality of tri-state buffers (tri-state buffers) 22a provided in one-to-one correspondence with the respective connection wirings 17. Also, a configuration information input circuit 6 is provided in one-to-one correspondence with each tristate 'buffer 22a. The output of each configuration information input circuit 6 is input to the strobe input terminal of the corresponding tristate 'buffer 22a. The output variable of the output variable selection circuit 21 is input to the data input terminal of each tristate 'buffer 22a. The data output terminal of each tri-state buffer 22a is connected to the corresponding connection wiring 17.
  • FIG. 4 is a diagram showing an example of the configuration of the switching matrix 16 of FIG.
  • the switching 'matrix 16 is provided at a position where the connection wiring 17 crosses.
  • a connection switching circuit 16a including six analog switches 16b is provided.
  • the four connection wirings 17 connected to the connection switching circuit 16a can be connected to any two It is possible to divide each book into sets and connect the connection wires 17 of each set.
  • a configuration information input circuit 6 is provided so as to correspond one-to-one with each analog switch 16b.
  • the output of each configuration information input circuit 6 turns on and off the corresponding analog switch 16b.
  • each logic block 15 and each switching matrix 16 connected by the connection wiring 17 form the logic configuration variable circuit 7. Then, by inputting an optical signal to the configuration information input circuit 6 built in these circuits, the logical configuration of the logical configuration variable circuit 7 can be changed.
  • FIG. 5 is a circuit diagram showing a configuration example of the configuration information input circuit 6.
  • the configuration information input circuit 6 in FIG. 5A includes a photodiode P, a preset switching element M, and a logic output circuit DIG.
  • a PN photodiode is used as the photodiode P.
  • the photodiode P is reverse-biased.
  • the anode of the photodiode P is grounded, and the power source is connected to the power supply via the preset switching element M.
  • the photodiode P functions as an input capacitor C that also has a junction capacitance and a stray capacitance force.
  • the preset 'switching element M is a normal PMOS transistor.
  • the preset signal nPRESET from the preset control unit 11 is input to the gate of the preset 'switching element M.
  • nPRESET is negative logic.
  • a power supply voltage (preset voltage) Vc is applied to the force source of the photodiode P. If the light is not irradiated, when the power supply voltage Vc is applied, the input capacitor C of the photodiode P is charged.
  • nPRESET is 1, the power source of the photodiode P is separated from the power supply.
  • the logic output circuit DIG is a circuit that binarizes and outputs the binarized voltage by comparing the power source voltage of the photodiode P (that is, the voltage between the terminals of the photodiode P) with a predetermined threshold voltage.
  • the threshold voltage is usually set to a value that is about half of the power supply voltage Vc.
  • a normal inverter circuit is used as the logic output circuit DIG.
  • the output of the logical output circuit DIG is output to each unit in the logical configuration variable circuit 7 as a circuit configuration signal CONFIG.
  • FIG. 6 shows the configuration after presetting.
  • FIG. 6B shows a case where an optical signal is not input to the configuration information input circuit 6 after presetting.
  • the photodiode P is reverse-biased, and the junction capacitance increases due to the expansion of the depletion layer. Then, the input capacitor C is charged through the preset switching element M, and the voltage Vout at the anode of the photodiode P becomes the power supply voltage Vc. At this time, the circuit configuration signal CONFIG output from the logic output circuit DIG is preset to 0. Then, at time t, the preset signal nPRESET is negated.
  • the power source of the photodiode P is disconnected from the power supply.
  • the configuration information input circuit 6 shown in FIG. 5B is obtained by replacing the positions of the preset switching element M and the photodiode P in the configuration information input circuit 6 shown in FIG. 5A.
  • the logic circuit configuration information input by the optical signal must be held in the input capacitor C of the photodiode P and output as the circuit configuration signal CONFIG. Can be.
  • the circuit configuration signal CONFIG when an optical signal is input to the configuration information input circuit 6, the circuit configuration signal CONFIG is set to 0, and when no optical signal is input, The circuit configuration signal CONFIG is set to 1.
  • FIG. 7 is a diagram illustrating an example of the configuration of the output holding circuit 10.
  • the output holding circuit 10 includes one DFF 25 for each output line OUT of the logical configuration variable circuit 7.
  • the DFF 25 captures and holds the output value OUT of the logic configuration variable circuit 7 at the rise of the clock CLOCK.
  • the DFF 25 outputs the held output value to the input / output circuit 9.
  • the output holding circuit 10 is provided to prevent the output from becoming indefinite while the logic configuration variable circuit 7 reconfigures the logic structure of the internal circuit.
  • optically reconfigurable logic circuit according to the present embodiment configured as described above will be described below.
  • the logical structure of the internal circuit of the logical configuration variable circuit 7 is constructed.
  • the preset control unit 11 asserts the preset signal nPRESET for a certain period, and charges the input capacitor C of the photodiode P of each configuration information input circuit 6.
  • the illumination control unit 12 controls the illumination unit 5 and irradiates the reference light from the illumination unit 5 to the optical memory 4 at a desired angle.
  • the logic circuit configuration information recorded in the optical memory 4 is extracted as an optical signal.
  • This optical signal is input to the photodiode P of each configuration information input circuit 6. In the photodiode P irradiated with light, the charge charged in the input capacitor C of the photodiode P is rapidly discharged as described above.
  • the charge charged in the input capacitor C of the photodiode P is retained.
  • Such an operation of reconstructing the logical structure of the internal circuit of the logical configuration variable circuit 7 is called a “refresh operation”.
  • the refresh operation is completed immediately within one clock cycle.
  • the logical configuration variable circuit 7 executes a logical operation process using the logical circuit.
  • the photodiode P to which light has not been irradiated the photodiode P is gradually discharged by the charge force leak current charged in the input capacitor C of the photodiode P. Then, when a predetermined time elapses, the voltage between both terminals of the photodiode P becomes equal to or less than the logic threshold value of the logic output circuit DIG, and the logic circuit configuration information is lost. While pushing The state of the logic configuration variable circuit 7 is maintained until the logic circuit configuration information is lost due to the peak current.
  • the above-described refresh operation is executed again, and the logic structure of the internal circuit of the logic configuration variable circuit 7 is reconstructed.
  • the logical configuration variable circuit 7 is always maintained in a desired logical structure.
  • the same logical circuit may be used before the electric charge of the input capacitor C is completely discharged. It is necessary to perform a refresh operation based on circuit configuration information. However, the period between refresh operations is relatively long, typically tens of milliseconds. Therefore, it is rarely necessary to perform a refresh operation based on the same logical circuit configuration information. Needless to say, such a refresh operation does not affect the use of the optically reconfigurable logic circuit 1. .
  • the input capacitor C of the photodiode P is used without using a dedicated storage element, and the refresh operation is dynamically performed.
  • the mounting area of the configuration information input circuit 6 that does not affect the operation of the optically reconfigurable logic circuit 1 can be significantly reduced as compared with the conventional one.
  • the VLSI chip of the optically reconfigurable logic circuit 1 was designed using a 0.35 m CMOS standard process as shown in (Table 1). Core voltage and IZO cell voltage were unified to 3.3V.
  • the cell size of the photodiode ⁇ was 25.5 mx 25.5 m, and the size of the cell including the preset 'switching element M and the logic output circuit DIG was 40.5 x 33. ⁇ ⁇ m.
  • the photodiode P uses a pn photodiode and is configured between the N-well and the P substrate. Photodiode cells were arranged every 99 m in two dimensions. The total number of photodiodes P was 605.
  • the mounting area I of the reconfigurable circuit is defined by (Equation 1).
  • P represents the mounting area of the photodiode
  • R represents the mounting area of other circuit components including flip-flops, latches, inverters, and other transistors.
  • N represents the number of programming elements.
  • the photodiode P is designed to have a large size in order to facilitate the alignment between the VLSI unit 3 and the optical unit 2. While with force, if Takamere alignment accuracy, the size is considered as possible out to be smaller than 25 m 2. At that time, since there is a relation of P ⁇ R, it is extremely important to reduce R to reduce the mounting area I.
  • the mounting area of the optically reconfigurable logic circuit 1 according to the present embodiment is reduced to 1 Z8 or less as compared with the conventional one. This size is very effective in increasing gate density.
  • FIG. 6 is a timing chart showing the relationship between In FIG. 8, the reconstructed clock represents a clock input to the preset control unit 11, the illumination control unit 12, and the timer 13.
  • the same clock CLOCK is used as the clock input to the output holding circuit 10 and the reconfigured clock.
  • Variable circuit 7 is reconfigured from circuit A to circuit B. Thus, from time t to t,
  • the output value OUT of the logic configuration variable circuit 7 is temporarily undefined.
  • the output holding circuit 10 captures and holds the output value OUT of the variable logic configuration circuit 7 at the rising edge of the clock CLOCK, and outputs it to the input / output circuit 9. Therefore, at the rise of the clock CLOCK at the time, the output holding circuit 10 keeps outputting the value of the circuit A until the time t, while holding the output value of the circuit A. Then, at the rising edge of the clock CLOCK at time t, the output
  • the holding circuit 10 holds the output value of the circuit B and outputs it. Thus, from time t to t
  • the output value of the optically reconfigurable logic circuit 1 is prevented from becoming uncertain.
  • FIG. 7 an example in which a DFF 25 is used as the output holding circuit 10 is shown.
  • a transmission gate 26 and a latch 27 as shown in FIG. 9 are used. May be configured.
  • the extra memory function of the VLSI unit having the conventional ORGA or ODRGA has been eliminated. That is, the conventional ORGA or ODRGA has a memory function (the “memory function” here refers to a function of constantly storing information, not a function of temporarily storing information). And VLSI departments.
  • the overlapping memory function of the VLSI section has been removed. Then, a method is employed in which the logical circuit configuration information input from the optical unit is temporarily held using the junction capacitance and the stray capacitance of the photodiode.
  • the logic circuit configuration information held in the optical unit is repeated by repeating the refresh operation at a time interval shorter than the time during which the logical circuit configuration information held in the junction capacitance and the floating capacitance of the photodiode disappears due to the leak current.
  • the configuration information is sequentially transferred to the VLSI unit to maintain the logic circuit configuration of the VLSI unit.
  • FIG. 10 is a block diagram illustrating a functional configuration of the entire optically reconfigurable logic circuit according to the second embodiment of the present invention.
  • the optically reconfigurable logic circuit 1 ′ of the present embodiment is basically the same as the optically reconfigurable logic circuit 1 shown in FIG. 1, but the VLSI unit 3 has two similar configurations. It has logic configuration variable circuits 7a and 7b, and in addition to the output holding circuit 10, an output circuit 30 having an open collector circuit power is provided.
  • the illuminating unit 5 can input an optical signal to each of the logic configuration variable circuits 7a and 7b independently. Further, the illumination control unit 12 may also be a reconfiguration control unit that controls the logic reconfiguration while switching so that only one of the logic configuration variable circuits 7a and 7b is irradiated with the optical signal at the same time. Function.
  • FIG. 11 is a diagram illustrating a configuration of the output circuit 30.
  • the logic configuration variable circuits 7a and 7b are connected in parallel so that the input / output lines for the logic variables are common.
  • the output circuit 30 includes an open-collector circuit 31 for each output line of the logic circuits 7a and 7b.
  • the same logical circuit configuration information is input to the logical configuration variable circuits 7a and 7b, and the same logical configuration is constructed.
  • the illumination control unit 12 when performing a refresh operation, the illumination control unit 12 first performs control for inputting an optical signal from the optical unit 2 to the logical configuration variable circuit 7a. At this time, since no optical signal is input to the logical configuration variable circuit 7b, the original logical configuration is maintained. Therefore, while the logic circuit of the logic configuration variable circuit 7a is being constructed, the output value of the optically reconfigurable logic circuit 1 'is guaranteed by the logic configuration variable circuit 7b.
  • the illumination control unit 12 uses the optical unit 2 to input an optical signal of the same logic circuit configuration information to the logic configuration variable circuit 7b. And control for reconfiguring the logic circuit of the logic configuration variable circuit 7b.
  • the logic configuration variable circuit 7a is in a state of maintaining the newly constructed logic configuration. Therefore, while the logic circuit of the logic configuration variable circuit 7b is being constructed, the output value of the optically reconfigurable logic circuit 1 'is guaranteed by the logic configuration variable circuit 7a. It is.
  • the open 'collector circuit 31 is provided at the output stage of the logical configuration variable circuits 7a and 7b, and at the time of the refresh operation, one of the logical configuration variable circuits is used.
  • the open 'collector circuit 31 is provided at the output stage of the logical configuration variable circuits 7a and 7b, and at the time of the refresh operation, one of the logical configuration variable circuits is used.
  • the refresh operation is switched by using the two logic configuration variable circuits 7a and 7b.
  • the refresh operation is performed by using three or more logic configuration variable circuits. You can switch.
  • FIG. 12 is a block diagram illustrating a functional configuration of the entire optically reconfigurable logic circuit 1 according to the third embodiment.
  • the optically reconfigurable logic circuit 1 of the present embodiment is different from the optically reconfigurable logic circuit 1 of the first embodiment (see FIG. 1) in that the output holding circuit 10 is omitted.
  • a logic configuration variable circuit 7 ' is replaced by a logic configuration variable circuit 7 ', and a path transistor control unit 40 is newly added, and other configurations are the same.
  • the logical configuration variable circuit 7 ' has the same configuration as that described with reference to FIGS. 2 to 4, but the configuration of the configuration information input circuit 6 (FIG. 5) is different from that of the first embodiment.
  • FIG. 13 shows the difference between the configuration of the configuration information input circuit 6 of the first embodiment and the configuration of the configuration information input circuit 6 of the third embodiment.
  • FIG. 13A shows the configuration information input circuit 6 of FIG. 5A at the transistor level.
  • the reference numerals of the circuit elements correspond to those in FIG.
  • the left side of the dashed line at the center represents the configuration information input circuit 6, and the right side of the dashed line represents the variable logic configuration circuit 7 (gate array circuit).
  • the input buffer 41 is shown for the logic configuration variable circuit 7, and other parts are omitted.
  • the logic output circuit DIG is configured by a normal inverter circuit including two PMOSs.
  • the configuration information of the variable logic configuration circuit 7 is stored in the input capacitor C that is the junction capacitance of the photodiode P.
  • the minimum components of the configuration information input circuit 6 in Fig. 13 (a) are the photodiode P and the preset 'switching element M only (logic output The power circuit DIG may be added as needed. Therefore, there is an advantage that an optically reconfigurable logic circuit having a large number of gates can be easily manufactured.
  • the reconfiguration procedure of the optically reconfigurable logic circuit 1 according to the first embodiment using the configuration information input circuit 6 of FIG. 13A is as follows. First, the preset signal nPRESET is asserted for a fixed time by the preset control unit 11, and the preset switching element M is turned on. As a result, the programming state of the logic configuration variable circuit 7 is cleared. After the junction capacitance of the photodiode P (that is, the input capacitor C) is completely charged, an optical signal is irradiated and input from the optical unit 2. Thereby, the circuit configuration information is written into each photodiode P, and the information is held in the input capacitor C.
  • FIG. 14 is a timing chart illustrating the timing of the reconfiguration operation of the optically reconfigurable logic circuit 1 and the execution of the logical configuration variable circuit 1 according to the first embodiment. As shown in FIG. 14, the logic circuit reconfiguration operation and the execution of the logic configuration variable circuit 7 are not performed in parallel. When the optically reconfigurable logic circuit 1 is applied to an application that is dynamically reconfigured, this overhead has a length that cannot be ignored.
  • FIG. 13B shows the configuration information input circuit 6 according to the third embodiment at the transistor level.
  • the left side of the center dashed line represents the configuration information input circuit 6, and the right side of the dashed line represents the logic configuration variable circuit 7 (gate array circuit).
  • the logic configuration variable circuit 7 gate array circuit.
  • the configuration information input circuit 6 of the present embodiment is characterized in that a pass transistor M2 is newly provided at the output stage of the logic output circuit DIG. .
  • the pass transistor M2 cuts off the conduction Z of the circuit configuration signal transmission line 42 for outputting a circuit configuration signal from the configuration information input circuit 6 to the logical configuration variable circuit 7.
  • a configuration enable signal (Configuration Enable signal) CE output from the no-transistor control unit 40 is input to the gate terminal of the pass transistor M2.
  • the configuration information input circuit 6 according to the third embodiment shown in FIG. 13 (b) transmits the previous circuit configuration signal to the circuit configuration signal transmission lines 42 to 42 while updating the circuit configuration signal of the input capacitor C.
  • the parasitic capacitance at the input stage of the logic configuration variable circuit 7 to which the circuit configuration signal transmission line 42 is connected (hereinafter, referred to as “output capacitor C ′”) is held.
  • the input stage of the logic configuration variable circuit 7 is usually composed of an inverter 'gate, NAND gate, transmission' gate, etc., and the output capacitor C 'of these input stages has a circuit configuration of the input capacitor C. It has enough capacity to hold the previous circuit configuration signal while updating the component signal. Therefore, after shutting off the pass transistor M2, the circuit configuration signal is held in the output capacitor C, and the logic configuration of the logic configuration variable circuit 7 can be maintained while the circuit configuration signal of the input capacitor C is updated.
  • FIG. 15 is a timing chart showing the timing of the reconfiguration operation of the optically reconfigurable logic circuit 1 and the execution of the logical configuration variable circuit 7 according to the third embodiment.
  • the configuration enable signal CE is asserted for a fixed time, so that the circuit configuration signal is changed to the logic configuration variable circuit 7 and the output capacitor C. 'Is entered.
  • the norm width at which the configuration enable signal CE is asserted is set to be at least longer than the logic reconfiguration period of the logic configuration variable circuit 7.
  • the reconstruction period is the sum of the pulse width of the preset nPRESET, the irradiation period of the optical signal, and the pulse width of the configuration enable signal CE.
  • the circuit configuration information is held in the output capacitor C 'even during the optical signal irradiation period, so that the execution of the logic configuration variable circuit 7 and the optically reconfigurable logic circuit are performed. Since one reconfiguration operation can be performed in parallel, dynamic reconfiguration and gate array execution can be accelerated.
  • the logic output circuit with pass transistor 43 is a combination of the logic output circuit DIG and the pass transistor M2 shown in FIG. 13B.
  • the dynamic optical reconfiguration array a plurality of configuration information input circuits 6b are connected in parallel to one optical reconfiguration instruction circuit 6a.
  • Each of the optical reconfiguration instruction circuits 6a and 6b has the same configuration as that shown in FIG.
  • the preset signal nPRESET of the preset control section 11 is input to the preset switching element M of each optical reconfiguration instruction circuit 6a.
  • each configuration information input circuit 6b The output of the logic output circuit 43 with a pass transistor of the optical reconfiguration instruction circuit 6a is input to the switching element M.
  • the output of the logic output circuit with pass transistor 43 of each configuration information input circuit 6b is input to the logic configuration variable circuit 7 as a circuit configuration signal.
  • the scheduling of the dynamic reconfiguration of the dynamic optical reconfiguration array for performing the partial reconfiguration and the execution of the logical configuration variable circuit 7 are as shown in FIG.
  • an optical reconfiguration instruction circuit 6a is provided in each of the logic block 15, the switching matrix 16 and the IZO block 14 in FIG. 2, an optical reconfiguration instruction circuit 6a is provided.
  • the preset signal nPRESET of each of the other configuration information input circuits 6b in each block is driven by the optical reconfiguration instruction circuit 6a of that block.
  • an optical signal is input to the optical reconfiguration instruction circuit 6a of the block to be reconfigured.
  • the circuit of the block including the optical reconfiguration instruction circuit 6a irradiated with the optical signal is reconfigured.
  • the circuit of the reconfigured gate array is executed. In this way, the operation for each block can be executed in a pipeline as shown in FIG.
  • the present invention is useful in various electric equipment industries as a programmable logic circuit whose logic configuration can be optically rewritten.

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Abstract

　光学回路の実装面積を可能な限り小さくし、高いゲート密度を実現することを可能とする光再構成可能論理回路を提供する。 　論理回路構成情報を含む光信号を電気信号に変換しこの電気信号を保持し出力する構成情報入力回路６、及び論理回路構成情報に従って論理構成が行われる論理構成可変回路７を備えた光再構成可能論理回路１において、構成情報入力回路６は、光導電デバイスＰの接合容量及び浮遊容量のキャパシタにより論理回路構成情報を電荷量で保持し、二値化回路により光導電デバイスＰの端子間電圧を二値化して回路構成信号として出力する。そして、論理構成可変回路７は、リーク電流により光導電デバイスＰの端子間電圧が二値化回路の論理閾値以下に降下するよりも前に論理演算処理を実行するように構成する。

Description

明 細 書
光再構成可能論理回路
技術分野
[0001] 本発明は、論理回路構成情報を含む光信号を入力することによって内部回路の論 理構造の再構成を行うことが可能な光再構成可能論理回路に関し、特に、動的に回 路構成情報を保持することにより内部回路のゲート密度を高めることが可能な光再構 成可能論理回路に関する。
背景技術
[0002] 外部力 論理回路構成情報を入力することによって、回路の論理構造を再構成す ることが可能なデバイスとしては、フィールド 'プログラマブル 'ゲートアレイ（Field Programmable Gate Array:以下、「FPGA」という。）が広く使用されている。更に、ゲ ートアレイの稼働率を最大限に上げて回路の実装面積を小さくするため、近年では、 動的に再構成可能なデバイスの研究開発が進められ、高速に再構成が可能なデバ イスの需要が増してきて 、る。
[0003] し力しながら、 FPGAのように、ゲートアレイ VLSIとメモリとが異なるチップに分離さ れ、それらの間を金属配線により接続した構成を用いて、高速に再構成可能なデバ イスを実現することは困難である。例えば、再構成可能デバイスの動作周波数が 100 MHz、再構成ビット全体の数が 100, 000ビットとした場合、再構成可能デバイスと 外部メモリとが単一配線により接続されているとすれば、転送速度は lOTbpsとする 必要がある。この転送速度は、現在の標準の CMOSプロセスを使って実現すること はできない。種々の配線上の工夫をしたとしても、使用可能なパッケージにおける接 続パットの数が数千個に制限されることから、高速ィ匕には限界がある。従って、再構 成可能デバイスの電気的な再構成帯域は、再構成ビット数に対して十分に大き ヽも のであるとはいえない。
[0004] 一方で、例えば、 DAP/DNA (Digital Application Processor/Distributed
Network Architecture)テツフや DRP (Dynamically reconfigurable processor)のよつな 、高速に再構成することが可能なプロセッサが開発されている (非特許文献 11, 12 参照）。これらは、 1つのチップ上に再構成メモリとマイクロプロセッサ 'アレイとをパッ ケージしたものである。チップ内部の再構成メモリは、 3〜 16バンクの再構成コンテキ ストを記憶する。これらのバンクは、各クロックごとに切り替えられる。このプロセスは、 いわゆるコンテキスト切替法（context switching method)である。これらのデバイスの 算術論理演算ユニット（Arithmetic and Logical Unit : ALU)は、数ナノ秒の周期のク ロックごとに再構成させることが可能である。しかしながら、これらのデバイスでは、ゲ ート密度を維持しながら再構成メモリを増カロさせることが極めて困難であるという弱点 がある。
[0005] そこで、これらの弱点を補う為、種々の光学的 ·電気的手法を組み合わせた新 ヽ デバイスが提案 ·開発されて!、る（非特許文献 7〜 10参照)。斯カゝるデバイスのなか で、従来の FPGAの再構成時間を特に短縮することが可能なものとして、光再構成 可能ゲートアレイ（Optically Reconfigurable Gate Array:以下、「ORGA」という。 ) (特 許文献 1, 2,非特許文献 1〜3, 6参照）と光差分再構成可能ゲートアレイ (Optically Differential Reconfigurable Gate Array:以下、「ODRGA」という。 ) (特許文献 3,非 特許文献 4, 5参照）が知られている。これらのデバイスは、 FPGAに類似する力 外 部の光学的メモリからの光信号の入力によってゲートアレイの論理構造を再構成する 点で、 FPGAとは異なる。以下、 ORGAや ODRGAのように、光信号の入力により論 理回路の再構成を行うことが可能なデバイスを総称して、「光再構成可能論理回路」 という。
[0006] 図 18は光再構成可能論理回路の構成を表す図である。光再構成可能論理回路 1 00は、光学的部分 101及び VLSI部分 102から構成される。光学的部分 101は、 VL SI部分 102に対して、論理回路構成情報を含む光信号を照射する光学系を有する（ 特許文献 1〜5、非特許文献 1〜5参照)。
[0007] 光学的部分 101は、論理回路構成情報が記憶されたホログラム 'メモリ（holographic memory)や空間光変調器 (spatial light modulator)等の光学的記憶素子と、光学的 記憶素子力 論理回路構成情報を読み出すための照射光を出力するレーザ、 LED 等の発光素子を備えている（特許文献 2, 4, 5、非特許文献 2参照)。発光素子から 出力される光により光学的記憶素子から論理回路構成情報が光信号として読み出さ れる。
[0008] VLSI部分 102は、光学的部分 101から入力される光信号を検出する受光素子を 備えた構成情報入力回路、構成情報入力回路に入力された光信号により与えられる 論理回路構成情報に基づ!ヽて論理構造の構成が行われる論理構成可変回路、論 理構成可変回路に対して外部信号の入出力を行う入出力回路、及び光再構成可能 論理回路 100全体の動作制御を行うコントローラ等が搭載されている (特許文献 1〜 3, 5参照)。
[0009] 図 19は従来の光再構成可能論理回路における構成情報入力回路の一例を示し た図である（特許文献 3参照)。図 19では、 ODRGAにおいて使用される構成情報入 力回路が示されている。
[0010] この構成情報入力回路 105は、フォトダイオード D、 PMOSトランジスタ M、及び T フリップ'フロップ（triggered flip- flop :以下、「TFF」という。）を備えている。フォトダイ オード Dは、逆方向バイアス接続されており、アノードが接地されている。フォトダイォ ード Dの力ソードは、 PMOSトランジスタ Mを介して電源に接続されている。 PMOSト ランジスタ Mのゲートには、プリセット信号 nPRESETが入力される（ここで、記号「n」は 負論理を表す。図面においては、負論理は上線 (overline)で示す。以下同じ。 )0 nPRESETは負論理であり、 nPRESET力 0のときに、フォトダイオード Dの力ソードには 電源電圧 Vcが印加される。
[0011] フォトダイオード Dと PMOSトランジスタ Mとの共通ノード N1は、 TFFのトリガ入力 端子 nTに接続されている。 TFFのクロック端子にはクロック信号 (CLOCK)が入力さ れ、 TFFのクリア端子 nCLRには、クリア信号 (nCLEAR)が入力される。 CLEARは負 論理の信号である。 TFFの出力端子 Qから、 1ビットの回路構成信号 (CONFIG)が出 力される。回路構成信号は、論理構成可変回路の論理回路構成情報を表す信号で ある。
[0012] TFFは、 CLOCKの立ち上がりにおいて、トリガ入力端子 nTの入力力^の場合には CONFIGの論理値を反転させ、トリガ入力端子 nTの入力が 0の場合には CONFIGの 論理値を維持する。また、 TFFは、 nCLEARが 0のときには、強制的に CONFIGを 0と する。 [0013] 論理構成可変回路の再構成を行う場合、
(1)まず、 nPRESETを 0として、フォトダイオード Dの端子間に電源電圧 Vcを印加し た後、 nPRESETを 1とする。これにより、逆バイアスされたフォトダイオード Dの接合容 量〖こより、ノード N1は Hレべノレとされる。
(2)次に、光学的部分 101から光信号を入力する。ここで、フォトダイオード Dに光 照射がされた場合には、フォトダイオード Dに電流が流れる。従って、ノード N1の電 位は Lレベルとなる。フォトダイオード Dに光照射がされない場合には、ノード N1は H レベルに維持される。
(3)光学的部分 101から光信号の入力が終わった後に、 CLOCKの立ち上がりで、 ノード N 1力 レベルのときは CONFIGの値は維持され、ノード N 1が Hレベルのときは CONFIGの値は反転する。これにより、論理構成可変回路の論理構成の切り替えが 行われる。
[0014] 上記（1)〜（3)の動作のことを、以下では「リフレッシュ」という。
[0015] 以上の構成は ODRGAに使用される構成情報入力回路の一例であるが、 ORGA に使用する場合には、図 19の TFFの代わりに Dフリップ'フロップやラッチ、メモリ等 が使用される。
特許文献 1 :特開 2002— 353317号公報
特許文献 2：米国特許第 6057703号明細書
特許文献 3：特開 2004 -064017号公報
特許文献 4:米国特許第 6222755号明細書
特許文献 5：米国特許第 6072608号明細書
非特許文献 1 :J. V. Campenhout, H. V. Marck, J. Depreitere, and J. Dambre, "Optoelectronic FPGAs", IEEE J. Sel. Top. Quantum Electron, Vol. 5, pp.
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非特許文献 2 : J. Mumbru, G. Panotopoulos, D. Psaltis, X. An, F. Mok, S. Ay, S. Barna, and E. R. Fossum, "Optically Programmable Gate Array", Proc. SPIE -Int. Soc. Opt. Eng., Vol. 4089, pp. 763-771, 2000.
非特許文献 3 : J. Mumbru, G. Zhou, X. An, W. Liu, G. Panotopoulos, F. Mok, and D. Psaltis, "Optical memory for computing and information processing", Proc. SPIE -Int. Soc. Opt. Eng., Vol. 3804, pp. 14—24， 1999.
特言午文献 4 : M. Watanabe, F. Kobayashi, "An optically differential reconfigurable gate array and its power consumption estimation", IEEE International Conference on Field-Programmable Technology, pp. 197—202， 2002.
特言午文献 5 : M. Watanabe, F. Kobayashi, "An Optically Differential Reconfigurable Gate Array with dynamic reconfiguration circuit", 10th Reconfigurable
Architectures Workshop, p. 188， 2003.
非特許文献 6 :J. Depreitere, H. Neefs, H. V. Marck, J. V. Campenhout, R. Baets, B.Dhoedt, H. Thienpont, and I. Veretennicoff, "An optoelectronic 3-D field programmable gate array， FPL '94. Proc, pp.352 - 360， 1994.
^^特言午文献 7 : Ted H. Szymans i, Martin Saint-Laurent, Victor Tyan, Albert Au, and Boonchuay Supmonchai, "rield- Programmable Logic Devices with Optical Input Output", Applied Optics, vol. 39， Issue 5， pp.721— 732， February 2000.
非特許文献 8 : Sherif S. Sherif, Stefan K. Griebel, Albert Au, Dennis Hui, Ted H. Szymanski, and H. Scott Hinton, ト leld— Programmable Smart-Pixel Arrays: Design, VLSI Implementation, and Applications", Applied Optics, Volume 38， Issue 5， pp.838— 846 February 1999.
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Cniarulli, "Reconfigurable processor employing optical channels， Proceedings of the 1998 International Topical Meeting on Optics in Computing (OC'98), Proceedings of the SPIE, Vol.3490, p. 564—567， 1998.
非特言午文献 10 : M. Watanabe, J. Ohtsubo, "Digital associative memory neural network with optical learning capability， Optics Communications, Vol.113, ρρ·3ト 38， 1994.
非特許文献 11 :中野裕隆，新藤猛，風見哲夫，本村真人， 「動的構成プロセッサ LSI の開発」， NEC技報， 日本電気株式会社， 2003年 4月， Vol.56, Νο.4, ρρ·99- 102 特 S午文献 12 : U. Tangen, J. S. McCasknl, Hardware evolution with a massively parallel dynamically reconfigurable computer: POLYP", Evolvable Systems: From Biology to Hardware. Second International Conference, ICES 98 Proc, pp.364— 371, 1998.
発明の開示
発明が解決しょうとする課題
[0016] 上記従来の光再構成可能論理回路では、光信号入力による論理構造の再構成手 段を採用する。そのため、従来の光再構成可能論理回路の VLSI部分 102は、通常 の FPGAと同様に、論理構成可変回路と、多数の構成情報入力回路とを有している 。すなわち、従来の ORGA, ODRGAは、 FPGAのゲートアレイ上に光学回路を追 カロしたものであると考えることができる。
[0017] 各構成情報入力回路は、光学的な論理回路構成情報を検出するフォトダイオード 、一時的に論理回路構成情報を記憶するラッチ、フリップ'フロップ、又はメモリ、及び いくつかのトランジスタを必要とする。
[0018] しかしながら、例えば、 0. 35 μ mプロセスで、フォトダイオードの実装サイズが 25 μ m2、ゲート数が 65kGとすると、 ODRGAの VLSIチップの実装領域における光学回 路が占める割合は約 47%にも達すると試算される。このように光学回路が実装領域 に占める割合が大き 、と、高ゲート密度の ORGA又は ODRGAを実現することがで きない。
[0019] 一方、上記従来の構成においては、光学的部分 101と VLSI部分 102の両サイド にメモリ機能が存在する。従って、従来の光再構成可能論理回路は、全体として重 複してメモリ機能を有して 、ると考えられる。
[0020] VLSI部分 102のメモリ機能は、フォトダイオードをリフレッシュする間に、構成情報 入力回路の出力値を保持するという重要な機能を有している。しかしながら、もしもこ の VLSI部分 102のメモリ機能を除去することができたならば、構成情報入力回路の 実装面積が大幅に減少する。そして、これにより光再構成可能論理回路のゲート密 度を極めて大きくすることが可能であると考えられる。
[0021] そこで、本発明の目的は、光学回路の実装面積を可能な限り小さくし、高いゲート 密度を実現することを可能とする光再構成可能論理回路を提供することにある。 課題を解決するための手段
[0022] 本発明に係る光再構成可能論理回路の第 1の構成は、光の照射入力により導通 Z 遮断する光導電デバイスを有し、論理回路構成情報を含む光信号を前記光導電デ バイスにより電気的な回路構成信号に変換し出力する構成情報入力回路と、前記回 路構成信号に従って、内部回路の論理構成が行われる論理構成可変回路と、を備 えた光再構成可能論理回路において、前記光信号から入力される論理回路構成情 報を回路構成信号として前記光導電デバイスの非導通状態における端子間の寄生 容量 (以下「入力キャパシタ」という。 )に保持し、保持された前記回路構成信号がリー ク放電により消失する前に前記入力キャパシタをプリセットして次の光信号を入力す ることによって論理回路構成情報を動的に前記入力キャパシタに保持させる制御を 行うことを特徴とする。
[0023] この構成によれば、論理回路構成情報の書き込みを行う場合、光導電デバイスの 寄生容量 (光導電デバイスの接合容量及びその他の浮遊容量カゝらなる。 )で構成さ れる入力キャパシタに電荷が充電された状態で、光再構成可能論理回路に対して、 論理回路構成情報を含む光信号を入力する。
[0024] このとき、光信号が入力されな!、光導電デバイスでは、その入力キャパシタの電荷 が保持されたままの状態に維持される。一方、光信号が入力された光導電デバイス では、空乏層にキャリアが生じ入力キャパシタの電荷が放電される。これにより、光信 号の論理回路構成情報が電荷量 (すなわち、光導電デバイスの端子間電圧）に変換 される。そして、光信号の入力後は、光導電デバイスの入力キャパシタに、論理回路 構成情報が電荷量 (すなわち、光導電デバイスの端子間電圧)として保持される。光 導電デバイスの端子間電圧は、回路構成信号として出力される。
[0025] 回路構成信号に従って、論理構成可変回路の論理再構成が行われる。一般に論 理構成可変回路の入力段は高入力インピーダンスなので、光信号が入力されていな い期間における光導電デバイスの端子間電圧の降下は、リーク電流による電圧降下 以外には殆ど生じない。従って、回路構成信号は、比較的長時間にわたり安定的に 維持される。論理構成可変回路は、構成情報入力回路の出力値が変化しない間に 、回路構成信号に基づき構成された論理回路により、目的とする論理演算処理を行 [0026] このように、本構成では、構成情報入力回路において、論理回路構成情報を保持 するための、ラッチ、フリップ'フロップ、メモリ等の記憶回路を別途設けることなぐ光 導電デバイスの接合容量及び浮遊容量で構成される入力キャパシタにより論理回路 構成情報を保持することとした。これにより、過剰なメモリ機能が省略され、構成情報 入力回路の実装面積'消費電力を、従来に比べて大幅に縮小することができる。
[0027] また、入力キャパシタに保持された回路構成情報は、リーク放電によって消失する 前に、入力キャパシタをプリセット及び次の光信号の入力によってリフレッシュされる。 そのため、入力キャパシタの回路構成情報は継続的に動的に保持された状態が保 つことができる。
[0028] ここで、「光導電デバイス」としては、フォトダイオード、フォトトランジスタ、光導電セ ルなどを使用することができる。尚、「論理回路構成情報を動的に保持する」とは、論 理回路構成情報を定期的にリフレッシュすることによって、論理回路構成情報が保持 された状態を継続させることを意味する。
[0029] 本発明に係る光再構成可能論理回路の第 2の構成は、前記第 1の構成において、 前記光導電デバイスは逆方向ノィァス接続されたフォトダイオードであることを特徴と する。
[0030] この構成によれば、光導電デバイスとしてフォトダイオードを使用することにより、実 装面積をもっとも小さくすることができ、光再構成可能論理回路を最大限高ゲート数 ィ匕することがでさる。
[0031] ここで、「フォトダイオード」としては、 PNフォトダイオード、 PINフォトダイオード、ショ ットキ一'フォトダイオード、アバランジェ 'フォトダイオード等を使用することができる。 特に、製造工程を簡略ィ匕し実装面積を小さくする点力もは、 PNフォトダイオードを使 用するのが有効である。
[0032] 本発明に係る光再構成可能論理回路の第 3の構成は、前記第 1又は 2の構成にお いて、前記構成情報入力回路は、前記光導電デバイスの端子間電圧を量子化して 論理出力値として出力する論理出力回路を備え、前記論理出力回路は、前記光導 電デバイスが前記光信号を変換して出力する電気信号を量子化して、回路構成信 号として出力することを特徴とする。
[0033] この構成によれば、光導電デバイスの出力を論理出力回路で量子化することにより 、回路構成信号として安定した信号を出力することができる。
[0034] ここで、「論理出力回路」としては、 CMIS (Complementary Metal Insulator
Semiconductor)インバータ回路、比較回路等を使用することができる。実装面積を小 さくする点からは、 CMISインバータ回路を使用するのが好適である。
[0035] 本発明に係る光再構成可能論理回路の第 4の構成は、前記第 1乃至 3の何れか一 の構成において、前記光導電デバイスにプリセット電圧を逆バイアス方向に印加する ことで、前記入力キャパシタを充電するプリセット制御を行うプリセット制御手段と、前 記プリセット制御により前記入力キャパシタが充電された後に、前記光信号を一定時 間オン状態として前記光信号に従って照光される前記光導電デバイスを導通させる ことで前記構成情報入力回路に論理回路構成情報の書き込む照光制御を行う照光 制御手段と、前記照光制御により前記構成情報入力回路に前記論理回路構成情報 の書き込みがされた後、所定の遅延時間をもって、前記プリセット制御手段に対しプ リセットタイミング信号を出力するタイミング生成手段と、を備え、前記プリセット制御手 段は、前記プリセットタイミング信号が入力された場合に前記プリセット制御を実行す ることを特徴とする。
[0036] この構成によれば、構成情報入力回路が保持する論理回路構成情報の更新を行う 場合、まず、プリセット制御手段は光導電デバイスの両極間に逆ノ ィァスでプリセット 電圧を印加する。これにより、光導電デバイスの寄生容量で構成される入力キャパシ タに電荷が充電される。次に、プリセット制御手段はプリセット電圧の印可を止める。 そして照光制御手段は、光再構成可能論理回路に対して論理回路構成情報を含む 光信号を入力するように制御を行う。これにより、構成情報入力回路が保持する論理 回路構成情報の更新をすることができる。尚、この一連の論理回路構成情報の更新 操作を「リフレッシュ」という。
[0037] 上述のように、光信号が入力されて 、な 、期間における光導電デバイスの端子間 電圧の降下は、リーク電流による電圧降下以外には殆ど生じない。従って、回路構成 信号は、比較的長時間にわたり安定的に維持される。プリセット制御手段及び照光 制御手段は、リーク電流により入力キャパシタの両端電圧が論理出力回路の論理閾 値以下に降下する前にリフレッシュを行うため、構成情報入力回路には論理回路構 成情報が継続的に保持される。論理構成可変回路は、論理回路構成情報の更新が 行われて力 次の論理回路構成情報の更新が行われるまでの間に、目的とする論理 演算処理を行う。
[0038] このように、本構成では、プリセット制御手段及び照光制御手段により、構成情報入 力回路の論理回路構成情報を動的に更新することで、リーク放電による論理回路構 成情報の消失により論理構成可変回路の論理構成が予期せず不確定となることを防 止することができる。
[0039] ここで、タイミング生成手段がプリセットタイミング信号を出力する際の「所定の遅延 時間」は、光信号の入力後、入力キャパシタの回路構成情報がリーク放電により消失 するより前までの時間間隔より短い時間に適宜設定される。
[0040] 本発明に係る光再構成可能論理回路の第 5の構成は、前記第 4の構成において、 前記タイミング生成手段は、前記プリセット制御により前記プリセット電圧にプリセット された前記光導電デバイスの端子間電圧カ^ーク放電により所定の論理閾値以下に 降下する期間よりも短い遅延時間をもって、前記プリセット制御手段に対してプリセッ トタイミング信号を出力することを特徴とする。
[0041] このように、プリセット後に光導電デバイスの端子間電圧が所定の論理閾値以下に 降下するまでの間に、タイミング生成手段が再びプリセット制御手段に対してプリセッ トタイミング信号を出力することにより、入力キャパシタの回路構成情報の更新が実行 される。これにより、入力キャパシタの回路構成情報を動的に保持することができる。
[0042] ここで、「所定の論理閾値」は、光再構成可能論理回路を構成する半導体回路で決 められる論理閾値電圧を 、う。
[0043] 本発明に係る光再構成可能論理回路の第 6の構成は、前記第 4乃至 5の何れか一 の構成において、前記構成情報入力回路は、光導電デバイスの両極間に印加する プリセット電圧のオンオフを行うプリセット 'スイッチング素子を備えており、前記プリセ ット制御手段は、前記プリセット 'スイッチング素子をオン状態とするプリセット信号を 所定の期間だけアサートするものであることを特徴とする。 [0044] この構成により、プリセット信号によりプリセット 'スイッチング素子がオン状態とされ た間に光導電デバイスの両極間にプリセット電圧が印可され、入力キャパシタはプリ セットされる。その後、光導電デバイスに入力信号を照射入力することによって、入力 キャパシタに回路構成情報を書き込むことが可能となる。
[0045] ここで、「プリセット 'スイッチング素子」としては、 MISFET (Metal Insulator
Semiconductor Field Effect Transistor)、バイポーラ 'トランジスタ等のスイッチング素 子を使用することができる。また、プリセット 'スイッチング素子は、光導電デバイスに 対して正極側に接続してもよいし、負極側に接続してもよい。また、プリセット信号を アサートする「所定の期間」は、入力キャパシタの電圧がプリセット電圧まで飽和する のに十分な期間に設定される。
[0046] 本発明に係る光再構成可能論理回路の第 7の構成は、前記第 3乃至 5の何れか一 の構成において、前記プリセット制御により前記プリセット電圧に充電された前記入 力キャパシタがリーク放電することにより前記光導電デバイスの端子間電圧が所定の 論理閾値以下に降下する時刻よりも前のタイミングで、前記論理構成可変回路の論 理出力値を保持する論理出力保持手段を備えていることを特徴とする。
[0047] この構成によれば、構成情報入力回路の論理回路構成情報の更新を行う間は、論 理構成可変回路の出力信号を外部出力記憶手段により一時的に保持する。従って 、論理回路構成情報の更新を行う間に論理構成可変回路の内部回路の論理構造が 不確定となっても、論理構成可変回路の論理出力値が不確定となることは防止でき る。
[0048] 論理出力保持手段を付加した場合、その分だけ追加的に実装面積が必要とされる 。しかし、一般に、論理構成可変回路の論理出力数は、すべての論理回路構成情報 のビット数に比べて遙かに少ない。従って、従来のようにすベての光導電デバイスに 対応して記憶素子を実装した場合に比べると、遙かに実装面積を縮小することがで きる。
[0049] ここで、「論理出力保持手段」としては、ラッチ、フリップ'フロップ、レジスタ等の通常 用いられる記憶素子を使用することができる。
[0050] 本発明に係る光再構成可能論理回路の第 8の構成は、前記第 7の構成において、 前記構成情報入力回路は、光導電デバイスの両極間に印加するプリセット電圧のォ ンオフを行うプリセット 'スイッチング素子を備えており、前記プリセット制御手段は、前 記プリセット 'スイッチング素子をオン状態とするプリセット信号を所定の期間だけアサ ートするものであり前記論理出力保持手段は、前記プリセット制御手段が前記プリセ ット信号をアサートする前のタイミングで、前記論理構成可変回路の論理出力値を保 持することを特徴とする。
[0051] この構成によれば、論理出力保持手段は、入力キャパシタに回路構成情報が保持 された後に、プリセットによって入力キャパシタがプリセットされる前に論理構成可変 回路の論理出力値を保持することにより、入力キャパシタの回路構成情報が更新さ れている間も、従前の回路構成情報を保持し、論理構成可変回路の論理構成を維 持する。従って、論理回路構成情報の更新を行う間に論理構成可変回路の内部回 路の論理構造が不確定となっても、論理構成可変回路の論理出力値が不確定とな ることを防止できる。
[0052] 本発明に係る光再構成可能論理回路の第 9の構成は、前記第 4乃至 6の何れか一 の構成において、前記構成情報入力回路から出力される回路構成信号を前記論理 構成可変回路に入力するための回路構成信号伝送線の導通 Z遮断を行うパストラ ンジスタと、前記光信号の照射中は前記パストランジスタを遮断状態とすることにより 、前記回路構成信号を、前記回路構成信号伝送線乃至前記回路構成信号伝送線 が接続された前記論理構成可変回路の入力回路の寄生容量 (以下「出力キャパシタ 」という。 )に保持する制御を行うパストランジスタ制御手段とを備えたことを特徴とする
[0053] この構成によれば、プリセット及び光信号の照射入力により入力キャパシタの回路 構成情報の更新が行われている期間（以下「リフレッシュ期間」という。）、回路構成信 号を出力キャパシタに保持することにより、リフレッシュ期間においても論理構成可変 回路の論理構成を保ち実行することが可能となる。
[0054] また、出力キャパシタとして回路構成信号伝送線乃至回路構成信号伝送線が接続 された論理構成可変回路の入力回路の寄生容量を利用することで、構成情報入力 回路に追加される素子はパストランジスタのみとなるため、実装面積が小さぐ高ゲー ト数ィ匕を図ることが可能となる。
[0055] 本発明に係る光再構成可能論理回路の第 10の構成は、前記第 8の構成において 、パストランジスタ制御手段は、前記光信号の照射後、前記プリセット制御により前記 プリセット電圧に充電された前記入力キャパシタがリーク放電することにより前記光導 電デバイスの端子間電圧が所定の論理閾値以下に降下する時刻よりも前に、少なく とも論理構成可変回路の論理再構成が完了するまでの期間は前記パストランジスタ を導通状態とするとともに、前記光信号の照射中は前記パストランジスタを遮断状態 とする制御を行うことを特徴とする。
[0056] これにより、論理構成可変回路が、入力キャパシタに保持された回路構成情報に従 つて確実に論理構成されることが保証される。
[0057] 本発明に係る光再構成可能論理回路の第 11の構成は、前記第 4乃至 10の何れか 一の構成において、前記構成情報入力回路に対し、前記論理回路構成情報を含む 光信号を照射する光信号入力手段を備え、前記照光制御手段は、前記光信号入力 手段が出力する前記光信号の選択及び照射のオンオフを制御することを特徴とする
[0058] この構成により、光信号入力手段は、光信号の選択を行いながら論理回路構成情 報の更新を繰り返す操作を行い、動的に論理構成が変化する光再構成可能論理回 路を実現することができる。
[0059] 本発明に係る光再構成可能論理回路の第 12の構成は、前記第 11の構成におい て、少なくとも 2つの前記論理構成可変回路が、論理変数の入出力端子を共通とす るように並列接続されており、前記光信号入力手段は、前記各論理構成可変回路に 対応する前記構成情報入力回路に対して、独立に論理回路構成情報を含む光信号 を入力することが可能なものであり、前記論理構成可変回路の出力段に設けられた オープン 'コレクタ回路と、並列接続された前記各論理構成可変回路のうち、同一時 刻に、少なくとも一の前記論理構成可変回路に対応する前記構成情報入力回路に は光信号が照射されない状態となるように切り替えながら、前記各論理構成可変回 路に対して同一の論理回路構成情報を含む光信号を入力するように前記光信号入 力手段の制御を行う再構成制御手段と、を備えていることを特徴とする。 [0060] この構成により、それぞれの前記論理構成可変回路ごとに再構成を行うことができ る。従って、並列接続された論理構成可変回路のそれぞれを同一の回路構成とする 。そして、論理構成可変回路の再構成を行う場合、並列接続された論理構成可変回 路のうち、少なくとも一つの論理回路の構成を維持した状態で、他の論理構成可変 回路の再構成を行う。このとき、各論理構成可変回路の出力段はオープン 'コレクタ 回路であるため、出力端子には、論理回路の構成が維持された論理構成可変回路 の出力値が出力される。従って、論理構成可変回路の内部の論理回路を再構成す る間に、論理構成可変回路の出力値が不確定となることを防止できる。
[0061] 本発明に係る光再構成可能論理回路の第 6の構成は、前記第 1乃至 5の何れか一 の構成において、前記光導電デバイスは逆方向バイアスがされるフォトダイオードで あり、構成情報入力回路は、前記フォトダイオードの接合容量及び浮遊容量で構成 される入力キャパシタにより前記論理回路構成情報を電荷として保持することを特徴 とする。
[0062] この構成によれば、光導電デバイスにフォトダイオードを使用することにより、光導 電デバイスの実装面積を特に小さくし、構成情報入力回路の実装面積を縮小するこ とがでさる。
発明の効果
[0063] 以上のように、本発明によれば、構成情報入力回路において、光導電デバイスの 接合容量及び浮遊容量で構成される入力キャパシタにより論理回路構成情報を保 持する構成としたので、構成情報入力回路の実装面積'消費電力を、従来より大幅 に縮小することができる。その結果、光学回路の実装面積が縮小され、高いゲート密 度を実現することが可能となる。
図面の簡単な説明
[0064] [図 1]本発明の実施例 1に係る光再構成可能論理回路全体の機能構成を表すブロッ ク図である。
[図 2]論理構成可変回路の構成の一例を表す回路図である。
[図 3]図 2の論理ブロックの構成の一例を表す図である。
[図 4]図 2のスイッチング 'マトリックスの構成の一例を表す図である。 [図 5]構成情報入力回路の構成例を示す回路図である。
[図 6]構成情報入力回路の動作を表すタイミング図である。
[図 7]出力保持回路の構成を表す図である。
[図 8]出力保持回路の動作を説明するタイミング図である。
[図 9]出力保持回路の他の構成を表す図である。
[図 10]本発明の実施例 2に係る光再構成可能論理回路全体の機能構成を表すプロ ック図である。
[図 11]出力回路の構成を表す図である。
[図 12]実施例 3に係る光再構成可能論理回路全体の機能構成を表すブロック図であ る。
[図 13]構成情報入力回路をトランジスタレベルで表示したものである。 (a)は図 5 (a) の構成情報入力回路であり、 (b)は実施例 3に係る構成情報入力回路である。
[図 14]実施例 1に係る光再構成可能論理回路の再構成操作と論理構成可変回路の 実行とのスケジュールを表すタイミング図である。
[図 15]実施例 3に係る光再構成可能論理回路の再構成操作と論理構成可変回路の 実行とのスケジュールを表すタイミング図である。
[図 16]実施例 3に係る部分的な再構成を行う動的光再構成アレイの回路図である。
[図 17]図 16の動的光再構成アレイにおける動的再構成操作と論理構成可変回路の 実行との操作スケジュールを洗わずタイミング図である。
[図 18]光再構成可能論理回路の構成を表す図である。
[図 19]従来の光再構成可能論理回路における構成情報入力回路の一例を示した図 である。
符号の説明
1, 1 ' 光再構成可能論理回路
2 光学部
3 VLSI部
4 光メモリ
5 照光部 , 6b 構成情報入力回路a 光再構成指示回路
, 7' , 7a, 7b 論理構成可変回路 ， 9 入出力回路
0 出力保持回路
1 プリセット制御部
2 照光制御部
3 タイマ
4 I/Oブロック
5 論理ブロック
6 スイッチング.マトリックス6a 接続切替回路
6b アナログ.スィッチ
7 接続配線
8 入力変数選択回路
9 ルックアップ'テーブル9a マルチプレクサ
0 Dフリップ 'フロップ（DFF)1 出力変数選択回路
2 出力配線選択回路
2a トライステート 'バッファ3 クリア信号選択回路
5 Dフリップ 'フロップ（DFF)6 トランスミッション'ゲート7 ラッチ
出力回路
1 オープン 'コレクタ回路 パストランジスタ制御部 41 入力バッファ
42 回路構成信号伝送線
43 ノ ストランジスタ付論理出力回路
P フォトダイオード
M プリセット 'スイッチング素子
M2 ノ ストランジスタ
DIG 論理出力回路
C 入力キャパシタ
C 出力キャパシタ
発明を実施するための最良の形態
[0066] 以下、本発明を実施するための最良の形態について、図面を参照しながら説明す る。
実施例 1
[0067] 図 1は本発明の実施例 1に係る光再構成可能論理回路全体の機能構成を表すブ ロック図である。光再構成可能論理回路 1は、光学部 2 (光信号入力手段)及び VLSI 部 3を備えている。光学部 2は、論理回路構成情報を光信号として出力する部分であ る。 VLSI部 3は、光学部 2から入力される光信号に含まれた論理回路構成情報に基 づいて、内部回路の論理構成を構築し、演算処理を行う部分である。
[0068] 光学部 2は、光メモリ 4と照光部 5を備えて 、る。光メモリ 4は、論理回路構成情報を 光学的に記憶するメモリである。照光部 5は、光メモリ 4に記憶された論理回路構成情 報を読み出すための光を照射する発光素子を備えている。照光部 5から照射された 光 (以下、「参照光」という。）は、光メモリ 4を透って論理回路構成情報を含むパター ン光である光信号となる。この光信号が、 VLSI部 3に照射される。
[0069] 光メモリ 4としては、ホログラムメモリ、空間光変調器 (液晶空間光変調器等)等が使 用される。照光部 5としては、半導体レーザアレイ等が使用される。照光部 5から光メ モリ 4に照射する参照光の角度を変えたり、光メモリ 4の光変調特性を空間的に変化 させることによって、光メモリ 4から読み出される論理回路構成情報が切り替えられる。
[0070] 尚、光学部 2については、特許文献 2, 4, 5等に記載されたようなものなど、従来か ら種々のものが公知であるため、ここでは詳細な説明は省略する。
[0071] VLSI部 3は、複数の構成情報入力回路 6、論理構成可変回路 7、入出力回路 8, 9 、出力保持回路 10、プリセット制御部 11、照光制御部 12、及びタイマ 13を備えてい る。これらは、 1個の VLSIチップ上に搭載される。
[0072] 構成情報入力回路 6は、光導電デバイスの一種であるフォトダイオード Pを備えてい る。後述するように、このフォトダイオード Pは、逆方向バイアス接続されており、寄生 容量 (接合容量及び浮遊容量)力もなるキャパシタ (以下「入力キャパシタ」 t 、う。 ) C として機能する。構成情報入力回路 6は、光学部 2から照射される光信号を、フォトダ ィオード Pにより電気信号に変換する。そして、この論理回路構成情報を含んだ電気 信号を一時的に保持し、電圧信号として出力する。この際、論理回路構成情報は、フ オトダイオード Pの入力キャパシタ Cに電荷量として保持される。そして、高入力インピ 一ダンスの論理出力回路 DIG (図 5参照）によって、フォトダイオード Pの端子間電圧 が二値化されて出力される。
[0073] 論理構成可変回路 7は、各構成情報入力回路 6から出力される論理回路構成情報 に従って、内部の論理回路の構成を行う。そして、この構成された論理回路により、 論理構成可変回路 7は論理演算処理を実行する。
[0074] 尚、図 1では、機能的構成を説明する便宜上、各構成情報入力回路 6と論理構成 可変回路 7とは分離して記載されているが、物理的には、後述するように、各構成情 報入力回路 6は論理構成可変回路 7の各所に分散して組み込まれている。
[0075] 入出力回路 8, 9は、外部回路から VLSI部 3への論理変数の入力、及び VLSI部 3 力 外部回路への論理変数の出力を制御するインタフェースである。
[0076] 出力保持回路 10は、論理構成可変回路 7の論理の再構成が行われる間に、論理 構成可変回路 7の出力を一時的に保持するための回路である。
[0077] プリセット制御部 11は、各構成情報入力回路 6のプリセットを行うためのプリセット信 号 nPRESETを、不定期的'間歇的に出力する。但し、プリセット制御部 11がプリセット 信号 nPRESETを出力する時間間隔は、少なくとも、各構成情報入力回路 6のフォトダ ィオード Pの入力キャパシタ Cに充電された電荷がリーク電流によって放電 (リーク放 電)し、フォトダイオード Pの端子間電圧が論理出力回路 DIGの論理閾値以下となる までの時間よりも短い時間とされる。プリセット信号 nPRESETが出力される時間は、各 構成情報入力回路 6のフォトダイオード Pの入力キャパシタ Cの飽和時間程度に設定 される。これらの時間は、タイマ 13 (タイミング生成手段）によって計測される。すなわ ち、タイマ 13はプリセットを行う時間を計測し、プリセット制御部 11に対し定期的にプ リセットタイミング信号を出力する。プリセット制御部 11は、このプリセットタイミング信 号に従ってプリセット信号 nPRESETを出力する。
[0078] 通常、フォトダイオード Pの端子間電圧がリーク放電によって降圧する減衰時間は、 数十ミリ秒程度と長い。従って、プリセット制御部 11がプリセット信号 nPRESETを出力 する時間間隔は、論理構成可変回路 7が 1つのタスクについての演算処理を行う時 間に比べると、十分に長い時間間隔に設定することができる。
[0079] 照光制御部 12は、プリセット制御部 11がプリセット信号 nPRESETを出力し終えた後 、光学部 2の照光部 5が所定の時間だけ光信号を出力するように光学部 2の制御を 行う。
[0080] 図 2は、論理構成可変回路 7の構成の一例を表す回路図である。論理構成可変回 路 7は、論理回路構成情報の入力部分を除くと、一般的な FPGAと同様の構成を有 する。論理構成可変回路 7は、 4つの IZOブロック 14、 4つの論理ブロック 15、 5つの スイッチング.マトリックス 16、及び接続配線 17を備えている。各論理ブロック 15及び 各スイッチング ·マトリックス 16の内部の各所には、構成情報入力回路 6が内蔵されて いる。
[0081] 4つの ΙΖΟブロック 14は、論理構成可変回路 7に対する入力変数を各接続配線 1 7に配分し、論理構成可変回路 7の出力変数を外部出力線へ出力するための信号 配分を行う回路である。
[0082] 4つの論理ブロック 15は、それぞれ方形の頂点に配置されている。論理ブロック 15 は、構成情報入力回路 6から出力される論理回路構成情報に従って論理構造の構 築を行う論理演算処理回路である。
[0083] 各スイッチング.マトリックス 16は、 4つの論理ブロック 15を取り囲む方形の 4辺の中 点位置、及びその方形の中心位置に配置されている。また、各スイッチング ·マトリツ タス 16間、各スイッチング 'マトリックス 16と各論理ブロック 15間、及び各論理ブロック 15間は、複数の接続配線 17によって接続されている。スイッチング 'マトリックス 16は 、構成情報入力回路 6から出力される論理回路構成情報に従って、接続配線 17の 接続方向の切り替えを行うスィッチ回路である。
[0084] また、 4つの論理ブロック 15を取り囲む方形の 4辺の中点に位置する 4つのスィッチ ング ·マトリックス 16のそれぞれに対応して、 4つの IZOブロック 14は設けられている 。これらの 4つのスイッチング 'マトリックス 16は、それぞれ、複数の接続配線 17により 、対応する IZOブロック 14に接続されている。そして、これらの IZOブロック 14を通 して、外部回路との間で論理変数の入出力が行われる。
[0085] 図 3は、図 2の論理ブロック 15の構成の一例を表す図である。この例に示した論理 ブロック 15は、 4つの入力変数選択回路 18、ルックアップ'テーブル 19、 Dフリップフロップ (以下、「DFF」という。） 20、出力変数選択回路 21、 8つの出力配線選択回 路 22、及びクリア信号選択回路 23を備えている。
[0086] 各入力変数選択回路 18は、それぞれが異なる接続配線 17に接続された 5本の入 力線と、論理 0、論理 1が入力される 2本の入力線とを有し、これらの入力線のうちの 1 つを選択するマルチプレクサにより構成されている。この入力変数選択回路 18には、 3つの構成情報入力回路 6が備えられている。各構成情報入力回路 6からは、 1ビット の論理回路構成情報が出力される。入力変数選択回路 18は、各構成情報入力回 路 6から出力される論理回路構成情報に従って、 7本の入力線のうちの 1本を選択す る。選択された入力線力 入力される論理値は、出力線に出力される。
[0087] ルックアップ ·テーブル 19は、 4つの入力変数選択回路 18から入力される 4ビットの 選択信号に従って、 16ビットの被選択信号のうちの一つを選択して出力する。ルック アップ'テーブル 19は、 16個の構成情報入力回路 6と、各構成情報入力回路 6の出 力の内の一つを選択するマルチプレクサ 19aを備えている。 16個の構成情報入力回 路 6は、それぞれ被選択信号を出力する。マルチプレクサ 19aは、入力変数選択回 路 18から入力される 4ビットの選択信号に従って被選択信号の選択を行う。
[0088] DFF20は、ルックアップ ·テーブル 19の出力値を一時的に保持する。ルックアップ •テーブル 19の出力値は、 DFF20の入力端子 Dに入力される。 DFF20は、クロック 端子から入力されるクロック CLKの立ち上がりにおいて、ルックアップ ·テーブル 19の 出力値を取り込んで記憶する。 DFF20は、保持した論理値を出力端子 Qから出力 する。また、その反転値を、出力端子 nQ力も出力する。
[0089] 出力変数選択回路 21は、 3入力 1出力のマルチプレクサにより構成されている。出 力変数選択回路 21の入力端子のうちの 2つは、 DFF20の出力端子 Q, nQに接続さ れている。出力変数選択回路 21の入力端子の残りの 1つは、 DFF20をバイパスして 、直接ルックアップ'テーブル 19の出力端子に接続されている。出力変数選択回路 2 1には、 2つの構成情報入力回路 6が内蔵されている。そして、この 2つの構成情報入 力回路 6から出力される 2ビットの論理回路構成情報に従って、出力変数選択回路 2 1は、 3つの入力端子からの入力の一つを選択して、出力端子に出力する。
[0090] また、 DFF20のクリア端子 CLRには、クリア信号選択回路 23の出力値が入力され る。クリア信号選択回路 23は、 4入力 1出力マルチプレクサにより構成されている。タリ ァ信号選択回路 23の入力端子のうちの 2つは、それぞれ異なる接続配線 17に接続 されている。クリア信号選択回路 23の入力端子のうち残りの 2つには、論理 0、論理 1 が入力されている。クリア信号選択回路 23には、 2つの構成情報入力回路 6が内蔵さ れている。そして、この 2つの構成情報入力回路 6から出力される 2ビットの論理回路 構成情報に従って、クリア信号選択回路 23は、 4つの入力端子からの入力の一つを 選択して、出力端子に出力する。
[0091] 出力配線選択回路 22は、それぞれの接続配線 17に一対一対応して設けられた複 数のトライステート 'バッファ（tri- state buffer) 22aを備えている。また、それぞれのトラ イステート'バッファ 22aに一対一対応して、構成情報入力回路 6が設けられている。 各構成情報入力回路 6の出力は、それに対応するトライステート'バッファ 22aのスト ローブ入力端子に入力されている。各トライステート 'バッファ 22aのデータ入力端子 には、出力変数選択回路 21の出力変数が入力される。各トライステート 'バッファ 22a のデータ出力端子は、それに対応する接続配線 17に接続されている。
[0092] 図 4は、図 2のスイッチング.マトリックス 16の構成の一例を表す図である。スィッチン グ'マトリックス 16は、接続配線 17が交差する位置に設けられている。接続配線 17の 交点において、 6つのアナログ 'スィッチ 16bを備えた接続切替回路 16aが設けられ ている。これにより、接続切替回路 16aに接続された 4本の接続配線 17を、任意の 2 本ずつの組に分け、各組の接続配線 17同士を接続することが可能となる。
[0093] それぞれのアナログ 'スィッチ 16bに一対一対応するように、構成情報入力回路 6が 設けられている。各構成情報入力回路 6の出力により、それに対応するアナログ'スィ ツチ 16bのオン Zオフが行われる。
[0094] 以上のように、本実施例では、接続配線 17で接続された各論理ブロック 15及び各 スイッチング ·マトリックス 16が論理構成可変回路 7をなしている。そして、これらの回 路に内蔵された構成情報入力回路 6に光信号を入力することによって、論理構成可 変回路 7の論理構成を変更することができる。
[0095] 図 5は、構成情報入力回路 6の構成例を示す回路図である。
[0096] 図 5 (a)の構成情報入力回路 6は、フォトダイオード P、プリセット 'スイッチング素子 M、及び論理出力回路 DIGを備えている。本実施例では、フォトダイオード Pには、 P Nフォトダイオードが使用されている。フォトダイオード Pは、逆方向バイアス接続され ている。フォトダイオード Pのアノードは接地されており、力ソードはプリセット 'スィッチ ング素子 Mを介して電源に接続されている。光が照射されないときには、フォトダイォ ード Pは、接合容量と浮遊容量力もなる入力キャパシタ Cとして機能する。
[0097] プリセット 'スイッチング素子 Mは、通常の PMOSトランジスタである。このプリセット' スイッチング素子 Mのゲートには、プリセット制御部 11からのプリセット信号 nPRESET が入力される。 nPRESETは負論理である。 nPRESET力 ^のときには、フォトダイオード Pの力ソードには、電源電圧 (プリセット電圧) Vcが印加される。光が照射されていな ければ、電源電圧 Vcが印加されると、フォトダイオード Pの入力キャパシタ Cが充電さ れる。 nPRESETが 1のときには、フォトダイオード Pの力ソードと電源とは分離される。
[0098] 論理出力回路 DIGは、フォトダイオード Pの力ソード電圧（すなわち、フォトダイォー ド Pの端子間電圧)を所定の閾値電圧と比較することにより、二値化して出力する回 路である。閾値電圧は、通常は電源電圧 Vcの半分程度の値に設定される。図 5 (a) の例では、論理出力回路 DIGとして、通常のインバータ回路を使用している。この論 理出力回路 DIGの出力が、回路構成信号 CONFIGとして、論理構成可変回路 7内の 各部に出力される。
[0099] この回路の動作を、図 6を参照して簡単に説明する。図 6 (a)は、プリセット後に構成 情報入力回路 6に光信号が入力された場合であり、図 6 (b)は、プリセット後に構成情 報入力回路 6に光信号が入力されな力つた場合を示している。
[0100] 時刻 tでプリセット信号 nPRESETがアサートされると、プリセット 'スイッチング素子 M
1
がオン状態となる。それに伴い、フォトダイオード Pは逆方向バイアスがされ、空乏層 の拡大によって接合容量が大きくなる。そして、プリセット 'スイッチング素子 Mを通し て入力キャパシタ Cが充電され、フォトダイオード Pのアノードの電圧 Voutは電源電 圧 Vcとなる。このとき、論理出力回路 DIGから出力される回路構成信号 CONFIGは 0 にプリセットされる。そして、時刻 tにおいて、プリセット信号 nPRESETがネゲートされ
2
、フォトダイオード Pの力ソードと電源とは切り離される。
[0101] 次に、図 6 (a)では、時刻 tから tにかけて、構成情報入力回路 6に光信号が入力さ
4 5
れる。これにより、フォトダイオード Pの力ソード力もアノードに電流が流れ、入力キャパ シタ Cは放電する。そして、最終的には、フォトダイオード Pの力ソード電圧 Voutは接 地電位となる。このとき、論理出力回路 DIGから出力される回路構成信号 CONFIGは 1となる。光信号の入力が終了した後も、回路構成信号 CONFIGは 1に保持される。
[0102] 図 6 (b)では、プリセット信号 nPRESETがネゲートされた後も、構成情報入力回路 6 に光信号は入力されない。この場合、入力キャパシタ Cは充電されたままの状態を保 ち、回路構成信号 CONFIGは 0に維持される。入力キャパシタ Cは、リーク電流によつ て数十ミリ秒かけて徐々に放電し、フォトダイオード Pの力ソード電圧 Voutは電源電 圧 Vcから徐々に降下する。しかし、フォトダイオード Pの力ソード電圧 Voutが論理出 力回路 DIGの論理閾値電圧よりも高い期間は、回路構成信号 CONFIGは 0に保持さ れる。
[0103] このようにして、光信号により入力される論理回路構成情報は、フォトダイオード Pの 入力キャパシタ Cに保持される。
[0104] 図 5 (b)の構成情報入力回路 6は、図 5 (a)の構成情報入力回路 6において、プリセ ット 'スイッチング素子 Mとフォトダイオード Pの位置を入れ替えたものである。このよう な回路によっても、図 5 (a)の場合と同様に、光信号により入力される論理回路構成 情報を、フォトダイオード Pの入力キャパシタ Cに保持し、回路構成信号 CONFIGとし て出力することができる。 [0105] 尚、図 5 (b)の回路では、構成情報入力回路 6に光信号が入力された場合には、回 路構成信号 CONFIGは 0に設定され、光信号が入力されない場合には、回路構成信 号 CONFIGは 1に設定される。
[0106] 図 7は、出力保持回路 10の構成の一例を表す図である。出力保持回路 10は、論 理構成可変回路 7の各出力線 OUTに対し、 1個の DFF25を備えている。 DFF25は 、クロック CLOCKの立ち上がりにおいて、論理構成可変回路 7の出力値 OUTを取り 込んで保持する。 DFF25は、保持した出力値を、入出力回路 9に出力する。この出 力保持回路 10は、論理構成可変回路 7が、内部回路の論理構造の再構成を行う間 に、出力が不確定となることを防止するために備えられたものである。
[0107] 以上のように構成された本実施例に係る光再構成可能論理回路について、以下そ の動作を説明する。
[0108] まず、論理構成可変回路 7の内部回路の論理構造を構築する。最初に、プリセット 制御部 11は、プリセット信号 nPRESETを一定の期間アサートし、各構成情報入力回 路 6のフォトダイオード Pの入力キャパシタ Cを充電する。充電が完了すると、照光制 御部 12は、照光部 5を制御して、照光部 5から参照光を所望の角度で光メモリ 4に照 射する。これにより、光メモリ 4に記録された論理回路構成情報が光信号として取り出 される。この光信号は、各構成情報入力回路 6のフォトダイオード Pに入力される。光 が照射されたフォトダイオード Pでは、上述のようにフォトダイオード Pの入力キャパシ タ Cに充電された電荷が急速に放電される。光が照射されな力つたフォトダイオード P は、そのフォトダイオード Pの入力キャパシタ Cに充電された電荷は保持される。この ような論理構成可変回路 7の内部回路の論理構造の再構築の動作を「リフレッシュ動 作」と呼ぶ。リフレッシュ動作は、 1クロック周期の期間内に即座に完了する。
[0109] そして、論理構成可変回路 7は、以上のようなリフレッシュ動作が終わると、その論 理回路により論理演算処理を実行する。
[0110] 一方、光が照射されなかったフォトダイオード Pにおいては、そのフォトダイオード P の入力キャパシタ Cに充電された電荷力 リーク電流により徐々に放電される。そして 、ある所定の時間が経過すると、そのフォトダイオード Pの両端子間の電圧が論理出 力回路 DIGの論理閾値以下となり、論理回路構成情報が失われる。し力しながら、リ ーク電流により論理回路構成情報が失われるまでの期間は、論理構成可変回路 7の 状態は維持される。
[0111] そして、リーク電流により論理回路構成情報が失われる前に、上記リフレッシュ動作 が再び実行され、論理構成可変回路 7の内部回路の論理構造を再構築がされる。こ のように、論理構成可変回路 7の内部回路の論理構造を動的に再構成することにより 、論理構成可変回路 7は常に所望の論理構造に維持される。
[0112] 尚、フォトダイオード Pの入力キャパシタ Cに電荷が維持されている間に、論理回路 の組み替えが生じな 、場合には、入力キャパシタ Cの電荷が完全に放電する前に、 同一の論理回路構成情報によりリフレッシュ動作を行う必要がある。しかしながら、リ フレッシュ動作間の周期は、一般には数十ミリ秒と比較的長い。そのため、同一の論 理回路構成情報によりリフレッシュ動作を行う必要が生じる場合はまれであり、もちろ ん、そのようなリフレッシュ動作が光再構成可能論理回路 1の使用に影響を及ぼすこ とはない。
[0113] このように、構成情報入力回路 6において論理回路構成情報を保持するのに、専 用の記憶素子を使用することなくフォトダイオード Pの入力キャパシタ Cを利用し、動 的にリフレッシュ動作を繰り返しながら使用することで、光再構成可能論理回路 1の 動作に影響を及ぼすことなぐ構成情報入力回路 6の実装面積を従来に比べて大幅 に削減することが可能となる。
[0114] 〔例 1〕
一例として、光再構成可能論理回路 1の VLSIチップを、（表 1)に示すような、 0. 3 5 mの CMOS標準プロセスを使って設計した。コア電圧と IZOのセル電圧は 3. 3 Vに統一した。フォトダイオード Ρのセルサイズは 25. 5 m X 25. 5 m、プリセット' スイッチング素子 M及び論理出力回路 DIGを含むセルのサイズは 40. 5 X 33. Ο μ mとした。フォトダイオード Pは、 pnフォトダイオードを使用し、 Nゥエルと P基板間で構 成した。フォトダイオードセルは、二次元上に 99 mおきに配置した。フォトダイォー ド Pの総数は 605とした。このような条件で光再構成可能論理回路 1を設計したところ 、従来の ODRGAの再構成回路の実装面積が 618. 75 m2であったのに対して、 本実施例による再構成回路の実装面積は 74. 25 m2に減少させることができた。 (例終わり)
[0115] [表 1]
Figure imgf000028_0001
Interval between
Photodiodes
Number of 605
Photodiodes
Number of 4
Logic Blocks
Number of 5
Switching Matrices
Number of 16
I/O bits
[0116] 再構成回路の実装面積 Iは (数 1)により定義される。
[0117] [数 1]
I = (P + R) x N
[0118] ここで、 Pはフォトダイオードの実装面積、 Rはフリップ 'フ口ップ、ラッチ、インバータ 、及び他のトランジスタを含む他の回路部品の実装面識を表す。 Nはプログラミング 素子の数を表す。上記 (例 1)の設計において、フォトダイオード Pは、 VLSI部 3と光 学部 2との間の位置合わせを容易とするために、大きなサイズに設計している。し力し ながら、位置合わせ精度を高めれば、このサイズは 25 m2よりも小さくすることがで きると考えられる。そのとき、 P< <Rの関係があるため、実装面積 Iを減少させるには Rを減少させることが極めて重要となる。
[0119] 本実施例による光再構成可能論理回路 1は、従来のものに比べて、実装面積が 1 Z8以下に縮小される。このサイズは、ゲート密度を増大させるのに極めて有効であ る。
[0120] 最後に、出力保持回路 10の動作に関して補足的に説明する。図 8は、論理構成可 変回路 7のリフレッシュ動作の前後における、各クロックと出力保持回路 10の出力値 との関係を示したタイミング図である。図 8において、再構成クロックは、プリセット制御 部 11、照光制御部 12、及びタイマ 13に入力されるクロックを表す。ここでは、出力保 持回路 10に入力されるクロックと再構成クロックとは同一のクロック CLOCKが用いら れている。
[0121] 時刻 tから tの一クロック周期の間に、上述のリフレッシュ動作が行われ、論理構成
1 2
可変回路 7は回路 Aから回路 Bに再構成される。これにより、時刻 tから tの間では、
1 2 論理構成可変回路 7の出力値 OUTは一時的に不確定となる。一方、出力保持回路 10は、クロック CLOCKの立ち上がりで、論理構成可変回路 7の出力値 OUTを取り込 んで保持し、それを入出力回路 9へ出力する。従って、時刻 におけるクロック CLOCKの立ち上がりで、出力保持回路 10は、回路 Aの出力値を保持したまま、時刻 tまでその値を出力し続ける。そして、時刻 tのクロック CLOCKの立ち上がりで、出力
2 2
保持回路 10は、回路 Bの出力値を保持し、それを出力する。これにより、時刻 tから t の
2 間に、光再構成可能論理回路 1の出力値が不確定となることが防止される。
[0122] 尚、図 7では、出力保持回路 10として、 DFF25を使用した例を示した力 出力保持 回路 10の構成としては、図 9に示したような、トランスミッション'ゲート 26とラッチ 27を 用いて構成してもよい。
[0123] 以上のように、本実施例における光再構成可能論理回路 1では、従来の ORGAや ODRGAを有していた VLSI部の余分なメモリ機能を排除した。すなわち、従来の O RGAや ODRGAは、メモリ機能 (ここでいう「メモリ機能」とは、定常的に情報を保持 する機能をいい、一時的に保持する機能をいうものではない。）が、光学部と VLSI部 との両方に重複して存在していた。本実施例の光再構成可能論理回路 1では、この 重複する VLSI部のメモリ機能を取り除いた。そして、光学部から入力される論理回 路構成情報を、フォトダイオードの接合容量及び浮遊容量を用いて一時的に保持す る方法を採った。そして、フォトダイオードの接合容量及び浮遊容量に保持された論 理回路構成情報が、リーク電流により消失する時間よりも短い時間間隔で、リフレツシ ュ動作を繰り返すことにより、光学部に保持された論理回路構成情報を逐次 VLSI部 に転写して VLSI部の論理回路構成を維持させるようにした。このような動的方法を 採用することによって、余分なメモリ機能を取り去り、 VLSI部の実装面積を大幅に縮 小するこが可能となった。
実施例 2
[0124] 図 10は、本発明の実施例 2に係る光再構成可能論理回路全体の機能構成を表す ブロック図である。本実施例の光再構成可能論理回路 1 'は、基本的には図 1に示し た光再構成可能論理回路 1と同様であるが、 VLSI部 3において、同様な構成を有す る 2つの論理構成可変回路 7a, 7bを備えており、さらに、出力保持回路 10の代わり に、オープン 'コレクタ回路力もなる出力回路 30を設けている。また、照光部 5は、各 論理構成可変回路 7a, 7bに対して、それぞれ独立に光信号を入力することが可能と されている。また、照光制御部 12は、同一時刻に、論理構成可変回路 7a, 7bのいず れか一方にのみ光信号が照射されるように切り替えながら論理再構成の制御を行う 再構成制御手段としても機能する。
[0125] 図 11は、出力回路 30の構成を表す図である。論理構成可変回路 7a, 7bは、論理 変数の入出力線が共通となるように、並列に接続されている。出力回路 30は、論理 回路 7a, 7bの各出力線に対して、オープン 'コレクタ回路 31を備えている。
[0126] 論理構成可変回路 7a, 7bには、同一の論理回路構成情報が入力され、同一の論 理構成が構築される。
[0127] このような構成において、リフレッシュ動作を行う場合、照光制御部 12は、最初に、 論理構成可変回路 7aに対して、光学部 2により光信号を入力する制御を行う。このと き、論理構成可変回路 7bには光信号は入力されないため、もとの論理構成を保った ままの状態にある。従って、論理構成可変回路 7aの論理回路が構築されている間は 、光再構成可能論理回路 1 'の出力値は論理構成可変回路 7bにより保証されている
[0128] 論理構成可変回路 7aの論理回路の再構成が終了すると、続いて、照光制御部 12 は、光学部 2によって、論理構成可変回路 7bに同一の論理回路構成情報の光信号 を入力し、論理構成可変回路 7bの論理回路の再構成をする制御を行う。このとき、 論理構成可変回路 7aには光信号は入力されないため、新たに構築された論理構成 を保ったままの状態にある。従って、論理構成可変回路 7bの論理回路が構築されて いる間は、光再構成可能論理回路 1 'の出力値は論理構成可変回路 7aにより保証さ れている。
[0129] このように、本実施例によれば、論理構成可変回路 7a, 7bの出力段にオープン'コ レクタ回路 31を設け、リフレッシュ動作の際には、何れか一方の論理構成可変回路 の構成を保持したまま、他方の論理回路の再構成を行うようにすることで、論理回路 のリフレッシュ動作の間に光再構成可能論理回路 1 'の出力値が不確定となることを 防止することができる。
[0130] 尚、本実施例では、 2つの論理構成可変回路 7a, 7bを使用してリフレッシュ動作の 切り替えを行う構成としたが、 3つ以上の論理構成可変回路を使用してリフレッシュ動 作の切り替えを行うようにしてもょ 、。
実施例 3
[0131] 図 12は、実施例 3に係る光再構成可能論理回路 1全体の機能構成を表すブロック 図である。本実施例の光再構成可能論理回路 1は、実施例 1の光再構成可能論理 回路 1 (図 1参照）と比較すると、出力保持回路 10が省略されている点、論理構成可 変回路 7が論理構成可変回路 7'に置き換えられている点、及び新たにパストランジ スタ制御部 40が追加されている点で異なり、他の構成は同様である。論理構成可変 回路 7'は、図 2〜図 4で説明した構成は同様であるが、構成情報入力回路 6 (図 5) の構造が実施例 1とは異なって 、る。
[0132] 実施例 1の構成情報入力回路 6の構成と本実施例 3の構成情報入力回路 6の構成 との相違を図 13に示す。
[0133] 図 13 (a)は、図 5 (a)の構成情報入力回路 6をトランジスタレベルで表示したもので ある。各回路要素の符号は、図 5 (a)と対応している。図 13 (a)において、中央の一 点鎖線よりも左側が構成情報入力回路 6を表し、一点鎖線よりも右側は論理構成可 変回路 7 (ゲートアレイ回路)を表す。図 13 (a)では、論理構成可変回路 7については 入力バッファ 41のみ記し、他の部分は省略している。このように論理出力回路 DIGは 、 2個の PMOSからなる通常のインバータ回路によって構成される。
[0134] 上述のように、この回路では、論理構成可変回路 7の構成情報は、フォトダイオード Pの接合容量である入力キャパシタ Cに格納される。図 13 (a)の構成情報入力回路 6 の最小構成要素は、フォトダイオード Pとプリセット 'スイッチング素子 Mのみ (論理出 力回路 DIGは必要に応じて付加すればよい。）であるため、高ゲート数の光再構成 可能論理回路を容易に作ることができると 、うメリットがある。
[0135] 図 13 (a)の構成情報入力回路 6を用いた実施例 1の光再構成可能論理回路 1の再 構成手順は次の通りである。まず、プリセット制御部 11によりプリセット信号 nPRESET がー定時間アサートされてプリセット 'スイッチング素子 Mが導通状態となる。これによ り、論理構成可変回路 7のプログラミング状態は、ー且クリアされる。フォトダイオード P の接合容量 (すなわち入力キャパシタ C)が完全に充電された後、光学部 2から光信 号が照射入力される。これにより、各フォトダイオード Pに回路構成情報が書き込まれ て入力キャパシタ Cに情報が保持される。
[0136] この再構成手順が行われている間は、論理構成可変回路 7は論理回路が不確定 な状態にあるため動作することができないので、論理構成可変回路 7は再構成手順 が終了するのを待って実行される。図 14は、実施例 1に係る光再構成可能論理回路 1の再構成操作と論理構成可変回路 1の実行とのタイミングを表すタイミング図である 。図 14に示すように、論理回路再構成操作と論理構成可変回路 7の実行とは並行し て行われることはない。光再構成可能論理回路 1を動的に再構成されるようなアプリ ケーシヨンに適用する場合には、このオーバーヘッドは無視することはできない長さと なる。
[0137] これに対して、図 13 (b)は、実施例 3に係る構成情報入力回路 6をトランジスタレべ ルで表示したものである。図 13 (b)においても、中央の一点鎖線よりも左側が構成情 報入力回路 6を表し、一点鎖線よりも右側は論理構成可変回路 7 (ゲートアレイ回路） を表す。また、論理構成可変回路 7については入力バッファ 41のみ記し、他の部分 は省略している。図 13 (b)を図 13 (a)と比較すると、本実施例の構成情報入力回路 6 は、論理出力回路 DIGの出力段に、パストランジスタ M2を新たに設けたことを特徴と している。パストランジスタ M2は、構成情報入力回路 6から論理構成可変回路 7へ回 路構成信号を出力するための回路構成信号伝送線 42の導通 Z遮断を行う。このパ ストランジスタ M2のゲート端子には、ノ ストランジスタ制御部 40から出力される構成 ィネーブル信号（Configuration Enable signal) CEが入力される。これにより、パストラ ンジスタ制御部 40の断通は、パストランジスタ制御部 40により制御される。 [0138] 図 13 (b)に示した実施例 3に係る構成情報入力回路 6は、入力キャパシタ Cの回路 構成信号を更新する間に、従前の回路構成信号を、回路構成信号伝送線 42乃至 回路構成信号伝送線 42が接続された論理構成可変回路 7の入力段の寄生容量 (以 下「出力キャパシタ C'」という。 )に保持させる。論理構成可変回路 7の入力段は、通 常は、インバータ 'ゲート、 NANDゲート、トランスミッション'ゲート等によって構成さ れており、これらの入力段が有する出力キャパシタ C'は、入力キャパシタ Cの回路構 成信号を更新する間に従前の回路構成信号を保持させておくのに十分な容量を有 する。従って、パストランジスタ M2を遮断した後に、回路構成信号は出力キャパシタ Cに保持され、入力キャパシタ Cの回路構成信号を更新される間も論理構成可変回 路 7の論理構成を維持させることができる。
[0139] 図 15は、実施例 3に係る光再構成可能論理回路 1の再構成操作と論理構成可変 回路 7の実行とのタイミングを表すタイミング図である。論理構成可変回路 7のプログ ラミングのための光信号が入力された後、構成イネ一ブル信号 CEがー定時間アサ ートされることによって、回路構成信号が論理構成可変回路 7及び出力キャパシタ C' に入力される。構成ィネーブル信号 CEがアサートされるノルス幅は、少なくとも論理 構成可変回路 7の論理再構成期間より長い幅に設定される。これにより、再構成周期 はプリセット nPRESETのパルス幅、光信号の照射期間、及び構成イネ一ブル信号 CE のパルス幅の合計となる。ィネーブル信号 CEがネゲートされている期間は、光信号 の照射期間であっても回路構成情報は出力キャパシタ C'に保持されるので、論理構 成可変回路 7の実行と、光再構成可能論理回路 1の再構成操作を並行して行うこと ができるため、動的な再構成とゲートアレイの実行とを加速させることができる。
[0140] さら〖こ、図 16に示すように、部分的な再構成を行う回路を容易に構成することがで きる。図 16において、パストランジスタ付論理出力回路 43は、図 13 (b)の論理出力 回路 DIGとパストランジスタ M2とをまとめて表したものである。動的光再構成アレイは 1つの光再構成指示回路 6aに対して複数の構成情報入力回路 6bが並列接続され ている。各光再構成指示回路 6a, 6bは図 13 (b)に示したものと同様の構成である。 各光再構成指示回路 6aのプリセット 'スイッチング素子 Mには、プリセット制御部 11 力ものプリセット信号 nPRESETが入力される。また、各構成情報入力回路 6bのプリセ ット 'スイッチング素子 Mには、光再構成指示回路 6aのパストランジスタ付論理出力 回路 43の出力が入力される。そして、各構成情報入力回路 6bのパストランジスタ付 論理出力回路 43の出力が回路構成信号として論理構成可変回路 7に入力される。
[0141] この部分的な再構成を行う動的光再構成アレイの動的な再構成と論理構成可変回 路 7の実行とのスケジューリングは図 17に示したようになる。図 2のそれぞれの論理ブ ロック 15、スイッチング 'マトリックス 16、及び IZOブロック 14に、光再構成指示回路 6 aが備えられる。各ブロック内の他の各構成情報入力回路 6bのプリセット信号 nPRESETは、そのブロックの光再構成指示回路 6aによって駆動される。まず、最初に 、再構成されるべきであるブロックの光再構成指示回路 6aに光信号が入力される。 次に、光信号が照射された光再構成指示回路 6aを含むブロックの回路は再構成さ れる。最後に、再構成されたゲートアレイの回路が実行される。このように、各ブロック ごとの操作を図 17のようにパイプライン的に実行することが可能となる。
産業上の利用可能性
[0142] 本発明は、光学的に論理構成の書き換えが可能なプログラマブル論理回路として 、種々の電気機器産業において有用である。

Claims

請求の範囲
[1] 光の照射入力により導通 Z遮断する光導電デバイスを有し、論理回路構成情報を含 む光信号を前記光導電デバイスにより電気的な回路構成信号に変換し出力する構 成情報入力回路と、
前記回路構成信号に従って、内部回路の論理構成が行われる論理構成可変回路 と、
を備えた光再構成可能論理回路において、
前記光信号から入力される論理回路構成情報を回路構成信号として前記光導電 デバイスの非導通状態における端子間の寄生容量 (以下「入力キャパシタ」 、う。） に保持し、保持された前記回路構成信号がリーク放電により消失する前に前記入力 キャパシタをプリセットして次の光信号を入力することによって論理回路構成情報を 動的に前記入力キャパシタに保持させる制御を行うことを特徴とする光再構成可能 論理回路。
[2] 前記光導電デバイスは逆方向ノィァス接続されたフォトダイオードであることを特徴と する請求項 1記載の光再構成可能論理回路。
[3] 前記構成情報入力回路は、前記光導電デバイスの端子間電圧を量子化して論理出 力値として出力する論理出力回路を備え、前記論理出力回路は、前記光導電デバ イスが前記光信号を変換して出力する電気信号を量子化して、回路構成信号として 出力することを特徴とする請求項 1又は 2記載の光再構成可能論理回路。
[4] 前記光導電デバイスにプリセット電圧を逆バイアス方向に印加することで、前記入力 キャパシタを充電するプリセット制御を行うプリセット制御手段と、
前記プリセット制御により前記入力キャパシタが充電された後に、前記光信号を一 定時間オン状態として前記光信号に従って照光される前記光導電デバイスを導通さ せることで前記構成情報入力回路に論理回路構成情報の書き込む照光制御を行う 照光制御手段と、
前記照光制御により前記構成情報入力回路に前記論理回路構成情報の書き込み 力 Sされた後、所定の遅延時間をもって、前記プリセット制御手段に対しプリセットタイミ ング信号を出力するタイミング生成手段と、 を備え、
前記プリセット制御手段は、前記プリセットタイミング信号が入力された場合に前記 プリセット制御を実行することを特徴とする請求項 1乃至 3の何れか一記載の光再構 成可能論理回路。
[5] 前記タイミング生成手段は、前記プリセット制御により前記プリセット電圧にプリセット された前記光導電デバイスの端子間電圧カ^ーク放電により所定の論理閾値以下に 降下する期間よりも短い遅延時間をもって、前記プリセット制御手段に対してプリセッ トタイミング信号を出力すること
を特徴とする請求項 4記載の光再構成可能論理回路。
[6] 前記構成情報入力回路は、光導電デバイスの両極間に印加するプリセット電圧のォ ンオフを行うプリセット 'スイッチング素子を備えており、
前記プリセット制御手段は、前記プリセット 'スイッチング素子をオン状態とするプリ セット信号を所定の期間だけアサートするものであること
を特徴とする請求項 4乃至 5の何れか一に記載の光再構成可能論理回路。
[7] 前記プリセット制御により前記プリセット電圧に充電された前記入力キャパシタカ^ー ク放電することにより前記光導電デバイスの端子間電圧が所定の論理閾値以下に降 下する時刻よりも前のタイミングで、前記論理構成可変回路の論理出力値を保持す る論理出力保持手段を備えていることを特徴とする請求項 3乃至 5の何れか一記載 の光再構成可能論理回路。
[8] 前記構成情報入力回路は、光導電デバイスの両極間に印加するプリセット電圧のォ ンオフを行うプリセット 'スイッチング素子を備えており、
前記プリセット制御手段は、前記プリセット 'スイッチング素子をオン状態とするプリ セット信号を所定の期間だけアサートするものであり
前記論理出力保持手段は、前記プリセット制御手段が前記プリセット信号をアサ一 トする前のタイミングで、前記論理構成可変回路の論理出力値を保持することを特徴 とする請求項 7記載の光再構成可能論理回路。
[9] 前記構成情報入力回路から出力される回路構成信号を前記論理構成可変回路に 入力するための回路構成信号伝送線の導通 Z遮断を行うパストランジスタと、 前記光信号の照射中は前記パストランジスタを遮断状態とすることにより、前記回路 構成信号を、前記回路構成信号伝送線乃至前記回路構成信号伝送線が接続され た前記論理構成可変回路の入力回路の寄生容量 (以下「出力キャパシタ」 t 、う。 ) に保持する制御を行うパストランジスタ制御手段と
を備えたことを特徴とする請求項 4乃至 6の何れか一に記載の光再構成可能論理回 路。
[10] パストランジスタ制御手段は、前記光信号の照射後、前記プリセット制御により前記プ リセット電圧に充電された前記入力キャパシタがリーク放電することにより前記光導電 デバイスの端子間電圧が所定の論理閾値以下に降下する時刻よりも前に、少なくと も論理構成可変回路の論理再構成が完了するまでの期間は前記パストランジスタを 導通状態とするとともに、前記光信号の照射中は前記パストランジスタを遮断状態と する制御を行うことを特徴とする請求項 8に記載の光再構成可能論理回路。
[11] 前記構成情報入力回路に対し、前記論理回路構成情報を含む光信号を照射する光 信号入力手段を備え、
前記照光制御手段は、前記光信号入力手段が出力する前記光信号の選択及び 照射のオンオフを制御すること
を特徴とする請求項 4乃至 10の何れか一に記載の光再構成可能論理回路。
[12] 少なくとも 2つの前記論理構成可変回路が、論理変数の入出力端子を共通とするよう に並列接続されており、
前記光信号入力手段は、前記各論理構成可変回路に対応する前記構成情報入 力回路に対して、独立に論理回路構成情報を含む光信号を入力することが可能なも のであり、
前記論理構成可変回路の出力段に設けられたオープン 'コレクタ回路と、 並列接続された前記各論理構成可変回路のうち、同一時刻に、少なくとも一の前 記論理構成可変回路に対応する前記構成情報入力回路には光信号が照射されな い状態となるように切り替えながら、前記各論理構成可変回路に対して同一の論理 回路構成情報を含む光信号を入力するように前記光信号入力手段の制御を行う再 構成制御手段と、 を備えて 、ることを特徴とする請求項 11記載の光再構成可能論理回路。
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