WO2004083985A2 - Architecture double bus - Google Patents

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WO2004083985A2
WO2004083985A2 PCT/FR2004/000624 FR2004000624W WO2004083985A2 WO 2004083985 A2 WO2004083985 A2 WO 2004083985A2 FR 2004000624 W FR2004000624 W FR 2004000624W WO 2004083985 A2 WO2004083985 A2 WO 2004083985A2
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PCT/FR2004/000624
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WO2004083985A3 (fr
Inventor
Jean-Paul Verniere
Philippe Gautier
Bruno Paucard
Didier Le Maitre
Original Assignee
Tak'asic
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
    • G06T1/00—General purpose image data processing
    • G06T1/60—Memory management
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/14—Digital output to display device ; Cooperation and interconnection of the display device with other functional units
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
    • G09G5/36—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
    • G09G5/363—Graphics controllers

Definitions

  • the present invention relates to the field of hardware architectures for image processing.
  • the present invention relates more particularly to a specific double bus architecture.
  • a multiplexer comprising a video port and a microprocessor port, provides the input of the RAM memory.
  • a memory array, a sensor module and an input / output module, in addition to the multiplexer, constitute the pipeline architecture, allowing access to the RAM in three locations.
  • a clock circuit is constructed to generate extremely stable internal clock pulses such that the interval of each clock pulse varies automatically according to the manufacturing process and the ambient temperature of use, adapting to the appropriate preload interval for the memory array, the multiplexer, and the sensor module.
  • the converter includes a video RAM memory to store the luminance and chrominance of the image, a video controller to store data in the image memory or control the image memory to display the data stored in the image memory after reading and extraction , a converter which can change an image memory space with address index data of the image memory between the video controller and the image memory and a first transmission bus for the luminance data and that transmits synchronized image data and is connected between the video controller and image memory.
  • the present invention intends to remedy the drawbacks of the prior art by proposing an architecture which makes it possible to reserve a portion of the flow towards the memory to the components specifically linked to image processing and to the printer interface.
  • the invention relates, in its most general sense, to an electronic circuit for image processing comprising calculation means, input-output and communication interfaces, and at least one specific processing module of pre-program images, as well as at least one random access memory, characterized in that it comprises a random access memory management interface connected to a first bus known as a system bus for the exchange of data between said random access memory on the one hand, and the computation means and input-output interfaces on the other hand, and to a second bus called image bus, for the exchange of data between said RAM and said specific module for pre-image processing.
  • a third bus called "peripheral bus" is connected to the system bus.
  • a printing interface is connected to the image bus.

Landscapes

  • Engineering & Computer Science (AREA)
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  • Human Computer Interaction (AREA)
  • General Engineering & Computer Science (AREA)
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Abstract

La présente invention se rapporte à un circuit électronique pour le traitement d'image comportant des moyens de calcul, des interfaces d'entrée-sortie et de communication, et au moins un module spécifique de traitements d'images pré-programmés, ainsi qu'au moins une mémoire vive, caractérisé en ce qu'il comporte une interface de gestion de la mémoire vive reliée à un premier bus dit bus système pour les échanges de données entre ladite mémoire vive d'une part, et les moyens de calcul et des interfaces d'entrée-sortie d'autre part, et à un deuxième bus dit bus image, pour les échanges de données entre ladite mémoire vive et ledit module spécifique de traitements d'images pré-programmés, la répartition du débit d'accès à la mémoire vive entre les deux bus étant adaptable selon l'utilisation et un débit minimum d'accès à la mémoire vive étant garanti à chacun des deux bus.

Description

ARCHITECTURE DOUBLE BUS
La présente invention se rapporte au domaine des architectures matérielles pour le traitement d'image. La présente invention se rapporte plus particulièrement à une architecture spécifique à double bus .
L'art antérieur connaît déjà, par le brevet américain US 5 206 833 (Acer) une mémoire RAM à double port en pipeline pour l'utilisation dans un système d'affichage en couleur. Un multiplexeur, comprenant un port vidéo et un port microprocesseur, fournit l'entrée de la mémoire RAM. Une matrice de mémoire, un module capteur et un module d'entrée/sortie, en sus du multiplexeur, constituent l'architecture en pipeline, permettant un accès à la mémoire vive en trois emplacements. Ainsi, avec la même vitesse mémoire, le débit de données de cette mémoire vive est trois fois supérieur à ce qui était connu précédemment. Un circuit d'horloge est construit pour générer des pulsations d'horloge interne extrêmement stables de telle sorte que l'intervalle de chaque pulsation d'horloge varie automatiquement selon le processus de fabrication et la température ambiante d'utilisation, s 'adaptant à l'intervalle de pré-chargement approprié relatif à la matrice de mémoire, le multiplexeur et le module capteur.
L'art antérieur connaît également, par le brevet américain US 5 764 242 (Samsung Electronics), un convertisseur d'images de superposition vidéo pour effectuer diverses fonctions de décalage, d'inversion, de rotation et de reflet d'une image telle qu'affichée sur un ordinateur personnel sans augmenter la charge des moyens de calcul, en temps réel, et aisément, en ajoutant un convertisseur d'images entre le contrôleur vidéo et la mémoire d'image de l'ordinateur personnel. Le convertisseur comprend une mémoire RAM vidéo pour stocker la luminance et la chrominance de l'image, un contrôleur vidéo pour stocker des données dans la mémoire d'image ou contrôler la mémoire d'image pour afficher les données stockées dans la mémoire d'image après lecture et extraction, un convertisseur qui peut changer un espace de mémoire d'image avec des données d'index d'adressage de la mémoire d'image entre le contrôleur vidéo et la mémoire d'image et un premier bus de transmission pour les données de luminance et de chrominance qui transmet les données synchronisées d'image et est connecté entre le contrôleur vidéo et mémoire d'image.
La présente invention entend remédier aux inconvénients de l'art antérieur en proposant une architecture qui permette de réserver une portion du flux vers la mémoire aux composants spécifiquement liés au traitement d'images et à l'interface imprimante.
A cet effet, l'invention concerne, dans son acception la plus générale, un circuit électronique pour le traitement d'image comportant des moyens de calcul, des interfaces d'entrée-sortie et de communication, et au moins un module spécifique de traitements d'images pré-programmes, ainsi qu'au moins une mémoire vive, caractérisé en ce qu'il comporte une interface de gestion de la mémoire vive reliée à un premier bus dit bus système pour les échanges de données entre ladite mémoire vive d'une part, et les moyens de calcul et des interfaces d'entrée-sortie d'autre part, et à un deuxième bus dit bus image, pour les échanges de données entre ladite mémoire vive et ledit module spécifique de traitements d ' images pré-programmés , la répartition du débit d'accès à la mémoire vive entre les deux bus étant adaptable selon l'utilisation et un débit minimum d'accès à la mémoire vive étant garanti à chacun des deux bus. Avantageusement, un troisième bus dit « bus périphérique » est relié au bus système.
Selon un mode de mise en œuvre particulier, une interface d'impression est reliée au bus image.
On comprendra mieux l'invention à l'aide de la description, faite ci-après à titre purement explicatif, d'un mode de réalisation de l'invention, en référence à la figure annexée : - la figure 1 illustre l'architecture conforme à l'invention.
L'invention est décrite dans ce qui précède à titre d'exemple. Il est entendu que l'homme du métier est à même de réaliser différentes variantes de l'invention sans pour autant sortir du cadre du brevet.

Claims

REVENDICATIONS
1. Circuit électronique pour le traitement d'image comportant des moyens de calcul, des interfaces d'entrée- sortie et de communication, et au moins un module spécifique de traitements d'images pré-programmés, ainsi qu'au moins une mémoire vive, caractérisé en ce qu'il comporte une interface de gestion de la mémoire vive reliée à un premier bus dit bus système pour les échanges de données entre ladite mémoire vive d'une part, et les moyens de calcul et des interfaces d'entrée-sortie d'autre part, et à un deuxième bus dit bus image, pour les échanges de données entre ladite mémoire vive et ledit module spécifique de traitements d ' images pré-programmés , la répartition du débit d'accès à la mémoire vive entre les deux bus étant adaptable selon l'utilisation et un débit minimum d'accès à la mémoire vive étant garanti à chacun des deux bus .
2. Circuit électronique pour le traitement d'image selon la revendication 1, caractérisé en ce qu'un troisième bus dit « bus périphérique » est relié au bus système.
3. Circuit électronique pour le traitement d'image selon la revendication 1 ou 2, caractérisé en ce qu'une interface d'impression est reliée au bus image.
PCT/FR2004/000624 2003-03-12 2004-03-12 Architecture double bus WO2004083985A2 (fr)

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WO2004083985A2 true WO2004083985A2 (fr) 2004-09-30
WO2004083985A3 WO2004083985A3 (fr) 2006-12-21

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Citations (4)

* Cited by examiner, † Cited by third party
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Also Published As

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FR2852440A1 (fr) 2004-09-17
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