WO2004028109A2 - Systeme de transmission d’une pluralite de flux plesiochrones vers une unite centrale de traitement - Google Patents

Systeme de transmission d’une pluralite de flux plesiochrones vers une unite centrale de traitement Download PDF

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WO2004028109A2
WO2004028109A2 PCT/FR2003/002746 FR0302746W WO2004028109A2 WO 2004028109 A2 WO2004028109 A2 WO 2004028109A2 FR 0302746 W FR0302746 W FR 0302746W WO 2004028109 A2 WO2004028109 A2 WO 2004028109A2
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flag
filling level
plesiochronous
transmission system
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Yann Lossouarn
Hervé DAMIEN
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Sagem S.A.
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    • H04J—MULTIPLEX COMMUNICATION
    • H04J3/00—Time-division multiplex systems
    • H04J3/24—Time-division multiplex systems in which the allocation is indicated by an address the different channels being transmitted sequentially
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04J—MULTIPLEX COMMUNICATION
    • H04J3/00—Time-division multiplex systems
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    • H04J3/062—Synchronisation of signals having the same nominal but fluctuating bit rates, e.g. using buffers
    • H04J3/0626—Synchronisation of signals having the same nominal but fluctuating bit rates, e.g. using buffers plesiochronous multiplexing systems, e.g. plesiochronous digital hierarchy [PDH], jitter attenuators
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    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04J—MULTIPLEX COMMUNICATION
    • H04J3/00—Time-division multiplex systems
    • H04J3/16—Time-division multiplex systems in which the time allocation to individual channels within a transmission cycle is variable, e.g. to accommodate varying complexity of signals, to vary number of channels transmitted
    • H04J3/1605—Fixed allocated frame structures
    • H04J3/1623—Plesiochronous digital hierarchy [PDH]

Definitions

  • the present invention relates to a system for transmitting a plurality of plesiochronous flows to a central processing unit, such as the flows transported by frames according to a bit-oriented protocol, such as the so-called HDLC (High-level Data Link Control) protocol.
  • a bit-oriented protocol such as the so-called HDLC (High-level Data Link Control) protocol.
  • HDLC High-level Data Link Control
  • such flows originate from the communication channels, called DCC (Data Communication Channel) present in a synchronous frame, such as an SDH or SONET frame.
  • DCC Data Communication Channel
  • a bit-oriented protocol such as the HDLC protocol is a protocol implemented in layer 2 of the ISO model (link layer of this model) and that it provides for the transport of data in frames of which FIG. 1 gives a representation.
  • an HDLC frame is delimited by flags (flag in English terminology) and includes several fields which are respectively: an address field used to identify a particular terminal, a command field for transmission control, a data field of arbitrary length in which are inserted the data to be transmitted and a control field (Checksum).
  • the flags correspond to the sequence 01111110 (7E in hexadecimal) which must not be found in any of the fields filled in the frame. At rest, this sequence is transmitted continuously.
  • these communication channels are mainly used for transporting communication management data over synchronous links.
  • This management data is processed in a central processing unit common to all the STM-n ports that comprises SDH or SONET synchronous link multiplexing equipment. They are therefore transmitted to this central unit and to do this, in particular because their flow is not permanent, they are shaped in accordance with a bit-oriented protocol such as the HDLC protocol.
  • the object of the present invention is therefore to provide a system for transmitting a plurality of plesiochronous flows to a central processing unit which is of a reduced complexity with regard in particular to the number of links required and the number of ports that said central processing unit must include and which solves the problems linked to the fact that these plesiochronous flows can be shifted in time and / or have periods slightly different clock.
  • the invention therefore relates to a system for transmitting a plurality of plesiochronous flows to a central processing unit, such as the flows transported by frames according to a bit-oriented protocol, such as the so-called HDLC protocol, the flow data being processed in said central processing unit.
  • This system is characterized in that it consists of a plurality of input circuits whose inputs are provided to be able to receive plesiochronous data streams and of a time multiplexer each of whose inputs is connected to an output of an input circuit and the output of which is on a link to said central processing unit, the input circuits being provided for aligning the plesiochronous data streams on the same time base and on the same frequency.
  • the frames of said bit-oriented protocol being accompanied by a clock signal
  • said transmission system is characterized in that it comprises a FIFO type memory provided for, on the one hand, entering the bytes from the incoming stream at the rate of the clock signal accompanying said incoming stream and, on the other hand, outputting said bytes in order to deliver them on the output of said device at the rate of the clock signal delivered by an internal clock .
  • each of said input circuits includes means for removing a flag from the corresponding incoming flow when two consecutive flags are present in said incoming flow and when the memory has its filling level which is greater than a maximum filling level.
  • said means consist of a shift register supplied by said incoming stream, of a comparator for comparing the byte contained in said shift register with said sequence of bits constituting said flag and for delivering to a write control unit a flag signal when there is a match, said write control unit prohibiting writing to said memory when two flag signals have been transmitted consecutively and when the memory has its fill level which is above a maximum filling level.
  • the frames of said orientebit protocol being delimited by flags consisting of a determined sequence of bits, each of said input circuits includes means for inserting a flag into the flow intended to form the corresponding outgoing flow when two consecutive flags are present in said stream and when the memory has its filling level which is less than a minimum filling level.
  • said means consist of two shift registers connected in series at the output of the memory, a comparator for comparing the two bytes contained in said shift registers with twice said bit sequence constituting said flag and for delivering a consecutive flag signal to a read control unit when there is a match, said read control unit prohibiting reading of said memory when two flag signals have been transmitted consecutively and when the memory has its fill level which is below a minimum filling level and loading in the first or each of said registers the value of said flag.
  • said transmission system comprises a time base which is designed to deliver an input selection signal k to said multiplexer and an input circuit selection signal to each of said input circuits.
  • said time base is provided for delivering said internal clock signal to each of said input circuits.
  • Fig. 1 is a diagram showing the structure of an HDLC type frame
  • Fig. 2 is a block diagram of a transmission system according to the present invention.
  • FIG. 3 and a block diagram of an input circuit of a transmission system according to the present invention.
  • the essential function of the input circuits li to l n is to align the plesiochronous data streams Fi to F n on the same time base and on the same frequency.
  • the multiplexer 2 it is to temporally multiplex the plesiochronous data streams Fi to F n once they are aligned.
  • time frames circulate each consisting of a plurality of time intervals ITi to IT m of length one byte, in each of which are found each of the bytes constituting the data of a plesiochronous flow Fi to F n .
  • time intervals ITj for i greater than n but less than or equal to m are filled with bits at 1.
  • a frame alignment word is included in each time frame. It can be, like the frame called El conforming to standard G.732 of the ITU, the first time interval called IT 0 .
  • the flow of time frames is accompanied by a synchronization signal on a link 5.
  • the input circuits linked to l n and the time multiplexer 2 are controlled by the same clock 5.
  • the central processing unit 4 can, after processing, deliver each of the streams F'i to F ' n processed on a link 6, possibly accompanied by a link 7 for synchronization signals, also carrying a time frame of identical structure to that which is present on the link 3, this frame being demultiplexed in a demultiplexer 5 whose outputs respectively deliver the flows F'i to F ' n .
  • FIG. 3 a block diagram of an input circuit 10 constituting one of the devices li l n of the system shown in Fig. 2. It receives a plesiochronous data stream F and delivers, byte after byte, the data Ds of this stream. More precisely, the stream F consists of a data stream Fe and a clock signal Ce clocked at the bit level of the data of the stream Fe.
  • the data De is supplied to a shift register 11 of length one byte and clocked by the clock signal Ce. Each byte is then stored bit by bit in a buffer memory 12 of FIFO type (first input - first output). To do this, the memory 12 is also clocked by the clock signal Ce.
  • a comparator 13 compares the byte which is contained in the shift register 11 with the bit sequence 7Eh, flag of the frames carrying the data of the flow F. If the byte contained in the shift register 11 corresponds to the bit sequence 7Eh, then a flag signal sf is transmitted to a write control unit 14.
  • the function of the write control unit 14 is as follows. On reception of the flag signal sf, it checks whether the previous byte also corresponded to a sequence
  • the 15 and 16 are clocked by means of the clock signal Cs which is delivered by the time base 5 (see Fig. 2).
  • the nominal frequency of this clock signal Cs is identical to the nominal frequency of the signal Ce, but the actual frequency may differ slightly. It is in this that the flow F is a plesiochronous flow.
  • the memory 12 is commanded to read by a signal ren delivered by a read control unit 17.
  • This signal ren is delivered by said unit 17 when the latter receives the control signal Ck coming from the time base 5, like this has been explained above in connection with FIG. 1.
  • the bits delivered by memory 12 are read, the bits contained in registers 15 and 16 are shifted to the right and are then delivered to the data output Ds.
  • the bytes which are present in the two shift registers 15 and 16 are applied to the inputs of a comparator 18 which compares them to the sequence 7E7Eh, that is to say two consecutive flags of the frame of the incoming stream.
  • the comparator 18 delivers to the read control unit 17 a signal sff relating to two consecutive flags.
  • this unit 17 reads the filling level p of the memory 12 and compares this filling level p with a filling level pmin. If the level p is higher than the level pmin, it authorizes, by the signal ren, the reading of the memory 12. On the other hand, if the level p is lower than the level pmin, it inhibits, by the same signal ren, the process of reading from memory 12 while the bits of shift registers 15 and 16 are shifted to the right.
  • the bits of register 16 are delivered bit after bit on the data output Ds and the bits of register 15 are transferred into register 16.
  • the read control unit 17 loads two bytes 7E respectively in the shift registers 15 and 16 (in register 16 would be sufficient).
  • the plesiochronous flows at the input of each of the input circuits linked to l n originate from the communication channels, called DCCs (Data Communication Channel) present in a synchronous frame, such as an SDH or SONET frame, on a port of synchronous communication equipment. It has been shown that, given the frequency tolerances imposed by the SDH standard, the memory 12 with a capacity of 8 bytes, a minimum level pmin of 2 bytes and a maximum level pmax of 6 bytes could be perfectly suitable.

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Abstract

La présente invention concerne un système de transmission d’une pluralité de flux plésiochrones vers une unité centrale de traitement, tels que les flux transportés par des trames selon un protocole orienté-bit, tel que le protocole dit HDLC, les données des flux F1 à Fn étant traitées dans ladite unité centrale de traitement (4). Selon l’invention, il est caractérisé en ce qu’il est constitué d’une pluralité de circuits d’entrée (11 à 1n) dont les entrées sont prévues pour pouvoir recevoir des flux de données plésiochrones (F1 à Fn) et d’un multiplexeur temporel (2) dont chacune des entrées est reliée à une sortie d’un circuit d’entrée (11 ; i = 1 à n) et dont la sortie est sur un lien (3) vers ladite unité centrale de traitement (4), les circuits d’entrée (11 à 1n) étant prévus pour aligner les flux de données plésiochrones (F1 à Fn) sur une même base temporelle et sur une même fréquence.

Description

Système de transmission d'une pluralité de flux plésiochrones vers une unité centrale de traitement
La présente invention concerne un système de transmission d'une pluralité de flux plésiochrones vers une unité centrale de traitement, tels que les flux transportés par des trames selon un protocole orienté-bit, tel que le protocole dit HDLC (High- level Data Link Control). Selon une application de la présente invention, de tels flux ont pour origine les canaux de communication, dits DCC (Data Communication Channel : Canaux de communication de données) présents dans une trame synchrone, telle qu'une trame SDH ou SONET.
On rappelle ci-dessous qu'un protocole orienté-bit tel que le protocole HDLC est un protocole implémenté en couche 2 du modèle ISO (couche liaison de ce modèle) et qu'il prévoit le transport des données dans des trames dont la Fig. 1 donne une représentation. Comme cela peut être constaté sur cette Fig. 1, une trame HDLC est délimitée par des fanions (flag en terminologie anglophone) et comporte plusieurs champs qui sont respectivement : un champ adresse servant à identifier un terminal particulier, un champ commande pour le contrôle des transmissions, un champ de données de longueur arbitraire dans lequel sont insérées les données à transmettre et un champ de contrôle (Checksum). Les fanions correspondent à la séquence 01111110 (7E en hexadécimal) qui ne doit se retrouver dans aucun des champs renseignés de la trame. Au repos, cette séquence est transmise de façon continue. De plus, côté émetteur, un mécanisme d'insertion d'un bit à 0 après l'apparition de cinq bits à 1 consécutifs permet d'éviter l'apparition de la séquence de fanion 7E dans les champs renseignés. Côté récepteur, ce bit à 0 est retiré. Un caractère d'échappement est parfois aussi utilisé.
On rappelle également qu'en parallèle au transport des données sur des liens synchrones SDH (Synchonous Data Hierarchy) ou SONET, sont prévus des canaux de communication qui servent essentiellement à la gestion des communications sur les liens synchrones. Plus particulièrement, les flux de données sont transportés sur les liens synchrones dans des trames, dites dans le système SDH des trames STM-n, lesquelles comportent un en-tête de section SOH (Section OverHead) dans lequel sont renseignés des champs de gestion de la section concernée. Dans cet en-tête de section SOH, sont présents trois octets Dl, D2 et D3 qui à eux trois forment un canal de communication à 192 kbits/s, canal appelé DCC.
Comme on le mentionnait ci-dessus, ces canaux de communication servent essentiellement au transport des données de gestion des communications sur les liens synchrones. Ces données de gestion sont traitées dans une unité centrale de traitement commune à tous les ports STM-n que comporte un équipement de multiplexage de liens synchrones SDH ou SONET. Elles sont donc transmises à cette unité centrale et pour ce faire, du fait notamment que leur flux n'est pas permanent, elles sont mises en forme conformément à un protocole orienté-bit tel que le protocole HDLC.
Néanmoins, lorsqu'un équipement de multiplexage comporte un nombre important de ports, l'acheminement des flux de données de ces canaux de communication vers l'unité centrale de traitement pose le problème du nombre de liaisons nécessaires et du nombre de ports que doit comporter ladite unité centrale de traitement. Il en résulte une complexité du système que la présente invention a pour objet de diminuer. A ce problème, vient se rajouter le fait que les flux des canaux de communication sont des flux plésiochrones et qu'ainsi, ils peuvent être décalés dans le temps ou même avoir des périodes d'horloge légèrement différentes.
Le but de la présente invention est donc de prévoir un système de transmission d'une pluralité de flux plésiochrones vers une unité centrale de traitement qui soit d'une complexité réduite au regard notamment du nombre de liaisons nécessaires et du nombre de ports que doit comporter ladite unité centrale de traitement et qui résolve les problèmes liés au fait que ces flux plésiochrones peuvent être décalés dans le temps et/ou avoir des périodes d'horloge légèrement différentes. Pour ce faire, l'invention concerne donc un système de transmission d'une pluralité de flux plésiochrones vers une unité centrale de traitement, tels que les flux transportés par des trames selon un protocole orienté-bit, tel que le protocole dit HDLC, les données des flux étant traitées dans ladite unité centrale de traitement. Ce système est caractérisé en ce qu'il est constitué d'une pluralité de circuits d'entrée dont les entrées sont prévues pour pouvoir recevoir des flux de données plésiochrones et d'un multiplexeur temporel dont chacune des entrées est reliée à une sortie d'un circuit d'entrée et dont la sortie est sur un lien vers ladite unité centrale de traitement, les circuits d'entrée étant prévus pour aligner les flux de données plésiochrones sur une même base temporelle et sur une même fréquence. Selon une caractéristique additionnelle, les trames dudit protocole orienté-bit étant accompagnées d'un signal d'horloge, ledit système de transmission est caractérisé en ce qu'il comporte une mémoire du type FIFO prévue pour, d'une part, entrer les octets issus du flux entrant à la cadence du signal d'horloge accompagnant ledit flux entrant et, d'autre part, de sortir lesdits octets en vue de les délivrer sur la sortie dudit dispositif à la cadence du signal d'horloge délivré par une horloge interne.
Selon une autre caractéristique additionnelle, les trames dudit protocole orienté- bit étant délimitées par des fanions constitués d'une séquence de bits déterminée, ledit système de transmission est caractérisé en ce que chacun desdits circuits d'entrée comporte des moyens pour supprimer un fanion du flux entrant correspondant lorsque deux fanions consécutifs sont présents dans ledit flux entrant et lorsque la mémoire a son niveau de remplissage qui est supérieur à un niveau de remplissage maximal.
Selon une autre caractéristique additionnelle, lesdits moyens sont constitués d'un registre à décalage alimenté par ledit flux entrant, d'un comparateur pour comparer l'octet contenu dans ledit registre à décalage avec ladite séquence de bits constituant ledit fanion et pour délivrer à une unité de contrôle d'écriture un signal de fanion lorsqu'il y a correspondance, ladite unité de contrôle d'écriture interdisant l'écriture dans ladite mémoire lorsque deux signaux de fanion ont été transmis consécutivement et lorsque la mémoire a son niveau de remplissage qui est supérieur à un niveau de remplissage maximal. Selon une autre caractéristique additionnelle, les trames dudit protocole orienté- bit étant délimitées par des fanions constitués d'une séquence de bits déterminée, chacun desdits circuits d'entrée comporte des moyens pour insérer un fanion au flux destiné à former le flux sortant correspondant lorsque deux fanions consécutifs sont présents dans ledit flux et lorsque la mémoire a son niveau de remplissage qui est inférieur à un niveau de remplissage minimal.
Selon une autre caractéristique additionnelle, lesdits moyens sont constitués de deux registres à décalage montés en série à la sortie de la mémoire, un comparateur pour comparer les deux octets contenus dans lesdits registres à décalage avec deux fois ladite séquence de bits constituant ledit fanion et pour délivrer à une unité de contrôle de lecture un signal de fanion consécutif lorsqu'il y a correspondance, ladite unité de contrôle de lecture interdisant la lecture de ladite mémoire lorsque deux signaux de fanion ont été transmis consécutivement et lorsque la mémoire a son niveau de remplissage qui est inférieur à un niveau de remplissage minimal et chargeant dans le premier ou chacun desdits registres la valeur dudit fanion.
Selon une autre caractéristique additionnelle, ledit système de transmission comporte une base de temps qui est prévue pour délivrer un signal de sélection d'entrée k audit multiplexeur et un signal de sélection de circuit d'entrée à chacun desdits circuits d'entrée. Selon une autre caractéristique additionnelle, ladite base de temps est prévue pour délivrer ledit signal d'horloge interne à chacun desdits circuits d'entrée.
Les caractéristiques de l'invention mentionnées ci-dessus, ainsi que d'autres, apparaîtront plus clairement à la lecture de la description suivante d'un exemple de réalisation, ladite description étant faite en relation avec les dessins joints, parmi lesquels :
La Fig. 1 est un diagramme montrant la structure d'une trame de type HDLC,
La Fig. 2 est un schéma synoptique d'un système de transmission selon la présente invention, et
La Fig. 3 et un schéma synoptique d'un circuit d'entrée d'un système de transmission selon la présente invention.
Un système de transmission selon la présente invention, tel que celui qui est représenté à la Fig. 2, est essentiellement constitué d'une pluralité de circuits d'entrée li à ln dont les entrées sont prévues pour pouvoir recevoir des flux de dom ées plésiochrones F] à Fn et d'un multiplexeur temporel 2 dont chacune des entrées est reliée à une sortie d'un circuit d'entrée L (1 = 1 à n) et dont la sortie est sur un lien 3 vers une unité centrale de traitement 4 où sont traitées les données des flux Fi à Fn.
La fonction essentielle des circuits d'entrée l i à ln est d'aligner les flux de données plésiochrones Fi à Fn sur une même base temporelle et sur une même fréquence. Quant au multiplexeur 2, il est de multiplexer temporellement les flux de données plésiochrones Fi à Fn une fois ceux-ci alignés. Sur le lien 3, circulent donc des trames temporelles chacune constituée d'une pluralité d'intervalles de temps ITi à ITm de longueur un octet, dans chacun desquels se trouvent chacun des octets constituant les données d'un flux plésiochrones Fi à Fn. Le nombre m d'intervalles de temps ITj (i = 1 à m) est égal au nombre de flux plésiochrones Fi à Fn. Il peut également être supérieur. Dans ce cas, les intervalles de temps ITj pour i supérieur à n mais inférieur ou égal à m sont remplis de bits à 1. Un mot de verrouillage de trame est inclus dans chaque trame temporelle. Il peut s'agir, à l'instar de la trame dite El conforme à la norme G.732 de l'UIT, du premier intervalle de temps dit IT0. De plus, le flux des trames temporelles est accompagné d'un signal de synchronisation sur un lien 5.
Les circuits d'entrée li à ln et le multiplexeur temporel 2 sont pilotés par une même horloge 5. La base de temps 6 délivre un mot k (k = 1 à n) qui sert au multiplexeur 2 pour sélectionner la sortie du kιeme circuit d'entrée l et délivrer sur sa sortie et le lien 3 le flux Fk. Elle délivre également un signal de commande Rk en même temps que le mot k pour commander au dispositif lk de délivrer sur sa sortie un octet du flux F .
L'unité centrale de traitement 4 peut, après traitement, délivrer chacun des flux F'i à F'n traités sur un lien 6, éventuellement accompagné d'un lien 7 pour des signaux de synchronisation, portant également une trame temporelle de structure identique à celle qui est présente sur le lien 3, cette trame étant démultiplexée dans un démultiplexeur 5 dont les sorties délivrent respectivement les flux F'i à F'n.
On a représenté à la Fig. 3 un schéma synoptique d'un circuit d'entrée 10 constituant l'un des dispositifs li à ln du système représenté à la Fig. 2. Il reçoit un flux de données plésiochrone F et délivre, octet après octet, les données Ds de ce flux. Plus précisément, le flux F est constitué d'un flux de données Fe et un signal d'horloge Ce cadencé au niveau bit des données du flux Fe.
Les données De sont fournies à un registre à décalage 11 de longueur un octet et cadencé par le signal d'horloge Ce. Chaque octet est ensuite stocké bit à bit dans une mémoire tampon 12 de type FIFO (premier entré - premier sortie). Pour ce faire, la mémoire 12 est également cadencée par le signal d'horloge Ce.
Un comparateur 13 compare l'octet qui est contenu dans le registre à décalage 11 avec la séquence de bits 7Eh, fanion des trames portant les données du flux F. Si l'octet contenu dans le registre à décalage 11 correspond à la séquence de bits 7Eh, alors un signal de fanion sf est transmis à une unité de contrôle d'écriture 14.
La fonction de l'unité de contrôle d'écriture 14 est la suivante. A la réception du signal de fanion sf, elle vérifie si l'octet précédent correspondait aussi à une séquence
7Eh. Si tel n'était pas le cas, elle autorise, par le signal wren, l'écriture dans la mémoire 12 de l'octet qui est présent dans le registre à décalage 11. Si tel était le cas par contre, elle lit le niveau de remplissage de la mémoire 12 qu'elle reçoit d'un signal de niveau p que cette dernière délivre. Elle compare ensuite ce niveau de remplissage à un niveau maximal pmax seuil. Si le niveau de remplissage p est inférieur au niveau seuil pmax, elle autorise, par le signal wren, l'écriture dans la mémoire 12 de l'octet qui est présent dans le registre à décalage 11. Par contre, si le niveau de remplissage p est supérieur au niveau seuil pmax, elle inhibe, par le même signal wren, le processus d'écriture dans la mémoire 12.
Ainsi, lorsqu'il est détecté deux fanions consécutifs dans le flux de données entrant Fe, un de ces fanions est supprimé lorsque la mémoire FIFO 12 a un niveau de remplissage p supérieur à un niveau de remplissage maximal seuil pmax.
Lorsque la mémoire 12 est commandée en lecture, les octets qui sont délivrés sont fournis, bit à bit, à un premier registre à décalage 15 lequel les délivre à nouveau à un second registre à décalage 16. La mémoire 12 ainsi que les registres à décalage
15 et 16 sont cadencés au moyen du signal d'horloge Cs qui est délivré par la base de temps 5 (voir Fig. 2). La fréquence nominale de ce signal d'horloge Cs est identique à la fréquence nominale du signal Ce, mais la fréquence réelle peut en différer quelque peu. C'est en cela que le flux F est un flux plésiochrone.
La mémoire 12 est commandée en lecture par un signal ren délivré par une unité de contrôle de lecture 17. Ce signal ren est délivré par ladite unité 17 lorsque celle-ci reçoit le signal de commande Ck provenant de la base de temps 5, comme cela a été expliqué ci-dessus en relation avec la Fig. 1. Au fur et à mesure de la lecture des bits délivrés par la mémoire 12, les bits contenus dans les registres 15 et 16 sont décalés vers la droite et sont ensuite délivrés sur la sortie de donnée Ds. Les octets qui sont présents dans les deux registres à décalage 15 et 16 sont appliqués aux entrées d'un comparateur 18 qui les compare à la séquence 7E7Eh, soit deux fanions consécutifs de la trame du flux entrant. Lorsque les deux octets présents dans les deux registres à décalage 15 et 16 sont égaux à 7E, le comparateur 18 délivre à l'unité de contrôle de lecture 17 un signal sff relatif à deux fanions consécutifs. A ce moment, cette unité 17 lit le niveau de remplissage p de la mémoire 12 et compare ce niveau de remplissage p à un niveau de remplissage pmin. Si le niveau p est supérieur au niveau pmin, elle autorise, par le signal ren, la lecture de la mémoire 12. Par contre, si le niveau p est inférieur au niveau pmin, elle inhibe, par le même signal ren, le processus de lecture de la mémoire 12 pendant que les bits des registres à décalage 15 et 16 sont décalés vers la droite. Par conséquent, les bits du registre 16 sont délivrés bit après bit sur la sortie de donnée Ds et les bits du registre 15 sont transférés dans le registre 16. A l'issue de ce processus de décalage, l'unité de contrôle de lecture 17 effectue le chargement de deux octets 7E respectivement dans les registres à décalage 15 et 16 (dans le registre 16 suffirait).
Ainsi, lorsque deux fanions consécutifs sont détectés sur le flux de données destiné à la sortie de donnée Ds, un nouveau fanion est inséré si la mémoire FIFO a son niveau de remplissage qui est inférieur à un niveau seuil de remplissage inférieur. Comme mentionné dans le préambule de la présente description, les flux plésiochrones à l'entrée de chacun des circuits d'entrée li à ln ont pour origine les canaux de communication, dits DCC (Data Communication Channel : Canaux de communication de données) présents dans une trame synchrone, telle qu'une trame SDH ou SONET, sur un port d'un équipement de communication synchrone. On a pu montrer que compte tenu des tolérances de fréquence imposées par la norme SDH, la mémoire 12 avec une capacité de 8 octets, un niveau minimal pmin de 2 octets et un niveau maximal pmax de 6 octets pouvaient parfaitement convenir.

Claims

REVENDICATIONS
1) Système de transmission d'une pluralité de flux plésiochrones vers une unité centrale de traitement, tels que les flux transportés par des trames selon un protocole orienté-bit, tel que le protocole dit HDLC, les données des flux F] à Fn étant traitées dans ladite unité centrale de traitement (4), caractérisé en ce qu'il est constitué d'une pluralité de circuits d'entrée (l i à ln) dont les entrées sont prévues pour pouvoir recevoir des flux de données plésiochrones (Fi à Fn) et d'un multiplexeur temporel (2) dont chacune des entrées est reliée à une sortie d'un circuit d'entrée (L ; i = 1 à n) et dont la sortie est sur un lien (3) vers ladite unité centrale de traitement (4), les circuits d'entrée (li à ln) étant prévus pour aligner les flux de données plésiochrones (Fi à Fn) sur une même base temporelle et sur une même fréquence.
2) Système de transmission selon la revendication 1, les trames dudit protocole orienté-bit étant accompagnées d'un signal d'horloge, caractérisé en ce qu'il comporte une mémoire (12) du type FIFO prévue pour, d'une part, entrer les octets issus du flux entrant (Fe) à la cadence du signal d'horloge accompagnant ledit flux entrant (Fe) et, d'autre part, de sortir lesdits octets en vue de les délivrer sur la sortie dudit dispositif à la cadence du signal d'horloge délivré par une horloge interne (5).
3) Système de transmission selon la revendication 2, les trames dudit protocole orienté-bit étant délimitées par des fanions constitués d'une séquence de bits déterminée, caractérisé en ce que chacun desdits circuits d'entrée (l i à ln) comporte des moyens pour supprimer un fanion du flux entrant (Fe) correspondant lorsque deux fanions consécutifs sont présents dans ledit flux entrant (Fe) et lorsque la mémoire (12) a son niveau de remplissage (p) qui est supérieur à un niveau de remplissage maximal (pmax).
4) Système de transmission selon la revendication 3, caractérisé en ce que lesdits moyens sont constitués d'un registre à décalage (11) alimenté par ledit flux entrant
(Fe), d'un comparateur (13) pour comparer l'octet contenu dans ledit registre à décalage (11) avec ladite séquence de bits constituant ledit fanion et pour délivrer à une unité de contrôle d'écriture (14) un signal de fanion (sf) lorsqu'il y a correspondance, ladite unité de contrôle d'écriture (14) interdisant l'écriture dans ladite mémoire (12) lorsque deux signaux de fanion ont été transmis consécutivement et lorsque la mémoire (12) a son niveau de remplissage (p) qui est supérieur à un niveau de remplissage maximal (pmax). 5) Système de transmission selon une des revendications 2 à 4, les trames dudit protocole orienté-bit étant délimitées par des fanions constitués d'une séquence de bits déterminée, caractérisé en ce que chacun desdits circuits d'entrée (li à ln) comporte des moyens pour insérer un fanion au flux destiné à former le flux sortant correspondant lorsque deux fanions consécutifs sont présents dans ledit flux et lorsque la mémoire (12) a son niveau de remplissage (p) qui est inférieur à un niveau de remplissage minimal (pmin).
6) Système de transmission selon la revendication 5, caractérisé en ce que lesdits moyens sont constitués de deux registres à décalage (15 et 16) montés en série à la sortie de la mémoire (12), un comparateur pour comparer les deux octets contenus dans lesdits registres à décalage (15 et 16) avec deux fois ladite séquence de bits constituant ledit fanion et pour délivrer à une unité de contrôle de lecture (17) un signal de fanion consécutif (sff) lorsqu'il y a correspondance, ladite unité de contrôle de lecture (17) interdisant la lecture de ladite mémoire (12) lorsque deux signaux de fanion ont été transmis consécutivement et lorsque la mémoire (12) a son niveau de remplissage (p) qui est inférieur à un niveau de remplissage minimal (pmin) et chargeant dans le premier ou chacun desdits registres (15 et 16) la valeur dudit fanion.
7) Système de transmission selon une des revendications précédentes, caractérisé en ce qu'il comporte une base de temps (5) qui est prévue pour délivrer un signal de sélection d'entrée k audit multiplexeur (2) et un signal de sélection de circuit d'entrée (Ck) à chacun desdits circuits d'entrée (li à ln).
8) Système de transmission selon la revendication 7, caractérisé en ce que ladite base de temps (5) est prévue pour délivrer ledit signal d'horloge interne (Cs) à chacun desdits circuits d'entrée (l i à ln).
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