WO2004021450A1 - Gate electrode and its fabricating method - Google Patents
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Abstract
A method for fabricating a micro gate electrode by reducing the dimensions of an opening formed by a conventional electron beam lithography by increasing the thickness of the opening. The method comprises a multilayer resist forming step of forming a multilayer resist including an electron beam resist layer as a lowermost layer on a gate electrode forming surface, an opening forming step of forming an opening extending through the other layers than the lower most layer, a gate electrode opening forming step of forming an opening for a gate electrode in the lowermost layer, a gate electrode opening reducing step of selectively reducing the opening for the gate electrode, and a gate electrode forming step of forming the gate electrode in the opening for the gate electrode. The gate electrode opening reducing step of a preferable mode is such that a material for increasing the thickness of a resist pattern is applied to the surface of the lowermost layer at least once to reduce the dimensions of the opening for the gate electrode. Another preferable mode includes an electron beam directing step of directing an electron beam to the vicinity of the opening for the gate electrode before the gate electrode opening reducing step.
Description
明 細 書 Specification
ゲート電極及びその製造方法 技術分野 本発明は、 通常の電子線描画により形成したゲート電極用レジスト開口を厚肉 化して開口寸法を縮小することにより、 微細なゲート電極を効率的に製造可能な ゲート電極の製造方法、 該ゲート電極の製造方法により製造され、 高周波特性に 優れ、 準ミリ · ミリ波帯電波の送受信用乃至高速信号処理用 （光通信用） デバイ スとして有用な電界効果トランジスタに好適なゲート電極、 並びに、 該デート電 極を用いた半導体装置及びその製造方法に関する。 背景技術 高周波特性の優れた電界効果トランジスタは、 準ミリ · ミリ波帯電波の送受信 用デバイス乃至高速信号処理用 （光通信用） デバイスとして有用である。 これら の中でも特に優れた高周波特性が要求させるデバイスに使用されるゲート電極の 開発においては、 電子線描画を利用してゲート形成用開口を微細に形成し、 ゲー ト長を可能な限り短縮することが盛んに行われてきている。 TECHNICAL FIELD The present invention relates to a gate capable of efficiently manufacturing a fine gate electrode by increasing the thickness of a resist opening for a gate electrode formed by ordinary electron beam drawing and reducing the opening size. It is manufactured by the method for manufacturing an electrode and the method for manufacturing the gate electrode, and is excellent in high-frequency characteristics and suitable for a field-effect transistor useful as a device for transmitting / receiving quasi-millimeter / millimeter-wave charged waves or high-speed signal processing (for optical communication) The present invention relates to a simple gate electrode, a semiconductor device using the date electrode, and a method of manufacturing the same. BACKGROUND ART Field-effect transistors having excellent high-frequency characteristics are useful as devices for transmitting / receiving quasi-millimeter / millimeter-wave charged waves or devices for high-speed signal processing (for optical communication). Among these, the development of gate electrodes used for devices that require particularly excellent high-frequency characteristics requires the use of electron beam lithography to finely form gate openings and minimize the gate length as much as possible. Has been actively conducted.
従来、電子線描画を利用してゲート形成用開口を微細に形成するのに、 （1 )描 画に用いる電子ビームの大きさ自体を微細化し描画を微細に行うこと、 （2 )前記 ゲート形成用開口を形成するレジストに対して熱処理を行って熱軟化させて開口 寸法を縮小させること、 などが考えられてきた。 Conventionally, in order to form a gate opening finely by using electron beam lithography, it is necessary to (1) reduce the size of an electron beam used for drawing and perform drawing finely; It has been considered that a resist for forming an opening for heat treatment is subjected to a heat treatment so as to be thermally softened to reduce the size of the opening.
し力 し、 これらの場合には、 以下のような問題がある。 即ち、 前記 （1 ) の場 合、 既存技術では電子ビーム径を 0 . 0 4 rn程度まで微細化させることができ るものの、 数千ものトランジスタを集積化させた場合の製造安定性等を考慮する と未だ十分な技術とは言い難い。 また、 前記 （2 ) の場合、 安定に得られる開口
寸法の縮小量が 0 . 0 4 μ m以内程度であり、 これを超える大幅な開口寸法の縮 小を行うことは、均一性の点で問題があり量産に向かない。また、同一の開口を、 開口寸法差の大きなリセス形成用開口とゲート電極形成用開口とに使用すること はそもそも難しい。 発明の開示 本発明の目的は、 通常の電子線描画により形成したゲート電極用レジスト開口 を厚肉化して開口寸法を縮小することにより、 微細なゲート電極を効率的に製造 可能なゲート電極の製造方法を提供することを目的とする。 また、 本発明は、 該 ゲート電極の製造方法により製造され、 高周波特性の優れ、 準ミリ · ミリ波帯電 波の送受信用乃至高速信号処理用 （光通信用） デバイスとして有用な電界効果ト ランジスタに好適なゲート電極を提供することを目的とする。 さらに、 本発明の 目的は、 該ゲート電極を用いた高性能な半導体装置及びその効率的な製造方法を 提供することである。 本発明のゲート電極の製造方法は、 ゲート電極形成面上に、 少なくとも最下層 に電子線レジスト層を含む積層レジストを形成する積層レジスト形成工程と、 前 記最下層以外の層に開口を形成する開口形成工程と、 前記開口から露出する前記 最下層にゲート電極用開口を形成するゲート電極用開口形成工程と、 該ゲート電 極用開口を選択的に縮小させるグート電極用開口縮小工程と、 該ゲート電極用開 口にゲート電極を形成するゲート電極形成工程とを含むことを特徴とする。 本発明のゲート電極の製造方法においては、 前記積層レジスト形成工程におい て、 ゲート電極形成面上に、 少なくとも最下層に電子線レジスト層を含む積層レ ジストが形成される。 前記開口形成工程において、 前記最下層以外の層に開口が 形成される。 前記ゲート電極用開口形成工程において、 前記開口から露出する前 記最下層にゲート電極用開口が形成される。 前記ゲート電極用開口縮小工程にお いて、 前記ゲート電極用開口が選択的に縮小される。 前記ゲート電極形成工程に
おいて、 前記ゲート電極用開口にゲート電極が形成される。 以上により、 高性能 で微細なゲート電極が製造される。 However, in these cases, there are the following problems. That is, in the case of the above (1), although the electron beam diameter can be reduced to about 0.04 rn by the existing technology, manufacturing stability when thousands of transistors are integrated is taken into consideration. Then, it is still not enough technology. Further, in the case of the above (2), the aperture can be obtained stably. The amount of size reduction is about 0.04 μm or less, and if the size of the opening is significantly reduced beyond this, there is a problem in terms of uniformity, which is not suitable for mass production. Further, it is difficult to use the same opening for the opening for forming the recess and the opening for forming the gate electrode having a large difference in the opening size. DISCLOSURE OF THE INVENTION An object of the present invention is to manufacture a gate electrode capable of efficiently manufacturing a fine gate electrode by increasing the thickness of a resist opening for a gate electrode formed by ordinary electron beam lithography and reducing the opening size. The aim is to provide a method. Further, the present invention provides a field-effect transistor manufactured by the method for manufacturing a gate electrode, which has excellent high-frequency characteristics, and is useful as a device for transmitting / receiving quasi-millimeter / millimeter-wave charged waves or for high-speed signal processing (for optical communication). An object is to provide a suitable gate electrode. Still another object of the present invention is to provide a high-performance semiconductor device using the gate electrode and an efficient manufacturing method thereof. In the method for manufacturing a gate electrode according to the present invention, a laminated resist forming step of forming a laminated resist including an electron beam resist layer in at least the lowermost layer on the gate electrode forming surface, and forming an opening in a layer other than the lowermost layer An opening forming step; a gate electrode opening forming step of forming a gate electrode opening in the lowermost layer exposed from the opening; a gut electrode opening reducing step of selectively reducing the gate electrode opening; Forming a gate electrode in the gate electrode opening. In the method for manufacturing a gate electrode according to the present invention, in the step of forming a laminated resist, a laminated resist including an electron beam resist layer at least as a lowermost layer is formed on the gate electrode forming surface. In the opening forming step, an opening is formed in a layer other than the lowermost layer. In the step of forming a gate electrode opening, a gate electrode opening is formed in the lowermost layer exposed from the opening. In the gate electrode opening reducing step, the gate electrode opening is selectively reduced. In the gate electrode forming step A gate electrode is formed in the gate electrode opening. As described above, a high-performance and fine gate electrode is manufactured.
なお、 前記ゲート電極用開口縮小工程の前に、 ゲート電極用開口の近傍に電子 線を入射させる電子線入射工程を含む場合には、 該電子線の入射量を変化させる ことにより、 前記グート電極用開口縮小工程におけるグート電極用開口の開口寸 法の縮小量が調整される。 In the case where an electron beam incident step of irradiating an electron beam near the gate electrode opening is included before the gate electrode opening reducing step, the good electrode is changed by changing the incident amount of the electron beam. The amount of reduction of the opening size of the gut electrode opening in the opening reduction step is adjusted.
また、 前記ゲート電極用開口形成工程の後、 前記ゲート電極用開口縮小工程の 前に、 ゲート電極用開口をマスクとして用いてゲート電極形成面を掘り込むゲー ト電極形成面掘り込み工程を含む場合には、 グート電極用開口形成工程において 形成した広めのゲート電極用開口をそのままマスクとして用いてリセス領域を形 成し、 その後、 所望のゲート電極用開口までゲート電極用開口縮小工程を行うこ とにより、 グート電極がリセス領域内で位置ズレを起こすことなく容易に所定の 位置に形成される。 In addition, after the gate electrode opening forming step, before the gate electrode opening reducing step, a gate electrode forming surface digging step of digging a gate electrode forming surface using the gate electrode opening as a mask is included. First, a recess region is formed by using the wide gate electrode opening formed in the good electrode opening forming step as a mask as it is, and then a gate electrode opening reducing step is performed to a desired gate electrode opening. Accordingly, the good electrode is easily formed at a predetermined position without causing a positional shift in the recess region.
本発明のゲート電極は、 本発明のゲート電極の製造方法により製造されること を特徴とする。 該ゲート電極は、 ゲート長が短く微細な構造を有するので、 高周 波特性に優れ、準ミリ ·ミリ波帯電波の送受信用乃至高速信号処理用 （光通信用） デバイスとして有用な電界効果トランジスタに好適に使用することができる。 本発明の半導体装置の製造方法は、 本発明のゲート電極の製造方法を含むこと を特徴とする。 本発明の半導体装置の製造方法においては、 微細なゲート電極を 形成できるため、 該ゲート電極を用いた電界効果トランジスタを安定に多数集積 化させて高性能な半導体装置を効率よく製造することができる。 また、 前記ゲー ト電極の製造方法により、 微細化度の異なる複数のゲート電極を形成することが でき、 任意にオフセット量を調整した複数のオフセットゲートも形成することが できるため、多機能でかつ高性能の半導体装置が効率よくかつ簡便に製造される。 本発明の半導体装置は、 前記半導体装置の製造方法により製造されることを特 徴とする。 本発明の半導体装置は、 電界効果トランジスタ等に好適な微細なグー ト電極を有するので、 高性能である。 また、 微細化度の異なる複数のゲート電極 を備える場合や、 任意にオフセット量が調整された複数のオフセットゲートを備
える場合には、 多機能でかつ高性能である。 図面の簡単な説明 図 1は、 電子線入射量とレジスト厚肉化量との関係を示すグラフである。 The gate electrode of the present invention is manufactured by the method of manufacturing a gate electrode of the present invention. Since the gate electrode has a short gate length and a fine structure, it has excellent high frequency characteristics and is useful as a device for transmitting / receiving quasi-millimeter / millimeter wave charged waves or for high-speed signal processing (for optical communication) It can be suitably used for a transistor. A method for manufacturing a semiconductor device according to the present invention includes the method for manufacturing a gate electrode according to the present invention. In the method for manufacturing a semiconductor device of the present invention, since a fine gate electrode can be formed, a large number of field-effect transistors using the gate electrode can be stably integrated to efficiently manufacture a high-performance semiconductor device. . Further, a plurality of gate electrodes having different degrees of miniaturization can be formed by the method of manufacturing the gate electrode, and a plurality of offset gates having an arbitrarily adjusted offset amount can be formed. A high-performance semiconductor device is efficiently and simply manufactured. The semiconductor device of the present invention is characterized by being manufactured by the method of manufacturing a semiconductor device. The semiconductor device of the present invention has high performance because it has a fine gate electrode suitable for a field effect transistor or the like. In addition, when multiple gate electrodes with different degrees of miniaturization are provided, or multiple offset gates with arbitrarily adjusted offset amounts are provided. If available, it is multifunctional and high performance. BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a graph showing a relationship between an electron beam incident amount and a resist thickening amount.
図 2は、 本発明のグート電極の製造方法の一例を説明するための概略説明図で ある。 FIG. 2 is a schematic explanatory diagram for explaining an example of the method for manufacturing a gut electrode of the present invention.
図 3は、 本発明のゲート電極の製造方法における電子線入射工程の一例を説明 するための概略説明図である。 FIG. 3 is a schematic explanatory view for explaining an example of an electron beam incident step in the method of manufacturing a gate electrode according to the present invention.
図 4 A、 4 B、 4。及ぴ4 0は、 本発明のゲート電極の製造方法により、 本発 明のゲート電極を製造する一例（1つの開口を用い、開口位置合わせが不要な例） を説明するための概略説明図である。 Figures 4A, 4B, 4. Reference numeral 40 is a schematic explanatory diagram for explaining an example (an example in which one opening is used and no opening alignment is required) for manufacturing the gate electrode of the present invention by the method for manufacturing a gate electrode of the present invention. is there.
図 5 A、 5 B、 5 C及ぴ 5 Dは、 本発明のゲート電極の製造方法により、 本発 明のゲート電極 （オフセットゲート） を製造する一例を説明するための概略説明 図である。 本発明を実施するための最良の形態 (ゲート電極及びその製造方法） FIGS. 5A, 5B, 5C and 5D are schematic explanatory views for explaining an example of manufacturing the gate electrode (offset gate) of the present invention by the gate electrode manufacturing method of the present invention. BEST MODE FOR CARRYING OUT THE INVENTION (Gate Electrode and Manufacturing Method Thereof)
本発明のグート電極の製造方法は、積層レジスト形成工程と、開口形成工程と、 ゲート電極用開口形成工程と、 ゲート電極用開口縮小工程と、 ゲート電極形成ェ 程とを含み、 更に必要に応じて適宜選択したその他の工程を含む。 The method for producing a gut electrode according to the present invention includes a laminated resist forming step, an opening forming step, a gate electrode opening forming step, a gate electrode opening reducing step, and a gate electrode forming step, and furthermore, if necessary. And other steps selected as appropriate.
本発明のゲート電極は、 本発明のゲート電極の製造方法により製造される。 以 下、 本発明のグート電極の製造方法の説明を通じて本発明のゲート電極の内容を も明らかにする。 The gate electrode of the present invention is manufactured by the method for manufacturing a gate electrode of the present invention. Hereinafter, the contents of the gate electrode of the present invention will be clarified through the description of the manufacturing method of the gut electrode of the present invention.
一積層レジス ト形成工程一 Single-layer resist formation process 1
前記積層レジス ト形成工程は、 ゲート電極形成面上に、 少なくとも最下層に電 子線レジスト層を含む積層レジストを形成する工程である。
前記ゲート電極形成面としては、 特に制限はなく、 目的に応じて適宜選択する ことができ、 例えば、 各種半導体装置におけるゲート電極形成面などが挙げられ るが、これらの中でも、準ミリ ·ミリ波帯電波の送受信用乃至高速信号処理用 （光 通信用） デバイスとして有用な電界効果トランジスタのゲート電極形成面が特に 好適に挙げられる。 The laminated resist forming step is a step of forming a laminated resist including an electron beam resist layer at least on the lowermost layer on the gate electrode forming surface. The gate electrode formation surface is not particularly limited and may be appropriately selected depending on the intended purpose. Examples thereof include a gate electrode formation surface in various semiconductor devices. A gate electrode forming surface of a field-effect transistor useful as a device for transmitting / receiving charged waves or for high-speed signal processing (for optical communication) is particularly preferably used.
前記ゲート電極形成面には、 ォーミック電極などが形成されているのが好まし い。 該ォーミック電極としては、 特に制限はなく、 公知のものの中から適宜選択 することができるが、 例えば、 半絶縁性 G a A s基板上に、 バッファ層、 I n G a A s電子走行層、 A 1 G a A s電子供給層、 G a A s低抵抗層を積層形成させ たものなどが挙げられる。 該ォーミック電極における各層の積層は、 例えば、 真 空蒸着法などにより行うことができる。 素子同士を電気的に分離するには、 酸素 注入を行うことにより活性領域を形成することができる。 It is preferable that an ohmic electrode or the like is formed on the gate electrode forming surface. The ohmic electrode is not particularly limited and may be appropriately selected from known ones. For example, a buffer layer, an InGaAs electron transit layer, a semi-insulating GaAs substrate, Examples thereof include a layer in which an A 1 GaAs electron supply layer and a GaAs low resistance layer are stacked. The lamination of each layer in the ohmic electrode can be performed by, for example, a vacuum evaporation method or the like. In order to electrically separate the elements from each other, an active region can be formed by implanting oxygen.
なお、 前記ゲート電極用形成面上には、 該ゲート電極用形成面と前記積層レジ ス 卜との接着性を向上させる等の目的で、 S i N等の窒化膜を形成してもよい。 また、 前記ゲート電極用形成面に低抵抗層が形成されていてもよく、 該低抵抗 層部分をエッチング処理等により除去してリセス領域を形成してもよい。 Note that a nitride film such as SiN may be formed on the gate electrode formation surface for the purpose of improving the adhesion between the gate electrode formation surface and the lamination registry. Further, a low-resistance layer may be formed on the gate electrode formation surface, and the low-resistance layer portion may be removed by etching or the like to form a recess region.
前記積層レジストとしては、 少なくとも最下層に電子線レジスト層を含むこと 以外は特に制限はなく、目的に応じてその積層数、 レジストの種類、各層の厚み、 開口径などを適宜選択することができる。 The laminated resist is not particularly limited except that it includes an electron beam resist layer at least in the lowermost layer, and the number of layers, the type of resist, the thickness of each layer, the opening diameter, and the like can be appropriately selected depending on the purpose. .
前記積層レジス トの構造としては、 特に制限はなく、 目的に応じて適宜選択す ることができるが、 ゲート電極の根元部分を形成するためのゲート電極用開口が 形成される最下層と、 リフ トオフ容易性を達成するための中間層と、 最上層とか らなる 3層構造、 などが好適に挙げられる。 The structure of the laminated resist is not particularly limited and can be appropriately selected depending on the intended purpose. The lowermost layer in which a gate electrode opening for forming the base portion of the gate electrode is formed, Preferable examples include a three-layer structure including an intermediate layer for achieving easy to-off and an uppermost layer.
前記最下層の材料としては、 電子線レジス トである限り、 特に制限はなく目的 に応じて適宜選択することができるが、 前記レジストパターン厚肉化材料により 厚肉化可能であるものが好ましく、 例えば、 ポリメチルメタタリレート （P MM A) 系レジス トが特に好ましい。 The material of the lowermost layer is not particularly limited and may be appropriately selected according to the purpose as long as it is an electron beam resist, but is preferably a material that can be thickened by the resist pattern thickening material, For example, a polymethyl methacrylate (PMMA) -based resist is particularly preferred.
前記最下層が前記ポリメチルメタタリレート （P MMA) 系レジス トである場
合には、 前記レジストパターン厚肉化材料による厚肉化効果に優れる点で有利で める。 When the lowermost layer is the polymethyl methacrylate (PMMA) -based resist, In this case, it is advantageous in that the thickening effect of the resist pattern thickening material is excellent.
前記中間層の材料としては、 特に制限はなく、 目的に応じて適宜選択すること ができるが、 前記レジストパターン厚肉化材料により厚肉化されない材料が好ま しく、 前記ゲート電極のオーバーゲート部の効率的な形成の観点からは、 サイ ド エッチング可能な材料であるのがより好ましく、 例えば、 ポリメチルグルタルイ ミ ド （P MG I ) 系レジストなどが好ましい。 The material of the intermediate layer is not particularly limited and may be appropriately selected depending on the purpose. However, a material which is not thickened by the resist pattern thickening material is preferable, and a material for the overgate portion of the gate electrode is preferably used. From the viewpoint of efficient formation, a material capable of side etching is more preferable, and for example, a polymethylglutarimide (PMGI) -based resist is preferable.
前記最上層の材料としては、 特に制限はなく、 目的に応じて適宜選択すること ができ、 前記ゲート電極用開口が形成される前記最下層よりも、 前記レジストパ ターン厚肉化材料により厚肉化される程度が低い材料が好ましく、 公知の電子線 レジスト、 フォ トレジス トなどの中から適宜選択することができるが、 ポリスチ レン重合体とァクリル樹脂とを含有するポリスチレン重合体含有レジス トなどが 好ましい。 The material of the uppermost layer is not particularly limited and may be appropriately selected depending on the intended purpose. The material of the resist pattern is made thicker than the lowermost layer in which the gate electrode opening is formed. It is preferable to use a material having a low degree of resistance, and it can be appropriately selected from known electron beam resists, photo resists, etc., and preferably a polystyrene polymer-containing resist containing a polystyrene polymer and an acryl resin. .
前記積層レジス トにおける各層の材料としては、 適宜、 市販品を使用すること ができる。 As the material of each layer in the laminated resist, commercially available products can be used as appropriate.
前記積層レジス トにおける各層は、 該各層のレジス ト材料等を塗布、 乾燥等す ることにより形成することができる。 なお、 前記塗布の方法としては、 特に制限 はなく、 目的に応じて公知の方法の中から適宜選択することができ、 例えば、 ス ビンコ一ト法などが挙げられる。 Each layer in the laminated resist can be formed by applying and drying a resist material or the like for each layer. The coating method is not particularly limited and may be appropriately selected from known methods depending on the purpose. Examples thereof include a spin coating method.
本発明においては、 前記積層レジストとして、 前記最下層が前記ポリメチルメ タアタリ レート （P MMA) 系レジス トで形成され、 前記中間層が前記ポリメチ ルグルタルイミ ド （P MG I ) 系レジス トで形成され、 前記最上層が前記ポリス チレン重合体含有レジストで形成された 3層構造であるのが、 前記ゲート電極用 開口 （ファインゲート開口） を安定に形成することができ、 前記ゲート電極を安 定にかつ効率よく製造可能である点で好ましい。 In the present invention, as the laminated resist, the lowermost layer is formed of the polymethylmetaphthalate (PMMA) -based resist, and the intermediate layer is formed of the polymethylglutarimide (PMGI) -based resist; Since the uppermost layer has a three-layer structure formed of the polystyrene polymer-containing resist, the gate electrode opening (fine gate opening) can be formed stably, and the gate electrode can be stably and efficiently formed. It is preferable because it can be manufactured well.
一開口形成工程一 One opening forming process
前記開口形成工程は、 前記最下層以外の層に開口を形成する工程である。 前記最下層以外の層に開口を形成する方法としては、 特に制限はなく、 目的に
応じて適宜選択することができ、 例えば、 前記積層レジス トが、 前記最下層、 前 記中間層及ぴ前記最上層からなる 3層構造を有する場合には、 該最上層を電子線 描画により該最上層に最上層開口を形成し、 前記最上層開口から前記中間層をァ ルカリ現像処理をして該中間層に中間層開口を形成すると共に該中間層開口をサ イドエッチング （セットパック形成） する方法が好適に挙げられる。 The opening forming step is a step of forming an opening in a layer other than the lowermost layer. There is no particular limitation on the method of forming an opening in a layer other than the lowermost layer. For example, when the laminated resist has a three-layer structure including the lowermost layer, the intermediate layer, and the uppermost layer, the uppermost layer is formed by electron beam drawing. An uppermost layer opening is formed in the uppermost layer, the intermediate layer is subjected to alkaline development processing from the uppermost layer opening to form an intermediate layer opening in the intermediate layer, and the intermediate layer opening is side-etched (set pack formation). A suitable method is mentioned.
なお、 前記電子線描画は、 公知の電子線描画装置を用いて行うことができる。 また、 前記アルカリ現像処理は、 公知のアルカリ現像液を用いて公知の条件等に 従って行うことができる。 The electron beam drawing can be performed using a known electron beam drawing apparatus. The alkali developing treatment can be performed using a known alkali developing solution under known conditions and the like.
なお、 前記中間層開口をサイドエッチング （セットパック形成） すると、 ゲー ト電極のオーバーゲート部を形成するための空間を形成することができ、 また、 リフトオフが容易になる点で好ましい。 Note that side etching (set pack formation) of the intermediate layer opening is preferable in that a space for forming the overgate portion of the gate electrode can be formed, and lift-off is facilitated.
前記積層レジストにおける前記最上層に形成する最上層開口の開口寸法として は、 特に制限はなく、 目的に応じて適宜選択することができるが、 例えば、 0 . 2 0〜 1 . 0 0 μ m程度であるのが好ましい。 The opening size of the uppermost layer opening formed in the uppermost layer in the laminated resist is not particularly limited and can be appropriately selected depending on the purpose. For example, about 0.20 to 1.00 μm It is preferred that
一グート電極用開口形成工程一 Opening process for one gut electrode
ゲート電極用開口形成工程は、 前記最下層にゲート電極用開口 （ファイングー ト開口） を形成する工程である。 The step of forming an opening for a gate electrode is a step of forming an opening for a gate electrode (a fine hole opening) in the lowermost layer.
前記ゲート電極用開口 （ファインゲート開口） は、 前記最下層に電子線描画を 行うことにより、 形成することができる。 The gate electrode opening (fine gate opening) can be formed by drawing an electron beam on the lowermost layer.
前記電子線描画の方法としては、 特に制限はなく、 目的に応じて公知の条件に 従い、 公知の電子線描画装置等を用いて行うことができる。 The method of electron beam lithography is not particularly limited, and can be performed using a known electron beam lithography apparatus or the like according to the purpose and under known conditions.
前記電子線描画によって形成されるゲート電極用開口の開口寸法は、 特に制限 はなく、 目的に応じて適宜選択することができるが、 例えば、 0 . 1〜0 . 2 μ m程度である。 The opening size of the gate electrode opening formed by the electron beam drawing is not particularly limited and can be appropriately selected depending on the purpose. For example, the opening size is about 0.1 to 0.2 μm.
一グート電極用開口縮小工程一 Step for reducing the opening of one gut electrode
前記ゲート電極用開口縮小工程は、 前記ゲート電極用開口を選択的に縮小させ る工程である。 The gate electrode opening reducing step is a step of selectively reducing the gate electrode opening.
前記ゲート電極用開口の大きさを縮小させる方法としては、 特に制限はなく、
目的に応じて適宜選択することができるが、 例えば、 レジス トパターン厚肉化材 料を前記ゲート電極用開口に塗布 ·現像 （開口形成） することによりその開口寸 法 （径） を縮小させる処理を少なくとも 1回行う方法が特に好ましい。 The method for reducing the size of the gate electrode opening is not particularly limited. It can be appropriately selected according to the purpose. For example, a process of reducing the opening dimension (diameter) by applying and developing (forming an opening) a resist pattern thickening material in the opening for the gate electrode. Is preferably performed at least once.
前記レジストパターン厚肉化材料は、 前記最下層が前記ポリメチルメタクリレ ート （P MMA) 系レジス ト等の中性レジス ト材料であっても、 厚肉化効果に優 れ、 効率よく該最下層に形成された前記ゲート電極用開口を厚肉化することがで きる点で好ましい。 Even if the lowermost layer is a neutral resist material such as the polymethyl methacrylate (PMMA) -based resist, the resist pattern thickening material is excellent in the thickening effect and is efficiently used. This is preferable in that the thickness of the gate electrode opening formed in the lowermost layer can be increased.
前記ゲート電極用開口縮小工程では、 前記レジストパターン厚肉化材料を好適 に用いることができ、 この場合には、 前記ゲート電極用開口に該レジス トパター ン厚肉化材料が塗布され架橋されると、 該ゲート電極用開口が厚肉化され、 該ゲ ート電極用開口上に表層が形成され、 該最上層開口の開口寸法 （大きさ） が縮小 される。 その結果、 前記最上層開口を形成する際に用いた電子線による解像限界 を超えて、 より微細なゲート電極用開口が形成される。 In the gate electrode opening reduction step, the resist pattern thickening material can be suitably used. In this case, when the resist pattern thickening material is applied to the gate electrode opening and crosslinked. The thickness of the opening for the gate electrode is increased, a surface layer is formed on the opening for the gate electrode, and the opening dimension (size) of the uppermost opening is reduced. As a result, a finer gate electrode opening is formed beyond the resolution limit by the electron beam used in forming the uppermost layer opening.
なお、 このとき、 前記ゲート電極用開口の厚肉化量、 即ち前記ゲート電極用開 口の開口寸法の縮小量は、 前記レジス トパターン厚肉化材料の組成、 組成比、 配 合量、 濃度、 粘度、 塗布厚み、 ベータ温度、 ベータ時間等を適宜調節することに より、 所望の範囲に制御することができる。 At this time, the amount of increase in the thickness of the gate electrode opening, that is, the amount of reduction in the opening dimension of the gate electrode opening, is determined by the composition, composition ratio, mixing amount, and concentration of the resist pattern thickening material. The viscosity can be controlled to a desired range by appropriately adjusting the viscosity, the coating thickness, the beta temperature, the beta time, and the like.
前記レジス トパターン厚肉化材料の組成、 組成比、 配合量、 濃度、 粘度等とし ては、 特に制限はなく、 目的に応じて適宜選択することができるが、 該レジスト パターン厚肉化材料における水以外の成分の総含有量が、 5〜4 0質量％である のが、 前記ゲート電極用開口の厚肉化量、 即ち前記ゲート電極用開口の開口寸法 の縮小量の制御の観点から好ましい。 なお、 前記開口寸法の縮小量は、 前記レジ ス トパターン厚肉化材料における樹脂、 界面活性剤、 架橋剤等の濃度等によって も調整することができる。 The composition, composition ratio, compounding amount, concentration, viscosity, etc. of the resist pattern thickening material are not particularly limited and can be appropriately selected depending on the intended purpose. The total content of components other than water is preferably 5 to 40% by mass from the viewpoint of controlling the thickness of the gate electrode opening, that is, the reduction of the opening dimension of the gate electrode opening. . The amount of reduction of the opening size can also be adjusted by the concentration of the resin, surfactant, crosslinking agent, and the like in the resist pattern thickening material.
一一レジストパターン厚肉化材料一一 Eleven resist pattern thickening materials
前記レジス トパターン厚肉化材料は、 樹脂と、 架橋剤と、 界面活性剤とを含有 してなり、 更に必要に応じて適宜選択した、 水溶性芳香族化合物、 芳香族化合物 を一部に有してなる樹脂、 有機溶剤、 その他の成分などを含有してなる。
前記レジストパターン厚肉化材料は、 水溶性乃至アルカリ可溶性である。 The resist pattern thickening material contains a resin, a cross-linking agent, and a surfactant, and further contains a water-soluble aromatic compound and an aromatic compound appropriately selected as needed. Resin, organic solvent, and other components. The resist pattern thickening material is water-soluble or alkali-soluble.
前記レジス トパターン厚肉化材料の態様としては、 水溶液、 コロイ ド液、 エマ ルジョン液などのいずれであってもよいが、 水溶液であるのが好ましい。 The material of the resist pattern thickening material may be any of an aqueous solution, a colloid solution, an emulsion solution, and the like, but is preferably an aqueous solution.
前記樹脂としては、特に制限はなく 目的に応じて適宜選択することができるが、 水溶性乃至アル力リ可溶性であるのが好ましく、 架橋反応を生ずることが可能あ るいは架橋反応を生じないが水溶性架橋剤と混合可能であるのがより好ましい。 前記樹脂が水溶性樹脂である場合、 該水溶性樹脂としては、 2 5 °Cの水 1 0 0 gに対し 0 . 1 g以上溶解する水溶性を示すものが好ましい。 The resin is not particularly limited and may be appropriately selected depending on the intended purpose; however, it is preferably water-soluble or soluble in water, and a cross-linking reaction may or may not occur. More preferably, it can be mixed with a water-soluble crosslinking agent. When the resin is a water-soluble resin, the water-soluble resin is preferably a water-soluble resin that dissolves in an amount of 0.1 g or more in 100 g of water at 25 ° C.
前記水溶性樹脂としては、 例えば、 ポリビュルアルコール、 ポリビニルァセタ ール、 ポリ ビュルアセテート、 ポリアクリル酸、 ポリ ビュルピロリ ドン、 ポリエ チレンィミン、 ポリエチレンォキシド、 スチレン一マレイン酸共重合体、 ポリ ビ ニルァミン、 ポリアリルアミン、 ォキサゾリン基含有水溶性樹脂、 水溶性メラミ ン榭脂、 水溶性尿素樹脂、 アルキッド樹脂、 スルホンアミ ド樹脂などが挙げられ る。 Examples of the water-soluble resin include, for example, polyvinyl alcohol, polyvinyl acetate, polybutyl acetate, polyacrylic acid, polybutylpyrrolidone, polyethyleneimine, polyethylene oxide, styrene-maleic acid copolymer, polyvinylamine, Examples include polyallylamine, a water-soluble resin containing an oxazoline group, a water-soluble melamine resin, a water-soluble urea resin, an alkyd resin, and a sulfonamide resin.
前記樹脂がアルカリ可溶性である場合、該アルカリ可溶性樹脂としては、 2 5 °C の 2 . 3 8 % TMAH水溶液 1 0 0 gに対し、 0 . 1 g以上溶解するアルカリ可 溶性を示すものが好ましい。 When the resin is alkali-soluble, the alkali-soluble resin is preferably a resin exhibiting alkali solubility of 0.1 g or more in 100 g of a 2.38% TMAH aqueous solution at 25 ° C. .
前記アルカリ可溶性樹脂としては、 例えば、 ノポラック樹脂、 ビエルフヱノー ル樹脂、 ポリアクリル酸、 ポリメタクリル酸、 ポリ p—ヒ ドロキシフヱ二ルァク リラート、 ポリ p—ヒ ドロキシフヱニルメタクリラート、 これらの共重合体など が挙げられる。 Examples of the alkali-soluble resin include nopolak resin, bielphenol resin, polyacrylic acid, polymethacrylic acid, poly p-hydroxyphenyl acrylate, poly p-hydroxyphenyl methacrylate, and copolymers thereof. Is mentioned.
前記樹脂は、 1種単独で使用してもよいし、 2種以上を併用してもよい。 これ らの中でも、 ポリ ビニルアルコール、 ポリ ビュルァセタール、 ポリ ビニルァセテ ートなどが好ましい。 The resins may be used alone or in combination of two or more. Among them, polyvinyl alcohol, polyvinyl acetate, polyvinyl acetate and the like are preferable.
前記樹脂の前記レジストパターン厚肉化材料における含有量としては、 前記架 橋剤等の種類 ·含有量等により異なり一概に規定することができないが、 目的に 応じて適宜決定することができる。 The content of the resin in the resist pattern thickening material varies depending on the type and content of the cross-linking agent and the like and cannot be specified unconditionally, but can be appropriately determined according to the purpose.
前記架橋剤としては、 特に制限はなく、 目的に応じて適宜選択することができ
るが、 熱又は酸によって架橋を生じる水溶性のものが好ましく、 例えば、 ァミノ 系架橋剤が好適に挙げられる。 The crosslinking agent is not particularly limited, and can be appropriately selected depending on the purpose. However, a water-soluble one which causes crosslinking by heat or an acid is preferable, and for example, an amino cross-linking agent is preferable.
前記アミノ系架橋剤としては、 例えば、 メラミン誘導体、 ユリア誘導体、 ゥリ ル誘導体などが好適に挙げられる。 これらは、 1種単独で使用してもよいし、 2 種以上を併用してもよい。 Preferred examples of the amino-based cross-linking agent include melamine derivatives, urea derivatives, and peryl derivatives. These may be used alone or in combination of two or more.
前記ユリア誘導体としては、 例えば、 尿素、 アルコキシメチレン尿素、 N—ァ ルコキシメチレン尿素、 エチレン尿素、 エチレン尿素カルボン酸、 これらの誘導 体などが挙げられる。 Examples of the urea derivative include urea, alkoxymethylene urea, N-alkoxymethylene urea, ethylene urea, ethylene urea carboxylic acid, and derivatives thereof.
前記メラミン誘導体としては、 例えば、 アルコキシメチルメラミン、 これらの 誘導体などが挙げられる。 Examples of the melamine derivative include alkoxymethylmelamine and derivatives thereof.
前記ゥリル誘導体としては、 例えば、 ベンゾグァナミン、 グリコールゥリル、 これらの誘導体などが挙げられる。 Examples of the peril derivative include benzoguanamine, glycol peril, and derivatives thereof.
前記架橋剤の前記レジストパターン厚肉化材料における含有量としては、 前記 樹脂の種類 ·含有量等により異なり一概に規定することができないが、 目的に応 じて適宜決定することができる。 The content of the cross-linking agent in the resist pattern thickening material varies depending on the type and content of the resin and cannot be specified unconditionally, but can be appropriately determined according to the purpose.
前記界面活性剤としては、 特に制限はなく、 目的に応じて適宜選択することが できるが、 非イオン性界面活性剤、 カチオン性界面活性剤、 ァ-オン性界面活性 剤、両性界面活性剤などが挙げられる。これらは、 1種単独で使用してもよいし、 2種以上を併用してもよい。 これらの中でも、 金属イオンを含有しない点で非ィ オン性界面活性剤が好ましい。 The surfactant is not particularly limited and may be appropriately selected depending on the intended purpose. Examples of the surfactant include a nonionic surfactant, a cationic surfactant, an ionic surfactant, and an amphoteric surfactant. Is mentioned. These may be used alone or in combination of two or more. Among these, nonionic surfactants are preferred because they do not contain metal ions.
前記非イオン性界面活性剤としては、 アルコキシレート系界面活性剤、 脂肪酸 エステル系界面活性剤、 アミ ド系界面活性剤、 アルコール系界面活性剤、 及ぴェ チレンジァミン系界面活性剤から選択されるものが好適に挙げられる。 なお、 こ れらの具体例としては、 ポリオキシエチレン一ポリオキシプロピレン縮合物化合 物、 ポリオキシアルキレンアルキルエーテル化合物、 ポリオキシエチレンアルキ ルエーテル化合物、 ポリオキシエチレン誘導体化合物、 ソルビタン脂肪酸エステ ル化合物、 グリセリン脂肪酸エステル化合物、 第 1級アルコールエトキシレート 化合物、フエノールェトキシレート化合物、ノユルフェノールェトキシレート系、
ォクチルフエノールェトキシレート系、 ラウリルアルコールェトキシレート系、 ォレイルアルコールエトキシレート系、 脂肪酸エステル系、 アミ ド系、 天然アル コール系、 エチレンジァミン系、 第 2級アルコールエトキシレート系などが挙げ られる。 The nonionic surfactant is selected from an alkoxylate surfactant, a fatty acid ester surfactant, an amide surfactant, an alcohol surfactant, and an ethylenediamine surfactant. Are preferred. Specific examples of these include polyoxyethylene-polyoxypropylene condensate compounds, polyoxyalkylene alkyl ether compounds, polyoxyethylene alkyl ether compounds, polyoxyethylene derivative compounds, sorbitan fatty acid ester compounds, and glycerin. Fatty acid ester compounds, primary alcohol ethoxylate compounds, phenol ethoxylate compounds, nourphenol ethoxylates, Octylphenol ethoxylates, lauryl alcohol ethoxylates, oleyl alcohol ethoxylates, fatty acid esters, amides, natural alcohols, ethylenediamines, and secondary alcohol ethoxylates.
前記カチオン性界面活性剤としては、 特に制限はなく、 目的に応じて適宜選択 することができ、 例えば、 アルキルカチオン系界面活性剤、 アミ ド型 4級カチォ ン系界面活性剤、 エステル型 4級カチオン系界面活性剤などが挙げられる。 The cationic surfactant is not particularly limited and may be appropriately selected depending on the intended purpose. Examples thereof include an alkyl cation surfactant, an amide quaternary cation surfactant, and an ester quaternary surfactant. And cationic surfactants.
前記両性界面活性剤としては、 特に制限はなく、 目的に応じて適宜選択するこ とができ、 例えば、 ァミンオキサイド系界面活性剤、 ベタイン系界面活性剤など が挙げられる。 The amphoteric surfactant is not particularly limited and can be appropriately selected depending on the purpose. Examples thereof include an amine oxide surfactant and a betaine surfactant.
以上の界面活性剤の前記レジストパターン厚肉化材料における含有量としては、 前記樹脂、 前記架橋剤等の種類 ·含有量等に応じて異なり一概に規定することは できないが、 目的に応じて適宜選択することができる。 The content of the above surfactant in the resist pattern thickening material varies depending on the type and content of the resin, the cross-linking agent, and the like, and cannot be specified unconditionally, but is appropriately determined according to the purpose. You can choose.
前記レジストパターン厚肉化材料が水溶性芳香族化合物を含有していると、 前 記グート電極用開口のエッチング耐性を顕著に向上させることができる点で好ま しい。 It is preferable that the resist pattern thickening material contains a water-soluble aromatic compound in that the etching resistance of the above-mentioned good electrode opening can be significantly improved.
前記水溶性芳香族化合物としては、 芳香族化合物であって水溶性を示すもので あれば特に制限はなく、 目的に応じて適宜選択することができるが、 2 5 °Cの水 1 0 0 gに対し 1 g以上溶解する水溶性を示すものが好ましく、 2 5 °Cの水 1 0 0 gに対し 3 g以上溶解する水溶性を示すものがより好ましく、 2 5 °Cの水 1 0 0 gに対し 5 g以上溶解する水溶性を示すものが特に好ましい。 The water-soluble aromatic compound is not particularly limited as long as it is an aromatic compound and shows water solubility, and it can be appropriately selected according to the purpose. Is preferably 1 g or more soluble in water, more preferably 3 g or more soluble in water at 25 ° C. Those having a water solubility of 5 g or more per g are particularly preferred.
前記水溶性芳香族化合物としては、 例えば、 ポリフエノール化合物、 芳香族力 ルボン酸化合物、 ナフタレン多価アルコール化合物、 ベンゾフヱノン化合物、 フ ラボノィ ド化合物、ポルフィン、水溶性フエノキシ樹脂、芳香族含有水溶性色素、 これらの誘導体、 これらの配糖体、 などが挙げられる。 これらは、 1 種単独で使 用してもよいし、 2種以上を併用してもよい。 Examples of the water-soluble aromatic compound include a polyphenol compound, an aromatic carboxylic acid compound, a naphthalene polyhydric alcohol compound, a benzophenone compound, a flavonoid compound, porphine, a water-soluble phenoxy resin, an aromatic-containing water-soluble dye, Derivatives thereof, glycosides thereof, and the like. These may be used alone or in combination of two or more.
前記ポリフヱノール化合物及びその誘導体としては、 例えば、 カテキン、 アン トシァュジン （ペラルゴジン型 （4， ーヒ ドロキシ）， シァニジン型 （3，， 4，
ージヒ ドロキシ）， デルフィ二ジン型 （3 ，， 4 ，， 5， 一トリヒ ドロキシ））、 フラ バン一 3 ， 4ージオール、 プロアントシァニジン、 レゾノレシン、 レゾルシン [ 4 ] ァレーン、 ピロガロール、 没食子酸、 これらの誘導体又は配糖体などが挙げられ る。 Examples of the polyphenol compound and its derivative include catechin, anthocyandin (pelargodine type (4, -hydroxy), cyanidin type (3,4,4) Dihydroxy), delphinidin type (3,4,5,5,1-trihydroxy)), flavan-13,4-diol, proanthocyanidin, rezonolesin, resorcin [4] arene, pyrogallol, gallic acid, these And glycosides thereof.
前記芳香族カルボン酸化合物及びその誘導体としては、 例えば、 サリチル酸、 フタル酸、 ジヒ ドロキシ安息香酸、 タンニン、 これらの誘導体又は配糖体、 など が挙げられる。 Examples of the aromatic carboxylic acid compound and its derivative include salicylic acid, phthalic acid, dihydroxybenzoic acid, tannin, and derivatives or glycosides thereof.
前記ナフタレン多価アルコール化合物及びその誘導体としては、 例えば、 ナフ タレンジオール、 ナフタレントリオール、 これらの誘導体又は配糖体などが挙げ られる。 Examples of the naphthalene polyhydric alcohol compound and derivatives thereof include naphthalene diol, naphthalene triol, derivatives thereof, and glycosides.
前記べンゾフエノン化合物及ぴその誘導体としては、 例えば、 ァリザリンイエ ロー A、 これらの誘導体又は配糖体などが挙げられる。 Examples of the benzophenone compound and its derivatives include alizarin yellow A, derivatives thereof and glycosides.
前記フラボノイ ド化合物及ぴその誘導体としては、 例えば、 フラボン、 イソフ ラボン、 フラパノー Λ フラボノン、 フラポノー Λ\ フラバン一 3—ォーノレ、 ォ 一ロン、 カルコン、 ジヒ ドロカルコン、 ケルセチン、 これらの誘導体又は配糖体 などが挙げられる。 Examples of the flavonoid compounds and derivatives thereof include flavone, isoflavone, flavanol flavonone, flaponeau flavan-3-onole, olone, chalcone, dihydrochalcone, quercetin, and derivatives or glycosides thereof. Is mentioned.
前記水溶性芳香族化合物の中でも、 水溶性に優れる点で、 極性基を 2以上有す るものが好ましく、 3個以上有するものがより好ましく、 4個以上有するものが 特に好ましい。 Among the above water-soluble aromatic compounds, those having two or more polar groups are preferable, those having three or more polar groups are more preferable, and those having four or more polar groups are particularly preferable in terms of excellent water solubility.
前記極性基としては、 特に制限はなく、 目的に応じて適宜選択することができ るが、 例えば、 水酸基、 カルボキシル基、 カルポニル基、 スルホニル基などが挙 げられる。 The polar group is not particularly limited and may be appropriately selected depending on the intended purpose. Examples thereof include a hydroxyl group, a carboxyl group, a carbonyl group, and a sulfonyl group.
前記水溶性芳香族化合物の前記レジス トパターン厚肉化材料における含有量と しては、 前記樹脂、 前記架橋剤等の種類 ·含有量等に応じて適宜決定することが できる。 The content of the water-soluble aromatic compound in the resist pattern thickening material can be appropriately determined according to the type and content of the resin, the crosslinking agent, and the like.
前記レジス トパターン厚肉化材料が芳香族化合物を一部に有してなる樹脂を含 有していると、 前記最上層開口のエッチング耐性を顕著に向上させることができ る点で好ましい。
前記芳香族化合物を一部に有してなる樹脂としては、 特に制限はなく、 目的に 応じて適宜選択することができるが、 架橋反応を生ずることができるのが好まし く、 例えば、 ポリビュルァリ一ルァセタール樹脂、 ポリビニルァリールエーテル 樹脂、ポリビニルァリールエステル樹脂、これらの誘導体などが好適に挙げられ、 これらの中から選択される少なく とも 1種であるのが好ましく、 適度な水溶性乃 至アルカリ可溶性を示す点でァセチル基を有するものがより好ましい。これらは、It is preferable that the resist pattern thickening material contains a resin partially containing an aromatic compound, since the etching resistance of the uppermost layer opening can be significantly improved. The resin partially containing the aromatic compound is not particularly limited and may be appropriately selected depending on the intended purpose. However, it is preferable that a resin be capable of causing a cross-linking reaction. Suitable examples include lucetal resin, polyvinylaryl ether resin, polyvinylarylester resin, and derivatives thereof, and at least one selected from these is preferable. In view of the following, those having an acetyl group are more preferable. They are,
1種単独で使用してもよいし、 2種以上を併用してもよい。 One type may be used alone, or two or more types may be used in combination.
前記ポリビュルァリールァセタール樹脂としては、 特に制限はなく、 目的に応 じて適宜選択することができ、 例えば、 /3 _レゾルシンァセタール、 などが挙げ られる。 The polybutylaryl acetal resin is not particularly limited and can be appropriately selected depending on the purpose. Examples thereof include / 3_resorcinacetal.
前記ポリビニルァリールエーテル樹脂としては、 特に制限はなく、 目的に応じ て適宜選択することができ、 例えば、 4ーヒ ドロキシベンジルエーテル、 などが 挙げられる。 The polyvinyl aryl ether resin is not particularly limited and may be appropriately selected depending on the purpose. Examples thereof include 4-hydroxybenzyl ether.
前記ポリビュルァリールエステル樹脂としては、 特に制限はなく、 目的に応じ て適宜選択することができ、 例えば、 安息香酸エステル、 などが挙げられる。 前記ポリビニルァリールァセタール樹脂の製造方法としては、特に制限はなく、 目的に応じて適宜選択することができるが、 例えば、 公知のポリビニルァセター ル反応を利用した製造方法などが好適に挙げられる。 該製造方法は、 例えば、 酸 触媒下、 ポリビュルアルコールと、 該ポリビニルアルコールと化学量論的に必要 とされる量のアルデヒ ドとをァセタール化反応させる方法であり、 具体的には、 US P 5, 1 6 9， 8 9 7、 同 5， 2 6 2, 2 7 0、 特開平 5— 7 84 1 4号公 報等に開示された方法が好適に挙げられる。 The polybutylaryl ester resin is not particularly limited and may be appropriately selected depending on the purpose. Examples thereof include benzoic acid esters. The method for producing the polyvinyl aryl acetal resin is not particularly limited and may be appropriately selected depending on the purpose. Examples of the method include a known production method utilizing a polyvinyl acetal reaction. . The production method is, for example, a method of acetalizing a polyvinyl alcohol with a stoichiometrically required amount of an aldehyde in the presence of an acid catalyst. Suitable methods include those disclosed in 5, 169, 897, 5, 262, 270 and JP-A-5-78414.
前記ポリビニルァリールエーテル樹脂の製造方法としては、 特に制限はなく、 目的に応じて適宜選択することができるが、 例えば、 対応するビニルァリールェ 一テルモノマーとビュルアセテートとの共重合反応、 塩基性触媒の存在下、 ポリ ビュルアルコールとハロゲン化アルキル基を有する芳香族化合物とのエーテル化 反応 （Williamsonのエーテル合成反応） などが挙げられ、 具体的には、 特開 2 0 0 1— 4 0 0 8 6号公報、 特開 2 0 0 1— 1 8 1 3 8 3号、 特開平 6— 1 1 6 1
9 4号公報等に開示された方法などが好適に挙げられる。 The method for producing the polyvinyl aryl ether resin is not particularly limited and may be appropriately selected depending on the intended purpose. Examples thereof include a copolymerization reaction of the corresponding vinyl aryl ether monomer and bur acetate, the presence of a basic catalyst. An etherification reaction of polybutyl alcohol with an aromatic compound having a halogenated alkyl group (Williamson's ether synthesis reaction) is mentioned below. Gazette, Japanese Patent Application Laid-Open No. 2001-1810, Japanese Patent Application Laid-Open No. 6-1116 The method disclosed in, for example, Japanese Patent Application Laid-Open No. 94-194 is preferably exemplified.
前記ポリビニルァリールエステル樹脂の製造方法としては、 特に制限はなく、 目的に応じて適宜選択することができるが、 例えば、 対応するビュルァリールェ ステルモノマーとビュルアセテートとの共重合反応、 塩基性触媒の存在下、 ポリ ビニルアルコールと芳香族カルボン酸ハラィ ド化合物とのエステル化反応などが 挙げられる。 The method for producing the polyvinyl aryl ester resin is not particularly limited and may be appropriately selected depending on the intended purpose.Examples include a copolymerization reaction between the corresponding vinyl aryl ester monomer and vinyl acetate, and the presence of a basic catalyst. Examples thereof include an esterification reaction between polyvinyl alcohol and an aromatic carboxylic acid halide compound.
前記芳香族化合物を一部に有してなる樹脂における芳香族化合物としては、 特 に制限はなく、 目的に応じて適宜選択することができ、 例えば、 単環性芳香族の ベンゼン誘導体、 ピリジン誘導体等、 芳香族環が複数個連結した化合物 （ナフタ レン、 アントラセン等の多環性芳香族）、 などが好適に挙げられる。 The aromatic compound in the resin partially containing the aromatic compound is not particularly limited and can be appropriately selected depending on the purpose. Examples thereof include a monocyclic aromatic benzene derivative and a pyridine derivative. Compounds in which a plurality of aromatic rings are linked (polycyclic aromatics such as naphthalene and anthracene) are preferred.
前記芳香族化合物を一部に有してなる樹脂における芳香族化合物は、 例えば、 水酸基、 シァノ基、 アルコキシル基、 カルボキシル基、 アミノ基、 アミ ド基、 ァ ルコキシカルボ二ノレ基、 ヒ ドロキシアルキル基、 スノレホニル基、 酸無水物基、 ラ タ トン基、 シァネート基、 イソシァネート基、 ケトン基等の官能基や糠誘導体を 少なくとも 1つ有するのが適当な水溶性の観点からは好適であり、 水酸基、 アミ ノ基、 スルホニル基、 力ルポキシル基、 及びこれらの誘導体による基から選択さ れる官能基を少なく とも 1つ有するのがより好ましい。 Examples of the aromatic compound in the resin partially containing the aromatic compound include a hydroxyl group, a cyano group, an alkoxyl group, a carboxyl group, an amino group, an amide group, an alkoxycarbonyl group, and a hydroxyalkyl group. , Having at least one functional group such as a snorephonyl group, an acid anhydride group, a rataton group, a cyanate group, an isocyanate group, a ketone group, and a bran derivative, from the viewpoint of appropriate water solubility, a hydroxyl group, More preferably, it has at least one functional group selected from an amino group, a sulfonyl group, a carbonyl group, and a group derived from these derivatives.
前記芳香族化合物を一部に有してなる樹脂における芳香族化合物のモル含有率 としては、 エッチング耐性に影響がない限り特に制限はなく 目的に応じて適宜選 択することができるが、 高いエッチング耐性を必要とする場合には 5 m o 1 %以 上であるのが好ましく、 1 O m o 1 %以上であるのがより好ましい。 The molar content of the aromatic compound in the resin partially containing the aromatic compound is not particularly limited as long as it does not affect the etching resistance, and can be appropriately selected according to the purpose. When resistance is required, it is preferably 5 mo 1% or more, more preferably 1 O mo 1% or more.
なお、 前記芳香族化合物を一部に有してなる樹脂における芳香族化合物のモル 含有率は、 例えば、 NMR等を用いて測定することができる。 The molar content of the aromatic compound in the resin partially containing the aromatic compound can be measured using, for example, NMR or the like.
前記芳香族化合物を一部に有してなる樹脂の前記レジストパターン厚肉化材料 における含有量としては、 前記樹脂、 前記架橋剤等の種類 ·含有量等に応じて適 宜決定することが.できる。 The content of the resin having a part of the aromatic compound in the resist pattern thickening material may be appropriately determined according to the type and content of the resin, the crosslinking agent, and the like. it can.
前記有機溶剤は、 前記レジス トパターン厚肉化材料に含有させることにより、 該レジス トパターン厚肉化材料における、 前記樹脂、 前記架橋剤等の溶解性を向
上させることができる。 The organic solvent is included in the resist pattern thickening material to improve the solubility of the resin, the crosslinking agent, and the like in the resist pattern thickening material. Can be up.
前記有機溶剤としては、 特に制限はなく、 目的に応じて適宜選択することがで き、 例えば、 アルコール系有機溶剤、 鎖状エステル系有機溶剤、 環状エステル系 有機溶剤、 ケトン系有機溶剤、 鎖状エーテル系有機溶剤、 環状エーテル系有機溶 剤、 などが挙げられる。 The organic solvent is not particularly limited and may be appropriately selected depending on the purpose. Examples thereof include an alcohol-based organic solvent, a chain ester-based organic solvent, a cyclic ester-based organic solvent, a ketone-based organic solvent, and a chain-shaped organic solvent. Ether-based organic solvents, cyclic ether-based organic solvents, and the like.
前記アルコール系有機溶剤としては、 例えば、 メタノール、 エタノール、 プロ ピルアルコール、ィソプロピルアルコール、ブチルアルコールなどが挙げられる。 前記鎖状エステル系有機溶剤としては、 例えば、 乳酸ェチル、 プロピレンダリ コールメチルエーテルアセテート （P GM E A) などが挙げられる。 Examples of the alcohol-based organic solvent include methanol, ethanol, propyl alcohol, isopropyl alcohol, and butyl alcohol. Examples of the chain ester organic solvent include ethyl lactate, propylene glycol methyl ether acetate (PGMEA), and the like.
前記環状エステル系有機溶剤としては、 例えば、 γ—プチロラク トン等のラタ トン系有機溶剤などが挙げられる。 Examples of the cyclic ester-based organic solvent include ratatone-based organic solvents such as γ-butyrolactone.
前記ケトン系有機溶剤としては、 例えば、 アセトン、 シクロへキサノン、 ヘプ タノン等のケトン系有機溶剤、 などが挙げられる。 Examples of the ketone-based organic solvent include ketone-based organic solvents such as acetone, cyclohexanone, and heptanone.
前記鎖状エーテル系有機溶剤としては、 例えば、 エチレングリコールジメチル エーテル、 などが挙げられる。 Examples of the chain ether organic solvent include ethylene glycol dimethyl ether.
前記環状エーテルとしては、 例えば、 テトラヒ ドロフラン、 ジォキサン、 など が挙げられる。 Examples of the cyclic ether include tetrahydrofuran, dioxane, and the like.
これらの有機溶剤は、 1種単独で使用してもよいし、 2種以上を併用してもよ い。 これらの中でも、 厚肉化を精細に行うことができる点で、 8 0〜2 0 0 °C程 度の沸点を有するものが好ましい。 These organic solvents may be used alone or in a combination of two or more. Among them, those having a boiling point of about 80 to 200 ° C. are preferable in that the thickness can be finely increased.
前記有機溶剤の前記レジストパターン厚肉化材料における含有量としては、 前 記樹脂、 前記架橋剤、 前記界面活性剤等の種類 ·含有量等に応じて適宜決定する ことができる。 The content of the organic solvent in the resist pattern thickening material can be appropriately determined according to the type and content of the resin, the crosslinking agent, the surfactant, and the like.
前記その他の成分としては、 本発明の効果を害しない限り特に制限はなく、 目 的に応じて適宜選択することができ、 公知の各種添加剤、 例えば、 熱酸発生剤、 アミン系、 アミ ド系、 アンモニゥム塩素等に代表されるクェンチヤ一などが挙げ られる。 The other components are not particularly limited as long as they do not impair the effects of the present invention, and can be appropriately selected according to the purpose. Various known additives such as thermal acid generators, amines, and amides System, quencher typified by ammonium chloride and the like.
前記その他の成分の前記レジストパターン厚肉化材料における含有量としては、
前記樹脂、 前記架橋剤等の種類 *含有量等に応じて適宜決定することができる。 前記レジストパターン厚肉化材料を前記ゲート電極用開口に塗布し架橋させる と、該ゲ一ト電極用開口が厚肉化され、該ゲート電極用開口上に表層が形成され、 該ゲート電極用開口の開口寸法 （大きさ） が縮小される。 前記ゲート電極用開口 を形成する際に用いた電子線描画装置における電子線の解像限界を超えて、 より 微細なゲート電極用開口が形成される。 As the content of the other components in the resist pattern thickening material, It can be appropriately determined according to the type of the resin, the cross-linking agent, and the like. When the resist pattern thickening material is applied to the gate electrode opening and crosslinked, the gate electrode opening is thickened, a surface layer is formed on the gate electrode opening, and the gate electrode opening is formed. Opening size (size) is reduced. A finer gate electrode opening is formed beyond the resolution limit of the electron beam in the electron beam lithography apparatus used for forming the gate electrode opening.
なお、 このとき、 前記ゲート電極用開口の厚肉化量、 即ち前記ゲート電極用開 口の開口寸法 （大きさ） の縮小量は、 前記レジス トパターン厚肉化材料の組成、 組成比、 配合量、 濃度、 粘度、 塗布厚み、 ベータ温度、 ベータ時間等を適宜調節 することにより、 所望の範囲に制御することができる。 At this time, the amount of increase in the thickness of the gate electrode opening, that is, the amount of reduction in the opening dimension (size) of the gate electrode opening, is determined by the composition, composition ratio, and composition of the resist pattern thickening material. The desired range can be controlled by appropriately adjusting the amount, concentration, viscosity, coating thickness, beta temperature, beta time, and the like.
前記レジス トパターン厚肉化材料の組成、 組成比、 配合量、 濃度、 粘度等とし ては、 特に制限はなく、 目的に応じて適宜選択することができるが、 該レジス ト パターン厚肉化材料における水以外の成分の総含有量が、 5〜4 0質量％である のが、 前記ゲート電極用開口の厚肉化量、 即ち前記ゲード電極用開口の開口寸法 (径） の縮小量の制御の観点から好ましい。 The composition, composition ratio, blending amount, concentration, viscosity and the like of the resist pattern thickening material are not particularly limited and can be appropriately selected depending on the purpose. In the above, the total content of components other than water is 5 to 40% by mass, and the thickness of the gate electrode opening, that is, the reduction of the opening dimension (diameter) of the gate electrode opening, is controlled. It is preferable from the viewpoint of.
前記塗布後に現像処理を行うことができる。 該現像処理を行うと、 前記最下層 との間でミキシング層を形成しなかつた余分な前記レジス トパターン厚肉化材料 を除去することができる。 After the coating, a developing treatment can be performed. By performing the developing treatment, it is possible to remove the excess resist pattern thickening material that does not form a mixing layer with the lowermost layer.
前記現像処理は、 水現像であってもよいし、 弱アルカリ水溶液による現像であ つてもよいが、 低コストで効率的に現像処理を行うことができる点で水現像が好 ましい。 The development process may be water development or development with a weak alkaline aqueous solution, but water development is preferred because development can be performed efficiently at low cost.
なお、 前記ゲート電極用開口縮小工程において、 以上の前記塗布から前記現像 までの処理を少なくとも 1回行うことにより、 必要に応じて複数回行うことによ り、 前記ゲート電極用開口の開口寸法を所望の程度に制御することができる。 なお、 前記レジス トパターン厚肉化材料の塗布の方法としては、 特に制限はな く、 目的に応じて公知の塗布方法の中から適宜選択することができ、 例えば、 ス ピンコート法などが好適に挙げられる。 該スピンコート法の場合、 その条件とし ては例えば、 回転数が 1 0 0〜： L O O O O r p m程度であり、 8 0 0〜 5 0 0 0
r p mが好ましく、 時間が 1秒〜 10分程度であり、 1秒〜 90秒が好ましい。 前記塗布の際の塗布厚みとしては、通常、 100〜 10， 000A (10〜1， 000 nm) 程度であり、 2， 000〜5， 000A (200〜500 nm) 程 度が好ましい。 In the step of reducing the opening for the gate electrode, the processing from the application to the development is performed at least once, and if necessary, the processing is performed a plurality of times. It can be controlled to a desired degree. The method of applying the resist pattern thickening material is not particularly limited, and can be appropriately selected from known application methods according to the purpose. For example, a spin coating method is preferably used. No. In the case of the spin coating method, the conditions include, for example, a rotational speed of about 100 to about LOOOO rpm, and about 800 to 500 rpm is preferable, the time is about 1 second to 10 minutes, and 1 second to 90 seconds is preferable. The coating thickness at the time of the coating is usually about 100 to 10,000 A (10 to 1,000 nm), and preferably about 2,000 to 5,000 A (200 to 500 nm).
なお、 前記塗布の際、 前記界面活性剤については、 前記レジス トパターン厚肉 化材料に含有させずに、 該レジストパターン厚肉化材料を塗布する前に別途に塗 布してもよレ、。 In addition, at the time of the application, the surfactant may be separately applied before the resist pattern thickening material is applied without being contained in the resist pattern thickening material. .
前記塗布の際乃至その後で、 塗布した前記レジストパターン厚肉化材料をプリ ベータ （加温 ·乾燥） するのが、 前記最下層と前記レジス トパターン厚肉化材料 との界面において該レジストパターン厚肉化材料の前記最下層へのミキシング (含浸） を効率良く生じさせることができる等の点で好ましい。 Pre-beta (heating / drying) the applied resist pattern thickening material during or after the application is performed at the interface between the lowermost layer and the resist pattern thickening material. This is preferable in that the mixing (impregnation) of the fleshy material into the lowermost layer can be efficiently caused.
なお、 前記プリベータ （加温 ·乾燥） の条件、 方法等にとしては、 前記最下層 を軟化させない限り特に制限はなく、目的に応じて適宜選択することができるが、 例えば、 温度が 40〜 1 20 °C程度であり、 70〜 1 00 °Cが好ましく、 時間が 10秒〜 5分程度であり、 40秒〜 100秒が好ましい。 The conditions and method of the pre-beta (heating and drying) are not particularly limited as long as the lowermost layer is not softened, and can be appropriately selected depending on the purpose. The temperature is about 20 ° C, preferably 70 to 100 ° C, and the time is about 10 seconds to 5 minutes, and preferably 40 seconds to 100 seconds.
また、 前記プリベータ （加温 ·乾燥） の後で、 塗布した前記レジス トパターン 厚肉化材料を架橋ベータ （架橋反応） を行うのが、 前記最下層とレジス トパター ン厚肉化材料との界面において前記ミキシング （含浸） した部分の架橋反応を効 率的に進行させることができる等の点で好ましい。 Further, after the pre-beta (heating / drying), the applied resist pattern thickening material is subjected to a cross-linking beta (cross-linking reaction) at the interface between the lowermost layer and the resist pattern thickening material. This is preferred in that the cross-linking reaction of the mixed (impregnated) portion can proceed efficiently.
なお、 前記架橋ベータ （架橋反応） の条件、 方法等としては、 前記最下層を軟 化させない限り特に制限はなく、 目的に応じて適宜選択することができるが、 前 記プリべーク （加温 ·乾燥） よりも通常高い温度条件が採用される。 前記架橋べ ーク （架橋反応） の条件としては、 例えば、 温度が 70〜 1 50°C程度であり、 90〜 1 30 °Cが好ましく、 時間が 1 0秒〜 5分程度であり、 40秒〜 1 00秒 が好ましい。 The conditions and method of the crosslinking beta (crosslinking reaction) are not particularly limited as long as the lowermost layer is not softened, and can be appropriately selected according to the purpose. Temperature / drying). The conditions for the crosslinking bake (crosslinking reaction) include, for example, a temperature of about 70 to 150 ° C., preferably 90 to 130 ° C., and a time of about 10 seconds to 5 minutes. Seconds to 100 seconds are preferred.
更に、 前記架橋ベータ （架橋反応） の後で、 塗布した前記レジス トパターン厚 肉化材料に対し、 現像処理を行うのが好ましい。 この場合、 塗布したレジストパ ターン厚肉化材料の内、前記最下層と架橋していない部分乃至架橋が弱い部分（水
溶性の高い部分） を溶解除去し、 厚肉化レジス トパターンを現像する （得る） こ とができる点で好ましい。 Furthermore, it is preferable to perform a development treatment on the applied resist pattern thickening material after the crosslinking beta (crosslinking reaction). In this case, a portion of the applied resist pattern thickening material that is not cross-linked to the lowermost layer or a portion where cross-linking is weak (water This is preferable in that the resist pattern having high solubility can be dissolved and removed, and the thickened resist pattern can be developed (obtained).
ーゲート電極形成工程一 ー Gate electrode formation process 1
前記ゲート電極形成工程は、 前記ゲート電極用開口にゲート電極を形成するェ 程である。 The gate electrode forming step is a step of forming a gate electrode in the gate electrode opening.
前記ゲート電極の形成方法としては、 特に制限はなく、 目的に応じて適宜選択 することができるが、 例えば、 蒸着法などが好適に挙げられる。 The method for forming the gate electrode is not particularly limited and may be appropriately selected depending on the purpose. For example, a vapor deposition method is preferably used.
前記蒸着法により蒸着させる金属材料としては、 電極材料として公知のものの 中から適宜選択することができるが、 例えば、 A l、 T i、 P t、 A uなどが好 適に挙げられる。 これらは、 1種単独で使用してもよいし、 2種以上を併用して もよレ、。 また、 これらの金属は、 積層されて前記 T型電極を形成してもよく、 こ の場合、 例えば、 T i、 P t、 A uの積層膜により前記 T型電極を形成する態様 などが好適に挙げられる。 The metal material to be deposited by the vapor deposition method can be appropriately selected from those known as electrode materials, and preferably includes, for example, Al, Ti, Pt, and Au. These may be used alone or in combination of two or more. In addition, these metals may be laminated to form the T-type electrode. In this case, for example, an embodiment in which the T-type electrode is formed by a laminated film of Ti, Pt, and Au is preferable. It is listed.
また、 前記ゲート電極形成後においては、 前記積層レジス トを除去することが 必要であるが、 該積層レジストの除去方法としては、 例えば、 リフトオフ法、 ェ ツチング法などが挙げられ、 これらの中でもリフトオフ法が好適に挙げられる。 これらの方法の条件等については、 特に制限はなく、 公知の条件等の中から適宜 選択することができる。 After the formation of the gate electrode, it is necessary to remove the laminated resist. Examples of the method of removing the laminated resist include a lift-off method and an etching method. The method is suitably mentioned. The conditions and the like of these methods are not particularly limited, and can be appropriately selected from known conditions and the like.
前記ゲート電極形成工程においては、 前記積層レジストを貫通して形成された 開口部に、 Τ型電極が形成される。 具体的には、 前記ゲート電極用開口の部分で 前記ゲート電極の根元部分が形成され、 サイ ドエッチングされて形成された前記 開口において、前記ゲート電極におけるオーバーゲート部が形成される。そして、 前記積層レジストが除去されて、 ゲート電極が得られる。 In the gate electrode forming step, a Τ-shaped electrode is formed in an opening formed through the laminated resist. Specifically, a root portion of the gate electrode is formed at the gate electrode opening, and an overgate portion of the gate electrode is formed at the opening formed by side etching. Then, the laminated resist is removed to obtain a gate electrode.
一その他の工程一 One other process one
前記その他の工程としては、 特に制限はなく、 目的に応じて適宜選択すること ができるが、 例えば、 前記最下層における前記ゲート電極用開口の近傍に電子線 を入射させる電子線入射工程、 前記ゲート電極用開口をマスクとして用いてゲー ト電極形成面を掘り込むグート電極形成面掘り込み工程、 などが好適に挙げられ
る。 The other steps are not particularly limited and may be appropriately selected depending on the intended purpose. Examples of the other steps include: an electron beam incident step in which an electron beam is incident on the lowermost layer in the vicinity of the gate electrode opening; A step of digging the gate electrode formation surface using the electrode opening as a mask to dig the gate electrode formation surface is preferable. You.
なお、 前記ゲート電極形成面掘り込み工程により掘り込まれた前記グート電極 形成面部分を 「リセス領域」 と称し、 該 「リセス領域」 における端部壁面を 「リ セス端」 と称することがある。 In addition, the portion of the gut electrode formation surface dug in the gate electrode formation surface excavation step may be referred to as a “recess region”, and an end wall surface in the “recess region” may be referred to as a “recess end”.
一電子線入射工程一 One electron beam injection process
前記電子線入射工程は、 前記ゲート電極用開口縮小工程の前に行われ、 前記最 下層における前記ゲート電極用開口の近傍に電子線を入射させる工程である。 前記電子線入射工程は、 前記開口形成工程の前後、 前記ゲート電極用開口形成 工程の前後、 のいずれの時に行ってもよい。 The electron beam incident step is performed before the gate electrode opening reduction step, and is a step in which an electron beam is incident on the lowermost layer in the vicinity of the gate electrode opening. The electron beam incident step may be performed before or after the opening forming step or before or after the gate electrode opening forming step.
前記電子線入射工程における前記最下層への電子線の入射量としては、 現像 E t h (レジス トが現像液に対して溶解性を呈さない最大のドーズ量、 以下同じ。） 以下のドーズ量であるのが好ましい。前記入射量が前記現像 E t h以下であると、 前記最下層をパターユングさせることなく、 該最下層を効率よく厚肉化させるこ とができる点で好ましい。 The amount of the electron beam incident on the lowermost layer in the electron beam incident step is as follows: development E th (the maximum dose in which the resist does not exhibit solubility in a developer, the same applies hereinafter). Preferably it is. It is preferable that the amount of incident light be equal to or less than the development Eth since the lowermost layer can be efficiently thickened without patterning the lowermost layer.
本発明においては、 前記電子線入射工程において、 電子線を前記最下層に照射 すると、 該電子線が入射された前記最下層部分が、 前記レジストパターン厚肉化 材料により厚肉化され易くなる。 図 1は厚肉化温度 9 5 °Cにおける電子線の入射 量とレジストパターンの厚肉化量の関係を示している力 図 1に示されるように、 前記電子線の前記最下層への入射量と、 前記レジストパターン厚肉化材料による 厚肉化量とは略比例関係にある。 したがって、 前記電子線入射工程における電子 線の入射量を適宜変化させることにより、 ゲート電極用開口縮小工程における前 記グート電極用開口の開口寸法の縮小量を任意に調整することができ、 前記最下 層に前記電子線描画により形成した複数のグート電極用開口のうち、 その開口寸 法が異なるものを形成させることができ、 微細化度の異なるゲート電極を同じゲ 一ト電極形成面上に任意に作り分けることができる点で有利である。 In the present invention, in the electron beam incident step, when the lowermost layer is irradiated with an electron beam, the lowermost layer portion on which the electron beam has been incident is easily thickened by the resist pattern thickening material. Fig. 1 shows the relationship between the amount of incident electron beam and the amount of thickening of the resist pattern at a thickening temperature of 95 ° C. As shown in Fig. 1, the incident electron beam is incident on the lowermost layer. The amount is substantially proportional to the amount of thickening by the resist pattern thickening material. Therefore, by appropriately changing the incident amount of the electron beam in the electron beam incident step, it is possible to arbitrarily adjust the reduction amount of the opening size of the good electrode opening in the gate electrode opening reducing step. Out of a plurality of good electrode openings formed by electron beam lithography in the lower layer, those having different opening dimensions can be formed, and gate electrodes having different degrees of miniaturization can be formed on the same gate electrode forming surface. This is advantageous in that it can be made arbitrarily.
前記電子線入射工程における前記最下層への電子線の入射は、 前記ゲート電極 用開口の近傍に電子線を、均一乃至対称に入射させることにより行ってもよいし、 不均一乃至非対称に入射させることにより行ってもよい。
前記ゲート電極用開口の近傍に電子線を均一乃至対称に入射させる場合は、 前 記ゲート電極用開口の近傍をほぼ均一乃至対称に厚肉化でき、 前記ゲート電極形 成工程が行われる際、 前記開口と前記ゲート電極用開口とが同心に位置すること になり、 前記ゲート電極用開口を用いてリセス領域を形成した場合、 かつ得られ るゲート電極と共にソース電極及ぴドレイン電極を設けてトランジスタを設計し た場合には、 ゲート電極におけるソース電極側端、 及び前記ゲード電極が形成さ れたリセス領域におけるソース電極側リセス端間の距離と、 該ゲート電極が形成 されたリセス領域におけるドレイン電極側リセス端、 及びゲート電極におけるド レイン電極側端間の距離とが同一になるようにすることができる。 The electron beam may be incident on the lowermost layer in the electron beam incident step by irradiating the electron beam uniformly or symmetrically in the vicinity of the gate electrode opening, or may be incident nonuniformly or asymmetrically. It may be done by doing. In the case where the electron beam is uniformly or symmetrically incident on the vicinity of the gate electrode opening, the thickness of the vicinity of the gate electrode opening can be increased substantially uniformly or symmetrically, and when the gate electrode forming step is performed, When the opening and the gate electrode opening are concentrically positioned, and a recess region is formed using the gate electrode opening, a transistor is provided by providing a source electrode and a drain electrode together with the obtained gate electrode. When the gate electrode is designed, the distance between the source electrode side end of the gate electrode and the source electrode side recess end in the recess region where the gate electrode is formed, and the drain electrode in the recess region where the gate electrode is formed The distance between the side recess end and the drain electrode side end of the gate electrode can be made the same.
前記ゲート電極用開口の近傍に電子線を不均一乃至非対称に入射させる場合に は、 前記ゲート電極用開口の近傍を不均一乃至非対称に厚肉化することができ、 前記グート電極形成工程が行われる際、 前記開口形成工程において形成した開口 と、 ゲート電極用開口とが同心に位置せず、 前記ゲート電極用開口を用いてリセ ス領域を形成した場合、 かつ得られるグート電極と共にソース電極及びドレイン 電極を設けてトランジスタを設計した場合には、 ゲート電極におけるソース電極 側端、 及び前記ゲート電極が形成されたリセス領域におけるソース電極側リセス 端間の距離と、 該ゲート電極が形成されたリセス領域におけるドレイン電極側リ セス端、 及びゲート電極におけるドレイン電極側端間の距離とが異なるようにす る （いわゆるオフセットゲートあるいはオフセットリセスを製造する） ことがで きる。 In the case where the electron beam is incident non-uniformly or asymmetrically in the vicinity of the gate electrode opening, the thickness in the vicinity of the gate electrode opening can be non-uniformly or asymmetrically thick. When the opening formed in the opening forming step is not concentric with the opening for the gate electrode, and the recessed region is formed using the opening for the gate electrode, When a transistor is designed by providing a drain electrode, the distance between the source electrode side end of the gate electrode, the source electrode side end of the recess region where the gate electrode is formed, and the recess where the gate electrode is formed The distance between the drain electrode side end of the region and the drain electrode side end of the gate electrode should be different. Any offset gate or offset recess can be manufactured).
ここで、 前記オフセッ トゲートの製造について詳述すると、 例えば、 ドレイン 電極側における、 グート電極端及びリセス領域におけるリセス端間の距離を長く したい場合、 即ち、 ソース電極側におけるゲート電極端、 及ぴ前記ゲート電極が 形成されたリセス領域におけるリセス端間の距離が、 該ゲート電極が形成された リセス領域 （低抵抗層除去領域） におけるドレイン電極側リセス端、 及び前記ド レイン電極側端間の距離よりも短くしたい場合には、 前記ゲート電極用開口形成 工程により、 前記ゲート電極用開口を形成した後、 前記ゲート電極用開口縮小ェ 程の前に、 前記ゲート電極用開口における、 ドレイン電極側周辺に対し、 ソース
電極側周辺よりも多く電子線入射（ドーズ）を行う電子線入射工程を行う。 Here, the manufacturing of the offset gate will be described in detail. For example, when it is desired to increase the distance between the good electrode end on the drain electrode side and the recess end in the recess region, that is, the gate electrode end on the source electrode side, and The distance between the recess ends in the recess region where the gate electrode is formed is smaller than the distance between the drain electrode side recess end and the drain electrode side end in the recess region (the low resistance layer removal region) where the gate electrode is formed. In the case where it is desired to reduce the length, after forming the gate electrode opening in the gate electrode opening forming step, and before the gate electrode opening reduction step, the gate electrode opening is formed around the drain electrode side. Against the source An electron beam incident step is performed in which more electron beams are incident (dose) than at the periphery of the electrode.
次に、 低抵抗層除去領域 （リセス領域） 長を決定する前記ゲート電極用開口を マスクとして、 前記ゲート電極形成面の近傍に存在する低抵抗層を掘り込み、 除 去し、 低抵抗層除去領域（リセス領域）を形成するグート電極形成面掘り込み工程 を行う。 Next, using the gate electrode opening for determining the length of the low resistance layer removal region (recess region) as a mask, the low resistance layer existing near the gate electrode formation surface is dug and removed, and the low resistance layer removal is performed. A gout electrode formation surface digging step for forming a region (recess region) is performed.
そして、 続いて前記レジストパターン厚肉化材料を用いて前記ゲート電極用開 口縮小工程を行うと、 前記ゲート電極開口におけるドレイン電極側の方がソース 電極側よりもより厚肉化され、 該ドレイン電極側における開口寸法の縮小量の方 が、 ソース電極側における開口寸法の縮小量よりも大きくなり、 前記リセス領域 内に開口寸法が非対称に縮小され、 前記リセス領域内で前記ゲート電極開口が前 記ソース電極側にズレた位置に形成される （変位する）。 Then, when the gate electrode opening reduction step is performed using the resist pattern thickening material, the drain electrode side of the gate electrode opening is thicker than the source electrode side, The amount of reduction in the opening size on the electrode side is larger than the amount of reduction in the opening size on the source electrode side, and the opening size is asymmetrically reduced in the recess region. It is formed (displaced) at a position shifted to the source electrode side.
次に、 前記ゲート電極形成工程において、 前記ゲート電極を形成すると、 前記 オフセットゲートが製造される。 Next, in the gate electrode forming step, when the gate electrode is formed, the offset gate is manufactured.
—ゲート電極形成面掘り込み工程— —Drilling process for gate electrode formation surface—
前記グート電極形成面掘り込み工程は、 前記ゲート電極用開口をマスクとして 用いてグート電極形成面を掘り込む工程である。 The gut electrode formation surface digging step is a step of digging the gut electrode formation surface using the gate electrode opening as a mask.
前記ゲート電極形成面掘り込み工程は、 例えば、 エッチング処理により好適に 行うことができ、 該エッチング処理としては、 特に制限はなく、 例えば、 ドライ エッチングなどが好ましい。 The gate electrode formation surface digging step can be suitably performed by, for example, an etching process. The etching process is not particularly limited, and for example, dry etching is preferable.
前記エッチング処理の条件等としては、 特に制限はなく、 目的に応じて適宜選 択することができる。 The conditions for the etching treatment and the like are not particularly limited, and can be appropriately selected depending on the purpose.
前記ゲート電極形成面掘り込み工程は、 前記グート電極用開口形成工程の後、 前記グート電極用開口縮小工程の前に行われるのが好ましく、 前記電子線入射ェ 程が行われる場合には、 前記ゲート電極用開口形成工程の後、 前記ゲート電極用 開口縮小工程及び前記電子線入射工程の前に行われるのが特に好ましい。 . 前記グート電極形成面掘り込み工程を前記ゲート電極用開口形成工程の後であ つて前記ゲート電極用開口縮小工程の前に行う場合、 従来においては、 リセス領 域形成開口を形成しリセス領域を形成した後でグート電極用開口を形成する方式
では実現し得なかった極微細で高精度のオフセットゲート （オフセットリセス） の形成を、 リセス領域形成用開口とゲート電極用開口との 2つの開口を用いるこ となく、 1つの開口を用いて行うことができる。 The step of engraving the gate electrode forming surface is preferably performed after the step of forming the good electrode opening and before the step of reducing the good electrode opening. In the case where the electron beam incident step is performed, It is particularly preferable that the step be performed after the step of forming the opening for the gate electrode and before the step of reducing the opening for the gate electrode and the step of entering the electron beam. In the case where the step of digging the gut electrode formation surface is performed after the step of forming the opening for the gate electrode and before the step of reducing the opening of the gate electrode, conventionally, a recess region forming opening is formed and the recess region is formed. Forming a gut electrode opening after formation Ultra-fine and high-precision offset gates (offset recesses) that could not be realized by using a single opening without using two openings, one for forming the recess region and the other for the gate electrode be able to.
前記ゲート電極形成面掘り込み工程を前記ゲート電極用開口形成工程の後であ つて前記ゲート電極用開口縮小工程の前に行う場合、 まず、 前記ゲート電極用開 口を形成し、 これをマスクとして前記リセス領域を掘り込み形成した後で、 該ゲ ート電極用開口を縮小し、 この縮小されたゲート電極用開口をマスクとして、 ゲ ート電極を形成する。 したがって、 前記リセス領域と前記ゲート電極 （ファイン ゲート電極） との位置ズレは生じない。 ゲート電極が形成されるリセス領域 （低 抵抗層除去領域） を形成するためのパターニングと、 前記ゲート電極用開口を形 成するためのパターニングとを一度に行うので、 パターユング時の開口位置合わ せが不要である。 この開口位置合わせが必要な場合には、 その位置合わせ精度に よってゲート電極の周辺構造の形成精度が決定され、 制限されてしまい、 該位置 合わせ精度が十分ではなく位置ズレがある場合には、 前記リセス領域と、 形成す るグート電極との間で位置ズレが発生してしまうという問題がある。 超高周波デ バイスでは、 前記ゲート電極 （ファインゲート電極） 端から前記リセス領域にお けるリセス端までの距離は 0 . Ι μ πι以下程度であり、 前記位置ズレに基づき該 距離にばらつきがあると、 デバイスとしての均一性が低下し、 回路動作の周波数 低下の原因となり、デバイス特性にパラツキが生ずるという問題がある。し力 し、 前記ゲート電極形成面掘り込み工程を前記ゲート電極用開口形成工程の後であつ て前記ゲート電極用開口縮小工程の前に行う場合には、位置合わせが不要であり、 電子線描画装置のレイヤ重ね合わせの必要がなく、 上述のような問題がない。 なお、 1つの開口を用いてリセス領域の形成とグート電極用開口の形成とを行 うには、 前記リセス領域形成用の開口の開口寸法を 0 . 2 μ πι程度にした後、 該 開口の開口寸法を 0 . 1 At m程度にまで縮小させる必要があるが、 本発明では、 前記ゲート電極用開口縮小工程において、 前記レジストパターン厚肉化材料を用 レ、、 0 . 2 μ πι程度の開口寸法を有するゲート電極用開口を厚肉化することによ り該デート電極用開口の開口寸法を 0 . 1 μ m程度にまで容易に縮小させること
ができる。 In the case where the step of digging the surface for forming the gate electrode is performed after the step of forming the opening for the gate electrode and before the step of reducing the opening for the gate electrode, first, the opening for the gate electrode is formed, and this is used as a mask. After the recess region is dug and formed, the gate electrode opening is reduced, and the gate electrode is formed using the reduced gate electrode opening as a mask. Therefore, there is no displacement between the recess region and the gate electrode (fine gate electrode). Since the patterning for forming the recess region (low-resistance layer removal region) where the gate electrode is to be formed and the patterning for forming the gate electrode opening are performed at one time, the openings are aligned at the time of pattern jungling. Is unnecessary. When this opening alignment is necessary, the accuracy of the formation of the peripheral structure of the gate electrode is determined and limited by the alignment accuracy. If the alignment accuracy is not sufficient and there is a misalignment, There is a problem that a positional shift occurs between the recess region and a gut electrode to be formed. In an ultra-high frequency device, the distance from the end of the gate electrode (fine gate electrode) to the end of the recess in the recess region is about 0.1 μππ or less, and if the distance varies based on the positional deviation, However, there is a problem that the uniformity of the device is reduced, the frequency of the circuit operation is reduced, and device characteristics are varied. When the step of digging the gate electrode forming surface is performed after the step of forming the opening for the gate electrode and before the step of reducing the opening of the gate electrode, positioning is not necessary, and electron beam lithography is performed. There is no need for device layer superposition, and there is no problem as described above. In order to form the recess region and the opening for the good electrode using one opening, the opening size of the opening for forming the recess region is set to about 0.2 μπι, and then the opening of the opening is formed. Although it is necessary to reduce the dimension to about 0.1 Atm, in the present invention, in the step of reducing the opening for the gate electrode, the resist pattern thickening material is used, and the opening of about 0.2 μπι is used. By increasing the thickness of the gate electrode opening having dimensions, the opening dimension of the date electrode opening can be easily reduced to about 0.1 μm. Can be.
また、 前記ゲート電極用開口の開口寸法の縮小量は、 製造するトランジスタ等 の半導体装置の機能 .役割により異なることがあるが、 本発明では、 前記電子線 入射工程において、 前記ゲート電極用開口毎に前記電子線の入射量を適宜変化さ せることにより、 所望の程度に容易に制御することができる。 Further, the amount of reduction in the opening size of the gate electrode opening may vary depending on the function and role of a semiconductor device such as a transistor to be manufactured. By appropriately changing the amount of incidence of the electron beam, it is possible to easily control the electron beam to a desired degree.
また、 任意の位置にのみオフセットゲートを形成することができると、 デパイ ス設計上有利であるが、 本発明では、 前記電子線入射工程において、 前記ゲート 電極用開口毎に独立して、 不均一乃至非対称に前記電子線を入射させることによ り、 オフセット量を任意に所望の程度に変化させることができる。 このため、 製 造するデバイス回路内において、 オフセット量の異なるオフセットゲートを多数 作り分けることもできる。 In addition, it is advantageous in terms of the design of a device that an offset gate can be formed only at an arbitrary position. However, in the present invention, in the electron beam incident step, the nonuniformity is independent for each of the gate electrode openings. By making the electron beam incident asymmetrically, the offset amount can be arbitrarily changed to a desired degree. Therefore, a large number of offset gates having different offset amounts can be separately formed in a device circuit to be manufactured.
本発明のゲート電極の製造方法により製造される本発明のゲート電極は、 オフ セットゲートであってもよいし、 そうでなくてもよく、 各種の半導体装置等に好 適に使用することができ、 例えば、 電界効果トランジスタに好適に使用すること ができ、 本発明の半導体装置に特に好適に使用することができる。 The gate electrode of the present invention manufactured by the method for manufacturing a gate electrode of the present invention may or may not be an offset gate, and can be suitably used for various semiconductor devices and the like. For example, it can be suitably used for a field effect transistor, and can be particularly preferably used for the semiconductor device of the present invention.
(半導体装置及びその製造方法） (Semiconductor device and manufacturing method thereof)
本発明の半導体装置の製造方法は、 上述した本発明のゲート電極の製造方法を 少なくとも含み、 適宜選択したその他の工程を含む。 The method for manufacturing a semiconductor device of the present invention includes at least the method for manufacturing a gate electrode of the present invention described above, and includes other steps appropriately selected.
前記その他の工程としては、 特に制限はなく、 製造する半導体装置に応じて、 公知の工程の中から適宜選択することができる。 The other steps are not particularly limited, and can be appropriately selected from known steps depending on the semiconductor device to be manufactured.
また、 本発明の半導体装翠は、 本発明の半導体装置の製造方法により製造され る。 本発明の半導体装置は、 -電界効果トランジスタとして、 あるいはその集積回 路等として好適に使用することができる。 Further, the semiconductor device of the present invention is manufactured by the method of manufacturing a semiconductor device of the present invention. The semiconductor device of the present invention can be suitably used as a field-effect transistor or as an integrated circuit thereof.
以下、 本発明の実施例を具体的に説明するが、 本発明はこれらの実施例に何ら 限定されるものではない。 Hereinafter, examples of the present invention will be specifically described, but the present invention is not limited to these examples.
(実施例 1 ) (Example 1)
半絶縁性 G a A s基板上に、 バッファ層、 I n G a A s電子走行層、 A l G a A s電子供給層、 及ぴ G a A s低抵抗層を順次、 M O C V D法により積層形成さ
せ、 また、酸素注入により活性領域を形成した後、 Au G e (2 0 nm)/Au (2 0 0 nm)電極を用いてォーミック電極を形成した。 On a semi-insulating GaAs substrate, a buffer layer, an InGaAs electron transit layer, an AlGaAs electron supply layer, and a GaAs low-resistance layer are sequentially stacked by MOCVD. Formed After an active region was formed by oxygen implantation, an ohmic electrode was formed using an Au Ge (20 nm) / Au (200 nm) electrode.
次に、ゲート電極形成領域における前記活性領域において、ファインゲート（ゲ ート電極） を形成する部位の両端であって、 幅が 0. 2 μ m程度の領域における 低抵抗層部分を掘り込み、 除去することにより、 リセス領域を形成した。 Next, in the active region in the gate electrode forming region, a low resistance layer portion in a region having a width of about 0.2 μm at both ends of a portion where a fine gate (gate electrode) is formed is dug. By removing, a recess region was formed.
次に、 図 2に示すように、 ゲート電極を形成する基板 1上に、 PMMA系レジ ス ト （Z E P 2 0 0 0、 日本ゼオン社製） を厚みが 3 0 0 nmとなるようにスピ ンコート法により塗布し、 1 8 0°Cで 5分間熱処理することにより最下層 2を形 成した。 その上に、 PMG I (MC C社製） を厚みが 5 0 0 nmとなるようにス ビンコ一ト法により塗布し、 1 8 0°Cで 3分間熱処理することにより中間層 3を 形成した。 その上に、 ポリスチレン重合体含有レジス ト （Z E P 5 2 0— A 7、 日本ゼオン社製）を厚みが 3 0 0 nmとなるようにスピンコート法により塗布し、 1 8 0°Cで 3分間熱処理することにより最上層 4を形成した。 以上により、 3層 構造の積層レジス ト 5を形成した。 以上が、 前記積層レジス ト形成工程である。 次に、 図 2に示すように、 積層レジス ト 5における最上層 4に対し、 電子線描 画を行い、 最上層 4に、 電流方向に 0. 7 μ m幅の開口を形成した。 続いて、 該 開口から露出する中間層 3に対し、 アルカリ現像液を用いてサイドエッチング処 理を行った。 以上が、 前記開口形成工程である。 Next, as shown in Fig. 2, a PMMA-based resist (ZEP 2000, manufactured by Zeon Corporation) is spin-coated on the substrate 1 on which the gate electrode is to be formed to a thickness of 300 nm. The lowermost layer 2 was formed by applying by a method and heat-treating at 180 ° C. for 5 minutes. On top of that, PMGI (manufactured by MCC) was applied by a spin coating method to a thickness of 500 nm and heat-treated at 180 ° C for 3 minutes to form an intermediate layer 3. . A polystyrene polymer-containing resist (ZEP520-A7, manufactured by Nippon Zeon Co., Ltd.) is applied thereon by spin coating to a thickness of 300 nm, and the coating is applied at 180 ° C for 3 minutes. The uppermost layer 4 was formed by heat treatment. Thus, a laminated resist 5 having a three-layer structure was formed. The above is the laminated resist forming step. Next, as shown in FIG. 2, electron beam drawing was performed on the uppermost layer 4 in the laminated resist 5, and an opening having a width of 0.7 μm was formed in the uppermost layer 4 in the current direction. Subsequently, the intermediate layer 3 exposed from the opening was subjected to a side etching treatment using an alkali developing solution. The above is the opening forming step.
次に、 前記開口形成工程により形成した開口から露出する最下層 2に対し、 電 子線描画を行い、 電流方向に 0. 1 2 μ πι幅のゲート電極用開口を形成した。 以 上が、 前記ゲート電極用開口形成工程である。 Next, electron beam drawing was performed on the lowermost layer 2 exposed from the opening formed in the opening forming step to form a gate electrode opening having a width of 0.12 μπι in the current direction. The above is the gate electrode opening forming step.
次に、 形成した該ゲート電極用開口の周辺近傍に対称に、 最下層 2が現像され るドーズ量である現像 E t h以下のドーズ（6 0 μ C)を入射し、 電子線入射領域 7を形成した。 以上が、 前記電子線入射工程である。 Next, a dose (60 μC) of development dose Eth or less, which is the dose for developing the lowermost layer 2, is incident symmetrically in the vicinity of the periphery of the formed gate electrode opening, and the electron beam incidence area 7 is irradiated. Formed. The above is the electron beam incident step.
なお、 実施例 1におけるドーズ量は 6 0 μ Cであるが、 最下層 2が露出してお らず、中間層 3及ぴ最上層 4と共に積層レジスト 5を形成している状態において、 積層レジスト 5上から前記電子線を入射させることもでき、 例えば、 図 3に示す ように、 積層レジスト 5の上から積層レジスト 5に対し、 電子線 5 0の入射量を
変化させて、 電子線入射領域 7 a、 7 b及ぴ 7 cを形成してもよく、 この場合の ドーズ量としては 9 0 μ C程度が好ましい。 この場合には、 一度に電子線描画処 理を行うだけでパターユングを完了させることができる。 The dose in Example 1 was 60 μC, but the lowermost layer 2 was not exposed, and the laminated resist 5 was formed together with the intermediate layer 3 and the uppermost layer 4. The electron beam can be incident from above.For example, as shown in FIG. 3, the incident amount of the electron beam 50 on the laminated resist 5 from above the laminated resist 5 can be reduced. The electron beam incident regions 7a, 7b and 7c may be formed by changing the dose. In this case, the dose is preferably about 90 μC. In this case, the pattern junging can be completed only by performing the electron beam drawing process at a time.
次に、 前記ゲート電極用開口縮小工程を行った。 まず、 レジス トパターン厚肉 化材料を調製した。 即ち、 前記樹脂としてのポリビニルァセタール樹脂 （積水化 学社製、 KW— 3 ) 1 6質量部と、 前記架橋剤としてのテトラメ トキシメチルダ リコールゥリル （積水化学社製） 1質量部と、 前記界面活性剤としてのポリオキ シエチレンモノアルキルエーテル系界面活性剤 （旭電化社製、 ΤΝ_ 8 0、 非ィ オン性界面活性剤） 0. 0 6 2 5質量部とを含有する。 また、 前記樹脂、 前記架 橋剤及び前記界面活性剤を除いた主溶剤成分として、 純水 （脱イオン水） とイソ プロピルアルコールとの混合液（質量比が純水 （脱イオン水）：イソプロピルアル コール = 8 2. 6 : 0. 4) を使用した。 次に、 図 2に示すように、 このレジス トパターン厚肉化材料をスピンコート法により、 3， 0 0 0 r p m、 6 0秒間塗 布した後、 プリベータを 8 5°C、 7 0秒間行い、 前記ゲート電極用開口と前記レ ジス トパターン厚肉化材料とをミキシングさせ、 図 2に示すように、 ミキシング 層 6を形成させた。 その後、 9 5°C、 7 0秒間の架橋ベータを行い、 ミキシング 層 6を架橋させて架橋ミキシング層 2 0を形成した。 そして、 水を用いて 6 0秒 間現像処理することにより、 架橋した部分以外のレジストパターン厚肉化材料を 溶解除去させた。 Next, the gate electrode opening reduction step was performed. First, a resist pattern thickening material was prepared. That is, 16 parts by mass of a polyvinyl acetal resin (manufactured by Sekisui Chemical Co., Ltd., KW-3) as the resin, 1 part by mass of tetramethoxymethyl dimethyl alcohol perl (manufactured by Sekisui Chemical Co., Ltd.) as the crosslinking agent, and the surfactant 0.080 parts by mass of polyoxyethylene monoalkyl ether-based surfactant (Asahi Denka Co., Ltd., ΤΝ_80, nonionic surfactant). As a main solvent component excluding the resin, the crosslinking agent and the surfactant, a mixed solution of pure water (deionized water) and isopropyl alcohol (mass ratio of pure water (deionized water): isopropyl Alcohol = 82.6: 0.4) was used. Next, as shown in Fig. 2, this resist pattern thickening material was applied by spin coating at 3,000 rpm for 60 seconds, and pre-beta was performed at 85 ° C for 70 seconds. Then, the gate electrode opening and the resist pattern thickening material were mixed to form a mixing layer 6 as shown in FIG. Thereafter, crosslinking beta was performed at 95 ° C. for 70 seconds to crosslink the mixing layer 6 to form a crosslinking mixing layer 20. Then, by developing with water for 60 seconds, the resist pattern thickening material other than the crosslinked portions was dissolved and removed.
その結果、 前記レジストパターン厚肉化材料を前記ゲート電極用開口に塗布す るだけで容易にかつ効率よく、 前記ゲート電極用開口のうちの特定のもの、 即ち 前記電子線入射工程において、 ドーズが入射された開口では、 開口寸法が 0. 0 8 μ mまで微細に縮小され、 その他のものの開口寸法も 0. Ι μ πιまで微細に縮 小された。 なお、 前記ゲート電極用開口縮小工程の間、 中間層 3及び最上層 4に おける開口の開口寸法は変化しなかった。 As a result, simply and efficiently applying the resist pattern thickening material to the gate electrode opening, a specific one of the gate electrode openings, that is, a dose in the electron beam incident step is reduced. In the incident aperture, the aperture size was finely reduced to 0.08 μm, and the aperture size of the others was also finely reduced to 0.1 μππι. During the gate electrode opening reduction step, the opening dimensions of the openings in the intermediate layer 3 and the uppermost layer 4 did not change.
次に、 前記ゲート電極形成工程を行った。 即ち、 高真空蒸着装置を用いて、 Τ iの厚みが 1 0 nm、 1;の厚みが1 0 11111、 A uの厚みが 3 0 0 n mである電 極を蒸着形成した。 その後、 リフ トオフ法 （N—メチル一 2—ピロリジノン、 7
5 °C、 6 0分） により、 前記積層レジス トを除去することにより、 微細 T型ゲー ト電極を形成した。 Next, the gate electrode forming step was performed. That is, an electrode having a thickness of 100 nm, a thickness of 101111 and a thickness of Au of 300 nm was formed by vapor deposition using a high vacuum vapor deposition apparatus. Then, the lift-off method (N-methyl-1-pyrrolidinone, 7 At 5 ° C. for 60 minutes), the laminated resist was removed to form a fine T-type gate electrode.
(実施例 2 ) (Example 2)
実施例 1において、 前記グート電極形成面掘り込み工程を前記ゲート電極用開 口形成工程の後であつて前記電子線入射工程及ぴ前記ゲート電極用開口縮小工程 の前に行った以外は実施例 1と同様にした。 Example 1 is the same as Example 1 except that the gut electrode forming surface digging step was performed after the gate electrode opening forming step and before the electron beam incident step and the gate electrode opening reducing step. Same as 1
.即ち、 具体的には、 図 4 Aに示すように、 半導体基板の表面にソース電極 S及 ぴドレイン電極 Dが一定間隔で形成され、 S i N膜が形成された。 そして、 前記 積層レジス ト形成工程により、 該 S i N膜上に、 最下層 2、 中間層 3及び最上層 4からなる積層レジス ト 5が形成された。 次に、 前記開口形成工程により、 積層 レジス ト 5における最上層 4及ぴ中間層 3に開口が形成された。 そして、 前記ゲ 一ト電極用開口形成工程により、 開口寸法が 0 . 2 πιであるゲート電極用開口 1 0が形成された。 That is, specifically, as shown in FIG. 4A, a source electrode S and a drain electrode D were formed at regular intervals on the surface of the semiconductor substrate, and a SiN film was formed. Then, by the above-mentioned lamination resist forming step, a lamination resist 5 composed of the lowermost layer 2, the intermediate layer 3, and the uppermost layer 4 was formed on the SiN film. Next, in the opening forming step, openings were formed in the uppermost layer 4 and the intermediate layer 3 in the laminated resist 5. Then, the gate electrode opening 10 having an opening size of 0.2πι was formed in the gate electrode opening forming step.
次に、 図 4 Bに示すように、 前記ゲート電極形成面掘り込み工程により、 ゲー ト電極用開口 1 0をマスクとして用いて前記半導体基板の表面における低抵抗層 部分を掘り込み除去することにより、 リセス領域 （低抵抗層除去領域） 1 0 aを 形成した。 Next, as shown in FIG. 4B, the low-resistance layer portion on the surface of the semiconductor substrate is dug and removed by using the gate electrode opening 10 as a mask in the gate electrode forming surface engraving step. Then, a recess region (region where the low resistance layer was removed) 10a was formed.
次に、 実施例 1と同様にして、 前記電子線入射工程及び前記ゲート電極縮小ェ 程を行い、 図 4 Cに示すように、 開口寸法が 0 · 2 mであるゲート電極用開口 1 0の開口寸法を 0 . l x mまで縮小させた。 次に、 実施例 1と同様にして、 前 記ゲート電極形成工程を行い、 図 4 Dに示すようにゲート電極 3 0を形成した。 そして、 リフトオフ法により積層レジスト 5を溶解除去し、 ゲート電極形成面上 に微細なゲート電極 （マッシュルームゲート電極） 3 0を形成した。 Next, in the same manner as in Example 1, the electron beam incident step and the gate electrode reduction step were performed, and as shown in FIG. 4C, the gate electrode opening 10 having an opening dimension of 0.2 m was formed. The opening size was reduced to 0.1xm. Next, the gate electrode forming step was performed in the same manner as in Example 1, to form a gate electrode 30 as shown in FIG. 4D. Then, the laminated resist 5 was dissolved and removed by a lift-off method, and a fine gate electrode (mushroom gate electrode) 30 was formed on the gate electrode forming surface.
なお、 実施例 2においては、 前記プリベータを 9 5 °C、 7 0秒間行い、 前記架 橋ベータを 1 0 5 °C、 7 0秒間行った。 また、 実施例 2での電子線入射工程にお けるドーズ量は、 実施例 1と同様に 6 0 μ Cであるが、 最下層 2が露出しておら ず、 中間層 3及ぴ最上層 4と共に積層レジスト 5を形成している状態において、 積層レジス ト 5上から前記電子線を入射させることもでき、 例えば、 積層レジス
ト 5の上から積層レジス ト 5に対し、 電子線 5 0の入射量を変化させて、 電子線 入射領域 7 a、 7 b及び 7 cを形成してもよく、 この場合の電子線入射工程にお けるドーズ量としては 9 0 μ C程度が好ましい。 この場合には、 一度に電子線描 画処理を行うだけでパターニングを完了させることができる。 In Example 2, the pre-beta was performed at 95 ° C. for 70 seconds, and the bridge beta was performed at 105 ° C. for 70 seconds. The dose in the electron beam injection step in Example 2 was 60 μC as in Example 1, but the lowermost layer 2 was not exposed, and the intermediate layer 3 and the uppermost layer 4 were not exposed. In the state where the laminated resist 5 is also formed, the electron beam can be incident on the laminated resist 5. The electron beam incident regions 7a, 7b, and 7c may be formed by changing the amount of electron beam 50 incident on the laminated resist 5 from above the electron beam resist 5. The dose in this case is preferably about 90 μC. In this case, patterning can be completed only by performing an electron beam drawing process at a time.
以上により、 微細なゲート電極を備えた電界効果型トランジスタが得られた。 該電界効果型トランジスタにおいては、 ゲート電極 3 0に対し、 ソース電極 S側 のリセス長及びドレイン電極 D側のリセス長が互いに同じであった。 Thus, a field-effect transistor having a fine gate electrode was obtained. In the field-effect transistor, the recess length on the source electrode S side and the recess length on the drain electrode D side were the same with respect to the gate electrode 30.
(実施例 3 ) (Example 3)
実施例 2において、 前記電子入射工程において、 ゲート電極開口におけるドレ ィン電極 D側を選択的にその開口寸法を縮小させるため、 該ドレイン電極 D側に のみ、 現像 E t h'以下のドーズ（6 0 μ C )を入射させた （図 5 A〜C参照）。 In the second embodiment, in the electron injection step, in order to selectively reduce the dimension of the drain electrode D side in the gate electrode opening, only a dose of development Eth ′ or less is applied only to the drain electrode D side. 60 μC ) was injected (see FIGS. 5A to 5C).
その結果、 図 5 Dに示すように、 ゲート電極 3 0に対し、 ソース電極 S側のリ セス長よりもドレイン電極 D側のリセス長の方が 0 . 0 4 m長い、 オフセット ゲートを備えた電界効果トランジスタが得られた。 ここで、 本発明の好ましい態様を付記すると、 以下の通りである。 As a result, as shown in FIG.5D, an offset gate was provided in which the recess length on the drain electrode D side was 0.04 m longer than the recess length on the source electrode S side with respect to the gate electrode 30. A field effect transistor was obtained. Here, the preferred embodiments of the present invention are as follows.
(付記 1 ) ゲート電極形成面上に、 少なくとも最下層に電子線レジスト層を含 む積層レジストを形成する積層レジスト形成工程と、 前記最下層以外の層に開口 を形成する開口形成工程と、 前記開口から露出する前記最下層にゲート電極用開 口を形成するゲート電極用開口形成工程と、 該ゲート電極用開口を選択的に縮小 させるゲート電極用開口縮小工程と、 該ゲート電極用開口にゲート電極を形成す るゲート電極形成工程とを含むことを特徴とするゲート電極の製造方法。 (Supplementary Note 1) A laminated resist forming step of forming a laminated resist including at least a lowermost layer including an electron beam resist layer on a gate electrode forming surface; an opening forming step of forming an opening in a layer other than the lowermost layer; A gate electrode opening forming step of forming a gate electrode opening in the lowermost layer exposed from the opening; a gate electrode opening reducing step of selectively reducing the gate electrode opening; and a gate in the gate electrode opening. A method for manufacturing a gate electrode, comprising: a step of forming a gate electrode for forming an electrode.
(付記 2 ) ゲート電極用開口縮小工程が、 最下層の表面にレジストパターン厚 肉化材料を塗付して該最下層に形成されたゲート電極用開口の開口寸法を縮小さ せる処理を少なくとも 1回行う工程である付記 1に記載のグート電極の製造方法。 (Supplementary Note 2) In the gate electrode opening reduction step, at least one process of applying a resist pattern thickening material to the surface of the lowermost layer to reduce the opening size of the gate electrode opening formed in the lowermost layer is performed. 2. The method for manufacturing a gut electrode according to supplementary note 1, wherein the step is performed twice.
(付記 3 ) ゲート電極用開口縮小工程の前に、 ゲート電極用開口の近傍に電子 線を入射させる電子線入射工程を含む付記 1から 2のいずれかに記載のゲート電 極の製造方法。
(付記 4 ) 電子線の入射量が現像 E t h以下のドーズ量である付記 3に記載の ゲート電極の製造方法。 (Supplementary note 3) The method for manufacturing a gate electrode according to any one of Supplementary notes 1 and 2, further comprising an electron beam incident step of causing an electron beam to enter the vicinity of the gate electrode opening before the gate electrode opening reducing step. (Supplementary note 4) The method for producing a gate electrode according to supplementary note 3, wherein the incident amount of the electron beam is a dose amount equal to or less than the development Eth.
(付記 5 ) 電子線入射工程において、 ゲート電極用開口の近傍に対称に電子線 を入射させる付記 3から 4のいずれかに記載のゲート電極の製造方法。 (Supplementary note 5) The method for manufacturing a gate electrode according to any one of Supplementary notes 3 to 4, wherein, in the electron beam incident step, the electron beam is incident symmetrically near the gate electrode opening.
(付記 6 ) 電子線入射工程において、 ゲート電極用開口の近傍に非対称に電子 線を入射させる付記 3から 4のいずれかに記載のグート電極の製造方法。 (Supplementary note 6) The method for manufacturing a gut electrode according to any one of Supplementary notes 3 to 4, wherein, in the electron beam incidence step, the electron beam is incident asymmetrically near the opening for the gate electrode.
(付記 7 ) 電子線入射工程における電子線の入射量を変化させることにより、 グート電極用開口縮小工程におけるゲート電極用開口の開口寸法の縮小量を調整 する付記 3から 6のいずれかに記载のゲ一ト電極の製造方法。 (Supplementary note 7) Any one of Supplementary notes 3 to 6, in which the amount of electron beam incident in the electron beam incident step is changed to adjust the amount of reduction in the opening size of the gate electrode opening in the good electrode opening reducing step. A method for manufacturing a gate electrode.
(付記 8 ) グート電極用開口形成工程の後、ゲート電極用開口縮小工程の前に、 ゲート電極用開口をマスクとして用いてゲート電極形成面を掘り込むゲート電極 形成面掘り込み工程を含む付記 1から 5のいずれかに記載のグート電極の製造方 法。 (Supplementary Note 8) After the step of forming the opening for the gate electrode and before the step of reducing the opening for the gate electrode, the step of digging the surface for forming the gate electrode using the opening for the gate electrode as a mask including the step of digging the surface for forming the gate electrode. 6. The method for producing a gut electrode according to any one of claims 1 to 5.
(付記 9 ) ゲート電極形成面掘り込み工程が、 ドライエッチング及ぴウエット エッチングのいずれかにより行われる付記 8に記載のゲート電極の製造方法。 (Supplementary note 9) The method of manufacturing a gate electrode according to supplementary note 8, wherein the step of excavating the gate electrode formation surface is performed by either dry etching or wet etching.
(付記 1 0 ) 最下層が、 レジス トパターン厚肉化材料により厚肉化可能な材料 で形成された付記 1から 9のいずれかに記載のゲート電極の製造方法。 (Supplementary note 10) The method for manufacturing a gate electrode according to any one of supplementary notes 1 to 9, wherein the lowermost layer is formed of a material that can be thickened by the resist pattern thickening material.
(付記 1 1 ) 最下層が電子線レジストで形成された付記 1から 1 0のいずれか に記載のゲート電極の製造方法。 (Supplementary Note 11) The method of manufacturing a gate electrode according to any one of Supplementary Notes 1 to 10, wherein the lowermost layer is formed of an electron beam resist.
(付記 1 2 ) 最下層がポリメチルメタタリレート （P MMA) 系レジス トで形 成された付記 1から 1 1のいずれかに記載のゲート電極の製造方法。 (Supplementary Note 12) The method for manufacturing a gate electrode according to any one of Supplementary Notes 1 to 11, wherein the lowermost layer is formed of a polymethylmethacrylate (PMMA) -based resist.
(付記 1 3 ) 最下層の直上の中間層がサイドエッチング可能である付記 1から 1 2のいずれかに記載のゲート電極の製造方法。 (Supplementary note 13) The method for manufacturing a gate electrode according to any one of supplementary notes 1 to 12, wherein the intermediate layer immediately above the lowermost layer is side-etchable.
(付記 1 4 ) 最下層の直上の中間層がフォトレジストで形成された付記 1から 1 3のいずれかに記載のゲート電極の製造方法。 (Supplementary note 14) The method for manufacturing a gate electrode according to any one of supplementary notes 1 to 13, wherein the intermediate layer immediately above the lowermost layer is formed of a photoresist.
(付記 1 5 ) 最下層の直上の中間層がポリメチルダルタルイミ ド （P MG I ) 系レジストで形成された付記 1から 1 4のいずれかに記載のゲート電極の製造方 法。
(付記 1 6 ) 最上層が電子線レジス トで形成された付記 1から 1 5のいずれか に記載のゲート電極の製造方法。 (Supplementary note 15) The method for manufacturing a gate electrode according to any one of supplementary notes 1 to 14, wherein the intermediate layer immediately above the lowermost layer is formed of a polymethyldaltarimide (PMGI) -based resist. (Supplementary note 16) The method of manufacturing a gate electrode according to any one of supplementary notes 1 to 15, wherein the uppermost layer is formed by an electron beam resist.
(付記 1 7 ) 最上層がポリスチレン重合体含有レジス トで形成された付記 1か ら 1 6のいずれかに記載のゲート電極の製造方法。 (Supplementary note 17) The method for producing a gate electrode according to any one of supplementary notes 1 to 16, wherein the uppermost layer is formed of a polystyrene polymer-containing resist.
(付記 1 8 ) 積層レジストが 3層からなり、 最下層がポリメチルメタクリレー ト （P MMA) 系レジストで形成され、 該最下層の直上の中間層がポリメチルダ ルタルイミ ド （P MG I ) 系レジストで形成され、 該中間層の直上の最上層がポ リスチレン重合体含有レジス トで形成された付記 1から 1 7のいずれかに記載の ゲート電極の製造方法。 (Supplementary Note 18) The laminated resist consists of three layers, the lowermost layer is formed of a polymethylmethacrylate (PMMA) -based resist, and the intermediate layer immediately above the lowermost layer is a polymethyldaltalimide (PMGI) -based resist. 18. The method of manufacturing a gate electrode according to any one of supplementary notes 1 to 17, wherein the uppermost layer immediately above the intermediate layer is formed of a polystyrene polymer-containing resist.
(付記 1 9 ) ゲート電極形成工程が行われる際、 開口とゲート電極用開口とが 同心に位置しない付記 1から 1 8のいずれかに記載のゲート電極の製造方法。 (Supplementary Note 19) The method for manufacturing a gate electrode according to any one of Supplementary Notes 1 to 18, wherein the opening and the gate electrode opening are not concentric when the gate electrode forming step is performed.
(付記 2 0 ) ゲート電極形成工程が、 蒸着法によりゲート電極を形成した後、 積層レジストの除去が行われる付記 1から 1 9のいずれかに記載のゲート電極の 製造方法。 (Supplementary note 20) The method for manufacturing a gate electrode according to any one of Supplementary notes 1 to 19, wherein the gate electrode forming step includes removing the laminated resist after forming the gate electrode by an evaporation method.
(付記 2 1 ) 積層レジストの除去がリフ トオフ法により行われる付記 2 0に記 载のゲ一ト電極の製造方法。 (Supplementary note 21) The method for manufacturing a gate electrode as described in Supplementary note 20, wherein the removal of the laminated resist is performed by a lift-off method.
(付記 2 2 ) レジストパターン厚肉化材料が、 樹脂と、 架橋剤と、 界面活性剤 とを含有する付記 1から 2 2のいずれかに記載のゲート電極の製造方法。 (Supplementary Note 22) The method for producing a gate electrode according to any one of Supplementary Notes 1 to 22, wherein the resist pattern thickening material contains a resin, a crosslinking agent, and a surfactant.
(付記 2 3 ) レジス トパターン厚肉化材料が、 水溶性乃至アル力リ可溶性であ る付記 2 2に記載のゲート電極の製造方法。 (Supplementary Note 23) The method for producing a gate electrode according to supplementary note 22, wherein the resist pattern thickening material is water-soluble or soluble in water.
(付記 2 4 ) 界面活性剤が非ィオン性界面活性剤である付記 2 2から 2 3のい ずれかに記載のゲート電極の製造方法。 (Supplementary Note 24) The method for producing a gate electrode according to any one of Supplementary Notes 22 to 23, wherein the surfactant is a nonionic surfactant.
(付記 2 5 ) 樹脂が、 ポリビニルアルコール、 ポリビュルァセタール及ぴポリ ビュルァセテ一トから選択される少なくとも 1種である付記 2 2から 2 5のいず れかに記載のゲート電極の製造方法。 (Supplementary Note 25) The method for producing a gate electrode according to any one of Supplementary Notes 22 to 25, wherein the resin is at least one kind selected from polyvinyl alcohol, polybutylacetal, and polybutylacetate.
(付記 2 6 ) 架橋剤が、 メラミン誘導体、 ユリア誘導体及びゥリル誘導体から 選択される少なくとも 1種である付記 2 2から 2 6のいずれかに記載のゲート電 極の製造方法。
(付記 2 7 ) レジストパターン厚肉化材料が、 水溶性芳香族化合物及ぴ芳香族 化合物を一部に有してなる樹脂から選択される少なくとも 1種を含有する付記 2 2から 2 6のいずれかに記載のゲート電極の製造方法。 (Supplementary Note 26) The method for producing a gate electrode according to any one of Supplementary Notes 22 to 26, wherein the crosslinking agent is at least one selected from a melamine derivative, a urea derivative, and a peryl derivative. (Supplementary Note 27) Any of Supplementary Notes 22 to 26, wherein the resist pattern thickening material contains at least one selected from a water-soluble aromatic compound and a resin partially having an aromatic compound. Or a method for manufacturing a gate electrode.
(付記 2 8 ) 水溶性芳香族化合物が、 ポリフエノール化合物、 芳香族カルボン 酸化合物、 ナフタレン多価アルコール化合物、 ベンゾフヱノン化合物、 フラポノ イド化合物、 これらの誘導体及びこれらの配糖体から選択され、 芳香族化合物を 一部に有してなる樹脂が、 ポリビュルァリールァセタール樹脂、 ポリビュルァリ ールエーテル樹脂、 及びポリビュルァリールエステル樹脂から選択される付記 2 7に記載のゲート電極の製造方法。 ' (Supplementary Note 28) The water-soluble aromatic compound is selected from a polyphenol compound, an aromatic carboxylic acid compound, a naphthalene polyhydric alcohol compound, a benzophenone compound, a flaponoid compound, a derivative thereof, and a glycoside thereof, and 28. The method of manufacturing a gate electrode according to supplementary note 27, wherein the resin partially containing the compound is selected from a polybutylaryl acetal resin, a polybutylaryl ether resin, and a polybutylaryl ester resin. '
(付記 2 9 ) レジストパターン厚肉化材料が、 有機溶剤を含む付記 2 2から 2 8のいずれかに記載のゲート電極の製造方法。 (Supplementary Note 29) The method for producing a gate electrode according to any one of Supplementary Notes 22 to 28, wherein the resist pattern thickening material contains an organic solvent.
(付記 3 0 ) 有機溶剤が、 アルコール系溶剤、 鎖状エステル系溶剤、 環状エス テル系溶剤、 ケトン系溶剤、 鎖状エーテル系溶剤、 及び環状エーテル系溶剤から 選択される少なくとも 1種である付記 2 9に記載のゲート電極の製造方法。 (Supplementary Note 30) The supplementary note that the organic solvent is at least one selected from alcohol solvents, chain ester solvents, cyclic ester solvents, ketone solvents, chain ether solvents, and cyclic ether solvents. 29. The method for manufacturing a gate electrode according to item 29.
(付記 3 1 ) 付記 1から 3 0のいずれかに記載のゲート電極の製造方法により、 即ち、 ゲート電極形成面上に、 少なくとも最下層に電子線レジス ト層を含む積層 レジストを形成する積層レジスト形成工程と、 前記最下層以外の層に開口を形成 する開口形成工程と、 前記開口から露出する前記最下層にゲート電極用開口を形 成するグート電極用開口形成工程と、 該ゲート電極用開口を選択的に縮小させる グート電極用開口縮小工程と、 該ゲート電極用開口にゲート電極を形成するゲー ト電極形成工程とを含むゲート電極の製造方法により、 製造されることを特徴と するゲート電極。 (Supplementary Note 31) A laminated resist that forms a laminated resist including an electron beam resist layer at least as a lowermost layer on a gate electrode forming surface by the method of manufacturing a gate electrode according to any one of Supplementary Notes 1 to 30. Forming an opening in a layer other than the lowermost layer; forming a gate electrode opening in the lowermost layer exposed from the opening; and forming a gate electrode opening in the lowermost layer exposed from the opening; A gate electrode manufactured by a method for manufacturing a gate electrode including: a step of reducing an opening for a good electrode for selectively reducing the size of the gate electrode; and a step of forming a gate electrode in the opening for the gate electrode. .
(付記 3 2 ) グート電極におけるソース電極側端、 及び前記ゲート電極が形成 されたリセス領域におけるソース電極側リセス端間の距離と、 該ゲート電極が形 成されたリセス領域におけるドレイン電極側リセス端、 及びゲート電極における ドレイン電極側端間の距離とが同一である付記 3 1に記載のゲート電極。 (Supplementary Note 32) The distance between the source electrode side end of the gut electrode and the source electrode side recess end in the recess region where the gate electrode is formed, and the drain electrode side recess end in the recess region where the gate electrode is formed 33. The gate electrode according to attachment 31, wherein the distance between the drain electrode side end of the gate electrode is the same as that of the gate electrode.
(付記 3 3 ) ゲート電極におけるソース電極側端、 及び前記ゲート電極が形成 されたリセス領域におけるソース電極側リセス端間の距離と、 該ゲート電極が形
成されたリセス領域におけるドレイン電極側リセス端、 及ぴゲート電極における ドレイン電極側端間の距離とが異なる付記 3 1に記載のゲート電極。 (Supplementary Note 33) The distance between the source electrode side end of the gate electrode, the source electrode side recess end in the recess region where the gate electrode is formed, and the shape of the gate electrode 31. The gate electrode according to claim 31, wherein the distance between the drain electrode side end in the formed recess region and the distance between the drain electrode side end in the gate electrode is different.
(付記 3 4 ) 電界効果トランジスタに用いられる付記 3 1から 3 3のいずれか に記載のグート電極。 (Supplementary Note 34) The gut electrode according to any one of Supplementary Notes 31 to 33 used for a field-effect transistor.
(付記 3 5 ) 付記 1から 3 0のいずれかに記載のゲート電極の製造方法、即ち、 ゲート電極形成面上に、 少なくとも最下層に電子線レジスト層を含む積層レジス トを形成する積層レジスト形成工程と、 前記最下層以外の層に開口を形成する開 口形成工程と、 前記開口から露出する前記最下層にゲート電極用開口を形成する グート電極用開口形成工程と、 該ゲート電極用開口を選択的に縮小させるグート 電極用開口縮小工程と、 該ゲート電極用開口にゲート電極を形成するゲート電極 形成工程とを含むゲート電極の製造方法を含むことを特徴とする半導体装置の製 造方法。 (Supplementary Note 35) The method for manufacturing a gate electrode according to any one of Supplementary Notes 1 to 30, that is, forming a laminated resist including forming a laminated resist including an electron beam resist layer at least as a lowermost layer on a gate electrode forming surface. Forming an opening in a layer other than the lowermost layer, forming a gate electrode opening in the lowermost layer exposed from the opening, forming a gate electrode opening in the lowermost layer, and forming the gate electrode opening in the lowermost layer exposed from the opening. A method of manufacturing a semiconductor device, comprising: a method of manufacturing a gate electrode, the method including a step of selectively reducing a gut electrode opening and a step of forming a gate electrode in the gate electrode opening.
(付記 3 6 ) 付記 3 5に記載の半導体装置の製造方法により、 即ち、 ゲート電 極形成面上に、 少なくとも最下層に電子線レジスト層を含む積層レジストを形成 する積層レジスト形成工程と、 前記最下層以外の層に開口を形成する開口形成ェ 程と、 前記開口から露出する前記最下層にグート電極用開口を形成するゲート電 極用開口形成工程と、 該ゲート電極用開口を選択的に縮小させるゲート電極用開 口縮小工程と、 該ゲート電極用開口にゲート電極を形成するゲート電極形成工程 とを含むゲート電極の製造方法を含むの半導体装置の製造方法により、 製造され ることを特徴とする半導体装置。 (Supplementary Note 36) The method for manufacturing a semiconductor device according to Supplementary Note 35, wherein a laminated resist forming step of forming a laminated resist including an electron beam resist layer at least on the lowermost layer on the gate electrode forming surface; An opening forming step of forming an opening in a layer other than the lowermost layer; a gate electrode opening forming step of forming a gut electrode opening in the lowermost layer exposed from the opening; and selectively forming the gate electrode opening. A method for manufacturing a semiconductor device including a method for manufacturing a gate electrode including a step of reducing a gate electrode opening to reduce the size and a step of forming a gate electrode in the gate electrode opening. Semiconductor device.
(付記 3 7 ) ソース電極及びドレイン電極を有してなり、,,ゲート電極における ソース電極側端、 及び前記グート電極が形成されたリセス領域におけるソース電 極側リセス端間の距離と、 該ゲート電極が形成されたリセス領域におけるドレイ ン電極側リセス端、 及びゲート電極におけるドレイン電極側端間の距離とが同一 である付記 3 6に記載の半導体装置。 (Supplementary Note 37) A distance between the source electrode side end of the gate electrode, the source electrode side recess end in the recess region where the good electrode is formed, and the gate 37. The semiconductor device according to claim 36, wherein a distance between the drain electrode side end in the recess region where the electrode is formed and the drain electrode side end in the gate electrode is the same.
(付記 3 8 ) ソース電極及びドレイン電極を有してなり、 ゲート電極における ソース電極側端、 及び前記グート電極が形成されたリセス領域におけるソース電 極側リセス端間の距離と、 該ゲート電極が形成されたリセス領域におけるドレイ
ン電極側リセス端、 及ぴゲート電極におけるドレイン電極側端間の距離とが異な る付記 3 6に記載の半導体装置。 本発明によると、 通常の電子線描画により形成したゲート電極用レジスト開口 を厚肉化して開口寸法を縮小することにより、 微細なグート電極を効率的に製造 可能なゲート電極の製造方法を提供することができる。 また、 本発明は、 該ゲー ト電極の製造方法により製造され、 高周波特性の優れ、 準ミリ · ミリ波帯電波の 送受信用乃至高速信号処理用 （光通信用） デバイスとして有用な電界効果トラン ジスタに好適なゲート電極を提供することができる。 さらに、 本発明は、 該ゲー ト電極を用いた高性能な半導体装置及びその効率的な製造方法を提供することが できる。
(Supplementary Note 38) A source electrode and a drain electrode, wherein a distance between a source electrode side end of the gate electrode, and a source electrode side recess end in a recess region in which the good electrode is formed, and Drain in the formed recess area 36. The semiconductor device according to supplementary note 36, wherein a distance between the recess end on the drain electrode side and a distance between the end on the drain electrode side in the gate electrode is different. According to the present invention, there is provided a method of manufacturing a gate electrode capable of efficiently manufacturing a fine gut electrode by increasing the thickness of a gate electrode resist opening formed by ordinary electron beam lithography and reducing the opening size. be able to. Also, the present invention provides a field effect transistor manufactured by the method of manufacturing the gate electrode, which is excellent in high-frequency characteristics and useful as a device for transmitting / receiving quasi-millimeter / millimeter-wave charged waves or for high-speed signal processing (for optical communication). A suitable gate electrode can be provided. Further, the present invention can provide a high-performance semiconductor device using the gate electrode and an efficient manufacturing method thereof.
Claims
請 求 の 範 囲 The scope of the claims
1 - ゲート電極形成面上に、少なくとも最下層に電子線レジスト層を含む積層 レジストを形成する積層レジスト形成工程と、 前記最下層以外の層に開口を形成 する開口形成工程と、 前記開口から露出する前記最下層にゲート電極用開口を形 成するゲート電極用開口形成工程と、 該ゲート電極用開口を選択的に縮小させる グート電極用開口縮小工程と、 該ゲート電極用開口にグート電極を形成するグー ト電極形成工程とを含むことを特徴とするゲート電極の製造方法。 1-a laminated resist forming step of forming a laminated resist including an electron beam resist layer at least on the lowermost layer on the gate electrode forming surface; an opening forming step of forming an opening in a layer other than the lowermost layer; Forming a gate electrode opening in the lowermost layer; forming a gate electrode opening in the gate electrode opening; forming a gate electrode opening in the gate electrode opening; And a method of manufacturing a gate electrode.
2 . ゲート電極用開口縮小工程が、最下層の表面にレジストパターン厚肉化材 料を塗付して該最下層に形成されたゲート電極用開口の開口寸法を縮小させる処 理を少なくとも 1回行う工程である請求の範囲第 1項に記載のグート電極の製造 方法。 2. The gate electrode opening reduction step is performed at least once by applying a resist pattern thickening material to the surface of the lowermost layer to reduce the opening size of the gate electrode opening formed in the lowermost layer. 2. The method for producing a gut electrode according to claim 1, which is a step of performing.
3 . ゲート電極用開口縮小工程の前に、ゲート電極用開口の近傍に電子線を入 射させる電子線入射工程を含む請求の範囲第 1項に記載のゲート電極の製造方法。 3. The method for manufacturing a gate electrode according to claim 1, further comprising an electron beam incident step of irradiating an electron beam near the gate electrode opening before the gate electrode opening reducing step.
4 . 電子線入射工程において、ゲート電極用開口の近傍に対称に電子線を入射 させる請求の範囲第 3項に記載のゲート電極の製造方法。 4. The method for manufacturing a gate electrode according to claim 3, wherein, in the electron beam incident step, the electron beam is incident symmetrically near the gate electrode opening.
5 . 電子線入射工程において、ゲート電極用開口の近傍に非対称に電子線を入 射させる請求の範囲第 3項に記載のゲート電極の製造方法。 5. The method for manufacturing a gate electrode according to claim 3, wherein, in the electron beam incident step, the electron beam is incident asymmetrically near the gate electrode opening.
6 . 電子線入射工程における電子線の入射量を変化させることにより、ゲート 電極用開口縮小工程におけるグート電極用開口の開口寸法の縮小量を調整する請 求の範囲第 3項に記載のゲート電極の製造方法。 6. The gate electrode according to claim 3, wherein the amount of electron beam incident in the electron beam incident step is changed to adjust the amount of reduction in the opening size of the gut electrode opening in the gate electrode opening reducing step. Manufacturing method.
7 . ゲート電極用開口形成工程の後、グート電極用開口縮//、工程の前に、ゲー ト電極用開口をマスクとして用いてグート電極形成面を掘り込むゲート電極形成 面掘り込み工程を含む請求の範囲第 1項に記載のゲート電極の製造方法。 7. After the gate electrode opening formation step, before the gout electrode opening reduction //, before the step, include the gate electrode formation surface digging step of digging the gate electrode formation surface using the gate electrode opening as a mask. 2. The method for manufacturing a gate electrode according to claim 1.
8 . 積層レジストカ 3層力、らなり、最下層がポリメチルメタクリレート （P MM A) 系レジス トで形成され、 該最下層の直上の中間層がポリメチルダルタルイミ ド （P MG I ) 系レジス トで形成され、 該中間層の直上の最上層がポリスチレン 重合体含有レジストで形成された請求の範囲第 1項に記載のゲート電極の製造方
法。 8. Three layers of resist masks, the lowermost layer is made of polymethyl methacrylate (PMMA) -based resist, and the intermediate layer immediately above the lowermost layer is polymethyldaltarimide (PMGI) -based 2. The method for manufacturing a gate electrode according to claim 1, wherein the gate electrode is formed of a resist, and an uppermost layer immediately above the intermediate layer is formed of a polystyrene polymer-containing resist. Law.
9 . レジス トパターン厚肉化材料が、樹脂と、架橋剤と、界面活性剤とを含有す る請求の範囲第 1項に記載のグート電極の製造方法。 9. The method for producing a gut electrode according to claim 1, wherein the resist pattern thickening material contains a resin, a crosslinking agent, and a surfactant.
1 0 . 請求の範囲第 1項から第 9項のいずれかに記載のゲート電極の製造方法 により製造されることを特徴とするゲート電極。
10. A gate electrode manufactured by the method for manufacturing a gate electrode according to any one of claims 1 to 9.
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