WO2003050955A2 - Circuit integre comprenant un generateur d'horloge, carte a puce comprenant un tel circuit integre et procede de generation d'horloge associe - Google Patents

Circuit integre comprenant un generateur d'horloge, carte a puce comprenant un tel circuit integre et procede de generation d'horloge associe Download PDF

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WO2003050955A2
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integrated circuit
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drain
aco
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Christophe Moreaux
Ahmed Kari
Olivier Tardieu
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Stmicroelectronics S.A.
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    • H03K5/125—Discriminating pulses

Definitions

  • Integrated circuit comprising a clock generator.
  • smart card comprising such an integrated circuit and associated clock generation method.
  • the invention relates to an integrated circuit comprising a clock generator and an associated clock generation method.
  • the invention is particularly interesting for integrated circuits used in contactless applications, such as smart cards, transponders, etc.
  • the data and the energy received by the chip are transmitted by a reader (or transmitter) in the form of an amplitude modulated radiofrequency signal; we usually speak of modulation to speak of communication from the reader to the contactless circuit.
  • a contactless circuit can transmit digital data to the reader, in this case we speak of retromodulation.
  • An integrated circuit known for contactless application notably comprises (FIG. 1) an antenna 11, a rectifier bridge 12, a voltage regulator 13, a logic circuit 14, a clock generator 15 and a modulation and demodulation circuit 16.
  • the radiofrequency signal is received by the antenna 11 which produces two ACO signals (represented in FIG. 2), ACl having the form of two positive half-vibrations, the radiofrequency signal being approximately equal to the result of the subtraction of the signal ACl from the signal ACO.
  • the rectifier bridge 12 is a bridge with four diodes, it comprises two inputs connected to two inputs outputs of the antenna 11 to receive the two signals ACO, ACl, and an output on which a rectified voltage HVR is produced.
  • the voltage HVR is approximately the sum of the two signals ACO, ACl; 1 average amplitude of the rectified voltage varies directly depending on the distance between the reader and the contactless integrated circuit.
  • the average amplitude of the rectified voltage can thus vary between approximately 2 V when the circuit is a few tens of centimeters from the reader and approximately 15-20 V when the circuit is a few millimeters from the reader.
  • the HVR voltage is most often limited to around 8 V by an appropriate device.
  • the voltage regulator 13 receives the rectified voltage HVR and produces a supply voltage VDD having a nominal value VDDO of the order of 3 V (for 0.6 ⁇ m technology), stable and continuous, which will be used subsequently. for powering all components of the integrated circuit.
  • the regulator 13 comprises inter alia a filter comprising in particular a set of resistors and associated capacitors according to known diagrams.
  • the voltage VDD varies as follows. At the start of reception of the radiofrequency signal emitted by the reader, during a transient phase, the voltage VDD varies rapidly between a zero value and a nominal value VDDO. The voltage VDD then keeps its nominal value VDDO until the interruption of the reception of the radio frequency signal, either because the reader stops transmitting, or because the contactless circuit becomes too far from the reader, making detection impossible antenna level. In other words, after the transient phase, the voltage VDD retains its nominal value only if the energy received by the circuit via the radiofrequency signal is sufficient.
  • the modulation and demodulation circuit 16 can extract digital data contained in the received radio frequency signal from the rectified voltage HVR, digital data which will be used by other integrated circuit components.
  • the circuit 16 can also, for the retromodulation (communication from the contactless circuit to the reader), modulate on the radiofrequency signal received from the data to be transmitted to the reader, the radiofrequency signal modulated by the circuit 16 then being retransmitted via the antenna 11.
  • the clock generator 15 produces a clock signal CLK from the alternation ACO.
  • the clock signal CLK is then used to clock the operation of all the components of the integrated circuit.
  • the logic circuit 14 receives the supply voltage VDD and produces different control signals when the supply voltage VDD reaches a minimum value close to its nominal value VDDO.
  • the control signals are, for example, the signals POR, CLKDIS, used to trigger the operation of the circuit 16 and of the clock generator 15.
  • the clock generator 15 is conventionally produced using a set of logic gates.
  • the clock generator comprises a NOR type logic gate with two inputs on which the ACO signal and the CLKDIS control signal are applied respectively, and an output on which the clock signal is produced CLK.
  • the CLK signal varies in normal operation according to the time diagram in FIG. 2.
  • the CLKDIS signal is active, here equal to "0”
  • the CLK signal is equal to "0” if the ACO signal is greater than a threshold voltage VTRIG
  • the CLK signal is equal to "1” if the ACO signal is less than the threshold voltage VTRIG.
  • the CLKDIS signal is inactive (in practice for a few microseconds after the start of reception of the radio frequency signal)
  • the CLK signal is zero.
  • the threshold voltage VTRIG corresponds to a switching threshold voltage of the logic inverters used for the realization of the NOR door.
  • the voltage VTRIG depends in particular on the threshold voltage of the transistors constituting the inverters and especially on the voltage VDD supplying them.
  • the signal CLK obtained has a duty cycle different from V2, which can cause operating difficulties for certain components of the contactless circuit.
  • the circuit 16 modulates the radio frequency signal with the data to be transmitted, the modulated signal then being retransmitted towards the reader by the intermediary of the antenna 11, as we have seen previously .
  • the modulation of the radiofrequency signal is carried out by varying the load seen by the antenna 11. This can be carried out by varying the load at the output of the rectifier bridge 12, or even by pulling one and / or the other of the ACO, ACl potentials to ground.
  • the voltage VTRIG which depends directly on the voltage VDD and which conditions the generation of the clock signal CLK, will follow the variations of the voltage VDD (see FIG. 3).
  • the voltage VTRIG is still much higher than the amplitude of the signal ACO, so that the logic gates of the clock generator do not switch: the signal CLK does not vary at the instant Tl whereas it should have varied.
  • the same phenomenon is reproduced at time T2 in FIG. 3, insofar as the voltage VTRIG is still too high compared to the value of ACO. It is necessary to wait for the time of a few periods of the alternating ACO to see a pulse appear on the signal CLK (instant T3 in the example in FIG. 3).
  • This malfunction can have significant consequences; it can in particular cause errors in reception by the reader of the signal retransmitted by the contactless circuit.
  • An object of the invention is to produce a new clock generator which does not exhibit such malfunctions during large and rapid variations in the amplitude of the two half-waves ACO, ACl on the antenna, for example at the start of a retromodulation.
  • Another object of the invention is to provide a new clock generator which produces signals perfectly regular clock cycles, with a duty cycle equal to 1/2.
  • the invention relates to a contactless integrated circuit receiving a radio frequency signal, the circuit being characterized in that it comprises a clock generator for producing a clock signal from a first half-wave and a second half-wave representative of the received radio frequency signal.
  • the clock signal is obtained from the two half-waves ACO, ACl, and no longer from only one.
  • the clock signal obtained is no longer dependent on the amplitude of one or the other of the half-waves, because the amplitude of a half-wave is no longer compared with a predefined threshold, unlike this. which is done in known clock generators.
  • the clock signal is obtained by comparison of the first half-wave with the second half-wave.
  • two signals varying in time in a similar manner are compared (amplitude and duration of the similar variations) so that the comparison is not likely to be vitiated by error because of a different variation of the compared signals.
  • the clock signal obtained is perfectly symmetrical and has a duty cycle equal to%, by the very form of the two half-waves, as will be seen more clearly below.
  • the clock signal is produced after the supply voltage VDD of the integrated circuit has become available, that is to say after the supply voltage VDD has reached its nominal, continuous and regulated value. It is thus possible to supply the clock signal obtained and the supply voltage simultaneously to any other component
  • the clock generator according to the invention comprises a comparator of analog signals.
  • the invention finally relates to a smart card, comprising an integrated circuit with a clock generator such as that described above.
  • FIG. 1 is a block diagram of an integrated circuit for contactless applications
  • Figures 2, 3, already described are time diagrams showing l evolution of signals at different points in the circuit of FIG. 1
  • FIG. 4 is a block diagram of a clock generator according to the invention
  • - Figure 5 is a time diagram showing the evolution of signals at different points of the circuit of Figure 4
  • - Figure 6 is an electronic diagram of a possible embodiment of the circuit of Figure 5.
  • a generator according to the invention is a comparator which comprises (FIG. 4) two data inputs to which the signals ACO, ACl produced on the antenna of a contactless integrated circuit are applied and corresponding to the two half-waves of the radiofrequency signal emitted by a reader.
  • the generator produces the clock signal CLK by comparing the signals ACO, ACl. If the ACO signal is greater than the ACl signal ( Figure 5), which in practice, by the very form of the ACO, ACl signals, means that the ACO signal is positive and that the ACl signal is zero, then the signal clock is active (equal to "1" in
  • ACO, ACl are from the same period and they are similar: they are both zero in one half period and positive in the other,
  • the electronic diagram of FIG. 6 details a particular embodiment of the comparator of FIG. 4, comprising four transistors T61, T63, T65, T66 of type P, four transistors T62, T64, T67, T68 of type N and an inverter I .
  • the transistors T61, T65 and T62 are connected in series: a supply voltage VDD is applied to the source of T61, the source of T65 is connected to the drain of T61, the drain of T62 is connected to the drain of T65 and the source of T62 is connected to a circuit ground.
  • the drain of T62 is also connected to an input of the inverter I, which produces the CLK signal.
  • the transistors T63, T66, T64 are also connected in series: the voltage VDD is applied to the source of T63, the source of T66 is connected to the drain of T63, the drain of T64 is connected to the drain of T66 and the source of T64 is connected to the circuit earth.
  • the gate of transistor T61 is connected to the drain of T64 and the gate of T63 is connected to the drain of T62. Finally, the validation signal CLKDIS is applied to the gates of the transistors T65, T66 connected together.
  • the CLKDIS signal is obtained as in known contactless circuits.
  • the CLKDIS signal is activated (in the example at "0") when the supply voltage VDD reaches a minimum value sufficient to ensure correct operation of the integrated circuit and more precisely correct operation of the clock generator in the present case .
  • the operation of the generator will now be described in an example where it is assumed that initially, the signal CLKDIS is active, the signal AC1 is equal to 0 and the signal ACO is positive.
  • the transistors T62, T63, T65, T66 are therefore conducting, the transistors T61, T64 are blocked and the signal CLK is equal to "1" (instant TO, FIG. 5).
  • the transistor T62 becomes conducting, the current which crosses it leads to ground the electric charges present on its drain: the potential on the drain of the transistor T62 and on the gate of the transistor T63 consequently decreases and the transistor T63 gradually turns on. Furthermore, when the potential on the drain of transistor T62 reaches the threshold value of the inverter I, the latter switches and the signal CLK becomes equal to "1".
  • a new equilibrium is established when the potential on the drain of transistor T64 reaches the value VDD and the potential on the drain of transistor T62 reaches the zero value (mass of the circuit). It should be noted that, with respect to the duration of a half period of the signal ACO (or ACl), the time necessary for the switching of the inverter I is almost zero.
  • the role of the inverter I is to transform the potential on the drain of T62, which varies continuously, into a logic signal CLK taking two values 0 or 1 depending on whether the potential on the drain of T62 is higher or no to a potential threshold associated with the inverter I.
  • the inverter I can be replaced by any component capable of performing this function, such as for example a logic gate or a converter.
  • the transistors T65, T66 have the function of authorizing or blocking the overall operation of the comparator, as a function of the signal CLKDIS. They can be deleted. Where appropriate, the drains of the transistors T63, T64 are connected together and the drains of the transistors T61, T62 are connected together. In this case, a comparator operating continuously will be obtained: such a comparator is less advantageous in practice because on the one hand it consumes continuous energy and on the other hand, the supply of the clock signal before the voltage d A VDD power supply is not available may cause a malfunction of a component of the circuit in contact. It is also possible to add two transistors T67, T68 (shown in FIG. 6 in dotted lines), of type N here.
  • the drain and the source of T67 are connected respectively to the drain and the source of T62, and the drain and the source of T68 are connected respectively to the drain and the source of T64.
  • the CLKDIS signal is applied to the gate of the transistors T67, T68. The addition of these two transistors makes it possible to connect all the comparator nodes to ground when the CLKDIS signal is inactive (in the example equal to "1"). This avoids any untimely energy consumption when no clock signal is produced.
  • the invention is of course not limited to the embodiment of FIG. 6.
  • any comparison circuit making it possible to compare two signals varying in a similar manner but in significant proportions (since the amplitude of ACO, ACl can vary between 2-3 V and 15-20 V), can be used to carry out the invention.

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Abstract

L'invention concerne un circuit intégré sans contact recevant un signal radiofréquence. Selon l'invention, le circuit comprend un générateur d'horloge pour produire un signal d'horloge (CLK) à partir d'une première alternance (ACO) et d'une deuxième alternance (AC1) représentatives du signal radiofréquence reçu. L'invention concerne également un procédé de génération d'un signal d'horloge, au cours duquel on compare la première et la deuxième alternance pour produire le signal d'horloge. Applications aux cartes sans contact, aux transpondeurs, etc.

Description

Circuit intégré comprenant un générateur d'horloge. carte à puce comprenant un tel circuit intégré et procédé de génération d'horloge associé.
L'invention concerne un circuit intégré comprenant un générateur d'horloge et un procédé de génération d'horloge associé. L'invention est notamment intéressante pour des circuits intégrés utilisés dans des applications sans contact, telles que cartes à puce, transpondeurs, etc.
Dans les circuits sans contact, les données et 1 ' énergie reçues par la puce sont transmises par un lecteur (ou émetteur) sous la forme d'un signal radiofréquence modulé en amplitude ; on parle le plus souvent de modulation pour parler de communication depuis le lecteur vers le circuit sans contact. En complément, un circuit sans contact peut transmettre des données numériques au lecteur, on parle dans ce cas de rétromodulation.
Un circuit intégré connu pour application sans contact comprend notamment (figure 1) une antenne 11, un pont redresseur 12, un régulateur de tension 13, un circuit logique 14, un générateur d'horloge 15 et un circuit de modulation et de démodulation 16.
Le signal radiofréquence est reçu par l'antenne 11 qui produit deux signaux ACO (représenté figure 2), ACl ayant la forme de deux demi - alternances positives, le signal radiofréquence étant approximativement égal au résultat de la soustraction du signal ACl au signal ACO.
Le pont redresseur 12 est un pont à quatre diodes, il comprend deux entrées connectées à deux entrées sorties de l'antenne 11 pour recevoir les deux signaux ACO, ACl, et une sortie sur laquelle est produite une tension redressée HVR. La tension HVR est approximativement la somme des deux signaux ACO, ACl ; 1 ' amplitude moyenne de la tension redressée varie directement en fonction de la distance entre le lecteur et le circuit intégré sans contact. L'amplitude moyenne de la tension redressée peut ainsi varier entre environ 2 V lorsque le circuit est à quelques dizaines de centimètres du lecteur et environ 15-20 V lorsque le circuit est à quelques millimètres du lecteur. En pratique, la tension HVR est le plus souvent limitée à environ 8 V par un dispositif approprié. Le régulateur de tension 13 reçoit la tension redressée HVR et produit une tension d'alimentation VDD ayant une valeur nominale VDDO de 1 ' ordre de 3 V (pour une technologie 0,6 μm) , stable et continue, qui sera utilisée par la suite pour l'alimentation de tous les composants du circuit intégré. Le régulateur 13 comporte entre autre un filtre comprenant notamment un ensemble de résistances et de condensateurs associés selon des schémas connus .
La tension VDD varie de la manière suivante. Au début de la réception du signal radiofréquence émis par le lecteur, pendant une phase transitoire, la tension VDD varie rapidement entre une valeur nulle et une valeur nominale VDDO. La tension VDD conserve ensuite sa valeur nominale VDDO jusqu'à l'interruption de la réception du signal radiofréquence, soit parce ce le lecteur cesse d'émettre, soit parce que le circuit sans contact devient trop éloigné du lecteur, rendant toute détection impossible au niveau de l'antenne. En d'autres termes, après la phase transitoire, la tension VDD conserve sa valeur nominale uniquement si 1 ' énergie reçue par le circuit par 1 ' intermédiaire du signal radiofréquence est suffisante.
Le circuit de modulation et de démodulation 16 peut extraire de la tension redressée HVR des données numériques contenues dans le signal radiofréquence reçu, données numériques qui seront exploitées par d'autres composants du circuit intégré. Le circuit 16 peut également, pour la rétromodulation (communication du circuit sans contact vers le lecteur) , moduler sur le signal radiofréquence reçu des données à transmettre au lecteur, le signal radiofréquence modulé par le circuit 16 étant ensuite réémis par l'intermédiaire de l'antenne 11.
Le générateur d'horloge 15 produit un signal d'horloge CLK à partir de l'alternance ACO. Le signal d'horloge CLK est ensuite utilisé pour cadencer le fonctionnement de tous les composants du circuit intégré.
Enfin, le circuit logique 14 reçoit la tension d'alimentation VDD et produit différents signaux de commande lorsque la tension d'alimentation VDD atteint une valeur minimale proche de sa valeur nominale VDDO. Les signaux de commande sont par exemple les signaux POR, CLKDIS, utilisés pour déclencher le fonctionnement du circuit 16 et du générateur d'horloge 15.
Le générateur d'horloge 15 est réalisé classiquement à l'aide d'un ensemble de portes logiques. Selon un mode de réalisation, le générateur d'horloge comprend une porte logique de type NON-OU à deux entrées sur lesquelles sont appliquées respectivement le signal ACO et le signal de commande CLKDIS, et une sortie sur laquelle est produit le signal d'horloge CLK.
Le signal CLK varie en fonctionnement normal selon le diagramme temporel de la figure 2. Lorsque le signal CLKDIS est actif, ici égal à "0", le signal CLK est égal à "0" si le signal ACO est supérieur à une tension de seuil VTRIG, et le signal CLK est égal à "1" si le signal ACO est inférieur à la tension de seuil VTRIG. Lorsque le signal CLKDIS est inactif (en pratique pendant quelques microsecondes après le début de la réception du signal radiofréquence), le signal CLK est nul. La tension de seuil VTRIG correspond à une tension de seuil de basculement des inverseurs logiques utilisés pour la réalisation de la porte NON-OU. La tension VTRIG dépend notamment de la tension de seuil des transistors constituant les inverseurs et surtout de la tension VDD les alimentant. Comme on le voit clairement sur la figure 2, le signal CLK obtenu a un rapport cyclique différent de V2, ce qui peut poser des difficultés de fonctionnement pour certains composants du circuit sans contact.
Un autre inconvénient des générateurs d'horloge connus est qu'ils sont susceptibles de ne pas fonctionner correctement si la tension d'alimentation VDD évolue dans des proportions importantes . Ceci est par exemple le cas au démarrage d'une rétromodulation.
En effet, pour transmettre des données au lecteur, le circuit 16 module le signal radiofréquence avec les données à transmettre, le signal modulé étant ensuite réémis en direction du lecteur par 1 ' intermédiaire de l'antenne 11, comme on l'a vu précédemment.
En pratique, la modulation du signal radiofréquence est réalisée en variant la charge vue par l'antenne 11. Ceci peut être réalisé en variant la charge en sortie du pont redresseur 12, ou encore en tirant l'un et / ou l'autre des potentiels ACO, ACl vers la masse.
Ceci entraîne une baisse importante et immédiate de l'amplitude des signaux ACO, ACl dès le démarrage de la rétromodulation (instant TO sur le diagramme temporel de la figure 3). La diminution de l'amplitude du signal ACO va entraîner une diminution de la tension VDD. Les variations de la tension VDD sont cependant beaucoup plus lentes que celles de l'amplitude du signal ACO ; ceci est dû essentiellement à la présence de filtres dans le régulateur de tension 13. La tension VDD va ainsi diminuer lentement pendant quelques périodes du signal ACO, jusqu'à atteindre une nouvelle valeur VDDl beaucoup plus faible que VDDO, valeur VDDl qu'elle conservera ensuite pendant toute la durée de la rétromodulation. Dans 1 ' exemple de la figure 3 , trois périodes sont nécessaires pour que la tension VDD atteigne sa valeur stable VDDl. En pratique, une dizaine de périodes peuvent être nécessaires . La tension VTRIG, qui dépend directement de la tension VDD et qui conditionne la génération du signal d'horloge CLK, va suivre les variations de la tension VDD (voir figure 3). A l'instant Tl, la tension VTRIG est encore très supérieure à l'amplitude du signal ACO, de sorte que les portes logiques du générateur d'horloge ne basculent pas : le signal CLK ne varie pas à 1 ' instant Tl alors qu'il aurait dû varier. Le même phénomène se reproduit à l'instant T2 de la figure 3, dans la mesure où la tension VTRIG est encore trop élevée par rapport à la valeur de ACO . Il faut attendre le temps de quelques périodes de l'alternance ACO pour voir apparaître une impulsion sur le signal CLK (instant T3 dans l'exemple figure 3) .
Ainsi, lors du démarrage de la rétromodulation, les générateurs d'horloge connus ne fonctionnent pas correctement, du fait de la différence de comportement entre la tension d'alimentation VDD et l'amplitude de 1 ' alternance ACO .
Ce disfonctionnement peut avoir des conséquences importantes ; il peut notamment entraîner des erreurs de réception par le lecteur du signal réémis par le circuit sans contact .
Un objet de l'invention est de réaliser un nouveau générateur d'horloge qui ne présente pas de tels disfonctionnements lors de variations importantes et rapides de l'amplitude des deux alternances ACO, ACl sur l'antenne, par exemple au démarrage d'une rétromodulation. Un autre objet de l'invention est de réaliser un nouveau générateur d'horloge qui produit des signaux d'horloge parfaitement réguliers, de rapport cyclique égal à 1/2.
Avec ces objectifs en vue, l'invention a pour objet un circuit intégré sans contact recevant un signal radiofréquence, le circuit étant caractérisé en ce qu'il comprend un générateur d'horloge pour produire un signal d'horloge à partir d'une première alternance et d'une deuxième alternance représentatives du signal radiofréquence reçu.
Ainsi, selon l'invention, le signal d'horloge est obtenu à partir des deux alternances ACO, ACl, et non plus à partir d'une seule. De cette manière le signal d'horloge obtenu n'est plus dépendant de l'amplitude de l'une ou de l'autre des alternances, car on ne compare plus l'amplitude d'une alternance avec un seuil prédéfini, contrairement à ce qui est fait dans les générateurs d'horloge connus.
Selon un mode de mise en oeuvre préféré de l'invention, le signal d'horloge est obtenu par comparaison de la première alternance avec la deuxième alternance.
Ainsi, on compare deux signaux variant dans le temps de manière similaire (amplitude et durée des variations similaires) de sorte que la comparaison n'est pas susceptible d'être entachée d'erreur à cause d'une variation différente des signaux comparés.
Par ailleurs, le signal d'horloge obtenu est parfaitement symétrique et a un rapport cyclique égal à %, de par la forme même des deux alternances, comme on le verra mieux par la suite.
De préférence, le signal d'horloge est produit après que la tension d'alimentation VDD du circuit intégré soit devenue disponible, c'est-à-dire après que la tension d'alimentation VDD ait atteint sa valeur nominale, continue et régulée. Il est ainsi possible de fournir le signal d'horloge obtenu et la tension d'alimentation simultanément à tout autre composant
(mémoire, circuits logiques, etc.) du circuit intégré utilisant à la fois le signal d'horloge et la tension d'alimentation, on évite ainsi tout disfonctionnement éventuel d'un tel composant.
Selon un mode de mise en oeuvre pratique, le générateur d'horloge selon l'invention comprend un comparateur de signaux analogiques. L'invention concerne enfin une carte à puce, comprenant un circuit intégré avec un générateur d'horloge tel que celui décrit ci-dessus.
L'invention et les avantages qui en découlent apparaîtront plus clairement à la lecture de la description qui suit d'exemples de réalisation d'un générateur d'horloge selon l'invention. La description est à lire en référence aux dessins annexés dans lesquels : - la figure 1, déjà décrite, est un schéma bloc d'un circuit intégré pour applications sans contact, les figures 2, 3, déjà décrites, sont des diagrammes temporels montrant l'évolution de signaux en différents points du circuit de la figure 1, - la figure 4 est un schéma de principe d'un générateur d'horloge selon l'invention,
- la figure 5 est un diagramme temporel montrant l'évolution de signaux en différents points du circuit de la figure 4, et - la figure 6 est un schéma électronique d'un mode de réalisation possible du circuit de la figure 5.
Un générateur selon 1 ' invention est un comparateur qui comprend (figure 4) deux entrées de données sur lesquelles sont appliqués les signaux ACO, ACl produits sur l'antenne d'un circuit intégré sans contact et correspondant aux deux alternances du signal radiofréquence émis par un lecteur.
Le générateur produit le signal d'horloge CLK en comparant les signaux ACO, ACl. Si le signal ACO est supérieur au signal ACl (figure 5) , ce qui en pratique, de par la forme même des signaux ACO, ACl, signifie que le signal ACO est positif et que le signal ACl est nul, alors le signal d'horloge est actif (égal à "1" dans
1 'exemple) . Inversement, si le signal ACO est inférieur au signal ACl, en d'autres termes, si le signal ACO est nul et le signal ACl est positif, alors le signal CLK est inactif (égal à "0" dans l'exemple).
Le signal CLK obtenu est parfaitement symétrique de par la forme même des alternances ACO, ACl car :
ACO, ACl sont de même période et ils sont similaires : ils sont tous deux nuls sur une demi période et positifs sur l'autre,
- ACO, ACl sont décalés dans le temps d'une demi période.
Le schéma électronique de la figure 6 détaille un mode de réalisation particulier du comparateur de la figure 4, comprenant quatre transistors T61, T63, T65, T66 de type P, quatre transistors T62, T64, T67, T68 de type N et un inverseur I .
Les transistors T61, T65 et T62 sont connectés en série : une tension d'alimentation VDD est appliquée sur la source de T61, la source de T65 est connectée au drain de T61, le drain de T62 est connecté au drain de T65 et la source de T62 est connectée à une masse du circuit.
Le drain de T62 est également connecté à une entrée de l'inverseur I, qui produit le signal CLK.
Les transistors T63, T66, T64 sont également connectés en série : la tension VDD est appliquée sur la source de T63, la source de T66 est connectée au drain de T63, le drain de T64 est connecté au drain de T66 et la source de T64 est connectée à la masse du circuit.
La grille du transistor T61 est connectée au drain de T64 et la grille de T63 est connectée au drain de T62. Enfin, le signal de validation CLKDIS est appliqué sur les grilles des transistors T65, T66 connectées ensemble.
Le signal CLKDIS est obtenu de même que dans les circuits sans contact connus. Le signal CLKDIS est activé (dans l'exemple à "0") lorsque la tension d'alimentation VDD atteint une valeur minimale suffisante pour assurer un fonctionnement correct du circuit intégré et plus précisément un fonctionnement correct du générateur d'horloge dans le cas présent.
Le fonctionnement du générateur va maintenant être décrit dans un exemple où on suppose qu'initialement, le signal CLKDIS est actif, le signal ACl est égal à 0 et le signal ACO est positif. Les transistors T62, T63, T65, T66 sont donc passants, les transistors T61, T64 sont bloqués et le signal CLK est égal à "1" (instant TO, figure 5) .
A l'instant Tl, le signal ACl passe à zéro et le signal ACO augmente et devient positif.
Lorsque le signal ACl passe à zéro, le transistor T64 se bloque. Comme le transistor T63 est encore passant les charges véhiculées par le courant qui le traverse s'accumulent sur le drain du transistor T64 : le potentiel sur la grille du transistor T61 augmente en conséquence et le transistor T61 se bloque petit à petit.
En parallèle, lorsque le signal ACO croît et devient positif, le transistor T62 devient passant, le courant qui le traverse entraîne vers la masse les charges électriques présentes sur son drain : le potentiel sur le drain du transistor T62 et sur la grille du transistor T63 diminue en conséquence et le transistor T63 devient passant petit à petit. Par ailleurs, lorsque le potentiel sur le drain du transistor T62 atteint la valeur seuil de l'inverseur I, ce dernier bascule et le signal CLK devient égal à "1".
Un nouvel équilibre s ' établit lorsque le potentiel sur le drain du transistor T64 atteint la valeur VDD et le potentiel sur le drain du transistor T62 atteint la valeur nulle (masse du circuit) . Il est à noter que, par rapport à la durée d'une demi période du signal ACO (ou ACl), le temps nécessaire au basculement de l'inverseur I est quasi nul.
Des variantes du schéma de la figure 6 peuvent être bien sur envisagées .
Par exemple, le rôle de l'inverseur I est de transformer le potentiel sur le drain de T62, qui varie de manière continue, en un signal logique CLK prenant deux valeurs 0 ou 1 selon que le potentiel sur le drain de T62 est supérieur ou non à un seuil de potentiel associé à 1 ' inverseur I . L ' inverseur I peut être remplacé par tout composant susceptible de réaliser cette fonction, comme par exemple une porte logique ou un convertisseur.
Les transistors T65, T66 ont pour fonction d'autoriser ou de bloquer le fonctionnement global du comparateur, en fonction du signal CLKDIS. Ils peuvent être supprimés. Le cas échéant, les drains des transistors T63, T64 sont connectés ensemble et les drains des transistors T61, T62 sont connectés ensembles. On obtiendra dans ce cas un comparateur fonctionnant en continu : un tel comparateur est moins intéressant en pratique car d'une part il consomme de l'énergie en continue et d'autre part, la fourniture du signal d'horloge avant que la tension d'alimentation VDD ne soit disponible peut entraîner un éventuel disfonctionnement d'un composant du circuit dans contact. II est encore possible d'ajouter deux transistors T67, T68 (représentés sur la figure 6 en pointillés), de type N ici. Le drain et la source de T67 sont connectés respectivement au drain et à la source de T62, et le drain et la source de T68 sont connectés respectivement au drain et à la source de T64. Enfin, le signal CLKDIS est appliqué sur la grille des transistors T67, T68. L'ajout de ces deux transistors permet de relier à la masse l'ensemble des noeuds du comparateur lorsque le signal CLKDIS est inactif (dans l'exemple égal à "1"). On évite ainsi toute consommation d'énergie intempestive lorsque aucun signal d'horloge n'est produit.
L'invention n'est bien sûr pas limitée au mode de réalisation de la figure 6. En pratique, tout circuit de comparaison, permettant de comparer deux signaux variant de manière similaire mais dans des proportions importantes (puisque l'amplitude de ACO, ACl peut varier entre 2-3 V et 15-20 V) , peut être utilisé pour mettre en oeuvre 1 ' invention.

Claims

Revendications
1. ; Circuit intégré sans contact recevant un signal radiofréquence, le circuit étant caractérisé en ce qu'il comprend un générateur d'horloge pour produire un signal d'horloge (CLK) à partir d'une première alternance (ACO) et d'une deuxième alternance (ACl) représentatives du signal radiofréquence reçu.
2. Circuit intégré selon la revendication 1, caractérisé en ce que le signal d'horloge est obtenu par comparaison de la première alternance (ACO) avec la deuxième alternance (ACl) .
3. Circuit intégré selon l'une des revendications 1 ou 2, caractérisé en ce que le signal d'horloge est produit après qu'une tension d'alimentation (VDD) du circuit intégré soit devenue disponible.
4. Circuit intégré selon l'une des revendications précédentes, caractérisé en ce que le circuit d'horloge comprend un comparateur comprenant : un premier transistor (T61) et un deuxième transistor (T62) connectés en série, la tension d'alimentation (VDD) étant appliqué sur une source du premier transistor (T61) et une tension de masse (GND) étant appliquée sur la source du deuxième transistor (T62) , la première alternance (ACO) étant appliquée sur une grille du deuxième transistor (T62), le signal d'horloge étant produit sur le drain du deuxième transistor (T62), - un troisième transistor (T63) et un quatrième transistor (T64) connectés en série, la tension d'alimentation (VDD) étant appliqué sur une source du troisième transistor (T61) et une tension de masse (GND) étant appliquée sur la source du quatrième transistor (T62) , la deuxième alternance (ACl) étant appliquée sur une grille du quatrième transistor (T62), une grille du premier transistor (T61) étant connectée au drain du quatrième transistor (T64) et une grille du troisième transistor (T63) étant connectée au drain du deuxième transistor (T62) .
5. Circuit intégré selon la revendication 4, caractérisé en ce qu'il comprend également :
- un cinquième transistor (T65) connecté en série entre le premier transistor (T61) et le deuxième transistor (T62), une source et un drain du cinquième transistor étant connectés respectivement à un drain du premier transistor et au drain du deuxième transistor (T62), et
- un sixième transistor (T66) connecté en série entre le troisième transistor (T63) et le quatrième transistor (T64) , une source et un drain du sixième transistor étant connectés respectivement à un drain du troisième transistor (T63) et au drain du quatrième transistor (T64) , un signal de validation (CLKDIS) étant appliqué sur une grille du cinquième transistor (T65) et sur une grille du sixième transistor (T66) connectées ensemble.
6. Circuit intégré selon l'une des revendications 4 ou 5, caractérisé en ce qu'il comprend également :
- un septième transistor (T67) comprenant un drain et une source connectés respectivement au drain et à la source du deuxième transistor, le signal de validation (CLKDIS) étant appliqué sur une grille du septième transistor (T67) .
7. Circuit intégré selon l'une des revendications 4 à 6, caractérisé en ce qu'il comprend également : - un huitième transistor (T68) comprenant un drain et une source connectés respectivement au drain et à la source du quatrième transistor, le signal de validation
(CLKDIS) étant appliqué sur une grille du huitième transistor (T67) .
8. Procédé de production d'un signal d'horloge dans un circuit intégré sans contact, caractérisé en ce que, au cours du procédé, on compare une première alternance (ACO) et une deuxième alternance (ACl) représentatives d'un signal radiofréquence reçu par le circuit intégré, le signal d'horloge (CLK) étant le résultat de la comparaison.
9. Carte à puce sans contact, caractérisée en ce qu'elle comprend un circuit intégré selon l'une des revendications 1 à 7.
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2879754A1 (fr) * 2004-12-20 2006-06-23 St Microelectronics Sa Transpondeur electromagnetique depourvu d'alimentation autonome
JP5594890B2 (ja) * 2010-11-17 2014-09-24 ルネサスエレクトロニクス株式会社 非接触通信装置、非接触ｉｃカード及び形態情報端末
CN112327035B (zh) * 2020-10-21 2023-09-05 武汉光迅科技股份有限公司 一种射频半波电压的测量方法、装置及系统

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5332936A (en) * 1992-04-14 1994-07-26 Sharp Kabushiki Kaisha Composite logic circuit
EP0687119A1 (fr) * 1994-06-06 1995-12-13 Datalogic S.P.A. Transpondeur passif, particulièrement pour système automatique d'identification avec radiofréquences
FR2752076A1 (fr) * 1996-08-05 1998-02-06 Inside Technologies Systeme d'alimentation electrique pour microcircuit a fonctionnement mixte, avec ou sans contact
US6097292A (en) * 1997-04-01 2000-08-01 Cubic Corporation Contactless proximity automated data collection system and method
US20010008296A1 (en) * 1999-07-15 2001-07-19 Tito Gelsomini Integrated circuit wireless tagging

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6009777A (en) * 1997-11-13 2000-01-04 Jarvis; Jack D. Socket wrench and ratchet attachment means
US6525410B1 (en) * 1998-07-24 2003-02-25 Texas Instruments Incorporated Integrated circuit wireless tagging
TW453041B (en) * 2000-10-12 2001-09-01 Ind Tech Res Inst Analog phase frequency detecting device and method
US6907234B2 (en) * 2001-10-26 2005-06-14 Microsoft Corporation System and method for automatically tuning an antenna

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5332936A (en) * 1992-04-14 1994-07-26 Sharp Kabushiki Kaisha Composite logic circuit
EP0687119A1 (fr) * 1994-06-06 1995-12-13 Datalogic S.P.A. Transpondeur passif, particulièrement pour système automatique d'identification avec radiofréquences
FR2752076A1 (fr) * 1996-08-05 1998-02-06 Inside Technologies Systeme d'alimentation electrique pour microcircuit a fonctionnement mixte, avec ou sans contact
US6097292A (en) * 1997-04-01 2000-08-01 Cubic Corporation Contactless proximity automated data collection system and method
US20010008296A1 (en) * 1999-07-15 2001-07-19 Tito Gelsomini Integrated circuit wireless tagging

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