WO2002049247A2 - Data stream separation circuit - Google Patents

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WO2002049247A2
WO2002049247A2 PCT/EP2001/014607 EP0114607W WO0249247A2 WO 2002049247 A2 WO2002049247 A2 WO 2002049247A2 EP 0114607 W EP0114607 W EP 0114607W WO 0249247 A2 WO0249247 A2 WO 0249247A2
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Philipp Boerker
Dirk Scheideler
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Infineon Technologies Ag
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    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04J—MULTIPLEX COMMUNICATION
    • H04J3/00—Time-division multiplex systems
    • H04J3/02—Details
    • H04J3/04—Distributors combined with modulators or demodulators
    • H04J3/047—Distributors with transistors or integrated circuits

Definitions

  • the invention relates to a data stream separation circuit for separating a serial input data stream into two serial output data streams, the data transfer rate of which is lower than the data transfer rate of the serial input data stream.
  • the invention provides a data stream separation circuit for separating a serial input data stream into two serial output data streams with a signal input for receiving the serial input data stream with a certain data transfer rate, a first edge-triggered flip-flop that switches on a rising signal edge of the serial input data stream and a first serial output data stream with the half data transmission rate on a first signal output of the data stream separation circuit, and with a second edge-triggered flip-flop, which switches on a falling signal edge of the serial input data stream and outputs a second serial output data stream with half the data transmission rate via a second signal output of the data stream separation circuit.
  • the data stream separation circuit divides the serial input data stream that is received at a certain data transmission rate into two serial output data streams whose data transmission rate is half the data transmission rate of the received input data stream.
  • the separation of the input data stream into output data streams with a low data rate has circuit-related advantages, in particular the signal levels of the output data streams can be amplified more easily. Furthermore, the output data streams can be routed over longer wiring distances and the output data streams are more robust against interference such as e.g. electromagnetic interference or noise or jitter.
  • the data stream separation circuit In a preferred embodiment of the data stream separation circuit according to the invention, it is constructed in a fully differential manner.
  • the data stream separation circuit according to the invention can preferably be connected in a cascade shape with further data stream separation circuits.
  • the two edge-triggered flip-flops each have a clock input, one Data input, a data output and an inverting data output.
  • the inverting data output of an edge-triggered flip-flop is fed back to the data input of the flip-flop.
  • the clock input of the first edge-triggered flip-flop is preferably connected directly to the signal input and the clock input of the second edge-triggered flip-flop is connected to the signal input via an inverter.
  • the edge-triggered flip-flops are preferably D-type flip-flops.
  • FIG. 1 shows a data stream separation circuit according to the invention
  • FIG. 3 shows a receiving circuit which contains the data stream separation circuit according to the invention
  • Fig. 4 shows a cascade connection of several data stream separation circuits according to the invention.
  • the data stream separation circuit 1 has a signal input 2 and two signal outputs 3, 4 for separating a serial input data stream into two serial output data streams.
  • a serial input data stream that has a high predetermined data transfer rate.
  • the data stream separation circuit 1 contains a first edge-triggered flip-flop 5 and a second edge-triggered
  • the two edge-triggered flip-flops 5, 6 are preferably D-type flip-flops.
  • the two edge-triggered flip-flops 5, 6 each have a clock input 7, 8, a data input 9, 10, a data output 11, 12 and an inverting data output 13, 14.
  • the inverting data output 13, 14 is the two edge-triggered flip -Flops 5, 6 each connected via a line 15, 16 to the associated data input 9, 10.
  • the data outputs 11, 12 of the two edge-triggered flip-flops 5, 6 are connected to the data outputs 3, 4 of the data stream separation circuit 1 via lines 17, 18.
  • the clock input 7 of the first edge-triggered flip-flop 5 is connected via a line 19 to a branching node 20 which is connected to the signal input 2 via a line 21.
  • the clock input 8 of the second edge-triggered flip-flop 6 is connected via a line 22 to a signal output 23 of an inverter circuit 24, the signal input 25 of which is connected to the branching node 20 via a line 26.
  • FIG. 2 shows, by way of example, timing diagrams of the serial input / output data of the data stream separation circuit 1 according to the invention shown in FIG. 1.
  • the serial input data stream Di n has a high data transmission rate and is present at signal input 2 of the data stream separation circuit according to the invention.
  • the first edge-triggered flip-flop 5, the data stream separation circuit 1 turns on a rising signal edge of the serial input data stream D, and outputs a first serial output data stream D AuSi with half the data transmission rate over the first signal output 3 of the data stream separation circuit 1 from.
  • the second edge-triggered flip-flop 6 of the data stream separation circuit 1 switches over on a falling signal edge of the serial input data stream D ⁇ n and outputs a second serial output data stream D ausI ⁇ with half the data transmission rate via the second signal output 4 of the data stream separation circuit 1.
  • the adjacent serial input data stream D ⁇ n is thus decomposed by the inventive data stream separation circuit into two serial output data streams D Ausi, D au _ s ⁇ , although the ursprungliche information content of the serial input data stream is preserved.
  • the original serial input data stream D in can be restored by a logical XOR operation of the two serial output data streams D out and D out II .
  • FIG. 3 shows a data reception circuit, which contains the data stream separation circuit 1 according to the invention, a serial input data stream reaches the signal input 2 of the data stream separation circuit 1 according to the invention via a reception line 27 this via the two signal outputs 3, 4.
  • the first serial output data stream D aus ⁇ is delivered via a line 28 to a sampling and amplification circuit 29.
  • the second serial data output current D ausI ⁇ is delivered via a line 30 to a further sampling and amplification circuit 31.
  • the two sampling and amplification circuits 29, 31 can be implemented with relatively little outlay on circuitry, since the data transmission rates of the two disassembled serial output data streams D out I , D out n are only half the size of the data transmission rate of the original serial input data stream received via line 27 D ⁇ n .
  • the scanning and amplification circuits 29, 31 are connected on the output side via lines 32, 33 to two inputs 34, 35 of a logical XOR logic circuit 36, which separate the two serial output data streams D from ⁇ , D from ⁇ ; r . logically to the original input Tenstrom Di n linked and outputs via an output 37 and a line 38 for further data processing.
  • the data stream separation circuit 1 can be cascaded, so that a further reduction in the data transmission rates of the serial output data streams can be achieved.
  • the serial input data stream Di n is divided into eight different serial output data streams D from, the data transmission rate of the serial output data streams is only one eighth of the data transfer rate of the serial input data stream.
  • the data frequency is halved for each level of the cascade tree structure.
  • the data stream separation circuit is constructed in a fully differential manner.
  • the inverter circuit 24 can be dispensed with, since the two clock lines, which transmit the differential input signal, are connected in reverse in the case of an edge-triggered flip-flop to the other flip-flop, and thus an inverting of the clock signal is achieved.
  • Such a fully differentially constructed data stream separation circuit is particularly robust against signal interference and can be easily implemented in terms of circuitry.
  • the data stream separation circuit according to the invention has a very low input capacitance at signal input 2, so that the data input signal present is only slightly disturbed by jitter.

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Abstract

The invention relates to a data stream separation circuit for separating a serial input data stream into two serial output data streams, comprising a signal input (2) for receiving the serial input data stream at a certain data transmission rate, a first edge-triggered flip-flop (5), which switches over when the signal edge of the input data stream rises and delivers a first serial output data stream through a first signal output (3) of the data stream separation circuit (1) at half the data transmission rate, and a second edge-triggered flip-flop (6), which switches over when the signal edge of the serial input data stream falls and delivers a second serial output data stream through a second signal output (4) of the data stream separation circuit, at half the data transmission rate.

Description

Beschreibung description
DatenstromtrennschaltungData stream separation circuit
Die Erfindung betrifft eine Datenstromtrennschaltung zur Trennung eines seriellen Eingangsdatenstromes in zwei serielle Ausgangsdatenströme, deren Datenübertragungsrate niedriger ist als die Datenübertragungsrate des seriellen Eingangsdatenstromes .The invention relates to a data stream separation circuit for separating a serial input data stream into two serial output data streams, the data transfer rate of which is lower than the data transfer rate of the serial input data stream.
Mit zunehmender Datenübertragungsrate werden Daten bzw. Informationen in kürzester Zeit über einen Übertragungskanal übertragen. Die Datenübertragungsraten zur Übertragung von Daten von einer Datenquelle hin zu einer Datensenke werden immer höher. Mit zunehmender Datenübertragungsrate nimmt allerdings der schaltungstechnische Aufwand zur Abtastung und Verstärkung der empfangenen Datensignale stetig zu.As the data transmission rate increases, data or information is transmitted over a transmission channel in the shortest possible time. The data transfer rates for transferring data from a data source to a data sink are getting higher and higher. However, as the data transfer rate increases, the circuitry complexity for sampling and amplifying the received data signals increases steadily.
Es ist daher die Aufgabe der vorliegenden Erfindung, eine Schaltung zu schaffen, die eine Abtastung und Verarbeitung eines empfangenen Datenstromes mit geringem schaltungstechnischem Aufwand erlaubt.It is therefore the object of the present invention to provide a circuit which allows a received data stream to be sampled and processed with little circuitry outlay.
Diese Aufgabe wird erfindungsgemäß durch eine Datenstrom- trennschaltung mit den in Patentanspruch 1 angegebenen Merkmalen gelöst.This object is achieved according to the invention by a data stream separation circuit with the features specified in claim 1.
Die Erfindung schafft eine Datenstromtrennschaltung zur Trennung eines seriellen Eingangsdatenstroms in zwei serielle Ausgangsdatenströme mit einem Signaleingang zum Empfang des seriellen Eingangsdatenstroms mit einer bestimmten Datenübertragungsrate, einem ersten flankengetriggerten Flip-Flop, das bei einer ansteigenden Signalflanke des seriellen Eingangsdatenstromes schaltet und einen ersten seriellen Ausgangsdatenstrom mit der halben Datenübertragungsrate über einen ersten Signalausgang der Datenstromtrennschaltung abgibt, und mit einem zweiten flankengetriggerten Flipflop, das bei einer abfallenden Signalflanke des seriellen Eingangsdatenstromes schaltet und einen zweiten seriellen Ausgangsdatenstrom mit der halben Datenübertragungsrate über einen zweiten Signal- ausgang der Datenstromtrennschaltung abgibt.The invention provides a data stream separation circuit for separating a serial input data stream into two serial output data streams with a signal input for receiving the serial input data stream with a certain data transfer rate, a first edge-triggered flip-flop that switches on a rising signal edge of the serial input data stream and a first serial output data stream with the half data transmission rate on a first signal output of the data stream separation circuit, and with a second edge-triggered flip-flop, which switches on a falling signal edge of the serial input data stream and outputs a second serial output data stream with half the data transmission rate via a second signal output of the data stream separation circuit.
Die erfindungsgemäße Datenstromtrennschaltung zerlegt den seriellen Eingangsdatenstrom, der mit einer bestimmten Datenübertragungsrate empfangen wird, in zwei serielle Ausgangsda- tenströme, deren Datenübertragungsrate halb so groß ist wie die Datenübertragungsrate des empfangenen Eingangsdatenstromes .The data stream separation circuit according to the invention divides the serial input data stream that is received at a certain data transmission rate into two serial output data streams whose data transmission rate is half the data transmission rate of the received input data stream.
Die Auftrennung des Eingangsdatenstromes in Ausgangsdaten- ströme mit niedriger Datenrate hat schaltungstechnische Vorteile, insbesondere können die- Signalpegel der Ausgangsdatenströme leichter verstärkt werden. Ferner können die Ausgangsdatenströme über -längere Verdrahtungsstrecken geleitet werden und die Ausgangsdatenströme sind robuster gegenüber Störungen wie z.B. elektromagnetische Einstreuungen oder Rauschen bzw. Jitter.The separation of the input data stream into output data streams with a low data rate has circuit-related advantages, in particular the signal levels of the output data streams can be amplified more easily. Furthermore, the output data streams can be routed over longer wiring distances and the output data streams are more robust against interference such as e.g. electromagnetic interference or noise or jitter.
Bei einer bevorzugten Ausführungsform der erfindungsgemäßen Datenstromtrennschaltung ist diese voll differentiell aufge- baut.In a preferred embodiment of the data stream separation circuit according to the invention, it is constructed in a fully differential manner.
Die erfindungsgemäße Datenstromtrennschaltung ist vorzugsweise kaskadenförmig mit weiteren Datenstromtrennschaltungen verschaltbar.The data stream separation circuit according to the invention can preferably be connected in a cascade shape with further data stream separation circuits.
Diese bietet den Vorteil, dass die Datenübertragungsraten der seriellen Ausgangsdatenströme beliebig vermindert werden können.This offers the advantage that the data transmission rates of the serial output data streams can be reduced as desired.
Bei einer besonders bevorzugten Ausführungsform der erfindungsgemäßen Datenstromtrennschaltung weisen die beiden flankengetriggerten Flip-Flops jeweils einen Takteingang, einen Dateneingang, einen Datenausgang und einen invertierenden Datenausgang auf.In a particularly preferred embodiment of the data stream separation circuit according to the invention, the two edge-triggered flip-flops each have a clock input, one Data input, a data output and an inverting data output.
Der invertierende Datenausgang eines flankengetriggerten Flip-Flops ist dabei jeweils an den Dateneingang des Flip- Flops rückgekoppelt.The inverting data output of an edge-triggered flip-flop is fed back to the data input of the flip-flop.
Der Takteingang des ersten flankengetriggerten Flip-Flops ist vorzugsweise direkt mit dem Signaleingang verbunden und der Takteingang des zweiten flankengetriggerten Flip-Flops ist über einen Inverter mit dem Signaleingang verbunden.The clock input of the first edge-triggered flip-flop is preferably connected directly to the signal input and the clock input of the second edge-triggered flip-flop is connected to the signal input via an inverter.
Bei den flankengetriggerten Flip-Flops handelt es sich vorzugsweise um D-Flip-Flops.The edge-triggered flip-flops are preferably D-type flip-flops.
Im weiteren werden bevorzugte Ausführungsformen der erfindungsgemäßen Datenstromtrennschaltung unter Bezugnahme auf die beigefügten Figuren zur Erläuterung erfindungswesentlicher Merkmale beschrieben.Preferred embodiments of the data stream separation circuit according to the invention are described below with reference to the attached figures to explain features essential to the invention.
Es zeigen:Show it:
Fig. 1 eine Datenstromtrennschaltung gemäss der Erfindung;1 shows a data stream separation circuit according to the invention;
Fig. 2 Zeitablaufdiagramme zur Erläuterung der erfindungsgemäßen Datenstromtrennschaltung;2 shows timing diagrams for explaining the data stream separation circuit according to the invention;
Fig. 3 eine Empfangsschaltung, die die erfindungsgemäße Datenstromtrennschaltung enthält ;3 shows a receiving circuit which contains the data stream separation circuit according to the invention;
Fig. 4 eine kaskadenförmige Verschaltung von mehreren erfindungsgemäßen Datenstromtrennschaltungen .Fig. 4 shows a cascade connection of several data stream separation circuits according to the invention.
Wie man aus Fig. 1 erkennen kann, weist die erfindungsgemäße Datenstromtrennschaltung 1 zur Trennung eines seriellen Eingangsdatenstromes in zwei serielle Ausgangsdatenströme einen Signaleingang 2 und zwei Signalausgänge 3, 4 auf. An dem Sig- naleingang 2 liegt ein serieller Eingangsdatenstrom an, der eine hohe vorgegebene Datenübertragungsrate aufweist.As can be seen from FIG. 1, the data stream separation circuit 1 according to the invention has a signal input 2 and two signal outputs 3, 4 for separating a serial input data stream into two serial output data streams. At the sig- Input 2 is a serial input data stream that has a high predetermined data transfer rate.
Die Datenstromtrennschaltung 1 enthält ein erstes flankenge- triggertes Flip-Flop 5 und ein zweites flankengetriggertesThe data stream separation circuit 1 contains a first edge-triggered flip-flop 5 and a second edge-triggered
Flip-Flop 6. Bei den beiden flankengetriggerten Flip-Flops 5, 6 handelt es sich vorzugsweise um D-Flip-Flops. Die beiden flankengetriggerten Flip-Flops 5, 6 besitzen jeweils einen Takteingang 7, 8, einen Dateneingang 9, 10, einen Datenaus- gang 11, 12 und einen invertierenden Datenausgang 13, 14. Dabei ist der invertierende Datenausgang 13, 14 der beiden flankengetriggerten Flip-Flops 5, 6 jeweils über eine Leitung 15, 16 mit dem zugehörigen Dateneingang 9, 10 verbunden. Die Datenausgänge 11, 12 der beiden flankengetriggerten Flip- Flops 5, 6 liegen über Leitungen 17, 18 an den Datenausgängen 3, 4 der Datenstromtrennschaltung 1 an.Flip-flop 6. The two edge-triggered flip-flops 5, 6 are preferably D-type flip-flops. The two edge-triggered flip-flops 5, 6 each have a clock input 7, 8, a data input 9, 10, a data output 11, 12 and an inverting data output 13, 14. The inverting data output 13, 14 is the two edge-triggered flip -Flops 5, 6 each connected via a line 15, 16 to the associated data input 9, 10. The data outputs 11, 12 of the two edge-triggered flip-flops 5, 6 are connected to the data outputs 3, 4 of the data stream separation circuit 1 via lines 17, 18.
Der Takteingang 7 des ersten flankengetriggerten Flip-Flops 5 liegt über eine Leitung 19 an einem Verzweigungsknoten 20 an, der über eine Leitung 21 an den Signaleingang 2 angeschlossen ist. Der Takteingang 8 des zweiten flankengetriggerten Flip- Flops 6 liegt über eine Leitung 22 an einem Signalausgang 23 einer Inverterschaltung 24 an, deren Signaleingang 25 über eine Leitung 26 mit dem Verzweigungsknoten 20 verbunden ist.The clock input 7 of the first edge-triggered flip-flop 5 is connected via a line 19 to a branching node 20 which is connected to the signal input 2 via a line 21. The clock input 8 of the second edge-triggered flip-flop 6 is connected via a line 22 to a signal output 23 of an inverter circuit 24, the signal input 25 of which is connected to the branching node 20 via a line 26.
Fig. 2 zeigt beispielhaft Zeitablaufdiagramme der seriellen Eingangs/Ausgangsdaten der in Fig. 1 dargestellten erfindungsgemäßen Datenstromtrennschaltung 1. Der serielle Ein- gangsdatenstrom Din weist eine hohe Datenübertragungsrate auf und liegt an dem Signaleingang 2 der erfindungsgemäßen Datenstromtrennschaltung an. Das erste flankengetriggerte Flip- Flop 5 der Datenstromtrennschaltung 1 schaltet bei einer ansteigenden Signalflanke des seriellen Eingangsdatenstromes Din um und gibt einen ersten seriellen Ausgangsdatenstrom DausI mit halber Datenübertragungsrate über den ersten Signalausgang 3 der Datenstromtrennschaltung 1 ab. Das zweite flankengetriggerte Flip-Flop 6 der Datenstromtrennschaltung 1 schaltet bei einer abfallenden Signalflanke des seriellen Eingangsdatenstroms Dαn um und gibt einen zweiten seriellen Ausgangsdatenstrom DausIι mit halber Datenuber- tragungsrate über den zweiten Signalausgang 4 der Datenstromtrennschaltung 1 ab. Der anliegende serielle Eingangsdatenstrom Dιn wird somit durch die erfindungsgemaße Datenstromtrennschaltung in zwei serielle Ausgangsdatenstrome DausI, Dau_ sιι zerlegt, wobei allerdings der ursprungliche Informations- inhalt des seriellen Eingangsdatenstromes erhalten bleibt.FIG. 2 shows, by way of example, timing diagrams of the serial input / output data of the data stream separation circuit 1 according to the invention shown in FIG. 1. The serial input data stream Di n has a high data transmission rate and is present at signal input 2 of the data stream separation circuit according to the invention. The first edge-triggered flip-flop 5, the data stream separation circuit 1 turns on a rising signal edge of the serial input data stream D, and outputs a first serial output data stream D AuSi with half the data transmission rate over the first signal output 3 of the data stream separation circuit 1 from. The second edge-triggered flip-flop 6 of the data stream separation circuit 1 switches over on a falling signal edge of the serial input data stream D αn and outputs a second serial output data stream D ausIι with half the data transmission rate via the second signal output 4 of the data stream separation circuit 1. The adjacent serial input data stream D ιn is thus decomposed by the inventive data stream separation circuit into two serial output data streams D Ausi, D au _ s ιι, although the ursprungliche information content of the serial input data stream is preserved.
Durch eine logische XOR-Verknupfung der beiden seriellen Ausgangsdatenstrome Dausι und DausII kann der ursprungliche serielle Eingangsdatenstrom Dιn wieder hergestellt werden.The original serial input data stream D in can be restored by a logical XOR operation of the two serial output data streams D out and D out II .
Fig. 3 zeigt ein Datenempfangsschaltung, die die erfindungsgemaße Datenstromtrennschaltung 1 beinhaltet, über eine Empfangsleitung 27 gelangt ein serieller Eingangsdatenstrom zu dem Signaleingang 2 der erfindungsgemaßen Datenstromtrennschaltung 1. Die Datenstromtrennschaltung 1 zerlegt den an- liegenden seriellen Eingangsdatenstrom in zwei serielle Ausgangsdatenstrome mit halber Datenübertragungsrate und gibt diese über die beiden Signalausgange 3, 4 ab. Der erste serielle Ausgangsdatenstrom Dausι wird über eine Leitung 28 an eine Abtast- und Verstarkungsschaltung 29 abgegeben. Der zweite serielle Datenausgangsstrom DausIι wird über eine Leitung 30 an eine weitere Abtast- und Verstarkungsschaltung 31 abgegeben. Die beiden Abtast- und Verstarkungsschaltungen 29, 31 können mit relativ geringfügigem schaltungstechnischen Aufwand implementiert werden, da die Datenübertragungsraten der beiden zerlegten seriellen Ausgangsdatenstrome DausI, Dausn nur noch halb so groß ist wie die Datenübertragungsrate des über die Leitung 27 empfangenen ursprunglichen seriellen Eingangsdatenstromes Dιn. Die Abstast- und Verstarkungsschaltungen 29, 31 sind ausgangsseitig über Leitungen 32, 33 mit zwei Eingangen 34, 35 einer logischen XOR-Verknupfungsschaltung 36 verbunden, die die beiden zerlegten seriellen Ausgangsdatenstrome Dausι, Dausι;r. logisch zu dem ursprünglichen Eingangsda- tenstrom Din verknüpft und über einen Ausgang 37 und eine Leitung 38 zur weiteren Datenverarbeitung abgibt.3 shows a data reception circuit, which contains the data stream separation circuit 1 according to the invention, a serial input data stream reaches the signal input 2 of the data stream separation circuit 1 according to the invention via a reception line 27 this via the two signal outputs 3, 4. The first serial output data stream D ausι is delivered via a line 28 to a sampling and amplification circuit 29. The second serial data output current D ausI ι is delivered via a line 30 to a further sampling and amplification circuit 31. The two sampling and amplification circuits 29, 31 can be implemented with relatively little outlay on circuitry, since the data transmission rates of the two disassembled serial output data streams D out I , D out n are only half the size of the data transmission rate of the original serial input data stream received via line 27 D ιn . The scanning and amplification circuits 29, 31 are connected on the output side via lines 32, 33 to two inputs 34, 35 of a logical XOR logic circuit 36, which separate the two serial output data streams D from ι, D from ι; r . logically to the original input Tenstrom Di n linked and outputs via an output 37 and a line 38 for further data processing.
Die erfindungsgemäße Datenstromtrennschaltung 1, wie sie in Fig. 1 dargestellt ist, ist kas adenförmig erschaltbar, so dass eine weitere Absenkung der Datenübertragungsraten der seriellen Ausgangsdatenströme erreicht werden kann. Bei dem in Fig. 4 dargestellten Beispiel wird der serielle Eingangsdatenstrom Din in acht verschiedene serielle Ausgangsdaten- ströme Daus zerlegt, wobei die Datenübertragungsraten der seriellen Ausgangsdatenströme nur ein Achtel der Datenübertragungsrate des seriellen Eingangsdatenstromes beträgt. Dabei wird pro Ebene der kaskadenförmigen Baumstruktur die Datenfrequenz halbiert. Durch kaskademförmige XOR-Verknüpfung der Datenausgänge kann nach Abtastung und Verstärkung der seriellen Ausgangsdatenströme wiederum der Informationsinhalt des ursprünglichen seriellen Eingangsdatenstromes Din zurückgewonnen werden.The data stream separation circuit 1 according to the invention, as shown in FIG. 1, can be cascaded, so that a further reduction in the data transmission rates of the serial output data streams can be achieved. In the illustrated in Fig. 4, the serial input data stream Di n is divided into eight different serial output data streams D from, the data transmission rate of the serial output data streams is only one eighth of the data transfer rate of the serial input data stream. The data frequency is halved for each level of the cascade tree structure. By cascading XOR-linking of the data outputs, the information content of the original serial input data stream D in can be recovered after sampling and amplification of the serial output data streams.
Bei einer besonders bevorzugten Ausführungsform der erfindungsgemäßen Datenstromtrennschaltung, wie sie in Fig. 1 dargestellt ist, wird diese voll differentiell aufgebaut. Bei dieser Ausführungsform kann auf den Inverterschaltkreis 24 verzichtet werden, da die beiden Taktleitungen, die das dif- ferentielle Eingangssignal übertragen, bei einem flankengetriggerten Flip-Flop umgekehrt zu dem anderen Flip-Flop angeschlossen werden und somit eine Invertierung des Taktsignals erreicht wird. Eine derart voll differentiell aufgebaute Datenstromtrennschaltung ist besonders robust gegenüber Signal- Störungen und schaltungstechnisch leicht implementierbar.In a particularly preferred embodiment of the data stream separation circuit according to the invention, as shown in FIG. 1, it is constructed in a fully differential manner. In this embodiment, the inverter circuit 24 can be dispensed with, since the two clock lines, which transmit the differential input signal, are connected in reverse in the case of an edge-triggered flip-flop to the other flip-flop, and thus an inverting of the clock signal is achieved. Such a fully differentially constructed data stream separation circuit is particularly robust against signal interference and can be easily implemented in terms of circuitry.
Die erfindungsgemäße Datenstromtrennschaltung weist eine sehr niedrige Eingangskapazität an dem Signaleingang 2 auf, so dass das anliegende Dateneingangssignal nur wenig durch Jit- ter gestört wird. Bezugs zeichenlisteThe data stream separation circuit according to the invention has a very low input capacitance at signal input 2, so that the data input signal present is only slightly disturbed by jitter. Reference character list
1 Datenstromtrennschaltung1 data stream isolation circuit
2 Signaleingang 3 Signalausgang2 signal input 3 signal output
4 Signalausgang4 signal output
5 Flankengetriggertes Flip-Flop5 edge triggered flip-flop
6 Flankengetriggertes Flip-Flop6 edge triggered flip-flop
7 Takteingang 8 Takteingang7 clock input 8 clock input
9 Dateneingang9 Data input
10 Dateneingang10 data input
11 Datenausgang11 data output
12 Datenausgang 13 Invertierender Datenausgang12 Data output 13 Inverting data output
14 Invertierender Datenausgang14 Inverting data output
15 Rückkopplungsleitung15 feedback line
16 Rückkopplungsleitung 7 Ausgangsleitung ' 18 Ausgangsleitung 9 Leitung 0 Verzweigungsknoten 1 Leitung 2 Leitung 3 Ausgang 4 Inverterschaltkreis 5 Eingang 6 Leitung 7 Leitung 8 Leitung 9 Abtast- und Verstärkungsschaltung 0 Leitung 1 Abtast- und Verstärkungsschaltung 2 Leitung 3 Leitung 4 Eingang 5 Eingang XOR-Verknüpfungsschaltung Ausgang Leitung 16 feedback line 7 output line '18 output line 9 line 0 junction 1 line 2 line 3 output 4 inverter circuit 5 input 6 line 7 line 8 line 9 sensing and amplifying circuit 0 line 1 sensing and amplifying circuit 2 line 3 line 4 input 5 input XOR logic circuit output line

Claims

Patentansprüche claims
1. Datenempfangsschaltung zum Empfang eines seriellen Eingangsdatenstromes mit einer bestimmten Datenübertragungsrate mit: a) mindestens einer kaskadenförmig verschalteten Datenstromtrennschaltung (1) zur Trennung des seriellen Eingangsdatenstromes in mindestens zwei serielle Ausgangsdatenströme mit herabgesetzten Datenübertragungsraten, wobei die1. Data reception circuit for receiving a serial input data stream with a certain data transfer rate with: a) at least one cascade-connected data stream separation circuit (1) for separating the serial input data stream into at least two serial output data streams with reduced data transfer rates, the
Datenstromtrennschaltung (1) aufweist:Data stream separation circuit (1) has:
(al) einen Signaleingang (2) zum Empfang des seriellen(al) a signal input (2) for receiving the serial
Eingangsdatenstroms;Input data stream;
(a2) ein erstes flankengetriggertes Flip-Flop (5) , das bei einer ansteigenden Signalflanke des von einer vorgeschalteten Datenstromtrennungsschaltung (1) empfangenen seriellen Eingangsdatenstromes schaltet und einen seriellen Ausgangsdatenstrom mit halbierter Datenübertragungsrate über einen ersten Signalausgang (3) an eine nachgeschaltete Datenstromtrennschaltung (1) abgibt; und(a2) a first edge-triggered flip-flop (5) which switches on a rising signal edge of the serial input data stream received from an upstream data stream separation circuit (1) and a serial output data stream with a halved data transfer rate via a first signal output (3) to a downstream data stream separation circuit (1 ) gives; and
(a3) ein zweites flankengetriggertes Flipflop (6) , das bei einer abfallenden Signalflanke des von einer vorgeschalteten Datenstromtrennschaltung (1) empfangenen seriellen Eingangsdatenstromes schaltet und einen seriellen Ausgangsdatenstrom mit halbierter Datenübertragungsrate über einen zweiten Signalausgang (4) an eine nachgeschaltete Datenstromtrennschaltung (1) abgibt; (b) Abtast- und Verstärkungsschaltungen (29, 31) zur Abtastung und Verstärkung der von der Datenstromtrennschaltung (1) abgegebenen Ausgangsdatenströme mit herabgesetzten Datenübertragungsraten; und mit (c) einer kaskadenförmig verschalteten logischen(a3) a second edge-triggered flip-flop (6) which switches on a falling signal edge of the serial input data stream received from an upstream data stream separation circuit (1) and outputs a serial output data stream with a halved data transmission rate via a second signal output (4) to a downstream data stream separation circuit (1) ; (b) sampling and amplifying circuits (29, 31) for sampling and amplifying the output data streams output by the data stream separation circuit (1) with reduced data transmission rates; and with (c) a cascaded logic
Verknüpfungsschaltung (36) , die die durch die Abtast- und Verstärkungsschaltungen (29, 31) abgetasteten und verstärkten Datenströme logisch zu dem empfangenen, seriellen Eingangsdatenstrom verknüpft.Logic circuit (36) which and which are sampled by the sampling and amplifying circuits (29, 31) amplified data streams logically linked to the received serial input data stream.
2. Datenstromtrennschaltung nach einem der vorangehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t, dass die beiden flankengetriggerten Flip-Flops (5, 6) jeweils einen Takteingang (7, 8), einen Dateneingang (9, 10), einen Datenausgang (11, 12) und einen invertierenden Datenausgang (13, 14) aufweisen.2. Data stream separation circuit according to one of the preceding claims, characterized in that the two edge-triggered flip-flops (5, 6) each have a clock input (7, 8), a data input (9, 10), a data output (11, 12) and an inverting Have data output (13, 14).
3. Datenstromtrennschaltung .nach einem der vorangehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t, dass der invertierende Dätenausgang (13, 14) der beiden flankengetriggerten Flip-Flops (5, 6) jeweils an den Dateneingang (9, 10) rückgekoppelt ist.3. Data stream separation circuit. According to one of the preceding claims, d a d u r c h g e k e n n z e i c h n e t that the inverting data output (13, 14) of the two edge-triggered flip-flops (5, 6) is in each case fed back to the data input (9, 10).
4. Datenstromtrennschaltung nach einem der vorangehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t, dass der Takteingang (7) des ersten flankengetriggerten Flip-Flops (5) direkt mit dem Signaleingang (2) und der Takteingang (8) des zweiten flankengetriggerten Flip- Flops (6) über einen Inverter (24) mit dem Signaleingang verbunden ist.4. Data flow separation circuit according to one of the preceding claims, characterized in that the clock input (7) of the first edge-triggered flip-flop (5) directly with the signal input (2) and the clock input (8) of the second edge-triggered flip-flop (6) via one Inverter (24) is connected to the signal input.
5. Datenstromtrennschaltung nach einem der vorangehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t, dass die beiden flankengetriggerten Flip-Flops (5, 6) D- Flip-Flops sind. 5. Data stream separation circuit according to one of the preceding claims, d a d u r c h g e k e n n z e i c h n e t that the two edge-triggered flip-flops (5, 6) are D flip-flops.
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