WO2002027498A3 - Systeme et procede d'identification et de gestion de donnees en flux - Google Patents

Systeme et procede d'identification et de gestion de donnees en flux Download PDF

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Abstract

L'invention concerne un système et un procédé destinés à un traitement efficace de données en flux dans un système de mémoire cache possédant un dispositif de commande de cache et au moins un cache avec un certain nombre de lignes de cache, chaque ligne de cache comprenant au moins une façon permettant de mettre des données en mémoire cache. Dans le procédé, une demande de mise en mémoire cache des données est reçue au niveau du dispositif de commande du cache (140), on détermine pour cette demande si les données sont transmises en continu ou mise en mémoire cache. La ligne de cache (160) peut comprendre une mémoire de données (165) dans laquelle les données sont mises en mémoire et un champ étiquette (175) dans lequel des informations concernant les données sont stockées, et le procédé comprend, en outre, l'installation de bits de données en flux (200) dans le champ étiquette afin d'identifier les données en tant que données en flux. Dans l'un des modes de réalisation, le procédé consiste à déterminer si les données sont des données en flux impliquant la reconnaissance d'une instruction spéciale afin de mettre en mémoire cache ces données en flux dans une demande provenant d'un processeur (110) exécutant un programme ou d'un compilateur compilant un programme.
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100217937A1 (en) * 2009-02-20 2010-08-26 Arm Limited Data processing apparatus and method
US8516230B2 (en) 2009-12-29 2013-08-20 International Business Machines Corporation SPE software instruction cache
US8522225B2 (en) 2010-06-25 2013-08-27 International Business Machines Corporation Rewriting branch instructions using branch stubs
US8631225B2 (en) 2010-06-25 2014-01-14 International Business Machines Corporation Dynamically rewriting branch instructions to directly target an instruction cache location
US20110320786A1 (en) 2010-06-25 2011-12-29 International Business Machines Corporation Dynamically Rewriting Branch Instructions in Response to Cache Line Eviction
US9459851B2 (en) 2010-06-25 2016-10-04 International Business Machines Corporation Arranging binary code based on call graph partitioning
US8856452B2 (en) 2011-05-31 2014-10-07 Illinois Institute Of Technology Timing-aware data prefetching for microprocessors
US9690710B2 (en) 2015-01-15 2017-06-27 Qualcomm Incorporated System and method for improving a victim cache mode in a portable computing device
CN114860785B (zh) * 2022-07-08 2022-09-06 深圳云豹智能有限公司 缓存数据处理系统、方法、计算机设备和存储介质

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5546559A (en) * 1993-06-07 1996-08-13 Hitachi, Ltd. Cache reuse control system having reuse information field in each cache entry to indicate whether data in the particular entry has higher or lower probability of reuse
US5732242A (en) * 1995-03-24 1998-03-24 Silicon Graphics, Inc. Consistently specifying way destinations through prefetching hints
US5944815A (en) * 1998-01-12 1999-08-31 Advanced Micro Devices, Inc. Microprocessor configured to execute a prefetch instruction including an access count field defining an expected number of access
WO1999050752A1 (fr) * 1998-03-31 1999-10-07 Intel Corporation Structure a antememoire partagee pour instructions temporelles et non-temporelles

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5546559A (en) * 1993-06-07 1996-08-13 Hitachi, Ltd. Cache reuse control system having reuse information field in each cache entry to indicate whether data in the particular entry has higher or lower probability of reuse
US5732242A (en) * 1995-03-24 1998-03-24 Silicon Graphics, Inc. Consistently specifying way destinations through prefetching hints
US5944815A (en) * 1998-01-12 1999-08-31 Advanced Micro Devices, Inc. Microprocessor configured to execute a prefetch instruction including an access count field defining an expected number of access
WO1999050752A1 (fr) * 1998-03-31 1999-10-07 Intel Corporation Structure a antememoire partagee pour instructions temporelles et non-temporelles

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
"CONDITIONAL LEAST-RECENTLY-USED DATA CACHE DESIGN TO SUPPORT MULTIMEDIA APPLICATIONS", IBM TECHNICAL DISCLOSURE BULLETIN, IBM CORP. NEW YORK, US, vol. 37, no. 2B, 1 February 1994 (1994-02-01), pages 387 - 389, XP000433887, ISSN: 0018-8689 *

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