WO2001061855A1 - Fail-safe overvoltage protection circuit - Google Patents

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WO2001061855A1
WO2001061855A1 PCT/EP2001/001795 EP0101795W WO0161855A1 WO 2001061855 A1 WO2001061855 A1 WO 2001061855A1 EP 0101795 W EP0101795 W EP 0101795W WO 0161855 A1 WO0161855 A1 WO 0161855A1
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WO
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Prior art keywords
voltage
overvoltage
protection circuit
fail
overvoltage protection
Prior art date
Application number
PCT/EP2001/001795
Other languages
German (de)
French (fr)
Inventor
David Mueller
Anthony Sanders
Original Assignee
Infineon Technologies Ag
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies Ag filed Critical Infineon Technologies Ag
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003—Modifications for increasing the reliability for protection
    • H03K19/00315—Modifications for increasing the reliability for protection in field-effect transistor circuits

Definitions

  • the invention relates to a fail-safe overvoltage protection circuit for a voltage-supplied driver stage, in particular for a CMOS driver stage for driving an integrated circuit.
  • Driver stages are used in integrated circuits, for example as bus drivers at the output of the functional units or as output drivers at the output of the entire circuit.
  • the driver stages of the integrated circuit can be implemented using different technologies, in particular as BiCMOS drivers or CMOS drivers.
  • FIG. 1 schematically shows the structure of a typical integrated circuit with a voltage supply connection or a voltage supply PAD that receives a supply voltage V DD .
  • the supply voltage V DD is applied to an annular power supply bus B, which is used to supply power to the functional core of the integrated circuit via the power supply lines L.
  • the actual data or signal processing takes place in the functional core F of the integrated circuit, the functional core receiving signals (not shown; signals received and several signal outputs A).
  • Signal output A is connected via a signal output line SAL to an output stage, which is also connected to the supply voltage V DD is powered through a power supply line.
  • the signal output of the output stage AS wir ⁇ bonded to ⁇ em Gehausesignalausgang the integrated circuit or wired.
  • FIG. 2 shows the construction of a CMOS driver stage within the one shown in FIG. 1! The output stage.
  • the CMOS driver stage consists of two complete driver switching transistors, namely a PMOS transistor and an NMOS transistor. Both MOS transistors each have a dram connection D, a gate connection G, and a source connection S and a bulk or substrate connection B.
  • the P-doped semiconductor substrate with the connection D * j serves as a bulk.
  • the PMOS requires an N-doped Buik region and is therefore in an N-doped well with B P
  • the drain and source regions are heavily N-doped in the NMOS, while they are heavily P-doped in the PMOS.
  • the gate and control connections G are made of polysilicon and are formed by a thin gate
  • Oxide layer isolated from the underlying conduit Oxide layer isolated from the underlying conduit.
  • CMOS circuit From the layer sequence of a CMOS circuit, as shown in FIG. 2, there are several PN transitions that have to be operated in reverse mode. In Fig. 2 they are shown as diodes.
  • FIG. 3 shows a circuit diagram of a CMOS driver stage with a signal input E1 which is applied to the gate of the PMOS transistor and a signal input E2 which is applied to the gate of the NMOS transistor.
  • the signal output of driver stage AS is connected to the two dram connections. Between the dram connection of the PMOS transistor and the bulk connection of the PMOS transistor there is a parasitic diode, which is normally operated in the right direction.
  • the supply voltage V DD is usually 3.3 volts or less. However, if the voltage at the output terminal AS of the driver stage is greater than 3.3 volts, for example 5 volts, the parasitic diode is operated in the forward direction and leads to undesired charging of the supply voltage V DD .
  • the output stage thus charges the voltage supply ring B for the functional core F via the voltage supply line VL (see FIG. 1) to a voltage which is above the usual supply voltage V DD . This leads to an additional stress for those in the
  • Functional core F contained components and can lead to the destruction of individual components within the functional core F of the integrated circuit.
  • Voltage that is higher than the supply voltage V DD can be caused, for example, by a short circuit.
  • Many systems use several different high supply voltages for different integrated circuits, for example an additional supply voltage line of 5 volts. If a voltage of 5 volts is applied to the output connection AS of the CMOS driver stage by a short circuit and has a normal supply voltage V DD of 3.3 volts, the parasitic diode is operated in the forward direction and the usual voltage supply V DD is charged unintentionally.
  • the N-well is separated from the supply voltage V DD and applied directly to the output connection, so that the N-well is charged to the higher potential. This prevents the parasitic diode from being operated in the forward direction.
  • the gate connection of the PMOS transistor is also applied to the higher voltage, for example 5 volts, present at the output connection of the driver stage.
  • the disadvantage of this known overvoltage protection circuit is that it is not fail-safe or has no fail-safe properties.
  • the switching devices that switch over the potential of the floating N-well and the gate connection of the PMOS transistor are operated by the normal supply voltage V DD .
  • the gate connection of the stacked NMOS transistor is also connected to the usual supply voltage V D ⁇ . If the supply voltage V DD fails and there is a voltage at the output terminal of the driver stage at the same time, such a conventional overvoltage protection circuit does not provide protection against charging the supply voltage ring B of the functional core F to the high voltage applied to the output of the driver stage. In this case, the functional core of the integrated circuit by the. Components occurring voltage stress damaged, and the integrated circuit must be replaced.
  • the invention provides a fail-safe overvoltage protection circuit for protecting an integrated circuit against overvoltage with a voltage-supplied driver stage, the overvoltage protection circuit having an overvoltage detection device for detecting an overvoltage occurring at a signal output of the Treioerstafe and a controllable switching device for switching the driver stage into a high impedance state if an overvoltage is detected by the overvoltage detection device as a fault, the overvoltage protection circuit also has a voltage supply device which supplies the overvoltage detection device and the controllable switching device with a failure supply voltage in the event of failure of the normal supply voltage, which supply voltage from ⁇ er at the signal output of the driver stage. occurring overvoltage is generated.
  • the basic idea of the overvoltage protection switch P.g according to the invention is to use the overvoltage which has occurred as a fault as a voltage supply for switching the controllable protective switching device, according to ⁇ ass
  • the driver stage consists of two complementary driver switching transistors, which can be switched into a highly uniform state by the switching device.
  • the driver stage is preferably a CMOS Treio stage with -_ e ⁇ v - mo e_ne ⁇ PMCS driver transistor, the gate connections of which are connected to the circuit device.
  • the voltage supply device contains a voltage reduction which is connected to the signal output of the driver stage and which reduces an overvoltage which has occurred at the signal output of the driver circuit to the normal supply voltage when the supply voltage is zero.
  • the voltage reduction circuit preferably consists of several diodes connected in series.
  • the diodes of the voltage reduction circuit are preferably connected in such a way that they are switched in the forward direction when an overvoltage occurs, a diode forward voltage dropping at each diode.
  • the number of diodes connected in series is preferably provided as a function of the voltage difference between a maximum possible overvoltage V max and the normal supply voltage V D - and the diode forward voltage.
  • the voltage supply device preferably has a high-resistance resistor for connecting the normal supply voltage.
  • the switching device When an overvoltage is detected at the signal output of the CMOS driver stage, the switching device preferably additionally switches the substrate connection of the PMOS transistor to the overvoltage that has occurred.
  • the overvoltage protection circuit is preferably connected downstream of a CMOS driver stage signal adaptation circuit, which adjusts an output signal from the functional core of the integrated circuit to be driven by the CMOS driver stage.
  • the CMOS driver stage signal adaptation circuit preferably has a first P signal output for driving the gate connection of the PMOS transistor of the CMOS driver stage and a second N signal output for driving the gate connection of the NMOS transistor as the CMOS driver stage , Where the switch device connects the two signal outputs of the CMOS driver stage signal matching circuit to the associated gate connections if no overvoltage is detected at the signal output of the CMOS driver stage.
  • the normal supply voltage to the CMOS driver stage is up to 3.3 volts and the detected overvoltage is greater than 5 volts.
  • a stack NMOS transistor m series is connected to the NMOS driver transistor of the CMOS driver stage, the gate connection of which is supplied with voltage by the voltage supply device.
  • FIG. 1 shows an integrated circuit with a signal output stage according to the prior art.
  • FIG. 2 shows the construction of a CMOS driver stage according to the state of the art
  • 3 shows an equivalent circuit diagram of a CMOS driver stage according to the prior art
  • Figure 5 is a block diagram of an output stage for an integrated circuit containing a fail-safe overvoltage protection circuit in accordance with the invention
  • FIG. 5 shows a block diagram of an output stage for an integrated circuit which contains the fail-safe overvoltage protection circuit according to the invention.
  • the output stage 1 receives a signal from a signal output of the functional core of its integrated circuit via a signal input 2.
  • the output signal of the functional core passes through the signal input 2 of the output stage 1 and an internal line 3 to a driver stage signal adaptation circuit 4 which, via a control line 5 and a control connection 6, receives an activation or enable signal from the functional core ⁇ er integrated circuit receives.
  • the driver stage signal adaptation circuit 4 the output signal of the functional core is adapted to the signal in the output gear stage 1 provided driver stage 9. If a CMOS driver stage is used in output stage 1, the output signal of the functional core must be split up to control the complementary driver transistors within the CMOS driver stage.
  • the driver stage signal adaptation circuit 4 is connected to a controllable switching device 8 via lines 7.
  • the controllable switching device 8 switches the CMOS driver stage 9 via switching lines 10.
  • the switching device 8 receives control signals from an overvoltage detection device 12 via control lines 11.
  • the CMOS driver stage 9 is a power stage and does not receive the adapted output signals for output via an output. output line 13 to a signal output 14 of the output stage 1.
  • the overvoltage detection device 12 detects an overvoltage that has occurred on the line 13 via a detection line 15 and controls the controllable switching device 8 via the control lines 11.
  • the output stage 1 also has a voltage supply device 16 which supplies the controllable switching device 8, the CMOS driver stage 9 and the overvoltage detection device 12 with a voltage via voltage supply lines 17, 18, 19.
  • the voltage supply device 16 of the output stage 1 is connected to the signal output 14 via a line 20 and receives via line 21 a supply voltage V DD of the integrated circuit present at the supply voltage connection 22 of the output stage 1.
  • the voltage supply device 16 supplies the overvoltage detection device 12 and the control switching device 8 or failure of the normal supply voltage V-pei occurrence of an overvoltage at the signal output 14 with an interference supply voltage which is generated from the overvoltage occurring at the signal output 14. 6 shows a preferred embodiment of the fail-safe overvoltage protection circuit according to the invention.
  • the CMOS driver stage 9 has two complementary driver switching transistors, namely a PMOS
  • the PMOS transistor 23a has a gate connection 24a which is connected to an output connection 62 of the controllable switching device 8 via a connection 29a of the CMOS driver stage 9 and a signal 10a.
  • the source connection 26 of the PMOS transistor 23a is connected to the voltage supply line 17 via a switch 50a and to the supply voltage V DD via a PMOS transistor 23b.
  • the PMOS transistor 23b is closed in the event of an overvoltage and is switched in the same way as the PMOS transistor 23a during normal operation.
  • the bulk connections 27a, 27b of the PMOS transistors 23a, 23b are connected via a line 28 to an output connection 29 of the CMOS driver stage 9.
  • the input connection 29 of the CMOS driver stage 9 is connected to the output connection 30 of the switching device 8 via a line 10b.
  • the dram connection 31 of the PMOS driver transistor 23a is connected via an internal line 32 to a potential node 33, which is connected via an internal line 34 to a signal output connection 35 of the CMOS driver stage 9.
  • the output connection 35 of the CMOS driver stage 9 is connected to the output connection 14 of the output stage 1 by means of the line 13.
  • the NMOS transistor 2 & also has a gate connection 36, which is connected via a signal input connection 37 of the CMOS driver stage 9 and a line 10c to a signal output connection 38 of the control switching device 8.
  • the source terminal 39 of the NMOS transistor 24 is connected via a line 40 a ⁇ ground.
  • the dram connector 41 of the NMOS transistor 24 is connected via a line 42 to the source connection 43 of a further NMOS transistor 44, the dram connection 45 of which is connected to the potential node 33.
  • the NMOS transistor 44 is connected in series with the NMOS driver transistor 24 in a stack.
  • the controllable switching device 8 contains a plurality of switching devices 50, 50a, 51, 52, 53.
  • the switching devices 50, 50a, 51, 52, 53 are preferably semiconductor switches.
  • the switching devices 50, 50a, 51, 52, 53 are each supplied with a supply voltage via lines 54, 54a, 55, 56, 57. These supply voltage lines are connected to the supply voltage line 17 for connection to the voltage supply device 16.
  • the switching devices 50, 50a, 51, 52, 53 are switched in a controlled manner, wherein they are connected to the overvoltage detection device 12 via switching control lines 11a, 11b, 11c, lld, lle.
  • the overvoltage detection device 12 controls the voltage as a function of the voltage detected on the detection line 15
  • Switching devices 50, 50a, 51, 52, 53 mnerhalo of the controllable switching device 8.
  • the output of the switch 50 is wired to the output connection 25 of the switching device 8 via an internal line 58.
  • the input of the switch 50 is connected via an input line 59 to a signal output connection 60 of the controllable switching device 8.
  • the signal output terminal 60 is connected to the driver stage signal matching circuit 4 via a P signal line 7a.
  • the signal coming from the functional core via the control line 5 is logiscn or linked with the overvoltage detection signal on the control line 11m of a logic 4a.
  • the logic 4a is connected on the output side via a line 5a to the signal matching circuit 4.
  • the first signal input of the changeover switch 51 is connected to the signal input connection 60 via a line 61 and is present at the signal output 14 with its second signal input.
  • the output of the switch 51 is connected to the controllable switching device 8.
  • the switch 52 is preferably designed as a two-way switch, the first input of which is supplied with the normal supply voltage V D via a line 63 and the second input of which is applied to the signal output 14 via a line 64.
  • the switch 53 is also preferably designed as a changeover switch, the first input of which is connected to ground via a line 65 and the second input of which is connected to a signal input connection 67 of the controllable switching device 8 via an internal signal line 66.
  • the signal input connection 67 is connected via a signal line 7b to the driver stage signal adaptation circuit 4 shown in FIG. 5.
  • both the changeover switch 50 and the changeover switch 51 are present at the signal input 60.
  • the driver stage signal adaptation circuit 4 for driving the PMOS driver transistor 23a within the CMOS driver stage 9 is connected to the gate terminal 24b of the PMOS switching transistor 23b.
  • the switch 52 also switches the normal supply voltage V DD present on the line 63 via the line 10b to the bulk connections 27a, b of the PMOS driver transistors 23a, 23b.
  • the switch 53 switches the output signal of the driver stage signal adaptation circuit 4 present on the line 66 to the gate connection 36 of the NMOS driver transistor 24 via the line 10c.
  • the overvoltage detection device 12 uses the detection line 15 to produce an overvoltage at the signal output 35 CMOS driver stage 9 detected on line 13, it switches Via switch control lines 11a, 11b, 11c, lld, ll the switches 50, 50a, 51, 52, 53 into the respective other switching position. In this accident mode, switch 50 is thus switched to line 18 and switch 51 also switches, so that output voltage V Fad is applied to gate terminal 24a of PMOS driver transistor 23a.
  • switch 52 switches to line 64, so that the output voltage V pa ⁇ is connected to line 10b
  • the overvoltage detection device 12 switches over the
  • the voltage supply device 16 is connected via the line 20 to the signal output connection 14 of the output stage 1. Furthermore, a line 21 connects the normal supply voltage V DD of the integrated circuit to the voltage supply device 16.
  • the power supply device 16 contains a plurality of series connected diodes 70, 71, 72, wherein ⁇ e cathode egg ner diode respectively connected to the anode of the diode is connected downstream erbunden v.
  • the line 20 is connected to the anode of the first diode 70.
  • the cathode of the last diode 72 is connected in series via a line 73 to a potential node 74.
  • the potential node 74 supplies a supply voltage V B via a line 75 to supply the controllable switching device 8 of the CMOS Driver stage 9 and the overvoltage detection device 12.
  • the normal supply voltage 5 V DD applied to line 21 is also connected to potential node 74 via a high-resistance resistor 76 integrated in voltage supply device 16. If an overvoltage occurs at the signal output connection 14, ie a voltage which is above the normal supply voltage V DD , the diodes 70, 71, 72 connected in 10 rows are switched in the forward direction, with one diode forward voltage in each case on the diodes 70, 71 , 72 drops.
  • the number of diodes 70, 71, 72 connected in series becomes
  • V P ⁇ Dmax is the maximum voltage at the output terminal of the output stage
  • DDr. o m ma i is the normal supply voltage of the integrated circuit
  • Vzi -t is the diode forward voltage.
  • VpADma -: _n * ⁇ DC ⁇ . rmal ⁇ V DDm ⁇ n
  • the three connected diodes 70, 71, 72 thus form a voltage reduction circuit 77, one at the signal output 14 occurred overvoltage reduced to the normal supply voltage V DD .
  • the power supply device 16 supplies a Storfalls upon occurrence, ie when ⁇ cntungen the Wegnerm- an over-voltage on terminal 14 even in case of failure of the normal supply ⁇ V DD voltage of the integrated circuit, the controllable switching device 8 and the overvoltage detector 12 with a supply voltage, so that 50, 50a, 51, 52, 53 control the gate connections 24a, 24b, 36 of the PMOS transistor 23a, 23b and the gate connection 36 NMOS driver transistor 24 in such a way that the driver transistors 23a, 24 are switched to the high-resistance blocking state.
  • the overvoltage protection circuit is thus fail-safe against failure of the normal supply voltage Vz of the integrated circuit.
  • FIG. 7b shows an alternative embodiment of the voltage reduction circuit 77 shown in FIG. 7a.
  • a plurality of bipolar transistors are connected in series, the base of a bipolar transistor being connected to the emitter of the subsequent transistor and the collector of the transistors being connected to ground is connected.
  • FIG. 7c shows a further preferred embodiment of the voltage reduction circuit 77 with an additional snubber diode for reducing the leakage current.
  • the erf dungsgeINEe Ucernapssschutzscrien is SiCN particular as overvoltage protection circuit for a manufactured in CMOS technology driver stage whose normal Ver ⁇ supply voltage 3.3 volts or less amounts.
  • CMOS technology driver stage whose normal Ver ⁇ supply voltage 3.3 volts or less amounts.
  • ER findungsgebounde failsafe overvoltage protection circuit it is possible to design such a CMOS driver stage low Verscrgungshack against a surge unemp ⁇ insensitive or tolerant.
  • the U- Overvoltage protection circuit works even if the normal supply voltage of the integrated circuit V ⁇ o fails.
  • the protection circuit according to the invention is independent of the enable / disable switching signal for 5 the functional core of the integrated circuit.
  • An essential aspect of the overvoltage protection circuit according to the invention is that, despite the overvoltage applied from the outside, none of the transistors 0 contained therein is exposed to an increased voltage between the drain connection and the source connection, between the gate connection and the source connection and between the gate connection and the drain connection. The voltage drops are always below the nominal voltage.
  • FIG. 8b shows the node voltages and the resulting voltage drops across the transistors of driver stage 9 when the supply voltage V DD is 0 volts and the overvoltage is 5 volts. 5
  • the voltage drops across the transistors 23a, 23b, 44, 24 are always below 3 volts.
  • Fig. 9 shows a preferred embodiment for a circuit implementation of the two alternating switches 50, 51.
  • the ⁇ in Fig. 9 illustrated circuitry Realisie tion ensured that at any of the switching transistors for an increased voltage V DS, V cs or V DG occurs.

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Abstract

The invention relates to a fail-safe overvoltage protection circuit for a output stage (1) of an integrated circuit, whereby said stage is supplied with a voltage. The inventive circuit comprises an overvoltage detection device (12) for detecting an overvoltage that occurs on a signal output of a driver stage (9) and a controllable switching device (8) for switching the driver stage (9) into a high-resistance blocking state when an overvoltage is detected as an abnormal occurrence by means of the overvoltage detection device (12). Said protection circuit further comprises a voltage supply device (16) which supplies the overvoltage detection device (12) and the controllable circuit device (8) with a supply voltage VB for abnormal occurrences when the normal supply voltage VDD fails. Said supply voltage VB is produced from the overvoltage that occurs on the signal output of the driver stage (9).

Description

Beschreibungdescription
Ausfallsichere ÜberSpannungsschützSchaltungFail-safe overvoltage protection circuit
D e Erfindung betrifft eine ausfallsichere Uberspannungs- schutzschaltung für eine spannungsversorgte Treiberstufe, insbesondere für eine CMOS-Treiberstufe zum Treiben einer integrierten Schaltung.The invention relates to a fail-safe overvoltage protection circuit for a voltage-supplied driver stage, in particular for a CMOS driver stage for driving an integrated circuit.
Treiberstufen werden m integrierten Schaltungen beispielsweise als Bustreiber am Ausgang der Funktionseinheiten oder als Ausgangstreiber am Ausgang des gesamten Schaltkreises verwendet. Die Treiberstufen der integrierten Schaltung sind mit unterschiedlichen Technologien, insbesondere als BiCMOS- Treiber oder CMOS-Treiber realisierbar.Driver stages are used in integrated circuits, for example as bus drivers at the output of the functional units or as output drivers at the output of the entire circuit. The driver stages of the integrated circuit can be implemented using different technologies, in particular as BiCMOS drivers or CMOS drivers.
Fig. 1 zeigt schematisch den Aufbau einer typischen integrierten Schaltung mit einem Spannungsversorgungsanschluss bzw. einem Spannungsversorgung-PAD, der eine Versorgungsspan- nung VDD empfangt. Die Versorgungsspannung VDD wird an einen ringförmigen Stromversorgungsbus B angelegt, der zur Stromversorgung des Funktionskerns der integrierten Schaltung ber die Stromversorgungsleitungen L dient. Im Funktionskern F der integrierten Schaltung erfolgt die eigentliche Daten- oder Signalverarbeitung, wobei der Funktionskern über (nicht dargestellte; Signa emgange Signale empfangt und mehrere Signalausgange A aufweist. Der Signalausgang A ist über eine Signalausgangsleitung SAL mit einer Ausgangsstufe verbunden, die ebenfalls mit der die Versorgungsspannung VDD über eine Stromversorgungsleitung versorgt wird. Der Signalausgang der Ausgangsstufe AS wirα mit αem Gehausesignalausgang der integrierten Schaltung gebondet bzw. verdrahtet. Die Ausgangsstufe wird uoer ein Aktiviersignal E (Er.able) z.r Abgace des Aus¬ gangssignals an den Signalausgang der integrierten Schaltung aktiviert. Das Aktivier-Steuersignal E wird ebenfalls durch den Funktionskern F der integrierten Schaltung erzeugt. Ist die Ausgangsstufe m CMOS-Technologie hergestellt, betragt die Versorgungsspannung VDD 5 Volt oder weniger. Fig. 2 zeigt den Aufbai einer CMOS-Treiberstufe innerhalb der in Fig. 1 dargestellte! /"usgangsstufe . Die CMOS-Treiberstufe besteht aus zwei komplen entaren Treiber-Schalttransistoren, namlicn einem PMOS-Transistor unα einem NMOS-Transistor . Beide MOS-Transistoren weisen jeweils einen Dram-Anschluss D, einen Gate-Anschluss G, einen Source-Anschluss S sowie einen Bulk- bzw. Substratanschluss B auf. Beim NMOS dient das P- dotierte Halbleitersubstrat mit dem Anschluss D*j als Bulk. Der PMOS benotigt ein N-dotiertes Buik-Gebiet und wird deshalb in einer N-dotierten Wanne mit BP mit zugehörigem Bulk- Anschluss hergestellt. Die Drain- und Source-Gebiete sind beim NMOS stark N-dotiert, wahrend sie beim PMOS stark P- dotiert sind. Die Gate- bzw. Steueranschlusse G werden aus Polysilicium hergestellt und sind durch eine dünne Gate-1 schematically shows the structure of a typical integrated circuit with a voltage supply connection or a voltage supply PAD that receives a supply voltage V DD . The supply voltage V DD is applied to an annular power supply bus B, which is used to supply power to the functional core of the integrated circuit via the power supply lines L. The actual data or signal processing takes place in the functional core F of the integrated circuit, the functional core receiving signals (not shown; signals received and several signal outputs A). Signal output A is connected via a signal output line SAL to an output stage, which is also connected to the supply voltage V DD is powered through a power supply line. the signal output of the output stage AS wirα bonded to αem Gehausesignalausgang the integrated circuit or wired. the output stage is uoer an enable e (Er.able) zr Abgace the off ¬ transition signal to the signal output of the integrated circuit The activation control signal E is also generated by the functional core F of the integrated circuit, and if the output stage is manufactured using CMOS technology, the supply voltage V DD is 5 volts or less. FIG. 2 shows the construction of a CMOS driver stage within the one shown in FIG. 1! The output stage. The CMOS driver stage consists of two complete driver switching transistors, namely a PMOS transistor and an NMOS transistor. Both MOS transistors each have a dram connection D, a gate connection G, and a source connection S and a bulk or substrate connection B. In the NMOS, the P-doped semiconductor substrate with the connection D * j serves as a bulk. The PMOS requires an N-doped Buik region and is therefore in an N-doped well with B P The drain and source regions are heavily N-doped in the NMOS, while they are heavily P-doped in the PMOS. The gate and control connections G are made of polysilicon and are formed by a thin gate
Oxidschicht von dem darunterliegenden Leitungskanal isoliert.Oxide layer isolated from the underlying conduit.
Aus der Schichtenfolge einer CMOS-Schaltung, wie sie in Fig. 2 dargestellt ist, ergeben sich mehrere PN-Ubergange, die in Sperπchtung betrieben werden müssen. In Fig. 2 sind sie als Dioden dargestellt.From the layer sequence of a CMOS circuit, as shown in FIG. 2, there are several PN transitions that have to be operated in reverse mode. In Fig. 2 they are shown as diodes.
Fig. 3 zeigt ein Schaltbild einer CMOS-Treiberstufe mit einem Signaleingang El, der an dem Gate des PMOS-Transistors an- liegt, und einem Signaleingang E2, der an dem Gate des NMOS- Transistors anliegt. Der Signalausgang der Treiberstufe AS wird mit den beiden Dram-Anschlussen verbunden. Zwischen dem Dram-Anschluss des PMOS-Transistors und dem Bulk-Anschluss des PMOS-Transistors liegt eine parasitäre Diode, die norma- lerweise m Spemchtung betrieben wird. Bei CMOS- TreiberstufenFIG. 3 shows a circuit diagram of a CMOS driver stage with a signal input E1 which is applied to the gate of the PMOS transistor and a signal input E2 which is applied to the gate of the NMOS transistor. The signal output of driver stage AS is connected to the two dram connections. Between the dram connection of the PMOS transistor and the bulk connection of the PMOS transistor there is a parasitic diode, which is normally operated in the right direction. With CMOS driver stages
betragt die Versorgungsspannung VDD gewohnlicherweise 3,3 Volt oder weniger. Ist die Spannung an dem Ausgangsanschluss AS der Treiberstufe jedoch großer als 3,3 Volt, beispielsweise 5 Volt, wird die parasit re Diode in Durchlaßrichtung betrieben und fuhrt zu einem ungewollten Aufladen der Versor- gungsspannung VDD. Die Ausgangsstufe ladt so über die Spannungsversorgungsleitung VL (siehe Figur l)den Spannungsver- sorgungsring B für den Funktionskern F auf eine Spannung auf, die über der gewohnlichen Versorgungsspannung VDD liegt. Dies fuhrt zu einem zusatzlichen Spannungsstreß für die in demthe supply voltage V DD is usually 3.3 volts or less. However, if the voltage at the output terminal AS of the driver stage is greater than 3.3 volts, for example 5 volts, the parasitic diode is operated in the forward direction and leads to undesired charging of the supply voltage V DD . The output stage thus charges the voltage supply ring B for the functional core F via the voltage supply line VL (see FIG. 1) to a voltage which is above the usual supply voltage V DD . This leads to an additional stress for those in the
Funktionskern F enthaltenen Bauelemente und kann zur Zerstörung von einzelnen Bauelementen innerhalb des Funktionskerns F der integrierten Schaltung fuhren.Functional core F contained components and can lead to the destruction of individual components within the functional core F of the integrated circuit.
Eine am Ausgangsanschluss AS der Treiberstufe anliegendeOne connected to the output connection AS of the driver stage
Spannung, die hoher ist als die Versorgungsspannung VDD, kann beispielsweise durch einen Kurzschluß hervorgerufen werden. Viele Systeme verwenden mehrere unterschiedlich hohe Versorgungsspannungen für unterschiedlicne integrierte Schaltungen, beispielsweise eine zusätzliche Versorgungsspannungsleitung von 5 Volt. Wird durch Kurzschluß eine Spannung von 5 Volt an den Ausgangsanschluss AS der CMOS-Treiberstufe angelegt, die eine normale Versorgungsspannung VDD von 3,3 Volt aufweist, wird die parasitäre Diode in Durchlassrichtung betrieben und die gewohnliche Spannungsversorgung VDD ungewollt aufgeladen.Voltage that is higher than the supply voltage V DD can be caused, for example, by a short circuit. Many systems use several different high supply voltages for different integrated circuits, for example an additional supply voltage line of 5 volts. If a voltage of 5 volts is applied to the output connection AS of the CMOS driver stage by a short circuit and has a normal supply voltage V DD of 3.3 volts, the parasitic diode is operated in the forward direction and the usual voltage supply V DD is charged unintentionally.
Es wurde im IEEE Journal of Solid States, Band 30, Nr. 7, S. 823-825, Juli 1995, ein CMOS-Treiberschaltkreis vorgeschlagen, der gegenüber einer Spannung von 5 Volt unempfmd- lieh ist. Dabei wird ein zum NMOS-Transistor der CMOS-In the IEEE Journal of Solid States, Volume 30, No. 7, pp. 823-825, July 1995, a CMOS driver circuit has been proposed which is not sensitive to a voltage of 5 volts. In this case, the CMOS
Treiberstufe in Reihe geschalteter NMOS-Transistor vorgeschlagen, dessen Gate-Anschluss an der Versorgungsspannung VDD anliegt, sowie eine N-Wanne des PMOS-Transistors, deren Potential frei schwebend ist. Der m Peihe zu dem NMOS- Transistor geschaltete Stapel-NMOS-Transistor, dessen Gate- Anschluss an der Versorgungsspannung VD anliegt, sorgt da¬ für, dass der Potentialknoten zwischen den beiden NMOS- Transistoren lediglich auf einen Spannungswert steigen kann, der der Differenz zwischen der Versorgungsspannu g V:D und einer Schwellenwertspannung Vτ-„ entspricht, da sonst der Stapel-NMOS-Transistor abschaltet . Wahrend des normalen 3etriebs ist die frei schwebende N-Wanne αes PMOS-Transistors an die positive Versorgungsspannung VDD angeschlossen. Falls d: o Spannung am Ausgangsanschluss der CMOS-Treiberstufe hoher wird als die Versorgungsspannung VDD, wird die N-Wanne von der Versorgungsspannung VDD getrennt und direkt an den Ausgangsanschluss angelegt, so dass die N-Wanne auf das höhere Potential aufgeladen wird. Auf diese Weise wird verhindert, dass die parasitäre Diode in Durchlaßrichtung betrieben wird. Der Gate-Anschluss des PMOS-Transistors wird eoenfalls auf die höhere, am Ausgangsanschluss der Treiberstufe anliegende Spannung von beispielsweise 5 Volt angelegt.Driver stage in series-connected NMOS transistor proposed, the gate connection of which is connected to the supply voltage V DD , and an N-well of the PMOS transistor, the potential of which is freely floating. The m Peihe to the NMOS transistor connected stack NMOS transistor, abuts its gate terminal to the supply voltage V D, ensures as ¬ for that potential node between the two NMOS transistors may only increase to a voltage value corresponding to the difference between the supply voltage V : D and a threshold voltage V τ - “corresponds, otherwise the stack NMOS transistor switches off. During normal operation, the free-floating N-well α of the PMOS transistor is connected to the positive supply voltage V DD . If d: o voltage at the output connection of the CMOS driver stage becomes higher than the supply voltage V DD , the N-well is separated from the supply voltage V DD and applied directly to the output connection, so that the N-well is charged to the higher potential. This prevents the parasitic diode from being operated in the forward direction. The gate connection of the PMOS transistor is also applied to the higher voltage, for example 5 volts, present at the output connection of the driver stage.
Der Nachteil bei dieser bekannten Uberspannungsschutzschal- tung besteht darin, dass sie nicht ausfallsicher ist bzw. keine Fail-safe-Eigenschaften aufweist. Die Schalteinrichtungen, die das Umschalten des Potentials der frei schwebenden N-Wanne und des Gate-Anschlusses des PMOS-Transistors bewirken, werden durch die normale Versorgungsspannung VDD betrie- ben. Darüber hinaus liegt der Gate-Anschluss des Stapel-NMOS- Transistors ebenfalls an der gewohnlichen Versorgungsspannung VDε. Fallt die Versorgungsspannung VDD aus und liegt gleichzeitig eine Spannung am Ausgangsanschluss der Treiberstufe an, gewahrleistet eine derartige herkömmliche Uberspannungs- schutzschaltung keinen Schutz vor einem Aufladen des Versor- gungsspannungsringes B des Funktionskerns F auf die an dem Ausgang der Treiberstufe angelegte hohe Spannung. In diesem Falle wird der Funktionskern der integrierten Schaltung durch den an der. Bauelementen auftretenden Spannungsstreß bescha- diσt, und die integrierte Schaltung muß ausgetauscht werden. Es ist daher die Aufgabe der vorliegenden Erfindung, eine U- berspannungsschutzschaltung zu schaffen, die auch bei Ausfall der Versorgungsspannung einen sicheren Schutz der integrierten Schaltung vor Überspannungen bietet. Diese Aufgabe wird erfindungsgemaß durch eine überspannungs- scnut zschaltung mit den im Patentanspruch 1 angegebenen Merk¬ malen σelost. Weitere vorteilhafte Ausgestaltungen der Erfindung ergeben sicn aus den r.acngeorαneten Unteranspruchen .The disadvantage of this known overvoltage protection circuit is that it is not fail-safe or has no fail-safe properties. The switching devices that switch over the potential of the floating N-well and the gate connection of the PMOS transistor are operated by the normal supply voltage V DD . In addition, the gate connection of the stacked NMOS transistor is also connected to the usual supply voltage V Dε . If the supply voltage V DD fails and there is a voltage at the output terminal of the driver stage at the same time, such a conventional overvoltage protection circuit does not provide protection against charging the supply voltage ring B of the functional core F to the high voltage applied to the output of the driver stage. In this case, the functional core of the integrated circuit by the. Components occurring voltage stress damaged, and the integrated circuit must be replaced. It is therefore the object of the present invention to provide an overvoltage protection circuit which offers reliable protection of the integrated circuit against overvoltages even if the supply voltage fails. This object is inventively with the features indicated in claim 1 Information ¬ paint by an overvoltage scnut zschaltung σelost. Further advantageous refinements of the invention result from the corresponding subclaims.
Die Erfindung schafft eine ausfallsichere Uberspannungs- schutzschaltung zum Schutz einer integrierten Scnaltung vor einer Überspannung mit einer spannungsversorgten Treiberstufe, wobei die Uoerspannungsschutzschaltung eine Uoerspannungserfassungsemricntung zum Erfassen einer an e em Signaxausgang der Treioerstafe aufgetretenen Überspannung und eine steuerbare Schalteinrichtung zum Schalten der Treiberstufe in einen hochohmigen Sperrzustand aufweist, wenn als Storfall eine Überspannung durch die Uberspannungserfassungsemricntung erfaßt wird, wobei die Uoerspannungsschutz- Schaltung ferner eine Spannungsversorgungseinrichtung besitzt, welche die Uberspannungserfassungsemricntung und die steuerbare Schalteinrichtung bei Ausfall der normalen Versorgungsspannung mit einer Storfall-Versorgungsspannung versorgt, die aus αer am Signalausgang der Treiberstufe aufge- tretenen Überspannung erzeugt wird.The invention provides a fail-safe overvoltage protection circuit for protecting an integrated circuit against overvoltage with a voltage-supplied driver stage, the overvoltage protection circuit having an overvoltage detection device for detecting an overvoltage occurring at a signal output of the Treioerstafe and a controllable switching device for switching the driver stage into a high impedance state if an overvoltage is detected by the overvoltage detection device as a fault, the overvoltage protection circuit also has a voltage supply device which supplies the overvoltage detection device and the controllable switching device with a failure supply voltage in the event of failure of the normal supply voltage, which supply voltage from αer at the signal output of the driver stage. occurring overvoltage is generated.
Die Grundidee der erfmdungsgemaßen Uberspannungsschutzschal- t P.g besteht darin, die als Storfall aufgetretene Überspannung als Spannungsversorgung zum Schalten der steuerbaren schutzenden Schalteinrichtung zu verwenden, so αass einThe basic idea of the overvoltage protection switch P.g according to the invention is to use the overvoltage which has occurred as a fault as a voltage supply for switching the controllable protective switching device, according to αass
Schalten der Treiberstufe in einen hochohmigen Sperrzustand auch gewahrleistet ist, wenn die Versorgungsspannung ausfallt.Switching the driver stage into a high-resistance blocking state is also ensured if the supply voltage fails.
Gemäß einer bevorzugten Weiterbildung der erfmαungsgemaßen Uberspannungsschut zschaltung besteht die Treiberstufe aus zwei komplementären Treiber-Scnalttransistoren, αie αurch die Schalteinrichtung in einen hochonmigen Zustand schaltbar sind . Die Treiberstufe ist vorzugsweise eine CMOS-Treioerstufe mit -_ e~ v - mo e_neτ PMCS-Tre bertransistor, deren Gate- Anscnlusse mit der Scπaitemrichtung verbunden sind. Bei einer bevorzugten Weiterbildung enthält die Spannungsversorgungseinrichtung eine mit dem Signalausgang der Treiberstufe verbundene Spannungs-Herabsetzung, die eine an dem Sig- nalausgang der Treiberschaltung aufgetretene Überspannung auf die normale Versorgungsspannung herabsetzt, wenn die Versorgungsspannung null ist.According to a preferred development of the overvoltage protection circuit according to the invention, the driver stage consists of two complementary driver switching transistors, which can be switched into a highly uniform state by the switching device. The driver stage is preferably a CMOS Treio stage with -_ e ~ v - mo e_neτ PMCS driver transistor, the gate connections of which are connected to the circuit device. In a preferred development, the voltage supply device contains a voltage reduction which is connected to the signal output of the driver stage and which reduces an overvoltage which has occurred at the signal output of the driver circuit to the normal supply voltage when the supply voltage is zero.
Die Spannungsherabset zungsschaltung besteht vorzugsweise aus mehreren in Reihe geschalteten Dioden.The voltage reduction circuit preferably consists of several diodes connected in series.
Dies bietet den besonderen Vorteil, dass die Spannungsherab- setzungsschaltung in einfacher Weise im Herstellungsprozeß der integrierten Schaltung herstellbar ist.This offers the particular advantage that the voltage reduction circuit can be manufactured in a simple manner in the manufacturing process of the integrated circuit.
Die Dioden der Spannungsherabsetzungsschaltung sind vorzugsweise derart geschaltet, dass sie bei auftretender Überspannung in Durchlassrichtung geschaltet sind, wobei an jeder Diode jeweils eine Dioden-Durchlassungsspannung abfällt.The diodes of the voltage reduction circuit are preferably connected in such a way that they are switched in the forward direction when an overvoltage occurs, a diode forward voltage dropping at each diode.
Die Anzahl der in Reihe geschalteten Dioden wird vorzugsweise m Abhängigkeit von der Spannungsdifferenz zwischen einer maximalen möglichen Überspannung Vmax und der normalen Versorgungsspannung VD- sowie der Dioden-Durchlassspannung vorgese- hen.The number of diodes connected in series is preferably provided as a function of the voltage difference between a maximum possible overvoltage V max and the normal supply voltage V D - and the diode forward voltage.
Die Spannungsversorgungseinrichtung weist vorzugsweise einen hochohmigen, Widerstand zum Anschluss der normalen Versorgungsspannung auf.The voltage supply device preferably has a high-resistance resistor for connecting the normal supply voltage.
Die Schalteinrichtung schaltet bei Erfassen einer Überspannung an dem Signalausgang der CMOS-Treiberstufe vorzugsweise zusätzlich den Substratanschluss des PMOS-Transistors an die aufgetretene Überspannung. Die Überspannungsschutzschaltung ist vorzugsweise einer CMOS- Treiberstufen-Signalanpassungsschaltung nachgeschaltet, die ein Ausgangssignal vom Funktionskern der integrierten Schaltung zum Treiben durch die CMOS-Treiberstufe anpaßt.When an overvoltage is detected at the signal output of the CMOS driver stage, the switching device preferably additionally switches the substrate connection of the PMOS transistor to the overvoltage that has occurred. The overvoltage protection circuit is preferably connected downstream of a CMOS driver stage signal adaptation circuit, which adjusts an output signal from the functional core of the integrated circuit to be driven by the CMOS driver stage.
Die CMOS-Treiberstufen-Signalanpassungsschaltung weist vor- zugsweise einen ersten P-Signalausgang zur Ansteuerung des Gate-Anschlusses des PMOS-Transistors der CMOS-Treiberstufe sowie einen zweiten N-Signalausgang zur Ansteuerung des Gate- Anschlusses des NMOS-Transistcrs αer CMOS-Treiberstufe auf, wooei die Scnaltemrichtung die beiαen Signalausgange der CMOS-Treiberstufe-Signalanpassungsschaltung mit den zugehörigen Gate-Anschlüssen veroindet, wenn am Signalausgang der CMOS-Treiberstufe keine Überspannung erfaßt wird.The CMOS driver stage signal adaptation circuit preferably has a first P signal output for driving the gate connection of the PMOS transistor of the CMOS driver stage and a second N signal output for driving the gate connection of the NMOS transistor as the CMOS driver stage , Where the switch device connects the two signal outputs of the CMOS driver stage signal matching circuit to the associated gate connections if no overvoltage is detected at the signal output of the CMOS driver stage.
Bei einer bevorzugten Ausfunrungsform betragt die normale Versorgungsspannung der CMOS-Treiberstufe bis zu 3,3 Volt, und die erfaßte Überspannung ist großer als 5 Volt.In a preferred embodiment, the normal supply voltage to the CMOS driver stage is up to 3.3 volts and the detected overvoltage is greater than 5 volts.
Bei einer weiteren oevorzugten Ausfuhrungsform der ausfallsicheren Uberspannungsschutzschaltung ist zu dem NMOS- Treibertransistor der CMOS-Treiberstufe ein Stapel-NMOS- Transistor m Reihe geschaltet, dessen Gate-Anschluss durch die Spannungsversorgungsemricntung mit Spannung versorgt wird .In a further preferred embodiment of the fail-safe overvoltage protection circuit, a stack NMOS transistor m series is connected to the NMOS driver transistor of the CMOS driver stage, the gate connection of which is supplied with voltage by the voltage supply device.
Des weiteren wird eine bevorzugte Ausfuhrungsform der eτ-fm- dungsgemaßen ausfallsicheren Uberspannungsschutzschaltung unter Bezugnahme auf die oeigefugten Figuren zur Erläuterung erfmdungswesentlicher Merkmale beschrieben.Furthermore, a preferred embodiment of the fail-safe overvoltage protection circuit according to the invention is described with reference to the figures shown to explain features essential to the invention.
Es zeigen:Show it:
Fig. 1 eine integrierte Schaltung mit einer Signalausgangsstufe gemäß dem Stand αer Tecnnik;1 shows an integrated circuit with a signal output stage according to the prior art.
Fig. 2 den Aufoau einer CMOS-Treiberstufe nach αem Stand der Technι ; Fig. 3 ein Ersatzscha .tbild einer CMOS-Treiberstufe nach dem Stand der Technik;2 shows the construction of a CMOS driver stage according to the state of the art; 3 shows an equivalent circuit diagram of a CMOS driver stage according to the prior art;
Fig. 4 ein Blockschaltbild einer Ausgangsstufe nach dem Stand der Technik;4 shows a block diagram of an output stage according to the prior art;
Fig. 5 ein Blockschaltbild einer Ausgangsstufe für eine integrierte Schaltung, die eine ausfallsichere Uberspannungsschutzschaltung gemäß der Erfindung enthalt;Figure 5 is a block diagram of an output stage for an integrated circuit containing a fail-safe overvoltage protection circuit in accordance with the invention;
Fig. 6 eine bevorzugte Ausfuhrungsform der erfindungsgemaßen Uberspannungsschutzschaltung;6 shows a preferred embodiment of the overvoltage protection circuit according to the invention;
Fig. 7a, b, c bevorzugte Ausfuhrungsformen der in der erfin- dungsgemaßen Uberspannungsschutzschaltung enthaltenen Spannungsversorgungseinrichtung;7a, b, c preferred embodiments of the voltage supply device contained in the overvoltage protection circuit according to the invention;
Fig. 8a, b zeigen Spannungsabfalle der Transistoren innerhalb der Treiberstufe;8a, b show voltage drops of the transistors within the driver stage;
Fig. 9 eine bevorzugte Ausfuhrungsform der Wechselschalter in Fig . 69 shows a preferred embodiment of the changeover switch in FIG. 6
Fig. 5 zeigt ein Blockschaltbild einer Ausgangsstufe für eine integrierte Schaltung, bei der die erfindungsgemäße ausfallsichere Uberspannungsschutzschaltung enthalten ist.5 shows a block diagram of an output stage for an integrated circuit which contains the fail-safe overvoltage protection circuit according to the invention.
Die Ausgangsstufe 1 erhalt über einen Signaleingang 2 ein Signal von einem Signalausgang des Funktionskerns seiner in- tegrierten Schaltung. Das Ausgangssignal des Funktionskerns gelangt über den Signaleingang 2 der Ausgangsstufe 1 und eine interne Leitung 3 zu einer Treiberstufen-Signalanpassungs- schaltung 4, die über eine Steuerleitung 5 und einen Steuer- anschluss 6 ein Aktivier- bzw. Enable-Signal vom Funktions- Kern αer integrierten Schaltung empfangt. In der Treiberstu- fen-Signalanpassungsschaltung 4 erfolgt eine Signalanpassung des Ausgangssignals des Funktionskerns an die in der Aus- gangsstufe 1 vorgesehene Treiberstufe 9. Wird in der Ausgangsstufe 1 eine CMOS-Treiberstufe verwendet, muß das Aus- gangssignal des Funktionskerns zur Ansteuerung der komplementären Treibertransistoren innerhalb der CMOS-Treiberstufe aufgespalten werden. Darüber hinaus werden die Signale in der Treiberstufen-Signalanpassungsschaltung 4 verstärkt und bewußt Signaiverzogerungen zur Anpassung αer CMOS-Treiberstufe vorgenommen. Die Treiberstufen-Signalanpassungsschaltung 4 ist über Leitungen 7 mit einer steuerbaren Schalteinrichtung 8 verbunden. Die steuerbare Schalteinrichtung 8 schaltet die CMOS-Treiberstufe 9 über Schaltleitungen 10. Hierzu empfangt die Scnaltemπchtung 8 über Steuerleitungen 11 Steuersignale von einer Uberspannungserfassungseinrichtung 12. Die CMOS- Treiberstufe 9 ist eine Leistungsstαfe und treiot die empfan- genen angepaßten Ausgangssignale zur Abgabe über eine Aus- gangsleitung 13 an einen Signalausgang 14 der Ausgangsstufe 1. Die Uberspannungserfassungseinrichtung 12 erfaßt über eine Erfassungsleitung 15 eine an der Leitung 13 aufgetretene U- berspannung und steuert über die Steuerleitungen 11 die steu- erbare Schalteinrichtung 8.The output stage 1 receives a signal from a signal output of the functional core of its integrated circuit via a signal input 2. The output signal of the functional core passes through the signal input 2 of the output stage 1 and an internal line 3 to a driver stage signal adaptation circuit 4 which, via a control line 5 and a control connection 6, receives an activation or enable signal from the functional core αer integrated circuit receives. In the driver stage signal adaptation circuit 4, the output signal of the functional core is adapted to the signal in the output gear stage 1 provided driver stage 9. If a CMOS driver stage is used in output stage 1, the output signal of the functional core must be split up to control the complementary driver transistors within the CMOS driver stage. In addition, the signals in the driver stage signal adaptation circuit 4 are amplified and signal delays are deliberately carried out in order to adapt the CMOS driver stage. The driver stage signal adaptation circuit 4 is connected to a controllable switching device 8 via lines 7. The controllable switching device 8 switches the CMOS driver stage 9 via switching lines 10. For this purpose, the switching device 8 receives control signals from an overvoltage detection device 12 via control lines 11. The CMOS driver stage 9 is a power stage and does not receive the adapted output signals for output via an output. output line 13 to a signal output 14 of the output stage 1. The overvoltage detection device 12 detects an overvoltage that has occurred on the line 13 via a detection line 15 and controls the controllable switching device 8 via the control lines 11.
Die Ausgangsstufe 1 weist ferner eine Spannungsversorgungseinrichtung 16 auf, die über Spannungsversorgungsleitungen 17, 18, 19 die steuerbare Schalteinrichtung 8, die CMOS- Treiberstufe 9 und αie Uberspannungserfassungseinrichtung 12 mit einer Spannung versorgt. Hierzu ist die Spannungsversorgungseinrichtung 16 der Ausgangsstufe 1 über eine Leitung 20 mit dem Signalausgang 14 verbunden und erhalt uoer eine Leitung 21 eine am Versorgungsspannungsanschluss 22 der Aus- gangsstufe 1 anliegende Versorgungsspannung VDD αer integrierten Schaltung. Die Spannungsversorgungsemricntung 16 versorgt die Uberspannungserfassungseinrichtung 12 und αie steueroare Schaltemricntung 8 oe Ausfall αer normalen Versorgungsspannung V- pei Auftreten einer Überspannung am Sig- nalausgang 14 mit einer Storfall-Versorgungsspannung, die aus der am Signalausgang 14 aufgetretenen Überspannung erzeugt wird. Fig. 6 zeigt eine bevorzugte Ausfuhrungsform der erf dungs- gemaßen ausfallsicheren Uberspannungsschutzschaltung.The output stage 1 also has a voltage supply device 16 which supplies the controllable switching device 8, the CMOS driver stage 9 and the overvoltage detection device 12 with a voltage via voltage supply lines 17, 18, 19. For this purpose, the voltage supply device 16 of the output stage 1 is connected to the signal output 14 via a line 20 and receives via line 21 a supply voltage V DD of the integrated circuit present at the supply voltage connection 22 of the output stage 1. The voltage supply device 16 supplies the overvoltage detection device 12 and the control switching device 8 or failure of the normal supply voltage V-pei occurrence of an overvoltage at the signal output 14 with an interference supply voltage which is generated from the overvoltage occurring at the signal output 14. 6 shows a preferred embodiment of the fail-safe overvoltage protection circuit according to the invention.
Die CMOS-Treiberstufe 9 weist zwei komplementäre Treiber- Scnalttransistoren auf, nämlich einen PMOS-The CMOS driver stage 9 has two complementary driver switching transistors, namely a PMOS
Treiberschalttransistor 23a und einen NMOS-Treibertransistor 24.Driver switching transistor 23a and an NMOS driver transistor 24.
Der PMOS-Transistor 23a besitzt einen Gate-Anschluss 24a, der über einen Anschluss 29a der CMOS-Treiberstufe 9 und eine Sιgnalle_-tung 10a an einem Ausgangsanschluss 62 der steuerbaren Schalteinrichtung 8 anliegt. Der Source-Anschluss 26 des PMOS-Transistors 23a liegt über einem Schalter 50a an der Spannungsversorgungsleitung 17 und über einem PMOS-Transistor 23b an der Versorgungsspannung VDD an. Der PMOS-Transistor 23b ist im Uberspannungsfall geschlossen und wird wahrend des normalen Betriebs genauso geschaltet wie der PMOS-Transistor 23a. Die Bulk-Anschlusse 27a, 27b der PMOS-Transistoren 23a, 23b werden über eine Leitung 28 mit einem Emgangsanschluss 29 der CMOS-Treiberstufe 9 verbunden. Der Emgangsanschluss 29 der CMOS-Treiberstufe 9 wird über eine Leitung 10b an den Ausgangsanschluss 30 der Schalteinrichtung 8 angelegt. Der Dram-Anschluss 31 des PMOS-Treiber-Transistors 23a liegt u- ber eine interne Leitung 32 an einem Potentialknoten 33 an, der über eine interne Leitung 34 an einem Signalausgangsan- schluss 35 der CMOS-Treiberstufe 9 angescnlossen ist. Der Ausgangsanschluss 35 der CMOS-Treiberstufe 9 wird mittels der Leitung 13 an den Ausgangsanschluss 14 der Ausgangsstufe 1 angelegt.The PMOS transistor 23a has a gate connection 24a which is connected to an output connection 62 of the controllable switching device 8 via a connection 29a of the CMOS driver stage 9 and a signal 10a. The source connection 26 of the PMOS transistor 23a is connected to the voltage supply line 17 via a switch 50a and to the supply voltage V DD via a PMOS transistor 23b. The PMOS transistor 23b is closed in the event of an overvoltage and is switched in the same way as the PMOS transistor 23a during normal operation. The bulk connections 27a, 27b of the PMOS transistors 23a, 23b are connected via a line 28 to an output connection 29 of the CMOS driver stage 9. The input connection 29 of the CMOS driver stage 9 is connected to the output connection 30 of the switching device 8 via a line 10b. The dram connection 31 of the PMOS driver transistor 23a is connected via an internal line 32 to a potential node 33, which is connected via an internal line 34 to a signal output connection 35 of the CMOS driver stage 9. The output connection 35 of the CMOS driver stage 9 is connected to the output connection 14 of the output stage 1 by means of the line 13.
Der NMOS-Transistor 2 & weist ebenfalls einen Gate-Anschluss 36 auf, der uoer einen Signaleingangsanscnluss 37 αer CMOS- Treiberstufe 9 und eine Leitung 10c mit einem Signalausgangs- anschluss 38 der steueroaren Schalteinrichtung 8 verbunden ist. Der Source-Anschluss 39 des NMOS-Transistors 24 liegt über eine Leitung 40 a^ Masse an. Der Dram-Anschluss 41 des NMOS-Transistors 24 wird über eine Leitung 42 mit dem Source- Anschluss 43 eines weiteren NMOS-Transistors 44 verbunden, dessen Dram-Anschluss 45 an dem Potentialknoten 33 anliegt. Der zusätzliche NMOS-Transistor 44 weist einen Gate-Anschluss 46 auf, der über eine interne Leitung 46a an αer Versorgungs- spannu^g V= anliegt. Der NMOS-Transistor 44 ist mit dem NMOS- Treibertransistor 24 stapelformig in Reihe geschaltet. Die steuerbare Schalteinrichtung 8 enthalt mehrere Schalteinrichtungen 50, 50a, 51, 52, 53. Die Schalteinrichtungen 50, 50a, 51, 52, 53 sind vorzugsweise Halbleiterschalter. Die Schalteinrichtungen 50, 50a, 51, 52, 53 werden jeweils über Leitungen 54, 54a, 55, 56, 57 mit einer Versorgungsspannung versorgt. Diese Versorgungsspannungsleitungen sind mit der Versorgungsspannungsleitung 17 zum Anschluss an die Spannungs- Versorgungseinrichtung 16 verbunden. Die Schalteinrichtungen 50, 50a, 51, 52, 53 werden gesteuert geschaltet, wobei sie über Schaltsteuerleitungen 11a, 11b, 11c, lld, lle mit der Uberspannungserfassungseinrichtung 12 verbunden sind. Die U- berspannungserfassungseinrichtung 12 steuert in Abhängigkeit von der an der Erfassungsleitung 15 erfaßten Spannung dieThe NMOS transistor 2 & also has a gate connection 36, which is connected via a signal input connection 37 of the CMOS driver stage 9 and a line 10c to a signal output connection 38 of the control switching device 8. The source terminal 39 of the NMOS transistor 24 is connected via a line 40 a ^ ground. The dram connector 41 of the NMOS transistor 24 is connected via a line 42 to the source connection 43 of a further NMOS transistor 44, the dram connection 45 of which is connected to the potential node 33. The additional NMOS transistor 44 has a gate connection 46 which is connected via an internal line 46a to the supply voltage V =. The NMOS transistor 44 is connected in series with the NMOS driver transistor 24 in a stack. The controllable switching device 8 contains a plurality of switching devices 50, 50a, 51, 52, 53. The switching devices 50, 50a, 51, 52, 53 are preferably semiconductor switches. The switching devices 50, 50a, 51, 52, 53 are each supplied with a supply voltage via lines 54, 54a, 55, 56, 57. These supply voltage lines are connected to the supply voltage line 17 for connection to the voltage supply device 16. The switching devices 50, 50a, 51, 52, 53 are switched in a controlled manner, wherein they are connected to the overvoltage detection device 12 via switching control lines 11a, 11b, 11c, lld, lle. The overvoltage detection device 12 controls the voltage as a function of the voltage detected on the detection line 15
Schalteinrichtungen 50, 50a ,51, 52, 53 mnerhalo der steuerbaren Schalteinrichtung 8.Switching devices 50, 50a, 51, 52, 53 mnerhalo of the controllable switching device 8.
Der Ausgang des Schalters 50 ist über eine interne Leitung 58 m t dem Ausgangsanschluss 25 der Schalteinrichtung 8 verdrahtet. Der Eingang des Schalters 50 wird über eine Eingangsleitung 59 an einen Signalemgangsanschluss 60 der steuerbaren Schalteinrichtung 8 angeschlossen. Der Signalemgangsanschluss 60 ist mit der Treiberstufen- Signalanpassungsschaltung 4 über eine P-Signalleitung 7a verbunden. Das über die Steuerleitung 5 vom Funktionskern kom- ^e^de E^able-Signal wird mit cerr Uberspannungserfassungsignal auf der Steuerleitung 11 m einer Logik 4a logiscn oder verknüpft. Die Logik 4a ist ausgangsseitig uoer eine Leitung 5a mit der Signalanpassungsschaltung 4 verbunden. Der erste Signaleingang des Wechselschalters 51 ist über eine Leitung 61 mit dem Signaleingangsanschluss 60 verbunden und liegt mit seinem zweiten Signaleingang an dem Signalausgang 14 an. Der Ausgang des Schalters 51 ist an der steuerbaren Schalteinrichtung 8 angeschlossen.The output of the switch 50 is wired to the output connection 25 of the switching device 8 via an internal line 58. The input of the switch 50 is connected via an input line 59 to a signal output connection 60 of the controllable switching device 8. The signal output terminal 60 is connected to the driver stage signal matching circuit 4 via a P signal line 7a. The signal coming from the functional core via the control line 5 is logiscn or linked with the overvoltage detection signal on the control line 11m of a logic 4a. The logic 4a is connected on the output side via a line 5a to the signal matching circuit 4. The first signal input of the changeover switch 51 is connected to the signal input connection 60 via a line 61 and is present at the signal output 14 with its second signal input. The output of the switch 51 is connected to the controllable switching device 8.
Der Schalter 52 ist vorzugsweise als ein Wechselschalter ausgebildet, dessen erster Eingang über eine Leitung 63 mit der normalen Versorgungsspannung VD versorgt wird und dessen zweiter Eingang über eine Leitung 64 an dem Signalausgang 14 angelegt .The switch 52 is preferably designed as a two-way switch, the first input of which is supplied with the normal supply voltage V D via a line 63 and the second input of which is applied to the signal output 14 via a line 64.
Der Schalter 53 ist ebenfalls vorzugsweise als ein Wechselschalter ausgebildet, dessen erster Eingang über eine Leitung 65 mit Masse verbunden ist und dessen zweiter Eingang über eine interne Signalleitung 66 an einem Signaleingangsanschluss 67 der steuerbaren Schalteinrichtung 8 anliegt. Der Signaleingangsanschluss 67 ist über eine Signalleitung 7b mit der m Fig. 5 dargestellten Treiberstufen-Signalanpassungs- Schaltung 4 verbunden.The switch 53 is also preferably designed as a changeover switch, the first input of which is connected to ground via a line 65 and the second input of which is connected to a signal input connection 67 of the controllable switching device 8 via an internal signal line 66. The signal input connection 67 is connected via a signal line 7b to the driver stage signal adaptation circuit 4 shown in FIG. 5.
Im Normalbetrieb liegt sowohl der Wechselschalter 50 als auch der Wechselschalter 51 am Signaleingang 60 an. Hierdurch ist die Treiberstufen-Signalanpassungsschaltung 4 zum Ansteuern des PMOS-Treibertransistors 23a innerhalb der CMOS- Treiberstufe 9 mit dem Gate-Anschluss 24b des PMOS- Schalttransistors 23b verbunden. Im Normalbetrieb schaltet der Schalter 52 ferner die an der Leitung 63 anliegende normale Versorgungsspannung VDD über die Leitung 10b an den Bulk-Anschlusse 27a, b der PMOS-Treibertransistoren 23a, 23b. Der Schalter 53 schaltet im Ncrmalbetrieb das an der Leitung 66 anliegende Ausgangssignal der Treiberstufen- Signalanpassungsschaltung 4 über die Leitung 10c an den Gate- Anschluss 36 des NMOS-Treibertransistors 24. Falls die Uberspannungserfassungseinrichtung 12 über die Er- fassungsleitung 15 eine Überspannung am Signalausgang 35 der CMOS-Treiberstufe 9 an der Leitung 13 erfaßt, schaltet sie über Schaltersteuerleitungen 11a, 11b, 11c, lld, lle die Schalter 50, 50a, 51, 52, 53 in die jeweils andere Schaltstellung. Bei diesem Stόrfallbetrieb wird somit der Schalter 50 auf αie Leitung 18 umgeschaltet und der Schalter 51 schal- tet ebenfalls um, so dass die Ausgangsspannung VFad an den Gate-Anschluss 24a des PMOS-Treibertransistors 23a angelegt wird.In normal operation, both the changeover switch 50 and the changeover switch 51 are present at the signal input 60. As a result, the driver stage signal adaptation circuit 4 for driving the PMOS driver transistor 23a within the CMOS driver stage 9 is connected to the gate terminal 24b of the PMOS switching transistor 23b. In normal operation, the switch 52 also switches the normal supply voltage V DD present on the line 63 via the line 10b to the bulk connections 27a, b of the PMOS driver transistors 23a, 23b. In normal operation, the switch 53 switches the output signal of the driver stage signal adaptation circuit 4 present on the line 66 to the gate connection 36 of the NMOS driver transistor 24 via the line 10c. If the overvoltage detection device 12 uses the detection line 15 to produce an overvoltage at the signal output 35 CMOS driver stage 9 detected on line 13, it switches Via switch control lines 11a, 11b, 11c, lld, ll the switches 50, 50a, 51, 52, 53 into the respective other switching position. In this accident mode, switch 50 is thus switched to line 18 and switch 51 also switches, so that output voltage V Fad is applied to gate terminal 24a of PMOS driver transistor 23a.
Der Schalter 52 schaltet im Storfall auf die Leitung 64, da- mit die Ausgangsspannung Vpaα über die Leitung 10b an denIn the event of a fault, switch 52 switches to line 64, so that the output voltage V paα is connected to line 10b
Bul k-Anschlussen 27a, 27b der PMOΞ-Treibertransistoren 23a, 23b anliegt .Bul k terminals 27a, 27b of the PMOΞ driver transistors 23a, 23b is present.
Bei Auftreten einer Überspannung an dem Ausgangsanschluss 14 schaltet die Uberspannungserfassungseinrichtung 12 über dieIf an overvoltage occurs at the output connection 14, the overvoltage detection device 12 switches over the
Steuerleitung lld den Schalter 53 über die Leitung 65 an Masse, so dass der Gate-Anschluss 36 des NMOS-Treibertransistors 24 auf Erdpotential gezogen wird und so der NMOS- Treibertransistor 36 sicher m einen hochohmigen Sperrzustand geschaltet wird.Control line lld the switch 53 to ground via the line 65, so that the gate connection 36 of the NMOS driver transistor 24 is pulled to ground potential and the NMOS driver transistor 36 is thus safely switched into a high-resistance blocking state.
Fig. 7a zeigt eine bevorzugte Ausfuhrungsform der Spannungsversorgungseinrichtung 16. Die Spannungsversorgungsemrich- tung 16 ist über die Leitung 20 mit dem Signalausgangsan- schluss 14 der Ausgangsstufe 1 verbunden. Ferner liegt uoer eine Leitung 21 die normale Versorgungsspannung VDD der integrierten Schaltung an der Spannungsversorgungseinrichtung 16 an. Die Spannungsversorgungseinrichtung 16 enthalt mehrere in Reihe geschaltete Dioden 70, 71, 72, wobei α e Kathode ei- ner Diode jeweils mit der Anode der nachgeschalteten Diode verbunden ist. An der Anode der ersten Diode 70 wird die Leitung 20 angeschlossen. Die Kathoαe der letzten Diode 72 αer in Reihe geschalteten Dioden wird über eine Leitung 73 an einen Potentialknoten 74 angelegt. Der Potentialknoten 74 lie- fert über eine Leitung 75 eine Versorgungsspannung VB zur Versorgung der steuerbaren Schalteinrichtung 8 der CMOS- Treiberstufe 9 sowie der Uberspannungserfassungseinrichtung 12.7a shows a preferred embodiment of the voltage supply device 16. The voltage supply device 16 is connected via the line 20 to the signal output connection 14 of the output stage 1. Furthermore, a line 21 connects the normal supply voltage V DD of the integrated circuit to the voltage supply device 16. The power supply device 16 contains a plurality of series connected diodes 70, 71, 72, wherein α e cathode egg ner diode respectively connected to the anode of the diode is connected downstream erbunden v. The line 20 is connected to the anode of the first diode 70. The cathode of the last diode 72 is connected in series via a line 73 to a potential node 74. The potential node 74 supplies a supply voltage V B via a line 75 to supply the controllable switching device 8 of the CMOS Driver stage 9 and the overvoltage detection device 12.
Die an der Leitung 21 anliegende normale Versorgungsspannung 5 VDD wird über einen in der Spannungsversorgungseinrichtung 16 integrierten hochohmigen Widerstand 76 ebenfalls mit dem Potentialknoten 74 verbunden. Tritt an dem Signalausgangsanschluss 14 eine Überspannung auf, d.h. eine Spannung, die ü- ber der normalen Versorgungsspannung VDD liegt, sind die in 10 Reihe geschalteten Dioden 70, 71, 72 in Durchlassrichtung geschaltet, wobei jeweils eine Diodendurchlassspannung an den Dioden 70, 71, 72 abfällt.The normal supply voltage 5 V DD applied to line 21 is also connected to potential node 74 via a high-resistance resistor 76 integrated in voltage supply device 16. If an overvoltage occurs at the signal output connection 14, ie a voltage which is above the normal supply voltage V DD , the diodes 70, 71, 72 connected in 10 rows are switched in the forward direction, with one diode forward voltage in each case on the diodes 70, 71 , 72 drops.
Die Anzahl der in Reihe geschalteten Dioden 70, 71, 72 wirdThe number of diodes 70, 71, 72 connected in series becomes
-ι ς so gewählt, dass an dem Potentialknoten 74 beim Auftreten einer Überspannung an dem Signalausgangsanschluss 14 die normale Versorgungsspannung VDD der Stromversorgungsspannung VB auftritt, selbst wenn die normale Versorgungsspannung VDD an der Leitung 21 ausfällt.-ι ς chosen so that the normal supply voltage V DD of the power supply voltage V B occurs at the potential node 74 when an overvoltage occurs at the signal output terminal 14, even if the normal supply voltage V DD fails on line 21.
2020
Die Anzahl n der Dioden beträgt daherThe number n of diodes is therefore
Figure imgf000016_0001
Figure imgf000016_0001
V D. ioiitV D. ioiit
5 wobei VPÄDmax die maximale am Ausgangsanschluss der Ausgangsstufe auftretende Spannung, DDr.ommai die normale Versorgungsspannung der integrierten Schaltung, und Vzi -t die Diodendurchlassspannung ist. 05 where V PÄDmax is the maximum voltage at the output terminal of the output stage, DDr. o m ma i is the normal supply voltage of the integrated circuit, and Vzi -t is the diode forward voltage. 0
Zur Vermeidung von Leckstrom sollte gelten:To avoid leakage current, the following should apply:
VpADma:-: _n* ^DC^. rmal < VDDmιn VpADma: -: _n * ^ DC ^. rmal <V DDmιn
Die drei geschalteten Dioden 70, 71, 72 bilden somit eine ≤pannungsherabsetzungsschaltung 77, die eine am Signalausgang 14 aufgetretene Überspannung auf die normale Versorgungsspannung VDD herabsetzt.The three connected diodes 70, 71, 72 thus form a voltage reduction circuit 77, one at the signal output 14 occurred overvoltage reduced to the normal supply voltage V DD .
Die Spannungsversorgungseinrichtung 16 versorgt bei Auftreten eines Storfalls, d.h. bei Auftreten einer Überspannung an dem Anschluss 14, selbst bei Ausfall der normalen Versorgungs¬ spannung VDD der integrierten Schaltung die steuerbare Schalteinrichtung 8 sowie die Uberspannungserfassungseinrichtung 12 mit einer Versorgungsspannung, so dass die Schaltem- πcntungen 50, 50a, 51, 52, 53 die Gate-Anschlüsse 24a, 24b, 36 des PMOS-Transistors 23a, 23b und den Gateanschluss 36 NMOS-Treibertransistors 24 sicher derart ansteuern, dass die Treibertransistoren 23a, 24 in den hochohmigen Sperrzustand geschaltet werden. Die Uberspannungsschutzschaltung ist somit ausfallsicher gegenüber einem Ausfall der normalen Versorgungsspannung V-z der integrierten Schaltung.The power supply device 16 supplies a Storfalls upon occurrence, ie when πcntungen the Schaltem- an over-voltage on terminal 14 even in case of failure of the normal supply ¬ V DD voltage of the integrated circuit, the controllable switching device 8 and the overvoltage detector 12 with a supply voltage, so that 50, 50a, 51, 52, 53 control the gate connections 24a, 24b, 36 of the PMOS transistor 23a, 23b and the gate connection 36 NMOS driver transistor 24 in such a way that the driver transistors 23a, 24 are switched to the high-resistance blocking state. The overvoltage protection circuit is thus fail-safe against failure of the normal supply voltage Vz of the integrated circuit.
Fig. 7b zeigt eine alternative Ausfuhrungsform αer in Fig. 7a dargestellten Spannungsherabsetzungsschaltung 77. Bei dieser Schaltung werden mehrere bipolare Transistoren hintereinan- dergeschaltet , wobei die Basis eines bipolaren Transistors jeweils mit dem Emitter des nachfolgenden Transistors verbunden wird und der Kollektor der Transistoren jeweils an Masse angeschlossen wird.7b shows an alternative embodiment of the voltage reduction circuit 77 shown in FIG. 7a. In this circuit, a plurality of bipolar transistors are connected in series, the base of a bipolar transistor being connected to the emitter of the subsequent transistor and the collector of the transistors being connected to ground is connected.
Fig. 7c zeigt eine weitere bevorzugte Ausfuhrungsform der Spannungsherabsetzungsschaltung 77 mit einer zusatzlichen Snubber-Diode zur Verminderung des Leckstroms.7c shows a further preferred embodiment of the voltage reduction circuit 77 with an additional snubber diode for reducing the leakage current.
Die erf dungsgemaße Ucerspannungsschutzschaltung eignet sicn insbesondere als Uberspannungsschutzschaltung für eine in CMOS-Technologie hergestellt Treiberstufe, deren normale Ver¬ sorgungsspannung 3,3 Volt oder weniger betragt. Durch die er- findungsgemaße ausfallsichere Uberspannungsschutzschaltung ist es möglich, eine derartige CMOS-Treiberstufe mit niedriger Verscrgungsspannung gegenüber einer Überspannung unemp¬ findlich bzw. tolerant zu gestalten. Die erfindungsgemaße U- berspannungsschutzschaltung funktioniert dabei auch bei Ausfall der normalen Versorgungsspannung der integrierten Schaltung Vπo. Darüber hinaur ist die erfindungsgemäße Schutzschaltung unabhängig von dem Enable/Disable-Schaltsignal für 5 den Funktionskern der integrierten Schaltung.The erf dungsgemaße Ucerspannungsschutzschaltung is SiCN particular as overvoltage protection circuit for a manufactured in CMOS technology driver stage whose normal Ver ¬ supply voltage 3.3 volts or less amounts. By ER findungsgemaße failsafe overvoltage protection circuit, it is possible to design such a CMOS driver stage low Verscrgungsspannung against a surge unemp ¬ insensitive or tolerant. The U- Overvoltage protection circuit works even if the normal supply voltage of the integrated circuit Vπo fails. In r hinau the protection circuit according to the invention is independent of the enable / disable switching signal for 5 the functional core of the integrated circuit.
Ein wesentlicher Aspekt der erfindungsgemäßen Uberspannungsschutzschaltung besteht darin, dass trotz der von außen angelegten Uoerspannung Keiner der darin enthaltenen Transistoren 0 einer erhöhten Spannung zwischen dem Drainanschluss und dem Sourceanschluss, zwischen dem Gateanschluss und dem Source- Anschluss sowie zwischen dem Gateanschluss und dem Drainanschluss ausgesetzt ist. Die Spannungsabfälle liegen dabei stets unter der nominalen Spannung. cAn essential aspect of the overvoltage protection circuit according to the invention is that, despite the overvoltage applied from the outside, none of the transistors 0 contained therein is exposed to an increased voltage between the drain connection and the source connection, between the gate connection and the source connection and between the gate connection and the drain connection. The voltage drops are always below the nominal voltage. c
Fig. 8a stellt die Knotenspannungen und die daraus resultierenden Spannungsabfalle an den Transistoren der Treiberstufe 9 dar, wenn die Versorgungsspannung VD 3 Volt und die Überspannung 5 Volt beträgt. 08a shows the node voltages and the resulting voltage drops at the transistors of driver stage 9 when the supply voltage V D is 3 volts and the overvoltage is 5 volts. 0
Die Figur 8b stellt die Knotenspannungen und die daraus resultierenden Spannungsabfalle an den Transistoren der Treiberstufe 9 dar, wenn die Versorgungsspannung VDD 0 Volt und die Überspannung 5 Volt betragt. 5FIG. 8b shows the node voltages and the resulting voltage drops across the transistors of driver stage 9 when the supply voltage V DD is 0 volts and the overvoltage is 5 volts. 5
Wie man aus den Tabellen erkennen kann, liegen die Spannungsabfälle an den Transistoren 23a, 23b, 44, 24 stets unter 3 Volt.As can be seen from the tables, the voltage drops across the transistors 23a, 23b, 44, 24 are always below 3 volts.
0 Fig. 9 zeigt eine bevorzugte Ausfuhrungsform für eine schaltungstechnische Realisierung der beiden Wechselschalter 50, 51. Die in Fig. 9 dargestellte schaltungstechnische Realisie¬ rung gewahrleistet, dass an keinem der Schalttransistoren für eine erhöhte Spannung VDS, Vcs oder VGD auftritt. 0 Fig. 9 shows a preferred embodiment for a circuit implementation of the two alternating switches 50, 51. The ¬ in Fig. 9 illustrated circuitry Realisie tion ensured that at any of the switching transistors for an increased voltage V DS, V cs or V DG occurs.

Claims

Patentansprüche claims
1. Ausfallsichere Uoerspannungsschutzschaltung für eine spannungsversorgte Ausgangsstufe (1) einer integrierten Schaltung 5 mit einer Uberspannungserfassungseinrichtung (12) zum Erfassen einer an einem Signalausgang (14) einer Treiberstufe (9) auf- αetretenen Überspannung, einer steueroarer Schaltemπcntung (8) zum Schalten der 0 Treiberstufe (9) in einen hochohmigen Sperrzustand, wenn als Storfall eine Überspannung durch die Uberspannungserfassungseinrichtung (12) erfaßt wird, und mit einer Spannungsversorgungseinrichtung (16), welche die Uberspannungserfassungseinrichtung (12) und die steuerbare 5 Schalteinrichtung (8) bei Ausfall der normalen Versorgungsspannung V mit einer Storfall-Versorgungsspannung VB versorgt, die aus der am Signalausgang der Treiberstufe (9) aufgetretenen Überspannung erzeugt wird.1. Fail-safe overvoltage protection circuit for a voltage-supplied output stage (1) of an integrated circuit 5 with an overvoltage detection device (12) for detecting an overvoltage occurring at a signal output (14) of a driver stage (9), a control-type switching device (8) for switching the 0 Driver stage (9) in a high-impedance blocking state if an overvoltage is detected by the overvoltage detection device (12) as a fault, and with a voltage supply device (16) which the overvoltage detection device (12) and the controllable 5 switching device (8) in the event of failure of the normal supply voltage V is supplied with an interference supply voltage V B , which is generated from the overvoltage occurring at the signal output of the driver stage (9).
0 2. Ausfallsichere Uberspannungsschutzschaltung nach Anspruch 1. d a d u r c h g e K e n n z e i c h n e t, αass die Treioerstufe (9) zwei komplementäre Treiber- Schalttransistoren aufweist, die durch die Schalteinrichtung 5 (8) in einen hochohmigen Zustand schaltbar sind.2. Fail-safe overvoltage protection circuit according to claim 1. d a d u r c h g e K e n n z e i c h n e t, aass the Treio stage (9) has two complementary driver switching transistors which can be switched into a high-resistance state by the switching device 5 (8).
3. Ausfallsichere Uberspannungsschutzschaltung nach Anspruch 2, d a d u r c h g e k e n n z e i c h n e t, 0 αass αie Treioerstufe (9) eine CMOS-Treiberstufe mit einem NMOS- und einem PMOS-Treioertransistor (23a, 24) ist, deren Gate-Anschlüsse (24a, 36) mit der Schalteinrichtung (8) verbunden sind.3. Fail-safe overvoltage protection circuit according to claim 2, characterized in that 0 αass αie Treioerstufe (9) is a CMOS driver stage with an NMOS and a PMOS Treioer transistor (23a, 24), the gate connections (24a, 36) with the switching device ( 8) are connected.
Ξ -. A_s allsicnere üoerspannungsscn^tzschaltung nach einem der vorangerenαen Ansprüche, d a d u r c h α e k e n n z e i c h n e t, dass die Spannungsversorgungseinrichtung (16) eine mit dem Signalausgang der Treiberstufe (9) verbundene Spannungsherab- setzungsschaltung (77) enthält, die eine am Signalausgang aufgetretene Überspannung auf die normale Versorgungsspannung VDD herabsetzt, wenn die Versorgungsspannung VDD null ist.Ξ -. A_s allsicnere üoerspannungsscn ^ tzschaltung according to one of vorangerenαen claims, characterized ekennzeichnet α, that the voltage supply device (16) contains a voltage reduction circuit (77) which is connected to the signal output of the driver stage (9) and which reduces an overvoltage which has occurred at the signal output to the normal supply voltage V DD when the supply voltage V DD is zero.
5. Ausfallsichere Uberspannungsschutzschaltung nach einem der vorangenenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t, dass die Spannungsherabsetzungsschaltung (77) aus mehreren in Reihe geschalteten Dioden (70, 71, 72) besteht.5. Fail-safe overvoltage protection circuit according to one of the preceding claims, d a d u r c h g e k e n n z e i c h n e t that the voltage reduction circuit (77) consists of several diodes (70, 71, 72) connected in series.
6. Ausfallsichere Uberspannungsschutzschaltung nach einem der vorangehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t, dass die Dioden bei Auftreten der Überspannung in Durchlassrichtung geschaltet sind, wobei jeweils eine Dioden- Durchlassspannung VDlode an den Dioden (70, 71, 72) abfallt.6. Fail-safe overvoltage protection circuit according to one of the preceding claims, characterized in that the diodes are switched in the forward direction when the overvoltage occurs, wherein a diode forward voltage V Dlode on the diodes (70, 71, 72) drops in each case.
7. Ausfallsichere Uberspannungsschutzschaltung nach einem der vorangehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t, dass die Anzahl n der in Reihe geschalteten Dioden von einer7. Fail-safe overvoltage protection circuit according to one of the preceding claims, d a d u r c h g e k e n n z e i c h n e t that the number n of diodes connected in series by one
Spannungsdifferenz zwischen einer maximalen möglichen Über- Spannung Vmax und der normalen Versorgungsspannung VDD sowie der Dioden-Durchlassspannung VDl0de abhangt.Voltage difference between a maximum possible overvoltage V max and the normal supply voltage V DD and the diode forward voltage V Dl0 de depends.
8. Ausfallsichere Uberspannungsschutzschaltung nach einem der vorangehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t, dass die Spannungsversorgungseinrichtung (16) einen hochohmigen Widerstand (76) enthalt zum Anschluss der Spannungsversorgungseinrichtung an die normale Versorgungsspannung VDD.8. Fail-safe overvoltage protection circuit according to one of the preceding claims, characterized in that the voltage supply device (16) contains a high-resistance resistor (76) for connecting the voltage supply device to the normal supply voltage V DD .
9. Ausfallsichere Uberspannungsschutzschaltung nach einem der vorangehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t, dass die Schalteinrichtung (8) bei Erfassen einer Überspannung an dem Signalausgang (14) der CMOS-Treiberstufe (9) einen Substratanschluss (27a) des PMOS-Treibertransistors (23a; an die Überspannung schaltet.9. Fail-safe overvoltage protection circuit according to one of the preceding claims, characterized in that that the switching device (8), when detecting an overvoltage at the signal output (14) of the CMOS driver stage (9), switches a substrate connection (27a) of the PMOS driver transistor (23a;) to the overvoltage.
10. Ausfallsichere Uberspannungsschutzschaltung nach einem der vorangehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t, dass die Uberspannungsschutzschaltung einer CMOS- Treiberstufen-Signalanpassungsschaltung (4) nachgeschaltet ist, die ein Ausgangssignal eines Funktionskerns der integrierten Schaltung an die CMOS-Treiberstufe (9) anpaßt.10. Fail-safe overvoltage protection circuit according to one of the preceding claims, d a d u r c h g e k e n n z e i c h n e t that the overvoltage protection circuit is connected downstream of a CMOS driver stage signal adaptation circuit (4) which adjusts an output signal of a functional core of the integrated circuit to the CMOS driver stage (9).
11. Ausfallsichere Uberspannungsschutzschaltung nach einem der vorangehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t, dass die normale Versorgungsspannung VDD kleiner oder gleich 3,3 Volt ist und die Überspannung kleiner als eine Spannung, die doppelt so hoch ist wie die normale Versorgungsspannung Vc .11. Fail-safe overvoltage protection circuit according to one of the preceding claims, characterized in that the normal supply voltage V DD is less than or equal to 3.3 volts and the overvoltage is less than a voltage which is twice as high as the normal supply voltage V c .
12. Ausfallsichere Uberspannungsschutzschaltung nach einem der vorangehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t, dass zu dem NMOS-Treibertransistor (24) ein zusatzlicher NMOS-Transistor (44) in Reihe geschaltet ist.12. Fail-safe overvoltage protection circuit according to one of the preceding claims, d a d u r c h g e k e n n z e i c h n e t that an additional NMOS transistor (44) is connected in series to the NMOS driver transistor (24).
13. Ausfallsichere Uberspannungsschutzschaltung nach einem der vorangehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t, dass zu dem PMOS-Treibertransistor (23a) ein zusatzlicher PMOS-Transistor (23b) in Reihe geschaltet ist.13. Fail-safe overvoltage protection circuit according to one of the preceding claims, d a d u r c h g e k e n n z e i c h n e t that an additional PMOS transistor (23b) is connected in series to the PMOS driver transistor (23a).
14. Ausfalisicπere Uberspannungsschutzschaltung nach einem der vorangehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e , dass die Spannungsher bsetzungsschaltung (77) aus mehreren hintereinandergeschalteten bipolaren Transistoren besteht, deren Basis jeweils m_t αem Kollektor des nachgeschalteten Transistors verbunden ist, wobei die Emitteranschlusse der bipolaren Transistoren auf einem vordefinierten Potential liegen.14. Ausfalisicπere overvoltage protection circuit according to one of the preceding claims, characterized in that that the voltage converter circuit (77) consists of a plurality of bipolar transistors connected in series, the bases of which are each connected to the collector of the downstream transistor, the emitter connections of the bipolar transistors being at a predefined potential.
15. Ausfallsichere Uberspannungsschutzschaltung nach einem der vorangehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t, dass die Spannungsherabsetzungsschaltung (77) eine Snubber- Diode zur Leckstromverminderung enthalt. 15. Fail-safe overvoltage protection circuit according to one of the preceding claims, d a d u r c h g e k e n n z e i c h n e t that the voltage reduction circuit (77) contains a snubber diode for leakage current reduction.
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