WO2001037099A1 - Memory for the central processing unit of a data processing system - Google Patents
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- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
Definitions
- the invention relates to a memory for the central unit of a computer system according to the preamble of patent claim 1.
- CMOS complementary metal-oxide-semiconductor
- main memory main memory
- CPU cache memories or often also briefly as CPU caches.
- a CPU cache is significantly faster, but for reasons of cost it is also significantly smaller than the main memory.
- execution speed of a central unit with a CPU cache - of course with the same main memories - is significantly higher.
- level cache memories A distinction is made between level cache memories.
- the first-level cache memory is located directly in the processor so that it can access it with the processor clock without waiting cycles. Its size is fixed.
- the second-level cache memory on the other hand, is located on the main board and therefore works in the board clock, which is lower than the processor clock. Since it consists of memory chips, its memory capacity can be increased by adding more memory chips. As a result, the storage capacity of both the first-level cache memory and the second-level cache memory cannot be changed during the operation of the computing system.
- This task is done by a memory for the
- Each memory cell of the memory which is also referred to below as configurable memory, accordingly has four memory areas: the data area contains the actual data, that is to say program instructions or data to be processed, which have already been copied from the main memory by the cache logic of the processor or still have to be copied; the address range contains the associated address; the identifier area contains information generated by the cache logic, which is required for managing the reloading of new data from the main memory and the replacement of memory cells to be overwritten when the memory is full, and for example includes information about whether the corresponding memory cell is valid, when it was last and how often it has been used; and the area of use contains information as to whether the corresponding memory cell can be used as a cache memory or as main memory.
- the area of use is large enough, a distinction can also be made between different memories or peripheral devices for which this memory cell is to serve as a cache memory.
- the configurable memory is arranged on the processor chip. This has the advantage that the configurable memory can be accessed with the processor clock.
- the main memory on the main platform can be dispensed with entirely if the configurable memory is large enough or the main memory requirement of the application program currently running in the computing system is low.
- the configurable memory is therefore also suitable for very small computing systems, such as those provided on chip cards, because additional main memory is particularly expensive there.
- the configurable memory is also suitable for computer systems with more than one processor. It can then serve as cache memory and / or main memory for each processor.
- FIG. 1 schematically shows the structure of a central unit in a first embodiment
- FIG. 2 schematically shows the structure of the configurable memory m of the central unit of FIG. 1;
- FIG. 3 schematically shows the structure of a central unit in a second embodiment.
- FIG. 1 schematically shows the structure of a central unit 10 m in a first embodiment.
- This central unit 10 comprises a processor 12, a main memory 14, an input / output unit 16 and a configurable memory 18, which are arranged together with the bus 20 on a main platform.
- the input / output unit 16 controls the transfer of data between the central unit 10 and the peripheral devices (not shown), such as, for example, keyboard, monitor, printer, magnetic disk memory, floppy disk drive, CD-ROM drive, modem, etc.
- the configurable memory 18 is arranged here like the main memory 14 outside of the processor 12 on the main platform.
- the CPU 10 shown in FIG. 1 has only one processor 12 which accesses the configurable memory 18, at least one further processor (not shown) can also be provided which, like the processor 12 shown, accesses the configurable memory 18.
- FIG. 2 is a preferred embodiment of the configurable memory 18 for the central processing unit one
- the configurable memory 18 is here divided into n n memory cells 22.
- Each memory cell 22 is in turn divided into a data area 24, an address area 26, an identification area 28 and a usage area 30.
- the data area 24 contains the actual ones
- the address area 26 contains the memory address of the corresponding memory cell 22.
- the identification area 28 contains information about the validity, the time of the last use and the frequency of use of the corresponding memory cell 22, which are also used in known CPU cache memories in accordance with the cache logic of the processor 12, so that this applies to them not in more detail must be received.
- the use area 30 finally contains information about the use or configuration of the corresponding memory cell 22 as a cache memory or else as main memory.
- the usage area 30 has a size of 2 bits, so that information about a total of four different uses or configurations of each memory cell 22 can be stored therein.
- the value 00 of the area of use 30 of a specific memory cell 22 can indicate that this memory cell 22 as main memory, which is used in the central unit 10 of FIG. 1 is therefore available in addition to the main memory 14 on the main board, while the other values 01, 10 and 11 each use this memory cell 22 as a cache memory for various other memories or peripheral devices, such as a floppy disk drive CD-ROM drive and the main memory 14 on the motherboard, can specify.
- the usage area 30 indicates the use of a memory cell 22 as a cache memory, access by the cache logic to this memory cell 22 is enabled, so that it can be deleted, for example, and overwritten by new data from the main memory 14. If, on the other hand, the usage information indicates the use as main memory, access by the cache logic to this memory cell 22 is blocked, so that processor 12 can use this memory cell 22 as main memory.
- the usage information can be influenced, for example, by the application program that is currently running in the computer system according to its needs.
- FIG. 3 shows a central unit 10 of a second embodiment.
- the configurable memory 18 is different from the first embodiment of FIG. 1 already arranged directly on the processor chip 32 in the manner of a first-level cache memory.
- the main memory 14 arranged on the main platform in the first embodiment is completely absent here, since the configurable memory 18 serves wholly or partly as the main memory.
- the main plate of this central unit 10 is thus smaller and simpler than that of FIG. 1.
Abstract
The invention relates to a memory for the central processing unit of a data processing system. Said central processing unit (10) comprises at least one processor with at least one memory cell that comprises a data area, an address range and an identification area. Every memory cell has a usage area that is used to notify every processor of the central processing unit as to whether the memory cell can be used as a cache memory and/or as a main memory.
Description
Beschreibungdescription
Speicher für die Zentraleinheit einer RechenanlageMemory for the central unit of a computer system
Die Erfindung betrifft einen Speicher für die Zentraleinheit einer Rechenanlage gemäß dem Oberbegriff des Patentanspruchs 1.The invention relates to a memory for the central unit of a computer system according to the preamble of patent claim 1.
Bekannte Speicher dieser Art sind m fast allen modernen Rechenanlagen als sehr schnelle Pufferspeicher zwischen dem Prozessor und dem Hauptspeicher vorgesehen und werden als Prozessor-Cache-Speicher oder oft auch kurz als CPU-Cache bezeicnne . Ein CPU-Cache ist deutlich schneller, aus Kostengründen aber auch deutlich kleiner als der Hauptspeicher. Im Vergleich zu einer Zentraleinheit ohne CPU- Cache ist die Ausführungsgeschwmdigkeit einer Zentraleinheit mit CPU-Cache -natürlich bei gleich großen Hauptspeichern- deutlich großer.Known memories of this type are provided in almost all modern computing systems as very fast buffer memories between the processor and the main memory and are referred to as processor cache memories or often also briefly as CPU caches. A CPU cache is significantly faster, but for reasons of cost it is also significantly smaller than the main memory. Compared to a central unit without a CPU cache, the execution speed of a central unit with a CPU cache - of course with the same main memories - is significantly higher.
Es wird zwischen First-Level-Cache-Speichern und Second-There is a distinction between first-level cache stores and second
Level-Cache-Speichern unterschieden. Der First-Level-Cache- Speicher befindet sich direkt im Prozessor, so dass dieser mit Prozessortakt ohne Wartezyklen auf ihn zugreifen kann. Seine Größe ist fest vorgegeben. Der Second-Level -Cache- Speicher befindet sich hingegen auf der Hauptplatine und arbeitet daher im Platinentakt, der niedriger als der Prozessortakt ist. Da er aus Speicherbausteinen besteht, kann seine Speicherkapazität durch Hinzufügen von weiteren Speicherbausteinen vergrößert werden. Während des Betriebs der Rechenanlage ist folglich die Speicherkapazität sowohl des First-Level-Cache-Speichers als auch des Second-Level- Cache-Speichers unveränderbar.A distinction is made between level cache memories. The first-level cache memory is located directly in the processor so that it can access it with the processor clock without waiting cycles. Its size is fixed. The second-level cache memory, on the other hand, is located on the main board and therefore works in the board clock, which is lower than the processor clock. Since it consists of memory chips, its memory capacity can be increased by adding more memory chips. As a result, the storage capacity of both the first-level cache memory and the second-level cache memory cannot be changed during the operation of the computing system.
Es gibt jedoch zum einen Anwendungsprogramme, wie zum Beispiel Datenbankprogramme, die möglichst viel Hauptspeicher benötigen oder für die die Ausführungsgeschwindigkeit des Prozessors weniger wichtig ist, und zum anderen
Anwendungsprogramme, wie zum Beispiel 3D-Zeιchenprogramme und Videospiele, die nur wenig Hauptspeicher benötigen oder für die eine hohe Ausführungsgeschwindigkeit des Prozessors gewünscht wird. Da im Betrieb der Rechenanlage weder die Größe des Hauptspeichers noch die des Cache-Speichers, der die Ausführungsgeschwindigkeit des Prozessors beemflusst, geändert werden kann, ist es derzeit nur mit großem Aufwand möglich, eine Anpassung an die genannten Erfordernisse der verschiedenen Anwendungsprogramme vorzunehmen.However, there are application programs on the one hand, such as database programs, which require as much main memory as possible or for which the execution speed of the processor is less important, and on the other hand Application programs, such as 3D drawing programs and video games, which require little main memory or for which a high execution speed of the processor is desired. Since neither the size of the main memory nor that of the cache memory, which influences the execution speed of the processor, can be changed during operation of the computer system, it is currently only possible with great effort to adapt to the requirements of the various application programs mentioned.
Es ist daher Aufgabe der Erfindung, einen Speicher der genannten Art zu schaffen, der von dem Prozessor ganz oder teilweise als Hauptspeicher verwendet werden kann.It is therefore an object of the invention to provide a memory of the type mentioned which can be used in whole or in part by the processor as main memory.
Diese Aufgabe wird durch einen Speicher für dieThis task is done by a memory for the
Zentraleinheit einer Rechenanlage gemäß dem Patentanspruch 1 gelöst .Central unit of a computing system according to claim 1 solved.
Jede Speicherzelle des Speichers, der im folgenden auch als konfigurierbarer Speicher bezeichnet wird, weist demnach vier Speicherbereiche auf: Der Datenbereich enthält die eigentlichen Daten, also Programmbefehle oder zu verarbeitende Daten, die von der Cache-Logik des Prozessors aus dem Hauptspeicher bereits kopiert worden sind oder noch m diesen kopiert werden müssen; der Adressbereich enthält die zugehörige Adresse; der Kennungsbereich enthält von der Cache-Logik erzeugte Informationen, die für die Verwaltung des Nachladens neuer Daten aus dem Hauptspeicher und das Ersetzen zu überschreibender Speicherzellen bei vollem Speicher benötigt werden und zum Beispiel Informationen darüber umfasst, ob die entsprechende Speicherzelle gültig ist, wann sie zuletzt und wie häufig sie benutzt worden ist; und der Verwendungsbereich enthält Informationen darüber, ob die entsprechende Speicherzelle als Cache-Speicher oder aber als Hauptspeicher verwendet werden kann.
Bei einer Verwendung als Cache-Speicher kann bei genügender Größe des Verwendungsbereichs auch noch zwischen verschiedenen Speichern oder Peripheriegeräten, für die diese Speicherzelle als Cache-Speicher dienen soll, unterschieden werden.Each memory cell of the memory, which is also referred to below as configurable memory, accordingly has four memory areas: the data area contains the actual data, that is to say program instructions or data to be processed, which have already been copied from the main memory by the cache logic of the processor or still have to be copied; the address range contains the associated address; the identifier area contains information generated by the cache logic, which is required for managing the reloading of new data from the main memory and the replacement of memory cells to be overwritten when the memory is full, and for example includes information about whether the corresponding memory cell is valid, when it was last and how often it has been used; and the area of use contains information as to whether the corresponding memory cell can be used as a cache memory or as main memory. When used as a cache memory, if the area of use is large enough, a distinction can also be made between different memories or peripheral devices for which this memory cell is to serve as a cache memory.
Bevorzugt ist vorgesehen, dass der konfigurierbare Speicher auf dem Prozessorchip angeordnet ist. Dies hat den Vorteil, dass der Zugriff auf den konfigurierbaren Speicher mit dem Prozessortakt erfolgen kann.It is preferably provided that the configurable memory is arranged on the processor chip. This has the advantage that the configurable memory can be accessed with the processor clock.
In diesem Fall kann bei genügender Größe des konfigurierbaren Speichers oder geringem Hauptspeicherbedarf des gerade m der Rechenanlage ablaufenden Anwendungsprogramms ganz auf den Hauptspeicher auf der Hauptplatme verzichtet werden. Der konfigurierbare Speicher ist daher auch für sehr kleine Rechenanlagen, wie sie zum Beispiel auf Chip-Karten vorgesehen sind, geeignet, weil dort zusätzlicher Hauptspeicher besonders teuer ist.In this case, the main memory on the main platform can be dispensed with entirely if the configurable memory is large enough or the main memory requirement of the application program currently running in the computing system is low. The configurable memory is therefore also suitable for very small computing systems, such as those provided on chip cards, because additional main memory is particularly expensive there.
Der konfigurierbare Speicher ist auch für Rechenanlagen mit mehr als einem Prozessor geeignet. Er kann dann für eden Prozessor als Cache-Speicher und/oder Hauptspeicher dienen.The configurable memory is also suitable for computer systems with more than one processor. It can then serve as cache memory and / or main memory for each processor.
Im folgenden werden bevorzugte Ausführungsbeispiele der Erfindung anhand der beigefügten Zeichnungen näher beschrieben:Preferred exemplary embodiments of the invention are described in more detail below with reference to the accompanying drawings:
FIG. 1 zeigt schematisch die Struktur einer Zentraleinheit m einer ersten Ausführungsform;FIG. 1 schematically shows the structure of a central unit in a first embodiment;
FIG. 2 zeigt schematisch die Struktur des konfigurierbaren Speichers m der Zentraleinheit der FIG. 1; undFIG. 2 schematically shows the structure of the configurable memory m of the central unit of FIG. 1; and
FIG. 3 zeigt schematisch die Struktur einer Zentraleinheit m einer zweiten Ausführungsform.
In der FIG. 1 ist schematisch die Struktur einer Zentraleinheit 10 m einer ersten Ausführungsform dargestellt. Diese Zentraleinheit 10 umfasst einen Prozessor 12, einen Hauptspeicher 14, ein Ein- /Ausgabewerk 16 und einen konfigurierbaren Speicher 18 auf, die gemeinsam mit dem Bus 20 auf einer Hauptplatme angeordnet sind.FIG. 3 schematically shows the structure of a central unit in a second embodiment. In FIG. 1 schematically shows the structure of a central unit 10 m in a first embodiment. This central unit 10 comprises a processor 12, a main memory 14, an input / output unit 16 and a configurable memory 18, which are arranged together with the bus 20 on a main platform.
Das Ein- /Ausgabewerk 16 steuert die Übertragung von Daten zwischen der Zentraleinheit 10 und den (nicht dargestellten) Peripheriegeraten, wie zum Beispiel Tastatur, Bildschirm, Drucker, Magnetplattenspeicher, Diskettenlaufwerk, CD-ROM- Laufwerk, Modem, usw.The input / output unit 16 controls the transfer of data between the central unit 10 and the peripheral devices (not shown), such as, for example, keyboard, monitor, printer, magnetic disk memory, floppy disk drive, CD-ROM drive, modem, etc.
Der konfigurierbare Speicher 18 ist hier wie der Hauptspeicher 14 außerhalb des Prozessors 12 auf der Hauptplatme angeordnet.The configurable memory 18 is arranged here like the main memory 14 outside of the processor 12 on the main platform.
Obwohl die Zentraleinheit 10 gemäß der FIG. 1 nur einen Prozessor 12 aufweist, der auf den konfigurierbaren Speicher 18 zugreift, kann auch wenigstens e n (nicht dargestellter) weiterer Prozessor vorgesehen sein, der wie der dargestellte Prozessor 12 auf den konfigurierbaren Speicher 18 zugreift.Although the CPU 10 shown in FIG. 1 has only one processor 12 which accesses the configurable memory 18, at least one further processor (not shown) can also be provided which, like the processor 12 shown, accesses the configurable memory 18.
In der FIG. 2 ist eine bevorzugte Ausführungsfor des konfigurierbaren Speichers 18 für die Zentraleinheit einerIn FIG. 2 is a preferred embodiment of the configurable memory 18 for the central processing unit one
Rechenanlage dargestellt. Der konfigurierbare Speicher 18 ist hier m n Speicherzellen 22 aufgeteilt. Jede Speicherzelle 22 ist wiederum einen Datenbereich 24, einen Adressbereich 26, einen Kennungsbereich 28 und einen Verwendungsbereich 30 aufgeteilt. Der Datenbereich 24 enthält die eigentlichenComputer system shown. The configurable memory 18 is here divided into n n memory cells 22. Each memory cell 22 is in turn divided into a data area 24, an address area 26, an identification area 28 and a usage area 30. The data area 24 contains the actual ones
Daten, während der Adressbereich 26 die Speicheradresse der entsprechenden Speicherzelle 22 enthält. Der Kennungsbereicn 28 enth lt Informationen über die Gültigkeit, den Zeitpunkt der letzten Benutzung und die Häufigkeit der Benutzung der entsprechenden Speicherzelle 22, die auch m bekannten CPU- Cache-Speichern gemäß der Cache-Logik des Prozessors 12 benutzt werden, so dass hier auf sie nicht ausführlicher
eingegangen werden muss . Der Verwendungsbereich 30 enthält schließlich Informationen über die Verwendung oder Konfiguration der entsprechenden Speicherzelle 22 als Cache- Speicher oder aber als Hauptspeicher.Data while the address area 26 contains the memory address of the corresponding memory cell 22. The identification area 28 contains information about the validity, the time of the last use and the frequency of use of the corresponding memory cell 22, which are also used in known CPU cache memories in accordance with the cache logic of the processor 12, so that this applies to them not in more detail must be received. The use area 30 finally contains information about the use or configuration of the corresponding memory cell 22 as a cache memory or else as main memory.
Gemäß der FIG. 2 hat der Verwendungsbereich 30 eine Größe von 2 Bit, so dass darin Informationen über insgesamt vier verschiedene Verwendungen oder Konfigurationen einer jeden Speicherzelle 22 gespeichert werden können. So kann beispielsweise der Wert 00 des Verwendungsbereichs 30 einer bestimmten Speicherzelle 22 angeben, dass diese Speicherzelle 22 als Hauptspeicher, der bei der Zentraleinheit 10 der FIG. 1 also zusätzlich zu dem Hauptspeicher 14 auf der Hauptplatme verfügbar ist, verwendet werden kann, wahrend die übrigen Werte 01, 10 und 11 jeweils die Verwendung dieser Speicherzelle 22 als Cache-Speicher für verschiedene andere Speicher oder Peripheriegeräte, wie zum Beispiel ein Diskettenlaufwerk, ein CD-ROM-Laufwerk und den Hauptspeicher 14 auf der Hauptplatme, angeben können.According to FIG. 2, the usage area 30 has a size of 2 bits, so that information about a total of four different uses or configurations of each memory cell 22 can be stored therein. For example, the value 00 of the area of use 30 of a specific memory cell 22 can indicate that this memory cell 22 as main memory, which is used in the central unit 10 of FIG. 1 is therefore available in addition to the main memory 14 on the main board, while the other values 01, 10 and 11 each use this memory cell 22 as a cache memory for various other memories or peripheral devices, such as a floppy disk drive CD-ROM drive and the main memory 14 on the motherboard, can specify.
Falls die im Verwendungsbereich 30 enthaltene Information die Verwendung einer Speicherzelle 22 als Cache-Speicher angibt, ist der Zugriff durch die Cache-Logik auf diese Speicherzelle 22 freigegeben, so dass sie beispielsweise gelöscht und durch neue Daten aus dem Hauptspeicher 14 überschrieben werden kann. Falls hingegen die Verwendungsinformation die Verwendung als Hauptspeicher angibt, ist der Zugriff durch die Cache-Logik auf diese Speicherzelle 22 gesperrt, so dass der Prozessor 12 diese Speicherzelle 22 als Hauptspeicher verwenden kann. Die Verwendungsinformation kann beispielsweise durch das gerade m der Rechenanlage ablaufende Anwendungsprogramm nach seinem Bedarf beeinflusse werden.If the information contained in the usage area 30 indicates the use of a memory cell 22 as a cache memory, access by the cache logic to this memory cell 22 is enabled, so that it can be deleted, for example, and overwritten by new data from the main memory 14. If, on the other hand, the usage information indicates the use as main memory, access by the cache logic to this memory cell 22 is blocked, so that processor 12 can use this memory cell 22 as main memory. The usage information can be influenced, for example, by the application program that is currently running in the computer system according to its needs.
In der FIG. 3 ist eine Zentraleinheit 10 einer zweiten Ausführungsform dargestellt. Hier ist der konfigurierbare Speicher 18 im Unterschied zu der ersten Ausführungsform der
FIG. 1 nach Art eines First-Level-Cache-Speichers bereits direkt auf dem Prozessorchip 32 angeordnet. Außerdem fehlt hier der bei der ersten Ausführungsform auf der Hauptplatme angeordnete Hauptspeicher 14 vollständig, da der konfigurierbare Speicher 18 ganz oder teilweise als Hauptspeicher dient. Die Hauptplatme dieser Zentraleinheit 10 ist also kleiner und einfacher aufgebaut als die der FIG. 1.
In FIG. 3 shows a central unit 10 of a second embodiment. Here, the configurable memory 18 is different from the first embodiment of FIG FIG. 1 already arranged directly on the processor chip 32 in the manner of a first-level cache memory. In addition, the main memory 14 arranged on the main platform in the first embodiment is completely absent here, since the configurable memory 18 serves wholly or partly as the main memory. The main plate of this central unit 10 is thus smaller and simpler than that of FIG. 1.
Claims
1. Speicher (18) für die Zentraleinheit (10) einer Rechenanlage, welche Zentraleinheit (10) wenigstens einen Prozessor (12) aufweist, mit:1. Memory (18) for the central unit (10) of a computing system, which central unit (10) has at least one processor (12), with:
- wenigstens einer Speicherzelle (22), die einen Datenbereich (24), einen Adressbereich (26) und einen Kennungsbereich (28) aufweist, dadurch gekennzeichnet, dass: - jede Speicherzelle (22) einen Verwendungsbereich (30) aufweist, der dazu dient, jedem Prozessor (12) der Zentraleinheit (10) anzuzeigen, ob die Speicherzelle (22) als Cache-Speicher und/oder aber als Hauptspeicher verwendbar ist .- at least one memory cell (22) which has a data area (24), an address area (26) and an identification area (28), characterized in that: - each memory cell (22) has a use area (30) which serves to to indicate to each processor (12) of the central unit (10) whether the memory cell (22) can be used as a cache memory and / or as main memory.
2. Speicher nach Anspruch 1, dadurch gekennzeichnet, dass er auf dem Prozessorchip (32) angeordnet ist.2. Memory according to claim 1, characterized in that it is arranged on the processor chip (32).
3. Speicher nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Rechenanlage auf einer Chipkarte angeordnet ist. 3. Memory according to one of the preceding claims, characterized in that the computing system is arranged on a chip card.
Applications Claiming Priority (2)
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|---|---|---|---|
| EP99122771 | 1999-11-16 | ||
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| PCT/DE2000/004045 WO2001037099A1 (en) | 1999-11-16 | 2000-11-16 | Memory for the central processing unit of a data processing system |
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Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4580240A (en) * | 1981-12-15 | 1986-04-01 | Nippon Electric Co., Ltd. | Memory arrangement operable as a cache and a local memory |
| EP0708404A2 (en) * | 1994-10-05 | 1996-04-24 | International Business Machines Corporation | Interleaved data cache array having multiple content addressable fields per cache line |
-
2000
- 2000-11-16 WO PCT/DE2000/004045 patent/WO2001037099A1/en active Application Filing
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4580240A (en) * | 1981-12-15 | 1986-04-01 | Nippon Electric Co., Ltd. | Memory arrangement operable as a cache and a local memory |
| EP0708404A2 (en) * | 1994-10-05 | 1996-04-24 | International Business Machines Corporation | Interleaved data cache array having multiple content addressable fields per cache line |
Non-Patent Citations (1)
| Title |
|---|
| WILLE T: "RECHENGENIE IN DER PLASTIKKARTE. ÖCHIPKARTEN-CONTROLLER", FUNKSCHAU,DE,FRANZIS-VERLAG K.G. MUNCHEN, vol. 65, no. 7, 19 March 1993 (1993-03-19), pages 132 - 135, XP000349698, ISSN: 0016-2841 * |
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