WO2000072120A1 - Synthetiseur numerique a division coherente - Google Patents

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WO2000072120A1
WO2000072120A1 PCT/FR2000/001309 FR0001309W WO0072120A1 WO 2000072120 A1 WO2000072120 A1 WO 2000072120A1 FR 0001309 W FR0001309 W FR 0001309W WO 0072120 A1 WO0072120 A1 WO 0072120A1
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WO
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divider
modulo
signal
phase
frequency
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PCT/FR2000/001309
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English (en)
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Pascal Gabet
Jean-Luc De Gouy
Original Assignee
Thales
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    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L27/00—Modulated-carrier systems
    • H04L27/10—Frequency-modulated carrier systems, i.e. using frequency-shift keying
    • H04L27/12—Modulator circuits; Transmitter circuits
    • H04L27/122—Modulator circuits; Transmitter circuits using digital generation of carrier signals
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/02—Digital function generators
    • G06F1/03—Digital function generators working, at least partly, by table look-up
    • G06F1/0321—Waveform generators, i.e. devices for generating periodical functions of time, e.g. direct digital synthesizers
    • G06F1/0328—Waveform generators, i.e. devices for generating periodical functions of time, e.g. direct digital synthesizers in which the phase increment is adjustable, e.g. by using an adder-accumulator
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/60—Methods or arrangements for performing computations using a digital non-denominational number representation, i.e. number representation without radix; Computing devices using combinations of denominational and non-denominational quantity representations, e.g. using difunction pulse trains, STEELE computers, phase computers
    • G06F7/72—Methods or arrangements for performing computations using a digital non-denominational number representation, i.e. number representation without radix; Computing devices using combinations of denominational and non-denominational quantity representations, e.g. using difunction pulse trains, STEELE computers, phase computers using residue arithmetic

Definitions

  • the present invention relates to a digital frequency synthesis device, and in particular to a device performing direct digital frequency synthesis.
  • Digital synthesis is a frequency synthesis technique which consists in digitally calculating, at regular times, the value of the samples of the signal to be generated and in converting these samples using a digital analog converter to generate an analog signal.
  • Analog digital converters are commonly designated by the abbreviation CNA or DAC according to English terminology.
  • the frequency synthesizers obtained by this technique are very attractive as regards their volume, their weight and their energy consumption because they can benefit from a significant integration. Their other advantages include a very high resolution and very short switching times.
  • phase law from frequency information.
  • the phase law is developed by an accumulator.
  • a table transforms the phase law into a digital sinusoidal signal.
  • the digital sinusoidal signal is converted into a analog signal by a digital analog converter.
  • the use of a digital to analog converter introduces faults which induce the creation of parasitic spectral components.
  • the defects are linked on the one hand to the quantization of the signal and on the other hand to the non-linearities of the DAC.
  • the DAC is limited to a number of bits NB which is generally lower than the number of bits N with which the table calculates the digital sinusoidal signal.
  • the transition from N bits to NB bits generates a quantization error which results in the presence of parasitic lines on the signal at the output of the DAC,
  • the transfer function of the DAC that is to say the output voltage as a function of the digital input words, is a step function.
  • the differences in height between the steps of the staircase and the existence of irregular phenomena during the transition between steps induce non-linearities. These non-linearities are added to the above quantization error.
  • a known method for improving the spectral purity of this type of synthesizer consists in dividing the signal coming from the digital to analog converter. The division is preceded by a filtering of the spectral components introduced by the sampling. This method has the major drawback of losing phase coherence due to the division operation.
  • An object of the invention is to remedy this drawback. Thanks to the use of a coherent accumulator and a synchronizable divider, a device according to the invention improves the spectral purity, by dividing the output signal of the digital synthesizer, while preserving the phase coherence, by synchronizing the divider by a synchronization signal from the coherent accumulator. Thus, the device retains the phase coherence between bursts of the same frequency of a wave train, even if, between these bursts, the synthesizer emitted a burst whose frequency is different.
  • a device for direct digital frequency synthesis comprises: a coherent accumulator, of modulo M, for generating a first phase law from a frequency control word, a table, addressed by a second phase law derived from the first phase law, for generating a digital sinusoidal signal, a digital analog converter for converting the digital sinusoidal signal into an analog sinusoidal signal, a filter for filtering the analog sinusoidal signal, and a divider, of a certain order less than M, for dividing the filtered signal, the divider having a synchronization input controlled by a synchronization pulse to resynchronize the signal after division, the synchronization pulse being produced from the phase law.
  • the invention consists in using the most significant bit of the phase law from the coherent accumulator, having PI additional bits compared to the usual devices, to synchronize the divider.
  • Which divider, of rank 2 P1 participates in the purification of the spectrum of the signal coming from the digital analog converter.
  • the invention consists in separating the coherent accumulator into several coherent accumulators, of modulo Mi less than modulo M, so as to form a base of modulo in a numbering system with residue, the outputs of the accumulators representing the signal phase in the modulo base.
  • a first division means operating according to this residue numbering system, makes it possible to adapt the phase law; the adaptation makes it possible to go from a first representation on the basis of the modulos of the accumulators to a second representation on a second modulo base compatible with the resolution of the table, in order to be able to address the table.
  • a second division means operating according to this residue numbering system, makes it possible to adapt the phase law a second time; the adaptation makes it possible to pass from the second representation to a third representation on a third modulo basis.
  • the third modulo base contains a single modulo equal to the division rank.
  • a means extracts a most significant bit, from a coherent signal, to synchronize the divider.
  • the most significant bit is extracted from the third representation of the phase law.
  • the signal for synchronizing the divider is a pulse; this pulse is generated by the differentiation of the falling edge of the most significant bit.
  • the most significant bit is commonly designated by the acronym MSB, abbreviation of the English terms Most Significant Bit.
  • the pulse performs a periodic reset of the divider.
  • the synchronization pulse ensures the correct placement of the phase cycle of the divider by imposing the instant of the phase zero of the divider.
  • the phase cycle of the divider does not depend on the history of frequency changes as in the known devices; it depends on the phase of the most significant bit which is itself coherent, since it comes from the coherent accumulator.
  • the cycle of the phase states of the divider is also established.
  • the synchronization pulse occurs during the zero phase state of the divider; the synchronization pulse has no effect on the progress of the phase states of the divider. Consequently, the synchronization pulse can even exhibit a temporal variation without this having any effect on the coherence, or on the spectral purity, of the output signal of the divider; provided that this temporal variation remains less than the duration of the zero phase state of the divider.
  • FIG. 2 a first embodiment of a device according to the invention
  • FIG. 3 an embodiment of a coherent accumulator included in the device of FIG. 2,
  • FIG. 4 a table of the states of certain signals of the device of FIG. 3 whose coherent accumulator has a given modulo M
  • FIG. 6 a second embodiment of a device according to the invention.
  • FIG. 7 an embodiment of a coherent accumulator included in the device of FIG. 6.
  • Figure 1 shows a block diagram, a direct digital synthesizer according to the prior art.
  • the synthesizer comprises an accumulator 1, a table 2, a digital analog converter 3, a filter 4 and a divider 5.
  • the accumulator 1 draws up a phase law from frequency information.
  • Table 2 transforms the phase law into a sinusoidal digital signal.
  • Table 2 can be a memory area addressed as a function of the value of the phase present at the output of accumulator 1.
  • the digital analog converter 3 converts the digital sinusoidal signal into an analog signal.
  • the filter 4 filters the output signal from the digital analog converter 3 to filter, in particular, the spectral components introduced by the sampling.
  • the divider 5 divides the filtered signal to improve its spectral purity.
  • FIG. 2 is a block diagram of a first embodiment of a direct digital synthesizer according to the invention.
  • the synthesizer comprises an accumulator 1, a table 2, a digital analog converter 3, a filter 4 and a divider 5.
  • the accumulator 1 develops a first phase law from a frequency information; table 2 transforms a second phase law derived from the first phase law into a sinusoidal digital signal; the digital to analog converter 3 converts the sinusoidal digital signal into an analog signal; the filter 4 filters the output signal from the digital-analog converter 3 to filter, in particular, the spectral components introduced by the sampling; the divider 5 divides the filtered signal to improve its spectral purity.
  • the synthesizer comprises truncation means 6, 7, 8 and means 9, 10 for generating a synchronization pulse and, the divider 5 is synchronizable.
  • Accumulator 1 receives as input a word K which codes the desired frequency of the synthesizer output signal.
  • the input bus of accumulator 1 is made up of P1 + P2 bits.
  • the word K is coded on only P2 bits, the P2 least significant bits; the most significant Pi bits are set to zero. Consequently K verifies the relation: K ⁇ 2 P2 - 1.
  • P2 is commonly chosen to be greater than PI.
  • the output bus of the accumulator is made up of P1 + P2 bits.
  • the P1 + P2 bits encode the phase of the signal to be generated.
  • the phase law generated by the accumulator 1 corresponds to a signal whose frequency F is given by the expression:
  • F 2 P1 X 2 P2 FH (1) in which F H is the frequency of a clock signal H.
  • the accumulator 1 comprises a counter 11 and a multiplier 12.
  • the counter 11 counts from 0 to 2 P1 ⁇ 2 P2 - 1 in steps of one at the rate of a clock H.
  • the output of the counter 11, coded on P1 + P2 bits, constitutes one of the inputs of the multiplier 12.
  • the second input of the multiplier 12 is constituted by the frequency setpoint K, coded on P2 bits.
  • the multiplier 12 multiplies its two inputs between them, modulo 2 P1 ⁇ 2 P2 .
  • the output of the multiplier 12 is the result RE of the multiplication; it is coded on P1 + P2 bits.
  • the operation performed is expressed by the following relationship:
  • the truncation means 6, 7, 8 adapt the number of bits supplied by the accumulator 1 on the one hand, to the capacity of the table 2 and, on the other hand, to the means 9, 10 for generating a pulse synchronization.
  • the truncation means 6, 7, 8 can be broken down into a first means 6, a second means 7 and a third means 8.
  • the first means 6 takes into account the PI + P2 bits, coding the phase, supplied by the accumulator 1.
  • the first means 6 calculates the rest of the value of the modulo 2 phase P2 . This calculation amounts to ignoring the most significant PI bits. This calculation is equivalent to a multiplication by 2 P1 of the phase law generated by the accumulator 1; which amounts to multiplying the frequency by 2 P1 .
  • This signal is coded on P2 bits.
  • the second means 7 truncates from R bits the P2 bits supplied by the first means 6. This operation consists in not taking into account the R least significant bits.
  • This truncation operation is conventional in known digital synthesizers. Indeed, the tables 2 generally have a number of address bits less than the number of bits of the accumulator 1. Reference is made to the address bits, because generally the tables are located in memories; a memory box being accessed by the address bits.
  • the truncation does not modify the frequency Fa of the input signal.
  • the frequency Fa of the signal at the output of the second means 7 is given by expression (3).
  • the output of the second means 7 addresses the table 2 with a number of bits equal to P2-R.
  • the truncation operation generates parasitic signals. To get rid of it, there is a technique which consists in adding a random signal to the output signal of accumulator 1.
  • the third means 8 extracts the most significant bit MSB, from the value of the phase at the output of the accumulator 1.
  • the output signal of the third means 8 is obtained by a truncation of P1 + P2- 1 bits of the P1 + P2 output bits of accumulator 1.
  • the MSB of the output bus of accumulator 1 has a frequency Fs identical to that of the output signal of the synthesizer. In in reality, the MSB is not "exactly" periodic as illustrated by the description opposite figure 4; the MSB contains non-harmonic frequencies.
  • the MSB presents on certain fronts a variable delay, between 0 and a period of the clock H, with respect to a signal of frequency Fs. This variation is deterministic; it is a function of the relationship between the K value of the frequency setpoint and the value of the modulo 2 P1 x 2 P2 . It can therefore be compensated; compensation is the subject of a variant of the system.
  • Table 2 transforms the phase law into a sinusoidal digital signal.
  • Table 2 converts the phase samples to amplitude samples. Given the symmetries of the sine function, table 2 may contain only a quarter of a period of the sine function.
  • the two most significant bits of the input bus, at P2-R bits, are used to reconstruct the entire period according to a process known to those skilled in the art.
  • the digital analog converter 3 converts the digital sinusoidal signal, output from table 1, into an analog signal.
  • the filter 4 filters the output signal from the digital analog converter 3 to filter, in particular, the spectral components due to the sampling.
  • the sinusoidal analog signal has a frequency Fa given by equation (3).
  • the filter 4 introduces into the output signal a phase variation as a function of the frequency. This phase variation can be broken down into:
  • the adder 13 compensates for the offset. This arrangement is the subject of a variant of the invention.
  • the adder 13 can also be incorporated into the table 2 in the form of taking the offset into account in the stored values.
  • the means 9, 10 for generating a synchronization pulse generate a synchronization pulse, from the output signal of the third truncation means 8.
  • the synchronization pulse synchronizes the synchronizable divider 5.
  • the means 9, 10 can be broken down into a first means 9 and a second means 10 for generating an impulse.
  • the first means 9 preferably performs a differentiation of the output signal from the third truncation means 8.
  • the first means 9 can consist of a JK flip-flop.
  • the differentiation makes it possible to obtain a pulse, at the output of the first means 9, which is triggered by a front; in the example used, this is the falling edge of the output signal from the third truncation means 8.
  • the falling edge corresponds to the instant t, synchronous with the clock H, where the content of the accumulator becomes greater than or equal to the modulo of the accumulator. In the example, this modulo is chosen equal to 2 P1 x 2 P2 . That is to say that at the previous clock stroke, ie at t-t H , the content of the accumulator has a value A.
  • the first column of the table contains the values taken by the output of the counter 11. The output changes between 0 and 31 at the rate of the clock H.
  • the second column contains the values taken by the output of the multiplier 12 as well as the state of the MSB of this output, this for two frequencies different.
  • the third column contains the values taken by the output of the differentiator 9, this for each of the preceding frequencies.
  • the output bit MSB of the multiplier 12 is coherent since it is reset synchronously to the counter 11. Given the manner in which the output pulse of the differentiator 9 is generated, this pulse is also coherent, as the MSB bit, and it has the same frequency as the MSB bit.
  • the second means 10 has the function of compensating for certain delays.
  • the compensation includes an integer number of clock ticks to which is added a fractional part of a clock tick which can be performed in analog.
  • the delays mainly come from: - the pipeline differential between the synchronization channel, which includes the means 8 and 9, and the signal synthesis channel, which includes the truncation means 6 and 7, the adder 13, the table 2 and the DAC 3,
  • Compensation for the delay is controlled via a setpoint. This can be developed, for example, from the following information: - the content of the accumulator when the MSB bit goes to 1,
  • the synchronizable divider 5 preferably divides by a power of two the output signal of the filter 4, which has the frequency Fa.
  • the signal on output Q is a division by two of the signal which feeds the clock input of the rocker.
  • FIG. 5a is a chronogram of the phase states of the non-coherent divider of FIG. 1.
  • FIG. 5b is a chronogram of the phase states of the coherent divider of FIG. 4.
  • the input signal of the divider is assumed to be produced from a coherent accumulator.
  • the signal 20 represents the clock input of the divider 5 when the frequency setpoint at the input of the device is equal to F,; signal 20 has frequency Fa,.
  • the signal 21 represents the phase states of the divider 5.
  • the divider 5 in this example performs a division by four.
  • the divider 5 thus comprises four phase states, noted from 0 to 3, which follow one another at the rate of its clock input.
  • the signal 22 represents the clock input of the divider 5 when the frequency setpoint at the input of the device is equal to F 2 ; signal 22 has the frequency Fa 2 .
  • the signal 23 represents the clock input of the divider 5 when the frequency setpoint at the input of the device is again equal to F,.
  • the signal 24 represents the time scale.
  • the output signal Before time t 0 , the output signal has a frequency F, the input signal of the divider 5 has a frequency Fa, and it is represented by the signal 20.
  • the frequency setpoint K changes so that the output signal has a frequency F 2 .
  • the clock input of the divider is represented by the signal 22.
  • the signal 20 is continued in dotted lines beyond t 0 .
  • the phase states of the divider evolve continuously, but at the rate of the frequency Fa 2 after the instant t 0 .
  • the frequency setpoint K changes so that the output signal again has a frequency F,.
  • the clock input of the divider is represented by the signal 23.
  • the signal 22 is continued in dotted lines beyond t,.
  • the divider input signal is assumed to be produced from a coherent accumulator.
  • the signal 23 takes the form that the signal 20 would have had if no frequency change had taken place; a phase break generally exists at time t, between signals 22 and 23.
  • the phase states of the divider evolve continuously, but at the rate of the frequency Fa, after time t,.
  • the comparison of the phase states 21 of the divider, after time t illustrates the loss of coherence after a frequency change.
  • the phase states of the divider may be different from the phase states, shown in dotted lines below signal 20, that the divider would have had if the frequency had not been changed.
  • the phase states of the divider take place at a different speed; this destroys the coherence because when returning to the initial frequency no information allows the divider to resume its phase cycle as if there had been no change in frequency.
  • the usual dividers do not, in general, provide the signals describing the phase states of the divider; in the case of a divider by 2 P1 , no signal describes the Pi phase states. On the other hand, the usual dividers generally have a reset input.
  • the synchronization pulse generated by the means 9, 10 for generating a synchronization pulse, controls the reset input of the divider, to impose the instant of the zero state of the synchronizable divider 5.
  • the reset pulse makes it possible to correctly place the phase cycle of the divider 5 by imposing the instant of the phase zero of the divider 5.
  • FIG. 5b represents the phase states of a divider by four , of a device according to the invention, to which a frequency change is applied and then a return to the initial frequency F,.
  • the synchronization pulse falls during the zero phase instant of the divider; this impulse has no effect.
  • the frequency is modified and goes from F, to F 2 .
  • Changing the frequency changes the duration of the phase states of the divider.
  • the signal at the input of the divider, of initial frequency Fa is continued in dotted lines during the time when the frequency is Fa 2 .
  • the phase cycle of the divider 5 no longer depends on the history of frequency changes but on the phase of the MSB signal which is itself coherent; the MSB signal for generating the synchronization pulse.
  • Figure 5b illustrates how the synthesizer output signal is kept consistent despite a frequency change.
  • Signal 20 represents the clock input of divider 5 when the frequency setpoint at the input of the device is equal to F,; signal 20 has frequency
  • the signal 21 represents the phase states of the divider 5.
  • the divider 5 in this example performs a division by four.
  • the divider 5 thus comprises four phase states, noted from 0 to 3, which follow one another at the rate of its clock input.
  • the signal 22 represents the clock input of the divider 5 when the frequency setpoint at the input of the device is equal to F 2 ; signal 22 has the frequency Fa 2 given by equation (3).
  • the signal 23 represents the clock input of the divider 5 when the frequency setpoint at the input of the device is again equal to F,.
  • the signal 24 represents the time scale.
  • the signal 25 is an illustration of the synchronization signal of the divider 5. In steady state, the synchronization signal 25 has the same frequency as the output signal of the synthesizer.
  • the frequency of the synchronizing signal is Fa, / 2 2 to t 0, then F 2/2 2, between t 0 and t, and again Fa, / 2 2 beyond t.
  • the synchronization pulse drops at the same time as the zero state of the divider 5; for example at times t 2 , t 3 , t 4 , t 6 , t 7 and t 8 .
  • the output signal Before time t 0, the output signal has a frequency F i, the input signal from the divider 5 has a frequency Fa, and it is represented by the signal 20.
  • the frequency setpoint K changes so that the output signal has a frequency F 2 .
  • the clock input of the divider is represented by the signal 22.
  • the signal 20 is continued in dotted lines beyond t 0 .
  • the phase states 21 of the divider and the synchronization signal 25 are continued in dotted lines beyond t 0 as if the setpoint K had not been modified.
  • the output signal of filter 4 changes frequency, the frequency becomes equal to Fa 2 .
  • the phase states of the divider evolve continuously, but at the rate of the frequency Fa 2 after the instant t 0 .
  • the frequency setpoint K changes so that the output signal again has a frequency F,.
  • the clock input of the divider is represented by the signal 23.
  • the signal 22 is continued in dotted lines beyond t,.
  • the phase states 21 of the divider and the synchronization signal 25 are continued in dotted lines beyond t, as if the setpoint K had not been modified
  • the output signal of the filter 4 changes frequency, the frequency again becomes equal to Fa,.
  • the signal 23 being produced from the coherent accumulator 1, the signal 23 is coherent.
  • there is generally a phase break in the output signal of the filter 4 so that the signal 23 is identical to the signal 20 followed by dotted lines.
  • the phase states of the divider evolve continuously, but at the rate of the frequency Fa, after the instant t,.
  • time t 5 there is a break in the phase states 21.
  • phase states 21 evolve continuously regardless of the frequency changes.
  • the phase states become again those which would have continued after t 0 if there had been no change in frequency at times t 0 and t,.
  • the time between instants t, and t 5 corresponds to a transition period. The duration of this period depends on: - the frequency F,, - the instant t, where the frequency change occurs.
  • This duration is less than a period of the frequency F,.
  • this transitional period also exists during the first frequency change, after time t 0 . But in Figure 5b it does not appear. Beyond the instant t 5 the output signal of the divider is consistent with the output signal of the divider present before the instant t 0 and this despite the frequency change between the instants t 0 and t,. The frequency regime of the synthesizer output signal is established; the synchronization pulses arriving after the instant t 5 have no effect, they fall during the zero state of the divider 5.
  • FIG. 6 gives a representation of such an alternative in a device according to the invention.
  • the device comprises elements identical to the device described with reference to FIG. 2. These elements have the same reference number; they are not re-described.
  • the device implements the residue algebra, this algebra is better known by the name RNS abbreviation of the Anglo-Saxon terms Residues Number System.
  • RNS abbreviation of the Anglo-Saxon terms Residues Number System.
  • the article by WA Chren “One-Hot Residue Coding for Low Delay-Power Product CMOS Design” with reference IEEE TRANSACTIONS ON CIRCUITS AND SYSTEMS-II: ANALOG AND DIGITAL SIGNAL PROCESSING, Vol.45, NO.3.MARCH 1998 gives a description of this system.
  • the battery 1 of FIG. 2 is replaced, in this embodiment, by several small batteries 30 s .
  • Each accumulator 30j has for modulo Mi; the accumulator 30 0 preferably having for modulo 4.2 P1 , in the case where the synchronizable divider 5 would have a rank of division, or order, equal to 2 P1 .
  • the accumulator 30 0 is separated into two accumulators: a first modulo accumulator 4 and a second modulo accumulator equal to the division rank. If the modulo of this second accumulator is not prime with the other Mi modulos, it must be broken down according to its prime factors. And these different factors must be distributed, by combining them with the different Mi modulos, so as to respect the condition of obtaining primary accumulators between them.
  • the division rank of the synchronizable divider is equal to 15.
  • the different modulo 4.2 P1 , M1 Mm are all prime among themselves; that is, whatever two modulo Mj and Mk, from the list of modulo 4.2 P1 , M1, ..., Mm, the only common divisor for Mj and Mk is 1.
  • the word control command Ki at the input of each accumulator 30j is equal to the remainder of the division of the frequency word K by the modulo of the corresponding accumulator. All the outputs of the 3O s accumulators represent the phase of the signal in the modulo base (4.2 P , M1, ..., Mm).
  • phase states equal to the product of the modulo, that is to say (4 2 PI ) ⁇ (Ml) ⁇ ... (Mm).
  • the number of phase states is equal to 2 P1 x 2 P2 .
  • Table 2 generally has a phase resolution lower than that defined by all of the accumulators. In this case, it is necessary to carry out a truncation operation which consists in passing from a representation of the phase on the basis of the modulos (4.2 P1 , M1, ..., Mm) to a representation on the basis of the modulos ( 4.2 P1 , M1, ..., Ms) with s ⁇ m.
  • the device comprises a first dividing block 31 for performing this truncation.
  • the output signal of the first division block 31 is the integer part of the quotient represented on the remaining modulos. This imposes a new restriction on the choice of modulos: each modulo from M (s + 1) to Mm must present an inverse for each of the remaining modulos from 4.2 P1 to Ms, to make the division operation possible.
  • the output of the first division block 31 is represented on the basis of the modulos (4.2 P1 , M1, ..., Ms).
  • the device includes a second division block 32.
  • This second block 32 divides by the product 4 ⁇ Ml ⁇ M2 ⁇ ... ⁇ Ms in order to be able to represent the signal only on modulo 2 P1 .
  • the output signal of this division is therefore a signal on P1 bits.
  • a third truncation means 8 extracts the MSB bit from the output of the second block 32. This extraction has been described with reference to FIG. 2.
  • a first means 9 for generating a synchronization pulse preferably performs: a differentiation of the output signal from the third truncation means 8 as in the first embodiment of the invention.
  • the second means 10 for generating a synchronization pulse has the function of compensating for certain delays as in the first embodiment of the invention.
  • the device includes a multiplier operator 33.
  • This operator 33 multiplies the signal frequency by 2 P1 .
  • the multiplication relates only to the first modulo (4 ⁇ 2 pl ).
  • the output signal of the operator 33 is the remainder modulo 4 of the input signal of the operator 33.
  • the signal, at the input of the table 2 is represented on the basis of the modulos (4, M1,. .., Ms).
  • the modulo 4 on this base saves material for coding the sinus. Indeed, it suffices to code a quarter of a sinus period and to use the symmetries to reconstruct the whole of the sinusoid. By choosing to use the modulo 4 for this purpose and by choosing to divide by a power of two at the output of the DAC, it becomes necessary to combine these two factors, 4 and 2 P1 , in the same accumulator.
  • modulo 4 is not prime with a modulo 2 P1 .
  • the grouping of modulo 4 and 2 P in the same accumulator leads to the embodiment described above.
  • Other embodiments are possible; for example modes which do not use the symmetries of the sine, or for example modes in which the order of the divisor is an odd number.
  • FIG. 7 illustrates an embodiment of a coherent accumulator 30 s of modulo Mi, of the device of FIG. 6.
  • the accumulator 30j comprises a counter 33 s and a multiplier 34j.
  • the counter 33j counts from 0 to Mi-1 in steps of one at the rate of a clock H.
  • the output Ci of the counter 33j constitutes one of the inputs of the multiplier 34j.
  • the second input of the multiplier 34j is constituted by the frequency setpoint Ki.
  • the multiplier 34j multiplies its two inputs between them, modulo Mi.
  • the output of the multiplier 34j is the result Ri of the multiplication.
  • the operation performed is expressed by the following relationship:
  • the output of the multiplier 34 ( corresponds to the output of the accumulator 30 *.

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Abstract

L'invention concerne un dispositif de synthèse numérique directe de fréquence. Le dispositif comprend: un accumulateur cohérent (1), de modulo M, pour générer une première loi de phase à partir d'un mot de commande de fréquence, une table (2), adressée par une deuxième loi de phase dérivée de la première loi de phase, pour générer un signal sinusoïdal numérique, un convertisseur numérique analogique (3) pour convertir le signal sinusoïdal numérique en un signal sinusoïdal analogique, un filtre (4) pour filtrer le signal sinusoïdal analogique, et un diviseur (5) pour diviser le signal filtré, le diviseur a un certain ordre inférieur à M et il a une entrée de synchronisation commandée par une impulsion de synchronisation pour resynchroniser le signal après division, l'impulsion de synchronisation étant élaborée à partir de la loi de phase. Application: in particulier à des snthétiseurs numériques pour radar.

Description

SYNTHETISEUR NUMERIQUE A DIVISION COHERENTE
La présente invention se rapporte à un dispositif de synthèse numérique de fréquence, et en particulier à un dispositif effectuant une synthèse numérique directe de fréquence.
Elle permet notamment de générer des signaux analogiques à une fréquence déterminée, notamment dans un train d'ondes, en conservant une cohérence de phase entre deux salves de même fréquence du train d'ondes. Deux salves de même fréquence du train d'ondes sont dites cohérentes, si, après avoir prolongé fictivement la durée de la première salve jusqu'à la deuxième salve, la phase de la deuxième salve est la même que la phase de la première salve.
La synthèse numérique est une technique de synthèse de fréquence qui consiste à calculer numériquement, à des instants réguliers, la valeur des échantillons du signal à générer et à convertir ces échantillons au moyen d'un convertisseur numérique analogique pour générer un signal analogique. Les convertisseurs numériques analogiques sont couramment désignés par l'abréviation CNA ou DAC suivant la terminologie anglo- saxonne.
Les synthétiseurs de fréquence obtenus par cette technique sont très attractifs en ce qui concerne leur volume, leur poids et leur consommation d'énergie car ils peuvent bénéficier d'une intégration importante. Leurs autres avantages sont notamment une très grande résolution et des temps de commutation très faibles.
La demande de brevet français n° 97 05 625, publiée sous le n°27 63 196, déposée au nom de la demanderesse a pour objet un certain type de synthétiseur de fréquence. Dans un tel synthétiseur, la synthèse de fréquence n'est pas directe car le synthétiseur comporte une boucle de phase.
Les synthétiseurs numériques directs connus élaborent une loi de phase à partir d'une information de fréquence. La loi de phase est élaborée par un accumulateur. Une table transforme la loi de phase en un signal numérique sinusoïdal. Le signal numérique sinusoïdal est converti en un signal analogique par un convertisseur numérique analogique. L'utilisation d'un convertisseur numérique analogique introduit des défauts qui induisent la création de composantes spectrales parasites. Les défauts sont liés d'une part à la quantification du signal et d'autre part aux non-linéarités du CNA. En particulier :
- le CNA est limité à un nombre de bits NB qui est en général plus faible que le nombre de bits N avec lequel la table calcule le signal numérique sinusoïdal. Le passage de N bits à NB bits génère une erreur de quantification qui se traduit par la présence de raies parasites sur le signal en sortie du CNA,
- du fait de la quantification en entrée du CNA, la fonction de transfert du CNA, c'est-à-dire la tension de sortie en fonction des mots numériques d'entrée, est une fonction en escalier. Les différences de hauteur entre les marches de l'escalier et l'existence de phénomènes irréguliers lors de la transition entre marches induisent des non-linéarités. Ces non-linéarités s'ajoutent à l'erreur de quantification précitée.
Une méthode connue pour améliorer la pureté spectrale de ce type de synthétiseur consiste à diviser le signal issu du convertisseur numérique analogique. La division est précédée d'un filtrage des composantes spectrales introduites par l'échantillonnage. Cette méthode a pour inconvénient majeur de perdre la cohérence de phase du fait de l'opération de division.
Un but de l'invention est de remédier à cet inconvénient. Grâce à l'utilisation d'un accumulateur cohérent et d'un diviseur synchronisable, un dispositif selon l'invention améliore la pureté spectrale, en divisant le signal de sortie du synthétiseur numérique, tout en conservant la cohérence de phase, en synchronisant le diviseur par un signal de synchronisation issu de l'accumulateur cohérent. Ainsi, le dispositif conserve la cohérence de phase entre des salves de même fréquence d'un train d'ondes, même si, entre ces salves, le synthétiseur a émis une salve dont la fréquence est différente.
Un dispositif de synthèse numérique direct de fréquence, selon l'invention, comprend : un accumulateur cohérent, de modulo M, pour générer une première loi de phase à partir d'un mot de commande de fréquence, une table, adressée par une deuxième loi de phase dérivée de la première loi de phase, pour générer un signal sinusoïdal numérique, un convertisseur numérique analogique pour convertir le signal sinusoïdal numérique en un signal sinusoïdal analogique, un filtre pour filtrer le signal sinusoïdal analogique, et un diviseur, d'un certain ordre inférieur à M, pour diviser le signal filtré, le diviseur ayant une entrée de synchronisation commandée par une impulsion de synchronisation pour resynchroniser le signal après division, l'impulsion de synchronisation étant élaborée à partir de la loi de phase.
Dans un premier mode de réalisation, l'invention consiste à utiliser le bit de poids fort de la loi de phase issue de l'accumulateur cohérent, possédant PI bits supplémentaires par rapport aux dispositifs habituels, pour synchroniser le diviseur. Lequel diviseur, de rang 2P1 , participe à la purification du spectre du signal issu du convertisseur numérique analogique.
Dans un autre mode de réalisation, l'invention consiste à séparer l'accumulateur cohérent en plusieurs accumulateurs cohérents, de modulo Mi inférieur au modulo M, de manière à former une base de modulo dans un système de numération à résidu, les sorties des accumulateurs représentant la phase du signal dans la base des modulo. Un premier moyen de division, fonctionnant suivant ce système de numération à résidu, permet d'adapter la loi de phase ; l'adaptation permet de passer d'une première représentation sur la base des modulo des accumulateurs à une deuxième représentation sur une deuxième base de modulo compatible de la résolution de la table, pour pouvoir adresser la table. Un deuxième moyen de division, fonctionnant suivant ce système de numération à résidu, permet d'adapter une seconde fois la loi de phase ; l'adaptation permet de passer de la deuxième représentation à une troisième représentation sur une troisième base de modulo. La troisième base de modulo contient un seul modulo égal au rang de division. De même que dans le premier mode de réalisation, un moyen extrait un bit de poids fort, d'un signal cohérent, pour synchroniser le diviseur. Dans ce mode de réalisation de l'invention, le bit de poids fort est extrait de la troisième représentation de la loi de phase. De manière préférentielle, le signal pour synchroniser le diviseur est une impulsion ; cette impulsion est générée par la différentiation du front descendant du bit de poids fort. Le bit de poids fort est communément désigné par le sigle MSB, abréviation des termes anglo-saxons Most Significant Bit. L'impulsion effectue une remise à zéro périodique du diviseur. Lors d'un changement de fréquence, qui correspond à un changement de fréquence de salve, l'impulsion de synchronisation assure le placement correct du cycle de phase du diviseur en imposant l'instant du zéro de phase du diviseur. Ainsi, le cycle de phase du diviseur ne dépend pas de l'historique des changements de fréquence comme dans les dispositifs connus ; il dépend de la phase du bit de poids fort qui est lui- même cohérent, car issu de l'accumulateur cohérent.
Ainsi lorsque la fréquence est établie, le cycle des états de phase du diviseur est également établi. En effet, l'impulsion de synchronisation intervient pendant l'état de phase zéro du diviseur ; l'impulsion de synchronisation n'a pas d'effet sur le déroulement des états de phase du diviseur. Par conséquent, l'impulsion de synchronisation peut même présenter une variation temporelle sans que ceci ait une incidence sur la cohérence, ou sur la pureté spectrale, du signal de sortie du diviseur ; à condition que cette variation temporelle reste inférieure à la durée de l'état de phase zéro du diviseur.
D'autres caractéristiques et avantages de l'invention ressortiront lors de la description suivante, présentée à titre d'illustration non limitative et faite en regard des figures annexées qui représentent : - la figure 1 , un exemple de réalisation d'un dispositif selon l'art antérieur,
- la figure 2, un premier mode de réalisation d'un dispositif selon l'invention,
- la figure 3, un mode de réalisation d'un accumulateur cohérent compris dans le dispositif de la figure 2,
- la figure 4, un tableau des états de certains signaux du dispositif de la figure 3 dont l'accumulateur cohérent a un modulo M donné,
- la figure 5a, un chronogramme des états de phase du diviseur non cohérent de la figure 1 , - la figure 5b, un chronogramme des états de phase du diviseur cohérent de la figure 4,
- la figure 6, un second mode de réalisation d'un dispositif selon l'invention,
- la figure 7, un mode de réalisation d'un accumulateur cohérent compris dans le dispositif de la figure 6.
Dans l'ensemble du document les termes « bit de poids fort » et « MSB » sont équivalents, ainsi que les termes « ordre » du diviseur et « rang de division » du diviseur.
La figure 1 représente par un synoptique, un synthétiseur numérique direct selon l'art antérieur. Le synthétiseur comporte un accumulateur 1 , une table 2, un convertisseur numérique analogique 3, un filtre 4 et un diviseur 5. L'accumulateur 1 élabore une loi de phase à partir d'une information de fréquence. La table 2 transforme la loi de phase en un signal numérique sinusoïdal. La table 2 peut être une zone mémoire adressée en fonction de la valeur de la phase présente en sortie de l'accumulateur 1. Le convertisseur numérique analogique 3 convertit le signal numérique sinusoïdal en un signal analogique. Le filtre 4 filtre le signal de sortie du convertisseur numérique analogique 3 pour filtrer, en particulier, les composantes spectrales introduites par l'échantillonnage. Le diviseur 5 divise le signal filtré pour en améliorer la pureté spectrale.
Le spectre du signal, après filtrage, présente de nombreuses raies parasites. Les causes principales d'apparition de ces raies ont été décrites précédemment ; ces causes sont inséparables du processus de conversion numérique analogique. Une première cause est due à la quantification de l'amplitude et une deuxième cause est due aux non- linéarités du CNA. Une méthode connue, pour améliorer la pureté spectrale du signal filtré, est de diviser le signal au moyen du diviseur. Mais l'inconvénient majeur, comme il a été précédemment indiqué, réside dans la perte de cohérence du fait de la division. La figure 2 représente par un synoptique un premier mode de réalisation d'un synthétiseur numérique direct selon l'invention.
De même que dans le synthétiseur de l'art antérieur, le synthétiseur, selon l'invention, comporte un accumulateur 1 , une table 2, un convertisseur numérique analogique 3, un filtre 4 et un diviseur 5. L'accumulateur 1 élabore une première loi de phase à partir d'une information de fréquence ; la table 2 transforme une deuxième loi de phase dérivée de la première loi de phase en un signal numérique sinusoïdal ; le convertisseur numérique analogique 3 convertit le signal numérique sinusoïdal en un signal analogique ; le filtre 4 filtre le signal de sortie du convertisseur numérique-analogique 3 pour filtrer, en particulier, les composantes spectrales introduites par l'échantillonnage ; le diviseur 5 divise le signal filtré pour en améliorer la pureté spectrale.
En outre, le synthétiseur comporte des moyens de troncature 6, 7, 8 et des moyens 9, 10 de génération d'une impulsion de synchronisation et, le diviseur 5 est synchronisable.
L'accumulateur 1 est un accumulateur cohérent de phase binaire dont le modulo est M = 2P1 x 2P2. L'accumulateur 1 reçoit en entrée un mot K qui code la fréquence désirée du signal de sortie du synthétiseur. Le bus d'entrée de l'accumulateur 1 est composé de P1 + P2 bits. Dans ce mode de réalisation, le mot K est codé sur seulement P2 bits, les P2 bits de poids faibles ; les Pi bits de poids forts sont mis à zéro. Par conséquent K vérifie la relation : K < 2P2 - 1. P2 est couramment choisi supérieur à PI . Le bus de sortie de l'accumulateur est composé de P1 + P2 bits. Les P1 + P2 bits codent la phase du signal à générer. La loi de phase générée par l'accumulateur 1 correspond à un signal dont la fréquence F est donnée par l'expression :
F = 2P1 X 2P2 FH (1 ) dans laquelle FH est la fréquence d'un signal d'horloge H.
La figure 3 illustre un mode de réalisation d'un accumulateur cohérent de modulo M = 2P1 x 2P2. L'accumulateur 1 comprend un compteur 11 et un multiplicateur 12. Le compteur 11 compte de 0 à 2P1 χ 2P2 - 1 par pas de un au rythme d'une horloge H. La sortie du compteur 11 , codée sur P1 + P2 bits, constitue une des entrées du multiplicateur 12. La deuxième entrée du multiplicateur 12 est constituée par la consigne de fréquence K , codée sur P2 bits. Le multiplicateur 12 multiplie ses deux entrées entre elles, modulo 2P1 χ 2P2. La sortie du multiplicateur 12 est le résultat RE de la multiplication ; elle est codée sur P1 + P2 bits. L'opération effectuée s'exprime par la relation suivante :
RE = [K x (sortie du compteur)] mod ulo (2P1 x 2P2 ) (2) La sortie du multiplicateur 12 correspond à la sortie de l'accumulateur 1.
Les moyens de troncature 6, 7, 8 adaptent le nombre de bits fournis par l'accumulateur 1 d'une part, à la capacité de la table 2 et, d'autre part, aux moyens 9, 10 de génération d'une impulsion de synchronisation.
Les moyens de troncature 6, 7, 8 peuvent se décomposer en un premier moyen 6, un deuxième moyen 7 et un troisième moyen 8.
Le premier moyen 6 prend en compte les PI + P2 bits, codant la phase, fournis par l'accumulateur 1. Le premier moyen 6 calcule le reste de la valeur de la phase modulo 2P2 . Ce calcul revient à ne pas tenir compte des PI bits de poids forts. Ce calcul est équivalent à une multiplication par 2P1 de la loi de phase générée par l'accumulateur 1 ; ce qui revient à multiplier la fréquence par 2P1. Le signal fournit par le premier moyen 6 a une fréquence Fa donnée par l'expression : Fa = F x2pl= ^-FH (3)
Ce signal est codé sur P2 bits.
Le deuxième moyen 7 tronque de R bits les P2 bits fournis par le premier moyen 6. Cette opération consiste à ne pas prendre en compte les R bits de poids faibles. Cette opération de troncature est classique dans les synthétiseurs numériques connus. En effet, les tables 2 possèdent généralement un nombre de bits d'adresse inférieur au nombre de bits de l'accumulateur 1. Il est fait allusion aux bits d'adresse, car généralement les tables sont implantées dans des mémoires ; une case mémoire étant accédée par les bits d'adresse. La troncature ne modifie pas la fréquence Fa du signal d'entrée. La fréquence Fa du signal en sortie du deuxième moyen 7 est donnée par l'expression (3). La sortie du deuxième moyen 7 adresse la table 2 avec un nombre de bits égal à P2-R . Par contre, l'opération de troncature génère des signaux parasites. Pour s'en affranchir, il existe une technique qui consiste à ajouter un signal aléatoire au signal de sortie de l'accumulateur 1.
Le troisième moyen 8 extrait le bit de poids fort MSB, de la valeur de la phase en sortie de l'accumulateur 1. Le signal de sortie du troisième moyen 8 est obtenu par une troncature de P1 + P2- 1 bits des P1 + P2 bits de sortie de l'accumulateur 1. Le MSB du bus de sortie de l 'accumulateur 1 a une fréquence Fs identique à celle du signal de sortie du synthétiseur. En réalité, le MSB n'est pas « exactement » périodique comme l'illustre la description en regard de la figure 4 ; le MSB contient des fréquences non- harmoniques. Le MSB présente sur certains fronts un retard variable, compris entre 0 et une période de l'horloge H, par rapport à un signal de fréquence Fs . Cette variation est déterministe ; elle est fonction du rapport qui existe entre la valeur K de la consigne de fréquence et la valeur du modulo 2P1 x 2P2. Elle peut par conséquent être compensée ; la compensation fait l'objet d'une variante du dispositif.
La table 2 transforme la loi de phase en un signal numérique sinusoïdal. La table 2 convertit les échantillons de phase en des échantillons d'amplitude. Compte tenu des symétries de la fonction sinus, la table 2 peut ne contenir que le quart d'une période de la fonction sinus. Les deux bits de poids fort du bus d'entrée, à P2-R bits, sont utilisés pour reconstituer l'ensemble de la période selon un processus connu par l'homme de l'art. Le convertisseur numérique analogique 3 convertit le signal numérique sinusoïdal, de sortie de la table 1 , en un signal analogique.
Le filtre 4 filtre le signal de sortie du convertisseur numérique analogique 3 pour filtrer, en particulier, les composantes spectrales dues à l'échantillonnage. En sortie du filtre 4, le signal analogique sinusoïdal a une fréquence Fa donnée par la relation (3). Le filtre 4 introduit dans le signal de sortie une variation de phase en fonction de la fréquence. Cette variation de phase peut être décomposée en :
- une variation linéaire,
- un offset de phase indépendant de la fréquence, - une variation résiduelle dépendante de la fréquence.
Un additionneur 13 est représenté en traits pointillés sur la figure
2. Il est introduit entre le deuxième moyen 7 de troncature et la table 2.
L'additionneur 13 permet de compenser l'offset. Cette disposition fait l'objet d'une variante à l'invention. L'additionneur 13 peut aussi être incorporé dans la table 2 sous la forme d'une prise en compte de l'offset dans les valeurs stockées.
Les moyens 9, 10 de génération d'une impulsion de synchronisation génèrent une impulsion de synchronisation, à partir du signal de sortie du troisième moyen 8 de troncature. L'impulsion de synchronisation synchronise le diviseur synchronisable 5. Les moyens 9, 10 peuvent se décomposer en un premier moyen 9 et un deuxième moyen 10 de génération d'une impulsion.
Le premier moyen 9 effectue, de préférence, une différentiation du signal de sortie du troisième moyen 8 de troncature. Le premier moyen 9 peut consister en une bascule JK. La différentiation permet d'obtenir une impulsion, en sortie du premier moyen 9, qui est déclenchée par un front ; dans l'exemple retenu, il s'agit du front descendant du signal de sortie du troisième moyen 8 de troncature. Le front descendant correspond à l'instant t, synchrone de l'horloge H, où le contenu de l'accumulateur devient supérieur ou égal au modulo de l'accumulateur. Dans l'exemple, ce modulo est choisi égal à 2P1 x 2P2. C'est à dire qu'au coup d'horloge précédent, soit à t- tH , le contenu de l'accumulateur a une valeur A . Et, après addition de la valeur K à l'instant t, le contenu de l'accumulateur a une valeurB donnée par la relation : B = A + K et B ≥valeur du mod ulo soit : A + K > 2P1 x 2P2. Le tableau de la figure 4 illustre les valeurs prises par différentes sorties de moyens du dispositif pour un modulo du compteur 11 pris égal à 2pl χ2P2 = 32 avec Pl = l et P2 = 4. La première colonne du tableau contient les valeurs prises par la sortie du compteur 11. La sortie évolue entre 0 et 31 au rythme de l'horloge H. La deuxième colonne contient les valeurs prises par la sortie du multiplicateur 12 ainsi que l'état du MSB de cette sortie, ceci pour deux fréquences différentes. La première fréquence F, a pour valeur K = 5 et la seconde fréquence F2 a pour valeur K = 3. La troisième colonne contient les valeurs prises par la sortie du différentiateur 9, ceci pour chacune des fréquences précédentes. Conformément à ce qui a été préalablement décrit, le bit MSB de sortie du multiplicateur 12 a la même fréquence que le signal de sortie du synthétiseur ; soit F, pour K = 5 , et F2 pour K = 3 . En outre, le bit MSB de sortie du multiplicateur 12 est cohérent car il est remis à zéro de manière synchrone au compteur 11. Etant donné la manière suivant laquelle l'impulsion de sortie du différentiateur 9 est générée, cette impulsion est aussi cohérente, comme le bit MSB, et elle a la même fréquence que le bit MSB.
Le deuxième moyen 10 a pour fonction de compenser certains retards. La compensation comprend un nombre entier de coups d'horloge auquel s'ajoute une partie fractionnaire d'un coup d'horloge qui peut être réalisée en analogique. Les retards proviennent principalement : - du différentiel de pipeline entre la voie de synchronisation, qui comprend les moyens 8 et 9, et la voie de synthèse du signal, qui comprend les moyens de troncature 6 et 7, l'additionneur 13, la table 2 et le CNA 3,
- de la variation linéaire de phase introduite par le filtre 4, - du retard de certains fronts du MSB dont la valeur est comprise entre 0 et une période de l'horloge H.
La compensation du retard est commandée par l'intermédiaire d'une consigne. Celle-ci peut être élaborée, par exemple, à partir des informations suivantes : - le contenu de l'accumulateur lorsque le bit MSB passe à 1 ,
- la consigne K de fréquence du synthétiseur.
Le diviseur synchronisable 5 divise préférentiellement par une puissance de deux le signal de sortie du filtre 4, qui a pour fréquence Fa .
Les diviseurs par une puissance de deux sont facilement disponibles ; ils sont fréquemment utilisés. Pour effectuer une division par deux, il est courant d'utiliser une bascule D dont la sortie Q est bouclée sur l'entrée D.
Dans ces conditions, le signal sur la sortie Q est une division par deux du signal qui alimente l'entrée horloge de la bascule.
L'utilisation d'un diviseur impair, ou d'un diviseur pair dont la valeur n'est pas une puissance de deux, correspond à d'autres modes de réalisation pour lesquels quelques adaptations sont nécessaires. Ces adaptations sont mineures ; elles peuvent par exemple consister en des adaptations de compteurs.
En sortie du diviseur 5 le signal divisé a pour fréquence Fs = F , avec F donnée par la relation (1 ). Le diviseur 5 divise par 2P1 la sortie du filtre 4. La division fait perdre la cohérence au synthétiseur. En effet, un diviseur par 2PI possède PI états de phase qui se déroulent au rythme de la fréquence d'entrée du diviseur ; le signal d'entrée attaquant l'entrée horloge du diviseur comme dans l'exemple de la bascule D préalablement cité. Les figures 5a et 5b représentent des chronogrammes, d'une division par quatre sans cohérence et d'une division par quatre avec cohérence. La figure 5a est un chronogramme des états de phase du diviseur non cohérent de la figure 1. La figure 5b est un chronogramme des états de phase du diviseur cohérent de la figure 4. Dans le cas de la division sans cohérence, figure 5a, le signal d'entrée du diviseur est supposé élaboré à partir d'un accumulateur cohérent. Ainsi, après un deuxième changement de fréquence pour revenir à la fréquence initiale, le signal d'entrée du diviseur redevient identique à ce qu'il était avant les deux changements de fréquence. L'entrée horloge du diviseur a une fréquence Fa = F χ2pl , dans le cas où le diviseur divise par 2P1 . Le signal 20 représente l'entrée horloge du diviseur 5 lorsque la consigne de fréquence en entrée du dispositif est égale à F, ; le signal 20 a pour fréquence Fa, . Le signal 21 représente les états de phase du diviseur 5. Le diviseur 5 effectue dans cet exemple une division par quatre. Le diviseur 5 comporte ainsi quatre états de phase, noté de 0 à 3, qui se succèdent au rythme de son entrée horloge. Le signal 22 représente l'entrée horloge du diviseur 5 lorsque la consigne de fréquence en entrée du dispositif est égale à F2; le signal 22 a pour fréquence Fa2. Le signal 23 représente l'entrée horloge du diviseur 5 lorsque la consigne de fréquence en entrée du dispositif est de nouveau égale à F, . Le signal 24 représente l'échelle des temps.
Avant l'instant t0 , le signal de sortie a une fréquence F, , le signal en entrée du diviseur 5 a une fréquence Fa, et il est représenté par le signal 20.
A l'instant t0 , la consigne K de fréquence change pour que le signal de sortie ait une fréquence F2. L'entrée horloge du diviseur est représentée par le signal 22. Le signal 20 est poursuivi en pointillés au-delà de t0. Les états de phase du diviseur évoluent de manière continue, mais au rythme de la fréquence Fa2 après l'instant t0.
A l'instant t, , la consigne K de fréquence change pour que le signal de sortie ait de nouveau une fréquence F, . L'entrée horloge du diviseur est représentée par le signal 23. Le signal 22 est poursuivi en pointillés au-delà de t, . Le signal d'entrée du diviseur est supposé élaboré à partir d'un accumulateur cohérent. Au deuxième changement de fréquence, qui permet un retour à la fréquence initiale, le signal 23 prend la forme qu'aurait eu le signal 20 si aucun changement de fréquence n'avait eu lieu ; une rupture de phase existe généralement à l'instant t, entre les signaux 22 et 23. Par contre, les états de phase du diviseur évoluent de manière continue, mais au rythme de la fréquence Fa, après l'instant t, . La comparaison des états de phase 21 du diviseur, après l'instant t, , illustre la perte de cohérence après un changement de fréquence. Après l'instant t, , les états de phase du diviseur peuvent être différents des états de phase, représentés en pointillés en-dessous du signal 20, qu'aurait eu le diviseur si la fréquence n'avait pas été changée. En changeant de fréquence, les états de phase du diviseur se déroulent à une vitesse différente ; ceci détruit la cohérence car lors du retour à la fréquence initiale aucune information ne permet au diviseur de reprendre son cycle de phase comme s'il n'y avait pas eu de changement de fréquence. Les diviseurs habituels ne fournissent pas, en général, les signaux décrivant les états de phase du diviseur ; dans le cas d'un diviseur par 2P1 , aucun signal décrit les Pi états de phase. Par contre, les diviseurs habituels possèdent généralement une entrée de remise à zéro. L'impulsion de synchronisation, générée par les moyens 9, 10 de génération d'une impulsion de synchronisation, commande l'entrée remise à zéro du diviseur, pour imposer l'instant de l'état zéro du diviseur synchronisable 5. Lors d'un changement de fréquence, l'impulsion de remise à zéro permet de placer correctement le cycle de phase du diviseur 5 en imposant l'instant du zéro de phase du diviseur 5. La figure 5b représente les états de phase d'un diviseur par quatre, d'un dispositif selon l'invention, auquel est appliqué un changement de fréquence puis un retour à la fréquence initiale F, . Lorsque la fréquence est établie, l'impulsion de synchronisation tombe pendant l'instant de phase zéro du diviseur ; cette impulsion est sans effet. A un instant déterminé, la fréquence est modifiée et passe de F, à F2. Le changement de fréquence modifie la durée des états de phase du diviseur. Le signal en entrée du diviseur, de fréquence initiale Fa, , est poursuivi en traits pointillés pendant le temps où la fréquence est Fa2. Contrairement aux dispositifs connus, le cycle de phase du diviseur 5 ne dépend plus de l'historique des changements de fréquence mais de la phase du signal MSB qui est lui- même cohérent ; le signal MSB permettant de générer l'impulsion de synchronisation.
La figure 5b illustre comment le signal de sortie du synthétiseur est maintenu cohérent malgré un changement de fréquence. Le signal 20 représente l'entrée horloge du diviseur 5 lorsque la consigne de fréquence en entrée du dispositif est égale à F, ; le signal 20 a pour fréquence
Fa, donnée par l'équation (3). Le signal 21 représente les états de phase du diviseur 5. Le diviseur 5 effectue dans cet exemple une division par quatre.
Le diviseur 5 comporte ainsi quatre états de phase, noté de 0 à 3, qui se succèdent au rythme de son entrée horloge. Le signal 22 représente l'entrée horloge du diviseur 5 lorsque la consigne de fréquence en entrée du dispositif est égale à F2 ; le signal 22 a pour fréquence Fa2 donnée par l'équation (3). Le signal 23 représente l'entrée horloge du diviseur 5 lorsque la consigne de fréquence en entrée du dispositif est de nouveau égale à F, . Le signal 24 représente l'échelle des temps. Le signal 25 est une illustration du signal de synchronisation du diviseur 5. En régime établi, le signal de synchronisation 25 a la même fréquence que le signal de sortie du synthétiseur. Dans l'exemple la fréquence du signal de synchronisation vaut Fa, /22 jusqu'à t0 , puis Fa2 /22 entre t0 et t, , puis de nouveau Fa, /22 au- delà de t, . En régime établi, l'impulsion de synchronisation tombe en même temps que l'état zéro du diviseur 5 ; par exemple aux instants t2 , t3 , t4 , t6 , t7 et t8.
Avant l'instant t0 le signal de sortie a une fréquence F, , le signal en entrée du diviseur 5 a une fréquence Fa, et il est représenté par le signal 20.
A l'instant t0 , la consigne K de fréquence change pour que le signal de sortie ait une fréquence F2. L'entrée horloge du diviseur est représentée par le signal 22. Le signal 20 est poursuivi en pointillés au-delà de t0. En-dessous du signal 20 les états de phase 21 du diviseur et le signal de synchronisation 25 sont poursuivis en pointillés au-delà de t0 comme si la consigne K n'avait pas été modifiée. Après l'instant t0 , le signal de sortie du filtre 4 change de fréquence, la fréquence devient égale à Fa2. Les états de phase du diviseur évoluent de manière continue, mais au rythme de la fréquence Fa2 après l'instant t0. A l'instant t, , la consigne K de fréquence change pour que le signal de sortie ait de nouveau une fréquence F, . L'entrée horloge du diviseur est représentée par le signal 23. Le signal 22 est poursuivi en pointillés au-delà de t, . En-dessous du signal 22 les états de phase 21 du diviseur et le signal de synchronisation 25 sont poursuivis en pointillés au- delà de t, comme si la consigne K n'avait pas été modifiée Après l'instant t, , le signal de sortie du filtre 4 change de fréquence, la fréquence devient de nouveau égale à Fa, . Or, le signal 23 étant élaboré à partir de l'accumulateur cohérent 1 , le signal 23 est cohérent. Ainsi, à l'instant t, , il y a généralement une rupture de phase du signal de sortie du filtre 4 de manière à ce que le signal 23 soit identique au signal 20 poursuivi en pointillés. Les états de phase du diviseur évoluent de manière continue, mais au rythme de la fréquence Fa, après l'instant t, . Par contre, à l'instant t5 il y a une rupture des états de phase 21. Cette rupture est provoquée par l'impulsion de synchronisation 25 qui arrive à cet instant t5 . Cette rupture des états de phase 21 provoque un retour à l'état de phase qu'aurait présenté le diviseur à l'instant t5 si le signal 20 n'avait pas été interrompu à l'instant t0. Dans un dispositif classique, il n'y a pas d'impulsion de synchronisation à l'instant t5 ; les états de phase 21 évoluent de manière continue quels que soient les changements de fréquence. Dans un dispositif selon l'invention, à l'instant t5, les états de phase redeviennent ceux qui se seraient poursuivis après t0 s'il n'y avait pas eu de changement de fréquence aux instants t0 et t, . Le temps compris entre les instants t, et t5 correspond à une période de transition. La durée de cette période dépend : - de la fréquence F, , - de l'instant t, où intervient le changement de fréquence.
Cette durée est inférieure à une période de la fréquence F, .
Il faut préciser que cette période transitoire existe aussi lors du premier changement de fréquence, après l'instant t0. Mais sur la figure 5b il ne ressort pas. Au-delà de l'instant t5 le signal de sortie du diviseur est cohérent avec le signal de sortie du diviseur présent avant l'instant t0 et ce malgré la modification de fréquence intervenue entre les instants t0 et t, . Le régime de fréquence du signal de sortie du synthétiseur est établi ; les impulsions de synchronisation arrivant après l'instant t5 n'ont pas d'effet, elles tombent pendant l'état zéro du diviseur 5.
Cette division cohérente permet d'optimiser les caractéristiques de pureté spectrale du synthétiseur.
A titre d'alternative à un accumulateur cohérent dont le nombre de bits est important, il est possible d'utiliser des accumulateurs cohérents de taille inférieure, en éclatant l'accumulateur cohérent initial en de petits accumulateurs cohérents. L'utilisation de plusieurs petits accumulateurs permet avantageusement de réduire la consommation du synthétiseur. La figure 6 donne une représentation d'une telle alternative dans un dispositif selon l'invention. Le dispositif comprend des éléments identiques au dispositif décrit en regard de la figure 2. Ces éléments ont un même numéro de référence ; ils ne sont pas redécrits.
Le dispositif met en œuvre l'algèbre des résidus, cette algèbre est plus connue sous l'appellation RNS abréviation des termes anglo-saxons Résidus Number System. L'article de W.A. Chren « One-Hot Residue Coding for Low Delay-Power Product CMOS Design » ayant pour référence IEEE TRANSACTIONS ON CIRCUITS AND SYSTEMS-II : ANALOG AND DIGITAL SIGNAL PROCESSING, Vol.45, NO.3.MARCH 1998 donne une description de ce système . L'accumulateur 1 de la figure 2 est remplacé, dans ce mode de réalisation, par plusieurs accumulateurs 3Os de petites tailles. Chaque accumulateur 30j a pour modulo Mi ; l'accumulateur 300 ayant de préférence pour modulo 4.2P1, dans le cas où le diviseur synchronisable 5 aurait un rang de division, ou ordre, égal à 2P1. Dans le cas où le rang de division du diviseur synchronisable 5 serait impair, l'accumulateur 300 est séparé en deux accumulateurs : un premier accumulateur de modulo 4 et un deuxième accumulateur de modulo égal au rang de division. Si le modulo de ce deuxième accumulateur n'est pas premier avec les autres modulo Mi, il faut le décomposer suivant ses facteurs premiers. Et il faut répartir ces différents facteurs, en les combinant avec les différents modulo Mi, de façon à respecter la condition d'obtention d'accumulateurs premiers entre eux. Par exemple, le rang de division du diviseur synchronisable est égal à 15. L'accumulateur 300 est séparé en un accumulateur de modulo 4 et un accumulateur de modulo 15. Si les modulo M1 , M2 et M3 valent respectivement 3, 5 et 7, et étant donné que 15 = 3 5 , alors les facteurs 3 et 5 sont répartis. Le facteur 3 est regroupé avec le modulo M1 et le facteur 5 est regroupé avec le modulo M2. Finalement les modulo Mi à prendre en compte sont les suivants : MO = 4, Ml = 9, M2 = 25 et M3 = 7.
Les différents modulo 4.2P1, M1 Mm sont tous premiers entre eux ; c'est à dire que quels que soient deux modulo Mj et Mk, de la liste des modulo 4.2P1, M1,... ,Mm, le seul diviseur commun à Mj et Mk est 1. Le mot de commande Ki à l'entrée de chaque accumulateur 30j est égal au reste de la division du mot de fréquence K par le modulo de l'accumulateur correspondant. L'ensemble des sorties des accumulateurs 3Os représente la phase du signal dans la base des modulo (4.2P , M1 ,... ,Mm). Le choix de modulo premiers entre eux permet de représenter sans ambiguïté un nombre d'états de phase égal au produit des modulo, c'est-à-dire (4 2PI)χ (Ml)χ ...(Mm). Dans le premier mode de réalisation de l'invention, le nombre d'états de phase est égal à 2P1 x 2P2.
La table 2 possède généralement une résolution de phase inférieure à celle définie par l'ensemble des accumulateurs. Dans ce cas, il est nécessaire de réaliser une opération de troncature qui consiste à passer d'une représentation de la phase sur la base des modulo (4.2P1, M1 ,... ,Mm) à une représentation sur la base des modulo (4.2P1, M1 ,... ,Ms) avec s < m .
Cette opération est équivalente à une division du mot de phase par le produit M(s + l)χ M(s + 2)χ... χ Mm . Le dispositif comprend un premier bloc de division 31 pour effectuer cette troncature. Le signal de sortie du premier bloc de division 31 est la partie entière du quotient représentée sur les modulo restants. Ceci impose une nouvelle restriction au choix des modulo : chaque modulo de M(s+1) à Mm doit présenter un inverse pour chacun des modulo restants de 4.2P1 à Ms, pour rendre possible l'opération de division. La sortie du premier bloc de division 31 est représentée sur la base des modulo (4.2P1, M1 ,... ,Ms). Le dispositif comprend un deuxième bloc de division 32. Ce deuxième bloc 32 effectue une division par le produit 4 χ Ml χM2 χ ... χMs pour pouvoir représenter le signal uniquement sur le modulo 2P1. Le signal de sortie de cette division est par conséquent un signal sur P1 bits. Un troisième moyen 8 de troncature effectue l'extraction du bit MSB de la sortie du deuxième bloc 32. Cette extraction a été décrite en regard de la figure 2. Un premier moyen 9 de génération d'une impulsion de synchronisation effectue, de préférence, une différentiation du signal de sortie du troisième moyen 8 de troncature comme dans le premier mode de réalisation de l'invention. Le deuxième moyen 10 de génération d'une impulsion de synchronisation a pour fonction de compenser certains retards comme dans le premier mode de réalisation de l'invention. Le dispositif comprend un opérateur multiplicateur 33. Cet opérateur 33 multiplie la fréquence du signal par 2P1. La multiplication porte uniquement sur le premier modulo (4 χ 2pl). Le signal de sortie de l'opérateur 33 est le reste modulo 4 du signal d'entrée de l'opérateur 33. Le signal, à l'entrée de la table 2, est représenté sur la base des modulo (4, M1 ,... , Ms). Le modulo 4 de cette base permet d'économiser du matériel pour le codage du sinus. En effet, il suffit de coder le quart d'une période de sinus et d'utiliser les symétries pour reconstituer l'ensemble de la sinusoïde. En choisissant d'utiliser le modulo 4 à cet effet et en choisissant de diviser par une puissance de deux en sortie du CNA, il devient nécessaire de regrouper ces deux facteurs, 4 et 2P1, dans un même accumulateur. Sinon, la condition, suivant laquelle les modulo des accumulateurs sont premiers entre eux, n'est pas vérifiée ; un modulo 4 n'est pas premier avec un modulo 2P1. Le regroupement des modulo 4 et 2P dans un même accumulateur conduit au mode de réalisation décrit ci-dessus. D'autres modes de réalisation sont possibles ; par exemple des modes qui n'utilisent pas les symétries du sinus, ou par exemple des modes dans lesquels l'ordre du diviseur est un nombre impair.
La figure 7 illustre un mode de réalisation d'un accumulateur cohérent 3Os de modulo Mi, du dispositif de la figure 6. L'accumulateur 30j comprend un compteur 33s et un multiplicateur 34j. Le compteur 33j compte de 0 à Mi-1 par pas de un au rythme d'une horloge H. La sortie Ci du compteur 33j, constitue une des entrées du multiplicateur 34j. La deuxième entrée du multiplicateur 34j est constituée par la consigne de fréquence Ki .
Le multiplicateur 34j multiplie ses deux entrées entre elles, modulo Mi. La sortie du multiplicateur 34j est le résultat Ri de la multiplication. L'opération effectuée s'exprime par la relation suivante :
Ri = [Ki x (Ci)]mod ulo (Mi) (4) dont la relation (2) est une application particulière.
La sortie du multiplicateur 34( correspond à la sortie de l'accumulateur 30*.

Claims

REVENDICATIONS
1. Dispositif de synthèse numérique direct de fréquence comprenant : un accumulateur cohérent (1), de modulo M, pour générer une première loi de phase à partir d'un mot de commande de fréquence, une table (2), adressée par une deuxième loi de phase dérivée de la première loi de phase, pour générer un signal sinusoïdal numérique, un convertisseur numérique analogique (3) pour convertir le signal sinusoïdal numérique en un signal sinusoïdal analogique, un filtre (4) pour filtrer le signal sinusoïdal analogique, et un diviseur (5), d'un certain ordre, pour diviser le signal filtré, caractérisé en ce que le diviseur (5) est d'ordre inférieur à M et il a une entrée de synchronisation commandée par une impulsion de synchronisation pour resynchroniser le signal après division, l'impulsion de synchronisation étant élaborée à partir de la loi de phase.
2. Dispositif selon la revendication 1 , caractérisé en ce qu'il comporte un moyen (8, 9) pour générer l'impulsion de synchronisation à partir du bit de poids fort de la loi de phase issue de l'accumulateur cohérent d)-
3. Dispositif selon l'une des revendications 1 et 2, caractérisé en ce que l'accumulateur cohérent (1 ) comporte : un compteur (11 ) pour compter modulo M, et un multiplicateur (12) pour multiplier le mot de commande de fréquence (K) avec la valeur du compteur, modulo M, le résultat de la multiplication définissant la première loi de phase.
4. Dispositif selon l'une au moins des revendications précédentes, caractérisé en ce qu'il comporte, pour adresser la table (2) : un premier moyen (6) pour multiplier la première loi de phase par l'ordre (2P1 ) du diviseur (5), et un deuxième moyen (7) pour tronquer le résultat de la multiplication effectuée par le premier moyen (6) pour l'adapter à la capacité de la table (2).
5. Dispositif selon la revendication 4, caractérisé en ce que l'accumulateur cohérent (1 ) a pour modulo M = 2P1 χ 2P2 et l'ordre du diviseur (5) est 2PI .
6. Dispositif selon la revendication 1 , caractérisé en ce que l'accumulateur cohérent se compose de plusieurs accumulateurs cohérents
(30j) de modulo Mi, les différents modulo Mi sont tous premiers entre eux, pour former une première base constituée des modulo Mi, dans l'algèbre des résidus.
7. Dispositif selon la revendication 6, caractérisé en ce que le mot de commande (Ki) à l'entrée de chaque accumulateur (30j) est égal au reste de la division du mot de commande de fréquence (K) par le modulo Mi de l'accumulateur (30j) correspondant.
8. Dispositif selon l'une des revendications 6 et 7, caractérisé en ce que la première base des modulo comporte un modulo égal à 4 χ2pl et l'ordre du diviseur (5) est égal à 2P1.
9. Dispositif selon la revendication 8, caractérisé en ce qu'il comporte un premier bloc de division (31 ) pour adapter la représentation de la phase sur la première base (4 χ 2pl ,M1 ,... ,Mm) à une représentation sur une deuxième base (4 χ 2pl ,M1 ,... ,Ms) avec s<m, représentative de la taille de la table (2), et en ce que chaque modulo de M(s+1 ) à Mm présente un inverse pour chacun des modulo restants, de 4 x 2P1 à Ms.
10. Dispositif selon la revendication 9, caractérisé en ce qu'il comporte un deuxième bloc de division (32) pour adapter, la représentation de la phase sur la première base (4 χ 2pl ,M1 ,... ,Mm), à une représentation de la phase sur une troisième base constituée uniquement d'un modulo égal à l'ordre ( 2P1 ) du diviseur (5).
11. Dispositif selon la revendication 10, caractérisé en ce qu'il comporte un moyen (8, 9) pour générer l'impulsion de synchronisation à partir du bit de poids fort de la représentation de la phase sur la base constituée uniquement du modulo égal à l'ordre du diviseur (2PI ).
12. Dispositif selon l'une quelconque des revendications précédentes, caractérisé en ce qu'il comporte un moyen (10) pour retarder l'impulsion de synchronisation pour compenser des variations temporelles entre le signal filtré et l'impulsion de synchronisation.
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7343387B2 (en) * 2002-02-26 2008-03-11 Teradyne, Inc. Algorithm for configuring clocking system
US7302237B2 (en) * 2002-07-23 2007-11-27 Mercury Computer Systems, Inc. Wideband signal generators, measurement devices, methods of signal generation, and methods of signal analysis
FR2880219B1 (fr) * 2004-12-23 2007-02-23 Thales Sa Procede et systeme de radiocommunication numerique, notamment pour les stations sol mobiles
US7616141B2 (en) * 2004-12-23 2009-11-10 Jianzhong Chen Digital-to-analog converter
WO2012093386A2 (fr) 2011-01-03 2012-07-12 Savant Technologies Ltd Procédé et système de synthèse de signaux
CN113985761B (zh) * 2021-09-30 2024-02-09 歌尔股份有限公司 基于fpga的脉冲产生控制方法、终端设备及可读存储介质

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0469233A2 (fr) * 1990-08-03 1992-02-05 Hewlett-Packard Company Synthétiseur numérique avec mémoire de phase
US5757239A (en) * 1995-03-16 1998-05-26 Qualcomm Incorporated Direct digital synthesizer driven phase lock loop frequency synthesizer with clean up phase lock loop

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2748872B1 (fr) 1990-08-21 1998-11-27 Thomson Trt Defense Synthetiseur de frequence a boucle a verrouillage de phase a division fractionnaire multiple
FR2716312B1 (fr) 1994-02-11 1996-03-22 Thomson Csf Dispositif de modulation de phase continue par synthétiseur de fréquences à boucle à verrouillage de phase.
GB9616537D0 (en) * 1996-08-06 1996-09-25 Digi Media Vision Ltd Digital synthesiser
FR2763196B1 (fr) 1997-05-07 1999-07-30 Thomson Csf Synthetiseur de frequence coherent a boucle de phase et pas fractionnaires
FR2765419B1 (fr) 1997-06-27 1999-09-17 Thomson Csf Dispositif de generation de signaux analogiques a partir de convertisseurs analogique-numerique, notamment pour la synthese numerique directe
US6307441B1 (en) * 1997-12-31 2001-10-23 Texas Instruments Incorporated Shape modulation transmit loop with digital frequency control and method for same
FR2780831B1 (fr) 1998-07-03 2000-09-29 Thomson Csf Synthetiseur numerique de signaux
FR2794309B1 (fr) 1999-05-28 2001-08-31 Thomson Csf Dispositif compensateur de la non-linearite d'un convertisseur analogique-numerique

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0469233A2 (fr) * 1990-08-03 1992-02-05 Hewlett-Packard Company Synthétiseur numérique avec mémoire de phase
US5757239A (en) * 1995-03-16 1998-05-26 Qualcomm Incorporated Direct digital synthesizer driven phase lock loop frequency synthesizer with clean up phase lock loop

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