WO2000019526A1 - Semiconductor memory cell and method for producing the same - Google Patents

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WO2000019526A1
WO2000019526A1 PCT/DE1999/002760 DE9902760W WO0019526A1 WO 2000019526 A1 WO2000019526 A1 WO 2000019526A1 DE 9902760 W DE9902760 W DE 9902760W WO 0019526 A1 WO0019526 A1 WO 0019526A1
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WO
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layer
wiring
electrode
conductive
semiconductor component
Prior art date
Application number
PCT/DE1999/002760
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German (de)
French (fr)
Inventor
Carlos Mazure-Espejo
Thomas RÖHR
Christine Dehm
Original Assignee
Siemens Aktiengesellschaft
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Publication date
Application filed by Siemens Aktiengesellschaft filed Critical Siemens Aktiengesellschaft
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor

Definitions

  • the invention is in the field of semiconductor technology and relates to a semiconductor component with at least one storage capacitor, which comprises a first electrode, a second electrode and an oxide ceramic "capacitor dielectric arranged between the first electrode and the second electrode, with further components, and with one electrically conductive wiring for connecting the further components, and a method for producing such a semiconductor component, which are separate from the first and second electrodes.
  • the increase in the integration density and the circuit complexity in integrated circuits is associated with complex wiring of the individual components by means of several wiring levels.
  • the individual wiring levels generally consist of metal layers structured in the form of conductor tracks, which are insulated from one another.
  • the individual wiring levels are from below, i.e. starting from the component level, numbered upwards.
  • a semiconductor component mentioned at the outset is disclosed, for example, in the technical article “High-K Dielectric Materials for DRAM Capacitors” in Semiconductor International, 11, 1996, pages 109 to 116.
  • the semiconductor component described therein essentially consists of a large number of
  • Memory cells each individual memory cell being formed by a MOSFET transistor and a storage capacitor in a so-called stack configuration.
  • the storage capacitor is located on an insulation layer above the source region of a MOSFET transistor.
  • an electrode of the storage capacitor is connected to the source region.
  • the gate of the transistor is driven via the so-called word line, the transistor is switched to pass, whereby the charge stored in the storage capacitor can flow through the now open transistor.
  • the wiring of the individual memory cells as well as other components is made over several separate and complex wiring levels.
  • This object is achieved by a semiconductor component of the type mentioned in the introduction in that at least one of the two electrodes and the wiring consist of the same material.
  • the semiconductor component according to the invention can e.g. at least one wiring level in the form of a further metal layer can be saved. This is achieved in that, on the one hand, the entire surface of the deposited layer is used to form the electrode necessary for the construction of a memory cell and, on the other hand, a wiring in the form of an additional conductor track for contacting further components.
  • the layer deposited over the entire surface is suitably structured, an electrode of the storage capacitor and the wiring being formed. Standard lithography processes are preferably used to form the electrode and the wiring.
  • a further, for example a second, wiring can advantageously also be formed from a further layer which is used to produce a second electrode of the memory cell.
  • the wiring created is used, for example, for the electrical connection of individual components arranged on the semiconductor component to one another.
  • the wiring can also produce a conductive connection to a further conductive layer, which in turn can consist of a metal or a metal alloy, but also of a doped semiconductor or silicon.
  • Wiring density can be used as an additional wiring level to the commonly used wiring levels without additional material and without an increase in the number of process steps, as a result of which greater flexibility in the configuration of all contacts on the semiconductor component can be achieved.
  • An advantageous embodiment of the invention is characterized in that at least one of the two electrodes and the wiring have been created by structuring a jointly deposited layer.
  • the common layer After the common layer has been deposited in a process step, it is subsequently structured in an etching process in order to form one of the two electrodes and the wiring.
  • the material expenditure is reduced, since the invention makes it possible to dispense with the application of a further metal layer serving as a wiring level.
  • the uniform process steps also simplify subsequent structuring and the deposition of additional layers.
  • the wiring is already arranged in the immediate vicinity above the components. Associated with this is a reduction in the etching depth necessary to create contact holes for connecting the components to the wiring. Furthermore, the overall height of the semiconductor component is reduced, as a result of which its properties with regard to dissipation of power loss are significantly improved.
  • a further advantageous embodiment of the invention is characterized in that the further components are arranged in a memory cell array of the semiconductor component having a plurality of storage capacitors or on its periphery.
  • At least one contact hole filled with conductive material is provided in the substrate below the wiring, which extends from the wiring to at least one of the further components.
  • Local wiring in particular can advantageously be produced from the jointly deposited layer.
  • the wiring is outstandingly suitable for connecting individual memory cells or their selection transistors to one another.
  • the electrical connection between the wiring, which is arranged, for example, in a first level on the semiconductor component, and others Layers or further components which are arranged in a second level on the semiconductor component are advantageously achieved in that at least one contact hole filled with conductive material is provided in an insulation layer separating the two levels.
  • the electrical contact between the wiring and the further layer or the components can, however, also be produced after the insulation layer has been suitably structured by direct contact of the wiring with the further layer or the components.
  • the wiring can preferably also be used for contacting components which are located on the periphery of the semiconductor component and which control individual memory cells. Control and amplifier components are usually integrated into the semiconductor component at the periphery.
  • the wiring is global, i.e. it serves for the electrical connection of components arranged at a distance from one another.
  • the memory cells can also be arranged peripherally.
  • an insulation layer arranged above the wiring can be provided on the semiconductor component, in which at least one contact hole filled with a conductive material is arranged, which extends to the wiring.
  • a further advantageous embodiment of the invention is characterized in that the capacitor dielectric consists of barium strontium titanate, strontium bismuth tantalate, niobium-doped strontium bismuth tantalate or lead zirconium titanate.
  • the capacitor dielectric consists of barium strontium titanate, strontium bismuth tantalate, niobium-doped strontium bismuth tantalate or lead zirconium titanate.
  • Another advantageous embodiment of the invention is characterized in that at least one of the two electrodes and the wiring consist of platinum, iridium, palladium, ruthenium, a conductive oxide of the aforementioned metals or an alloy of at least one of the aforementioned metals and oxides.
  • Electrode materials are advantageously used in the production of memory cells which, as a capacitor dielectric, have ceramic materials with a high dielectric constant, e.g. B. barium strontium titanate, or ferroelectric ceramic materials, e.g. B. from strontium bismuth tantalate or niobium-doped strontium bismuth tantalate.
  • the electrodes of such memory cells are predominantly made of platinum, iridium or ruthenium. Due to their low electrical resistance, these metals can be used simultaneously for wiring different components.
  • the use of other less reactive metals or oxides, such as. B. palladium, iridium oxide or ruthenium oxide is also possible.
  • At least one of the two electrodes is made up of two conductive layers, one of the two conductive layers being arranged on the side facing the capacitor dielectric and made of platinum, iridium, palladium, ruthenium, a conductive oxide mentioned above Metals or an alloy of at least one of the aforementioned metals and oxides.
  • the first conductive layer facing the capacitor dielectric consists of a less reactive material for protecting the sensitive capacitor dielectric.
  • the material thickness to save material the first conductive layer can be kept relatively thin, ie thinner than the actual thickness of the electrode. At the same time, this leads to a structurally true etching of the first conductive layer and of the capacitor dielectric.
  • the second conductive layer facing away from the capacitor dielectric forms an electrode together with the first conductive layer. It is advantageous that the second conductive layer and the wiring are made from a jointly deposited layer.
  • Preferred materials for the second conductive layer and the wiring are platinum, iridium, palladium, ruthenium, aluminum, copper, tungsten, conductive oxides of the aforementioned metals or an alloy of at least one of the aforementioned metals and oxides.
  • metal silicides of a metal M, conductive metal nitrides of a metal M or conductive ternary compound are also found
  • MBN use, where N for nitrogen, M for a metal from the group titanium, tungsten, cobalt, tantalum, molybdenum, copper, platinum, rhodium and aluminum and B for a metal from the
  • the substrate is provided, in which, for example, individual components or parts thereof are already integrated.
  • the first layer is then deposited and structured to form the first electrode. Suitable deposition processes are, for example, CVD (chemical vapor deposition) or sputtering processes.
  • an oxide ceramic layer and a second layer are applied to the substrate and structured.
  • the oxide ceramic layer and the second layer can be structured in succession or together. If a separate structuring is desired, this is done before the second layer is said goodbye.
  • the result is the capacitor dielectric from the oxide ceramic layer and the second electrode from the second layer.
  • the wiring is formed from the respective layers simultaneously or in a separate step. The wiring has no direct contact with the individual electrodes.
  • the manufacturing method is advantageously characterized in that the wiring and the first and / or second electrode are created in a common etching process.
  • the above-mentioned object is also achieved by a method for producing a semiconductor component with the following steps: Provision of a substrate,
  • Components is formed on the substrate.
  • an electrode is formed by two conductive layers deposited one after the other.
  • the first conductive layer is applied conformally to the oxide ceramic layer and protects it during further structuring.
  • the first conductive layer is then etched together with the oxide ceramic layer.
  • the first conductive layer protects the regions of the oxide ceramic layer remaining on the substrate from attack by the etching.
  • This is followed by the application of the second conductive layer, from which an electrode and also the wiring are formed together with the first conductive layer in the region of the capacitor dielectric.
  • the production processes according to the invention are furthermore advantageously characterized in that the first layer is deposited on the substrate with the interposition of an adhesion-promoting and / or barrier layer.
  • Barrier layers prevent the diffusion of silicon or other materials to the capacitor dielectric and thus ensure constant material properties.
  • the production methods according to the invention are furthermore advantageously characterized in that, in the area of the wiring, at least one contact hole is created in the substrate and filled with a conductive material before the first layer is applied, or that an insulation layer is applied to the wiring and subsequently at least one to one for the wiring reaching and filled with conductive material contact hole is created in the insulation layer.
  • Figure 1 shows a semiconductor device according to the invention with a first variant for contacting the
  • FIG. 2 shows a semiconductor component according to the invention with a further variant for contacting the wiring
  • FIG. 3 shows a semiconductor component according to the invention with a multilayer electrode
  • FIG. 4 shows a plan view of a memory cell array of a semiconductor component according to the invention
  • FIGS. 5a to 5e individual process steps for producing a semiconductor component according to the invention
  • FIGS. 6a to 6e production steps for producing a semiconductor component according to the invention with a multilayer electrode
  • Figures 7 and 8 further variants for contacting the wiring.
  • the semiconductor component 1 shown in FIG. 1 has a silicon base body 2 and an insulation layer 3 arranged above it.
  • the first electrode 10, which is lower in this exemplary embodiment, is cylindrical or guader-shaped and sits on a barrier layer 25 made of titanium nitride and titanium. This barrier layer 25 separates the lower electrode 10 from the insulation layer 3 and a contact hole 30 filled with polysilicon, which leads from the lower electrode 10 through the insulation layer 3 to a source region 40 of a selection transistor 45.
  • the barrier layer 25 on the one hand prevents the diffusion of silicon through the lower electrode 10 to the capacitor dielectric 15 and on the other hand prevents the electrode material of the lower electrode 10 from diffusing through the contact hole 30 to the source region 40 of the selection transistor 45.
  • Palladium, platinum, iridium, ruthenium, iridium oxide or ruthenium oxide are preferably used as the electrode material for the lower electrode.
  • the capacitor dielectric 15 and the second, in this exemplary embodiment upper electrode 20 are arranged both on the lower electrode 10 and on the side walls thereof. This increases the area of the storage capacitor 5 that can be used for storage.
  • the selection transistor 45 Via the selection transistor 45, charges can be brought into the storage capacitor 5 as well as read out from it.
  • the selection transistor 45 also has a so-called drain region 50 objected to by the latter. Both regions 40 and 50 are created in the silicon base body 2 by means of ion implantation.
  • a gate oxide 60 with a seated gate electrode 65 is arranged on the silicon base body 2 between the source region 40 and the drain region 50.
  • the gate electrode 65 is preferably formed by a doped polysilicon layer running perpendicular to the plane of the drawing. The selection transistor 45 is driven via this.
  • the drain region 50 is connected to a wiring 75 via a further contact hole 70 in the insulation layer 3 filled with polysilicon.
  • This wiring 75 consists of the same electrode material as the lower electrode 10. Both the lower electrode 10 and the wiring 75 were produced from one and the same deposited layer in the production of the semiconductor component. Therefore, there is also a barrier layer 80 below the wiring 75, which was formed together with the barrier layer 25 below the first electrode 10.
  • the wiring 75 is both opposite the lower electrode 10 and also insulated from the upper electrode 20. This prevents accidental drainage of the charge stored in the storage capacitor 5.
  • the wiring 75 connects the selection transistor 45 as a further component 45, for example to amplifier devices arranged on the periphery of the semiconductor component.
  • Another wiring 90 is also arranged on the insulation layer 3. This wiring 90 was created together with the upper electrode 20 during the production of the semiconductor component 1. Depending on the process, the oxide ceramic layer 95 from which the capacitor dielectric 15 was formed is arranged below the wiring 90.
  • the storage capacitor 5 and the wirings 75 and 90 are completely covered with a planarizing layer 100, which consists, for example, of thermal silicon dioxide, BPSG (boron-phosphorus-silicate glass) or TEOS (tetra-ethyl-ortho-silicate). Contact holes 105 and 110 are led through the planarizing layer 100 as far as the wiring 90 and up to the upper electrode 20.
  • These contact holes 105 and 110 connect the wiring 90 and the upper electrode 20 to the so-called metal layer 1 (metal 1), which is designed in the form of conductor tracks 115 and 120.
  • the conductor tracks 115 and 120 consist predominantly of aluminum or an aluminum-copper alloy. If the wiring 75 or 90 is already implemented as a metal layer 1, i.e. this already takes over local or global wiring function, so the conductor tracks 115 and 120 already represent the metal layer 2 (metal 2).
  • FIG 2 further contact variants of the wiring 75 and 90 are shown.
  • a variant consists in direct contact between the wiring 75 and 90.
  • the oxide ceramic layer 95 was selectively removed in the desired contact area 125, so that the upper electrode material material is deposited directly onto the already deposited lower electrode material from which the wiring 75 originated. If the oxide ceramic layer 95 is removed from a further contact area 130 beforehand, the subsequently deposited upper electrode material can also be applied directly to a filled contact hole 135. This also makes it possible to contact the wiring 90 downward through the insulation layer 3.
  • the upper electrode 150 of the storage capacitor 5 consists of a first conductive layer 155 and a second conductive layer 160.
  • the first conductive layer 155 preferably consists of the same electrode material that is also used for producing the lower electrode 10, for example platinum, Iridium, palladium, ruthenium or a conductive oxide of the aforementioned metals. It is also possible to use alloys made from one of the aforementioned metals and oxides.
  • the first conductive layer 155 is made relatively thin since it essentially serves to protect the capacitor dielectric 15.
  • the first conductive layer 155 and the capacitor dielectric 15 are etched together, so that both the capacitor dielectric 15 and the first conductive layer are removed from all regions which were not previously masked.
  • the second conductive layer 160 is applied to the first conductive layer 155 and suitably structured.
  • the first and second conductive layers 155 and 160 thereby together form the upper electrode 150.
  • a wiring 165 is produced from the second conductive layer 160.
  • the materials used for the second conductive layer 160 can correspond to those used for the first conductive layer 155. chen. However, it is cheaper to dispense with these relatively expensive materials and to resort to less expensive and easier to handle materials such as polysilicon, metal silicides or conductive metal nitrides or ternary nitride compounds.
  • FIG. 1 a top view of a semiconductor component 1 is shown in FIG.
  • the individual storage capacitors 5 are arranged in a matrix-like manner in a memory cell array 180.
  • a selection transistor 45 is assigned to each storage capacitor 5.
  • the drain regions, not shown here, of each selection transistor 45 are connected to a strip-shaped wiring 190, which leads to an amplifier element 192 on the periphery 195 of the memory cell array 180.
  • This periphery 195 can also be arranged on the edge of the semiconductor component 1. Due to the wiring shown in Figures 1 to 4, both a local connection of the other components, e.g. of selection transistors 45, as well as a global connection of the other components to one another.
  • the further components also include the amplifier elements 192 and further assemblies, not shown, on the semiconductor component 1.
  • a substrate 3 that corresponds to the insulation layer 3 is assumed. Contact holes 30 and 70 have already been made in this substrate 3.
  • a barrier layer 200 is first applied to the substrate 3, followed by a first layer 205 of an electrode material.
  • the barrier layer 200 which is made of titanium nitride / titanium, for example, is preferably produced by a CVD process, the first layer 205 is preferably produced by a sputtering process. applied.
  • the two layers 200 and 205 are structured using a suitable lithography process. On the one hand, this creates the first and lower electrodes 10, which are separated from the substrate 3 by the likewise structured barrier layer 25. Simultaneously with the formation of the lower electrode 10, a wiring 75 with a barrier layer 80 arranged underneath was created.
  • a lacquer layer is first applied to the first layer 205 and then structured using photo technology. Depending on the use of a positive or a negative photoresist, the exposed or unexposed areas are chemically activated and can subsequently be removed in one development step. Finally, the lacquer mask produced in this way is used to structure the barrier layer 200 and the first layer 205 by means of suitable etching processes. After the lithography process, a cleaning step may follow
  • an oxide-ceramic layer is now applied conformally to the substrate 3, to the first electrode 10 and to the wiring 75.
  • the preferred method for this is an MOCVD process in which the individual constituents of the oxide ceramic are applied via an oxidizing precursor gas.
  • a second layer 215 is then applied to the oxide ceramic layer 210.
  • the second electrode 20 and the capacitor dielectric 15 are also formed from this by means of suitable lithography methods. In this method step, the simultaneous formation of a wiring 90 is also possible.
  • the oxide-ceramic layer 210 can be suitably structured before the second layer 215 is deposited, so that only the capacitor dielectric 15 of the oxide-ceramic layer remains in the area of the storage capacitor 5 on the substrate 3 and the first electrode 10, in the remaining areas of the semiconductor device 1, however, is completely removed.
  • the second layer 215 is in direct contact with the substrate 3 or with contact holes arranged therein or with already formed wirings, which are shown for example in FIG. 2.
  • a BPSG layer 220 is deposited on the storage capacitor 5 formed and on the wirings 75 and 90, in which a contact hole 225 is subsequently formed.
  • This contact hole 225 leads, for example, to the wiring 90 and connects it to a metallization layer 230 applied to the BPSG layer 220.
  • FIG. 6a To describe the manufacturing steps of a semiconductor component with a multilayer electrode, a structure according to FIG. 5b is assumed in FIG. 6a.
  • the lower electrode 10 and the wiring 75 have already been formed on the substrate 3.
  • the structure shown in FIG. 6a is formed by depositing the oxide ceramic layer 210 and a first conductive layer 230. Both layers 210 and 230 are predominantly applied conformally to the lower electrode 10 and the wiring 75, the first conductive layer 230 being made relatively thin in contrast to the thickness of the lower electrode 10.
  • the first conductive layer 230 preferably made of platinum, protects the oxide ceramic layer 210 during the subsequent structuring.
  • the structure shown in FIG. 6b is obtained by means of a suitable lithography method with subsequent substrate cleaning.
  • the oxide ceramic layer 210 and the first conductive layer 230 have been completely removed from the wiring 75 and other areas of the substrate 3, so that the layers 210 and 230 only cover the lower electrode 10 in a conforming manner. These now form the capacitor dielectric 15 and the first conductive layer 230 of the upper electrode 20 of the storage capacitor 5.
  • a second conductive layer 235 is formed over the entire surface applied to the substrate 3, the wiring 75 and the first conductive layer 230.
  • This layer 235 is subsequently structured by means of a suitable lithography method, so that, on the one hand, a second conductive layer 235 and a wiring 165 separate therefrom are formed in the region of the storage capacitor 5.
  • the second conductive layer 235 and the first conductive layer 230 together form the upper electrode 20 of the storage capacitor 5.
  • the wiring 165 deposited and structured directly on the substrate 3 is in direct contact with a contact hole 240.
  • a contact hole 250 is etched into the TEOS layer 245 and with a conductive one Material filled.
  • a metallization layer 255 in the form of conductor tracks is formed on the TEOS layer 245, which are connected to the wiring 75 in an electrically conductive manner via the filled contact hole 250.
  • FIGS. 7 and 8 show further variants for contacting the wiring.
  • the wiring 260 can have direct contact with a further conductive layer 265. This is in a contact hole 275 is etched into an insulation layer 270, into which the wiring 260 applied to the insulation layer 270 extends as far as to the further conductive layer 265 arranged under the insulation layer 270.
  • the conductive connection between the wiring 260 and the further conductive layer 265 can of course also be established via a contact hole 275 filled with conductive material. Both polysilicon and other conductive materials can be used for the further conductive layer 265.
  • the wiring 260 also consists of conductive metal silicides or conductive metal nitrides.

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  • Semiconductor Memories (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

The invention relates to a semiconductor component having t least one metal electrode (10) that forms part of a locally limited storage of electrical load and electrically conductive wiring (75) that is insulated in relation to the metal electrode (10) for electrical contact with the individual components (45) of the semiconductor component. The semiconductor component is characterized in that the metal electrode (10) and the wiring (75) are made of the same material.

Description

HALBLEITER-SPEICHERZELLE UND VERFAHREN ZUR HERSTELLUNG SEMICONDUCTOR STORAGE CELL AND METHOD FOR PRODUCING THE SAME
DERSELBENTHE SAME
Die Erfindung liegt auf dem Gebiet der Halbleitertechnik und betrifft ein Halbleiterbauelement mit wenigstens einem Speicherkondensator, der eine erste Elektrode, eine zweite Elektrode und ein zwischen der ersten Elektrode und der zweiten Elektrode angeordnetes oxidkeramisches "Kondensatordielektri- kum umfaßt, mit weiteren Bauelementen, und mit einer von der ersten und zweiten Elektrode getrennten und elektrisch leit- fähigen Verdrahtung zum Verbinden der weiteren Bauelemente sowie ein Verfahren zur Herstellung eines solchen Halbleiterbauelements .The invention is in the field of semiconductor technology and relates to a semiconductor component with at least one storage capacitor, which comprises a first electrode, a second electrode and an oxide ceramic "capacitor dielectric arranged between the first electrode and the second electrode, with further components, and with one electrically conductive wiring for connecting the further components, and a method for producing such a semiconductor component, which are separate from the first and second electrodes.
Die Erhöhung der Integrationsdichte und der Schaltungs-komplexität bei integrierten Schaltkreisen ist mit einer aufwendigen Verdrahtung der einzelnen Bauelemente durch mehrere Verdrahtungsebenen verbunden. Dabei bestehen die einzelnen Verdrahtungsebenen in der Regel aus in Form von Leiterbahnen strukturierten Metallschichten, die gegeneinander isoliert sind. Üblicherweise werden die einzelnen Verdrahtungsebenen von unten, d.h. von der Ebene der Bauelemente beginnend, aufwärts nummeriert .The increase in the integration density and the circuit complexity in integrated circuits is associated with complex wiring of the individual components by means of several wiring levels. The individual wiring levels generally consist of metal layers structured in the form of conductor tracks, which are insulated from one another. Usually, the individual wiring levels are from below, i.e. starting from the component level, numbered upwards.
Ein eingangs genanntes Halbleiterbauelement ist beispielsweise in dem Fachartikel „High-K Dielectric Materials for DRAM Capacitors" in Semiconductor International, 11, 1996, Seiten 109 bis 116 offenbart. Das dort beschriebene Halblei- terbauelement besteht im wesentlichen aus einer Vielzahl vonA semiconductor component mentioned at the outset is disclosed, for example, in the technical article “High-K Dielectric Materials for DRAM Capacitors” in Semiconductor International, 11, 1996, pages 109 to 116. The semiconductor component described therein essentially consists of a large number of
Speicherzellen, wobei jede einzelne Speicherzelle durch einen MOSFET-Transistor und einen Speicherkondensator in sogenannter Stack-Ausführung gebildet ist. Der Speicherkondensator befindet sich auf einer Isolationsschicht oberhalb des Sourcegebiets eines MOSFET-Transistors. Mittels eines durch die Isolationsschicht verlaufenden leitfähigen Kanals ist eine Elektrode des Speicherkondensators mit dem Sourcegebiet verbunden. Bei Ansteuerung des Gates des Transistors über die sogenannte Wortleitung wird der Transistor auf Durchlaß geschaltet, wodurch die im Speicherkondensator gespeicherte Ladung durch den nun offenen Transistor abfließen kann. Die Verdrahtung der einzelnen Speicherzellen sowie weiterer Bauelemente wird über mehrere separate und aufwendig ausgeführte Verdrahtungsebenen hergestellt.Memory cells, each individual memory cell being formed by a MOSFET transistor and a storage capacitor in a so-called stack configuration. The storage capacitor is located on an insulation layer above the source region of a MOSFET transistor. By means of a an insulating layer of the conductive channel, an electrode of the storage capacitor is connected to the source region. When the gate of the transistor is driven via the so-called word line, the transistor is switched to pass, whereby the charge stored in the storage capacitor can flow through the now open transistor. The wiring of the individual memory cells as well as other components is made over several separate and complex wiring levels.
Es ist daher Aufgabe der Erfindung, ein Halbleiterbauelement zu schaffen, das eine einfachere Verdrahtung ermöglicht.It is therefore an object of the invention to provide a semiconductor component that enables easier wiring.
Diese Aufgabe wird durch ein Halbleiterbauelement der ein- gangs genannten Art dadurch gelöst, daß zumindest eine der beiden Elektroden und die Verdrahtung aus dem gleichen Material bestehen.This object is achieved by a semiconductor component of the type mentioned in the introduction in that at least one of the two electrodes and the wiring consist of the same material.
Durch das erfindungsgemäße Halbleiterbauelement kann z.B. zu- mindest eine in Form einer weiteren Metallschicht ausgebildete Verdrahtungsebene eingespart werden. Dies wird dadurch erreicht, daß aus einer ganzflächig abgeschiedenen Schicht einerseits die zum Aufbau einer Speicherzelle notwendige Elektrode und andererseits eine Verdrahtung in Form einer zu- sätzlichen Leiterbahn zum Kontaktieren weiterer Bauelemente gebildet werden. Die ganzflächig abgeschiedene Schicht wird dazu geeignet strukturiert, wobei eine Elektrode des Speicherkondensators und die Verdrahtung gebildet werden. Bevorzugt finden Standardlithografieprozesse zur Bildung der Elek- trode und der Verdrahtung Verwendung. Durch die gemeinsameThe semiconductor component according to the invention can e.g. at least one wiring level in the form of a further metal layer can be saved. This is achieved in that, on the one hand, the entire surface of the deposited layer is used to form the electrode necessary for the construction of a memory cell and, on the other hand, a wiring in the form of an additional conductor track for contacting further components. The layer deposited over the entire surface is suitably structured, an electrode of the storage capacitor and the wiring being formed. Standard lithography processes are preferably used to form the electrode and the wiring. Through the common
Herstellung der z.B. als erste Verdrahtungsebene dienenden Verdrahtung sowie einer Elektrode des Speicherkondensators aus einer gemeinsamen Schicht wird die Anzahl der notwendigen Prozeßschritte zur Herstellung des Halbleiterbauelements deutlich verringert. Vorteilhaft kann auch aus einer weiteren Schicht, die zur Herstellung einer zweiten Elektrode der Speicherzelle verwendet wird, eine weitere, z.B. eine zweite Verdrahtung gebildet werden.Production of the wiring, for example, serving as the first wiring level and an electrode of the storage capacitor from a common layer, the number of process steps required for the production of the semiconductor component is significantly reduced. A further, for example a second, wiring can advantageously also be formed from a further layer which is used to produce a second electrode of the memory cell.
Die geschaffene Verdrahtung dient beispielsweise zum elektrischen Verbinden einzelner, am Halbleiterbauelement angeordneter Bauelemente untereinander. Darüber" hinaus kann die Ver- drahtung aber auch eine leitfähige Verbindung zu einer weiteren leitfähigen Schicht herstellen, die ihrerseits aus einem Metall oder einer Metallegierung, aber auch aus einem dotierten Halbleiter oder aus Silizium bestehen kann.The wiring created is used, for example, for the electrical connection of individual components arranged on the semiconductor component to one another. In addition, the wiring can also produce a conductive connection to a further conductive layer, which in turn can consist of a metal or a metal alloy, but also of a doped semiconductor or silicon.
Weiterhin kann die gebildete Verdrahtung zur Erhöhung derFurthermore, the wiring formed to increase the
Verdrahtungsdichte als zusätzliche Verdrahtungsebene zu den üblicherweise verwendeten Verdrahtungsebenen ohne zusätzlichen Materialeinsatz und ohne eine Erhöhung der Prozeßschrittanzahl verwendet werden, wodurch eine höhere Flexibilität bei der Ausgestaltung aller Kontaktierungen auf dem Halbleiterbauelement erreicht werden kann.Wiring density can be used as an additional wiring level to the commonly used wiring levels without additional material and without an increase in the number of process steps, as a result of which greater flexibility in the configuration of all contacts on the semiconductor component can be achieved.
Eine vorteilhafte Ausführungsform der Erfindung ist dadurch gekennzeichnet, daß zumindest eine der beiden Elektroden und die Verdrahtung durch Strukturierung einer gemeinsam abgeschiedenen Schicht entstanden sind.An advantageous embodiment of the invention is characterized in that at least one of the two electrodes and the wiring have been created by structuring a jointly deposited layer.
Nach dem Abscheiden der gemeinsamen Schicht in einem Prozeßschritt wird diese nachfolgend in einem Ätzprozeß zur Heraus- bildung einer der beiden Elektroden und der Verdrahtung strukturiert. Infolge deren gleichzeitiger Herstellung, insbesondere durch den gemeinsamen Abscheideprozeß, verringert sich der Materialaufwand, da durch die Erfindung auf ein Aufbringen einer als Verdrahtungsebene dienenden weiteren Me- tallschicht verzichtet werden kann. Die einheitlichen Prozeß- schritte vereinfachen darüber hinaus eine nachfolgende weitergehende Strukturierung und das Abscheiden weiterer Schichten.After the common layer has been deposited in a process step, it is subsequently structured in an etching process in order to form one of the two electrodes and the wiring. As a result of their simultaneous production, in particular through the common deposition process, the material expenditure is reduced, since the invention makes it possible to dispense with the application of a further metal layer serving as a wiring level. The uniform process steps also simplify subsequent structuring and the deposition of additional layers.
Durch die Schaffung zumindest einer der beiden Elektroden und der Verdrahtung aus einer gemeinsamen Schicht ergibt sich weiterhin der Vorteil, daß die Verdrahtung bereits in unmittelbarer Nähe oberhalb der Bauelemente angeordnet ist . Verbunden damit ist eine Reduzierung der notwendigen Ätztiefe zur Schaffung von Kontaktlöchern zum Verbinden der Bauelemente mit der Verdrahtung. Weiterhin verringert sich insgesamt die Bauhöhe des Halbleiterbauelements, wodurch dessen Eigenschaften hinsichtlich Dissipation von Verlustleistung deutlich verbessert werden.By creating at least one of the two electrodes and the wiring from a common layer, there is also the advantage that the wiring is already arranged in the immediate vicinity above the components. Associated with this is a reduction in the etching depth necessary to create contact holes for connecting the components to the wiring. Furthermore, the overall height of the semiconductor component is reduced, as a result of which its properties with regard to dissipation of power loss are significantly improved.
Eine weitere vorteilhafte Ausführungsform der Erfindung ist dadurch gekennzeichnet, daß die weiteren Bauelemente in einem mehrere Speicherkondensatoren aufweisenden Speicherzellenfeld des Halbleiterbauelements oder an dessen Peripherie angeord- net sind.A further advantageous embodiment of the invention is characterized in that the further components are arranged in a memory cell array of the semiconductor component having a plurality of storage capacitors or on its periphery.
Bevorzugt ist weiterhin, daß im Substrat unterhalb der Verdrahtung zumindest ein mit leitfähigem Material gefülltes Kontaktloch vorgesehen ist, das von der Verdrahtung bis zu wenigstens einem der weiteren Bauelemente reicht.It is further preferred that at least one contact hole filled with conductive material is provided in the substrate below the wiring, which extends from the wiring to at least one of the further components.
Insbesondere lokale Verdrahtungen lassen sich vorteilhaft aus der gemeinsam abgeschiedenen Schicht herstellen. Beispielsweise bei den in der sogenannten Stack-Ausführung aufgebauten Speicherbausteinen mit oberhalb der Transistorebene angeordneten Speicherkondensatoren eignet sich die Verdrahtung hervorragend zum Verbinden einzelner Speicherzellen oder deren Auswahltransistoren untereinander. Die elektrische Verbindung zwischen der Verdrahtung, die beispielsweise in einer ersten Ebene am Halbleiterbauelement angeordnet ist, und weiteren Schichten bzw. weiteren Bauelementen, die in einer zweiten Ebene am Halbleiterbauelement angeordnet sind, wird vorteilhaft dadurch erreicht, daß in einer, die beiden Ebenen voneinander trennenden Isolationsschicht zumindest ein mit leitfähigem Material gefülltes Kontaktloch vorgesehen ist.Local wiring in particular can advantageously be produced from the jointly deposited layer. For example, in the case of the memory modules constructed in the so-called stack version with storage capacitors arranged above the transistor level, the wiring is outstandingly suitable for connecting individual memory cells or their selection transistors to one another. The electrical connection between the wiring, which is arranged, for example, in a first level on the semiconductor component, and others Layers or further components which are arranged in a second level on the semiconductor component are advantageously achieved in that at least one contact hole filled with conductive material is provided in an insulation layer separating the two levels.
Der elektrische Kontakt zwischen der Verdrahtung und der weiteren Schicht bzw. den Bauelementen läßt sich aber auch nach geeigneter Strukturierung der Isolationsschicht durch unmittelbaren Kontakt der Verdrahtung mit der weiteren Schicht oder den Bauelementen herstellen.The electrical contact between the wiring and the further layer or the components can, however, also be produced after the insulation layer has been suitably structured by direct contact of the wiring with the further layer or the components.
Bevorzugt kann die Verdrahtung auch zum Kontaktieren von Bauelementen eingesetzt werden, die sich an der Peripherie des Halbleiterbauelements befinden und einzelne Speicherzellen ansteuern. An der Peripherie sind üblicherweise Steuer- und Verstärkerbauelemente in das Halbleiterbauelement integriert . In diesem Fall hat die Verdrahtung globalen Charakter, d.h. sie dient zum elektrischen Verbinden zueinander entfernt an- geordneter Bauelemente. Andererseits können auch die Speicherzellen peripher angeordnet sein.The wiring can preferably also be used for contacting components which are located on the periphery of the semiconductor component and which control individual memory cells. Control and amplifier components are usually integrated into the semiconductor component at the periphery. In this case the wiring is global, i.e. it serves for the electrical connection of components arranged at a distance from one another. On the other hand, the memory cells can also be arranged peripherally.
Gemäß der Erfindung kann zum Kontaktieren der weiteren Bauelemente aber auch anderer Verdrahtungsebenen eine oberhalb der Verdrahtung angeordnete Isolationsschicht am Halbleiterbauelement vorgesehen sein, in der zumindest ein mit einem leitfähigen Material befülltes Kontaktloch angeordnet ist, welches bis zur Verdrahtung reicht.According to the invention, in order to contact the other components but also other wiring levels, an insulation layer arranged above the wiring can be provided on the semiconductor component, in which at least one contact hole filled with a conductive material is arranged, which extends to the wiring.
Eine weitere vorteilhafte Ausführungsform der Erfindung ist dadurch gekennzeichnet, daß das Kondensatordielektrikum aus Barium-Strontium-Titanat, Strontium-Wismut-Tantalat , niobiumdotiertes Strontium-Wismut-Tantalat oder Blei-Zirkon-Titanat besteht . Eine weitere vorteilhafte Ausführungs orm der Erfindung ist dadurch gekennzeichnet, daß wenigstens eine der beiden Elektroden und die Verdrahtung aus Platin, Iridium, Palladium, Ruthenium, aus einem leitfähigen Oxid vorgenannter Metalle oder aus einer Legierung aus wenigstens einem der vorgenannten Metalle und Oxide bestehen.A further advantageous embodiment of the invention is characterized in that the capacitor dielectric consists of barium strontium titanate, strontium bismuth tantalate, niobium-doped strontium bismuth tantalate or lead zirconium titanate. Another advantageous embodiment of the invention is characterized in that at least one of the two electrodes and the wiring consist of platinum, iridium, palladium, ruthenium, a conductive oxide of the aforementioned metals or an alloy of at least one of the aforementioned metals and oxides.
Diese Elektrodenmaterialien finden vorteilhaft Verwendung bei der Herstellung von Speicherzellen, die als Kondensatordielektrikum Keramikmaterialien mit hoher Dielektrizitätskonstante, z. B. Barium-Strontium-Titanat, oder ferroelektrische Keramikmaterialien, z. B. aus Strontium-Wismut-Tantalat oder aus niobiumdotiertem Strontium-Wismut-Tantalat, enthalten. Die Elektroden derartiger Speicherzellen sind dabei überwiegend aus Platin, Iridium oder Ruthenium. Diese Metalle können aufgrund ihres geringen elektrischen Widerstandes gleichzeitig zur Verdrahtung verschiedener Bauelemente verwendet werden. Die Verwendung anderer wenig reaktiver Metalle oder Oxide, wie z. B. Palladium, Iridiumoxid oder Rutheniumoxid, ist ebenfalls möglich.These electrode materials are advantageously used in the production of memory cells which, as a capacitor dielectric, have ceramic materials with a high dielectric constant, e.g. B. barium strontium titanate, or ferroelectric ceramic materials, e.g. B. from strontium bismuth tantalate or niobium-doped strontium bismuth tantalate. The electrodes of such memory cells are predominantly made of platinum, iridium or ruthenium. Due to their low electrical resistance, these metals can be used simultaneously for wiring different components. The use of other less reactive metals or oxides, such as. B. palladium, iridium oxide or ruthenium oxide is also possible.
Eine weitere vorteilhafte Ausführungsform zeichnet sich dadurch aus, daß wenigstens eine der beiden Elektroden aus zwei leitfähigen Schichten aufgebaut ist, wobei eine der beiden leitfähigen Schichten auf der dem Kondensatordielektrikum zugewandten Seite angeordnet ist und aus Platin, Iridium, Palladium, Ruthenium, einem leitfähigen Oxid vorgenannter Metalle oder aus einer Legierung aus wenigstens einem der vor- genannten Metalle und Oxide besteht.Another advantageous embodiment is characterized in that at least one of the two electrodes is made up of two conductive layers, one of the two conductive layers being arranged on the side facing the capacitor dielectric and made of platinum, iridium, palladium, ruthenium, a conductive oxide mentioned above Metals or an alloy of at least one of the aforementioned metals and oxides.
Bei einer derart ausgebildeten zweilagigen Elektrode besteht die dem Kondensatordielektrikum zugewandte erste leitfähige Schicht aus einem wenig reaktiven Material zum Schutz des empfindlichen Kondensatordielektrikums. Die Materialstärke der ersten leitfähigen Schicht kann zur Materialersparnis relativ dünn, d.h. dünner als die eigentliche Dicke der Elektrode gehalten werden. Dies führt gleichzeitig zu einem strukturtreuen Ätzen der ersten leitfähigen Schicht und des Kondensatordielektrikums. Die zweite, dem Kondensator-dielek- trikum abgewandte leitfähige Schicht bildet zusammen mit der ersten leitfähigen Schicht eine Elektrode. Vorteilhaft ist, daß die zweite leitfähige Schicht und die Verdrahtung aus einer gemeinsam abgeschiedenen Schicht hergestellt werden. Be- vorzugte Materialien für die zweite leitfähige Schicht und die Verdrahtung sind Platin, Iridium, Palladium, Ruthenium, Aluminium, Kupfer, Wolfram, leitfähige Oxide der vorgenannten Metalle oder eine Legierung aus wenigstens einem der vorgenannten Metalle und Oxide. Darüber hinaus finden auch Metall- silizide eines Metalls M, leitfähige Metallnitride eines Metalls M oder leitfähige ternären Verbindung gemäßIn the case of a two-layer electrode designed in this way, the first conductive layer facing the capacitor dielectric consists of a less reactive material for protecting the sensitive capacitor dielectric. The material thickness to save material, the first conductive layer can be kept relatively thin, ie thinner than the actual thickness of the electrode. At the same time, this leads to a structurally true etching of the first conductive layer and of the capacitor dielectric. The second conductive layer facing away from the capacitor dielectric forms an electrode together with the first conductive layer. It is advantageous that the second conductive layer and the wiring are made from a jointly deposited layer. Preferred materials for the second conductive layer and the wiring are platinum, iridium, palladium, ruthenium, aluminum, copper, tungsten, conductive oxides of the aforementioned metals or an alloy of at least one of the aforementioned metals and oxides. In addition, metal silicides of a metal M, conductive metal nitrides of a metal M or conductive ternary compound are also found
MBN Verwendung, wobei N für Stickstoff, M für ein Metall aus der Gruppe Titan, Wolfram, Kobalt, Tantal, Molybdän, Kupfer, Pla- tin, Rhodium und Aluminium und B für ein Metall aus derMBN use, where N for nitrogen, M for a metal from the group titanium, tungsten, cobalt, tantalum, molybdenum, copper, platinum, rhodium and aluminum and B for a metal from the
Gruppe M oder Silizium steht.Group M or silicon stands.
Die oben genannte Aufgabe wird auch durch ein Verfahren zur Herstellung eines Halbleiterbauelements mit folgenden Verfah- rensschritten gelöst:The above-mentioned object is also achieved by a method for producing a semiconductor component with the following method steps:
- Bereitstellen eines Substrats,Provision of a substrate,
- Aufbringen einer ersten Schicht auf dem Substrat mit nachfolgendem Strukturieren dieser ersten Schicht, so daß eine erste Elektrode gebildet wird, - Aufbringen einer oxidkeramischen Schicht auf die erste- Application of a first layer on the substrate with subsequent structuring of this first layer so that a first electrode is formed, - Application of an oxide ceramic layer on the first
Elektrode und das Substrat,Electrode and the substrate,
- Aufbringen einer zweiten Schicht auf die oxidkeramische Schicht,Applying a second layer to the oxide ceramic layer,
- Strukturieren der zweiten Schicht und der oxidkeramischen Schicht, so daß aus der zweiten Schicht eine zweite Elek- trode und aus der oxidkeramischen Schicht ein Kondensatordielektrikum gebildet wird, die zusammen mit der ersten Elektrode einen Kondensator bilden, wobei durch das Strukturieren der ersten und/oder der zweiten Schicht eine von der ersten und der zweiten Elektrode getrennte Verdrahtung zum elektrischen Verbinden weiterer Bauelemente auf dem Substrat gebildet wird.Structuring of the second layer and the oxide-ceramic layer, so that a second elec- trode and a capacitor dielectric is formed from the oxide-ceramic layer, which together with the first electrode form a capacitor, the structuring of the first and / or the second layer separating a wiring from the first and second electrodes for electrically connecting further components on the Substrate is formed.
Zunächst wird das Substrat, in das beispielsweise schon ein- zelne Bauelemente oder Teile davon integriert sind, bereitgestellt. Danach erfolgt das Abscheiden der ersten Schicht und deren Strukturierung unter Bildung der ersten Elektrode. Geeignete Abscheideprozesse sind beispielsweise CVD- (Chemical- Vapor-Deposition) oder Sputter-Verfahren. Anschließend wird eine oxidkeramische Schicht sowie eine zweite Schicht auf das Substrat aufgetragen und strukturiert. Dabei können die oxidkeramische Schicht und die zweite Schicht nacheinander oder gemeinsam strukturiert werden. Sofern ein getrenntes Strukturieren gewünscht ist, erfolgt dies vor dem Abschieden der zweiten Schicht. Im Ergebnis entsteht aus der oxidkeramischen Schicht das Kondensatordielektrikum und aus der zweiten Schicht die zweite Elektrode. Bei der Herstellung der ersten und/oder der zweiten Elektrode wird gleichzeitig oder in einem separaten Schritt die Verdrahtung aus den jeweiligen Schichten gebildet. Die Verdrahtung weist dabei keinen unmittelbaren Kontakt zu den einzelnen Elektroden auf .First of all, the substrate is provided, in which, for example, individual components or parts thereof are already integrated. The first layer is then deposited and structured to form the first electrode. Suitable deposition processes are, for example, CVD (chemical vapor deposition) or sputtering processes. Then an oxide ceramic layer and a second layer are applied to the substrate and structured. The oxide ceramic layer and the second layer can be structured in succession or together. If a separate structuring is desired, this is done before the second layer is said goodbye. The result is the capacitor dielectric from the oxide ceramic layer and the second electrode from the second layer. During the production of the first and / or the second electrode, the wiring is formed from the respective layers simultaneously or in a separate step. The wiring has no direct contact with the individual electrodes.
Das Herstellungsverfahren zeichnet sich vorteilhaft dadurch aus, daß die Verdrahtung und die erste und/oder zweite Elek- trode in einem gemeinsamen Ätzprozeß geschaffen werden.The manufacturing method is advantageously characterized in that the wiring and the first and / or second electrode are created in a common etching process.
Die obengenannte Aufgabe wird erfindungsgemäß weiterhin durch ein Verfahren zur Herstellung eines Halbleiterbauelements mit folgenden Schritten gelöst: - Bereitstellen eines Substrats,According to the invention, the above-mentioned object is also achieved by a method for producing a semiconductor component with the following steps: Provision of a substrate,
- Aufbringen einer ersten Schicht auf dem Substrat mit nachfolgendem Strukturieren dieser ersten Schicht, so daß eine erste Elektrode gebildet wird, - Aufbringen einer oxidkeramischen Schicht auf die erste Elektrode und das Substrat,Application of a first layer to the substrate with subsequent structuring of this first layer so that a first electrode is formed, application of an oxide ceramic layer to the first electrode and the substrate,
- Aufbringen einer ersten leitfähigen Schicht auf die oxidkeramischen Schicht mit nachfolgendem gemeinsamen Strukturieren der ersten leitfähigen Schicht und der oxidkeramischen Schicht, so daß aus der oxidkeramischen Schicht ein Kondensatordielektrikum gebildet wird,Applying a first conductive layer to the oxide-ceramic layer with subsequent structuring of the first conductive layer and the oxide-ceramic layer, so that a capacitor dielectric is formed from the oxide-ceramic layer,
- Aufbringen einer zweiten leitfähigen Schicht auf die erste leitfähige Schicht und das Substrat,Applying a second conductive layer to the first conductive layer and the substrate,
- Strukturieren der zweiten leitfähigen Schicht, so daß die zweite leitfähige Schicht zumindest im Bereich des Kondensatordielektrikums auf der ersten leitfähigen Schicht verbleibt und dort gemeinsam mit dieser eine zweite Elektrode bildet, wobei durch das Strukturieren der zweiten leitfähigen Schicht eine von der ersten und der zweiten Elektrode getrennte Verdrahtung zum elektrischen Verbinden weiterer- Structuring the second conductive layer so that the second conductive layer remains on the first conductive layer at least in the region of the capacitor dielectric and forms a second electrode there together with the latter, one of the first and second electrodes being structured by the structuring of the second conductive layer separate wiring for the electrical connection of further
Bauelemente auf dem Substrat gebildet wird.Components is formed on the substrate.
Bei dem vorstehend angeführten Verfahren wird eine Elektrode durch zwei nacheinander abgeschiedene leitfähige Schichten gebildet. Dabei wird zunächst die erste leitfähige Schicht konform auf die oxidkeramische Schicht aufgetragen und schützt diese bei der weiteren Stukturierung . Die erste leitfähige Schicht wird anschließend gemeinsam mit der oxidkeramischen Schicht geätzt. Die erste leitfähige Schicht schützt dabei die auf dem Substrat verbleibenden Bereiche der oxidkeramischen Schicht vor einem Angreifen durch die Ätze. Nachfolgend schließt sich das Aufbringen der zweiten leitfähigen Schicht an, aus der im Bereich des Kondensator-dielektrikums gemeinsam mit der ersten leitfähigen Schicht eine Elektrode sowie weiterhin die Verdrahtung gebildet werden. Die erfindungsgemäßen Herstellungsverfahren zeichnen sich weiterhin vorteilhaft dadurch aus, daß die erste Schicht unter Zwischenlage einer Haftvermittlungs- und/oder Barrieren- schicht auf dem Substrat abgeschieden wird.In the method mentioned above, an electrode is formed by two conductive layers deposited one after the other. First, the first conductive layer is applied conformally to the oxide ceramic layer and protects it during further structuring. The first conductive layer is then etched together with the oxide ceramic layer. The first conductive layer protects the regions of the oxide ceramic layer remaining on the substrate from attack by the etching. This is followed by the application of the second conductive layer, from which an electrode and also the wiring are formed together with the first conductive layer in the region of the capacitor dielectric. The production processes according to the invention are furthermore advantageously characterized in that the first layer is deposited on the substrate with the interposition of an adhesion-promoting and / or barrier layer.
Barrierenschichten verhindern die Diffusion von Silizium oder anderen Materialien zum Kondensatordielektrikum und gewährleisten damit gleichbleibende Material'eigenschaften.Barrier layers prevent the diffusion of silicon or other materials to the capacitor dielectric and thus ensure constant material properties.
Die erfindungsgemäßen Herstellungsverfahren zeichnen sich weiterhin vorteilhaft dadurch aus, daß im Bereich der Verdrahtung vor dem Aufbringen der ersten Schicht zumindest ein Kontaktloch in dem Substrat geschaffen und mit einem leitfä- higen Material gefüllt wird oder daß eine Isolationsschicht auf die Verdrahtung aufgebracht und nachfolgend zumindest ein bis zur Verdrahtung reichendes und mit leitfähigem Material gefülltes Kontaktloch in der Isolationsschicht geschaffen wird.The production methods according to the invention are furthermore advantageously characterized in that, in the area of the wiring, at least one contact hole is created in the substrate and filled with a conductive material before the first layer is applied, or that an insulation layer is applied to the wiring and subsequently at least one to one for the wiring reaching and filled with conductive material contact hole is created in the insulation layer.
Im folgenden wird die Erfindung anhand eines Ausführungsbei- spiels erläutert und in Figuren dargestellt. Es zeigen:In the following, the invention is explained using an exemplary embodiment and shown in figures. Show it:
Figur 1 ein erfindungsgemäßes Halbleiterbauelement mit einer ersten Variante zum Kontaktieren derFigure 1 shows a semiconductor device according to the invention with a first variant for contacting the
Verdrahtung,Wiring,
Figur 2 ein erfindungsgemäßes Halbleiterbauelement mit einer weiteren Variante zum Kontaktieren der Verdrahtung,FIG. 2 shows a semiconductor component according to the invention with a further variant for contacting the wiring,
Figur 3 ein erfindungsgemäßes Halbleiterbauelement mit einer Mehrschichtelektrode, Figur 4 eine Draufsicht auf ein Speicherzellenfeld eines erfindungsgemäßen Halbleiterbauelements ,FIG. 3 shows a semiconductor component according to the invention with a multilayer electrode, FIG. 4 shows a plan view of a memory cell array of a semiconductor component according to the invention,
Figuren 5a bis 5e einzelne Prozeßschritte zur Herstellung eines erfindungsgemäßen Halbleiterbauelements,FIGS. 5a to 5e individual process steps for producing a semiconductor component according to the invention,
Figuren 6a bis 6e Herstellungsschritte zur Herstellung eines erfindungsgemäßen Halbleiterbauelements mit einer Mehrschichtelektrode, 'FIGS. 6a to 6e production steps for producing a semiconductor component according to the invention with a multilayer electrode,
Figuren 7 und 8 weitere Varianten zum Kontaktieren der Verdrahtung .Figures 7 and 8 further variants for contacting the wiring.
Das in Figur 1 dargestellte Halbleiterbauelement 1 weist ei- nen Siliziumgrundkörper 2 und eine darüber angeordnete Isolationschicht 3 auf. Auf der Isolationschicht 3 befindet sich ein Speicherkondensator 5, der aus einer ersten Elektrode 10, einem Kondensatordielektrikum 15 und einer zweiten Elektrode 20 besteht. Die erste und in diesem Ausführungbeispiel untere Elektrode 10 ist zylinder- oder guaderförmig ausgebildet und sitzt auf einer Barrierenschicht 25 aus Titannitrit und Titan. Diese Barrierenschicht 25 trennt die untere Elektrode 10 von der Isolationsschicht 3 und einem mit Polysilizium aufgefülltem Kontaktloch 30, das von der unteren Elektrode 10 durch die Isolationschicht 3 hindurch zu einem Sourcegebiet 40 eines Auswahltransistors 45 führt. Durch die Barrierenschicht 25 wird einerseits die Diffusion von Silizium durch die untere Elektrode 10 hindurch zum Kondensatordielektrikum 15 und andererseits eine Diffusion des Elektrodenmaterials der unteren Elektrode 10 durch das Kontaktloch 30 hindurch zum Sourcegebiet 40 des Auswahltransistors 45 verhindert. Als Elektrodenmaterial für die untere Elektrode findet bevorzugt Palladium, Platin, Iridium, Ruthenium, Iridiumoxid oder Rutheniumoxid Verwendung . Zur Verbesserung der Speicherkapazität des Speicherkondensators 5 ist das Kondensatordielektrikum 15 und die zweite, in diesem Ausführungsbeispiel obere Elektrode 20 sowohl auf der unteren Elektrode 10, als auch auf deren Seitenwänden angeordnet. Dadurch erhöht sich die zur Speicherung nutzbare Fläche des Speicherkondensators 5.The semiconductor component 1 shown in FIG. 1 has a silicon base body 2 and an insulation layer 3 arranged above it. A storage capacitor 5, which consists of a first electrode 10, a capacitor dielectric 15 and a second electrode 20, is located on the insulation layer 3. The first electrode 10, which is lower in this exemplary embodiment, is cylindrical or guader-shaped and sits on a barrier layer 25 made of titanium nitride and titanium. This barrier layer 25 separates the lower electrode 10 from the insulation layer 3 and a contact hole 30 filled with polysilicon, which leads from the lower electrode 10 through the insulation layer 3 to a source region 40 of a selection transistor 45. The barrier layer 25 on the one hand prevents the diffusion of silicon through the lower electrode 10 to the capacitor dielectric 15 and on the other hand prevents the electrode material of the lower electrode 10 from diffusing through the contact hole 30 to the source region 40 of the selection transistor 45. Palladium, platinum, iridium, ruthenium, iridium oxide or ruthenium oxide are preferably used as the electrode material for the lower electrode. To improve the storage capacity of the storage capacitor 5, the capacitor dielectric 15 and the second, in this exemplary embodiment upper electrode 20 are arranged both on the lower electrode 10 and on the side walls thereof. This increases the area of the storage capacitor 5 that can be used for storage.
Über den Auswahltransistor 45 können sowohl Ladungen in den Speicherkondensator 5 gebracht als auch von diesem ausgelesen werden. Der Auswahltransistor 45 weist neben dem Sourcegebiet 40 auch ein von diesem beanstandetes sogenanntes Draingebiet 50 auf. Beide Gebiete 40 und 50 werden mittels Ionenimplantation in dem Siliziumgrundkörper 2 geschaffen. Zwischen dem Sourcegebiet 40 und dem Draingebiet 50 ist auf dem Siliziumgrundkörper 2 ein Gateoxid 60 mit aufsitzender Gateelektrode 65 angeordnet. Die Gateelektrode 65 wird vorzugsweise durch eine zur Zeichenebene senkrecht verlaufende und dotierte Polysiliziumschicht gebildet. Über diese wird der Auswahltransistor 45 angesteuert. Bei Anlegen einer geeignet dimensionierten Spannung an die Gateelektrode 65 bildet sich eine leitfähige Verbindung zwischen dem Sourcegebiet 40 und dem Draingebiet 50, so daß Ladungen zum Speicherkondensator 5 oder von diesem abfließen können. Zu diesem Zweck ist das Draingebiet 50 über ein weiteres mit Polysilizium gefülltes Kontaktloch 70 in der Isolationschicht 3 mit einer Verdrahtung 75 verbunden. Diese Verdrahtung 75 besteht aus dem gleichen Elektrodenmaterial wie die untere Elektrode 10. Sowohl die untere Elektrode 10 als auch die Verdrahtung 75 sind bei der Herstellung des Halbleiterbauelements aus ein- und derselben abgeschiedenen Schicht hervorgegangen. Daher befindet sich auch unterhalb der Verdrahtung 75 eine Barrierenschicht 80, die gemeinsam mit der Barrierenschicht 25 unterhalb der ersten Elektrode 10 gebildet wurde. Die Verdrah- tung 75 ist sowohl gegenüber der unteren Elektrode 10 als auch gegenüber der oberen Elektrode 20 isoliert. Dadurch wird ein unbeabsichtigtes Abfließen von im Speicherkondensator 5 gespeicherter Ladung verhindert. Die Verdrahtung 75 verbindet den Auswahltransistor 45 als einem weiteren Bauelement 45 beispielsweise mit an der Peripherie des Halbleiterbauelements angeordneten Verstärkereinrichtungen.Via the selection transistor 45, charges can be brought into the storage capacitor 5 as well as read out from it. In addition to the source region 40, the selection transistor 45 also has a so-called drain region 50 objected to by the latter. Both regions 40 and 50 are created in the silicon base body 2 by means of ion implantation. A gate oxide 60 with a seated gate electrode 65 is arranged on the silicon base body 2 between the source region 40 and the drain region 50. The gate electrode 65 is preferably formed by a doped polysilicon layer running perpendicular to the plane of the drawing. The selection transistor 45 is driven via this. When a suitably dimensioned voltage is applied to the gate electrode 65, a conductive connection is formed between the source region 40 and the drain region 50, so that charges can flow to or from the storage capacitor 5. For this purpose, the drain region 50 is connected to a wiring 75 via a further contact hole 70 in the insulation layer 3 filled with polysilicon. This wiring 75 consists of the same electrode material as the lower electrode 10. Both the lower electrode 10 and the wiring 75 were produced from one and the same deposited layer in the production of the semiconductor component. Therefore, there is also a barrier layer 80 below the wiring 75, which was formed together with the barrier layer 25 below the first electrode 10. The wiring 75 is both opposite the lower electrode 10 and also insulated from the upper electrode 20. This prevents accidental drainage of the charge stored in the storage capacitor 5. The wiring 75 connects the selection transistor 45 as a further component 45, for example to amplifier devices arranged on the periphery of the semiconductor component.
Eine weitere Verdrahtung 90 ist ebenfalls auf der Isolationsschicht 3 angeordnet. Diese Verdrahtung 90 wurde gemeinsam mit der oberen Elektrode 20 während der Herstellung des Halbleiterbauelements 1 geschaffen. Unterhalb der Verdrahtung 90 ist prozeßbedingt die oxidkeramische Schicht 95 angeordnet, aus der das Kondensatordielektrikum 15 gebildet wurde. Der Speicherkondensator 5 und die Verdrahtungen 75 und 90 sind vollständig mit einer planarisierenden Schicht 100 bedeckt, die beispielsweise aus thermischem Siliziumdioxid, BPSG (Bor- Phosphor-Silikat-Glas) oder TEOS (Tetra-Ethyl-Ortho-Silicat ) besteht. Durch die planarisierende Schicht 100 hindurch sind Kontaktlöcher 105 und 110 bis zur Verdrahtung 90 bzw. bis zur oberen Elektrode 20 geführt. Diese Konataktlöcher 105 bzw. 110 verbinden die Verdrahtung 90 und die obere Elektrode 20 mit der sogenannten Metallschicht 1 (metal 1) , die in Form von Leiterbahnen 115 und 120 ausgebildet ist. Die Leiterbahnen 115 bzw. 120 bestehen überwiegend aus Aluminium oder ei- ner Aluminium-Kupfer-Legierung. Wird die Verdrahtung 75 bzw. 90 bereits als Metallschicht 1 ausgeführt, d.h. diese übernimmt bereits lokale oder globale Verdrahtungsfunktion, so stellen die Leiterbahnen 115 und 120 bereits die Metallschicht 2 (metal 2) dar.Another wiring 90 is also arranged on the insulation layer 3. This wiring 90 was created together with the upper electrode 20 during the production of the semiconductor component 1. Depending on the process, the oxide ceramic layer 95 from which the capacitor dielectric 15 was formed is arranged below the wiring 90. The storage capacitor 5 and the wirings 75 and 90 are completely covered with a planarizing layer 100, which consists, for example, of thermal silicon dioxide, BPSG (boron-phosphorus-silicate glass) or TEOS (tetra-ethyl-ortho-silicate). Contact holes 105 and 110 are led through the planarizing layer 100 as far as the wiring 90 and up to the upper electrode 20. These contact holes 105 and 110 connect the wiring 90 and the upper electrode 20 to the so-called metal layer 1 (metal 1), which is designed in the form of conductor tracks 115 and 120. The conductor tracks 115 and 120 consist predominantly of aluminum or an aluminum-copper alloy. If the wiring 75 or 90 is already implemented as a metal layer 1, i.e. this already takes over local or global wiring function, so the conductor tracks 115 and 120 already represent the metal layer 2 (metal 2).
In Figur 2 sind weitere Kontaktvarianten der Verdrahtung 75 und 90 dargestellt. Eine Variante besteht in einem unmittelbaren Kontakt zwischen der Verdrahtung 75 und 90. Dazu wurde in dem gewünschten Kontaktbereich 125 die oxidkeramische Schicht 95 selektiv entfernt, so daß das obere Elektrodenma- terial unmittelbar auf das bereits abgeschiedene untere Elektrodenmaterial, aus dem die Verdrahtung 75 hervorgegangen ist, abgeschieden wird. Bei vorheriger Entfernung der oxidkeramischen Schicht 95 von einem weiteren Kontaktbereich 130 kann das nachfolgend abgeschiedene obere Elektrodenmaterial auch direkt auf ein gefülltes Kontaktloch 135 aufgebracht werden. Dadurch ist auch eine Kontaktierung der Verdrahtung 90 nach unten durch die Isolationsschicht 3 hindurch möglich.In Figure 2, further contact variants of the wiring 75 and 90 are shown. A variant consists in direct contact between the wiring 75 and 90. For this purpose, the oxide ceramic layer 95 was selectively removed in the desired contact area 125, so that the upper electrode material material is deposited directly onto the already deposited lower electrode material from which the wiring 75 originated. If the oxide ceramic layer 95 is removed from a further contact area 130 beforehand, the subsequently deposited upper electrode material can also be applied directly to a filled contact hole 135. This also makes it possible to contact the wiring 90 downward through the insulation layer 3.
Unter Verwendung eines Halbleiterbauelements mit einer Mehrschichtelektrode ergeben sich, wie in Figur 3 dargestellt, weitere Möglichkeiten zur Bildung von Verdrahtungen. Die obere Elektrode 150 des Speicherkondensators 5 besteht in diesem Ausführungsbeispiel aus einer ersten leitfähigen Schicht 155 und einer zweiten leitfähigen Schicht 160. Die erste leitfähige Schicht 155 besteht vorzugsweise aus dem gleichen Elektrodenmaterial, das auch zur Herstellung der unteren Elektrode 10 Verwendung findet, z.B. Platin, Iridium, Palladium, Ruthenium oder ein leitfähiges Oxid vorgenannter Metalle. Weiterhin ist es möglich, auch Legierungen aus einem der vorgenannten Metalle und Oxide zu verwenden. Die erste leitfähige Schicht 155 ist relativ dünn ausgeführt, da sie im wesentlichen zum Schutz des Kondensatordielektrikums 15 dient. Die erste leitfähige Schicht 155 und das Kondensator- dielektrikum 15 werden gemeinsam geätzt, so das von allen vorher nicht maskierten Bereichen sowohl das Kondensatordielektrikum 15 als auch die erste leitfähige Schicht entfernt werden. Auf die erste leitfähige Schicht 155 wird nachfolgend die zweite leitfähige Schicht 160 aufgetragen und geeignet strukturiert. Die erste und zweite leitfähige Schicht 155 und 160 bilden dadurch zusammen die obere Elektrode 150. Andererseits wird aus der zweiten leitfähigen Schicht 160 eine Verdrahtung 165 hergestellt. Die für die zweite leitfähige Schicht 160 verwendeten Materialien können denen für die er- ste leitfähige Schicht 155 verwendeten Materialien entspre- chen. Günstiger ist es jedoch auf diese relativ teueren Materialien zu verzichten und auf kostengünstigere und einfacher handhabbare Materialien wie beispielsweise Polysilizium, Me- tallsilizide oder leitfähige Metallnitride oder ternäre Ni- tridverbindungen zurück- zugreifen.Using a semiconductor component with a multilayer electrode, as shown in FIG. 3, there are further possibilities for the formation of wiring. In this exemplary embodiment, the upper electrode 150 of the storage capacitor 5 consists of a first conductive layer 155 and a second conductive layer 160. The first conductive layer 155 preferably consists of the same electrode material that is also used for producing the lower electrode 10, for example platinum, Iridium, palladium, ruthenium or a conductive oxide of the aforementioned metals. It is also possible to use alloys made from one of the aforementioned metals and oxides. The first conductive layer 155 is made relatively thin since it essentially serves to protect the capacitor dielectric 15. The first conductive layer 155 and the capacitor dielectric 15 are etched together, so that both the capacitor dielectric 15 and the first conductive layer are removed from all regions which were not previously masked. Subsequently, the second conductive layer 160 is applied to the first conductive layer 155 and suitably structured. The first and second conductive layers 155 and 160 thereby together form the upper electrode 150. On the other hand, a wiring 165 is produced from the second conductive layer 160. The materials used for the second conductive layer 160 can correspond to those used for the first conductive layer 155. chen. However, it is cheaper to dispense with these relatively expensive materials and to resort to less expensive and easier to handle materials such as polysilicon, metal silicides or conductive metal nitrides or ternary nitride compounds.
Zur Verdeutlichung der Verdrahtungsmöglichkeiten durch die vorstehend aufgeführten Verdrahtungen ist in Figur 4 eine Draufsicht auf ein Halbleiterbauelement 1 gezeigt . In einem Speicherzellenfeld 180 sind die einzelnen Speicherkondensatoren 5 matrixähnlich angeordnet. Jedem Speicherkondensator 5 ist ein Auswahltransistor 45 zugeordnet. Die hier nicht dargestellten Draingebiete jedes Auswahltransistors 45 sind mit einer streifenförmigen Verdrahtung 190 verbunden, die zu je einem Verstärkerelement 192 an der Peripherie 195 des Speicherzellenfeldes 180 führt. Diese Peripherie 195 kann auch am Rand des Halbleiterbauelements 1 angeordnet sein. Durch die in den Figuren 1 bis 4 dargestellten Verdrahtungen ist sowohl ein lokales Verbinden der weiteren Bauelementen, z.B. von Auswahltransistoren 45, als auch ein globales Verbinden der weiteren Bauelemente untereinander möglich. Die weiteren Bauelemente umfassen in diesem Fall auch die Verstärkerelemente 192 und weitere, nicht dargestellte Baugruppen auf dem Halbleiterbauelement 1.In order to clarify the wiring options by means of the wiring listed above, a top view of a semiconductor component 1 is shown in FIG. The individual storage capacitors 5 are arranged in a matrix-like manner in a memory cell array 180. A selection transistor 45 is assigned to each storage capacitor 5. The drain regions, not shown here, of each selection transistor 45 are connected to a strip-shaped wiring 190, which leads to an amplifier element 192 on the periphery 195 of the memory cell array 180. This periphery 195 can also be arranged on the edge of the semiconductor component 1. Due to the wiring shown in Figures 1 to 4, both a local connection of the other components, e.g. of selection transistors 45, as well as a global connection of the other components to one another. In this case, the further components also include the amplifier elements 192 and further assemblies, not shown, on the semiconductor component 1.
Im folgenden werden die einzelnen Prozeßschritte zur Herstellung eines erfindungsgemäßen Halbleiterbauelements beschrieben. Dabei wird von einem Substrat 3, das der Isolationsschicht 3 entspricht ausgegangen. In diesem Substrat 3 sind bereits Kontaktlöcher 30 und 70 eingebracht. Auf das Substrat 3 wird zunächst eine Barrierenschicht 200 gefolgt von einer ersten Schicht 205 eines Elektrodenmaterials aufgebracht. Die beispielsweise aus Titannitrid/Titan bestehende Barrierenschicht 200 wird vorzugsweise durch einen CVD-Prozeß, die er- ste Schicht 205 dagegen vorzugsweise durch einen Sputterpro- zeß aufgetragen. In einem darauffolgenden Verfahrensschritt werden die beiden Schichten 200 und 205 mittels geeignetem Lithografieverfahren strukturiert. Dabei entsteht einerseits die erste und untere Elektrode 10, die durch die ebenfalls strukturierte Barrierenschicht 25 von dem Substrat 3 getrennt ist. Gleichzeitig mit Bildung der unteren Elektrode 10 wurde eine Verdrahtung 75 mit darunter angeordeter Barrierenschicht 80 geschaffen.The individual process steps for producing a semiconductor component according to the invention are described below. A substrate 3 that corresponds to the insulation layer 3 is assumed. Contact holes 30 and 70 have already been made in this substrate 3. A barrier layer 200 is first applied to the substrate 3, followed by a first layer 205 of an electrode material. The barrier layer 200, which is made of titanium nitride / titanium, for example, is preferably produced by a CVD process, the first layer 205 is preferably produced by a sputtering process. applied. In a subsequent process step, the two layers 200 and 205 are structured using a suitable lithography process. On the one hand, this creates the first and lower electrodes 10, which are separated from the substrate 3 by the likewise structured barrier layer 25. Simultaneously with the formation of the lower electrode 10, a wiring 75 with a barrier layer 80 arranged underneath was created.
Bei dem Lithografieverfahren zur Bildung der unteren Elektrode 10 und der Verdrahtung 75 wird zunächst eine Lackschicht auf die erste Schicht 205 aufgetragen und anschließend mittels Fototechnik strukturiert. Dabei werden je nach Verwendung eines positiven oder eines negativen Fotolacks die belichteten bzw. unbelichteten Bereiche chemisch aktiviert und können nachfolgend in einem Entwicklungsschritt entfernt werden. Schließlich wird die so hergestellte Lackmaske zum Strukturieren der Barrierenschicht 200 und der ersten Schicht 205 mittels geeigneter Ätzprozesse verwendet. Nach dem Litho- grafieverfahren schließt sich ggf. ein Reinigungsschritt zumIn the lithography method for forming the lower electrode 10 and the wiring 75, a lacquer layer is first applied to the first layer 205 and then structured using photo technology. Depending on the use of a positive or a negative photoresist, the exposed or unexposed areas are chemically activated and can subsequently be removed in one development step. Finally, the lacquer mask produced in this way is used to structure the barrier layer 200 and the first layer 205 by means of suitable etching processes. After the lithography process, a cleaning step may follow
Entfernen von Ätz- oder Lackmaskenrückständen an.Removal of etching or paint mask residues.
In einem weiteren Verfahrensschritt wird nun eine oxidkeramische Schicht konform auf das Substrat 3, auf die erste Elek- trode 10 sowie auf die Verdrahtung 75 aufgebracht. Das bevorzugte Verfahren hierfür ist ein MOCVD-Prozeß, bei dem die einzelnen Bestandteile der Oxidkeramik über ein oxidierendes Precursorgas aufgebracht werden. Daran anschließend wird eine zweite Schicht 215 auf die oxidkeramische Schicht 210 ge- bracht. Aus dieser werden ebenfalls über geeignete Lithografieverfahren die zweite Elektrode 20 sowie das Kondensatordielektrikum 15 gebildet. Bei diesem Verfahrensschritt ist die gleichzeitige Bildung einer Verdrahtung 90 ebenfalls möglich. In einer Verfahrensvariante kann die oxidkeramische Schicht 210 bereits vor dem Abscheiden der zweiten Schicht 215 geeignet strukturiert werden, so daß von der oxidkeramischen Schicht nur das Kondensatordielektrikum 15 im Bereich des Speicherkondensators 5 auf dem Substrat 3 und der ersten Elektrode 10 verbleibt, in den übrigen Bereichen des Halbleiterbauelements 1 jedoch vollständig entfernt wird. Dadurch hat die zweite Schicht 215 einen unmittelbaren Kontakt zum Substrat 3 bzw. zu in diesem angeordneten Kontaktlöchern bzw. zu bereits gebildeten Verdrahtungen, die beispielsweise in Figur 2 dargestellt sind.In a further method step, an oxide-ceramic layer is now applied conformally to the substrate 3, to the first electrode 10 and to the wiring 75. The preferred method for this is an MOCVD process in which the individual constituents of the oxide ceramic are applied via an oxidizing precursor gas. A second layer 215 is then applied to the oxide ceramic layer 210. The second electrode 20 and the capacitor dielectric 15 are also formed from this by means of suitable lithography methods. In this method step, the simultaneous formation of a wiring 90 is also possible. In one process variant, the oxide-ceramic layer 210 can be suitably structured before the second layer 215 is deposited, so that only the capacitor dielectric 15 of the oxide-ceramic layer remains in the area of the storage capacitor 5 on the substrate 3 and the first electrode 10, in the remaining areas of the semiconductor device 1, however, is completely removed. As a result, the second layer 215 is in direct contact with the substrate 3 or with contact holes arranged therein or with already formed wirings, which are shown for example in FIG. 2.
Auf den gebildeten Speicherkondensator 5 sowie auf die Ver- drahtungen 75 und 90 wird eine BPSG-Schicht 220 abgeschieden, in der nachfolgend ein Kontaktloch 225 gebildet wird. Dieses Kontaktloch 225 führt beispielsweise bis zur Verdrahtung 90 und verbindet diese mit einer auf die BPSG-Schicht 220 aufgebrachten Metallisierungsschicht 230.A BPSG layer 220 is deposited on the storage capacitor 5 formed and on the wirings 75 and 90, in which a contact hole 225 is subsequently formed. This contact hole 225 leads, for example, to the wiring 90 and connects it to a metallization layer 230 applied to the BPSG layer 220.
Zur Beschreibung der Herstellungsschritte eines Halbleiterbauelements mit einer Mehrschichtelektrode wird in Figur 6a von einer Struktur gemäß Figur 5b ausgegangen. Auf dem Substrat 3 wurden bereits die untere Elektrode 10 und die Verdrahtung 75 gebildet. Durch Abscheiden der oxidkeramischen Schicht 210 und einer ersten leitfähigen Schicht 230 entsteht die in Figur 6a dargestellte Struktur. Beide Schichten 210 und 230 sind überwiegend konform auf die untere Elektrode 10 und die Verdrahtung 75 aufgebracht, wobei die erste leitfä- hige Schicht 230 im Gegensatz zur Dicke der unteren Elektrode 10 relativ dünn ausgeführt ist. Die erste leitfähige Schicht 230, vorzugsweise aus Platin, schützt die oxidkeramische Schicht 210 bei der nun folgenden Strukturierung. Mittels geeignetem Lithografieverfahren mit nachfolgender Substratrei- nigung gelangt man zu der in Figur 6b dargestellten Struktur. Die oxidkeramische Schicht 210 und die erste leitfähige Schicht 230 wurden vollständig von der Verdrahtung 75 und anderen Bereichen der Substrat 3 entfernt, so daß die Schichten 210 und 230 nur noch die untere Elektrode 10 konform bedek- ken. Diese bilden nun dort das Kondensatordielektrikum 15 und die erste leitfähige Schicht 230 der oberen Elektrode 20 des Speicherkondensators 5. Zur vollständigen Bildung der zweiten und oberen Elektrode 20 wird nach dem Strukturieren der ersten leitfähigen Schicht 230 und der σxidkeramischen Schicht 210 ganzflächig eine zweite leitfähige Schicht 235 auf das Substrat 3, die Verdrahtung 75 und die erste leitfähige Schicht 230 aufgetragen. Diese Schicht 235 wird nachfolgend mittels geeignetem Lithografieverfahren strukturiert, so daß einerseits im Bereich des Speichkondensators 5 eine zweite leitfähige Schicht 235 und eine von dieser getrennte Verdrahtung 165 entstehen. Die zweite leitfähige Schicht 235 und die erste leitfähige Schicht 230 bilden zusammen die obere Elektrode 20 des Speicherkondensators 5. Die unmittelbar auf das Substrat 3 abgeschiedene und strukturierte Verdrahtung 165 hat unmittelbaren Kontakt zu einem Kontaktloch 240.To describe the manufacturing steps of a semiconductor component with a multilayer electrode, a structure according to FIG. 5b is assumed in FIG. 6a. The lower electrode 10 and the wiring 75 have already been formed on the substrate 3. The structure shown in FIG. 6a is formed by depositing the oxide ceramic layer 210 and a first conductive layer 230. Both layers 210 and 230 are predominantly applied conformally to the lower electrode 10 and the wiring 75, the first conductive layer 230 being made relatively thin in contrast to the thickness of the lower electrode 10. The first conductive layer 230, preferably made of platinum, protects the oxide ceramic layer 210 during the subsequent structuring. The structure shown in FIG. 6b is obtained by means of a suitable lithography method with subsequent substrate cleaning. The oxide ceramic layer 210 and the first conductive layer 230 have been completely removed from the wiring 75 and other areas of the substrate 3, so that the layers 210 and 230 only cover the lower electrode 10 in a conforming manner. These now form the capacitor dielectric 15 and the first conductive layer 230 of the upper electrode 20 of the storage capacitor 5. To completely form the second and upper electrode 20, after structuring the first conductive layer 230 and the oxide ceramic layer 210, a second conductive layer 235 is formed over the entire surface applied to the substrate 3, the wiring 75 and the first conductive layer 230. This layer 235 is subsequently structured by means of a suitable lithography method, so that, on the one hand, a second conductive layer 235 and a wiring 165 separate therefrom are formed in the region of the storage capacitor 5. The second conductive layer 235 and the first conductive layer 230 together form the upper electrode 20 of the storage capacitor 5. The wiring 165 deposited and structured directly on the substrate 3 is in direct contact with a contact hole 240.
Schließlich folgt gemäß Figur 6e das ganzflächig planarisie- rende Aufbringen einer TEOS-Schicht 245 auf das Substrat 3 mit den dort angeordneten Verdrahtungen 165 und 75 sowie dem Speicherkondensator 5. Auch hier wird in die TEOS-Schicht 245 ein Kontaktloch 250 geätzt und mit einem leitfähigen Material befüllt. Daran anschließend wird auf der TEOS-Schicht 245 eine Metallisierungsschicht 255 in Form von Leiterbahnen gebildet, die über das befüllte Kontaktloch 250 mit der Ver- drahtung 75 elektrisch leitend verbunden sind.Finally, as shown in FIG. 6e, the planar application of a TEOS layer 245 to the substrate 3 with the wirings 165 and 75 arranged there and the storage capacitor 5 follows. Here too, a contact hole 250 is etched into the TEOS layer 245 and with a conductive one Material filled. Subsequently, a metallization layer 255 in the form of conductor tracks is formed on the TEOS layer 245, which are connected to the wiring 75 in an electrically conductive manner via the filled contact hole 250.
In den Figuren 7 und 8 sind weitere Varianten zum Kontaktieren der Verdrahtungen dargestellt. Beispielsweise kann gemäß Figur 7 die Verdrahtung 260 einen unmittelbaren Kontakt zu einer weiteren leitfähigen Schicht 265 aufweisen. Dazu ist in einer Isolationsschicht 270 ein Kontaktloch 275 geätzt, in das die auf die Isolationsschicht 270 aufgebrachte Verdrahtung 260 bis zu der unter der Isolationsschicht 270 angeordneten weiteren leitfähigen Schicht 265 hindurch reicht. Gemäß Figur 8 kann die leitfähige Verbindung zwischen der Verdrahtung 260 und der weiteren leitfähigen Schicht 265 natürlich auch über ein mit leitfähigem Material gefülltes Kontaktloch 275 hergestellt sein. Für die weitere leitfähige Schicht 265 können sowohl Polysilizium als auch andere leitfähige Mate- rialien verwendet werden. Die Verdrahtung 260 besteht neben den bereits genannten Metallen und Metalloxiden auch aus leitfähigen Metallsiliziden oder leitfähigen Metallnitriden. FIGS. 7 and 8 show further variants for contacting the wiring. For example, according to FIG. 7, the wiring 260 can have direct contact with a further conductive layer 265. This is in a contact hole 275 is etched into an insulation layer 270, into which the wiring 260 applied to the insulation layer 270 extends as far as to the further conductive layer 265 arranged under the insulation layer 270. According to FIG. 8, the conductive connection between the wiring 260 and the further conductive layer 265 can of course also be established via a contact hole 275 filled with conductive material. Both polysilicon and other conductive materials can be used for the further conductive layer 265. In addition to the metals and metal oxides already mentioned, the wiring 260 also consists of conductive metal silicides or conductive metal nitrides.

Claims

Patentansprüche claims
1. Halbleiterbauelement (1)1. Semiconductor component (1)
- mit wenigstens einem Speicherkondensator (5) , der eine er- ste Elektrode (10) , eine zweite Elektrode (20) und ein zwischen der ersten Elektrode (10) und der zweiten Elektrode (20) angeordnetes oxidkeramisches Kondensatordielektrikum (15) umfaßt,with at least one storage capacitor (5) which comprises a first electrode (10), a second electrode (20) and an oxide ceramic capacitor dielectric (15) arranged between the first electrode (10) and the second electrode (20),
- mit weiteren Bauelementen (45, 192),' und - mit einer von der ersten und zweiten Elektrode (20) getrennten und elektrisch leitfähigen Verdrahtung (75, 92) zum Verbinden der weiteren Bauelemente (45) , dadurch gekennzeichnet, daß zumindest eine der beiden Elektroden (10, 20) und die Ver- drahtung (75, 90) aus dem gleichen Material bestehen.- With further components (45, 192), 'and - With an electrically conductive wiring (75, 92) separate from the first and second electrodes (20) for connecting the further components (45), characterized in that at least one of the Both electrodes (10, 20) and the wiring (75, 90) consist of the same material.
2. Halbleiterbauelement nach Anspruch 1, dadurch gekennzeichnet, daß zumindest eine der beiden Elektroden (10, 20) und die Ver- drahtung (75, 90) durch Strukturierung einer gemeinsam abgeschiedenen Schicht (215) entstanden sind.2. Semiconductor component according to claim 1, characterized in that at least one of the two electrodes (10, 20) and the wiring (75, 90) are formed by structuring a jointly deposited layer (215).
3. Halbleiterbauelement nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die weiteren Bauelemente (45, 192) in einem mehrere Speicherkondensatoren (5) aufweisenden Speicherzellenfeld (180) des Halbleiterbauelements (1) oder an dessen Peripherie (195) angeordnet sind.3. Semiconductor component according to claim 1 or 2, characterized in that the further components (45, 192) in a plurality of storage capacitors (5) having memory cell array (180) of the semiconductor component (1) or on the periphery (195) are arranged.
4. Halbleiterbauelement nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß im Substrat unterhalb der Verdrahtung (75, 90) zumindest ein mit leitfähigem Material gefülltes Kontaktloch (70) vorgesehen ist, das von der Verdrahtung (75, 92) bis zu wenigstens einem der weiteren Bauelemente (45, 192) reicht. 4. Semiconductor component according to one of claims 1 to 3, characterized in that in the substrate below the wiring (75, 90) at least one contact hole (70) filled with conductive material is provided, which from the wiring (75, 92) up to at least one of the other components (45, 192) is sufficient.
5. Halbleiterbauelement nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß oberhalb der Verdrahtung (75, 90) eine Isolationsschicht (100) mit zumindest einem mit leitfähigem Material gefülltes Kontaktloch (105,110) angeordnet ist, wobei das Kontaktloch (105, 110) bis zur Verdrahtung (75, 90) reicht.5. Semiconductor component according to one of claims 1 to 4, characterized in that an insulation layer (100) with at least one contact hole (105, 110) filled with conductive material is arranged above the wiring (75, 90), the contact hole (105, 110) up to the wiring (75, 90).
6. Halbleiterbauelement nach einem der- Ansprüche 1 bis 5, dadurch gekennzeichnet, daß das Kondensatordielektrikum (15) aus Barium-Strontium-Tita- nat, Strontium-Wismut-Tantalat , niobiumdotiertes Strontium- Wismut-Tantalat oder Blei-Zirkon-Titanat besteht.6. Semiconductor component according to one of claims 1 to 5, characterized in that the capacitor dielectric (15) consists of barium strontium titanate, strontium bismuth tantalate, niobium-doped strontium bismuth tantalate or lead zircon titanate.
7. Halbleiterbauelement nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß wenigstens eine der beiden Elektroden (10, 20) und die Verdrahtung (75, 90) aus Platin, Iridium, Palladium, Ruthenium, aus einem leitfähigen Oxid vorgenannter Metalle oder aus ei- ner Legierung aus wenigstens einem der vorgenannten Metalle und Oxide bestehen.7. Semiconductor component according to one of claims 1 to 6, characterized in that at least one of the two electrodes (10, 20) and the wiring (75, 90) made of platinum, iridium, palladium, ruthenium, from a conductive oxide of the aforementioned metals or an alloy of at least one of the aforementioned metals and oxides.
8. Halbleiterbauelement nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß wenigstens eine der beiden Elektroden (10, 20) aus zwei leitfähigen Schichten (230, 235) aufgebaut ist, wobei eine der beiden leitfähigen Schichten (230) auf der dem Kondensatordielektrikum (15) zugewandten Seite angeordnet ist und aus Platin, Iridium, Palladium, Ruthenium, einem leitfähigen Oxid vorgenannter Metalle oder aus einer Legierung aus wenigstens einem der vorgenannten Metalle und Oxide besteht. 8. Semiconductor component according to one of claims 1 to 6, characterized in that at least one of the two electrodes (10, 20) is constructed from two conductive layers (230, 235), wherein one of the two conductive layers (230) on the capacitor dielectric (15) facing side and is made of platinum, iridium, palladium, ruthenium, a conductive oxide of the aforementioned metals or an alloy of at least one of the aforementioned metals and oxides.
9. Halbleiterbauelement nach Anspruch 8, dadurch gekennzeichnet, daß die andere, dem Kondensatordielektrikum (15) abgewandte leit- fähige Schicht (235) und die Verdrahtung (75, 90) aus Platin, Iridium, Palladium, Ruthenium, Aluminium, Kupfer, Wolfram, einem leitfähigen Oxid der vorgenannten Metalle oder aus einer Legierung aus wenigstens einem der vorgenannten Metalle und Oxide bestehen.9. Semiconductor component according to claim 8, characterized in that the other, the capacitor dielectric (15) facing away from the conductive layer (235) and the wiring (75, 90) made of platinum, iridium, palladium, ruthenium, aluminum, copper, tungsten, consist of a conductive oxide of the aforementioned metals or of an alloy of at least one of the aforementioned metals and oxides.
10. Halbleiterbauelement nach Anspruch 8, dadurch gekennzeichnet, daß die andere, dem Kondensatordielektrikum abgewandte leitfähige Schicht (235) und die Verdrahtung aus einem Metallsilizid eines Metalls M, aus einem leitfähigen Metallnitrid eines Me- talls M oder aus einer leitfähigen ternären Verbindung gemäß MBN besteht, wobei N für Stickstoff, M für ein Metall aus der Gruppe Titan, Wolfram, Kobalt, Tantal, Molybdän, Kupfer, Platin, Rhodium und Aluminium und B für ein Metall aus der Gruppe M oder Silizium steht.10. A semiconductor component according to claim 8, characterized in that the other, the capacitor dielectric facing away from the conductive layer (235) and the wiring consists of a metal silicide of a metal M, a conductive metal nitride of a metal M or a conductive ternary compound according to MBN , where N stands for nitrogen, M for a metal from the group titanium, tungsten, cobalt, tantalum, molybdenum, copper, platinum, rhodium and aluminum and B for a metal from the group M or silicon.
11. Verfahren zur Herstellung eines Halbleiterbauelements insbesondere nach einem der Ansprüche 1 bis 7, gekennzeichnet durch folgende Schritte: - Bereitstellen eines Substrats (3) ,11. A method for producing a semiconductor component, in particular according to one of claims 1 to 7, characterized by the following steps: providing a substrate (3),
- Aufbringen einer ersten Schicht (205) auf dem Substrat (3) mit nachfolgendem Strukturieren dieser ersten Schicht- Application of a first layer (205) on the substrate (3) with subsequent structuring of this first layer
(205) , so daß eine erste Elektrode (10) gebildet wird,(205) so that a first electrode (10) is formed,
- Aufbringen einer oxidkeramischen Schicht (210) auf die er- ste Elektrode (10) und das Substrat (3) ,Applying an oxide ceramic layer (210) to the first electrode (10) and the substrate (3),
- Aufbringen einer zweiten Schicht (215) auf die oxidkeramische Schicht (210) ,Applying a second layer (215) to the oxide ceramic layer (210),
- Strukturieren der zweiten Schicht (215) und der oxidkeramischen Schicht (210) , so daß aus der zweiten Schicht (215) eine zweite Elektrode (20) und aus der oxidkeramischen Schicht (210) ein Kondensatordielektrikum (15) gebildet wird, die zusammen mit der ersten Elektrode (10) einen Kondensator (5) bilden, wobei durch das Strukturieren der ersten und/oder der zweiten Schicht (205,215) eine von der ersten und der zweiten Elektrode (10, 20) getrennte Verdrahtung (75, 90) zum elektrischen Verbinden weiterer Bauelemente (45, 192) auf dem Substrat gebildet wird.- Structuring the second layer (215) and the oxide ceramic layer (210) so that a second electrode (20) from the second layer (215) and from the oxide ceramic Layer (210) a capacitor dielectric (15) is formed, which together with the first electrode (10) form a capacitor (5), wherein by structuring the first and / or the second layer (205, 215) one of the first and the second Electrode (10, 20) separate wiring (75, 90) for electrically connecting further components (45, 192) is formed on the substrate.
12. Verfahren nach Anspruch 11, dadurch gekennzeichnet, daß die Verdrahtung (75, 90) und die erste und/oder zweite Elektrode (10, 20) in einem gemeinsamen Ätzprozeß geschaffen werden.12. The method according to claim 11, characterized in that the wiring (75, 90) and the first and / or second electrode (10, 20) are created in a common etching process.
13. Verfahren zur Herstellung eines Halbleiterbauelements insbesondere nach einem der Ansprüche 8 bis 10,13. A method for producing a semiconductor component, in particular according to one of claims 8 to 10,
- Bereitstellen eines Substrats (3) ,- Providing a substrate (3),
- Aufbringen einer ersten Schicht (205) auf dem Substrat (3) mit nachfolgendem Strukturieren dieser ersten Schicht (205) , so daß eine erste Elektrode (10) gebildet wird,Applying a first layer (205) to the substrate (3) with subsequent structuring of this first layer (205) so that a first electrode (10) is formed,
- Aufbringen einer oxidkeramischen Schicht (210) auf die erste Elektrode (10) und das Substrat (3) ,- Application of an oxide ceramic layer (210) on the first electrode (10) and the substrate (3),
- Aufbringen einer ersten leitfähigen Schicht (230) auf die oxidkeramische Schicht (210) mit nachfolgendem gemeinsamen Strukturieren der ersten leitfähigen Schicht (230) und der oxidkeramischen Schicht (210) , so daß aus der oxidkeramischen Schicht (210) ein Kondensatordielektrikum (15) gebildet wird,- Applying a first conductive layer (230) to the oxide ceramic layer (210) with subsequent joint structuring of the first conductive layer (230) and the oxide ceramic layer (210), so that a capacitor dielectric (15) is formed from the oxide ceramic layer (210) becomes,
- Aufbringen einer zweiten leitfähigen Schicht (235) auf die erste leitfähige Schicht (230) und das Substrat (3) ,Applying a second conductive layer (235) to the first conductive layer (230) and the substrate (3),
- Strukturieren der zweiten leitfähigen Schicht (235) , so daß die zweite leitfähige Schicht (235) zumindest im Bereich des Kondensatordielektrikums (15) auf der ersten leitfähigen Schicht (230) verbleibt und dort gemeinsam mit dieser eine zweite Elektrode (20) bildet, wobei durch das Struktu- rieren der zweiten leitfähigen Schicht (235) eine von der ersten und der zweiten Elektrode (10, 20) getrennte Verdrahtung (75, 90) zum elektrischen Verbinden weiterer Bauelemente (45, 192) auf dem Substrat (3) gebildet wird.- Structuring the second conductive layer (235) so that the second conductive layer (235) remains on the first conductive layer (230) at least in the region of the capacitor dielectric (15) and forms a second electrode (20) there together with the latter through the structure the second conductive layer (235), a wiring (75, 90) separate from the first and the second electrode (10, 20) for electrically connecting further components (45, 192) is formed on the substrate (3).
14. Verfahren nach einem der Ansprüche 11 bis 13, dadurch gekennzeichnet, daß die erste Schicht (205) unter Zwischenlage einer Haftvermitt- lungs- und/oder Barrierenschicht (200)' auf dem Substrat (3) abgeschieden wird.14. The method according to any one of claims 11 to 13, characterized in that the first layer (205) is deposited on the substrate (3) with the interposition of an adhesion-promoting and / or barrier layer (200) '.
15. Verfahren nach einem der Ansprüche 11 bis 14, dadurch gekennzeichnet, daß im Bereich der Verdrahtung (75, 90) vor dem Aufbringen der ersten Schicht (205) zumindest ein Kontaktloch (70) in dem Substrat (3) geschaffen und mit einem leitfähigen Material gefüllt wird.15. The method according to any one of claims 11 to 14, characterized in that in the region of the wiring (75, 90) before the application of the first layer (205) at least one contact hole (70) is created in the substrate (3) and with a conductive Material is filled.
16. Verfahren nach einem der Ansprüche 11 bis 15, dadurch gekennzeichnet, daß eine Isolationsschicht (270) auf die Verdrahtung (75, 90) aufgebracht und nachfolgend zumindest ein bis zur Verdrahtung (75, 90) reichendes und mit leitfähigem Material gefülltes Kontaktloch (225) in der Isolationsschicht (270) geschaffen wird. 16. The method according to any one of claims 11 to 15, characterized in that an insulation layer (270) applied to the wiring (75, 90) and subsequently at least one to the wiring (75, 90) reaching and filled with conductive material filled contact hole (225 ) is created in the insulation layer (270).
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