WO1999014884A2 - Circuit and method for forward error correction in a digital synchronous hierarchical system - Google Patents

Circuit and method for forward error correction in a digital synchronous hierarchical system Download PDF

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WO1999014884A2
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    • H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
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    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
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    • H04J2203/00—Aspects of optical multiplex systems other than those covered by H04J14/05 and H04J14/07
    • H04J2203/0001—Provisions for broadband connections in integrated services digital network using frames of the Optical Transport Network [OTN] or using synchronous transfer mode [STM], e.g. SONET, SDH
    • H04J2203/0089—Multiplexing, e.g. coding, scrambling, SONET

Definitions

  • SONET synchronous optical network
  • SDH synchronous digital hierarchy
  • the data transfer rate starts with 51 Mbit / s
  • the data transfer rate starts with 155 Mbit / s.
  • the data transfer rate can be increased many times over in both networks. Even with high data transmission rates, network operators are required to have low bit error rates.
  • a low bit rate has so far been achieved through high-quality optical components and short transmission distances.
  • An increase in the transmission quality and thus a reduction in the bit error rate can be possible through optimization processes in the receiving units after a transmission link or through a forward error correction.
  • the invention is based on the object of specifying a circuit arrangement and a method for forward error correction.
  • the invention has the advantage that a reduction in the bit error rate to 10 "15 with a simultaneous Enlargement of the transmission sections between necessary amplifier sections is achieved.
  • the invention has the further advantage that errors can be corrected at any point on a transport frame, that is, even under the parity bits.
  • the invention has the further advantage that bundle errors can be corrected for bit rates from 622 Mbit / s.
  • the invention also has the further advantage that there is only a minimal computer-related delay due to the forward error correction when the data to be transmitted are transported onward.
  • FIG. 1 shows a section of a transport system with integration of a forward error correction
  • FIG. 1 shows an integration of parallel
  • FIG. 3 shows a division of a transport frame into a section overhead area and a payload area
  • FIG. 4 shows an assignment and assignment of parity bits
  • FIG. 1 shows a section of a synchronous transport system with the integration of a forward error correction encoder unit FECC, a forward error correction decoder unit. unit FECD with associated units.
  • Prerequisite for forward error correction in a receiver unit En with the forward error correction decoder unit FECD is data processing by the forward error correction encoder unit FECC in a transmitter Sn.
  • Error correction blocks FBn are formed in the forward error correction coder unit FECC by a block formation unit BSE.
  • the test information which can be parity bits, for example, is generated in accordance with a calculation procedure.
  • the data sequence with the attached parity bits has the property of being an integer multiple of a certain number, the so-called generator polynomial.
  • a modulo division with the same generator polynomial is carried out in the receiver unit En, a transmission error having occurred in the transmitted data in the case of a resultant remainder. If the generator polynomial is selected appropriately, the value of the remainder of the division provides clear information about the position of the error in the transmitted data.
  • the essential units of the transmission unit Sn shown in FIG. 1 are a first and second insertion unit E1B2, E2B1 arranged in series for inserting Bl and B2 bytes into a transport frame TRn, the Bl, B2 bytes are inserted in a transport frame TRn + 1 following the transport frame TRn, the forward error correction coder unit FECC with the block formation unit BSE for forming error correction blocks FBn in a transport frame TRn, a first one
  • the following units are arranged in the receiver En: a physical second interface unit ESPI for receiving, for example, optically transmitted data, a frame synchronization unit RS for frame synchronization, a deinterleaving unit DIL for deinterleaving the data stream, a second checking unit UE2B1 for checking the BL byte, a descrambler unit DESCR, a previous error correction decoder unit FECD for correcting individual errors incl. Parity bits and B1, B2 bytes within error correction blocks FB1, ..., FB9 of a transport frame TRn and a further checking unit UE, which consists of a scrambler unit SCRUE and a third checking unit UE3B1.
  • the result of the second and third checking units UE2B1, UE3B1 is forwarded to a system management SM, not shown here.
  • the forward error correction decoder unit FECD is followed by a second multiplex unit MSTB for checking the B2 byte and for multiplexing the data.
  • the modified B2 bytes which belong to a transport frame TRn are inserted into a subsequent transport frame TRn + 1 by the first insertion unit E1B2.
  • error correction blocks FBn are determined by the block formation unit BSE for the transport frame TRn, the associated parity bits are calculated and in the
  • Section overhead SOH of the transport frame TRn stored.
  • the B2 byte is then checked for the transport frame TRn in the first checking unit UE1B2 and inserted in the following transport frame TRn + 1.
  • the data of the transport frame TRn are overlaid in the scrambler unit SCR with a pseudo-random data sequence.
  • the B1 byte is then formed in the formation unit BB1 and then inserted in the second transport unit E2B1 in the subsequent transport frame TRn + 1.
  • a large number of transmitting units S1, ..., Sn must be arranged in parallel.
  • these are converted into a serial data stream by multiplexers in the interleaving unit INTL.
  • the physical first interface SPI adapts the serial data stream to the physical requirements of a transmission line S or a transmission channel.
  • the transmitted data are converted into a serial data stream in the receiver En. Due to loss of quality and interference on the transmission link S, the data received may differ from the data on the transmission side.
  • a frame synchronization unit RS for frame synchronization enables reorganization and implementation of the data stream in the transport frame TRn.
  • the deinterleaving unit DIL converts the data stream into a data stream that is several bits wide. Bit errors of the B1 byte are determined for each transport frame TRn by a first checking unit UEB1 and passed on to the system management SM. In the descrambler unit DESCR, the bit pseudo-random sequence superimposed on the data in the transmitting unit Sn is removed again. The data is then forwarded to the forward error correction decoder unit FECD.
  • Any bit errors are recognized and corrected in the forward error correction decoder unit FECD by the procedure described at the beginning. Errors at any point on the transport frame TRn can be recognized.
  • the data corrected in the transport frame TRn are subjected to a renewed BL check in the unit UE.
  • the data is in the unit UE after a further scrambler unit SCRUE fed to a third checking unit UE3B1.
  • the outgoing data (DB) are forwarded to the second multiplexer MSTB.
  • FIG. 2 shows a parallel connection of a plurality of forward error correction encoder units FECC1, ..., FECCn and forward error correction decoder units FECD1, ..., FECDn with the associated scambler units SRC1, ..., SRCn on the transmission side and the descrambler units DESCR1,. .., DESCRn on the reception side.
  • the parallel connection of transmitter units Sn can be understood at least logically as bit-wise demultiplexing.
  • the data stream within a transmission unit Sn is clocked at 155 MHz.
  • FIG. 3 shows the division of a transport frame TRn. As already described at the beginning, the
  • Transport frame TRn which is divided into rows Zn and columns Spn, divided into the section overhead SOH and the payload area PL.
  • section overhead SOH certain line sections are by definition reserved for an extended operating, administration and maintenance area.
  • section overhead SOH in addition to fixed, pre-assigned storage spaces, areas for an operator are also free Reserved. These areas are indicated in FIG. 3 with hatched or brightly marked areas.
  • the section overhead SOH extends from column Spl to column Sp72.
  • the data to be transmitted are stored in the transport frame TRn in the area from column Sp73 to column Sp2160.
  • the transport frame TRn is divided into nine lines ZI, ..., Z9.
  • Check information in particular the parity bits PBn, are temporarily stored.
  • the parity information requires 12 bits per error correction block FBn.
  • FIG. 4 shows the division of a transport frame TRn into rows ZI, ..., Z9 and columns Spl, ..., Sp2160.
  • line sections are combined to form error correction blocks FBI, ..., FB9.
  • the error correction block FB2, FB5, FB6, FB7 and FB8 each extend from column Sp73 of a row Zn to column Sp72 of a subsequent row Zn + 1.
  • the parity bits PBn for the error correction blocks FB2, FB5, FB ⁇ , FB7 and FB8 are each arranged at the end of the block of column Sp61 and column Sp72 of the error correction block FB2, FB5, FB ⁇ , FB7 and FB8.
  • the error correction block FBI extends from row ZI, column SP62 to the subsequent row Z2, column Sp72.
  • the error correction block FBI is interrupted in line Z2 from column SP37 to Sp49. This area is assigned to the error correction block FB9.
  • the part bits PB9 of the error correction block FB9 are stored in it.
  • the parity bits Pbl of the error correction block FBI are arranged in row Z2 from column Sp61 to column Sp72.
  • the division of the error correction block FB4 corresponds to that of the error correction block FBI.
  • the error correction block FB4 is arranged in lines Z4 and Z5.
  • the parity bits PB3 of the error correction block FB3 are arranged in row Z5 from columns Sp38 and Sp49.
  • the error correction block division of the error correction block FB9 has the same division scheme as the error correction block FB3.
  • the error correction block FB9 begins in row Z9, column Sp73 and continues in row ZI, column Sp60 and in row Z2, column Sp37 to column Sp49.
  • the parity bits PB9 for the error correction block FB9 are stored in row Z2 from column Sp37 to column Sp49.
  • transport frame TRn is divided into error correction blocks FBI, ..., FB9, for example with a max.
  • Two arithmetic units which can be implemented with little effort, are used to calculate block-by-block parity bits PB1, ..., PB9.
  • the same computing effort on the receiving side enables fast and reliable localization and correction of errors in the transport frame TRn.

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  • Engineering & Computer Science (AREA)
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  • Time-Division Multiplex Systems (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
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Abstract

In order to allow forward error correction in data transport systems, the data of a transport framework are gathered in error correction blocks and parity check bits are specially provided for that purpose. Such parity check bits are then integrated into a free area in the section overhead of the same error correction block.

Description

Beschreibungdescription
Schaltungsanordnung und Verfahren zur VorwartsfehlerkorrekturCircuit arrangement and method for forward error correction
Bei einem synchronen optischen Netz (SONET) oder einem synchronen digitalen Hierarchie (SDH) Netz werden zu übertragende Daten in virtuellen Containern in einen Payload-Bereich von Transportrahmen gegeben. In einem Teil des Transportrahmens, dem sogenannten Section Overhead sind Speicherplätze für Betriebs- und Verwaltungsaufgaben des Transportsystems reservier .In the case of a synchronous optical network (SONET) or a synchronous digital hierarchy (SDH) network, data to be transmitted are placed in a payload area of transport frames in virtual containers. In a part of the transport frame, the so-called section overhead, storage spaces are reserved for operational and administrative tasks of the transport system.
In dem synchronen optischen Netz SONET beginnt die Datenübertragungsrate mit 51 Mbit/s, in einem Netz mit synchroner di- gitaler Hierarchie beginnt die Datenübertragungsrate mit 155 Mbit/s. In beiden Netzen kann die Datenübertragungsrate um ein Vielfaches erhöht werden. Auch bei hohen Datenübertragungsraten werden von Netzbetreibern niedrige Bitfehlerquoten verlangt .In the synchronous optical network SONET, the data transfer rate starts with 51 Mbit / s, in a network with synchronous digital hierarchy the data transfer rate starts with 155 Mbit / s. The data transfer rate can be increased many times over in both networks. Even with high data transmission rates, network operators are required to have low bit error rates.
Eine niedrige Bit ehlerquote wurde bisher durch hochwertige optische Komponenten und durch kurze Übertragungsstrecken erreicht. Eine Erhöhung der Übertragungsqualität und damit eine Verringerung der Bitfehlerquote kann durch Optimierungspro- zesse in den Empfangseinheiten nach einer Ubertragungsstrecke oder durch eine Vorwartsfehlerkorrektur möglich werden.A low bit rate has so far been achieved through high-quality optical components and short transmission distances. An increase in the transmission quality and thus a reduction in the bit error rate can be possible through optimization processes in the receiving units after a transmission link or through a forward error correction.
Der Erfindung liegt die Aufgabe zugrunde, eine Schaltungsanordnung und ein Verfahren zur Vorwartsfehlerkorrektur anzuge- ben.The invention is based on the object of specifying a circuit arrangement and a method for forward error correction.
Die Lösung der Aufgabe ergibt sich aus den Merkmalen der Patentansprüche 1 und 10.The solution to the problem results from the features of claims 1 and 10.
Die Erfindung bringt den Vorteil mit sich, daß eine Verringerung der Bitfehlerquote auf 10"15 bei einer gleichzeitigen Vergrößerung der Übertragungsabschnitte zwischen notwendig werdenden Verstärkerabschnitten erreicht wird.The invention has the advantage that a reduction in the bit error rate to 10 "15 with a simultaneous Enlargement of the transmission sections between necessary amplifier sections is achieved.
Die Erfindung bringt den weiteren Vorteil mit sich, daß Fehler an jeder beliebigen Stelle eines Transportrahmens, also auch unter den Paritatsbits korrigiert werden können.The invention has the further advantage that errors can be corrected at any point on a transport frame, that is, even under the parity bits.
Die Erfindung bringt den weiteren Vorteil mit sich, daß bei Bitraten ab 622 Mbit/s Bündelfehler korrigierbar sind.The invention has the further advantage that bundle errors can be corrected for bit rates from 622 Mbit / s.
Die Erfindung bringt darüber hinaus den weiteren Vorteil mit sich, daß nur eine minimale rechnerbedingte Verzögerung durch die Vorwartsfehlerkorrektur beim Weitertransport der zu übertragenden Daten auftritt .The invention also has the further advantage that there is only a minimal computer-related delay due to the forward error correction when the data to be transmitted are transported onward.
Weitere Besonderheiten sind in den Unteransprüchen angegeben.Further special features are specified in the subclaims.
Die Schaltungsanordnung und das Verfahren werden aus der nachfolgenden näheren Erläuterung zu einem Ausführungsbei- spiel anhand von Zeichnungen ersichtlich.The circuit arrangement and the method are evident from the following detailed explanation of an exemplary embodiment with reference to drawings.
Es zeigen:Show it:
Figur 1 einen Ausschnitt eines Transportsystems mit einer Einbindung einer Vorwartsfehlerkorrektur,FIG. 1 shows a section of a transport system with integration of a forward error correction,
Figur 2 eine Einbindung von parallel geschaltetenFigure 2 shows an integration of parallel
Vorwärtsfehlerkorrektur-Einheiten in eineForward error correction units into one
Datenübertragungsstrecke, Figur 3 eine Aufteilung eines Transportrahmens in einen Section-Overhead Bereich und einen Payload-Bereich und Figur 4 eine An- und Zuordnung von Paritatsbits zuData transmission path, FIG. 3 shows a division of a transport frame into a section overhead area and a payload area, and FIG. 4 shows an assignment and assignment of parity bits
Zeilenabschnitten innerhalb eines Transportrahmens .Line sections within a transport frame.
In Figur l ist ein Ausschnitt eines synchronen Transportsystems mit einer Einbindung einer Vorwärtsfehlerkorrektur- Codereinheit FECC, einer Vorwärtsfehlerkorrektur-Decoderein- heit FECD mit dazugehörigen Einheiten wiedergegeben. Voraussetzung für die Vorwärtfehlerkorrektur in einer Empfängereinheit En mit der Vorwärtsfehlerkorrektur-Decodereinheit FECD ist eine Datenaufbereitung durch die Vorwärtsfehlerkorrektur- Codereinheit FECC in einem Sender Sn. In der Vorwärtsfehler- korrektur-Codereinheit FECC werden durch eine Blockbildungs- einheit BSE Fehlerkorrekturblöcke FBn gebildet . In den Fehlerkorrekturblöcken FBn werden jeweils Datenfolgen mit einer Prüfinformation zusammengefaßt. Die PrüfInformation, die zum Beispiel Paritätsbits sein können, werden nach Maßgabe einer Rechenprozedur erzeugt . Die Datenfolge mit den angehängten Paritatsbits besitzt die Eigenschaft, ein ganzzahliges Vielfaches einer bestimmten Zahl, dem sogenannten Generatorpolynom, zu sein. In der Empfängereinheit En wird eine Modulo- Division mit demselben Generatorpolynom durchgeführt, wobei bei einem sich ergebenden Rest ein Übertragungsfehler in den übertragenen Daten aufgetreten ist. Der Wert des Restes bei der Division ergibt bei geeigneter Wahl des Generatorpolynoms einen eindeutigen Aufschluß über die Position des Fehlers bei den übertragenen Daten.FIG. 1 shows a section of a synchronous transport system with the integration of a forward error correction encoder unit FECC, a forward error correction decoder unit. unit FECD with associated units. Prerequisite for forward error correction in a receiver unit En with the forward error correction decoder unit FECD is data processing by the forward error correction encoder unit FECC in a transmitter Sn. Error correction blocks FBn are formed in the forward error correction coder unit FECC by a block formation unit BSE. In the error correction blocks FBn, data sequences are combined with test information. The test information, which can be parity bits, for example, is generated in accordance with a calculation procedure. The data sequence with the attached parity bits has the property of being an integer multiple of a certain number, the so-called generator polynomial. A modulo division with the same generator polynomial is carried out in the receiver unit En, a transmission error having occurred in the transmitted data in the case of a resultant remainder. If the generator polynomial is selected appropriately, the value of the remainder of the division provides clear information about the position of the error in the transmitted data.
Nach einer ersten Multiplexeinheit MSTA sind die wesentlichen in der Figur 1 dargestellten Einheiten der Sendeeinheit Sn eine erste und zweite in Reihe angeordnete Einfügeeinheit E1B2 , E2B1 zum Einfügen von Bl- und B2 -Bytes in einen Transportrahmen TRn, wobei die Bl-, B2-Bytes jeweils in einem dem Transportrahmen TRn nachfolgenden Transportrahmen TRn+1 eingefügt werden, die Vorwärtsfehlerkorrektur-Codereinheit FECC mit der Blockbildungseinheit BSE zur Bildung von Fehler- korrekturblöcken FBn in einen Transportrahmen TRn, ein ersterAfter a first multiplex unit MSTA, the essential units of the transmission unit Sn shown in FIG. 1 are a first and second insertion unit E1B2, E2B1 arranged in series for inserting Bl and B2 bytes into a transport frame TRn, the Bl, B2 bytes are inserted in a transport frame TRn + 1 following the transport frame TRn, the forward error correction coder unit FECC with the block formation unit BSE for forming error correction blocks FBn in a transport frame TRn, a first one
Rückkoppelzweig mit einer ersten Überprüfungseinheit UE1B2 zur Modifikation der B2-Bytes, eine Scramblereinheit SCR, ein zweiter Rückkoppelzweig mit einer Bildungseinheit BB1, eine Interleavingeinheit INTL zum Multiplexen von parallel geführ- ten Datenfolgen zu einem Datenstrom, eine physikalische erste Schnittstelleneinheit SPI und eine Ubertragungsstrecke S, die beispielsweise aus mehreren Glasfaserleitungen gebildet sein kann.Feedback branch with a first checking unit UE1B2 for modification of the B2 bytes, a scrambler unit SCR, a second feedback branch with a formation unit BB1, an interleaving unit INTL for multiplexing parallel data sequences into a data stream, a physical first interface unit SPI and a transmission path S, the For example, can be formed from several fiber optic lines.
Im Empfänger En sind folgende Einheiten angeordnet: eine phy- sikalische zweite Schnittstelleneinheit ESPI zum Empfang von beispielsweise optisch übertragenen Daten, eine Rahmensynchronisationseinheit RS zur Rahmensynchronisation, eine Dein- terleavingeinheit DIL zum Deinterleaven des Datenstromes, eine zweite Überprüfungseinheit UE2B1 zur Überprüfung des Bl- Bytes, eine Descramblereinheit DESCR, eine Vorwährtsfehler- korrektur-Decodereinheit FECD zur Korrektur von Einzelfehlern incl . Paritatsbits und Bl, B2 -Bytes innerhalb gebildeter Fehlerkorrekturblöcke FB1,...,FB9 eines Transportrahmens TRn und eine weitere Überprüfungseinheit UE, die aus einer Scram- blereinheit SCRUE und einer dritten Überprüfungseinheit UE3B1 besteht. Das Ergebnis der zweiten und dritten Überprüfungs- einheit UE2B1 , UE3B1 wird an ein hier nicht dargestelltes Systemmanagement SM weitergeleitet. Nach der Vorwärtsfehler- korrektur-Decodereinheit FECD folgt eine zweite Multiplex- einheit MSTB zur Überprüfung des B2 -Bytes und zum Multiplexen der Daten.The following units are arranged in the receiver En: a physical second interface unit ESPI for receiving, for example, optically transmitted data, a frame synchronization unit RS for frame synchronization, a deinterleaving unit DIL for deinterleaving the data stream, a second checking unit UE2B1 for checking the BL byte, a descrambler unit DESCR, a previous error correction decoder unit FECD for correcting individual errors incl. Parity bits and B1, B2 bytes within error correction blocks FB1, ..., FB9 of a transport frame TRn and a further checking unit UE, which consists of a scrambler unit SCRUE and a third checking unit UE3B1. The result of the second and third checking units UE2B1, UE3B1 is forwarded to a system management SM, not shown here. The forward error correction decoder unit FECD is followed by a second multiplex unit MSTB for checking the B2 byte and for multiplexing the data.
Nach dem sendeseitigen Abschluß eines Multiplexabschnitteε durch die erste Multiplexeinheit MSTA werden die modifizier- ten B2-Bytes, die zu einem Transportrahmen TRn gehören, durch die erste Einfügeeinheit E1B2 in einen darauffolgenden Transportrahmen TRn+1 eingefügt. In der Vorwärtsfehlerkorrektur- Codereinheit FECC werden durch die Blockbildungseinheit BSE für den Transportrahmen TRn Fehlerkorrekturblöcke FBn be- stimmt, die zugehörigen Paritätsbits berechnet und in denAfter the end of a multiplex section by the first multiplex unit MSTA, the modified B2 bytes which belong to a transport frame TRn are inserted into a subsequent transport frame TRn + 1 by the first insertion unit E1B2. In the forward error correction code unit FECC, error correction blocks FBn are determined by the block formation unit BSE for the transport frame TRn, the associated parity bits are calculated and in the
Section Overhead SOH des Transportrahmens TRn abgespeichert. Nachfolgend wird für den Transportrahmen TRn in der ersten Überprüfungseinheit UE1B2 eine Überprüfung des B2-Bytes durchgeführt und in dem nachfolgenden Transportrahmen TRn+l eingefügt. Die Daten des Transportrahmens TRn werden in der Scramblereinheit SCR mit einer Pseudo-Zufallsdatenfolge überlagert. Für die Daten im Transportrahmen TRn, die mit einer Pseudo-Zufallsdatenfolge überlagert sind, wird dann in der Bildungseinheit BBl das Bl-Byte gebildet und danach in der zweiten Einfügeeinheit E2B1 in den nachfolgenden Transportrahmen TRn+1 eingesetzt .Section overhead SOH of the transport frame TRn stored. The B2 byte is then checked for the transport frame TRn in the first checking unit UE1B2 and inserted in the following transport frame TRn + 1. The data of the transport frame TRn are overlaid in the scrambler unit SCR with a pseudo-random data sequence. For the data in the transport frame TRn with a If the pseudo-random data sequence is superimposed, the B1 byte is then formed in the formation unit BB1 and then inserted in the second transport unit E2B1 in the subsequent transport frame TRn + 1.
Zur Verarbeitung eines Datenstroms mit einer höheren Datenrate sind eine Vielzahl von Sendeeinheiten Sl,...,Sn parallel anzuordnen. Um die parallel geleiteten Daten zu einer Empfängereinheit El,...,En übertragen zu können, werden diese durch Multiplexer in der Interleavingeinheit INTL in einen seriellen Datenstrom umgesetzt. Durch die physikalische erste Schnittstelle SPI wird der serielle Datenstrom an die physikalischen Anforderungen einer Übertragungsleitung S bzw. eines Übertragungskanals angepaßt.To process a data stream with a higher data rate, a large number of transmitting units S1, ..., Sn must be arranged in parallel. In order to be able to transmit the data conducted in parallel to a receiver unit El, ..., En, these are converted into a serial data stream by multiplexers in the interleaving unit INTL. The physical first interface SPI adapts the serial data stream to the physical requirements of a transmission line S or a transmission channel.
Im Empfänger En werden die übertragenen Daten in einen seriellen Datenstrom umgesetzt. Aufgrund von Qualitätsverlust und Störungen auf der Ubertragungsstrecke S können die empfangenen Daten von den sendeseitigen Daten abweichen. Eine Rahmen- Synchronisationseinheit RS zur Rahmensynchronisation ermöglicht eine Reorganisation und eine Umsetzung des Datenstromes in den Transportrahmen TRn. Durch die Deinterleavingeinheit DIL wird der Datenstrom zu einem mehrere Bit breiten Datenstrom umgesetzt. Bitfehler des Bl-Bytes werden zu jedem Transportrahmen TRn durch eine erste Überprüfungseinheit UEB1 ermittelt und an das System-Management SM weitergegeben. In der Descramblereinheit DESCR wird die in der Sendeeinheit Sn den Daten überlagerte Bit-Pseudo-Zufallsfolge wieder entfernt. Danach werden die Daten an die Vorwärtsfehlerkorrek- tur-Decodereinheit FECD weitergegeben. In der Vorwärtsfehler- korrektur-Decodereinheit FECD werden eventuelle Bitfehler durch die eingangs beschriebene Prozedur erkannt und korrigiert. Fehler an beliebiger Stelle des Transportrahmens TRn können erkannt werden. Die in dem Transportrahmen TRn korri- gierten Daten werden in der Einheit UE einer erneuten Bl- Überprüfung unterzogen. In der Einheit UE werden die Daten nach einer weiteren Scramblereinheit SCRUE einer dritten Überprüfungseinheit UE3B1 zugeführt .The transmitted data are converted into a serial data stream in the receiver En. Due to loss of quality and interference on the transmission link S, the data received may differ from the data on the transmission side. A frame synchronization unit RS for frame synchronization enables reorganization and implementation of the data stream in the transport frame TRn. The deinterleaving unit DIL converts the data stream into a data stream that is several bits wide. Bit errors of the B1 byte are determined for each transport frame TRn by a first checking unit UEB1 and passed on to the system management SM. In the descrambler unit DESCR, the bit pseudo-random sequence superimposed on the data in the transmitting unit Sn is removed again. The data is then forwarded to the forward error correction decoder unit FECD. Any bit errors are recognized and corrected in the forward error correction decoder unit FECD by the procedure described at the beginning. Errors at any point on the transport frame TRn can be recognized. The data corrected in the transport frame TRn are subjected to a renewed BL check in the unit UE. The data is in the unit UE after a further scrambler unit SCRUE fed to a third checking unit UE3B1.
Nach dem Empfänger En werden die abgehenden Daten (DB) an den zweiten Multiplexer MSTB weitergeleitet.After the receiver En, the outgoing data (DB) are forwarded to the second multiplexer MSTB.
Figur 2 zeigt eine Parallelschaltung von einer Vielzahl von Vorwärtsfehlerkorrektur-Codereinheiten FECC1, ... , FECCn und Vorwärtsfehlerkorrektur-Decodereinheiten FECD1, ... , FECDn mit den zugehörigen Scamblereinheiten SRC1, ... , SRCn auf der Sendeseite und den Descramblereinheiten DESCR1, ...,DESCRn auf der Empfangsseite. Die Parallelschaltung von Sendeeinheiten Sn kann zumindest logisch als ein bitweises Demultiplexen aufgefaßt werden. Der Datenstrom innerhalb einer Sendeeinheit Sn wird mit 155 MHz getaktet.FIG. 2 shows a parallel connection of a plurality of forward error correction encoder units FECC1, ..., FECCn and forward error correction decoder units FECD1, ..., FECDn with the associated scambler units SRC1, ..., SRCn on the transmission side and the descrambler units DESCR1,. .., DESCRn on the reception side. The parallel connection of transmitter units Sn can be understood at least logically as bit-wise demultiplexing. The data stream within a transmission unit Sn is clocked at 155 MHz.
Bei einer Datenübertragungsrate von 622 MBit/s sind vier Sendeeinheit Sl, ... , S4 und vier Empfangseinheiten El, ... , E4 parallel anzuordnen. Bei einer Datenübertragungsrate von 10 GBit/s werden 64 Sendeeinheiten S1,...,S64 und 64 Empfangseinheiten E1,...,E64 benötigt. 64 Fehler, die bei einer 10 GBit-Datenübertragsrate in Folge auftreten, können bei einem bitweise parallel geleiteten Datenstrom erkannt und korrigiert werden. Eine Aufteilung des Datenstromes, kann wie an- gegeben, entweder bitweise oder byteweise erfolgen. Das in Figur 2 dargestellte Konzept kann in einfacher Weise, wie in Figur 1 angedeutet, eingefügt werden.With a data transmission rate of 622 Mbit / s, four transmitting units S1, ..., S4 and four receiving units El, ..., E4 are to be arranged in parallel. With a data transmission rate of 10 GBit / s, 64 transmitter units S1, ..., S64 and 64 receiver units E1, ..., E64 are required. 64 errors that occur at a 10 GBit data transfer rate in succession can be detected and corrected in a bit stream parallel data stream. The data stream can be divided either bit by bit or byte as indicated. The concept shown in FIG. 2 can be inserted in a simple manner, as indicated in FIG. 1.
In Figur 3 ist die Aufteilung eines Transportrahmens TRn wiedergegeben. Wie eingangs bereits beschrieben, wird derFIG. 3 shows the division of a transport frame TRn. As already described at the beginning, the
Transportrahmen TRn, der in Zeilen Zn und Spalten Spn eingeteilt ist, in den Section Overhead SOH und in den Payload-Be- reich PL unterteilt. Im Section Overhead SOH sind definitionsgemäß bestimmte Zeilenabschnitte für einen erweiterten Be- triebs-, Verwaltungs- und Wartungsbereich reserviert. In dem Section Overhead SOH sind neben festgelegten, vorbesetzten Speicherplätzen auch Bereiche für einen Betreiber zur freien Verfügung reserviert. Diese Bereiche sind in Figur 3 mit schraffierten bzw. hell markierten Flächen angedeutet. Der Section Overhead SOH erstreckt sich von Spalte Spl bis Spalte Sp72. Die zu übertragenden Daten werden im Transportrahmen TRn im Bereich ab Spalte Sp73 bis Spalte Sp2160 abgespeichert. Der Transportrahmen TRn ist in neun Zeilen ZI,..., Z9 aufgeteilt .Transport frame TRn, which is divided into rows Zn and columns Spn, divided into the section overhead SOH and the payload area PL. In the section overhead SOH, certain line sections are by definition reserved for an extended operating, administration and maintenance area. In the section overhead SOH, in addition to fixed, pre-assigned storage spaces, areas for an operator are also free Reserved. These areas are indicated in FIG. 3 with hatched or brightly marked areas. The section overhead SOH extends from column Spl to column Sp72. The data to be transmitted are stored in the transport frame TRn in the area from column Sp73 to column Sp2160. The transport frame TRn is divided into nine lines ZI, ..., Z9.
In den freien Bereichen des Section Overhead SOH wird die zur Durchführung der Vorwartsfehlerkorrektur erforderlicheIn the free areas of the Section Overhead SOH, the necessary to carry out the forward error correction
Prüfinformation, insbesondere die Paritätsbits PBn zwischen- gespeichert . Die Paritäts- Information benötigt 12 Bit pro Fehlerkorrekturblock FBn.Check information, in particular the parity bits PBn, are temporarily stored. The parity information requires 12 bits per error correction block FBn.
Figur 4 zeigt die Aufteilung eines Transportrahmens TRn in Zeilen ZI,..., Z9 und Spalten Spl,..., Sp2160. Für die Bestimmung des Paritätsbits FBn werden Zeilenabschnitte zu Fehlerkorrekturblöcken FBI,..., FB9 zusammengefaßt. Der Fehlerkorrekturblock FB2, FB5, FB6, FB7 und FB8 erstreckt sich je- weils von Spalte Sp73 einer Zeile Zn bis zur Spalte Sp72 einer darauffolgenden Zeile Zn+1. Die Paritatsbits PBn für die Fehlerkorrekturblöcke FB2 , FB5 , FBβ , FB7 und FB8 sind jeweils am Blockende von Spalte Sp61 und Spalte Sp72 des Fehlerkorrekturblockes FB2, FB5, FBβ, FB7 und FB8 angeordnet. Der Fehlerkorrekturblock FBI erstreckt sich von Zeile ZI, Spalte SP62 bis zur darauffolgenden Zeile Z2, Spalte Sp72. Der Fehlerkorrekturblock FBI ist in Zeile Z2 von Spalte SP37 bis Sp49 unterbrochen. Dieser Bereich ist dem Fehlerkorrekturblock FB9 zugeordnet. In ihm sind die Partitätsbits PB9 des Fehlerkorrekturblockes FB9 abgespeichert. Die Paritätsbits Pbl des Fehlerkorrekturblocks FBI sind in Zeile Z2 ab Spalte Sp61 bis Spalte Sp72 angeordnet. Die Aufteilung des Fehlerkorrekturblockes FB4 entspricht der des Fehlerkorrekturblockes FBI . Der Fehlerkorrekturblock FB4 ist in Zeile Z4 und Z5 angeordnet. Die Paritätsbits PB3 des Fehlerkorrekturblocks FB3 sind in Zeile Z5 ab Spalte Sp38 und Sp49 angeordnet . Die Fehlerkorrekturblockeinteilung des Fehlerkorrektur- blockes FB9 weist das gleiche Aufteilungschema wie der Fehlerkorrekturblock FB3 auf. Der Fehlerkorrekturblock FB9 beginnt in Zeile Z9, Spalte Sp73 und setzt sich in Zeile ZI, Spalte Sp60 und in Zeile Z2, Spalte Sp37 bis Spalte Sp49 fort. Die Paritätsbits PB9 zum Fehlerkorrekturblock FB9 sind in Zeile Z2 von der Spalte Sp37 bis Spalte Sp49 abgespeichert .FIG. 4 shows the division of a transport frame TRn into rows ZI, ..., Z9 and columns Spl, ..., Sp2160. For the determination of the parity bit FBn, line sections are combined to form error correction blocks FBI, ..., FB9. The error correction block FB2, FB5, FB6, FB7 and FB8 each extend from column Sp73 of a row Zn to column Sp72 of a subsequent row Zn + 1. The parity bits PBn for the error correction blocks FB2, FB5, FBβ, FB7 and FB8 are each arranged at the end of the block of column Sp61 and column Sp72 of the error correction block FB2, FB5, FBβ, FB7 and FB8. The error correction block FBI extends from row ZI, column SP62 to the subsequent row Z2, column Sp72. The error correction block FBI is interrupted in line Z2 from column SP37 to Sp49. This area is assigned to the error correction block FB9. The part bits PB9 of the error correction block FB9 are stored in it. The parity bits Pbl of the error correction block FBI are arranged in row Z2 from column Sp61 to column Sp72. The division of the error correction block FB4 corresponds to that of the error correction block FBI. The error correction block FB4 is arranged in lines Z4 and Z5. The parity bits PB3 of the error correction block FB3 are arranged in row Z5 from columns Sp38 and Sp49. The error correction block division of the error correction block FB9 has the same division scheme as the error correction block FB3. The error correction block FB9 begins in row Z9, column Sp73 and continues in row ZI, column Sp60 and in row Z2, column Sp37 to column Sp49. The parity bits PB9 for the error correction block FB9 are stored in row Z2 from column Sp37 to column Sp49.
Bei einer Aufteilung des Transportrahmens TRn in Fehlerkor- rekturblöcke FBI,..., FB9 können beispielsweise mit max. zwei Recheneinheiten, die mit geringem Aufwand realisierbar sind, sendeseitig blockweise Paritätsbits PB1,..., PB9 berechnet werden. Der gleiche Rechenaufwand auf der Empfangsseite ermöglicht eine schnelle und sichere Lokalisierung und Behebung von Fehlern in den Transportrahmen TRn. If the transport frame TRn is divided into error correction blocks FBI, ..., FB9, for example with a max. Two arithmetic units, which can be implemented with little effort, are used to calculate block-by-block parity bits PB1, ..., PB9. The same computing effort on the receiving side enables fast and reliable localization and correction of errors in the transport frame TRn.

Claims

Patentansprüche claims
1. Schaltungsanordnung zur Vorwartsfehlerkorrektur bei einer Übertragung von Daten (DA) mit einer in einer Sendeeinheit (Sn) angeordneten1. Circuit arrangement for forward error correction in the transmission of data (DA) with one arranged in a transmission unit (Sn)
Vorwärtsfehlerkorrektur-Codereinheit (FECC) und einer Vorwärtsfehlerkorrektur-Decodereinheit (FECD) in einer zur Sendeeinheit (Sn) korrespondierenden Empfangseinheit (En) , d a d u r c h g e k e n n z e i c h n e t, daß die Vorwärtsfehlerkorrektur-Codereinheit (FECC) und die Vorwärtsfehlerkorrektur-Decodereinheit (FECD) jeweils eine Blockbildungseinheit (BSE) zur Bildung von Fehlerkorrekturblöcken (FBn) in einem Transportrahmen (Trn) aufweisen.Forward error correction coder unit (FECC) and a forward error correction decoder unit (FECD) in a receiving unit (En) corresponding to the transmission unit (Sn), characterized in that the forward error correction coder unit (FECC) and the forward error correction decoder unit (FECD) each form a blocking unit ) to form error correction blocks (FBn) in a transport frame (Trn).
2. Schal tungsanordnung nach Anspruch 1, d a d u r c h g e k e n n z e i c h n e t, daß die Blockbildungseinheit (BSE) Fehlerkorrekturblöcke (FBn) bildet, die mindestens die Zeilenlänge des Transpor- trahmens (TRn) aufweisen.2. Circuit arrangement according to claim 1, so that the block forming unit (BSE) forms error correction blocks (FBn) which have at least the line length of the transport frame (TRn).
3. Schal tungsanordnung nach Anspruch 1 oder 2, d a d u r c h g e k e n n z e i c h n e t, daß die Blockbildungseinheit (BSE) Fehlerkorrekturblöcke (FBn) bildet die sich über mindestens zwei Teilzeilenbereiche (ZI, ... , Zj+1) des Transportrahmens (TRn) erstrecken.3. Circuit arrangement according to claim 1 or 2, so that the block forming unit (BSE) forms error correction blocks (FBn) which extend over at least two partial line areas (ZI, ..., Zj + 1) of the transport frame (TRn).
4. Schaltungsanordnung nach einem der vorherigen Ansprüche, d a d u r c h g e k e n n z e i c h n e t, daß die Vorwärtsfehlerkorrektur-Codereinheit (FECC) eine4. Circuit arrangement according to one of the preceding claims, that the forward error correction encoder unit (FECC) is a
PrüfInformation zu den Fehlerkorrekturblöcken (FBn) ermittelt und die PrüfInformation (PB(n)) zu einem Fehlerkorrekturblock (FBn) in diesem abspeichert. Test information for the error correction blocks (FBn) is determined and the test information (PB (n)) for an error correction block (FBn) is stored in it.
5. Schaltungsanordnung nach einem der vorherigen Ansprüche, d a d u r c h g e k e n n z e i c h n e t, daß in der Sendeeinheit (Sn) nach der Vorwärtsfehlerkorrek- tur-Codereinheit (FECC) eine Scramblereinheit (SRC) zur Addi- tion einer Pseudo-Zufallsdatenfolge auf die von der Vorwärts- fehlerkorrektur-Codereinheit (FECC) abgegebene Datenfolge des Transportrahmens (TRn) angeordnet ist, daß eine erste Überprüfungseinheit UE1B2 zur B2-Byte Überprüfung des Transportrahmens (TRn) nach der Vorwärtsfehlerkor- rektur-Codereinheit (FECC) angeordnet ist, daß eine Bildungseinheit (BB1) zur Bildung eines Bl-Bytes zu dem Transportrahmen (TRn) nach der Scramlereinheit (SCR) angeordnet ist und daß vor der Vorwärtsfehlerkorrektur-Codereinheit (FECC) eine erste Einfügeeinheit (E1B2) zur Einfügung des überprüften B2- Bytes und eine zweite Einfügeeinheit (E2B1) zur Einfügung des gebildeten Bl-Bytes in jeweils einen dem Transportrahmen (TRn) nachfolgenden Transportrahmen (TRn+1) angeordnet ist.5. Circuit arrangement according to one of the preceding claims, characterized in that in the transmission unit (Sn) after the forward error correction coder unit (FECC) a scrambler unit (SRC) for adding a pseudo-random data sequence to that of the forward error correction coder unit (FECC) data sequence of the transport frame (TRn) is arranged, that a first checking unit UE1B2 for B2-byte checking of the transport frame (TRn) after the forward error correction coder unit (FECC) is arranged, that a forming unit (BB1) for forming a B1 bytes to the transport frame (TRn) is arranged after the scrambler unit (SCR) and that before the forward error correction coder unit (FECC) a first inserting unit (E1B2) for inserting the checked B2 byte and a second inserting unit (E2B1) for inserting the formed B1 bytes are arranged in a transport frame (TRn + 1) following the transport frame (TRn) is not.
6. Schaltungsanordnung nach einem der vorherigen Ansprüche, d a d u r c h g e k e n n z e i c h n e t, daß ein Ausgang der Scramblereinheit (SRC) über6. Circuit arrangement according to one of the preceding claims, d a d u r c h g e k e n n z e i c h n e t that an output of the scrambler unit (SRC) on
- eine Interleavingeinheit (INTL) zum Multiplexen von parallel geführten Datenfolgen zu einem Datenstrom, - eine physikalische erste Schnittstelleneinheit (SPD zuran interleaving unit (INTL) for multiplexing parallel data sequences into a data stream, a physical first interface unit (SPD for
Anpassung des Datenstromes an eine Ubertragungsstrecke (S) ,Adaptation of the data stream to a transmission link (S),
- eine physikalische zweite Schnittstelleneinheit (ESPI) zum Empfang der übertragenen Daten und- A physical second interface unit (ESPI) for receiving the transmitted data and
- eine Rahmensynchronisationseinheit (RS) zum Demultiplexen des Datenstromes mit einem Eingang einer zweiten Überprüfungseinheit (UE2B1) zum Überprüfen des Bl-Bytes in der Empfängereinheit (En) verbunden ist. - A frame synchronization unit (RS) for demultiplexing the data stream is connected to an input of a second checking unit (UE2B1) for checking the B1 byte in the receiver unit (En).
7. Schaltungsanordnung nach einem der vorherigen Ansprüche, d a d u r c h g e k e n n z e i c h n e t, daß ein Ausgang der zweiten Überprüfungseinheit (UE2B1) mit einer Desramblereinheit (DESCR) und diese mit der Vorwärts- fehlerkorrektur-Decodereinheit (FECD) verbunden ist, daß nach der Vorwärtsfehlerkorrektur-Decodereinheit (FECD) eine weitere Überprüfungseinheit (UE) zur Überprüfung des BiBytes des von der Vorwärtsfehlerkorrektur-Decodereinheit (FECD) weitergeleiteten Transportrahmens (TRn) vorgesehen ist.7. Circuit arrangement according to one of the preceding claims, characterized in that an output of the second checking unit (UE2B1) with a desrambler unit (DESCR) and this is connected to the forward error correction decoder unit (FECD) that after the forward error correction decoder unit (FECD) a further checking unit (UE) is provided for checking the bit byte of the transport frame (TRn) forwarded by the forward error correction decoder unit (FECD).
8. Schaltungsanordnung nach einem der vorherigen Ansprüche, d a d u r c h g e k e n n z e i c h n e t, daß ein System-Management (SM) zur Überwachung der Bl-Byte Überprüfung vorgesehen ist .8. Circuit arrangement according to one of the preceding claims, that a system management (SM) is provided for monitoring the B1 byte check.
9. Schaltungsanordnung nach einem der vorherigen Ansprüche, d a d u r c h g e k e n n z e i c h n e t, daß die ankommenden Daten (DA) vor der Sendeeinheit (Sn) eine ersten Multiplexer (MSTA) und die abgehenden Daten (DB) nach der Empfangseinheit (En) einem zweiten Multiplexeinheit (MSTB) zugeleitet werden.9. Circuit arrangement according to one of the preceding claims, characterized in that the incoming data (DA) before the transmitting unit (Sn) a first multiplexer (MSTA) and the outgoing data (DB) after the receiving unit (En) a second multiplex unit (MSTB) become.
10. Verfahren zur Vorwartsfehlerkorrektur bei einer Übertra- gung von Daten (DA) mit einer in einer Sendeeinheit (SEn) angeordneten Vorwartsfehlerkorrektur-Codereinheit (FECC) und einer Vorwärtsfehlerkor- rektur-Decodereinheit (FECD) in einer zur Sendeeinheit (SEn) korrespondierenden Empfangseinheit (En) , d a d u r c h g e k e n n z e i c h n e t, daß in der Vorwärtsfehlerkorrektur-Codeeinheit (FECC) und der Vorwärtsfehlerkorrektur-Decodiereinheit (FECD) Fehlerkorrekturblöcke (FBn) aus den in den Transportrahmen (TRn) transportierten Daten gebildet werden. 10. Method for forward error correction during data transmission (DA) with a forward error correction coder unit (FECC) arranged in a transmission unit (SEn) and a forward error correction decoder unit (FECD) in a receiving unit corresponding to the transmission unit (SEn) ( En), characterized in that in the forward error correction code unit (FECC) and the forward error correction decoding unit (FECD) error correction blocks (FBn) are formed from the data transported in the transport frame (TRn).
11. Verfahren nach Anspruch 10, d a d u r c h g e k e n n z e i c h n e , daß die Fehlerkorrekturblöcke (FBn) mindestens eine Zeilenlänge eines Transportrahmens (TRn) aufweisen.11. The method according to claim 10, so that the error correction blocks (FBn) have at least one line length of a transport frame (TRn).
12. Verfahren nach Anspruch 11, d a d u r c h g e k e n n z e i c h n e t, daß die Fehlerkorrekturblöcke (FBn) sich über mindestens zwei Teilzeilenbereiche (ZI,..., Zj+l) des Transportrahmens (TRn) erstrecken. 12. The method according to claim 11, so that the error correction blocks (FBn) extend over at least two partial line areas (ZI, ..., Zj + l) of the transport frame (TRn).
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0984575A2 (en) * 1998-08-31 2000-03-08 Lucent Technologies Inc. Forward error correction for high speed optical transmission systems

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* Cited by examiner, † Cited by third party
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Non-Patent Citations (4)

* Cited by examiner, † Cited by third party
Title
GROVER W D ET AL: "DESIGN AND CHARACTERIZATION OF AN ERROR-CORRECTING CODE FOR THE SONET STS-1 TRIBUTARY" IEEE TRANSACTIONS ON COMMUNICATIONS, Bd. 38, Nr. 4, 1. April 1990, Seiten 467-476, XP000136588 *
PAXAL V ET AL: "ERROR-CORRECTION CODING FOR HIGH-SPEED OPTICAL TRANSMISSION SYSTEMS BASED ON THE SYNCHRONOUS DIGITAL HIERARCHY" EUROPEAN TRANSACTIONS ON TELECOMMUNICATIONS AND RELATED TECHNOLOGIES, Bd. 4, Nr. 6, 1. November 1993, Seiten 623-628, XP000433719 *
SEOK CHANG KIM ET AL: "PARALLEL SHIFT REGISTER GENERATORS: THEORY AND APPLICATIONS TO PARALLEL SCRAMBLING IN MULTIBIT-INTERLEAVED MULTIPLEXING ENVIRONMENTS" IEEE TRANSACTIONS ON COMMUNICATIONS, Bd. 43, Nr. 2/04, PART 03, 1. Februar 1995, Seiten 1844-1853, XP000505657 *
TOMIZAWA M ET AL: "FORWARD ERROR CORRECTING CODES IN SYNCHRONOUS FIBER OPTIC TRANSMISSION SYSTEMS" JOURNAL OF LIGHTWAVE TECHNOLOGY, Bd. 15, Nr. 1, Januar 1997, Seiten 43-51, XP000642276 *

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0984575A2 (en) * 1998-08-31 2000-03-08 Lucent Technologies Inc. Forward error correction for high speed optical transmission systems
EP0984575A3 (en) * 1998-08-31 2004-10-06 Lucent Technologies Inc. Forward error correction for high speed optical transmission systems

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