WO1998001971A1 - Netzelement und ein-/ausgabeeinheit für ein synchrones übertragungssystem - Google Patents

Abstract

Es sind ein Netzelement und eine Ein-/Ausgabeeinheit (1) für ein synchrones Übertragungssystem gemäß dem Standard für die Synchrone Digitale Hierarchy angegeben. In der Ein-/Ausgabeeinheit (1) ist eine Signalverarbeitungseinrichtung (2) vorhanden, die einen Empfangsdatenspeicher (5), einen Sendedatenspeicher (7), eine Steuereinheit (6) und einen Prozessor (3) hat. Der Prozessor (3) ist ein digitaler Signalprozessor, der im wesentlichen die Verarbeitung eines STM-N Signals ausführt.

Description

Netzelement und Ein-/Ausgabeeinheit für ein synchrones Übertragungssystem

Die Erfindung betrifft ein synchrones Übertragungssystem gemäß dem Oberbegriff des Anspruchs 1. Außerdem betrifft die Erfindung ein Netzelement gemäß dem Oberbegriff des Anspruchs 6 und eine Ein-/Ausgabeeinheit gemäß dem Oberbegriff des Anspruchs 7.

Ein synchrones Übertragungssystem ist z. B. ein ubertragungssystem für die Synchrone Digitale Hierarchie (SDH-System). In einem SDH-System werden zu übertragende Signale nach einem bestimmten Muster zusammengefaßt und nach Rahmen strukturiert. Ein solcher Rahmen wird als synchroner Transportmodul STM-N bezeichnet; er ist z. B. in der ITU-T Empfehlung "Recomendation G.707 (Draft) (11/95)", z. B. Kapitel 7 "Multiplexing method", beschrieben. Im Rahmen ist ein Bereich für Steuerdaten, d. h. für "Section Overhead SOH" und "AU-n pointer", und für Nutzdaten, d. h. für "Payload", festgelegt.

Das SDH-System ist aus einer Anzahl von Netzknoten aufgebaut, die durch physikalische Übertragungsmedien (z. B. Lichtwellenleiter, Koaxialkabel) miteinander verbunden sind. Die Netzknoten sind üblicherweise aus Gruppen einzelner Netzelemente (z. B. Add/Drop-Multiplexer, Cross-Connect) aufgebaut, für die verschiedenen Funktionen definiert sind. Die CCITT-Empfehlung "Recommendation G.783", Kapitel 2 "Transport Terminal Funktions", definiert die Netzelemente nach Elementarfunktionen, zu denen u. a. Schnittstellen-, Überwachungs- und Verbindungsfuntionen gehören. Durch eine Schnittstelleneinrichtung wird die Schnittstellenfunktion zum physikalischen Übertragungsmedium bereitgestellt. Eine Schnittstelleneinrichtung (SPI, SDH Physical Interface) dient in Empfangsrichtung zur Taktrückgewinnung aus dem Empfangssignal und zur Erkennung eines Signalverlustes (LOS, Loss of Signal); sie liefert die Signale LOS, DATA und TIMING (siehe G.783, Figure 2.2). In Senderichtung hat die

Schnittstelleneinrichtung u. a. die Aufgabe, ein zu übertragendes Signal mit dem Systemtakt auszusenden.

Die Schnittstelleneinrichtungen werden üblicherweise durch eine Kombination von optischen Sende- und Empfangsmodulen und Standard-Bauelementen (z. B. TDC2302C von Texas Instruments) oder ASICs implementiert. Ein solches Standard-Bauelement hat u. a. folgende Funktionen: Es sendet und empfängt STM-1 Signale mit einer Bitfolgefrequenz von 155,52 Mbit/s. Es erkennt den Rahmen des ankommenden Signals und sendet ein Rah enanzeige-Signal (Frame-Indication Signal). Es liefert außerdem Markierungen für die Zustände Signalverlust (Loss of Signal, LOS), Rahmenverlust (Loss of Frame, LOF).

Daran anschließend wird das empfangenene STM-1 Signal in einer Signalverarbeitungseinrichtung, die ebenfalls ein Standard-Bauelement (z. B. TDC3003 von Texas Instrument) oder ein ASIC ist, weiterverarbeitet. Dieses Standard-Bauelement hat u. a. folgende Funktionen: Es ist für die gesamte Verarbeitung des Overheads zuständig. Für empfangene und zu sendende Signale erzeugt es in Abhängigkeit eines externen Taktes Pointer und führt Pointeraktionen aus. Außerdem führt es Überwachungsfunktionen für die Bl, B2 und B3 Kodierung, die Fehleranzeige (Far End Block Error, FEBE) und die Zählung von Pointeraktionen aus. Die Schnittstelleneinrichtung und die

Signalverarbeitungseinrichtung bilden eine Ein-/Ausgabeeinheit, die die Verbindung zu weiteren Bestandteilen, z. B. einer Schaltmatrix in einem Cross-Connect, des Netzelementes herstellen.

Steigende Anforderungen an die Netzelemente bezüglich Komplexität und Integrationsdichte führen zu immer komplexeren Schaltungen und zu ASIC Entwicklungen mit zunehmenden Gatterzahlen. Dies erfordert aufwendige Simulationen und Tests, die immer längere Simulationsund Testzeiten zur Folge haben.

Der Erfindung liegt die Aufgabe zugrunde, ein synchrones Übertragungssystem und ein Netzelement dafür anzugeben, bei denen die steigenden Anforderungen auf eine einfache Weise bewältigt werden. Ein synchrones Übertragungssystem ist Gegenstand des Anspruchs 1 und ein Netzelement ist Gegenstand des Anspruchs 6. Eine Ein-/Ausgabeeinheit für ein Netzelement ist Gegenstand des Anspruchs 7.

Vorteilhaft an der Erfindung ist, daß die Netzelemente flexibel und ohne umfangreiche Schaltungsänderungen an sich weiterentwickelnde (ITU-T/ETSI) Standards angepaßt werden können; notwendige Anpassungen können schnell vorgenommen werden. Aufwendige Schaltungsentwicklungen entfallen.

Die Erfindung wird im folgenden beispielhaft anhand von Zeichnungen erläutert. Es zeigen:

Fig. 1 ein Blockschaltbild einer Ein-/Ausgabeeinheit für ein Netzelement,

Fig. 2 eine Darstellung zur Erläuterung einer Gruppenbildung,

Fig. 3 eine Darstellung zur Erläuterung eines Transfers von Speicherinhalten. In Fig. 1 ist ein beispielhaftes Blockschaltbild einer Ein-/Ausgabeeinheit 1 für ein Netzelement mit den zum Verständnis der Erfindung erforderlichen Bestandteilen gezeigt. Das Netzelement ist Teil eines Übertragungssystems für die synchrone digitale Hierarchie, eines SDH-Systems. Mehrere Netzelemente können an einem Netzknoten zusammengefaßt sein, der mit weiteren Netzknoten durch ein oder mehrere physikalische Übertragungsmedien verbunden ist. Netzelemente sind z. B. Cross-Connect, Add/Drop Multiplexer und Leitungssysteme. Die Beschreibung der erfindungsgemäßen Ein-/Ausgabeeinheit 1 erfolgt anhand eines Cross-Connects für ein SDH-System, der eine mit der Ein-/Ausgabeeinheit 1 verbundene Schaltmatrix hat.

Die Ein-/Ausgabeeinheit 1 hat eine Schnittstelleneinrichtung 4 und eine Signalverarbeitungseinrichtung 2, die einen Empfangsdatenspeicher 5, einen Sendedatenspeicher 7, eine Steuereinheit 6 und einen Prozessor 3 hat. In Fig. 1 ist außerdem ein Interface 10, das eine Verbindung zur Schaltmatrix herstellt, ein Programmspeicher 8 und eine zentrale Steuerschaltung 9 eingezeichnet, die mit der Ein-/Ausgabeeinheit 1 verbunden sind, aber u. U. räumlich von ihr entfernt im Netzelement angeordnet sein können. Der Programmspeicher 8 dient außerdem zum Speichern von Daten und zum Weiterleiten von Nachrichten.

An der Schnittstelleneinrichtung 4 tritt ein STM-N Signal in das Netzelement ein und aus diesem aus; Senden und Empfangen des STM-N Signals erfolgt seriell, d. h. die einzelnen Bytes eines Rahmen werden seriell empfangen und gesendet. Die

Schnittstelleneinrichtung 4 hat die aus der "Recommendation G.783" bekannte Funktion des SDH Physical Interface SPI; für die weitere Beschreibung wird die Schnittstelleneinrichtung 4 deshalb als SPI bezeichnet. Der Sendedatenspeicher 5 und der Empfangsdatenspeicher 7 sind Speicher mit wahlfreiem Zugriff (RAM), die auch als Schreib-Lesespeicher bezeichnet werden. Der Programmspeicher 8 ist ebenfalls ein Schreib-Lesespeicher, z. B. ein dynamisch programmierbarer Schreib-Lesespeicher (DPRAM). Im folgenden wird der Aufbau der Ein-/Ausgabeeinheit 1 erklärt, daran anschließend wird ihre Funktion erläutert. Das SPI 4 hat einen Datenausgang 11, einen Ausgang 12 für einen aus dem empfangenen STM-N Signal abgeleiteten Takt, einen Ausgang 13 für ein Rahmenkennungssignal (AI Byte), einen Dateneingang 15 für zu sendende Daten und einen Eingang 16 für einen im Netzelement festgelegten Systemtakt. Der Datenausgang 11 ist mit einem Datenbus 26 (8 Bit Parallelbus) verbunden, der Nutzdaten (Payload) und Steuerdaten (SOH) einem Dateneingang 17 des Empfangsdatenspeichers 5 byteseriell zuführt. Die Ausgänge 12 und 13 sind mit Eingängen der Steuereinheit 6 verbunden. Einem weiteren Eingang 14 der Steuereinheit 6 ist der Systemtakt zuführbar. Die Steuereinheit 6 ist durch einen Steuerbus mit einem Eingang 18 des Empfangsdatenspeichers 5 und durch einen Steuerbus mit einem Eingang 19 des Sendedatenspeichers 7 verbunden; über diese Eingänge 18, 19 können von der Steuereinheit 6 erzeugte Speicheradressen zugeführt werden: Dem Eingang 18 wird eine Schreibadresse und dem Eingang 19 eine Leseadresse zugeführt. Für die Schreibadresse ist auch die Bezeichnung Write Pointer gebräuchlich und für die Leseadresse die Bezeichnung Read Pointer.

Der Empfangsdatenspeicher 5 hat einen Datenausgang 20, an den ein Datenbus 23 angeschlossen ist. Mit dem Datenbus 23 sind außerdem ein Datenanschluß 21 des Prozessors 3 und ein Dateneingang 22 des Sendedatenspeichers 7 verbunden. Der Datenanschluß 21 des Prozessors 3 ist ein Datenein- und ausgang, so daß eine bidirektionale Datenübertragung möglich ist. Ein Adressenbus 24 ist mit dem Empfangsdatenspeicher 5, dem Sendedatenspeicher 7 und dem Prozessor 3 verbunden; über diesen Adressenbus 24 erfolgt die Adressierung des Empfangsdatenspeichers 5 und des Sendedatenspeichers 7 durch den Prozessor 3. Der Datenbus 23 und der Adressenbus 24 sind außerdem mit dem Interface 10 verbunden, das wie bereits erwähnt die Verbindung mit der Schaltmatrix herstellt. Beispielsweise ist der Datenbus 23 64 Bit breit (8 Byte) und der Adressenbus 24 32 Bit breit (4 Byte). Die Steuereinheit 6 ist mit einem Interrupt-Anschluß 25 des Prozessors 3 verbunden, wodurch eine Synchronisierung des Prozessors 3 und der Steuereinheit 6 möglich ist. Der Prozessor 3 ist vorzugsweise ein digitaler Signalprozessor DSP, z. B. ein TMS320C80 von Texas Instruments, Details können aus der Produktbeschreibung entnommen werden. Eine allgemeine Beschreibung der Funktion und Programmierung von digitalen Signalprozessoren ist z. B. aus M. Kappelan et al, "Digitale Signalprozessoren", Funkschau 16/1993 (Teil 1, Seiten 66 - 69), Funkschau 17/1993 (Teil 2, Seiten 66 - 69) und Funkschau 18/1993 (Teil 3, Seiten 136 - 141) bekannt.

Für die folgende Beschreibung wird von einem STM-1 Multiplexsignal mit einer VC-4 Payload (3 TUG3) und von dem DSP TMS320C80 und dessen Struktur ausgegangen. Prinzipiell ist jedoch auch ein anderer progra ierbarer Microprozessor oder DSP verwendbar.

Der DSP TMS320C80 hat einen zentralen Prozessor (Master Processor), vier parallele Prozessoren und einen Transferprozessor (Transfer Controller), der für eine Datenübertragung zwischen externen und internen Speichern verantwortlich ist.

Im folgenden wird die Funktion der Ein-/Ausgabeeinheit 1 in Empfangsrichtung mit Hilfe der Figuren 2 und 3 beschrieben. Das SPI 4 empfängt die Rahmen eines STM-1 Signals, das eine Frequenz von 155,52 MHz hat, und führt die bereits erwähnte Funktionen aus: z. B. Taktableitung, und Rahmenerkennung (AI, A2 Bytes). Das SPI 4 führt Daten, d. h. die Overhead und Payload Bytes des STM-1 Signals dem Dateneingang 17 des Empfangsdatenspeichers 5 zu. Im Empfangsdatenspeicher 5 werden die Overhead und Payload Bytes logisch so organisiert, daß vier Gruppen gebildet werden, die jeweils gleichartige Daten enthalten: drei Gruppen für die drei Tributary Units TU und eine Gruppe für den Overhead OH (81 Bytes). In Fig. 2 ist diese Gruppenbildung schematisch anhand eines beispielhaften Datenstroms gezeigt. Von links nach rechts sind die einzelnen Bytes wie folgt angeordnet: TU3#1, TU3#2, TU3#3, 9 OH, TU3#1, TU3#2, TU3#3, usw. Nach der Gruppenbildung gibt es eine Gruppe für TU3#1, eine Gruppe für TU3#2, eine Gruppe für TU3#3 und eine Gruppe für OH. Jede Gruppe kann so individuell verarbeitet werden, ohne daß für die Verarbeitung Daten einer anderen Gruppe benötigt werden. Dadurch wird die Signalverabeitungsaufgabe auf vier Teilaufgaben verteilt und der Prozessor 3 kann zusammenhängend auf gleichartige Daten zugreifen. Die Organisation der über den Datenbus 26 übertragenen Overhead und Payload Bytes in die vier Gruppen wird durch die Steuereinheit 6 gesteuert, die die Speicheradressen generiert. Dafür ist in der Steuereinheit 6 ein Zähler vorhanden, der einen Bereich von 0 bis 2429 hat und automatisch zurückgesetzt wird.

Der Zugriff auf die im Empfangsdatenspeicher 5 gespeicherten Daten wird durch den im Prozessor 3 vorhandenen Transferprozessor gesteuert, der auf die Daten gemäß einer Transferliste zugreift, die ihm von dem ebenfalls im Prozessor 3 vorhandenen Zentralprozessor übergeben wird. In der Transferliste ist festgelegt, zu welcher Adresse eines prozessorinternen Speichers der Inhalt einer Adresse des Empfangsdatenspeichers 5 übertragen werden soll; die Transferliste enthält somit alle Informationen, die notwendig sind, um Daten von einer Quelle zu einer Senke zu übertragen. Die Transferliste wird kontinuierlich, z. B. für jeden Rahmen, neu berechnet.

Der Zentralprozessor ist für die eigentliche Signalverarbeitung des empfangenen STM-1 Signals verantwortlich, er überwacht die Verarbeitung der empfangenen Daten durch die vier parallelen Prozessoren. Die Signalverarbeitung erfolgt gemäß einem Programm, das dem Prozessor 3 vom Programmspeicher 8 zugeführt wird. Mit Hilfe des Programms können alle Prozeduren ausgeführt werden, die notwendig sind, um die empfangenen Daten zu verarbeiten und daran anschließend dem Interface 10 zuzuführen. Zu diesen Prozeduren gehören z. B. die gesamte Verarbeitung des Overhead, die Erzeugung von Pointern, Funktionsüberwachung der Bl, B2 und B3 Kodierung und das Zählen von Pointeraktionen.

Der (externe) Takt, den ein ankommendes STM-1 Signal hat, kann vom (internen) Systemtakt verschieden sein, d. h. das ankommende STM-1 Signal und ein auszusendenes STM-1 Signal sind nicht synchron. Das ankommende STM-1 Signal wird mit dem Systemtakt verarbeitet, was dazu führt, daß die Adresse (Write Pointer), unter der ein Datenbyte (Payload oder Overhead) zu speichern ist, von der Adresse (Read Pointer), aus der ein Datenbyte gelesen wird, verschieden ist. Daraus folgt, daß die im Empfangsdatenspeicher 5 gespeicherten Datenbytes zwei unterschiedlichen Rahmen des empfangenen STM-1 Signals angehören; das AI Byte ist somit nicht das "älteste" im Empfangsdatenspeicher 5 gespeicherte Byte. Da die Daten entsprechend der Reihenfolge des ankommenden STM-1 Signals verarbeitet werden müssen, liest der Transferprozessor für jede Gruppe (Fig. 2) die Daten aus dem Empfangsdatenspeicher 5 in zwei Blöcken aus und ordnet diese zeitlich so um, daß die Daten im internen Speicher des Prozessors 3 in der richtigen Reihenfolge vorliegen. Wenn alle benötigten Daten im internen Speicher des Prozessors 3 sind, können die erwähnten Prozeduren zur Signalverarbeitung auf die Daten der vier Blöcke angewendet werden.

In Fig. 3 ist das beschriebene zeitliche Umsortieren schematisch dargestellt. Fig. 3a. zeigt die lineare Anordnung der TU3#1 Bytes im Empfangsdatenspeicher 5, bei der der Write Pointer auf den Anfang des vierten Bytes zeigt. Rechts vom Write Pointer ist der erste Block eingezeichnet, der 779 Bytes hat. Der links vom Write Pointer eingezeichnete zweite Block hat 3 Bytes. Die Bytes des ersten Blocks gehören zu einem Rahmen, der zuerst gespeichert wurde, und die Bytes des zweiten Blocks gehören zu einem darauffolgenden Rahmen. Die Situation, die sich nach der zeitlichen Umsortierung durch den Transferprozessor ergibt, ist in Fig. 3b dargestellt. In dieser ebenfalls linearen Anordnung sind links die 779 Bytes des ersten Blocks angeordnet und rechts daran anschließend die 3 Bytes des zweiten Blocks.

Der Transferprozessor führt außerdem eine Taktanpassung (Multiplexer Section Adaption) des ankommenden STM-1 Signals an den Systemtakt durch. Für jeden Rahmen berechnet er die Adresse (Write Pointer), unter der die Daten in dem internen Speicher zu speichern sind, und legt die Größe der Blöcke fest. Die Größe der Blöcke kann sich um +/- 3 Bytes ändern, abhängig davon, in welche Richtung sich der Write Pointer bewegt. Ist eine Änderung der Blockgröße erforderlich, fließt ein solcher Änderungsbedarf in die kontinuierliche Berechnung der Transferliste ein. Beim nächsten ankommenden Rahmen wird die Änderung der Blockgröße dann berücksichtigt.

Nach jedem angekommenen Rahmen wird der Füllstand des internen Speichers des Prozessors 3 abgefragt; hat der Füllstand einen oberen Grenzwert überschritten oder einen unteren Grenzwert unterschritten, wird eine Pointeraktion in der entsprechenden Tributary Unit TU veranlaßt. Durch eine Pointeraktion wird in bekannter Weise mehr oder weniger aus dem internen Speicher des Prozessors 3 ausgelesen. Sind nach einer solchen Pointeraktion die Spalten neugeordnet, wird ein abgehender Rahmen gebildet, der aus vier getrennten Datengruppen in vier getrennten Speicherbereichen besteht. Dieser Rahmen wird dem Sendedatenspeicher 7 zugeführt. Die Steuereinheit 6, der Sendedatenspeicher 7 und das SPI 4 bilden daraufhin ein auszusendendes STM-1 Signal; die Bildung des auszusendenen STM-1 Signals erfolgt in umgekehrter Reihenfolge zur Signalverarbeitung in Empfangsrichtung.

Die Beschreibung der Erfindung erfolgte anhand eines STM-1 Signals, die Erfindung ist darauf aber nicht beschränkt. Für den Fall, daß ein ein STM-N Signal zu verarbeiten ist, ist Anzahl der Blöcke um den Faktor N zu erhöhen. Aus der vorhergehenden Beschreibung ist ersichtlich, daß durch die Verwendung des Prozessors 3 zur Verarbeitung eines STM-1 Signals ein flexibles Verarbeitungskonzept geschaffen wird: Dem in der Signalverarbeitungseinrichtung 4 vorhandenen Prozessor 3 kann durch den Programmspeicher 8 ein geändertes Programm zugeführt werden, wodurch sich Änderungen z. B. im ETSI- oder ITU-Standard ohne umfangreiche Schaltungsänderungen durchführen lassen.

Claims

MPatentansprüche

1. Synchrones Übertragungssystem für zu einem Multiplexsignal zusammengefaßte Digitalsignale, bei dem Netzelemente vorhanden sind, die durch ein oder mehrere Übertragungsmedien miteinander verbunden sind, bei dem jedes Netzelement eine Ein-/Ausgabeeinheit (1) zum Empfangen und Senden des Multiplexsignals hat, die eine Schnittstelleneinrichtung (4) und eine Signalverarbeitungseinrichtung (2) hat, die von der Schnittstelleneinrichtung (4) kommende Daten verarbeitet, d a d u r c h g e k e n n z e i c h n e t , daß die Signalverarbeitungseinrichtung (2) Mittel (5, 6, 7) zum Speichern der Daten und einen programmierbaren Prozessor (3) hat, daß die Mittel (5, 6, 7) zum Speichern die Daten gemäß einem festgelegten Schema so ordnen, daß der Prozessor (3) auf diese zugreifen und verarbeiten kann, und daß die Mittel (5, 6, 7) zum Speichern vom Prozessor (3) kommende Daten der Schnittstelleneinrichtung (2) zuführen können.

2. Synchrones Übertragungssystem nach Anspruch 1, dadurch gekennzeichnet, daß die Mittel zum Speichern (5, 6, 7) die Daten, die ihnen von der Schnittstelleneinrichtung (4) und von dem programmierbaren Prozessor (3) kommend seriell zuführbar sind, so speichern, daß diese in Gruppen gleichartiger Daten angeordnet sind.

3. Synchrones Übertragungssystem nach Anspruch 2, dadurch gekennzeichnet, daß der Prozessor (3) auf jede der Gruppen blockweise zugreifen kann, und daß die Größe der Blöcke variabel ist.

4. Synchrones Übertragungssystem nach Anspruch 3, dadurch gekennzeichnet, daß der Prozessor (3) die Blöcke zeitlich umsortieren und in einem internen Speicher speichern kann.

5. Synchrones Übertragungssystem nach Anspruch 3 oder 4, dadurch gekennzeichnet, daß der Zugriff des Prozessors (3) auf die in Gruppen angeordneten Daten mit Hilfe einer Transferliste erfolgt, in der Informationen festgelegt sind, um Daten von einer Datenquelle zu einer Datensenke zu übertragen, und daß der Prozessor (3) die Transferliste nach jeder Änderung der Blockgröße neu berechnet.

6. Netzelement für ein synchrones Übertragungssystem, mit einer Ein-/Ausgabeeinheit (1), die eine Schnittstelleneinrichtung (4), die ein Multiplexsignal aussenden und ein empfangenes Multiplexsignal verarbeiten kann, und eine Signalverarbeitungseinrichtung (2) hat, die von der Schnittstelleneinrichtung (4) kommende Daten verarbeitet, d a d u r c h g e k e n n z e i c h n e t , daß die Signalverarbeitungseinrichtung (2) Mittel (5, 6, 7) zum Speichern der Daten und einen Prozessor (3) hat, daß die Mittel (5, 6, 7) zum Speichern die Daten gemäß einem festgelegten Schema so ordnen, daß der Prozessor (3) auf diese zugreifen und verarbeiten kann, und daß die Mittel (5, 6, 7) zum Speichern vom Prozessor (3) kommende Daten der Schnittstelleneinrichtung (2) zuführen können.

7. Ein-/Ausgabeeinheit (1) für ein Netzelement, das Teil eines synchronen Übertragungssystems ist, mit einer Schnittstelleneinrichtung (4), die ein Multiplexsignal aussenden und ein empfangenes Multiplexsignal verarbeiten kann, und einer Signalverarbeitungseinrichtung (2), die von der Schnittstelleneinrichtung (4) kommende Daten verarbeitet, d a d u r c h g e k e n n z e i c h n e t , daß die Signalverarbeitungseinrichtung (2) Mittel (5, 6, 7) zum Speichern der Daten und einen Prozessor (3) hat, daß die Mittel (5, 6, 7) zum Speichern die Daten gemäß einem festgelegten Schema so ordnen, daß der Prozessor (3) auf diese zugreifen und verarbeiten kann, und daß die Mittel (5, 6, 7) zum Speichern vom Prozessor (3) kommende Daten der Schnittstelleneinrichtung (2) zuführen können.