WO1996029794A1 - Digital phase-equalization circuit with delay device and identical transmission paths - Google Patents

Digital phase-equalization circuit with delay device and identical transmission paths Download PDF

Info

Publication number
WO1996029794A1
WO1996029794A1 PCT/DE1996/000378 DE9600378W WO9629794A1 WO 1996029794 A1 WO1996029794 A1 WO 1996029794A1 DE 9600378 W DE9600378 W DE 9600378W WO 9629794 A1 WO9629794 A1 WO 9629794A1
Authority
WO
WIPO (PCT)
Prior art keywords
circuit arrangement
data signal
delay
signal
clock signal
Prior art date
Application number
PCT/DE1996/000378
Other languages
German (de)
French (fr)
Inventor
Roland BRÜCKNER
Robert Stemplinger
Original Assignee
Siemens Aktiengesellschaft
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Siemens Aktiengesellschaft filed Critical Siemens Aktiengesellschaft
Publication of WO1996029794A1 publication Critical patent/WO1996029794A1/en

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
    • H04L7/0337—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/0008—Synchronisation information channels, e.g. clock distribution lines

Definitions

  • Digital runtime controller with delay device and the same transmission channels.
  • sampling of the data signal with the clock signal on which the data signal is based is necessary.
  • a transmission of the data signal and the associated clock signal on separate lines is known as synchronous transmission.
  • a respective bit of the data signal is emitted, for example, with the negative flank of the clock signal and clocked in the receiver with the opposite flank of the clock signal as when transmitting, in other words here with the positive flank of the clock signal, and is thus taken over.
  • phase fluctuations of the data signal and the clock signal (jitter) caused by electromagnetic influences on the lines as well as pulse-pause distortions of the clock signal and further runtime differences between clock signal line and data signal line become apparent. noticeable, with which a secure transfer of the data signal in
  • Receiver is no longer guaranteed.
  • the limit for the safe operation of a purely synchronous transmission with regard to frequency and phase position is given when the signal transit time exceeds a few bit durations of the data signal. This can be remedied by a phase matching circuit arranged on the receiver side.
  • the subject matter of the application relates to a circuit arrangement for regulating a phase deviation between a data signal and a clock signal in the
  • the data signal can be delayed in a delay device, which can be set with regard to the delay duration of a signal passing through it
  • An evaluation device for detecting the directional phase deviation between the data signal emitted by the delay device and the clock signal is provided -
  • This type of circuit arrangement known from DE 3441501 AI is suitable for use in transmission line receivers.
  • the clock signal, according to which the data signal is transmitted is not transmitted on a transmission path parallel to the transmission path of the data signal.
  • indications of a transmission of the clock signal, according to which the data signal is transmitted, on a transmission path parallel to the transmission path of the data signal are not apparent from the cited literature reference.
  • the clock signal with the corresponding clock frequency required in this circuit arrangement for the supply on the input side is therefore given by a locally generated clock signal or by a clock signal distributed via a clock distribution system.
  • the known circuit arrangement must therefore be able to compensate for at least one bit duration of the data signal, which is not only a correspondingly high expenditure on circuitry, for example for the length of the circuit Delay device and the associated area requirement, during production, but also an associated increased power loss during operation. These two types of effort are all the more noticeable when a plurality of these circuit arrangements are implemented in an integrated circuit.
  • the object of the application is based on the problem of further developing the circuit arrangement torn at the beginning in such a way that the disadvantages mentioned are avoided.
  • the problem is solved in the circuit arrangement outlined at the outset in that the data signal and the clock signal, according to which the data signal is transmitted, are transmitted to the circuit arrangement on separate transmission paths which carry electrical signals and which are identical to one another and which are guided in close spatial proximity are fed.
  • the subject of the registration therefore entails a secure takeover of even highly jittered data signals with little effort in the circuitry to be provided and the power loss to be introduced.
  • the phase position between the data signal and the clock signal can be detected in the evaluation device by multiple clocking within a transmission period of one bit of the data signal, a corresponding phase position being given when the clocking with each other bring the same result.
  • this measure ensures that the center between the external clockings is at least offset inwards by at least the distance between the center and an external clocking from the boundary of the eye opening and is thus available for the actual clocking of the data signal stands.
  • the circuit arrangement has a one-part device which only changes the delay period of the delay line if the evaluation device has detected a shift in the phase position going in the same direction for several bits of the data signal.
  • the circuit arrangement is formed exclusively with gates that implement logic functions. This measure means that the circuit arrangement can be easily implemented in an integrated circuit, non-integrable components which have to be arranged outside the integrated circuit and which require additional connections of the integrated circuit to be avoided.
  • the circuit arrangement is implemented in an integrated circuit which combines two technologies with different upper cut-off frequencies.
  • circuit parts such as the setting device, which are operated with a considerably lower upper data rate than that operated by the technology with the higher upper data rate, can be implemented in a technology which is compared to the technology with the higher upper data ⁇ rate has a significantly reduced power loss.
  • the evaluation device can be switched off again and again for predetermined periods of time.
  • This measure which is based on the knowledge that changes in the phase difference between the data signal and the clock signal take place in relatively long periods of time, brings about a saving in the power loss for the time of switching off, which is necessary for the operation of the evaluation device implemented in the technology with the high power loss is required.
  • the viewing arrangement has a plurality of delay devices, each of which is supplied with a data signal transmitted in accordance with the clock signal.
  • a line carrying the associated clock signal is common to several lines each carrying a data signal, as a result of which the proportionate effort per data line for the clock signal line is reduced.
  • the circuit arrangement has an evaluation device which is common to a plurality of delay devices and which can be cyclically switched over to the individual delay devices. This measure, which is based on the knowledge that changes in the phase difference between the data signal and the clock signal take place over relatively long periods of time, results in a proportionate division of the structural and operational expenditure for the evaluation device implemented in technology with the high power loss with yourself.
  • the circuit arrangement has a delay device which, instead of the evaluation device and the input device, can be adjusted in terms of its delay duration by a control signal supplied from outside.
  • this measure enables the eye opening and thus the transmission reserve to be determined, the eye opening being determined by the most widely spaced evaluation results for which the evaluation device has a matching phase position has determined between the data signal and the clock signal.
  • FIG. 1 shows a basic illustration of a circuit arrangement realizing the subject of the application.
  • a data signal with a data rate of 800 Mbit / s in the exemplary embodiment and the associated clock signal are transmitted as in the case of synchronous transmission.
  • a phase detector checks the phase position of the data signal with respect to the associated clock signal and controls an adjustable delay chain in the data input until delay differences in the clock and data path are balanced.
  • a typical application of the subject matter of the present application is in a subrack of a switching device in the connection of two to one another. different modules of annexed switching matrix modules via the backplane of the subrack.
  • the functional blocks of the digital runtime compensation are shown in FIG.
  • a delay device VZE formed with a runtime chain LZK, a selection multiplexer MUX, a switchover synchronization USYN, an evaluation device DET (for: detector), level converter CMOS-ECL conv or ECL-CMOS Conv and one implements an adjusting device realizing control part ST.
  • the runtime chain is formed with a plurality of runtime elements and the selection multiplexer MUX, also referred to as a changeover switch, which switches between the differently delayed data signals.
  • the length of the runtime chain is 2 ⁇ equal to eight runtime links and the runtime of a buffer is nominally 125 ps (spread ⁇ 20%).
  • the control range of the running label is thus ⁇ 440 ps and even assuming the most unfavorable conditions (worst case), it is less than half a bit duration equal to 625 ps, but nevertheless ⁇ 370 ps. If the mode setting mode is omitted, the runtime chain can be shorter and thus power loss can be saved or the resolution can be improved (the minimum inverter runtime is approximately 70 ps).
  • the circuit part of the clock input TE, to which the associated clock signal CLIN is supplied on the input side, provides the necessary, differently delayed clocks clO, cll,... Cl3 via drivers.
  • the essentially undelayed clock clO is fed to the output COU of the circuit arrangement and, after the phase compensation of the data signal, the associated clock signal.
  • Further function blocks relate to the rule file generation and the encoders and decoders used for evaluation and permanent setting.
  • To identify the phase position of the output signal emitted by the delay device it is clocked in the evaluation device at three points in time offset by the time period t 1 and the respective state of this output signal is adopted in three flip-flops FFa, FFb and FFc.
  • the results are in the open eye of the eye diagram of the data signal when the clockings produce the same results.
  • the output signal emitted by the flip-flop FFb is present as the data signal which is in phase relationship with the clock signal at the output COU at the output DOU of the circuit arrangement.
  • the two output signals UP and DN of the evaluation device are set as follows, correct detection taking place:
  • bit slip As can be seen in FIG. 2, as long as there is no skipping of a bit, which is referred to in specialist circles as bit slip, the probability of a single correct signal (p1) depending on the jitter probability function and the transit time t 1 is clear higher than for a single erroneous signal (p2). If several data changes are recorded in each case, the probability that only the erroneous signal occurs repeatedly is very low.
  • the three detections flip-flops (FFa, FFb, FFc) are reset at the start of a measuring cycle.
  • injuries are registered and saved as shown above.
  • the following conditions can occur at the end of this registration phase: At this point, reference is made to Table 1.
  • a skipping of a bit which is referred to in specialist circles as a bit slip, occurs when a stable control state occurs in which the input data signal is shifted by one or more bits with respect to the clock signal.
  • a bit slip can certainly be avoided if the sum of the maximum setting range of the runtime chain ( ⁇ value) and the greatest possible runtime difference between the clock and data at the input does not exceed half a bit duration, in the exemplary embodiment 625 ps (case a). If there is little overlap, if the sum of the control range and delay offset is smaller than the sum of half the bit duration and total jitter (case b), a bit slip can occur, but is not stable. With a very large control range and delay offset (sum> 1 bit duration, case c)), a stable bit-slip state must always be expected.
  • tget Setup time .Abtakt FFs of the synchronous input or the DLA t Hold : Hold time Abakt FFs of the synchronous input or the
  • DLAs tpp pulse pause distortion of the clock signal t Skew : delay time between clock and data t ⁇ : delay between two clock times in the DLA t ⁇ ,: delay time of a delay element in the
  • the required eye opening of the digital transit time compensation is given by the fact that the three samples lie in the open window, or two samples and a transit time tL (adjustment of the transit time chain on the basis of the different sampling result of the third FF), so that the A correct mean oscillate between two neighboring states
  • REPLACEMENT LEAF palpation enables.
  • the required eye opening indicated in the above illustration is obtained by plotting the data edges with respect to the positive clock edge (eg on the storage oscilloscope).
  • the hatched area denotes the maximum permissible jitter of the data signal compared to the clock signal.
  • the required eye opening is determined in addition to the setup and hold time of the flip-flop clock, the delay in time between the clock signal and the data signal and the pulse-pause distortion of the clock.
  • the required eye opening is independent of the runtime offset between the clock signal and the data signal within the setting range. Using the digital transit time compensation therefore brings a gain in transfer reserve compared to a purely synchronous transfer if the transit time difference and the influence by pulse-pause distortion of the clock signal are greater than the transit time difference t ⁇ two sampling times of the DLA.
  • phase control detects an edge change in the data signal and selects the clock edge shifted by T / 2 for clocking the data signal.
  • ERS ⁇ ⁇ ZBLATT serve (x) is therefore significantly smaller. Averaging over many detected data edges ensures a clock edge in the middle of the bit. If only individual data edges are used for phase detection, ie no integration of the control signal is carried out, only half the jitter compared to an analog control circuit, which is known to carry out an integration of the control signal, can be permitted. An integration of the phase control signal is achieved by evaluating several data changes in each case. Averaging of the jitter can be achieved by recording several data changes during the digital runtime compensation, since the runtime chain is only adjusted if an eye that is open towards a new setting is also present.
  • the jitter of the clock signal is correlated with the jitter of the data signal by carrying the associated clock signal with the data signal. Due to the fact that the synchronous clock signal is carried along, the least amount of circuitry and the least power loss is to be expected in the digital runtime compensation compared to other digital phase-locked loops with the same resolution (high data rate), because due to the fixed relationship between the clock signal and the data signal, there is only a limited bit duration Part of the bit duration that must be compensated.
  • the digital transit time compensation which forms a digital control loop, can only be implemented with circuit parts that implement logic functions and can therefore be easily implemented in an integrated circuit.
  • the circuit arrangement can be implemented in 0.6 ⁇ m BiCMOS (Bipolar Complementary Metal Oxide Semiconductor) technology, which the
  • ECL emitter Coupled Logic
  • CMOS Complementary Metal Oxide Semiconductor
  • REPLACEMENT LEAF agile Information relating to the remaining transmission reserve can be obtained by implementing a second operating mode through the digital transit time compensation.
  • the runtime chain is set via a control signal supplied, for example, by a computer interface.
  • the eye opening in the receiver can be determined indirectly within the control range.
  • a buffer on the integrated circuit in a ring oscillator which is constructed identically to the runtime link in the running chain represents a possibility for determining the buffer runtime, so that the absolute size of the eye opening can be determined.
  • the external adjustment possibility offers a detection possibility and thus a test possibility of the even with a very small eye opening and at the same time delay
  • control signal is obtained by triple clocking the data and comparing the results. Different results are recognized (EXOR) and stored in two flip-flops FFd, FFe with synchronous set and asynchronous reset input.
  • the runtime difference of the clock cycles t-R is 150 ps (nom.) Larger than the buffer runtime tL of the runtime chain, but as small as possible in view of the required eye opening.
  • the control part having the adjustment device is designed to reduce the power loss in CMOS circuit technology.
  • CMOS circuit technology For level transitions from CMOS technology 5 ECL / CMOS and 2 CMOS / ECL converters per data input are arranged for ECL technology.
  • the function of the one-part device includes the evaluation of the UP and DN signals from the evaluation device, also known as a detector part, and the resetting (re) of its flip-flops FFd, FFe, the setting and storage of the runtime chain in a counter (3-bit UP / DOWN Counter), the generation of the changeover signal for the changeover switch MUX, and the generation of the clocks of the sequence control by dividing the input clock CLP.
  • the switchover between setting and control mode (mode switchover) and the memory for mode bit and setting (3 bit) are also implemented.
  • the counter status of the runtime chain is available at the OC outputs for further processing.
  • the registration phase of the phase detection is characterized by the boundary conditions integrating and settling behavior. Based on the application with ATM cells, the registration phase was set to approx. 500 bits (length of a cell), which means that bit changes occur reliably due to the header.
  • the digital runtime compensation can also be used for long identical sequences.
  • the control cycle (output frequency) is reduced to 50 kHz for evaluation with a universal computing machine, e.g. to enable a personal computer (PC).
  • the operating mode can be selected separately via the smod input and the desired setting of the runtime chain can be made.
  • Each input has a 4-bit memory that can be written to via a simple computer interface (4-bit data, 4-bit select sin and the write signal wr), one bit for the operating mode and three bits for the setting.
  • the data input is selected using chip select signals by a laus5 or laus2 decoder (not shown in more detail).
  • the state of the delay device can in each case be
  • REPLACEMENT LEAF t input can be tapped at the test outputs of the digital transit time compensation.
  • the selection is made by means of the chip select signals by a 5zul or 2zul bait (not shown in more detail).
  • the module reset res or the reset for the digital runtime compensation is active, all control functions are reset.
  • the state of all runtime chains is the middle position.
  • the reset is set asynchronously and withdrawn synchronously with the 100 MHz CMOS clock.
  • the design of the interfaces allows a bit rate of up to approx. 1.5 GBit / s (worst case).
  • a saving in power loss can be achieved by switching off the unnecessary ECL circuit parts and level converters if the control system is not constantly switched on. This is possible because runtime differences are caused by geometry, material or temperature and therefore have a rather large time constant.
  • a plurality of data inputs, to each of which data signals with mutually different data content can be fed, can be fed together with the clock signal associated with these data signals to an input port of the circuit arrangement.

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)

Abstract

Proposed is a circuit for smooting phase deviations between a high-bit-rate data signal severely affected by jitter and the associated clock signal. The clock signal, which governs the transmission of the data signal, and the data signal are fed to the circuit along closely spaced but separate paths. The circuit has a delay device for whose delay action less than one data-signal bit length is sufficient. The circuit, which is designed using only logic-function components and can thus be simply implemented in an integrated circuit, requires little sophisticated circuit technology and has a low power loss.

Description

Beschreibungdescription
Digitaler Laufze1tausgle1c mit Verzögerungseinrichtung und gleichen Übertragungs egen Beim Empfang eines Datensignals ist eine Abta tung des Daten¬ signals mit dem dem Datensignal zugrundeliegenden Taktsignal erforderlich. Eine Übertragung des Datensignales und des zu¬ gehörigen Taktsignales auf gesonderten Leitungen ist als syn¬ chrone Übertragung bekannt. Ein jeweiliges Bit des Datensi- gnals wird beispielsweise mit der negativen Flanke des Takt¬ signales ausgesendet und im Empfänger mit der entgegengesetz¬ ten Flanke des Taktsignals wie beim Aussenden, hier also mit der positiven Flanke des Taktsignals abgetaktet und damit übernommen. Mit zunehmender Entfernung und zunehmender Über- tragungsrate des Datensignalε machen sich durch elektromagne¬ tische Einflüsse auf die Leitungen bedingte Phasenschwankun¬ gen des Datensignals und des Taktsignals (Jitter) sowie Puls- Pause Verzerrungen des Taktsignals und weiter Laufzeitdiffe- renzen zwischen Taktsignalleitung und Datensignalleitung be- merkbar, womit eine sichere Übernahme des Datensignales imDigital runtime controller with delay device and the same transmission channels. When a data signal is received, sampling of the data signal with the clock signal on which the data signal is based is necessary. A transmission of the data signal and the associated clock signal on separate lines is known as synchronous transmission. A respective bit of the data signal is emitted, for example, with the negative flank of the clock signal and clocked in the receiver with the opposite flank of the clock signal as when transmitting, in other words here with the positive flank of the clock signal, and is thus taken over. With increasing distance and increasing transmission rate of the data signal, phase fluctuations of the data signal and the clock signal (jitter) caused by electromagnetic influences on the lines as well as pulse-pause distortions of the clock signal and further runtime differences between clock signal line and data signal line become apparent. noticeable, with which a secure transfer of the data signal in
Empfänger nicht mehr gewährleistet ist. Die Grenze zum siche¬ ren Betrieb einer rein synchronen Übertragung bezüglich Fre¬ quenz und Phasenlage ist gegeben, wenn die Signallaufzeit ei¬ nige wenige Bitdauern des Datensignales überschreitet. Abhil- fe kann hier durch eine empfängerseitig angeordnete Phasenan¬ passungsschaltung erfolgen.Receiver is no longer guaranteed. The limit for the safe operation of a purely synchronous transmission with regard to frequency and phase position is given when the signal transit time exceeds a few bit durations of the data signal. This can be remedied by a phase matching circuit arranged on the receiver side.
Der Anmeldungsgegenstand betrifft eine Schaltungsanordnung zur Ausregelung einer Phasenabweichung zwischen einem Daten- signal und einem Taktsignal bei derThe subject matter of the application relates to a circuit arrangement for regulating a phase deviation between a data signal and a clock signal in the
- das Datensignal in einer Verzόgerungseinrichtung, die be¬ züglich der Verzögerungsdauer eines sie durchlaufenden Si¬ gnales einstellbar ist, verzögerbar istthe data signal can be delayed in a delay device, which can be set with regard to the delay duration of a signal passing through it
- eine Auswerteeinrichtung zur Detektion der gerichteten Pha- senabweichung zwischen dem von der Verzögerungseinrichtung abgegebenen Datensignal und dem Taktsignal gegeben ist - eine Einsteileinrichtung, über die die Verzögerungsdauer der Verzögerungseinrichtung nach Maßgabe der detektierten Phasenabweichung einstellbar ist, gegeben ist.- An evaluation device for detecting the directional phase deviation between the data signal emitted by the delay device and the clock signal is provided - An adjustment device, via which the delay time of the delay device can be set in accordance with the detected phase deviation, is given.
Diese aus der DE 3441501 AI bekannte Gattung von Schaltungs¬ anordnung ist zum Einsatz in Fernleitungsempfängern geeignet. Bei der Fernleitungsübertragung unterbleibt aus Wirtschaft¬ lichkeitserwägungen eine Übertragung des Taktsignals., nach dessen Maßgabe das Datensignal übertragen ist, auf einem zu dem Übertragungsweg des Datensignals parallelen Übertragungs¬ weg. Hinweise auf eine Übertragung des Taktsignals, nach des¬ sen Maßgabe das Datensignal übertragen ist, auf einem zu dem Übertragungsweg des Datensignals parallelen Übertragungsweg sind aus der angegebenen Literaturstelle jedenfalls nicht er- sichtlich. Das bei dieser Schaltungsanordnung zur eingangs- seitigen Zuführung erforderliche Taktsignal mit der entspre¬ chenden Taktfrequenz ist also durch ein lokal erzeugtes Takt- signal oder durch ein über ein Taktverteilsystem verteiltes Taktsignal gegeben. Bei der Zuführung eines lokal erzeugten Taktsignals mit der nominell entsprechenden, möglicherweise jedoch geringfügig abweichenden Taktfrequenz kann sich die geringfügige Abweichung in der Frequenz zu der Frequenz des tatsächlich erforderlichen Taktsignals - über einen längeren Zeitraum betrachtet - zu einem Phasenversatz von mehr als ei- ner Bitdauer des Datensignales aufsummieren. Bei der ein- gangsseitigen Zuführung des Taktεignales an die Schaltungsan¬ ordnung über ein Taktverteilsystem kann es aufgrund einer Veränderung der Signallaufzeit zwischen den beiden unter¬ schiedlichen Übertragungswegen - z.B. bedingt durch eine Tem- peraturänderung zwischen den beiden Übertragungswegen - zu einem Phasenversatz von mehr als einer Bitdauer des Datensi¬ gnales kommen, was mit zunehmender Datenrate des Datensignals und damit mit kürzer werdender Bitdauer des Datensignales um¬ so eher eintritt. Die bekannte Schaltungsanordnung muß also mindestens eine Bitdauer des Datensignales auszugleichen im¬ stande sein, was nicht nur einen entsprechend hohen schal¬ tungstechnischen Aufwand, beispielsweise für die Länge der Verzögerungseinrichtung und den damit verbundenen Flächenbe¬ darf, bei der Herstellung sondern auch eine damit einherge¬ hende erhöhte Verlustleistung im Betrieb bedingt. Diese bei¬ den Arten von Aufwand machen sich umso mehr bemerkbar, wenn eine Mehrzahl dieser Schaltungsanordnungen in einer inte¬ grierten Schaltung implementiert sind.This type of circuit arrangement known from DE 3441501 AI is suitable for use in transmission line receivers. In the transmission of long-distance transmission, for reasons of economy, the clock signal, according to which the data signal is transmitted, is not transmitted on a transmission path parallel to the transmission path of the data signal. In any case, indications of a transmission of the clock signal, according to which the data signal is transmitted, on a transmission path parallel to the transmission path of the data signal are not apparent from the cited literature reference. The clock signal with the corresponding clock frequency required in this circuit arrangement for the supply on the input side is therefore given by a locally generated clock signal or by a clock signal distributed via a clock distribution system. When a locally generated clock signal with the nominally corresponding, but possibly slightly different clock frequency is supplied, the slight deviation in frequency from the frequency of the actually required clock signal can - viewed over a longer period of time - result in a phase shift of more than one bit duration of the Sum up data signals. When the clock signal is fed to the circuit arrangement on the input side via a clock distribution system, a phase offset of more than one can occur due to a change in the signal delay between the two different transmission paths, for example due to a temperature change between the two transmission paths Bit duration of the data signal come, which occurs all the more with increasing data rate of the data signal and thus with shorter bit duration of the data signal. The known circuit arrangement must therefore be able to compensate for at least one bit duration of the data signal, which is not only a correspondingly high expenditure on circuitry, for example for the length of the circuit Delay device and the associated area requirement, during production, but also an associated increased power loss during operation. These two types of effort are all the more noticeable when a plurality of these circuit arrangements are implemented in an integrated circuit.
Dem Anmeldungsgegenstand liegt das Problem zugrunde, die ein¬ gangs u rissene Schaltungsanordnung derart weiterzubilden, daß die angesprochenen Nachteile vermieden sind.The object of the application is based on the problem of further developing the circuit arrangement torn at the beginning in such a way that the disadvantages mentioned are avoided.
Das Problem wird bei der eingangs umrissenen Schaltungsanord¬ nung dadurch gelöst, daß das Datensignal und das Taktsignal, nach dessen Maßgabe das Datensignal übertragen ist, der Schaltungsanordnung auf gesonderten, elektrische Signale transportierenden Übertragungswegen, die untereinander gleich sind und die in enger räumlicher Nähe geführt sind, zugeführt sind.The problem is solved in the circuit arrangement outlined at the outset in that the data signal and the clock signal, according to which the data signal is transmitted, are transmitted to the circuit arrangement on separate transmission paths which carry electrical signals and which are identical to one another and which are guided in close spatial proximity are fed.
Beim .Anmeldungsgegenstand, der eine synchrone Übertragung mit einem Phasenausgleich kombiniert, wirken sich laufzeitverän¬ dernde Einflüsse, wie z.B. Temperaturänderungen oder Jitter bewirkende elektromagnetische Einflüsse, in im wesentlich gleicher Größe auf die gesonderten Übertragungswege aus, so daß die auftretenden Phasendifferenzen von vorneherein ver¬ ringert sind und eine Verzögerungseinrichtung ausreicht, die eine Phasendifferenz von lediglich einem Bruchteil einer Bit¬ dauer des Datensignales auszugleichen vermag. Bei Einsatz ei¬ ner Verzögerungseinrichtung, die lediglich eine Phasendiffe- renz von einem Bruchteil einer Bitdauer des Datensignales auszugleichen vermag, ist ein Überspringen eines Bits des Da¬ tensignals, ein sogenannter Bit-slip, von vorne herein ausge¬ schlossen. Der Anmeldungsgegenstand bringt also eine sichere Übernahme selbst von in hohem Maße verjitterten Datensignalen bei einem geringen Aufwand an vorzusehender Schaltungstechnik und einzubringender Verlustleistung mit sich. Gemäß einer besonderen Ausgestaltung des Anmeldungsgegenstan¬ des ist in der Auswerteeinrichtung die Phasenlage zwischen dem Datensignal und dem Taktsignal durch mehrfache Abtaktun¬ gen innerhalb einer Übertragungsdauer eines Bits des Datensi- gnales detektierbar ist, wobei eine übereinstimmende Phasen¬ lage gegeben ist, wenn die Abtaktungen untereinander das gleiche Ergebnis erbringen. Diese Maßnahme stellt bei glei¬ chem Ergebnis sicher, daß das Zentrum zwischen den äußeren .Abtaktungen um mindestens den Abstand zwischen dem Zentrum und einer äußeren Abtaktung von der Grenze der Augenöffnung nach innen versetzt liegt und damit für die eigentliche Ab¬ taktung des Datensignales zur Verfügung steht.In the case of the application subject, which combines a synchronous transmission with a phase compensation, influences which change the running time, such as, for example, temperature changes or electromagnetic influences which cause jitter, have an essentially identical size on the separate transmission paths, so that the phase differences which occur are reduced from the outset and a delay device is sufficient, which is able to compensate for a phase difference of only a fraction of a bit duration of the data signal. If a delay device is used, which is only able to compensate for a phase difference of a fraction of a bit duration of the data signal, skipping a bit of the data signal, a so-called bit slip, is ruled out from the outset. The subject of the registration therefore entails a secure takeover of even highly jittered data signals with little effort in the circuitry to be provided and the power loss to be introduced. According to a special embodiment of the object of the application, the phase position between the data signal and the clock signal can be detected in the evaluation device by multiple clocking within a transmission period of one bit of the data signal, a corresponding phase position being given when the clocking with each other bring the same result. With the same result, this measure ensures that the center between the external clockings is at least offset inwards by at least the distance between the center and an external clocking from the boundary of the eye opening and is thus available for the actual clocking of the data signal stands.
Gemäß einer weiteren Ausgestaltung des Anmeldungsgegenstandes weist die Schaltungsanordnung eine Einsteileinrichtung auf, die nur dann eine Veränderung der Verzögerungsdauer der Ver¬ zögerungsleitung bewirkt, wenn die Auswerteeinrichtung für mehrere Bits des Datensignales eine in die gleiche Richtung gehende Verschiebung der Phasenlage detektiert hat. Diese Maßnahme, die die Auslösung eines Regelvorganges aufgrund ei¬ nes einzeln auftretenden Jitters vermeidet, bringt eine in hohem Maße gegebene Jittertoleranz wie ein analoger Regel¬ kreis mit sich.According to a further embodiment of the object of the application, the circuit arrangement has a one-part device which only changes the delay period of the delay line if the evaluation device has detected a shift in the phase position going in the same direction for several bits of the data signal. This measure, which avoids the triggering of a control process due to an individually occurring jitter, brings with it a high degree of jitter tolerance like an analog control circuit.
Gemäß einer weiteren Ausgestaltung des Anmeldungsgegenstandes ist die Schaltungsanordnung ausschließlich mit logische Funk¬ tionen realisierenden Gattern gebildet. Diese Maßnahme bringt eine einfache Implementierbarkeit der Schaltungsanordnung in eine integrierte Schaltung mit sich, wobei nicht integrier- bare Bauteile, die außerhalb der integrierten Schaltung ange¬ ordnet werden müssen und die zusätzliche Anschlüße der inte¬ grierten Schaltung erfordern, vermieden sind.According to a further embodiment of the object of the application, the circuit arrangement is formed exclusively with gates that implement logic functions. This measure means that the circuit arrangement can be easily implemented in an integrated circuit, non-integrable components which have to be arranged outside the integrated circuit and which require additional connections of the integrated circuit to be avoided.
Gemäß einer weiteren Ausgestaltung des Anmeldungsgegenstandes ist die Schaltungsanordnung in eine integrierte Schaltung im¬ plementiert, die zwei Technologien mit unterschiedlicher obe¬ rer Grenzfrequenz in sich vereint. Diese Maßnahme bringt den Vorteil mit sich, daß Schaltungsteile, wie z.B. die Einstei¬ leinrichtung, die mit einer erheblich niedrigeren oberen Da¬ tenrate als der durch die Technologie mit der höheren oberen Datenrate betrieben sind, in einer Technologie auszuführen, die gegenüber der Technologie mit der höheren oberen Daten¬ rate eine erheblich reduzierte Verlustleistung aufweist.According to a further embodiment of the object of the application, the circuit arrangement is implemented in an integrated circuit which combines two technologies with different upper cut-off frequencies. This measure brings the Advantage with it that circuit parts, such as the setting device, which are operated with a considerably lower upper data rate than that operated by the technology with the higher upper data rate, can be implemented in a technology which is compared to the technology with the higher upper data ¬ rate has a significantly reduced power loss.
Gemäß einer weiteren Ausgestaltung des Anmeldungsgegenstandes ist die Auswerteeinrichtung immer wieder für vorgegebene Zeitdauern ausschaltbar. Diese Maßnahme, die von der Erkennt¬ nis ausgeht, daß sich Änderungen der Phasendifferenz zwischen dem Datensignal und dem Taktsignal in relativ langen Zeiträu¬ men vollziehen, bringt für die Zeit der Ausschaltung eine Er¬ sparnis der Verlustleistung mit sich, die für den Betrieb der in der Technologie mit der hohen Verlustleistung realisierten Auswerteeinrichtung erforderlich ist.According to a further embodiment of the subject of the application, the evaluation device can be switched off again and again for predetermined periods of time. This measure, which is based on the knowledge that changes in the phase difference between the data signal and the clock signal take place in relatively long periods of time, brings about a saving in the power loss for the time of switching off, which is necessary for the operation of the evaluation device implemented in the technology with the high power loss is required.
Gemäß einer weiteren Ausgestaltung des Anmeldungsgegenstandes weist die Sehaltungsanordnung mehrere Verzögerungseinrichtun- gen auf, denen jeweils ein nach Maßgabe des Taktsignales übertragenes Datensignal zugeführt ist. Bei dieser Maßnahme ist mehreren jeweils ein Datensignal führenden Leitungen eine das zugehörige Taktsignal führende Leitung gemeinsam, wodurch der anteilige Aufwand je Datenleitung für die Taktsignallei- tung verringert ist.According to a further embodiment of the object of the application, the viewing arrangement has a plurality of delay devices, each of which is supplied with a data signal transmitted in accordance with the clock signal. In this measure, a line carrying the associated clock signal is common to several lines each carrying a data signal, as a result of which the proportionate effort per data line for the clock signal line is reduced.
Gemäß einer weiteren Ausgestaltung des Anmeldungsgegenstandes weist die Schaltungsanordnung eine mehreren Verzögerungsein¬ richtungen gemeinsame Auswerteeinrichtung auf, die auf die einzelnen Verzögerungseinrichtungen zyklisch umschaltbar ist. Diese Maßnahme die von der Erkenntnis ausgeht, daß sich Ände¬ rungen der Phasendifferenz zwischen dem Datensignal und dem Taktsignal in relativ langen Zeiträumen vollziehen, bringt eine anteilige Aufteilung des aufbaumäßigen und des betriebs- mäßigen Aufwandes für die in der Technologie mit der hohen Verlustleistung realisierten Auswerteeinrichtung mit sich. Gemäß einer weiteren Ausgestaltung des Anmeldungsgegenstandes weist die Schaltungsanordnung eine Verzögerungseinrichtung auf, die anstelle durch die Auswerteeinrichtung und die Ein¬ steileinrichtung durch ein von außerhalb zugeführtes Steuer- signal in ihrer Verzögerungsdauer einstellbar ist. Diese Ma߬ nahme ermöglicht durch mehrfaches Abtasten des Datensignals zu fortschreitenden Abtastzeitpunkten (scannen) und Auswer¬ tung der Abtastergebnisse eine Bestimmung der Augenöffnung und damit der Übertragungsreserve, wobei die Augenöffnung durch die am weitesten auseinanderliegenden Auswerteergebnis¬ se, für die die Auswerteeinrichtung eine übereinstimmende Phasenlage zwischen Datensignal und Taktsignal ermittelt hat, gegeben ist.According to a further embodiment of the object of the application, the circuit arrangement has an evaluation device which is common to a plurality of delay devices and which can be cyclically switched over to the individual delay devices. This measure, which is based on the knowledge that changes in the phase difference between the data signal and the clock signal take place over relatively long periods of time, results in a proportionate division of the structural and operational expenditure for the evaluation device implemented in technology with the high power loss with yourself. According to a further embodiment of the object of the application, the circuit arrangement has a delay device which, instead of the evaluation device and the input device, can be adjusted in terms of its delay duration by a control signal supplied from outside. By repeated sampling of the data signal at progressive sampling times (scanning) and evaluation of the sampling results, this measure enables the eye opening and thus the transmission reserve to be determined, the eye opening being determined by the most widely spaced evaluation results for which the evaluation device has a matching phase position has determined between the data signal and the clock signal.
Der Anmeldungsgegenstand wird im folgenden als Ausführungs¬ beispiel in einem zum Verständnis erforderlichen Umfang an¬ hand von Figuren näher beschrieben. Dabei zeigen:The subject of the application is described in more detail below as an exemplary embodiment to the extent necessary for understanding with reference to figures. Show:
Fig 1 eine prinzipielle Darstellung einer den Anmeldungsge- genstand realisierenden Schaltungsanordnung.1 shows a basic illustration of a circuit arrangement realizing the subject of the application.
Fig 2 eine Darstellung der Wahrscheinlichkeit des Auftre¬ tens von Jitter in der steigenden und fallenden Flan¬ ke eines Bits eines digitalen Signales2 shows a representation of the probability of jitter occurring in the rising and falling flank of a bit of a digital signal
Bei dem vorliegenden Anmeldungsgegenstand, der auch als digi¬ taler Laufzeitausgleich (DLA) bezeichnet wird, werden wie bei einer synchronen Übertragung ein Datensignal mit einer Daten¬ rate von im Ausführungsbeispiel 800 MBit/s und das zugehörige Taktsignal übertragen. Ein Phasendetektor überprüft die Pha¬ senlage des Datensignals gegenüber dem zugehörigen Taktsignal und steuert eine einstellbare Laufzeitkette im Dateneingang, bis Laufzeitunterschiede im Takt- und Datenpfad ausgeglichen sind. Ein typischer Anwendungsfall des vorliegenden Anmel- dungsgegenstandes ist in einem Baugruppenträger einer Ver¬ mittlungseinrichtung bei der Verbindung zweier auf unter- schiedlichen Baugruppen angeodneter Koppelfeldbausteine über die Rückwandleiterplatte des Baugruppenträgers gegeben.In the subject of the present application, which is also referred to as digital runtime compensation (DLA), a data signal with a data rate of 800 Mbit / s in the exemplary embodiment and the associated clock signal are transmitted as in the case of synchronous transmission. A phase detector checks the phase position of the data signal with respect to the associated clock signal and controls an adjustable delay chain in the data input until delay differences in the clock and data path are balanced. A typical application of the subject matter of the present application is in a subrack of a switching device in the connection of two to one another. different modules of annexed switching matrix modules via the backplane of the subrack.
In Fig 1 sind die Funktionsblöcke des digitalen Laufzeitaus- gleichs dargestellt. Für jeden Dateneingang DIN sind eine mit einer Laufzeitkette LZK gebildete Verzögerungseinrichtung VZE, ein Auswahl-Multiplexer MUX, eine UmschaltSynchronisati¬ on USYN, eine Auswerteeinrichtung DET (für: Detektor), Pegel- wandler CMOS-ECL conv bzw.ECL-CMOS Conv und ein eine Einstel- leinrichtung realisierender Steuerteil ST implementiert. Die Laufzeitkette ist mit einer Mehrzahl von Laufzeitgliedern und dem auch als Umschalter bezeichneten Auswahl-Multiplexer MUX gebildet, der zwischen den verschieden verzögerten Datensi¬ gnalen umschaltet. Die Länge der Laufzeitkette ist zu 2^ gleich acht Laufzeitglieder und die Laufzeit eines Buffers auf nominell 125 ps (Streuung < ±20%) festgelegt. Der Regel¬ bereich der Laufzeikette liegt damit bei ± 440 ps und auch unter Annahme ungünstigster Bedingungen (worst case) ist sie kleiner als eine halbe Bitdauer gleich 625 ps, jedoch inde- stens ± 370 ps. Bei Verzicht auf den Mode Einstellbetrieb kann die Laufzeitkette kürzer ausfallen und damit Verlustlei¬ stung gespart oder die Auflösung verbessert werden (die mini¬ male Inverterlaufzeit liegt bei etwa 70 ps) . Der Schaltungs¬ teil des Takteingangs TE, dem eingangsseitig das zugehörige Taktsignal CLIN zugeführt ist, stellt über Treiber die erfor¬ derlichen, unterschiedlich verzögerten Takte clO, cll,..cl3 bereit. Der im wesentlichen unverzögerte Takt clO wird dem Ausgang COU der Schaltungsanordnung zugeführt und nach dem Phasenausgleich des Datensignales das zugehöige Taktsignal. Weitere, nicht näher dargestellte Funktionsblöcke betreffen die Regel akterzeugung und die für die Auswertung und Fest- einstellung dienenden Kodierer und Dekodierer. Zur Erkennung der Phasenlage des von der Verzögerungseinrichtung abgegbenen AusgangsSignals wird es in der Auswerteeinrichtung zu drei um die Zeitdauer t^ gegeneinander versetzten Zeitpunkten abge¬ taktet und der jeweilige Zustand dieses Ausgangssignals in drei Flipflops FFa, FFb und FFc übernommen. Die drei Abtak- tungen liegen im offenen Auge des Augendiagramms des Datensi¬ gnales, wenn die Abtaktungen untereinander gleiche Ergebnisse erbringen. Das von dem Flipflop FFb abgegebene Ausgangssignal steht als das mit dem Taktsignal am Ausgang COU in überein- stimmender Phasenlage befindliche Datensignal am Ausgang DOU der Schaltungsanordnung an. Je nach Ergebnis der Abtaktungen werden die beiden Ausgangsignale UP und DN der Auswerteein¬ richtung wie folgt gesetzt, wobei eine korrekte Erkennung er¬ folgt:The functional blocks of the digital runtime compensation are shown in FIG. For each data input DIN there is a delay device VZE formed with a runtime chain LZK, a selection multiplexer MUX, a switchover synchronization USYN, an evaluation device DET (for: detector), level converter CMOS-ECL conv or ECL-CMOS Conv and one implements an adjusting device realizing control part ST. The runtime chain is formed with a plurality of runtime elements and the selection multiplexer MUX, also referred to as a changeover switch, which switches between the differently delayed data signals. The length of the runtime chain is 2 ^ equal to eight runtime links and the runtime of a buffer is nominally 125 ps (spread <± 20%). The control range of the running label is thus ± 440 ps and even assuming the most unfavorable conditions (worst case), it is less than half a bit duration equal to 625 ps, but nevertheless ± 370 ps. If the mode setting mode is omitted, the runtime chain can be shorter and thus power loss can be saved or the resolution can be improved (the minimum inverter runtime is approximately 70 ps). The circuit part of the clock input TE, to which the associated clock signal CLIN is supplied on the input side, provides the necessary, differently delayed clocks clO, cll,... Cl3 via drivers. The essentially undelayed clock clO is fed to the output COU of the circuit arrangement and, after the phase compensation of the data signal, the associated clock signal. Further function blocks, not shown in more detail, relate to the rule file generation and the encoders and decoders used for evaluation and permanent setting. To identify the phase position of the output signal emitted by the delay device, it is clocked in the evaluation device at three points in time offset by the time period t 1 and the respective state of this output signal is adopted in three flip-flops FFa, FFb and FFc. The three The results are in the open eye of the eye diagram of the data signal when the clockings produce the same results. The output signal emitted by the flip-flop FFb is present as the data signal which is in phase relationship with the clock signal at the output COU at the output DOU of the circuit arrangement. Depending on the result of the cycle clocks, the two output signals UP and DN of the evaluation device are set as follows, correct detection taking place:
An dieser Stelle wird auf Figur 3 verwiesen.At this point, reference is made to FIG. 3.
In Folge von starkem Jitter ist das irrtümliche Setzen eines Detektionssignals möglich:As a result of strong jitter, the erroneous setting of a detection signal is possible:
An dieser Stelle wird auf Fig 4 verwiesen.At this point, reference is made to FIG. 4.
Zur Vermeidung, daß ein irrtümlich gesetztes Detektionssignal zu einer Verstellung der Laufzeitkette in die falsche Rich- tung führt, werden jeweils mehrere Datenwechsel erfaßt und die Verteilung der Jitterwahrscheinlichkeit genutzt.In order to avoid that an erroneously set detection signal leads to an adjustment of the runtime chain in the wrong direction, several data changes are recorded and the distribution of the jitter probability is used.
Wie in Fig 2 ersichtlich, ist, solange kein Überspringen ei¬ nes Bits, das in Fachkreisen als Bit-Slip bezeichnet wird, auftritt, die Wahrscheinlichkeit für ein einzelnes richtiges Signal (pl) abhängig von der Jitterwahrscheinlichkeitsfunk- tion und der Laufzeit t^ deutlich höher als für ein einzelnes irrtümliches Signal (p2) . Wenn jeweils mehrere Datenwechsel erfaßt werden, ist die Wahrscheinlichkeit, daß nur das irr- tümliche Signal wiederholt auftritt sehr gering.As can be seen in FIG. 2, as long as there is no skipping of a bit, which is referred to in specialist circles as bit slip, the probability of a single correct signal (p1) depending on the jitter probability function and the transit time t 1 is clear higher than for a single erroneous signal (p2). If several data changes are recorded in each case, the probability that only the erroneous signal occurs repeatedly is very low.
Zur Auswertung des UP und DN Signals werden die drei Detekti- ons Flipflops (FFa, FFb, FFc) am Beginn eines Meßzyklus' zu¬ rückgesetzt. Während der Detektionsphase werden Verletzungen, wie oben dargestellt, registriert und gespeichert. Am Ende dieser Registrierphase können folgende Zustände auftreten: An dieser Stelle wird auf Tabelle 1 verwiesen.To evaluate the UP and DN signals, the three detections flip-flops (FFa, FFb, FFc) are reset at the start of a measuring cycle. During the detection phase, injuries are registered and saved as shown above. The following conditions can occur at the end of this registration phase: At this point, reference is made to Table 1.
Bei Erfassung mehrerer Flankenwechsel wird weiterhin gewähr¬ leistet, daß der auftretende Jitter gemittelt wird,- eine Ver- Stellung der Laufzeitkette erfolgt also nur dann, wenn diese neu ermittelte Einstellung auch im offenen Auge liegt. Ein Überspringen eines Bits, das in Fachkreisen als Bit-Slip be¬ zeichnet wird, tritt dann auf, wenn sich ein stabiler Regel¬ zustand einstellt, bei dem das Eingangsdatensignal um ein oder mehrere Bit gegenüber dem Taktsignal verschoben ist.If several edge changes are detected, it is further ensured that the jitter that occurs is averaged, so the runtime chain is only adjusted if this newly determined setting is also in the open eye. A skipping of a bit, which is referred to in specialist circles as a bit slip, occurs when a stable control state occurs in which the input data signal is shifted by one or more bits with respect to the clock signal.
An dieser Stelle wird auf Figur 5 verwiesen.At this point, reference is made to FIG. 5.
Ein Bit-Slip kann sicher vermieden werden, wenn die Summe aus maximalem Einstellbereich der Laufzeitkette (± Wert) und größt möglicher Laufzeitdifferrenz zwischen Takt und Daten am Eingang eine halbe Bitdauer, im Ausführungsbeispiel 625 ps, nicht überschreitet (Fall a) . Bei geringer Überlappung, wenn die Summe aus Regelbereich und Laufzeitversatz kleiner ist als die Summe aus halber Bitdauer und Gesamtjitter (Fall b) , kann sich ein Bit-Slip einstellen, ist jedoch nicht stabil. Bei sehr großem Regelbereich und Laufzeitversatz (Summe > l Bitdauer, Fall c) ) ist stets mit dem Auftreten eines stabilen Bit-Slip Zustands zu rechnen. Zur Kompensation eines Bit- Slips wäre eine Erkennung des Datensignals erforderlich, was jedoch beim Anmeldungsgegenstand durch eine Verzögerungsei- richtung, die lediglich einen Bruchteil eines Bits des Daten¬ signales auszugleichen vermag, von vorneherein vermeidbar ist. Für das Regelverhalten günstig wirkt sich ein möglichst großer zeitlicher Versatz tR der unterschiedlichen Abtast¬ zeitpunkte aus, da die Wahrscheinlichkeit, daß nur ein rich¬ tiges und kein falsches Signal während der Detektionsphase auftritt, dann steigt.A bit slip can certainly be avoided if the sum of the maximum setting range of the runtime chain (± value) and the greatest possible runtime difference between the clock and data at the input does not exceed half a bit duration, in the exemplary embodiment 625 ps (case a). If there is little overlap, if the sum of the control range and delay offset is smaller than the sum of half the bit duration and total jitter (case b), a bit slip can occur, but is not stable. With a very large control range and delay offset (sum> 1 bit duration, case c)), a stable bit-slip state must always be expected. To compensate for a bit slip, a detection of the data signal would be necessary, which, however, can be avoided from the outset in the subject of the application by means of a delay device which can only compensate for a fraction of a bit of the data signal. The greatest possible temporal offset tR of the different sampling times has a favorable effect on the control behavior, since the probability that only a correct and not a wrong signal occurs during the detection phase then increases.
Um die Einschwingphase zu verkürzen, ist zu Beginn der Regel- phase, bzw. nach einem Rücksetzen der Schaltungsanordnung in den auch als Reset Zustand bezeichneten Ausgangszustand, die Laufzeitkette so eingestellt (Mittelstellung) , daß Takt- und Datensignal gleich verzögert werden und somit kein Bi -Slip auftreten kann (Fall a) . Ist der stabile Zustand erreicht und damit die Laufzeitdifferenz ausgeglichen, findet bei konstan- ten äußeren Bedingungen keine weitere Verstellung statt. Der Gewinn an Sicherheit gegenüber einer rein synchronen Übertra¬ gung durch die Verwendung eines Digitalen Laufzeit Ausgleichs (DLA) bei der Übertragung hochbitratiger und jitterbehafteter Datenströme soll in den folgenden Darstellungen erläutert werden. Laufzeitdifferenzen zwischen Takt- und Datenpfad, so¬ wie Einflüsse durch die Puls-Pause Verzerrung des Taktes wer¬ den ausgeglichen. Die Puls-Pause Verzerrung wirkt sich wie eine Laufzeitdifferenz aus, da die Bitmitte auf die negative Flanke bezogen ist, und somit die positive Flanke nicht in Bitmitte liegt.In order to shorten the settling phase, at the beginning of the control phase or after resetting the circuit arrangement into the initial state, which is also referred to as the reset state Runtime chain set so (middle position) that the clock and data signal are delayed equally and thus no bi-slip can occur (case a). Once the stable state has been reached and the running time difference is equalized, no further adjustment takes place under constant external conditions. The gain in security compared to a purely synchronous transmission through the use of a digital transit time compensation (DLA) in the transmission of high bit rate and jittery data streams will be explained in the following representations. Runtime differences between clock and data path, as well as influences by the pulse pause distortion of the clock are compensated. The pulse-pause distortion has the same effect as a transit time difference, since the middle of the bit is related to the negative edge and therefore the positive edge is not in the middle of the bit.
An dieser Stelle wird auf Figur 6 verwiesen.At this point, reference is made to FIG. 6.
Dabei sind : tget: Setup-Zeit .Abtakt FFs des synchronen Eingang, bzw. des DLAs tHold: Hold-Zeit Abtakt FFs des synchronen Eingang, bzw. desThe following are: tget : Setup time .Abtakt FFs of the synchronous input or the DLA t Hold : Hold time Abakt FFs of the synchronous input or the
DLAs tpp: Puls-Pause Verzerrung des Taktsignals tSkew: Laufzeitversatz zwischen Takt und Daten t^: Laufzeit zwischen zwei Abtaktzeitpunkten im DLA t^,: Laufzeit eines Verzögerungselements in derDLAs tpp: pulse pause distortion of the clock signal t Skew : delay time between clock and data t ^: delay between two clock times in the DLA t ^ ,: delay time of a delay element in the
Laufzeitkette tdelay: eingestellter Laufzeitausgleich ( (jeιay = gkew + tpp)Runtime chain t delay : set runtime compensation ((j e ι a y = gkew + tpp)
Die erforderliche Augenöffnung des Digitalen Laufzeit Aus¬ gleichs ist dadurch gegeben, daß die drei Abtastungen im of- fenen Fenster liegen, bzw. zwei Abtastungen und eine Laufzeit tL (Verstellung der Laufzeitkette aufgrund des anderen Abta¬ stergebnisses des dritten FFs) , so daß das Oszillieren zwi¬ schen zwei benachbarten Zuständen eine korrekte mittlere
Figure imgf000012_0001
The required eye opening of the digital transit time compensation is given by the fact that the three samples lie in the open window, or two samples and a transit time tL (adjustment of the transit time chain on the basis of the different sampling result of the third FF), so that the A correct mean oscillate between two neighboring states
Figure imgf000012_0001
ERSATZBLATT tastung ermöglicht. Die in der obigen Darstellung angegebene erforderliche Augenöffnung ergibt sich durch Auftragen der Datenflanken gegenüber der positiven Taktflanke (z.B. am Speicheroszilloskop) . Mit anderen Worten bezeichnet die schraffierte Fläche den maximal zulässigen Jitter des Daten- εignals gegenüber dem Taktsignal.REPLACEMENT LEAF palpation enables. The required eye opening indicated in the above illustration is obtained by plotting the data edges with respect to the positive clock edge (eg on the storage oscilloscope). In other words, the hatched area denotes the maximum permissible jitter of the data signal compared to the clock signal.
Bei synchroner Übertragung von Taktsignal und Datensignal ist die erforderliche Augenöffnung neben der Setup- und Hold Zeit des Abtakt Flipflops vom Laufzeitversatz zwischen Taktsignal und Datensignal und der Puls-Pause Verzerrung des Takts be¬ stimmt. Bei Einsatz des Digitalen Laufzeit Ausgleichs ist die erforderliche Augenöffnung unabhängig vom Laufzeitversatz zwischen Taktsignal und Datensignal im Rahmen des Einstellbe- reichs. Ein Einsatz des Digitalen Laufzeit Ausgleichs bringt also gegenüber einer rein synchronen Übertragung einen Gewinn an Übertragungsreserve, wenn der Laufzeitunterschied und der Einfluß durch Puls-Pause Verzerrung des Taktsignales größer sind als die Laufzeitdifferenz t^ zweier Abtastzeitpunkte des DLA.In the case of synchronous transmission of the clock signal and data signal, the required eye opening is determined in addition to the setup and hold time of the flip-flop clock, the delay in time between the clock signal and the data signal and the pulse-pause distortion of the clock. When using the digital runtime compensation, the required eye opening is independent of the runtime offset between the clock signal and the data signal within the setting range. Using the digital transit time compensation therefore brings a gain in transfer reserve compared to a purely synchronous transfer if the transit time difference and the influence by pulse-pause distortion of the clock signal are greater than the transit time difference t ^ two sampling times of the DLA.
Der Einfluß einer integrierenden Regelung wird im folgenden am Beispiel einer bekannten Schaltungsanordnung zur Phasenan¬ passung, bei der eine Mehrzahl von zeitlich gegeneinander versetzten Taktflanken zur Abtaktung eines Datensignales aus- wählbar sind, erläutert. Die Phasenregelung detektiert je¬ weils einen Flankenwechsel im Datensignal und wählt die um T/2 verschobene Taktflanke zur Abtaktung des Datensignals aus. An dieser Stelle wird auf Figur 7 verwiesen.The influence of an integrating control is explained below using the example of a known circuit arrangement for phase adjustment, in which a plurality of clock edges offset in time can be selected for clocking a data signal. The phase control detects an edge change in the data signal and selects the clock edge shifted by T / 2 for clocking the data signal. At this point, reference is made to FIG. 7.
Wird eine nicht mit Jitter behaftete Datenflanke detektiert (Fall a) , liegt die ausgewählte Taktflanke in Bitmitte mit großer Phasenreserve (y) .Wird jedoch eine mit Jitter behaf- tete Datenflanke, wie in Fall b) detektiert, liegt die ausge¬ wählte Taktflanke nicht in Bitmitte sondern im ungünstigsten Fall um den Jitterbereich versetzt. Die zulässige Phasenre-If a data edge without jitter is detected (case a), the selected clock edge lies in the middle of the bit with a large phase reserve (y). However, if a data edge with jitter is detected, as in case b), the selected clock edge is not in the middle of the bit, but in the worst case offset by the jitter area. The permissible phase
ERSÄΓZBLATT serve (x) ist deshalb deutlich kleiner. Eine Mittelung über viele detektierte Datenflanken gewährleistet eine Taktflanke in Bitmitte . Werden nur einzelne Datenflanken zur Phasener¬ kennung herangezogen, also kein Integrieren des Regelsignals durchgeführt, kann nur der halbe Jitter im Vergleich zu einem analogen Regelkreis, der bekanntlich eine Integration des Re¬ gelsignales durchführt, zugelassen werden. Durch Auswertung jeweils mehrerer Datenwechsel wird eine Integration des Pha- senregelsignals erreicht. Durch die Erfassung mehrerer Daten- Wechsel beim Digitalen Laufzeit Ausgleich kann eine Mittelung des Jitters erreicht werden, da eine Verstellung der Lauf¬ zeitkette nur dann erfolgt, wenn ein in Richtung neue Ein¬ stellung offenes Auge auch gegeben ist. Beim Anmeldungsgegen¬ stand ist durch Mitführung des zugehörigen Taktsignales zu dem Datensignal der Jitter des Taktsignals mit dem Jitter des Datensignals korreliert. Wegen der Mitführung des synchronen Taktsignals ist beim Digitalen Laufzeit Ausgleich gegenüber anderen digitalen Phasenregelkreisen bei gleicher Auflösung (hohe Datenrate) der geringste schaltungstechnische Aufwand und die kleinste Verlustleistung zu erwarten, da wegen der festen Beziehung zwischen Taktsignal und Datensignal keine volle Bitdauer, sondern nur ein begrenzter Teil der Bitdauer, ausgeglichen werden muß.ERS Ä ΓZBLATT serve (x) is therefore significantly smaller. Averaging over many detected data edges ensures a clock edge in the middle of the bit. If only individual data edges are used for phase detection, ie no integration of the control signal is carried out, only half the jitter compared to an analog control circuit, which is known to carry out an integration of the control signal, can be permitted. An integration of the phase control signal is achieved by evaluating several data changes in each case. Averaging of the jitter can be achieved by recording several data changes during the digital runtime compensation, since the runtime chain is only adjusted if an eye that is open towards a new setting is also present. In the subject of the application, the jitter of the clock signal is correlated with the jitter of the data signal by carrying the associated clock signal with the data signal. Due to the fact that the synchronous clock signal is carried along, the least amount of circuitry and the least power loss is to be expected in the digital runtime compensation compared to other digital phase-locked loops with the same resolution (high data rate), because due to the fixed relationship between the clock signal and the data signal, there is only a limited bit duration Part of the bit duration that must be compensated.
Der Digitale Laufzeit Ausgleich, der einen digitalen Regel¬ kreis bildet, ist ausschließlich mit logische Funktionen rea¬ lisierenden Schaltungsteilen realisierbar und damit leicht in einer Integrierten Schaltung implementierbar. Die Schaltungs- anordnung kann in 0,6μm BiCMOS (Bipolar Complementary Metal Oxid Semiconductor) -Technologie implementiert sein, die dieThe digital transit time compensation, which forms a digital control loop, can only be implemented with circuit parts that implement logic functions and can therefore be easily implemented in an integrated circuit. The circuit arrangement can be implemented in 0.6 μm BiCMOS (Bipolar Complementary Metal Oxide Semiconductor) technology, which the
ECL (Emitter Coupled Logic) -Technologie mit hoher Grenzdaten¬ rate und Verlustleistung und die CMOS (Complementary Metal Oxid Semiconductor) -Technologie mit niedriger Grenzdatenrate und Verlustleistung in sich vereint.ECL (Emitter Coupled Logic) technology with high limit data rate and power loss and the CMOS (Complementary Metal Oxide Semiconductor) technology with low limit data rate and power loss combined.
Die Messung von verbleibender Übertragungsreserve bei einer Vielzahl von hochbitratigen Verbindungen ist bisher sehr aufThe measurement of the remaining transmission reserve for a large number of high bit rate connections has so far been very high
ERSATZBLATT wendig. Durch den digitalen Laufzeitausgleich können durch Implementierung eines zweiten Betriebsmodes die verbleibende Übertragungsreserve betreffende Informationen gewonnen wer¬ den. Dazu wird die Laufzeitkette über ein beispielsweise von einer Rechnerschnittstelle zugeführtes Steuersignal einge¬ stellt.REPLACEMENT LEAF agile. Information relating to the remaining transmission reserve can be obtained by implementing a second operating mode through the digital transit time compensation. For this purpose, the runtime chain is set via a control signal supplied, for example, by a computer interface.
Bei einer externen Einstellung einer variablen Laufzeit im Dateneingang läßt sich eine weitere Testmöglichkeiten der Qualität der Strecke ableiten. Durch die Überwachung der auf¬ getretenen Bitfehler bei unterschiedlicher Verzögerung im Da¬ tenpfad kann im Rahmen des Regelbereichs indirekt die Augen- Öffnung im Empfänger bestimmt werden. Ein zu dem Laufzeit- glied in der Laufzeikette identisch aufgebauter Buffer auf der integrierten Schaltung in einem Ringoszillator stellt ei¬ ne Möglichkeit zur Bestimmung der Bufferlaufzeit dar, so daß die absolute Größe der Augenöffnung ermittelt werden kann. Weiterhin bietet die externe Einstellmδglichkeit auch bei sehr kleiner Augenöffnung und gleichzeitigem Laufzeitversatz eine Detektionsmöglichkeit und damit Testmöglichkeit derWith an external setting of a variable runtime in the data input, further test possibilities of the quality of the route can be derived. By monitoring the bit errors that have occurred with different delays in the data path, the eye opening in the receiver can be determined indirectly within the control range. A buffer on the integrated circuit in a ring oscillator which is constructed identically to the runtime link in the running chain represents a possibility for determining the buffer runtime, so that the absolute size of the eye opening can be determined. Furthermore, the external adjustment possibility offers a detection possibility and thus a test possibility of the even with a very small eye opening and at the same time delay
Strecke, indem Bitfehler gemessen und daraus abgeleitet eine Regelung von außerhalb der Schaltungsanordnung vorgenommen werden.Route by measuring bit errors and deriving a control from outside the circuit arrangement.
Wie bereits weiter oben erläutert, wird das Regelsignal durch dreifache Abtaktung der Daten und Vergleich der Ergebnisse gewonnen. Verschiede Ergebnisse werden erkannt (EXOR) und in zwei Flipflops FFd, FFe mit synchronem Set- und asynchronen Reset- Eingang gespeichert. Der Laufzeitunterschied der Ab- taktungen t-R ist mit 150 ps (nom.) größer als die Buffer- Laufzeit tL der Laufzeitkette, jedoch in Hinblick auf die da¬ von abhängige erforderliche Augenöffnung möglichst klein.As already explained above, the control signal is obtained by triple clocking the data and comparing the results. Different results are recognized (EXOR) and stored in two flip-flops FFd, FFe with synchronous set and asynchronous reset input. The runtime difference of the clock cycles t-R is 150 ps (nom.) Larger than the buffer runtime tL of the runtime chain, but as small as possible in view of the required eye opening.
Der die EinStelleinrichtung aufweisende Steuerteil ist zur Reduzierung der Verlustleistung in CMOS Schaltungstechnik ausgeführt. Für die Pegelübergänge von der CMOS-Technologie zur ECL-Technologie sind 5 ECL/CMOS- und 2 CMOS/ECL- Conver¬ ter je Dateneingang angeordnet.The control part having the adjustment device is designed to reduce the power loss in CMOS circuit technology. For level transitions from CMOS technology 5 ECL / CMOS and 2 CMOS / ECL converters per data input are arranged for ECL technology.
Die Funktion der Einsteileinrichtung umfaßt die Auswertung der UP und DN Signale aus der auch als Detektorteil bezeich¬ neten Auswerteeinrichtung und die Rücksetzung (re) deren Flipflops FFd, FFe, die Einstellung und Speicherung der Lauf¬ zeitkette in einem Zähler (3 Bit UP/DOWN Counter) , die Gene¬ rierung des UmschaltSignals für den Umschalter MUX, sowie die Generierung der Takte der Ablaufsteuerung durch Teilung des Eingangstakts CLP. Weiterhin ist die Umschaltung zwischen Einstell- und Regelbetrieb (Mode Umschaltung) , sowie der Speicher für Mode-Bit und Einstellung (3 Bit) implementiert. Der Zählerstand der Laufzeitkette steht an den Ausgängen OC zur weiteren Bearbeitung bereit.The function of the one-part device includes the evaluation of the UP and DN signals from the evaluation device, also known as a detector part, and the resetting (re) of its flip-flops FFd, FFe, the setting and storage of the runtime chain in a counter (3-bit UP / DOWN Counter), the generation of the changeover signal for the changeover switch MUX, and the generation of the clocks of the sequence control by dividing the input clock CLP. The switchover between setting and control mode (mode switchover) and the memory for mode bit and setting (3 bit) are also implemented. The counter status of the runtime chain is available at the OC outputs for further processing.
Die Registrierphase der Phasenerkennung ist durch die Randbe¬ dingungen Integrieren und Einschwingverhalten gekennzeichnet. Ausgehend von der Anwendung bei ATM Zellen wurde die Regi- strierphase auf ca. 500 Bit (Länge einer Zelle) festgelegt, wodurch wegen des Headers Bitwechsel sicher auftreten. Der Digitale Laufzeit Ausgleich kann auch bei langen Gleichfolgen eingesetzt werden. Der Regeltakt (Ausgabefrequenz) ist auf 50 kHz reduziert, um eine Auswertung mit einer universellen Rechenmaschine, wie z.B. einem Personal Computer (PC) zu er¬ möglichen.The registration phase of the phase detection is characterized by the boundary conditions integrating and settling behavior. Based on the application with ATM cells, the registration phase was set to approx. 500 bits (length of a cell), which means that bit changes occur reliably due to the header. The digital runtime compensation can also be used for long identical sequences. The control cycle (output frequency) is reduced to 50 kHz for evaluation with a universal computing machine, e.g. to enable a personal computer (PC).
Für jeden Dateneingang kann der Betriebsmode über den Eingang smod getrennt gewählt sowie die gewünschte Einstellung der Laufzeitkette vorgenommen werden. Jeder Eingang besitzt einen Speicher von 4 Bit, der über eine einfache Rechnerschnitt¬ stelle (4 Bit Daten, 4 Bit select sin und das write Signal wr) beschreibbar ist, wobei ein Bit für den Betriebsmode und 3 Bit für die Einstellung gegeben sind. Die Auswahl des Da- teneingangs erfolgt mittels Chip- Select Signale durch einen nicht näher dargestellten laus5, bzw. laus2 Dekoder. Der Zu¬ stand der Verzögerungseinrichtung kann jeweils für einen Da-For each data input, the operating mode can be selected separately via the smod input and the desired setting of the runtime chain can be made. Each input has a 4-bit memory that can be written to via a simple computer interface (4-bit data, 4-bit select sin and the write signal wr), one bit for the operating mode and three bits for the setting. The data input is selected using chip select signals by a laus5 or laus2 decoder (not shown in more detail). The state of the delay device can in each case be
ERSATZBLATT teneingang an den Testausgängen des Digitalen Laufzeit Aus¬ gleichs abgegriffen werden. Die Auswahl erfolgt mittels der Chip- Select Signale durch einen nicht näher dargestellten 5zul, bzw. 2zul Köder.REPLACEMENT LEAF t input can be tapped at the test outputs of the digital transit time compensation. The selection is made by means of the chip select signals by a 5zul or 2zul bait (not shown in more detail).
Ist der Baustein-Reset res oder der Reset für den Digitalen Laufzeit Ausgleich aktiv, so sind alle Regelfunktionen rück¬ gesetzt. Der Zustand aller Laufzeitketten ist die Mittelstel¬ lung. Somit verhalten sich die Eingänge mit Digitalem Lauf- zeit Ausgleich gleich wie synchrone Eingänge. Der Reset wird asynchron gesetzt und synchron zum 100 MHz CMOS Takt zurück¬ genommen.If the module reset res or the reset for the digital runtime compensation is active, all control functions are reset. The state of all runtime chains is the middle position. Thus, the inputs with digital delay compensation behave the same as synchronous inputs. The reset is set asynchronously and withdrawn synchronously with the 100 MHz CMOS clock.
Das Design der Schnittstellen erlaubt eine Bitfolgegeschwin- digkeit bis ca. 1,5 GBit/s (worst case) .The design of the interfaces allows a bit rate of up to approx. 1.5 GBit / s (worst case).
Eine Einsparung an Verlustleistung läßt sich durch Abschal¬ tung der nicht benötigten ECL-Schaltungsteile und Pegelwand¬ ler erreichen, wenn die Regelung nicht ständig eingeschaltet ist. Dies ist möglich, da Laufzeitunterschiede geometrie-, material- oder temperaturbedingt sind und daher eine recht große Zeitkonstante aufweisen.A saving in power loss can be achieved by switching off the unnecessary ECL circuit parts and level converters if the control system is not constantly switched on. This is possible because runtime differences are caused by geometry, material or temperature and therefore have a rather large time constant.
Eine Mehrzahl von Dateneingängen, denen jeweils Datensignale mit untereinander unterschiedlichem Dateninhalt zuführbar sind, können zusammen mit dem diesen Datensignalen zugehöri¬ gen Taktsignal einem Eingangsport der Schaltungsanordnung zu¬ geführt sein.A plurality of data inputs, to each of which data signals with mutually different data content can be fed, can be fed together with the clock signal associated with these data signals to an input port of the circuit arrangement.
ERSATZBLATT REPLACEMENT LEAF
Figure imgf000018_0001
Figure imgf000018_0001
ERSATZBLATT REPLACEMENT LEAF

Claims

Patentansprüche claims
1. Schaltungsanordnung zur Ausregelung einer Phasenabweichung zwischen einem Datensignal (DIN)und dem zugehörigen Taktsi- gnal (CLIN) bei der1. Circuit arrangement for correcting a phase deviation between a data signal (DIN) and the associated clock signal (CLIN) at the
- das Datensignal in einer Verzögerungseinrichtung (VZE) , die bezüglich der Verzögerungsdauer eines sie durchlaufenden Signales einstellbar ist, verzögerbar ist- The data signal in a delay device (VZE), which is adjustable with respect to the delay time of a signal passing through it, is delayable
- eine Auswerteeinrichtung (DET) zur Detektion der gerichte- ten Phasenabweichung zwischen dem von der Verzögerungsein¬ richtung abgegebenen Datensignal und dem Taktsignal gegeben ist- There is an evaluation device (DET) for detecting the directed phase deviation between the data signal emitted by the delay device and the clock signal
- eine Einsteileinrichtung (ST) , über die die Verzögerungs¬ dauer der Verzögerungseinrichtung nach Maßgabe der detek- tierten Phasenabweichung einstellbar ist, gegeben ist, dadurch gekennzeichnet, daß das Datensignal und das Taktsignal, nach dessen Maßgabe das Datensignal übertragen ist, der Schaltungsanordnung auf ge¬ sonderten, elektrische Signale transportierenden Übertra- gungswegen, die untereinander gleich sind und die in enger räumlicher Nähe geführt sind, zugeführt sind.- An adjusting device (ST), by means of which the delay time of the delay device can be set in accordance with the detected phase deviation, is characterized in that the data signal and the clock signal, according to which the data signal is transmitted, the circuit arrangement on ge ¬ special transmission paths which carry electrical signals and which are identical to one another and which are guided in close spatial proximity are fed.
2. Schaltungsanordnung nach Anspruch 1 dadurch gekennzeichnet, daß in der Auswerteeinrichtung die Phasenlage zwischen dem Daten¬ signal und dem Taktsignal durch mehrfache Abtaktungen inner¬ halb einer Übertragungsdauer eines Bits des Datensignales de- tektierbar ist, wobei eine übereinstimmende Phasenlage gege¬ ben ist, wenn die Abtaktungen untereinander das gleiche Er- gebnis erbringen.2. Circuit arrangement according to claim 1, characterized in that in the evaluation device the phase position between the data signal and the clock signal can be detected by multiple clocking within a transmission period of a bit of the data signal, a corresponding phase position being given if the line-ups produce the same result.
3. Schaltungsanordnung nach einem der vorstehenden Ansprüche gekennzeichnet durch eine EinStelleinrichtung, die nur dann eine Veränderung der Verzögerungsdauer der Verzögerungsleitung bewirkt, wenn die3. Circuit arrangement according to one of the preceding claims, characterized by an adjusting device which only causes a change in the delay time of the delay line when the
Auswerteeinrichtung für mehrere Bits des Datensignales eine in die gleiche Richtung gehende Verschiebung der Phasenlage detektiert hat.Evaluation device for several bits of the data signal has detected a shift in the phase position going in the same direction.
4. Schaltungsanordnung nach einem der vorstehenden Ansprüche dadurch gekennzeichnet , daß die Schaltungsanordnung ausschließlich mit logische Funktio¬ nen realisierenden Gattern gebildet ist.4. Circuit arrangement according to one of the preceding claims, characterized in that the circuit arrangement is formed exclusively with logic functions realizing gates.
5. Schaltungsanordnung nach einem der vorstehenden Ansprüche dadurch gekennzeichnet , daß die Schaltungsanordnung in eine integrierte Schaltung imple¬ mentiert ist, die zwei Technologien mit unterschiedlicher oberer Grenzfrequenz in sich vereint.5. Circuit arrangement according to one of the preceding claims, characterized in that the circuit arrangement is imple¬ mented in an integrated circuit that combines two technologies with different upper cut-off frequency in itself.
6. Schaltungsanordnung nach Anspruch 5 dadurch gekennzeichnet , daß die Schaltungsanordnung in der BICMOS (Bipolar Complementary Metal Oxid Semiconductor) Technologie realisiert ist.6. Circuit arrangement according to claim 5, characterized in that the circuit arrangement is implemented in BICMOS (Bipolar Complementary Metal Oxide Semiconductor) technology.
7. Schaltungsanordnung nach einem der vorstehenden Ansprüche dadurch gekennzeichnet , daß die Auswerteeinrichtung immer wieder für vorgegebene Zeitdau¬ ern ausschaltbar ist.7. Circuit arrangement according to one of the preceding claims, characterized in that the evaluation device can be switched off again and again for predetermined time durations.
8. Schaltungsanordnung nach Anspruch 7 dadurch gekennzeichnet , daß die vorgegebenen Zeitdauern lang sind gegenüber einer Zeitdauer zur Detektion einer Phasenabweichung und zur Einstellung einer veränderten Verzögerungsdauer der Verzöge- rungsleitung.8. Circuit arrangement according to claim 7, characterized in that the predetermined time periods are long compared to a time period for the detection of a phase deviation and for setting a changed delay time of the delay line.
9. Schaltungsanordnung nach einem der vorstehenden Ansprüche gekennzeichnet durch mehrere Verzögerungseinrichtungen, denen jeweils ein nach Maßgabe des Taktsignales übertragenes Datensignal zugeführt ist.9. Circuit arrangement according to one of the preceding claims, characterized by a plurality of delay devices, each of which is supplied with a data signal transmitted in accordance with the clock signal.
ERSATZBLATT REPLACEMENT LEAF
10. Schaltungsanordnung nach Anspruch 9 gekennzeichnet durch eine mehreren Verzögerungseinrichtungen gemeinsame Auswerte¬ einrichtung, die auf die einzelnen Verzögerungseinrichtungen zyklisch umschaltbar ist.10. Circuit arrangement according to claim 9, characterized by a plurality of delay devices common evaluation device which can be switched cyclically to the individual delay devices.
11. Schaltungsanordnung nach einem der vorstehenden Ansprüche gekennzeichnet durch eine Verzögerungseinrichtung, die anstelle durch die Auswer- teeinrichtung und die EinStelleinrichtung durch ein von au¬ ßerhalb zugeführtes Steuersignal in ihrer Verzögerungsdauer einstellbar ist.11. Circuit arrangement according to one of the preceding claims, characterized by a delay device which, instead of by the evaluation device and the adjusting device, can be adjusted in terms of its delay duration by a control signal supplied from outside.
ERSATZBLATT REPLACEMENT LEAF
PCT/DE1996/000378 1995-03-23 1996-03-04 Digital phase-equalization circuit with delay device and identical transmission paths WO1996029794A1 (en)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE19510549.4 1995-03-23
DE19510549 1995-03-23

Publications (1)

Publication Number Publication Date
WO1996029794A1 true WO1996029794A1 (en) 1996-09-26

Family

ID=7757459

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/DE1996/000378 WO1996029794A1 (en) 1995-03-23 1996-03-04 Digital phase-equalization circuit with delay device and identical transmission paths

Country Status (1)

Country Link
WO (1) WO1996029794A1 (en)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3735056A (en) * 1971-03-03 1973-05-22 Kabel Metallwerke Ghh System for transmitting digital signals
DE3441501A1 (en) * 1984-11-14 1986-05-15 Standard Elektrik Lorenz Ag, 7000 Stuttgart Circuit arrangement for regenerating and synchronising a digital signal
EP0418641A2 (en) * 1989-09-19 1991-03-27 Siemens Aktiengesellschaft A synchronization device for a digital signal

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3735056A (en) * 1971-03-03 1973-05-22 Kabel Metallwerke Ghh System for transmitting digital signals
DE3441501A1 (en) * 1984-11-14 1986-05-15 Standard Elektrik Lorenz Ag, 7000 Stuttgart Circuit arrangement for regenerating and synchronising a digital signal
EP0418641A2 (en) * 1989-09-19 1991-03-27 Siemens Aktiengesellschaft A synchronization device for a digital signal

Similar Documents

Publication Publication Date Title
DE68926598T2 (en) Clock signal supply device
DE69529960T2 (en) Phase detector with ternary output
DE69218999T2 (en) Broadband digital phase aligner
DE60120426T2 (en) DATA RECOVERY WITH IMPLEMENTATION OF THE DATA EYE PATTERN
DE602004011898T2 (en) Compensation of the DC offset in a phase locked loop
DE60217951T2 (en) Multiphase sampling
DE69025422T2 (en) Device and method for the time delay selection of transfer pulses
DE102007005708A1 (en) Clock and data recovery circuit comprising first and second stages
DE4231175C1 (en) Arrangement for clock recovery
DE60211244T2 (en) Semiconductor device
DE3215783C2 (en) Digital data transmission system with interference-free switching from regular channels to a reserve channel
DE112006003101T5 (en) Method and device for setting synchronous clock signals
DE112007000253T5 (en) Test device and test method
EP1330066A2 (en) Equalizer Circuit for digitally transmitted signals
DE60200050T2 (en) Circuit for the detection of disturbances of the period in a clock signal
DE60033339T2 (en) Method for monitoring the clock and device for data transmission, which uses the method
DE69407529T2 (en) Device for monitoring the phase shift between two clock signals
DE4018898A1 (en) DIGITAL REGENERATOR CIRCUIT WITH AUTOMATIC PHASE CONTROL
DE60213443T2 (en) MEMORY SWITCHING AND CIRCUIT FOR DETECTING A VALID TRANSITION
EP0363513B1 (en) Method and apparatus for receiving a binary digital signal
DE69903074T2 (en) Circuit arrangement for generating pulse signals with a desired duty cycle
DE69111669T2 (en) Phase correction circuit for signals in a system with double digital lines.
DE10237696B3 (en) Transmission fault detection method, for two-wire differential signal transmission line, continually monitoring average voltage of the two line signals to detect any sudden jumps
EP1148647A2 (en) Circuit arrangement for receiving at least two digital signals
DE60201508T2 (en) Method for phase control of a data signal, reverse clock circuit and interface device

Legal Events

Date Code Title Description
AK Designated states

Kind code of ref document: A1

Designated state(s): CA US

AL Designated countries for regional patents

Kind code of ref document: A1

Designated state(s): AT BE CH DE DK ES FI FR GB GR IE IT LU MC NL PT SE

DFPE Request for preliminary examination filed prior to expiration of 19th month from priority date (pct application filed before 20040101)
121 Ep: the epo has been informed by wipo that ep was designated in this application
122 Ep: pct application non-entry in european phase
NENP Non-entry into the national phase

Ref country code: CA