WO1993011611A1 - Method and device for converting regular codes into codes of variable size, and to enable serial communication of the codes obtained - Google Patents

Method and device for converting regular codes into codes of variable size, and to enable serial communication of the codes obtained Download PDF

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WO1993011611A1
WO1993011611A1 PCT/FR1992/001146 FR9201146W WO9311611A1 WO 1993011611 A1 WO1993011611 A1 WO 1993011611A1 FR 9201146 W FR9201146 W FR 9201146W WO 9311611 A1 WO9311611 A1 WO 9311611A1
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WO
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code
codes
bits
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transmission
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Application number
PCT/FR1992/001146
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French (fr)
Inventor
Nicolas Vaugnier
Original Assignee
Nicolas Vaugnier
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Publication date
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Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
    • H03M7/30—Compression; Expansion; Suppression of unnecessary data, e.g. redundancy reduction
    • H03M7/40—Conversion to or from variable length codes, e.g. Shannon-Fano code, Huffman code, Morse code
    • H03M7/42—Conversion to or from variable length codes, e.g. Shannon-Fano code, Huffman code, Morse code using table look-up for the coding or decoding process, e.g. using read-only memory

Definitions

  • the present invention relates to a technique for converting so-called regular codes each formed by a combination of _N bits of value 0 and / or 1 into codes of sizes or irregular lengths and for ensuring serial communication of the irregular codes obtained.
  • the invention relates, more specifically, to a code conversion technique designed to ensure compression of the data transmitted in series from a transmission device to a reception device which ensures the direct recording of the codes on a medium and / or their conversion for further processing.
  • regular codes binary codes of regular length or size called hereinafter regular codes.
  • the constant length of this type of code represents an advantage insofar as it makes it possible to easily carry out all kinds of interfaces, such as coding, decoding, transcoding, etc.
  • the disadvantage of regular codes is that each code contains more or less useless or redundant bits. Indeed, to represent the digit "1", as many bits, for example 8, must be used as for the number "255". It follows that the mass of data is considerably increased, which slows down their transmission.
  • variable length makes interfacing tasks difficult, as well as separating two consecutive codes, since the number of bits changes from one code to another.
  • the present invention therefore aims to satisfy this need by proposing a suitable method for converting regular codes each formed by a combination of H_ bits of value 0 and / or 1 into irregular codes making it possible to obtain a real gain in transmission time. and in sequential storage space.
  • Another object of the invention is to propose a conversion method adapted to be compatible with data compression or compression techniques which reduce an original file into a smaller number of codes whose mass is reduced by the method according to the invention, in a lower number of bits.
  • a further object of the invention is to offer a communication method compatible with all the types of data transmission used.
  • the method according to the invention consists:
  • the method according to the invention retains the bits to obtain corresponding irregular codes of size N.
  • the method according to the invention consists in transmitting the irregular codes each formed by a combination of 1 to _ bits, according to a given mode of transmission which determines the instant of transmission of the end of code signal relative to that of transmission of the last bit of each irregular code.
  • the conversion and transmission method also ensures the reception and the reverse conversion of the irregular codes transmitted with a view to reconstituting the corresponding regular codes.
  • the object of the invention also relates to an apparatus comprising:
  • a transmitter circuit comprising: .. an input buffer block intended to receive in parallel The bits forming each regular code, .. a block for converting each regular code received by the buffer block into corresponding irregular codes for each of which are deleted The consecutive bit (s) placed for all the Codes, either at their head or at their tail and having the same value but different from the next bit of the code considered, .. a transmission block ensuring the serial transmission of the bits of each irregular code and the emission of an end of code signal in relation to the transmission of the last bit of each irregular code.
  • Fig. 1 is an explanatory table of the conversion process according to the invention.
  • Fig. 2 is a table explaining another exemplary embodiment of the conversion method according to the invention.
  • Fig. 3 is a functional block diagram illustrating a device making it possible to implement the method according to the invention.
  • Fig. 4 is a functional diagram illustrating a circuit for transmitting the irregular codes obtained.
  • Figs. 4A to 4D are tables explaining a phase characteristic of the process according to the invention.
  • Fig. 5 is a view of a circuit for receiving irregular codes.
  • Fig. 5A is a table illustrating a characteristic phase of the method relating to the reception of the data.
  • the communication method according to the invention consists in carrying out an operation of converting so-called regular codes Ri each formed by a combination of _N bits of value 0 and / or 1.
  • each regular code Ri has a size or a length _N, for example, equal to 4 bits to simplify the description which follows.
  • the conversion operation according to the invention consists, for each regular code, in deleting from each of them the consecutive bit (s) placed in the example illustrated at their head and having the same value, but different from the next or adjacent bit. There are thus obtained so-called irregular codes IRi each corresponding to a regular co ⁇ e Ri.
  • Fig. 2 illustrates an alternative embodiment of the method according to the invention in which the conversion operation aims to remove the tail bits or least significant CLSB) for each regular code Ri.
  • the least significant bit (s) which have the same value but different from that of the next bit, are deleted. It therefore appears that the elimination of the tail bits for all the regular codes gives two 4-bit irregular codes and a complete set of 1 to 3-bit irregular codes.
  • each regular code corresponds to a specific irregular code and vice versa.
  • N some of the possible regular codes among the 2 combinations.
  • the method then consists in successively transmitting the irregular codes in series by emitting an end-of-code signal in relation to the transmission of the last bit of each irregular code.
  • the implementation of an end-of-code signal makes it possible to recognize the last bit of each irregular code transmitted and, by the same token, to distinguish the irregular codes from one another.
  • the form of this end-of-code signal depends on the mode or type of transmission chosen. This end of code signal is therefore differentiated from the coding of bits 0 and 1, according to a coding technique specific to the transmission mode considered.
  • the first two f Ls are used for the common return and the data bits, while the third wire is used for the transmission of the fine code signal.
  • This synchronous type communication therefore aims to transmit, on the third wire, an end of code signal simultaneously with the transmission of the last bit of each irregular code.
  • the end signal code consists of a Stop-bit of the RZ type, that is to say with reset to 0.
  • the other types of bits, namely bits 0 and 1, as well as the Start-bit, are in NRZ format, namely no return to 0, as in the classical method. It is recalled that a code of type NRZ is that whose polarity is the same throughout its duration (16 clock ticks in general) and that a code of type RZ is that which includes in this interval a return to 0 , of a given duration, for example equal to five clock ticks.
  • Frequency modulation link relating to voice frequencies used on the telephone network or those in HF, VHF or UHF, modulating the radio-relay systems
  • other types of transmission such as Amplitude modulation links or sequential data storage systems on magnetic or optical tapes or disks
  • each technique uses specific coding to represent the fine code signal.
  • the method according to the invention therefore makes it possible to use all of the transmission techniques while offering the advantage of handling a much smaller mass of bits by the use of irregular codes. Indeed, for example.
  • the 256 8-bit regular codes are represented by 2048 bits, while
  • the irregular codes having the smallest size compared to the size of the regular codes to be transmitted.
  • La Lettre C an irregular 3-bit code by removing the tail bits, iL must replace The current regular code of La Lettre C, • namely 01000011 by The code XX01111 or XX10000 where X can be either a 0 or a 1.
  • This substitution can be fixed so that it can be integrated into a ROM read-only memory to allow non-computer-assisted devices to make serial communication with irregular codes.
  • This substitution can also be variable, so as to offer the advantage of adapting to each file to be transmitted, so that the gain in mass of the data to be transmitted is improved.
  • the regular codes can correspond to codes representing data having already undergone a compacting or compression operation, so that the object of the invention makes it possible to further reduce the communication time or the sequential storage space. . IT must be clearly understood that the implementation of a compaction or compression software reduces an original file to a lower number of codes, while the invention reduces the mass of these codes to a lower number of bits.
  • the irregular codes obtained according to the invention may be subjected to a new conversion operation according to the method described above.
  • the first conversion operation makes it possible to replace the 2 N regular codes by two irregular codes of _N bits and by (2 N) -2 irregular codes from 1 to N-1 bits.
  • the (2 N) -2 irregular codes from 1 to N-1 bits are composed of 2 codes of 1 bit, 4 codes of 2 bits, 8 codes of 3 bits, etc and 128 codes of 7 bits .
  • Each set of codes of the same length J constitutes a complete set of regular codes of J bits.
  • An end of code signal is then defined for the irregular codes at each subsequent row of irregular codes, with a view to their recognition during their transmission.
  • Figs. 3 and 4 illustrate an exemplary embodiment of an apparatus making it possible to implement the conversion and communication method according to the invention.
  • the communication apparatus 1 is intended to be used in all serial communication systems, at the same location as the circuits ensuring an i ⁇ entic function, namely USART (Universal Synchronous Asynchronous Receiver Transmitter) or the ACIA circuit (Asynchronous Communication Interface Adapter).
  • Communication device 1 comprises a transmitter circuit 100, a receiver circuit 200 and a control circuit 300 ensuring the emission of control and synchronization orders in the direction of circuits 100 and 200.
  • the transmitter circuit 100 is intended to receive the regular codes One after the other via a parallel link 101 adapted to ensure the parallel transmission of _N_ bits, equal to 8 in the example illustrated.
  • the transmitter circuit 100 consists of an input buffer block 110, a conversion block 120 and a transmission block 130.
  • the input buffer block 110 is constituted by an input buffer register 111 associated with a status indicator 112.
  • the register 111 temporarily stores a parallel code supplied by the Link 101 and constituting either a command code intended to be transmitted by The Link 115 to the control circuit 300, that is to say a regular code to be transmitted to the conversion block 120 via a parallel link 114.
  • the conversion block 120 includes an input control module 121 connected to the Link 114 and associated with a status indicator 122.
  • the module 121 is connected, via a parallel link, to a universal shift register 123 comprising _N cells ni, namely 8 in the example illustrated.
  • the register 123 has a serial input provided with a module 124 containing the bit to be introduced into the register and the operation of which will be better understood in the following description.
  • the register 123 is connected at the output, via a parallel link, to an output control module 125.
  • the module 125 ensures the conversion of a regular code into an irregular code and provides, in particular, to the block of transmission 130, via a serial line 126, The data bits corresponding to the successive irregular codes to be transmitted.
  • the transmission block 130 comprises a module 131 for serial switching and transmission of the bits, connected at the input, to a data module 132.
  • the module 132 receives the Line input 126 and contains the outgoing bit during its transmission.
  • the module 131 is also connected as an input, to a module 133 generating a Start-bit signal and, to a module 134 generating a Stop-bit signal.
  • the module 133 is connected to the module 125 via a link 127, ensuring the supply of a signal indicating a code to be transmitted.
  • the module 134 is connected to the output control module 125 via a link 128 through which passes the end indicator of each irregular code to be transmitted.
  • the module 131 provides an offset signal 135 to the register 123 passing through the module 125 and also generates a signal 137 for activation of the indicator 112 of the state of the register 111.
  • the module 131 outputs, by its serial link 138, all the bits to be transmitted corresponding to the data bits and to the bits making it possible to recognize the start and the end of each combination transmitted. All these bits are coded according to the type of transmission chosen.
  • the apparatus described above operates in the following manner.
  • the status indicator 112 authorizes the transmitting terminal to deposit there a new 8-bit code which is considered to be to be transmitted by block 130.
  • the code to be transmitted consists of the combination 01000011 corresponding to the ASCII code of the letter C. If it is chosen to delete, for example, the bits of the combination placed at its tail and having the same value, the irregular code corresponding to transmit is 010000. It is recalled that the tail or LSB bits are placed to the right of the combination, while the head or MSB bits are located to the left of the code.
  • the method according to the invention aims to transmit the irregular codes starting, for each of them, with the end having no bit deleted.
  • the regular code must be placed in the register 123, so that the head bits come out of the latter first.
  • the shift register 123 contains on loading the reverse combination of that corresponding to the code of the letter "C". To do this, it must be considered that register 123 is connected to module 121, so that the first cell ru of register 123 is connected to the line with the most significant weight and so on, while cell n " is connected to the transmission line of the least significant bit.
  • the loading of this code into the register 123 is authorized by the indicator 122 which was activated at the end of the last transmission session in a state signaling the available register. By such a load.
  • the end of code indicator 128 goes to Inactive state, while line 127 causes the emission by the module 133, of a Start-bit transmitted by the module 131.
  • the Start-bit constitutes the first element of the code outgoing and whose first clock of the Start-bit returns signal 127 to the quiescent state.
  • the module 131 delivers an offset signal 135 causing in the register 123 a first offset ensuring the output of the bit contained in the first cell n- ,.
  • the bit of value 0 in this case is transmitted by Line 126, to module 132, then to module 131 which ensures its serial transmission by Line 138.
  • the emission of a signal 135 makes it possible to shift by one bit
  • the module 124 contains the bit placed in cell n-, from the register to loading or before the first shift, namely the value 1.
  • the register 123 contains the combination illustrated in the second line of fig. 4A.
  • the shift and input operations are continued for each successive bit of the code, as long as all the bits of the code placed in the register 123 do not have the same value.
  • all the bits of register 123 have a value equal to 1.
  • the output module 125 which has an exclusive OR gate, then generates an end of code indicator by Line 128, so as to indicate that the bit being transmitted corresponds to the last bit of the code to be transmitted.
  • the input control module 121 is designed to distinguish, on the one hand, the combinations of _N bits of the same value and, on the other hand, those having both values 0 and 1.
  • the input control module 121 activates the serial input module 124 to be taken, the value of the bit placed in the last cell n R of the shift register 123, as already seen in the previous example.
  • the module 124 is activated by the module 121 to include a value bit
  • the regular code is placed in register 123, so that the leading bits come out first.
  • the register 123 comprises the inverse combination of that of the letter code "H", while the part to be transmitted is only 10010. It appears that after the fifth shift, the combination of the irregular code is transmitted completely, while that in the register 123, all the cells comprise bits of the same polarity, which causes the emission of the end of code indicator.
  • the input control module 121 comprises means for detecting, when the combination to be transmitted is formed only of bits having the same value. This combination corresponds to one or the other of the two extreme codes formed by _N bits of value 0 or 1.
  • the module 121 includes an exclusive OR logic gate with ⁇ inputs connected to the ⁇ bi s of the code to be transmitted .
  • the module 121 activates, by a link 129, the serial input module 124 by placing therein The complement of the type of bits forming the code and, for example, the complement of the bit placed in cell n g of the shift register 123.
  • Fig. 4C makes it possible to explain the process for transmitting, for example, the combination 00000000.
  • the application of the conversion operation to this regular code gives an identical corresponding irregular code, insofar as the combination does not include a leading bit and tail bit of different value.
  • the _N_ cell-: of the register 123 comprise at loading a bit of value 0, while the serial input module 124 comprises a bit of value 1, since the input module 121 has placed in the module 124 The complement of the value of the bits forming the combination.
  • the first register shift signal causes the output of bit 0 in the first cell and the input of bit 1 in cell n g , so as to obtain, after the first shift, the combination illustrated in The second line of FIG. . 4C.
  • the bit of cell n. which is the second 0, leaves register 123, while a bit of value 1 is introduced into cell n g .
  • the shift and input operations for each bit of the code are repeated as long as all the bits contained in the register 123 do not have an identical value.
  • the register contains only bits of value " 1, so that the serial transmission of the 8 bits 0 is terminated.
  • the object of the invention therefore makes it possible to automatically transmit the two extreme codes formed by N bits of value 0 or 1.
  • the serial input module 124 can be controlled by a command and synchronization command SCCT-1 issued by the control circuit 300 and triggered by a command from the operator to ensure the transmission of the codes, according to a conventional asynchronous mode corresponding to a transmission of all the bits of the regular code.
  • SCCT-1 command and synchronization command
  • ASCII code of the letter "C” which corresponds to the combination 01000011, must be transmitted completely.
  • the method according to the invention is applied as described above.
  • the head bits are transmitted first, so that the register 123 comprises, on loading, the opposite combination from that to be transmitted, as illustrated in FIG. 4D.
  • the SCCT-1 signal therefore activates the module 124, so that the latter takes a value complementary to that contained in the cell n g .
  • the module 124 contains a bit of value 0.
  • the bit of the first cell n- is removed from the register, while the bit 0 enters the last cell n g of the register.
  • the last bit of the register is a bit 0, so that in the subsequent input operation, the bit to be introduced is also of value 0, the signal SCCT-1 affecting only the first shift after loading the code in the registry.
  • all the bits contained in the register have the same polarity, so that the exclusive OR gate of the module 125 becomes active, making it possible to indicate the end of transmission of the regular code of size _N_.
  • the apparatus according to the invention therefore makes it possible to ensure the transmission of irregular codes of size 1 to N_, while also allowing the transmission of regular codes with their size _N.
  • the bits are transmitted from block 130 according to the chosen mode of transmission. These data bits forming the codes are transmitted by block 130, according to an appropriate coding, to the chosen transmission mode.
  • the end indicator of each code is also transformed into an end signal of code which has the form adapted to the desired mode of transmission.
  • Block 130 also generates bits signaling the start of the transmission of the codes according to criteria which depend on the mode of transmission.
  • the irregular codes formed from 1 to 8 data-bits are each preceded by a Start-bit and each followed by a Stop-bit.
  • the filing of a new code in the input buffer register 111 puts the code signal to be transmitted 127 in the high state and causes the emission, by the module 133, of a start-bit. preceding The transmission of the code data bits.
  • the end of code indicator 128 goes low, which causes the transmission, by the module 134, of an end of code signal constituted by a stop-bit. following the last data-bit.
  • This Stop-bit has a format with return to zero (RZ) to differentiate it from bits of polarity 1 which are conventionally of format non return to zero (NRZ).
  • RZ return to zero
  • NRZ format non return to zero
  • the transmission chosen can be the conventional asynchronous mode which ensures the transmission of full regular codes of size N.
  • This mode can be implemented to allow, for example, communication with a system receiving only regular codes.
  • the module 134 is controlled to generate Stop-bits of NRZ format, by means of the same command and timing signal SCCT-1 of the transmitter, established to work in asynchronous mode with regular codes.
  • An SCCT-2 signal supplied by the control block 300, makes it possible to control the module 133 to cause the emission, at the end of the Stop-bit, of a Start-bit for the following code.
  • the stop-bit ends the transmission by placing the whole system in the idle or standby state.
  • a Start-bit is transmitted at the start of each series of consecutive codes and a Stop-bit is transmitted after each irregular code.
  • this code is immediately loaded into the shift register 123, which causes the end of code indicator 128 and the code signal to be transmitted 127.
  • the passage of the signal 127 to the high state causes the module 131 to transmit a Start-bit for a transmission sequence.
  • the synchronization signal SCCT-2 established for the synchronous mode, neutralizes the signal 127 which, consequently, does not send any more Start-bits for the following codes.
  • the end of code indicator 128 goes low, which causes the transmission of a stop-bit following the last data bit of the code.
  • the signal SCCT-1 being established to work in irregular code, the stop-bit emitted by the module 134 therefore presents an RZ format to differentiate it from the polarity bit 1.
  • the status indicator 122 signals that register 123 is available. If the transmission mode chosen is that generally called synchronous, with three wires, the irregular codes from 1 to 8 bits are sent one after the other, while a Start-bit is transmitted at the beginning of each series of codes consecutive.
  • the deposit of a code in the input buffer register 111 causes the end of code indicator 128 and the code signal to be transmitted to be brought to the high logic state 127, which results in transmission by the module 133 d 'a Start-bit intended to be transmitted by the module 131 to announce a new transmission sequence.
  • the offset signal 135 samples the first bit and ejects it out of the register 123.
  • the signal 137 activates the indicator 112 in its available register state and the module 131 transmits the bit contained in the module 132.
  • the end of code indicator 128 is active and is transmitted by the third wire of the transmission system. The same process begins again to transmit all the codes one after the other with the emission of an end of code signal appearing during the transmission of the last bit of each code.
  • the communication device 1 advantageously comprises a receiver circuit 200 ensuring the regeneration or the reconversion of the codes transmitted into corresponding regular codes.
  • the receiver circuit 200 includes a block 210 ensuring the serial reception of the transmitted bits and the identification of these bits, a reconversion block 220 ensuring the paralleling of the serial bits received and the regeneration of the irregular codes into corresponding regular codes and a output buffer block 230 transmitting the bits of each regular code in parallel.
  • the reception block 210 comprises a module 211 for sampling and counting the bits, a module 212 for identifying the data bits forming the transmitted codes, a module 213 for identifying the start-bits and a module 214 for identifying end of code signals.
  • the modules 212, 213 and 214 are connected, at the input, to a line 215 for receiving the serial codes to be decoded.
  • the module 211 transforms the Stop-bit signal into a signal 216 code to be entered and the Start-bit signal into a reset signal 217.
  • the module 211 also generates an offset signal 218 and also performs the sampling and counting of the data bits and reconstructs the serial sequence of the data bits by The Line 219.
  • the reconversion block 220 is constituted by a shift register 221 with _N outputs controlled by the shift signal 218 and by signal 217.
  • Block 220 also includes a coding module 222 with _N coders activated in variable groups by the register at offset 221 and receiving the bits to be coded via Line 219, and a module 223 for regenerating regular codes with _N memory cells.
  • FIG. 5A provides a better understanding of the operation of the reconversion module 220.
  • the irregular code to be received is the combination 000010 which corresponds to the deletion of the bits from the combination to 11000010.
  • the reception of the first bit causes a first shift of the register 221 which activates the coding module 222 to be placed, the data bit received from line 219 in the cell C. of module 223 and the complementary value of this bit, namely 1, in The other cells C- , at C g .
  • the reception of the second bit causes a second shift of the register 221 which activates the coding module 222 to place, the second bit, a 1, in cell C ? of module 223 and the complementary value of this bit, namely 0, in the following cells C, to C g .
  • the value of the J bit is placed in the cell J of the module 223, while its complementary value is placed in the following NJ cells.
  • the code regeneration module 223 Upon reception of the sixth and last bit of the combination, which is signaled by the end of code signal, the code regeneration module 223 contains the combination 11000010 which is the inverted regular code. Then, by crossed connections, this code is deposited in the correct order in the buffer register 231. The reversal of the bits is carried out quite simply by connecting the first cell of the module 223 to the last cell of the module 231 and so on for Others. It is therefore the combination 01000011 corresponding to the ASCII code of the letter "C" which is received in the output buffer register 231 which then delivers this code at the receiving terminal by a parallel link 233 of N_ lines.
  • the buffer register 231, which is part of the module 230, is associated with a status indicator 232.
  • the serial codes entering via the reception line 215 are supplied to the reception module 210.
  • the system is idle and the identification module 213 tests the incoming bit. If the incoming bit corresponds to a Start-bit, the signal 217 activates the system by placing the shift register 221 in its starting position and sets all the counters to State 0.
  • the data bits received by the module 212 are sampled and counted by the module 211.
  • the data bits are sent by the serial line 219 towards the coding module 222 which is associated with the register 221 to write the bit or bits necessary in cells C, at C g of the module regeneration 223, as explained in FIG. 5A-
  • each code from 1 to 8 bits is framed by a Start-bit and a Stop-bit in RZ format.
  • the module 214 is adapted to detect the stop-bit.
  • the module 214 is configured in accordance with the format of the stop-bit chosen on transmission.
  • the detection of a Stop-bit signal in RZ format causes the appearance of a signal 216 code to be entered, commanding the module 223 to copy the code present in this module into the buffer register 231.
  • the status indicator 232 is activated by this signal 216 to signal to the receiving terminal that a regular code is available. Each time a Start-bit reappears, the process described above is repeated.
  • the transmission mode is of the conventional asynchronous type transmitting regular codes formed by _N bits of data.
  • the module 211 generates the signal 216 code to be entered, when its bit counter reaches _N counting strokes (8 in the example illustrated), so that the combination contained in the module 223 is introduced into the output buffer register 231.
  • the transmission mode is of the type iso-synchronous with two wires, it is recalled that the transmission of a series of consecutive codes begins with a Start-bit and that each irregular code has a size between 1 to N bits, followed by a format stop-bit RZ. According to this transmission mode, the SCCR-1 signal is established for synchronous mode.
  • a stop-bit of RZ format is detected by the module 214, the character contained in the module 223 is copied into the register 231 and the indicator 232 is activated to signal this state to the receiving terminal.
  • a reset signal 217 makes it possible to reset the register 221 to the starting point, at the end of the
  • Stop-bit so as to allow reception of the first bit of data of a following code, at the next stroke of failure- ⁇ ti Llonnage. Iso-synchronous reception ends after H_ sampling strokes without encountering a RZ stop-bit. In the case of a transmission mode of the three-wire synchronous type, a Start-bit must be received before the transmission of the consecutive codes successive one after the other without any separating element. An end of code signal appears on a separate track simultaneously with the last data bit of each transmitted code. An end-of-code signal 128 is therefore applied directly to the sampling and counting module 211.
  • This active signal when the last data bit is transmitted therefore replaces the RZ Stop-bit in iso-synchronous mode to make copying
  • the 3-wire synchronous reception ends at the next sampling stroke, if the signal 128 does not return to the inactive state at the end of the last bit. Indeed, signal 128 must return to The inactive state at the end of the last bit of a code, before returning to the active state, in case the next bit is the last bit of a single bit code.
  • the control circuit 300 comprises a module 310 receiving from the transmitter terminal, via line 115, a control code which determines, in particular, the synchronous or asynchronous transmission mode, the type of regular or irregular codes to be transmitted and the transmission speeds. bits.
  • the circuit 300 also includes a time base 320 providing, in particular, the control and timing signals SCCT-X for the transmitter and SCCR-X for the receiver. It should be considered that the control and timing signals are numerous, although in the text only the signals SCCT-1, SCCT-2 and SCCR-1 are cited.
  • the invention can be applied to all communication or data transmission systems in the form of codes each formed by a combination of _N_ bits with a value of 0 and / or 1.

Abstract

A method is disclosed for converting regular codes, each formed by a combination of N^_ bits of value 0 and/or 1 into corresponding irregular codes for transmission. The method comprises the following steps: in the case of regular codes (Ri) formed from a combination of 0 and 1 bits, deletion from regular codes of the consecutive bit(s) having the same value and placed at either the head end, or the tail end of all the codes, in order to obtain the corresponding irregular codes (IRi); successive serial transmission of the irregular codes by transmitting an end-of-code signal in association with the transmission of the last bit of each irregular code.

Description

PROCEDE ET APPAREIL POUR CONVERTIR DES CODES REGULIERS EN DES CODES OE TAILLES VARIABLES ET POUR ASSURER LA COMMUNICATION EN SERIE DES CODES OBTENUSMETHOD AND APPARATUS FOR CONVERTING REGULAR CODES INTO VARIABLE SIZE OE CODES AND FOR PROVIDING SERIAL COMMUNICATION OF CODES OBTAINED
DOMAINE TECHNIQUE :TECHNICAL AREA :
La présente invention vise une technique pour convertir des codes dits réguliers formés chacun par une combinaison de _N bits de valeur 0 et/ou 1 en des codes de tailles ou de longueurs -irrégulières et pour assurer une communication en série des codes irréguliers obtenus.The present invention relates to a technique for converting so-called regular codes each formed by a combination of _N bits of value 0 and / or 1 into codes of sizes or irregular lengths and for ensuring serial communication of the irregular codes obtained.
L'invention vise, plus précisément, une technique de conversion de codes conçue pour assurer une compression des données transmises en série à partir d'un appareil de transmission vers un appareil de réception qui assure l'enregistrement direct des codes sur un support et/ou leur reconversion pour un traitement ultérieur.The invention relates, more specifically, to a code conversion technique designed to ensure compression of the data transmitted in series from a transmission device to a reception device which ensures the direct recording of the codes on a medium and / or their conversion for further processing.
TECHNIQUE ANTERIEUREPRIOR ART
D'une manière générale, les machines électroniques de traitement de l'information numérique utilisent le plus souvent des codes binaires de longueur ou de taille régulière appelés par¬ la suite codes réguliers. La longueur constante de ce type de codes représente un avantage dans la mesure où elle permet de réaliser facilement toutes sortes d' interfaçages, tels que codages, décodages, transcodages, etc. L'inconvénient des codes réguliers tient au fait que cnaque code renferme plus ou moins de bits inutiles ou redondants. En effet, pour représenter Le chiffre "1", il doit être utilisé autant de bits, par exemple 8, que pour le nombre "255". Il s'ensuit que la masse des données est considérablement augmentée, ce qui ralentit leur transmission.Generally, electronic machines for processing digital information most often use binary codes of regular length or size called hereinafter regular codes. The constant length of this type of code represents an advantage insofar as it makes it possible to easily carry out all kinds of interfaces, such as coding, decoding, transcoding, etc. The disadvantage of regular codes is that each code contains more or less useless or redundant bits. Indeed, to represent the digit "1", as many bits, for example 8, must be used as for the number "255". It follows that the mass of data is considerably increased, which slows down their transmission.
Pour éviter cet inconvénient, l'art antérieur a proposé d'utiliser des codes de longueurs ou de tailles irrégulières. Ces codes dits irréguLiers sont plus rationnels, dans la mesure où ils utilisent un nombre de bits juste nécessaires et suffisants pour former Les différentes combinaisons, telles que par exemple un seul bit pour le chiffre "0" ou "1", deux bits pour Le chiffre "2" ou "3" et seulement sept bits pour le nombre "127". Si Les codes irréguLiers réduisent La masse des données,To avoid this drawback, the prior art has proposed using codes of irregular lengths or sizes. These so-called irregular codes are more rational, insofar as they use a number of bits just necessary and sufficient to form the different combinations, such as for example a single bit for the digit "0" or "1", two bits for the digit "2" or "3" and only seven bits for the number "127". If irregular codes reduce the amount of data,
Leur Longueur variable rend difficile Les taches d'interfaçage, ainsi que La séparation de deux codes consécutifs, dans La mesure où Le nombre de bits change d'un code à L'autre.Their variable length makes interfacing tasks difficult, as well as separating two consecutive codes, since the number of bits changes from one code to another.
Pour séparer chaque code. L'état de La technique a proposé par Le code HUFFMANN, de connaître La Longueur de chacun des codes à l'aide d'un début de code spécifique. Dans Le même sens, d'autres codes ont proposé d'ajouter à chaque combinaison une entête de trois bits indiquant Leur Longueur.To separate each code. The state of the art proposed by the HUFFMANN code, to know the length of each of the codes using a specific code start. In the same sense, other codes have proposed adding to each combination a header of three bits indicating their length.
L'adjonction de cet élément indicatif aux codes irréguLiers ne donne pas satisfaction en pratique pour Les raisons suivantes.The addition of this indicative element to the irregular codes is not satisfactory in practice for the following reasons.
En effet, il apparaît que certains codes de remplacement présentent en raison de cet élément ajouté, des tailles plus Longues que celles des codes à remplacer, ce qui annihile L'effet recherché de réduction de La masse des données. De plus, ces codes interdisent d'utiliser toutes les combinaisons binaires imaginables pour une Longueur choisie de codes.Indeed, it appears that certain replacement codes have longer sizes than those of the codes to be replaced due to this added element, which annihilates the desired effect of reduction in the mass of data. In addition, these codes prohibit the use of all binary combinations imaginable for a chosen length of codes.
C'est la raison pour laquelle jusqu'à présent Les codes irréguLiers proposés, tels que HUFFMANN ou HUFFMANN modifié, ne sont pas encore suffisamment fiables pour pouvoir prétendre à un usage aussi répandu que celui des codes réguliers, même si Les codes réguliers utilisent des bits inutiles.This is the reason why until now the irregular codes offered, such as HUFFMANN or modified HUFFMANN, are not yet sufficiently reliable to be able to claim a use as widespread as that of the regular codes, even if the regular codes use unnecessary bits.
EXPOSE DE L'INVENTION :PRESENTATION OF THE INVENTION:
La présente invention vise donc à satisfa re ce besoin en proposant un procédé adapté pour convertir des codes réguliers formés chacun par une combinaison de H_ bits de valeur 0 et/ou 1 en des codes irréguliers permettant d'obtenir un gain réel en temps de transmission et en espace de stockage séquentiel. Un autre objet de l'invention est de proposer un procédé de conversion adapté pour être compatible avec les techniques de compactage ou de compression de données qui réduisent un fichier originel en un nombre plus faible de codes dont leur masse est réduite par Le procédé selon l'invention, en un nombre plus faible de bits.The present invention therefore aims to satisfy this need by proposing a suitable method for converting regular codes each formed by a combination of H_ bits of value 0 and / or 1 into irregular codes making it possible to obtain a real gain in transmission time. and in sequential storage space. Another object of the invention is to propose a conversion method adapted to be compatible with data compression or compression techniques which reduce an original file into a smaller number of codes whose mass is reduced by the method according to the invention, in a lower number of bits.
Un objet encore de l'invention est d'offrir un procédé de communication compatible avec tous les types de transmission de données utilisées. Pour atteindre ces objectifs, le procédé selon l'invention consiste :A further object of the invention is to offer a communication method compatible with all the types of data transmission used. To achieve these objectives, the method according to the invention consists:
- pour les codes réguliers formés par une combinaison de bits 0 et 1, à supprimer dans Les codes réguliers, Le ou les bit(s) consécutif(s) présentant la même valeur et placé(s), pour tous les codes, soit à leur tête, soit à leur queue, de manière à obtenir des codes irréguliers correspondants,- for regular codes formed by a combination of bits 0 and 1, to be deleted in Regular codes, The consecutive bit (s) having the same value and placed, for all codes, either at their head, or at their tail, so as to obtain corresponding irregular codes,
- et à transmettre successivement en série les codes irréguliers en émettant un signal de fin de code en relation de la transmission du dernier bit de chaque code irrégulier. Pour les codes réguliers formés uniquement de bits de valeur 0 ou 1, le procédé selon l'invention conserve les bits pour obtenir des codes irréguliers correspondants de taille N. Selon une caractéristique avantageuse, le procédé selon l'invention consiste à transmettre les codes irréguliers formés chacun par une combinaison de 1 à _ bits, selon un mode donné de transmission qui détermine l'instant de la transmission du signal de fin de code par rapport à celui de la transmission du dernier bit de chaque code irrégulier. Selon une autre caractéristique de l'invention, le procédé de conversion et de transmission assure également la réception et la conversion inverse des codes irréguliers transmis en vue de reconstituer les codes réguliers correspondants. L'objet de l'invention vise également un appareil comportant :- And successively transmit the irregular codes in series by emitting an end of code signal in relation to the transmission of the last bit of each irregular code. For regular codes formed only of bits of value 0 or 1, the method according to the invention retains the bits to obtain corresponding irregular codes of size N. According to an advantageous characteristic, the method according to the invention consists in transmitting the irregular codes each formed by a combination of 1 to _ bits, according to a given mode of transmission which determines the instant of transmission of the end of code signal relative to that of transmission of the last bit of each irregular code. According to another characteristic of the invention, the conversion and transmission method also ensures the reception and the reverse conversion of the irregular codes transmitted with a view to reconstituting the corresponding regular codes. The object of the invention also relates to an apparatus comprising:
- un circuit de contrôle assurant l'émission d'ordres de commande et de synchronisation,- a control circuit ensuring the emission of control and synchronization orders,
- un circuit transmetteur comportant : .. un bloc tampon d'entrée destiné à recevoir en parallèle Les bits formant chaque code régulier, .. un bloc de conversion de chaque code régulier reçu par Le bloc tampon en des codes irréguLiers correspondants pour chacun desquels sont supprimés Le ou Les bits consécutifs placés pour tous Les codes, soit à leur tête, soit à leur queue et présentant une même valeur mais différente du bit suivant du code considéré, .. un bloc de transmission assurant la transmission en série des bits de chaque code irrégulier et l'émission d'un signal de fin de code en reLation de La transmission du dernier bit de chaque code irrégulier.- a transmitter circuit comprising: .. an input buffer block intended to receive in parallel The bits forming each regular code, .. a block for converting each regular code received by the buffer block into corresponding irregular codes for each of which are deleted The consecutive bit (s) placed for all the Codes, either at their head or at their tail and having the same value but different from the next bit of the code considered, .. a transmission block ensuring the serial transmission of the bits of each irregular code and the emission of an end of code signal in relation to the transmission of the last bit of each irregular code.
BREVE DESCRIPTION DES DESSINSBRIEF DESCRIPTION OF THE DRAWINGS
Diverses autres caractéristiques ressortent de la αescription faite ci-dessous en référence aux dessins annexés qui montrent, à titre d'exemples non limitatifs, des formes de réalisation de L'objet de l'invention.Various other characteristics emerge from the description made below with reference to the appended drawings which show, by way of nonlimiting examples, embodiments of the object of the invention.
La fig. 1 est un tableau explicatif du procédé de conversion conforme à l'invention.Fig. 1 is an explanatory table of the conversion process according to the invention.
La fig. 2 est un tableau expliquant un autre exemple de réalisation du procédé de conversion selon l'invention. La fig. 3 est un schéma bloc fonctionnel illustrant un aDoareil permettant de mettre en oeuvre Le procédé selon L'invention.Fig. 2 is a table explaining another exemplary embodiment of the conversion method according to the invention. Fig. 3 is a functional block diagram illustrating a device making it possible to implement the method according to the invention.
La fig. 4 est un schéma fonctionnel illustrant un circuit αe transmission des codes irréguliers obtenus. Les fig. 4A à 4D sont des tableaux explicitant une phase caractéristique du procédé selon l'invention.Fig. 4 is a functional diagram illustrating a circuit for transmitting the irregular codes obtained. Figs. 4A to 4D are tables explaining a phase characteristic of the process according to the invention.
La fig. 5 est une vue d'un circuit de réception des codes irréguliers.Fig. 5 is a view of a circuit for receiving irregular codes.
La fig. 5A est un tableau illustrant une phase caractéristique du procédé relative à la réception des données.Fig. 5A is a table illustrating a characteristic phase of the method relating to the reception of the data.
MEILLEURE MANIERE DE REALISER L'INVENTION :BEST WAY TO IMPLEMENT THE INVENTION:
Le procédé de communication selon l'invention consiste à effectuer une opération de conversion de codes dits réguliers Ri formés chacun par une combinaison de _N bits de valeur 0 et/ou 1. Tel que cela apparaît plus précisément à la fig. 1, chaque code régulier Ri présente une taille ou une longueur _N, par exemple, égale à 4 bits pour simplifier la description qui suit. Dans l'exemple illustré, il a été considéré les 16 combinaisons possibles avec 4 bits. L'opération de conversion selon l'invention consiste, pour chaque code régulier, à supprimer dans chacun d'eux le ou les bit(s) consécutif(s) placéOs dans l'exemple illustré à leur tête et présentant une même valeur, mais différente de celle du bit suivant ou adjacent. Il est ainsi obtenu des codes dits irréguliers IRi correspondant chacun à un coαe régulier Ri. Ainsi, pour tous les codes réguliers formés par une combinaison de bits 0 et 1, le ou les bit(s) de. tête ou αe poids le plus fort (MSB) et présentant une même valeur binaire sont supprimés. Pour les codes réguliers formés uniquement de bits de valeur 0 ou 1, l'opération de conversion n'entraîne aucune suppression de bits, dans la mesure où ces codes réguliers possèdent un seul type de bit.The communication method according to the invention consists in carrying out an operation of converting so-called regular codes Ri each formed by a combination of _N bits of value 0 and / or 1. As shown more precisely in FIG. 1, each regular code Ri has a size or a length _N, for example, equal to 4 bits to simplify the description which follows. In the example illustrated, the 16 possible combinations with 4 bits have been considered. The conversion operation according to the invention consists, for each regular code, in deleting from each of them the consecutive bit (s) placed in the example illustrated at their head and having the same value, but different from the next or adjacent bit. There are thus obtained so-called irregular codes IRi each corresponding to a regular coαe Ri. Thus, for all the regular codes formed by a combination of bits 0 and 1, the bit (s ) of. most significant head or αe (MSB) and having the same binary value are deleted. For regular codes formed only of bits of value 0 or 1, the conversion operation does not cause any deletion of bits, insofar as these regular codes have only one type of bit.
L'ODération de conversion selon l'invention permet doncThe conversion operation according to the invention therefore allows
N d'obtenir, à partir des 2 combinaisons possibles de taille _N, d'une part, deux codes irréguliers de taille égale à _N et formésN to obtain, from the 2 possible combinations of size _N, on the one hand, two irregular codes of size equal to _N and formed
N uniαuement αe bits 0 ou 1 et, d'autre part, (2 )-2 codes irréguliers formant un jeu complet αe codes de longueurs variables de 1 à N-1 bits. Ainsi, dans l'exemple illustré, il peut être obtenu deux codes irréguliers à 1 bit, 4 coαes irréguliers à 2 bits, 8 codes irréguliers à 3 bits et 2 codes irréguliers à 4 bits. La fig. 2 illustre une variante de réalisation du procédé selon L'invention dans Laquelle l'opération de conversion vise à supprimer Les bits de queue ou de poids Le plus faible CLSB) pour chaque code régulier Ri. Dans cet exemple. Le ou Les bits de poids Le plus faible, qui présentent une même valeur mais différente de ceLLe du bit suivant, sont supprimés. IL apparaît donc que La suppression des bits de queue pour tous Les codes réguliers donnent deux codes irréguLiers 4 bits et un jeu complet de codes irréguLiers de 1 à 3 bits. La comparaison des fig. 1 et 2 conduit à constater que la suppression des bits de tête pour chaque code régulier donne un code irréguLier différent de celui obtenu par La suppression des bits de queue. Aussi, Lors de La mise en oeuvre de L'opération de conversion, iL convient de choisir pour tous les codes réguliers, soit La technique de suppression des bits de queue, soit celle des bits de tête. IL est à noter que pour Les fichiers de texte ASCII, la suppression des bits de queue permet d'obtenir une meilleure réduction de La masse des données à transmettre.N only αe bits 0 or 1 and, on the other hand, (2) -2 irregular codes forming a complete set αe codes of length varying from 1 to N-1 bits. Thus, in the example illustrated, it is possible to obtain two irregular 1-bit codes, 4 irregular 2-bit codes, 8 irregular 3-bit codes and 2 irregular 4-bit codes. Fig. 2 illustrates an alternative embodiment of the method according to the invention in which the conversion operation aims to remove the tail bits or least significant CLSB) for each regular code Ri. In this example. The least significant bit (s), which have the same value but different from that of the next bit, are deleted. It therefore appears that the elimination of the tail bits for all the regular codes gives two 4-bit irregular codes and a complete set of 1 to 3-bit irregular codes. The comparison of figs. 1 and 2 lead to the observation that the removal of the head bits for each regular code gives an irregular code different from that obtained by the removal of the tail bits. Also, during the implementation of the conversion operation, iL should choose for all the regular codes, either the technique of removing the tail bits, or that of the leading bits. It should be noted that for ASCII text files, the elimination of the tail bits makes it possible to obtain a better reduction in the mass of the data to be transmitted.
En tout état de cause, chaque code régulier correspond à un code irrégulier spécifique et inversement. Pour retrouver un code réguLier à partir d'un code irrégulier, iL convient de connaître La taille du code réguLier et Le type de suppression choisie relative, soit aux bits de queue ou de tête, de manière à comoléter La combinaison restante par un nombre correspondant de bits présentant une valeur complémentaire à La valeur du bit qui est adjacent au premier bit à rajouter.In any event, each regular code corresponds to a specific irregular code and vice versa. To find a regular code from an irregular code, you should know the size of the regular code and the type of deletion chosen relative, either to the tail or head bits, so as to comolete the remaining combination by a corresponding number of bits having a value complementary to the value of the bit which is adjacent to the first bit to be added.
IL est à noter que l'absence de préfixe ou d'entêté attaché aux codes irréguliers permet d'utiliser comme unités d'information et de codage toutes Les combinaisons possibles de bits pour une taille donnée de codes. Bien entendu, il peut être envisagé d'appliαuer l'oDération de conversion seulement surIt should be noted that the absence of a prefix or of a header attached to irregular codes makes it possible to use as information and coding units all the possible combinations of bits for a given size of codes. Of course, it can be envisaged to apply the conversion operation only on
N certains des codes réguliers possibles parmi Les 2 combinaisons.N some of the possible regular codes among the 2 combinations.
Le procédé consiste, ensuite, à transmettre successivement en série, les codes irréguliers en émettant un siαnal de fin de code en relation de la transmission du dernier bit de chaque code irrégulier. La mise en oeuvre d'un signal de fin de code permet de reconnaître le dernier bit de chaque code irrégulier transmis et par Là même, de distinguer Les codes irréguliers les uns des autres. La forme de ce signal de fin de code dépend du mode ou du type de transmission choisi. Ce signal de fin de code est donc différencié de La codification des bits 0 et 1, selon une technique de codage propre au mode de transmission considéré. Ainsi, dans le cas d'une communication par interface-série, du type RS-232C où il est possible de réserver trois fils pour Le transport des informations, Les deux premiers f Ls sont utilisés pour le retour commun et les bits de données, tandis que le troisième fil est utilisé pour la transmission du signal fin de code. Cette communication du type synchrone vise donc à émettre, sur le troisième fil, un signal de fin de code simultanément à la transmission du dernier bit de chaque code irrégulier.The method then consists in successively transmitting the irregular codes in series by emitting an end-of-code signal in relation to the transmission of the last bit of each irregular code. The implementation of an end-of-code signal makes it possible to recognize the last bit of each irregular code transmitted and, by the same token, to distinguish the irregular codes from one another. The form of this end-of-code signal depends on the mode or type of transmission chosen. This end of code signal is therefore differentiated from the coding of bits 0 and 1, according to a coding technique specific to the transmission mode considered. Thus, in the case of a communication by serial interface, of the RS-232C type where it is possible to reserve three wires for the transport of information, the first two f Ls are used for the common return and the data bits, while the third wire is used for the transmission of the fine code signal. This synchronous type communication therefore aims to transmit, on the third wire, an end of code signal simultaneously with the transmission of the last bit of each irregular code.
Dans le cas de La mise en oeuvre d'une transmission similaire au mode asynchrone ou iso-synchrone qui nécessite l'adjonction d'un Start-bit et d'un Stop-bit pour encadrer chaque caractère à transmettre, le signal de fin de code est constitué par un Stop-bit du type RZ, c'est-à-dire avec remise à 0. Les autres types de bits, à savoir les bits 0 et 1, ainsi que le Start-bit, sont de format NRZ, à savoir non retour à 0, comme dans la méthode classique. Il est rappelé qu'un code de type NRZ est celui dont la polarité est la même pendant toute sa durée (16 coups d'horloge en général) et qu'un code de type RZ est celui qui comporte dans cet intervalle un retour à 0, d'une durée donnée, par exemple égale à cinq coups d'horloge. Dans le cas d'une Liaison à modulation de fréquence, relative à des fréquences vocales utilisées sur le réseau téléphonique ou celles en HF, VHF ou UHF, modulant les faisceaux hertziens, il peut être envisagé de représenter le signal fin de code par une nouvelle fréquence de modulation. Dans Les autres types de transmission, tels que les Liaisons à modulation d'amplitude ou les systèmes de stockage séquentiels des données sur bandes ou disques magnétiques ou optiques, chaque technique utilise un codage spécifique pour représenter Le signal fin de code. Le procédé selon l'invention permet donc d'utiliser toutes Les techniques de transmission tout en offrant L'avantage de manipuler une masse de bits beaucoup plus réduite par La mise en oeuvre de codes irréguLiers. En effet, par exemple. Les 256 codes réguliers de 8 bits sont représentés par 2048 bits, tandis que Les 256 codes irréguliers, définis selon L'invention, composés de 254 codes de 1 à 7 bits et de deux codes à 8 bits, n'utilisent que 1554 bits. Il doit être considéré que La masse des bits transmis peut encore être réduite par Les techniques suivantes.In the case of the implementation of a transmission similar to the asynchronous or iso-synchronous mode which requires the addition of a Start-bit and a Stop-bit to frame each character to be transmitted, the end signal code consists of a Stop-bit of the RZ type, that is to say with reset to 0. The other types of bits, namely bits 0 and 1, as well as the Start-bit, are in NRZ format, namely no return to 0, as in the classical method. It is recalled that a code of type NRZ is that whose polarity is the same throughout its duration (16 clock ticks in general) and that a code of type RZ is that which includes in this interval a return to 0 , of a given duration, for example equal to five clock ticks. In the case of a Frequency modulation link, relating to voice frequencies used on the telephone network or those in HF, VHF or UHF, modulating the radio-relay systems, it may be envisaged to represent the fine code signal by a new modulation frequency. In other types of transmission, such as Amplitude modulation links or sequential data storage systems on magnetic or optical tapes or disks, each technique uses specific coding to represent the fine code signal. The method according to the invention therefore makes it possible to use all of the transmission techniques while offering the advantage of handling a much smaller mass of bits by the use of irregular codes. Indeed, for example. The 256 8-bit regular codes are represented by 2048 bits, while The 256 irregular codes, defined according to the invention, composed of 254 codes from 1 to 7 bits and two 8-bit codes, use only 1554 bits. It should be considered that the mass of the transmitted bits can be further reduced by the following techniques.
Ainsi, il peut être envisagé d'utiliser, de préférence, Les codes irréguLiers présentant la taille la plus petite par rapport à La taille des codes réguliers à transmettre. Pour cela, iL convient de remplacer le code réguLier représentant un caractère donné par un code réguLier ayant comme correspondant le code îrrégulîer souhaité. A titre d'exemple pour donner à La Lettre C un code irrégulier de 3 bits par suppression des bits de queue, iL faut substituer Le code régulier actuel de La Lettre C, • à savoir 01000011 par Le code XX01111 ou XX10000 où X peut être soit un 0 ou un 1. Cette substitution peut être fixe de manière à pouvoir être intégrée dans une mémoire morte ROM pour permettre aux appareils non assistés par ordinateur de faire La communication série avec des codes irréguLiers. Cette substitution peut également être variable, de manière à offrir l'avantage de s'adapter à chaque fichier à transmettre, de sorte que Le gain en masse des données à transmettre est amélioré. Par ailLeurs, Les codes réguliers peuvent correspondre à des codes représentant des données ayant déjà subi une opération de compactage ou de compression, de sorte αue L'objet de L'invention permet de réduire davantage Le temps de communication ou L'espace de stockage séquentiel. IL doit être bien compris que La mise en oeuvre d'un Logiciel de compactage ou de compression réduit un fichier originel en un nombre plus faible de codes, tandis que l'invention réduit La masse de ces codes en un nombre plus faible de bits.Thus, it can be envisaged to use, preferably, the irregular codes having the smallest size compared to the size of the regular codes to be transmitted. For this, it is advisable to replace the regular code representing a given character by a regular code having as corresponding the desired regular code. As an example to give La Lettre C an irregular 3-bit code by removing the tail bits, iL must replace The current regular code of La Lettre C, • namely 01000011 by The code XX01111 or XX10000 where X can be either a 0 or a 1. This substitution can be fixed so that it can be integrated into a ROM read-only memory to allow non-computer-assisted devices to make serial communication with irregular codes. This substitution can also be variable, so as to offer the advantage of adapting to each file to be transmitted, so that the gain in mass of the data to be transmitted is improved. Furthermore, the regular codes can correspond to codes representing data having already undergone a compacting or compression operation, so that the object of the invention makes it possible to further reduce the communication time or the sequential storage space. . IT must be clearly understood that the implementation of a compaction or compression software reduces an original file to a lower number of codes, while the invention reduces the mass of these codes to a lower number of bits.
Pour améliorer encore Le compactage des données, il peut être envisagé de soumettre Les codes irréguliers obtenus selon l'invention à une nouvelle opération de conversion selon le procédé décrit ci-dessus. IL est rappelé que La première opération de conversion permet de remplacer les 2 N codes réguliers par deux codes irréguLiers de _N bits et par (2 N)-2 codes irréguLiers de 1 à N-1 bits. Pour N=8, Les (2 N)-2 codes irréguLiers de 1 à N-1 bits sont composés de 2 codes à 1 bit, 4 codes à 2 bits, 8 codes à 3 bits, etc et de 128 codes à 7 bits.To further improve the compaction of the data, it may be envisaged to subject the irregular codes obtained according to the invention to a new conversion operation according to the method described above. It is recalled that the first conversion operation makes it possible to replace the 2 N regular codes by two irregular codes of _N bits and by (2 N) -2 irregular codes from 1 to N-1 bits. For N = 8, the (2 N) -2 irregular codes from 1 to N-1 bits are composed of 2 codes of 1 bit, 4 codes of 2 bits, 8 codes of 3 bits, etc and 128 codes of 7 bits .
Chaque ensemble de codes de même de longueur J constitue un jeu complet de codes réguliers de J bits. Aussi, pour les codes irréguLiers, appartenant à au moins une catégorie de codes de taille égale à _N-J avec, au maximum, J=N-2, il est possible de supprimer le ou Les bit(s) consécutif(s) présentant La même valeur et placé(s) pour tous les codes, soit à leur tête, soit à Leur queue, de manière à obtenir des codes irréguliers correspondants, dits de rang ultérieur. Un signal de fin de code est ensuite défini pour les codes irréguliers αe chaque rang ultérieur de codes irréguliers, en vue de leur reconnaissance lors αe leur transmission. Bien entendu, il peut être envisagé de recommencer les opérations de suppression et celles de définition d'un signal de fin de code pour Les codes irréguliers de rang ultérieur.Each set of codes of the same length J constitutes a complete set of regular codes of J bits. Also, for irregular codes, belonging to at least one category of codes of size equal to _N-J with, at most, J = N-2, it is possible to delete the consecutive bit (s) presenting The same value and placed for all the codes, either at their head or at their tail, so as to obtain corresponding irregular codes, said to be of subsequent rank. An end of code signal is then defined for the irregular codes at each subsequent row of irregular codes, with a view to their recognition during their transmission. Of course, it can be envisaged to start again the operations of suppression and those of definition of an end of code signal for irregular codes of later rank.
Les fig. 3 et 4 illustrent un exemple de réalisation d'un appareil permettant de mettre en oeuvre le procédé de conversion et de communication selon l'invention.Figs. 3 and 4 illustrate an exemplary embodiment of an apparatus making it possible to implement the conversion and communication method according to the invention.
Tel que cela apparaît plus précisément à la fig. 3, l'aopareil de communication 1 selon l'invention est destiné à être utilisé dans tous les systèmes de communication série, au même emplacement que les circuits assurant une fonction iαentique, à savoir L'USART (Universal Synchronous Asynchronous Receiver Transmitter) ou le circuit ACIA (Asynchronous Communication Interface Adapter). L'appareil de communication 1 selon l'invention comporte un circuit transmetteur 100, un circuit récepteur 200 et un circuit de contrôle 300 assurant L'émission d'ordres de commande et de synchronisation en direction des circuits 100 et 200. Le circuit transmetteur 100 est destiné à recevoir Les codes réguliers Les uns à La suite des autres par L'intermédiaire d'une Liaison parallèle 101 adaptée pour assurer La transmission en parallèle de _N_ bits, égal à 8 dans l'exemple illustré. Le circuit transmetteur 100 est constitué d'un bloc tampon d'entrée 110, d'un bloc de conversion 120 et d'un bloc de transmission 130. Tel que cela apparaît plus précisément à la fig. 4, le bloc tampon d'entrée 110 est constitué par un registre tampon d'entrée 111 associé à un indicateur d'état 112. Le registre 111 assure la mémorisation temporaire d'un code parallèle fourni par la Liaison 101 et constituant, soit un code de commande destiné à être transmis par La Liaison 115 au circuit de contrôle 300, soit un code régulier à transmettre au bloc de conversion 120 par l'intermédiaire d'une liaison parallèle 114.As shown more precisely in fig. 3, the communication apparatus 1 according to the invention is intended to be used in all serial communication systems, at the same location as the circuits ensuring an iαentic function, namely USART (Universal Synchronous Asynchronous Receiver Transmitter) or the ACIA circuit (Asynchronous Communication Interface Adapter). Communication device 1 according to the invention comprises a transmitter circuit 100, a receiver circuit 200 and a control circuit 300 ensuring the emission of control and synchronization orders in the direction of circuits 100 and 200. The transmitter circuit 100 is intended to receive the regular codes One after the other via a parallel link 101 adapted to ensure the parallel transmission of _N_ bits, equal to 8 in the example illustrated. The transmitter circuit 100 consists of an input buffer block 110, a conversion block 120 and a transmission block 130. As shown more precisely in FIG. 4, the input buffer block 110 is constituted by an input buffer register 111 associated with a status indicator 112. The register 111 temporarily stores a parallel code supplied by the Link 101 and constituting either a command code intended to be transmitted by The Link 115 to the control circuit 300, that is to say a regular code to be transmitted to the conversion block 120 via a parallel link 114.
Le bloc de conversion 120 comporte un module de contrôle des entrées 121 relié à la Liaison 114 et associé à un indicateur d'état 122. Le module 121 est connecté, par l'intermédiaire d'une liaison parallèle, à un registre à décalage universel 123 comportant _N cellules ni, à savoir 8 dans l'exemple illustré. Le registre 123 comporte une entrée série pourvue d'un module 124 contenant le bit à introduire dans le registre et dont le fonctionnement sera mieux compris dans la suite de la description. Le registre 123 est connecté en sortie, par L'intermédiaire d'une Liaison parallèle, à un module de contrôle des sorties 125. Le module 125 assure la conversion d'un code réguLier en un code irréguLier et fournit, notamment, au bloc de transmission 130, par une Ligne série 126, Les bits de données correspondant aux codes irréguliers successifs à transmettre.The conversion block 120 includes an input control module 121 connected to the Link 114 and associated with a status indicator 122. The module 121 is connected, via a parallel link, to a universal shift register 123 comprising _N cells ni, namely 8 in the example illustrated. The register 123 has a serial input provided with a module 124 containing the bit to be introduced into the register and the operation of which will be better understood in the following description. The register 123 is connected at the output, via a parallel link, to an output control module 125. The module 125 ensures the conversion of a regular code into an irregular code and provides, in particular, to the block of transmission 130, via a serial line 126, The data bits corresponding to the successive irregular codes to be transmitted.
Le bloc de transmission 130 comporte un module 131 de commutation et de transmission série des bits, relié en entrée, à un module de données 132. Le module 132 reçoit en entrée La Ligne 126 et contient le bit sortant durant sa transmission. Le module 131 est également connecté en entrée, à un module 133 générant un signal Start-bit et, à un module 134 générant un signal Stop-bit. Le module 133 est connecté au module 125 par L'intermédiaire d'une Liaison 127, assurant La fourniture d'un signal indiquant un code à transmettre. Le module 134 est relié au module de contrôle de sortie 125 par L'intermédiaire d'une Liaison 128 par Laquelle transite l'indicateur de fin de chaque code irrégulier à transmettre. Le module 131 fournit un signal de décalage 135 au registre 123 en passant par le module 125 et engendre, également, un signal 137 d'activation de L'indicateur 112 de l'état du registre 111. Le module 131 délivre en sortie, par sa Liaison série 138, tous Les bits à transmettre correspondants aux bits de données et aux bits permettant de reconnaître le début et la fin de chaque combinaison transmise. Tous ces bits sont codés en fonction du type de transmission choisie.The transmission block 130 comprises a module 131 for serial switching and transmission of the bits, connected at the input, to a data module 132. The module 132 receives the Line input 126 and contains the outgoing bit during its transmission. The module 131 is also connected as an input, to a module 133 generating a Start-bit signal and, to a module 134 generating a Stop-bit signal. The module 133 is connected to the module 125 via a link 127, ensuring the supply of a signal indicating a code to be transmitted. The module 134 is connected to the output control module 125 via a link 128 through which passes the end indicator of each irregular code to be transmitted. The module 131 provides an offset signal 135 to the register 123 passing through the module 125 and also generates a signal 137 for activation of the indicator 112 of the state of the register 111. The module 131 outputs, by its serial link 138, all the bits to be transmitted corresponding to the data bits and to the bits making it possible to recognize the start and the end of each combination transmitted. All these bits are coded according to the type of transmission chosen.
L'appareil décrit ci-dessus fonctionne de la manière suivante. Lorsque Le registre tampon d'entrée 111 est disponible,The apparatus described above operates in the following manner. When the input buffer register 111 is available,
L'indicateur d'état 112 autorise le terminal transmetteur à y déposer un nouveau code de 8 bits qui est considéré comme devant être transmis par le bloc 130. A titre d'exemple et pour mieux comprendre le procédé selon l'invention, il est considéré que le code à transmettre est constitué par la combinaison 01000011 correspondant au code ASCII de la lettre C. S'il est choisi de supprimer, par exemple, les bits de la combinaison placée à sa queue et présentant la même valeur, le code irrégulier correspondant à transmettre est 010000. Il est rappelé que les bits de queue ou LSB sont placés à droite de la combinaison, tandis que les bits de tête ou MSB sont situés à gauche du code.The status indicator 112 authorizes the transmitting terminal to deposit there a new 8-bit code which is considered to be to be transmitted by block 130. By way of example and to better understand the method according to the invention, it is considered that the code to be transmitted consists of the combination 01000011 corresponding to the ASCII code of the letter C. If it is chosen to delete, for example, the bits of the combination placed at its tail and having the same value, the irregular code corresponding to transmit is 010000. It is recalled that the tail or LSB bits are placed to the right of the combination, while the head or MSB bits are located to the left of the code.
Avantageusement, le procédé selon l'invention vise à transmettre les codes irréguLiers en commençant, pour chacun d'eux, par l'extrémité n'ayant pas de bit supprimé. Dans l'exemple pris, il convient donc de commencer la transmission par le bit placé du côté de La tête du code. Aussi, Le code régulier doit être placé dans Le registre 123, de telle sorte que les bits de tête sortent de ce dernier en premier. Comme cela apparaît plus précisément à la fig. 4A, le registre à décalage 123 contient au chargement la combinaison inverse de celle correspondant au code de la lettre "C". Pour ce faire, il doit être considéré que Le registre 123 est connecté au module 121, de sorte que la première cellule ru du registre 123 se trouve reliée à La Ligne de poids Le plus fort et ainsi de suite, tandis que La cellule n» est reliée à La ligne de transmission du bit du poids le plus faible.Advantageously, the method according to the invention aims to transmit the irregular codes starting, for each of them, with the end having no bit deleted. In the example taken, it is therefore appropriate to start the transmission with the bit placed on the side of the head of the code. Also, the regular code must be placed in the register 123, so that the head bits come out of the latter first. As shown more precisely in FIG. 4A, the shift register 123 contains on loading the reverse combination of that corresponding to the code of the letter "C". To do this, it must be considered that register 123 is connected to module 121, so that the first cell ru of register 123 is connected to the line with the most significant weight and so on, while cell n " is connected to the transmission line of the least significant bit.
Le chargement de ce code dans le registre 123 est autorisé par l'indicateur 122 qui a été activé à la fin de la dernière séance de transmission dans un état signalant le registre disponible. Par un tel chargement. L'indicateur fin de code 128 passe à L'état inactif, tandis que la ligne 127 provoque l'émission par Le module 133, d'un Start-bit transmis par le module 131. Le Start-bit constitue le premier élément du code sortant et dont le premier coup d'horloge du Start-bit remet le signal 127 à l'état de repos. A la fin de l'émission du Start-bit, le module 131 délivre un signal de décalage 135 provoquant dans Le registre 123 un premier décalage assurant La sortie du bit contenu dans La première cellule n-,. Le bit de valeur 0 dans le cas présent, est transmis par la Ligne 126, au module 132, puis au module 131 qui assure sa transmission série par La Ligne 138. L'émission d'un signal 135 permet de décaler d'un bit La combinaison placée dans le registre et d'introduire dans ce même registre, à L'opposé de sa sortie, à savoir dans La cellule ng, la valeur du bit contenu dans Le module 124 dont Le fonctionnement sera décrit ci-après. Dans le cas présent, le module 124 contient le bit placé dans La cellule n-, du registre au chargement ou avant Le premier décalage, à savoir la valeur 1. Après Le premier décalage, le registre 123 contient La combinaison illustrée à La deuxième Ligne de La fig. 4A. Lorsque le premier bit a été transmis par Le module 131, ce dernier émet un signal subséquent de décalage 135 ayant pour conséquence de sortir Le bit 1 de la première cellule n.. Un bit de valeur 1 est introduit dans la cellule ng, dans la mesure où le dernier bit de la combinaison obtenue après Le premier décalage prend une valeur égale à 1.The loading of this code into the register 123 is authorized by the indicator 122 which was activated at the end of the last transmission session in a state signaling the available register. By such a load. The end of code indicator 128 goes to Inactive state, while line 127 causes the emission by the module 133, of a Start-bit transmitted by the module 131. The Start-bit constitutes the first element of the code outgoing and whose first clock of the Start-bit returns signal 127 to the quiescent state. At the end of the start-bit transmission, the module 131 delivers an offset signal 135 causing in the register 123 a first offset ensuring the output of the bit contained in the first cell n- ,. The bit of value 0 in this case, is transmitted by Line 126, to module 132, then to module 131 which ensures its serial transmission by Line 138. The emission of a signal 135 makes it possible to shift by one bit The combination placed in the register and to introduce into this same register, opposite to its output, namely in cell n g , the value of the bit contained in the module 124 whose operation will be described below. In this case, the module 124 contains the bit placed in cell n-, from the register to loading or before the first shift, namely the value 1. After the first shift, the register 123 contains the combination illustrated in the second line of fig. 4A. When the first bit has been transmitted by module 131, the latter emits a subsequent offset signal 135 having the consequence of leaving bit 1 of the first cell n. A bit of value 1 is introduced into cell n g , insofar as the last bit of the combination obtained after Le first offset takes a value equal to 1.
Les opérations de décalage et d'introduction sont continuées pour chaque bit successif du code, tant que tous les bits du code placé dans le registre 123 ne présentent pas une même valeur. Dans l'exemple illustré, après le sixième décalage, tous les bits du registre 123 présentent une valeur égale à 1. Dans ce cas, le module de sortie 125, qui comporte une porte OR exclusive, génère alors un indicateur de fin de code par la Ligne 128, de manière à signaler que le bit en cours de transmission correspond au dernier bit du code à transmettre. II est à noter que le module de contrôle d'entrée 121 est conçu pour distinguer, d'une part, les combinaisons de _N bits de même valeur et, d'autre part, celles ayant à la fois des valeurs 0 et 1. Pour les combinaisons renfermant des 0 et 1, le module de contrôle d'entrée 121 active le module d'entrée série 124 à prendre, la valeur du bit placé dans la dernière cellule nR du registre à décalage 123, comme déjà vu dans l'exemple précédent. Ainsi, tel que cela apparaît plus précisément sur la fig. 4B, si le code à transmettre concerne la combinaison 01001000, correspondant au code ASCII de la lettre "H", le module 124 est activé par le module 121 pour comporter un bit de valeurThe shift and input operations are continued for each successive bit of the code, as long as all the bits of the code placed in the register 123 do not have the same value. In the example illustrated, after the sixth shift, all the bits of register 123 have a value equal to 1. In this case, the output module 125, which has an exclusive OR gate, then generates an end of code indicator by Line 128, so as to indicate that the bit being transmitted corresponds to the last bit of the code to be transmitted. It should be noted that the input control module 121 is designed to distinguish, on the one hand, the combinations of _N bits of the same value and, on the other hand, those having both values 0 and 1. For the combinations containing 0 and 1, the input control module 121 activates the serial input module 124 to be taken, the value of the bit placed in the last cell n R of the shift register 123, as already seen in the previous example. Thus, as it appears more precisely in FIG. 4B, if the code to be transmitted concerns the combination 01001000, corresponding to the ASCII code of the letter "H", the module 124 is activated by the module 121 to include a value bit
0. Dans La mesure où il est choisi de supprimer les bits de queue, le code régulier est placé dans le registre 123, de sorte que les bits de tête sortent en premier. Au chargement, le registre 123 comporte la combinaison inverse de celle du code de la Lettre "H", tandis que La partie à transmettre est uniquement 10010. Il apparaît qu'après le cinquième décalage, la combinaison du code irréguLier est transmise complètement, tandis que dans le registre 123, toutes les cellules comportent des bits de même polarité, ce qui provoque L'émission de L'indicateur de fin de code. Avantageusement, le module de contrôle des entrées 121 comporte des moyens pour détecter, lorsque la combinaison à transmettre est formée uniquement de bits présentant une même valeur. Cette combinaison correspond à l'un ou l'autre des deux codes extrêmes formés de _N bits de valeur 0 ou 1. A cet effet, Le module 121 comporte une porte logique OR exclusive à ^ entrées reliées aux ^ bi s du code à transmettre. Dans le cas où le module 121 détecte un code de taille _N formé par des bits de même valeur, Le module 121 active, par une liaison 129, le module d'entrée série 124 en y plaçant Le complément du type de bits formant le code et, par exemple, Le complément du bit placé dans la cellule ng du registre à décalage 123.0. Since it is chosen to suppress the tail bits, the regular code is placed in register 123, so that the leading bits come out first. On loading, the register 123 comprises the inverse combination of that of the letter code "H", while the part to be transmitted is only 10010. It appears that after the fifth shift, the combination of the irregular code is transmitted completely, while that in the register 123, all the cells comprise bits of the same polarity, which causes the emission of the end of code indicator. Advantageously, the input control module 121 comprises means for detecting, when the combination to be transmitted is formed only of bits having the same value. This combination corresponds to one or the other of the two extreme codes formed by _N bits of value 0 or 1. To this end, the module 121 includes an exclusive OR logic gate with ^ inputs connected to the ^ bi s of the code to be transmitted . In the case where the module 121 detects a code of size _N formed by bits of the same value, The module 121 activates, by a link 129, the serial input module 124 by placing therein The complement of the type of bits forming the code and, for example, the complement of the bit placed in cell n g of the shift register 123.
La fig. 4C permet d'expliquer le procédé pour transmettre, par exemple, la combinaison 00000000. L'application de l'opération de conversion à ce code régulier donne un code irréguLier correspondant identique, dans La mesure où La combinaison ne comporte pas de bit de tête et de bit de queue de valeur différente. Les _N_ cellule-: du registre 123 comportent au chargement un bit de valeur 0, tandis que le module d'entrée série 124 comporte un bit de valeur 1, puisque le module d'entrée 121 a placé dans le module 124 Le complément de la valeur des bits formant la combinaison. Le premier signal de décalage du registre entraîne la sortie du bit 0 de la première cellule et l'entrée du bit 1 dans la cellule ng, de manière à obtenir, après le premier décalage, la combinaison illustrée à La deuxième Ligne de la fig. 4C. Lors du second décalage, le bit de La cellule n., qui est Le deuxième 0, sort du registre 123, tandis qu'un bit de valeur 1 est introduit dans la cellule ng. Les opérations de décalage et d'introduction pour chaque bit du code sont renouvelées tant que tous les bits contenus dans Le registre 123 ne présentent pas une valeur identique. Au terme du huitième décalage, le registre contient uniquement des bits de valeur" 1, de sorte que La transmission série des 8 bits 0 est terminée.Fig. 4C makes it possible to explain the process for transmitting, for example, the combination 00000000. The application of the conversion operation to this regular code gives an identical corresponding irregular code, insofar as the combination does not include a leading bit and tail bit of different value. The _N_ cell-: of the register 123 comprise at loading a bit of value 0, while the serial input module 124 comprises a bit of value 1, since the input module 121 has placed in the module 124 The complement of the value of the bits forming the combination. The first register shift signal causes the output of bit 0 in the first cell and the input of bit 1 in cell n g , so as to obtain, after the first shift, the combination illustrated in The second line of FIG. . 4C. During the second shift, the bit of cell n., Which is the second 0, leaves register 123, while a bit of value 1 is introduced into cell n g . The shift and input operations for each bit of the code are repeated as long as all the bits contained in the register 123 do not have an identical value. At the end of the eighth shift, the register contains only bits of value " 1, so that the serial transmission of the 8 bits 0 is terminated.
D'après La description qui précède, l'objet de L'invention permet donc de transmettre automatiquement Les deux codes extrêmes formés de N bits de valeur 0 ou 1. Selon une caractéristique avantageuse, le module d'entrée série 124 peut être piloté par un ordre de commande et de synchronisation SCCT-1 émis par le circuit de contrôle 300 et déclenché par une commande de L'opérateur pour assurer La transmission des codes, selon un mode asynchrone classique correspondant à une transmission de tous les bits du code réguLier. A titre d'exemple, le code ASCII de La Lettre "C", qui correspond à La combinaison 01000011, est à transmettre complètement. Le procédé selon L'invention est appliqué comme décrit ci-dessus. Ainsi, les bits de tête sont transmis en premier, de sorte que le registre 123 comporte, au chargement, La combinaison inverse de celle à transmettre, comme illustré à la fig. 4D. Sollicité par une commande de l'opérateur, le signal SCCT-1 active donc le module 124, afin que ce dernier prenne une valeur complémentaire de celle contenue dans la cellule ng. Dans la mesure où le bit de la cellule ng est un 1, le module 124 contient un bit de valeur 0. Au cours du premier décalage, le bit de la première cellule n-, est évacué du registre, tandis que le bit 0 rentre dans la dernière cellule ng du registre. Après le premier décalage, le dernier bit du registre est un bit 0, de sorte qu'à l'opération d'introduction subséquente, le bit à introduire est également de valeur 0, le signal SCCT-1 n'affectant que le premier décalage après chargement du code dans le registre. Au terme de huit décalages, tous les bits contenus dans le registre présentent la même polarité, de sorte que la porte OR exclusive du module 125 devient active permettant d'indiquer la fin de transmission du code réguLier de taille _N_.According to the preceding description, the object of the invention therefore makes it possible to automatically transmit the two extreme codes formed by N bits of value 0 or 1. According to an advantageous characteristic, the serial input module 124 can be controlled by a command and synchronization command SCCT-1 issued by the control circuit 300 and triggered by a command from the operator to ensure the transmission of the codes, according to a conventional asynchronous mode corresponding to a transmission of all the bits of the regular code. As an example, the ASCII code of the letter "C", which corresponds to the combination 01000011, must be transmitted completely. The method according to the invention is applied as described above. Thus, the head bits are transmitted first, so that the register 123 comprises, on loading, the opposite combination from that to be transmitted, as illustrated in FIG. 4D. Requested by an operator command, the SCCT-1 signal therefore activates the module 124, so that the latter takes a value complementary to that contained in the cell n g . Insofar as the cell bit n g is a 1, the module 124 contains a bit of value 0. During the first shift, the bit of the first cell n- is removed from the register, while the bit 0 enters the last cell n g of the register. After the first shift, the last bit of the register is a bit 0, so that in the subsequent input operation, the bit to be introduced is also of value 0, the signal SCCT-1 affecting only the first shift after loading the code in the registry. After eight shifts, all the bits contained in the register have the same polarity, so that the exclusive OR gate of the module 125 becomes active, making it possible to indicate the end of transmission of the regular code of size _N_.
L'appareil selon L'invention permet donc d'assurer la transmission de codes irréguliers de taille 1 à N_, tout en permettant, également, la transmission des codes réguliers avec leur taille _N. La transmission des bits, à partir du bloc 130, s'effectue selon le mode choisi de transmission. Ces bits de données formant les codes sont transmis par Le bloc 130, selon un codage approprié, au mode de transmission choisi. L'indicateur de fin de chaque code est, également, transformé en un signal de fin de code qui présente la forme adaptée au mode de transmission souhaité. Le bloc 130 génère, également, des bits signalant Le début de la transmission des codes selon des critères qui dépendent du mode de transmission. Un des avantages de l'invention vise justement la possibilité de transmettre les codes selon n'importe quel mode de transmission, comme cela est décrit par exemple dans la suite de la description.The apparatus according to the invention therefore makes it possible to ensure the transmission of irregular codes of size 1 to N_, while also allowing the transmission of regular codes with their size _N. The bits are transmitted from block 130 according to the chosen mode of transmission. These data bits forming the codes are transmitted by block 130, according to an appropriate coding, to the chosen transmission mode. The end indicator of each code is also transformed into an end signal of code which has the form adapted to the desired mode of transmission. Block 130 also generates bits signaling the start of the transmission of the codes according to criteria which depend on the mode of transmission. One of the advantages of the invention is precisely aimed at the possibility of transmitting the codes according to any mode of transmission, as described for example in the following description.
Dans le cas où il est choisi une transmission en mode asynchrone, les codes irréguLiers formés de 1 à 8 data-bits sont devancés chacun par un Start-bit et suivis chacun par un Stop-bit. Selon ce mode de transmission, le dépôt d'un nouveau code dans Le registre tampon d'entrée 111 met Le signal code à transmettre 127 à l'état haut et provoque l'émission, par le module 133, d'un Start-bit qui précède L'émission des bits de données du code. Lors de la transmission du dernier data-bit, l'indicateur de fin de code 128 passe à l'état bas, ce qui entraîne la transmission, par le module 134, d'un signal de fin de code constitué par un Stop-bit qui suit le dernier data-bit. Ce Stop-bit présente un format avec retour à zéro (RZ) pour le différencier des bits de polarité 1 qui sont classiquement de format non retour à zéro (NRZ). Le Stop-bit de format RZ présente donc une polarité 0, par exemple entre le 6ème et Le 10ème coups d'horloge, et une polarité 1 entre le 1er et Le 5ème coups d'horloge et entre- le 11ème et le 16ème coups d'horloge.If a transmission in asynchronous mode is chosen, the irregular codes formed from 1 to 8 data-bits are each preceded by a Start-bit and each followed by a Stop-bit. According to this mode of transmission, the filing of a new code in the input buffer register 111 puts the code signal to be transmitted 127 in the high state and causes the emission, by the module 133, of a start-bit. preceding The transmission of the code data bits. During the transmission of the last data-bit, the end of code indicator 128 goes low, which causes the transmission, by the module 134, of an end of code signal constituted by a stop-bit. following the last data-bit. This Stop-bit has a format with return to zero (RZ) to differentiate it from bits of polarity 1 which are conventionally of format non return to zero (NRZ). The RZ format stop-bit therefore has a polarity 0, for example between the 6th and 10th clock strokes, and a polarity 1 between the 1st and 5th clock strikes and between- the 11th and 16th strokes d 'clock.
Bien entendu, La transmission choisie peut être Le mode asynchrone classique qui assure la transmission des codes réguliers complets de taiUe N. Ce mode peut être mis en oeuvre pour permettre, par exemple, la communication avec un système recevant uniquement des codes réguliers. Selon ce mode, le module 134 est piloté pour générer des Stop-bits de format NRZ, par L'intermédiaire du même signal de commande et de chronométrage SCCT-1 du transmetteur, établi pour travailler en mode asynchrone avec des codes réguliers. Un signal SCCT-2, fourni par Le bloc de contrôle 300, permet de piloter Le module 133 pour provoquer l'émission, à La fin du Stop-bit, d'un Start-bit pour Le code suivant. Lorsque L'indicateur 112 signale que le registre tampon est vide, le Stop-bit met fin à La transmission en plaçant tout le système à L'état de repos ou de veille. Dans Le cas où La transmission concerne Le mode iso-synchrone des codes irréguliers, un Start-bit est transmis au début de chaque série de codes consécutifs et un Stop-bit est transmis à la suite de chaque code irrégulier. Le système étant au repos, si un code est présent dans le registre tampon 111, ce code est immédiatement chargé dans le registre à décalage 123, ce qui entraîne le passage à L'état haut de L'indicateur de fin de code 128 et du signal de code à transmettre 127. Le passage du signal 127 à L.'état haut provoque la transmission par le module 131 d'un Start-bit pour une séquence de transmission. Le signal de synchronisation SCCT-2, établi pour le mode synchrone, neutralise le signal 127 qui, par conséquent, n'envoie plus de Start-bit pour les codes suivants. Lors de la transmission du dernier data-bit d'un code, L'indicateur fin de code 128 passe à l'état bas, ce qui entraîne la transmission d'un Stop-bit à la suite du dernier bit de données du code. Le signal SCCT-1 étant établi pour travailler en code irrégulier, Le Stop-bit émis par le module 134 présente donc un format RZ pour le différencier du bit de polarité 1. Lors de la transmission du dernier bit de données du code, l'indicateur d'état 122 signale que le registre 123 est disponible. Si Le mode de transmission choisi est celui appelé généralement synchrone, à trois fils, les codes irréguliers de 1 à 8 bits sont envoyés les uns à la suite des autres, tandis qu'un Start-bit est transmis au début de chaque série de codes consécutifs. Le dépôt d'un code dans le registre tampon d'entrée 111 provoque La mise à l'état logique haut de l'indicateur fin de code 128 et du signal code à transmettre 127, ce qui entraîne l'émission par le module 133 d'un Start-bit destiné à être transmis par le module 131 pour annoncer une nouvelle séquence de transmission. Après l'émission du Start-bit, Le signal de décalage 135 effectue l'échantillonnage du premier bit et son éjection hors du registre 123. Le signal 137 active L'indicateur 112 à son état registre disponible et Le module 131 transmet Le bit contenu dans Le module 132. Lors de la transmission du dernier bit d'un code, l'indicateur fin de code 128 est actif et se trouve transmis par Le troisième fil du système de transmission. Le même processus recommence pour transmettre tous les codes Les uns après Les autres avec L'émission d'un signal de fin de code apparaissant lors de la transmission du dernier bit de chaque code.Of course, the transmission chosen can be the conventional asynchronous mode which ensures the transmission of full regular codes of size N. This mode can be implemented to allow, for example, communication with a system receiving only regular codes. According to this mode, the module 134 is controlled to generate Stop-bits of NRZ format, by means of the same command and timing signal SCCT-1 of the transmitter, established to work in asynchronous mode with regular codes. An SCCT-2 signal, supplied by the control block 300, makes it possible to control the module 133 to cause the emission, at the end of the Stop-bit, of a Start-bit for the following code. When the indicator 112 signals that the buffer register is empty, the stop-bit ends the transmission by placing the whole system in the idle or standby state. In the case where the transmission concerns the iso-synchronous mode of the irregular codes, a Start-bit is transmitted at the start of each series of consecutive codes and a Stop-bit is transmitted after each irregular code. With the system at rest, if a code is present in the buffer register 111, this code is immediately loaded into the shift register 123, which causes the end of code indicator 128 and the code signal to be transmitted 127. The passage of the signal 127 to the high state causes the module 131 to transmit a Start-bit for a transmission sequence. The synchronization signal SCCT-2, established for the synchronous mode, neutralizes the signal 127 which, consequently, does not send any more Start-bits for the following codes. When the last data-bit of a code is transmitted, the end of code indicator 128 goes low, which causes the transmission of a stop-bit following the last data bit of the code. The signal SCCT-1 being established to work in irregular code, the stop-bit emitted by the module 134 therefore presents an RZ format to differentiate it from the polarity bit 1. During the transmission of the last data bit of the code, the status indicator 122 signals that register 123 is available. If the transmission mode chosen is that generally called synchronous, with three wires, the irregular codes from 1 to 8 bits are sent one after the other, while a Start-bit is transmitted at the beginning of each series of codes consecutive. The deposit of a code in the input buffer register 111 causes the end of code indicator 128 and the code signal to be transmitted to be brought to the high logic state 127, which results in transmission by the module 133 d 'a Start-bit intended to be transmitted by the module 131 to announce a new transmission sequence. After the start-bit is sent, the offset signal 135 samples the first bit and ejects it out of the register 123. The signal 137 activates the indicator 112 in its available register state and the module 131 transmits the bit contained in the module 132. When the last bit of a code is transmitted, the end of code indicator 128 is active and is transmitted by the third wire of the transmission system. The same process begins again to transmit all the codes one after the other with the emission of an end of code signal appearing during the transmission of the last bit of each code.
D'après La description qui précède, il apparaît que le procédé selon l'invention peut être mis en oeuvre avec tous Les modes de transmission pour assurer La transmission de bits d'un terminal transmetteur en direction d'un terminal récepteur constitué par exemple par une machine de traitement de l'information ou une mémoire de stockage séquentiel. Tel que cela apparaît plus précisément aux fig.3 et 5, l'appareil de communication 1 selon L'invention comporte, avantageusement, un circuit récepLeur 200 assurant La régénération ou La reconversion des codes transmis en des codes réguliers correspondants. Le circuit récepteur 200 comporte un bloc 210 assurant la réception série des bits transmis et l'identification de ces bits, un bloc de reconversion 220 assurant La mise en parallèle des bits série reçus et la régénération des codes irréguliers en des codes réguliers correspondants et un bloc tampon de sortie 230 transmettant en parallèle les bits de chaque code réguLier. Le bloc de réception 210 comporte un module 211 d'échantillonnage et de comptage des bits, un module 212 d'identification des bits de données formant les codes transmis, un module 213 d'identification des Start-bits et un module 214 d'identification des signaux de fin de code. Les modules 212, 213 et 214 sont reliés, en entrée, à une ligne 215 de réception des codes série à décoder.From the above description, it appears that the method according to the invention can be implemented with all the transmission modes to ensure the transmission of bits from a transmitting terminal towards a receiving terminal constituted for example by an information processing machine or a sequential storage memory. As it appears more precisely in FIGS. 3 and 5, the communication device 1 according to the invention advantageously comprises a receiver circuit 200 ensuring the regeneration or the reconversion of the codes transmitted into corresponding regular codes. The receiver circuit 200 includes a block 210 ensuring the serial reception of the transmitted bits and the identification of these bits, a reconversion block 220 ensuring the paralleling of the serial bits received and the regeneration of the irregular codes into corresponding regular codes and a output buffer block 230 transmitting the bits of each regular code in parallel. The reception block 210 comprises a module 211 for sampling and counting the bits, a module 212 for identifying the data bits forming the transmitted codes, a module 213 for identifying the start-bits and a module 214 for identifying end of code signals. The modules 212, 213 and 214 are connected, at the input, to a line 215 for receiving the serial codes to be decoded.
Le module 211 transforme le signal Stop-bit en un signal 216 code à saisir et le signal Start-bit en un signal 217 de remise à 0. Le module 211 génère également un signal de décalage 218 et effectue, également, l'échanti llonage et le comptage des bits de données et reconstitue la séquence série des bits de données par La Ligne 219.The module 211 transforms the Stop-bit signal into a signal 216 code to be entered and the Start-bit signal into a reset signal 217. The module 211 also generates an offset signal 218 and also performs the sampling and counting of the data bits and reconstructs the serial sequence of the data bits by The Line 219.
Le bloc de reconversion 220 est constitué par un registre 221 à décalage à _N sorties piloté par le signal de décalage 218 et par Le signal 217. Le bloc 220 comporte aussi un module 222 de codage à _N codeurs activés en groupe variable par le registre à décalage 221 et recevant les bits à coder par l'intermédiaire de La Ligne 219, et un module 223 de régénération des codes réguliers à _N cellules de mémoire.The reconversion block 220 is constituted by a shift register 221 with _N outputs controlled by the shift signal 218 and by signal 217. Block 220 also includes a coding module 222 with _N coders activated in variable groups by the register at offset 221 and receiving the bits to be coded via Line 219, and a module 223 for regenerating regular codes with _N memory cells.
La fig- 5A permet de mieux comprendre le fonctionnement du module de reconversion 220. Dans cet exemple, le code irréguLier à recevoir est La combinaison 000010 qui correspond à La suppression des bits de La combinaison à 11000010. La réception du premier bit provoque un premier décalage du registre 221 qui active le module de codage 222 à placer, le bit de données reçu de la ligne 219 dans la cei Iule C. du module 223 et la valeur complémentaire de ce bit, à savoir 1, dans Les autres cellules C-, à Cg. La réception du deuxième bit provoque un second décalage du registre 221 qui active Le module de codage 222 à placer, le deuxième bit, un 1, dans la cellule C? du module 223 et la valeur complémentaire de ce bit, à savoir 0, dans les cellules suivantes C, à Cg. D'une manière générale, la valeur du J bit est placée dans la J celulle du module 223, tandis que sa valeur complémentaire est placée dans Les N-J cellules suivantes. Lors de la réception du sixième et dernier bit de la combinaison, qui est signalée par Le signal de fin de code, le module de régénération de code 223 contient la combinaison 11000010 qui est le code régulier inversé. Ensuite, par des connexions croisées, ce code est déposé dans le bon ordre dans le registre tampon 231. Le retournement des bits s'effectue tout simplement en reliant la première cellule du module 223 à la dernière cellule du module 231 et ainsi de suite pour Les autres. C'est donc la combinaison 01000011 correspondant au code ASCII de la lettre "C" qui est reçue dans le registre tampon de sortie 231 qui délivre ensuite ce code au terminal récepteur par une liaison parallèle 233 de N_ lignes. Le registre tampon 231, qui fait partie du module 230, est associé à un indicateur d'état 232.FIG. 5A provides a better understanding of the operation of the reconversion module 220. In this example, the irregular code to be received is the combination 000010 which corresponds to the deletion of the bits from the combination to 11000010. The reception of the first bit causes a first shift of the register 221 which activates the coding module 222 to be placed, the data bit received from line 219 in the cell C. of module 223 and the complementary value of this bit, namely 1, in The other cells C- , at C g . The reception of the second bit causes a second shift of the register 221 which activates the coding module 222 to place, the second bit, a 1, in cell C ? of module 223 and the complementary value of this bit, namely 0, in the following cells C, to C g . In general, the value of the J bit is placed in the cell J of the module 223, while its complementary value is placed in the following NJ cells. Upon reception of the sixth and last bit of the combination, which is signaled by the end of code signal, the code regeneration module 223 contains the combination 11000010 which is the inverted regular code. Then, by crossed connections, this code is deposited in the correct order in the buffer register 231. The reversal of the bits is carried out quite simply by connecting the first cell of the module 223 to the last cell of the module 231 and so on for Others. It is therefore the combination 01000011 corresponding to the ASCII code of the letter "C" which is received in the output buffer register 231 which then delivers this code at the receiving terminal by a parallel link 233 of N_ lines. The buffer register 231, which is part of the module 230, is associated with a status indicator 232.
Le fonctionnement du bloc récepteur 200 découle directement de La description qui précède.The operation of the receiver block 200 follows directly from the above description.
Les codes série entrant par la ligne de réception 215 sont fournis au module de réception 210. Le système est en repos et le module d'identification 213 teste le bit entrant. Si le bit entrant correspond à un Start-bit, le signal 217 active le système en plaçant Le registre à décalage 221 dans sa position de départ et met tous les compteurs à L'état 0. Les bits de données reçus par le module 212 sont échantillonnés et comptés par le module 211. Les bits de données sont envoyés par la Ligne série 219 en direction du module de codage 222 qui est associé au registre 221 pour écrire le ou les bits nécessaires dans Les cellules C, à Cg du module de regénération 223, comme cela a été expliqué à La fig. 5A-The serial codes entering via the reception line 215 are supplied to the reception module 210. The system is idle and the identification module 213 tests the incoming bit. If the incoming bit corresponds to a Start-bit, the signal 217 activates the system by placing the shift register 221 in its starting position and sets all the counters to State 0. The data bits received by the module 212 are sampled and counted by the module 211. The data bits are sent by the serial line 219 towards the coding module 222 which is associated with the register 221 to write the bit or bits necessary in cells C, at C g of the module regeneration 223, as explained in FIG. 5A-
Bien entendu, La réception des bits s'effectue en fonction du mode de transmission choisi. Dans Le cas où Le mode de transmission est du type asynchrone pour codes irréguLiers, chaque code de 1 à 8 bits est encadré par un Start-bit et un Stop-bit de format RZ. Après La détection du Start-bit et La réception des bits de données du code, Le module 214 est adapté pour détecter le Stop-bit. Bien entendu, le module 214 est configuré en accord avec le format du Stop-bit choisi à la transmission. La détection d'un signal Stop-bit de format RZ provoque l'apparition d'un signal 216 code à saisir, commandant le module 223 pour copier le code présent dans ce module dans le registre tampon 231. L'indicateur d'état 232 est activé par ce signal 216 pour signaler au terminal récepteur qu'un code régulier est disponible. A chaque réapparition d'un Start-bit, le processus décrit ci-dessus se renouvelle.Of course, the reception of the bits takes place according to the transmission mode chosen. In the case where the transmission mode is of the asynchronous type for irregular codes, each code from 1 to 8 bits is framed by a Start-bit and a Stop-bit in RZ format. After the detection of the start-bit and the reception of the data bits of the code, the module 214 is adapted to detect the stop-bit. Of course, the module 214 is configured in accordance with the format of the stop-bit chosen on transmission. The detection of a Stop-bit signal in RZ format causes the appearance of a signal 216 code to be entered, commanding the module 223 to copy the code present in this module into the buffer register 231. The status indicator 232 is activated by this signal 216 to signal to the receiving terminal that a regular code is available. Each time a Start-bit reappears, the process described above is repeated.
Dans Le cas où Le mode de transmission est du type asynchrone classique transmettant des codes réguliers formés de _N bits de données. Le module 211 génère le signal 216 code à saisir, lorsque son compteur de bits atteint _N coups de comptage (8 dans l'exemple illustré), de sorte que la combinaison contenue dans le module 223 est introduite dans le registre tampon de sortie 231. Dans le cas où le mode de transmission est du type iso-synchrone à deux fils, il est rappelé que la transmission d'une série de codes consécutifs commence par un Start-bit et que chaque code irréguLier présente une taille comprise entre 1 à N bits, suivi d'un Stop-bit de format RZ. Selon ce mode de transmission, Le signal SCCR-1 est établi pour le mode synchrone. Ainsi, lorsqu'un Stop-bit de format RZ est détecté par Le module 214, le caractère contenu dans le module 223 est copié dans le registre 231 et l'indicateur 232 est activé pour signaler cet état au terminal récepteur. Dans la mesure où Le signal SCCR-1 est établi en mode synchrone, un signal 217 de remise à zéro permet de remettre le registre 221 au point de départ, dès la fin duIn the case where the transmission mode is of the conventional asynchronous type transmitting regular codes formed by _N bits of data. The module 211 generates the signal 216 code to be entered, when its bit counter reaches _N counting strokes (8 in the example illustrated), so that the combination contained in the module 223 is introduced into the output buffer register 231. In the case where the transmission mode is of the type iso-synchronous with two wires, it is recalled that the transmission of a series of consecutive codes begins with a Start-bit and that each irregular code has a size between 1 to N bits, followed by a format stop-bit RZ. According to this transmission mode, the SCCR-1 signal is established for synchronous mode. Thus, when a stop-bit of RZ format is detected by the module 214, the character contained in the module 223 is copied into the register 231 and the indicator 232 is activated to signal this state to the receiving terminal. Insofar as the signal SCCR-1 is established in synchronous mode, a reset signal 217 makes it possible to reset the register 221 to the starting point, at the end of the
Stop-bit, de manière à permettre la réception du premier bit de données d'un code suivant, au prochain coup d'échc-πti Llonnage. La réception en iso-synchrone s'achève après H_ coups d'échantillonnage sans rencontrer de Stop-bit RZ. Dans le cas d'un mode de transmission du type synchrone à trois fils, un Start-bit doit être reçu préalablement à la transmission des- codes consécutifs se succédant les uns après les autres sans aucun élément séparateur. Un signal de fin de code apparaît sur une piste séparée simultanément avec le dernier bit de données de chaque code transmis. Un signal de fin de code 128 est donc appliqué directement au module d'échantillonnage et de comptage 211. Ce signal actif lors de la transmission du dernier bit de données, remplace par conséquent le RZ Stop-bit du mode iso-synchrone pour faire copier Le contenu du module 223 dans Le registre 231, activer l'indicateur d'état 232, puis émettre le signal 217 de remise à zéro pour permettre la réception du premier bit de données d'un code suivant au prochain échantillonnage. La réception synchrone 3 fils s'achève au coup d'échantillonnage suivant, si le signal 128 ne retourne pas à l'état inactif à la fin du dernier bit. En effet, le signal 128 doit faire un retour à L'état inactif à La fin du dernier bit d'un code, avant de revenir à L'état actif, au cas où Le bit suivant est Le dernier bit d'un code à un seul bit.Stop-bit, so as to allow reception of the first bit of data of a following code, at the next stroke of failure-πti Llonnage. Iso-synchronous reception ends after H_ sampling strokes without encountering a RZ stop-bit. In the case of a transmission mode of the three-wire synchronous type, a Start-bit must be received before the transmission of the consecutive codes successive one after the other without any separating element. An end of code signal appears on a separate track simultaneously with the last data bit of each transmitted code. An end-of-code signal 128 is therefore applied directly to the sampling and counting module 211. This active signal when the last data bit is transmitted, therefore replaces the RZ Stop-bit in iso-synchronous mode to make copying The content of module 223 in register 231, activate the status indicator 232, then send the reset signal 217 to allow reception of the first data bit of a code following the next sampling. The 3-wire synchronous reception ends at the next sampling stroke, if the signal 128 does not return to the inactive state at the end of the last bit. Indeed, signal 128 must return to The inactive state at the end of the last bit of a code, before returning to the active state, in case the next bit is the last bit of a single bit code.
Le circuit de contrôle 300 comporte un module 310 recevant du terminal transmetteur, par la ligne 115, un code de commande qui détermine, notamment, le mode de transmission synchrone ou asynchrone, le type de codes réguliers ou irréguliers à transmettre et les vitesses de transmission des bits. Le circuit 300 comporte aussi une base de temps 320 fournissant, notamment, les signaux de commande et de chronométrage SCCT-X pour Le transmetteur et SCCR-X pour le récepteur. Il doit être considéré que les signaux de commande et de chronométrage sont nombreux, bien que, dans le texte, seuls les signaux SCCT-1, SCCT-2 et SCCR-1 se trouvent cités.The control circuit 300 comprises a module 310 receiving from the transmitter terminal, via line 115, a control code which determines, in particular, the synchronous or asynchronous transmission mode, the type of regular or irregular codes to be transmitted and the transmission speeds. bits. The circuit 300 also includes a time base 320 providing, in particular, the control and timing signals SCCT-X for the transmitter and SCCR-X for the receiver. It should be considered that the control and timing signals are numerous, although in the text only the signals SCCT-1, SCCT-2 and SCCR-1 are cited.
POSSIBILITE D'APPLICATION INDUSTRIELLE :POSSIBILITY OF INDUSTRIAL APPLICATION:
L'invention peut être appliquée à tous les systèmes de communication ou de transmission de données se présentant sous la forme de codes formés chacun par une combinaison de _N_ bits de valeur de 0 et/ou 1.The invention can be applied to all communication or data transmission systems in the form of codes each formed by a combination of _N_ bits with a value of 0 and / or 1.
L'invention n'est pas limitée aux exemples décrits et représentés, car diverses modifications peuvent y être apportées sans sortir de son cadre. The invention is not limited to the examples described and shown, since various modifications can be made thereto without departing from its scope.

Claims

REVENDICATIONS :CLAIMS:
1 - Procédé pour convertir des codes réguliers formés chacun par une combinaison de _N^ bits de valeur 0 et/ou 1 en des codes irréguliers correspondants destinés à être transmis, caractérisé en ce qu'il consiste :1 - Method for converting regular codes each formed by a combination of _N ^ bits of value 0 and / or 1 into corresponding irregular codes intended to be transmitted, characterized in that it consists:
- pour les codes réguliers (Ri) formés par une combinaison de bits 0 et 1, à supprimer dans les codes réguliers, le ou Les bit(s) consécutif(s) présentant La même valeur et placé(s), pour tous Les codes, soit à Leur tête, soit à Leur queue, de manière à obtenir des codes irréguliers correspondants (IRi),- for regular codes (Ri) formed by a combination of bits 0 and 1, to be deleted in regular codes, the consecutive bit (s) having the same value and placed, for all the codes , either at their head or at their tail, so as to obtain corresponding irregular codes (IRi),
- et à transmettre successivement en série Les codes irréguLiers en émettant un signal de fin de code en relation de La transmission du dernier bit de chaque code irrégulier.- And to transmit successively in series the irregular codes by transmitting an end of code signal in relation to the transmission of the last bit of each irregular code.
2 - Procédé selon la revendication 1, caractérisé en ce qu'il consiste, pour Les codes réguliers formés uniquement de bits de valeur 0 ou 1, à conserver Les bits pour obtenir des codes irréguLiers correspondants de taille ^. 3 - Procédé selon La revendication 1 ou 2, caractérisé en ce qu'il consiste à transmettre les codes irréguliers formés chacun par une combinaison de 1 à j^ bits, selon un mode donné de transmission déterminant l'instant de la transmission du signal de fin de code par rapport à celui de la transmission du dernier bit de chaque code irrégulier.2 - Method according to claim 1, characterized in that it consists, for regular codes formed only of bits of value 0 or 1, to keep the bits to obtain corresponding irregular codes of size ^. 3 - Method according to claim 1 or 2, characterized in that it consists in transmitting the irregular codes each formed by a combination of 1 to j ^ bits, according to a given mode of transmission determining the instant of transmission of the signal of end of code compared to that of the transmission of the last bit of each irregular code.
4 - Procédé selon la revendication 1 ou 3, caractérisé en ce qu'il consiste :4 - Method according to claim 1 or 3, characterized in that it consists:
- pour les codes irréguliers appartenant à au moins une catégorie de codes de taille égale à N-J, avec J=1 à N-2 :- for irregular codes belonging to at least one category of codes of size equal to N-J, with J = 1 to N-2:
. à supprimer pour Les codes d'une même catégorie, Le ou Les bits consécutifs présentant La même valeur et placés pour tous les codes, soit à leur tête, soit à Leur queue, en vue d'obtenir des codes irréguLiers correspondants, dits de rang ultérieur, . à définir un signal correspondant de fin de code, pour chaque rang de codes irréguliers, en vue de Leur reconnaissance Lors de Leur transmission, - et pour Les codes irréguLiers, dits de rang ultérieur : - à recommencer éventuellement Les opérations de suppression et celle de définition d'un signal de fin de code.. to be deleted for the codes of the same category, The consecutive bit or bits having the same value and placed for all the codes, either at their head or at their tail, in order to obtain corresponding irregular codes, known as rank ulterior, . to define a corresponding signal at the end of the code, for each row of irregular codes, with a view to recognizing them during their transmission, - and for irregular codes, said to be of subsequent rank: - possibly to start again The deletion operations and that of definition of an end of code signal.
5 - Procédé selon la revendication 1 ou 3, caractérisé en ce qu'il consiste à transmettre les codes irréguliers en commençant, pour chacun d'eux, soit par le bit placé du côté de la tête du code, lors de La suppression du ou des bits de queue, soit par celui placé du côté de La queue du code, lors de la suppression du ou des bits de tête et en continuant, éventuellement, par le bit adjacent et ainsi de suite jusqu'au dernier bit non supprimé.5 - Method according to claim 1 or 3, characterized in that it consists in transmitting the irregular codes starting, for each of them, either with the bit placed on the side of the head of the code, during the deletion of the or tail bits, either by the one placed on the side of the tail of the code, when deleting the header bit (s) and possibly continuing with the adjacent bit and so on until the last bit not deleted.
6 - Procédé selon La revendication 5, caractérisé en ce ύϋ'il consiste, pour transmettre chaque code irrégulier présentant une taille comprise entre 1 et N-1, a) à placer Le code régulier dans un registre à décalage (123) à _N cellules, b) à décaler d'un bit Le code placé dans le registre pour assurer la sortie et La transmission du premier bit à transmettre, correspondant, soit à celui placé du côté de La tête du code Lors de La suppression du ou des bits de queue, soit à celui placé du côté de la queue du code Lors de la suppression du ou des bits de tête, c) à introduire dans Le registre, à L'opposé de sa sortie et après une opération de décalage, La valeur du dernier bit présenté par le code avant L'opération de décalage' b), d) à continuer à réaliser les opérations de décalage b) et d'introduction c), pour chaque bit successif du code et tant que tous Les bits du code placés dans Le registre ne présentent pas une même valeur. e) à émettre un indicateur de fin de code (128), lorsque tous les bits du code placés dans le registre présentent une même valeur, cet indicateur étant destiné à être transformé en un signal de fin de code transmis selon le mode choisi de transmission, f) et à recommencer les opérations a) à e) pour chaque code irréguLier.6 - Method according to claim 5, characterized in that it consists, for transmitting each irregular code having a size between 1 and N-1, a) placing the regular code in a shift register (123) with _N cells , b) to shift by one bit The code placed in the register to ensure the output and transmission of the first bit to be transmitted, corresponding either to that placed on the side of the code head when deleting the bit or bits of tail, either to the one placed on the tail side of the code When deleting the head bit (s), c) to be entered in the register, opposite to its output and after an offset operation, the value of the last bit presented by the code before the shift operation ' b), d) to continue performing the shift operations b) and introduction c), for each successive bit of the code and as long as all the bits of the code placed in The register does not have the same value. e) transmitting an end of code indicator (128), when all the bits of the code placed in the register have the same value, this indicator being intended to be transformed into an end of code signal transmitted according to the chosen mode of transmission , f) and to repeat operations a) to e) for each irregular code.
7 - Procédé selon La revendication 6, caractérisé en ce qu'il consiste, pour transmettre chaque code irrégulier : - à effectuer une détection pour déterminer si le code irrégulier doit être transmis avec une taille N,7 - Method according to claim 6, characterized in that it consists, in order to transmit each irregular code: - to carry out a detection to determine whether the irregular code must be transmitted with a size N,
- à effectuer les étapes a) et b),- to carry out steps a) and b),
- à introduire, pour Les codes irréguliers devant être transmis avec une tai l le J , dans le registre à l'opposé de sa sortie et après une opération de décalage, le complément de La valeur du dernier bit présenté par le code avant l'opération e décalage,- to introduce, for the irregular codes to be transmitted with a size on the J, in the register opposite to its output and after a shift operation, the complement of The value of the last bit presented by the code before the shift operation,
- à continuer, pour chaque bit successif du code et tant que tous Les bits du code placés dans Le registre ne présentent pas une même valeur,- to continue, for each successive bit of the code and as long as all the bits of the code placed in the register do not have the same value,
L'opération de décalage du registre et une opération d'introduction d'un bit dans le registre dont La valeur correspond à celle du dernier bit présenté par le code avant L'opération de décalage, ~ à effectuer L'étape e),The operation of shifting the register and an operation of introducing a bit into the register whose value corresponds to that of the last bit presented by the code before the shifting operation, ~ to be performed Step e),
- et à recommencer Les opérations précédentes pour chaque code irréguLier suivant.- and start again The previous operations for each following irregular code.
8 - Procédé selon la revendication 7, caractérisé en ce que la détection des codes irréguliers devant être transmis avec une taille _N est réalisée, soit automatiquement par La reconnaissance des codes réguliers formés uniquement par des bits de valeur 0 ou 1, soit par une commande spécifique dans Le cas où la transmission doit être compatible avec le mode de transmission du type asynchrone classique. 9 - Procédé selon la revendication 6 ou 7, caractérisé en ce que l'émission d'un indicateur de fin de code (128) entraîne, après La transmission du dernier bit de chaque code irréguLier, La transmission d'un signaL de fin de code destiné à être différencié de La codification des bits 0 et 1, selon une technique de codage propre au mode de transmission choisi.8 - Method according to claim 7, characterized in that the detection of irregular codes to be transmitted with a size _N is performed, either automatically by The recognition of regular codes formed only by bits of value 0 or 1, or by a command specific in the case where the transmission must be compatible with the transmission mode of the conventional asynchronous type. 9 - Method according to claim 6 or 7, characterized in what the emission of an end of code indicator (128) entails, after the transmission of the last bit of each irregular code, the transmission of an end of code signal intended to be differentiated from the codification of bits 0 and 1, according to a coding technique specific to the chosen transmission mode.
10 - Procédé selon la revendication 9, caractérisé en ce qu'il consiste à transmettre un signal de fin de code (128) constitué par un bit-stop du type avec retour à zéro, afin de le différencier des bits de valeur 0 et 1. 11 - Procédé selon la revendication 6 ou 7, caractérisé en ce que l'émission d'un indicateur de fin de code (128) entraîne, simultanément à la transmission du dernier bit de chaque code irrégulier, la .transmission d'un signal de fin de code sur une ligne parallèle à celle transmettant les bits des codes. 12 - Procédé de conversion, de transmission, de réception et de conversion inverse pour Les codes réguliers, caractérisé en ce qu'il consiste :10 - Method according to claim 9, characterized in that it consists in transmitting an end of code signal (128) constituted by a bit-stop of the type with return to zero, in order to differentiate it from the bits of value 0 and 1 11 - Method according to claim 6 or 7, characterized in that the emission of an end of code indicator (128) causes, simultaneously with the transmission of the last bit of each irregular code, the . transmission of an end of code signal on a line parallel to that transmitting the code bits. 12 - Method of conversion, transmission, reception and reverse conversion for regular codes, characterized in that it consists:
- à réaliser la conversion et la transmission des codes selon le procédé conforme à l'une des revendications 1 à 11, selon un mode donné de transmission,to carry out the conversion and the transmission of the codes according to the method according to one of claims 1 to 11, according to a given mode of transmission,
- à assurer La réception des codes bit par bit, dans un module de régénération de code 223 à H_ cellules de mémoire, en plaçant la valeur du Jième bit reçu dans la J cellule et la valeur complémentaire dans les N-J cellules suivantes,- to ensure the reception of the codes bit by bit, in a code regeneration module 223 to H_ memory cells, by placing the value of the Jth bit received in the J cell and the complementary value in the following N-J cells,
- à détecter le signal de fin de code pour assurer, Lors de sa présence, La prise en charge du code se trouvant dans le module C223) et correspondant au code régulier.- to detect the end of code signal to ensure, When it is present, Support for the code found in module C223) and corresponding to the regular code.
13 - Appareil pour convertir des codes réguliers formés chacun p •^ar une combinaison de _N_ bits de valeur 0 et/ou 1 en des codes irréguliers correspondants et pour transmettre Les codes irréguLiers, caractérisé en ce qu'il comporte : - un circuit de contrôle (300) assurant l'émission d'ordres de commande et de synchronisation,13 - An apparatus for converting regular codes each formed p • ^ ar a combination of _N_ bit value 0 and / or 1 in the corresponding irregular codes and for transmitting irregular codes, characterized in that it comprises: - a circuit control (300) ensuring the emission control and synchronization orders,
- un circuit transmetteur (100) comportant :- a transmitter circuit (100) comprising:
.. un bloc tampon d'entrée (110) destiné à recevoir en parallèle les bits formant chaque code régulier,.. an input buffer block (110) intended to receive in parallel the bits forming each regular code,
.. un bLoc de conversion (120) de chaque code régulier reçu par le bloc tampon, en des codes irréguliers correspondants pour chacun desquels sont supprimés Le ou Les bits consécutifs placés pour tous les codes, soit à leur tête, soit à.. a bLoc for converting ( 120) each regular code received by the buffer block, into corresponding irregular codes for each of which are deleted The or consecutive bits placed for all the codes, either at their head or at
Leur queue et présentant une même valeur mais différente du bit suivant du code considéré, .. un bloc de transmission (130) assurant la transmission en série des bits de chaque code irréguLier et L'émission d'un signal de fin de code en relation de la transmission du dernier bit de chaque rode irréguLier.Their tail and having the same value but different from the next bit of the code considered, .. a transmission block (130) ensuring the serial transmission of the bits of each irregular code and the emission of an end of code signal in relation transmission of the last bit of each irregular rode.
14 - Appareil selon la revendication 13, caractérisé en ce que Le bLoc de conversion (120) comporte : - un registre à décalage (123) à N_ cellules, relié en entrée au bloc tampon (110) et comprenant une entrée série, associé à un module (124) contenant le bit à introduire dans le registre,14 - Apparatus according to claim 13, characterized in that the conversion bLoc (120) comprises: - a shift register ( 123) with N_ cells, connected as an input to the buffer block (110) and comprising a serial input, associated with a module (124) containing the bit to be introduced into the register,
- et un module de contrôle des sorties (125) connecté aux sorties des N_ cellules du registre et assurant la sortie série des bits du registre après chaque opération de décalage qui survient à la suite d'un ordre de décalage émis par le bloc de transmission après la transmission de chaque bit, Le module de contrôle (T25) comportant des moyens pour détecter, lorsque toutes les' valeurs des cellules du registre sont identiques, de manière à émettre un indicateur de fin de code vers le bLoc de transmission.- And an output control module (125) connected to the outputs of the N_ cells of the register and ensuring the serial output of the bits of the register after each shift operation which occurs following an offset command issued by the transmission block after the transmission of each bit, the control module (T25) comprising means for detecting, when all the 'values of the register cells are identical, so as to emit an end indicator code to the block transmission.
15 - Appareil selon La revendication 14, caractérisé en ce que le bLoc de conversion (120) comporte, également, un module de contrôle des entrées (121) interposé entre Le bloc tampon C110) et Le registre à décalage (123) et comportant des moyens pour détecter lorsque Le code réguLier est formé de bits uniquement d'une même valeur, de manière à introduire, dans le module (124) de L'entrée série du registre. Le complément du type de bits composant le code.15 - Apparatus according to claim 14, characterized in that the conversion bLoc (120) also comprises a module for control of the inputs (121) interposed between the buffer block C110) and the shift register (123) and comprising means for detecting when the regular code is formed of bits only of the same value, so as to introduce, into the module (124) of the serial entry of the register. The complement of the type of bits composing the code.
16 - Appareil selon Les revendications 13 et 14, caractérisé en ce que Le circuit de contrôle (300) assure l'émission d'un ordre de commande en direction du module de L'entrée série (124) pour introduire dans ce module, après le chargement du code dans Le registre (123), Le complément de la valeur du dernier bit du code régulier de taille^ à transmettre.16 - Apparatus according to Claims 13 and 14, characterized in that the control circuit (300) transmits a command order towards the module of the serial input (124) to introduce into this module, after loading the code into the register ( 123), the complement of the value of the last bit of the regular code of size ^ to be transmitted.
.17 - Appareil selon La revendication 13, caractérisé en ce que Le bloc de transmission (130) comporte : - un module de commutation et de transmission (131) assurant La formation et la transmission série des bits selon un mode choisi de transmission, l'émission vers Le registre à décalage du signal de décalage et l'envoi d'un signal pour piloter un module (112) d'indicateur d'état du bLoc tampon.17 - Apparatus according to claim 13, characterized in that the transmission block ( 130) comprises: - a switching and transmission module (131) ensuring the formation and the serial transmission of the bits according to a selected mode of transmission, l transmission to the shift register of the shift signal and the sending of a signal to control a module (112) of bLoc buffer status indicator
(110),(110),
- un module de données (132) interposé entre Le module de contrôle des sorties (125) et Le module de transmission (131) et assurant La prise en compte de L'échantillon de chaque bit,a data module ( 132) interposed between the output control module (125) and the transmission module (131) and ensuring that the sample of each bit is taken into account,
- un module (133) générant des Start-bits suivant Le mode de transmission choisi et piloté par un ordre de commande et de synchronisation,- a module (133) generating Start-bits according to the transmission mode chosen and controlled by a command and synchronization order,
- et un module (134) générant les signaux de fin de code à la suite de L'émission des indicateurs de fin de code ou d'un signal de commande et de synchronisation.- And a module (134) generating the end of code signals following the emission of the end of code indicators or of a control and synchronization signal.
18 - Appareil selon L'une des revendications 13 à 17, caractérisé en ce qu'il comprend, également, un circuit récepteur (200) comportant : - un bloc (210) assurant la réception série des bits et l'identification des bits,18 - Apparatus according to one of claims 13 to 17, characterized in that it also comprises a receiver circuit (200) comprising: - a block (210) ensuring serial reception of the bits and identification of the bits,
- un bloc de reconversion (220) assurant la mise en parallèle des bits reçus et la régénération des codes irréguliers en des codes réguliers correspondants,- a reconversion block (220) ensuring the paralleling of the received bits and the regeneration of the irregular codes into corresponding regular codes,
- et un bLoc tampon de sortie (230) transmettant en parallèle chaque code régulier.- and a bLoc output buffer (230) transmitting each regular code in parallel.
19 - Appareil selon la revendication 18, caractérisé en ce que le bloc de réception (210) comporte :19 - Apparatus according to claim 18, characterized in that the reception block (210) comprises:
- un module (212) d'identification des bits de données formant Les codes irréguliers,a module (212) for identifying the data bits forming the irregular codes,
- un module (213) d'identification des Start-bits,- a module (213) for identifying the start-bits,
- un module (214) d'identification des signaux de fin de code,- a module (214) for identifying the end of code signals,
- et un module (211) d'échantillonnage et de comptage des bits formant les codes.- And a module (211 ) for sampling and counting the bits forming the codes.
20 - Appareil selon les revendications 18 et 19, caractérisé en ce que le bloc (220) assurant La reconversion comprend :20 - Apparatus according to claims 18 and 19, characterized in that the block (220 ) ensuring the conversion comprises:
- un registre à décalage (221) à _ sorties, piloté par un signal de décalage émis par le module d'échantillonnage et de comptage (211),- a shift register (221 ) with _ outputs, controlled by an shift signal sent by the sampling and counting module (211),
- un module de codage (222) comportant H_ codeurs dont l'activité en groupe variable est déterminée par le registre à décalage (221) et recevant l'ordre de codage donné par le module (211), pour placer dans le module (223) la valeur du J1eme bit dans la Jιeme cellule et la valeur complémentaire dans les N-J cellules suivantes,- a coding module (222) comprising H_ coders whose activity in a variable group is determined by the shift register ( 221) and receiving the coding order given by the module (211), for placing in the module (223 ) the value of the J 1st bit in the J th cell and the complementary value in the NJ following cells,
- et un module (223) de régénération du code régulier interposé entre le module de codage et le bloc tampon de sortie et constitué de _ cellules de mémoire destinées à contenir les _ bits du code régulier durant leur régénération. - And a module (223) for regenerating the regular code interposed between the coding module and the output buffer block and consisting of _ memory cells intended to contain the _ bits of the regular code during their regeneration.
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