WO1993005539A1 - Semiconductor device and a method of manufacturing it - Google Patents

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WO1993005539A1
WO1993005539A1 PCT/DE1992/000690 DE9200690W WO9305539A1 WO 1993005539 A1 WO1993005539 A1 WO 1993005539A1 DE 9200690 W DE9200690 W DE 9200690W WO 9305539 A1 WO9305539 A1 WO 9305539A1
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semiconductor
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Peter Flohrs
Christian Pluntke
Volkmar Denner
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Robert Bosch Gmbh
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    • H01L29/861—Diodes
    • H01L29/866—Zener diodes

Definitions

  • the invention relates to a semiconductor arrangement according to the preamble of claim 1 and a method for its production according to the preamble of claim 10.
  • An embodiment of the semiconductor arrangement is preferred, which is characterized in that the layer additionally introduced into the basic structure of the semiconductor arrangement is interrupted in the region of the outer edge of the adjacent layers, that is to say at the edge of the semiconductor structure. This makes it possible with a high degree of probability to avoid breakthroughs at the edge of the semiconductor arrangement and thus to have the known disadvantages. Further configurations of the semiconductor arrangement result from the other subclaims.
  • the method according to the invention for producing the named semiconductor arrangement according to claim 10 is characterized in that, with very little additional effort in the manufacture of the semiconductor arrangement, smaller scatterings of both the forward voltage and the breakdown voltage can be achieved. At the same time, the blocking currents can be reduced. Finally, the pulse strength is greatly improved when the diode is loaded in the breakdown.
  • an embodiment of the method is preferred in which the additional layer is interrupted with respect to the edge region of the semiconductor arrangement, so that openings are particularly unlikely there, so that the advantages mentioned are given with a high degree of certainty.
  • FIG. 1 shows a known semiconductor arrangement with three layers of different doping, *
  • Figure 2 is a planar Zener diode in a known design
  • FIG. 3 shows a first exemplary embodiment of a semiconductor arrangement according to the invention
  • FIG. 4 shows a further exemplary embodiment of a semiconductor arrangement
  • Figure 5 shows a third embodiment of a semiconductor device
  • FIGS. 6a to 6c individual stages of the production process for producing a semiconductor arrangement according to FIG. 4.
  • Figure 1 shows the structure of a non-planar Zener diode.
  • the starting point for the considerations is a semiconductor component with the basic structure shown in FIG. 1. It is assumed that the semiconductor element 10 is constructed on a silicon basis and has three differently doped layers 11, 13 and 15. The semiconductor Order 10 is connected via a suitable solder connection 17 to metallic connection contacts 19 and 21, which belong to an electronic circuit not shown here.
  • the edge region, in FIG. 1 the right edge, of the semiconductor arrangement 10 is passivated with the aid of a suitable material, for example through glass.
  • a glass drop 23 is indicated here in FIG.
  • the bottom layer 15 of the semiconductor arrangement is more heavily doped than the middle layer 13. This is characterized in that the bottom layer 15 is labeled n + and the middle layer 13 is labeled n_. Both layers belong to the same conductivity type.
  • a third p-doped top layer 11 is arranged above these two layers, which is connected to the solder 17 with the upper contact 19, while the bottom layer 15 is electrically conductively connected to the contact 21 via a solder layer 17.
  • the semiconductor arrangement 100 referred to as a planar Zener diode in turn has three layers 111, 113 and 115 which are arranged one above the other and have different dopings. Also the semiconductor arrangement 100 is based on silicon.
  • the bottom layer 115 is again more heavily doped than the middle layer 113, and the labels of the layers with n + and n_ were chosen accordingly.
  • the bottom layer is electrically conductively connected to a metal layer 117.
  • the top layer 111 which is p-doped here, is also connected to a metal layer 117 *.
  • the middle layer 113 extends up to the upper major surface of the semiconductor device '110.
  • the top layer 111 is diffused quasi as a trough in the middle layer 113th
  • a passivation layer 121 is applied, which extends at least over the middle layer 113, provided that it contacts the upper main surface of the semiconductor arrangement 110, and also the boundary region in the upper main surface between the top layer 111 and the middle layer 113 covered.
  • the passivation layer preferably consists of an insulating material, for example silicon oxide produced in an oxidation process.
  • FIG. 3 shows a first exemplary embodiment of a silicon arrangement 200, which basically has the same layers as the semiconductor arrangement 100 according to FIG. 2.
  • the first layer 211, the two lower layers 213 and 215, can be seen as the top layer are separated from the uppermost layer 211 by an intermediate layer 223.
  • the top layer 211 is p-doped, the additional layer 223 is n-doped.
  • the two lower layers 213 and 215 are doped differently, the lowest layer 215 being doped higher than the layer 213 above it. This fact is due to the identification with n + in the bottom layer 215 and with n_ the layer above 213 taken into account.
  • the semiconductor arrangement 200 acts, for example, as a Zener diode and is manufactured on a silicon basis.
  • the bottom layer 215 is connected to a metal layer 217, the top layer 211 to a metal layer 217 '.
  • the additional layer 223 extends to the upper main surface 219 of the semiconductor substrate 200. It is covered in a wide area by a passivation layer 221 made of silicon oxide.
  • a metal layer 217 ' is attached to the upper main surface 219 of the silicon crystal the uppermost layer 211 and adjacent areas of the passivation layer 221 are covered.
  • the areas of high field strength in the layers 211 and 223 lie below the metal during operation in the breakthrough, and the blocking capacity of the semiconductor arrangement is not impaired by influences from the environment.
  • the prerequisite for this is that the blocking behavior of the arrangement is not significantly influenced by mirror charges of the metal layer 217 'in the intermediate layer 223. This is guaranteed with the present arrangement with breakdown voltages of approximately 20 V and thicknesses of layer 211 of more than 1 ⁇ m.
  • FIG. 4 shows a second exemplary embodiment of the semiconductor arrangement 300.
  • a silicon semiconductor crystal serves as the basis of the arrangement.
  • the semiconductor arrangement 300 in turn has three main layers 311, 313 and 315, which are provided with different dopings.
  • the bottom layer 315 is heavily doped, which is marked with n + .
  • the overlying layer has a similar doping, the concentration of which is, however, lower. This fact is taken into account by the identification n_.
  • the two lower layers are of the same conductivity type.
  • the top layer 311 is p-doped, that is to say of the opposite conductivity type.
  • An additional layer 323 is introduced in the semiconductor crystal and is n-doped and thus of the same performance type as the two layers below.
  • the additional layer is not continuous in the embodiment shown here.
  • There is a left area 3231 and a right area 323r. The two areas are separated from one another in that the layer 313 has an area which is continuous as far as the upper main surface 319 and which serves as a barrier 325 and interrupts the additional layer 323.
  • the lowermost layer 315 is electrically conductively connected to a metallic layer 317 on the lower main surface of the semiconductor arrangement 300.
  • a further metal layer 317 ′ is arranged above the uppermost layer 311, which also has a region 317 '', which is arranged above the barrier 325.
  • the metallic regions 317 'and 317'' are connected to one another in an electrically conductive manner.
  • the region 317 11 is not arranged directly on the upper main surface of the semiconductor arrangement 300. Rather, in this area there is an insulating silicon oxide layer 321, which also covers the two adjoining areas, namely the top layer 311 and the area 323r of the additional layer 323.
  • barrier 325 in which an increased field strength occurs during breakthrough operation, dig are covered by the metal layer 317 '*, an even more effective shielding of environmental influences on the blocking behavior is ensured than in the case of the arrangement 200 shown in FIG. 2.
  • FIG. 5 shows a third exemplary embodiment of a semiconductor arrangement 400 based on silicon. Also in this exemplary embodiment there are again three layers 411, 413 and 415 lying one above the other, the uppermost layer 411 being p-doped and having a first conductivity type. The other two layers 413 and 415 are of the opposite conductivity type and n-doped, the lowermost layer 415 being more heavily doped than the layer 413 above, which is indicated by the identification n + and n_.
  • an additional layer 423 which in turn, as in the exemplary embodiment according to FIG. 4, has two regions, a left region 4231 and a right region 423r .
  • the two areas are separated from one another by a barrier 425, which is formed by an area of the layer 413 which is pulled up to the upper main surface 419 of the semiconductor arrangement 400.
  • the additional layer 423 is in turn n-doped and thus of the opposite conductivity type as the top layer 411.
  • the lowermost layer 415 is electrically conductively connected to a metal layer 417, which is arranged on the lower main surface of the semiconductor arrangement 400.
  • a metal layer 417 ′ which covers the uppermost layer 411, is in turn arranged on the opposite upper main surface 419.
  • the barrier 425 is covered by an insulating silicon oxide layer 421. This layer is covered at least in regions by the metal layer 417 '.
  • a metal layer 417 ′′ is applied to the insulation layer 421 above the barrier 425 and also extends beyond the insulation layer 421 to the surface of the additional layer 423r touching the upper main surface 419.
  • Layer 417 ′′ serves the same purpose as layer 317 ′′ in the arrangement 300 shown in FIG. 3.
  • both variants are electrically equivalent, since the effects of the mirror charges are not important in either case.
  • An advantage of the arrangement 400 can be considered that the metal layer 417 * is at the same potential as the edge zone 423r, so that mechanical damage at the edge does not lead to short circuits.
  • FIGS. 1 and 2 A comparison of FIGS. 1 and 2 with FIGS. 3 to 5 already shows the basic idea of the invention: the breakthrough takes place in the boundary region of the layers of opposite conductivity, that is to say in the region between the uppermost layer and the layer below it, as soon as a corresponding voltage is applied to the metallic connections of the semiconductor arrangement. This breakthrough can 1 despite the passivation layer 23 take place in the edge region of the semiconductor arrangement 10. It is also possible that locally limited breakthroughs in the embodiment according to FIG. 3.
  • the additional layer 223 or 323 or 423 which are arranged in the breakthrough region, that is to say in the border region of two adjacent layers of opposite conductivity, ensures a flat, spatially homogeneous breakthrough, since the higher and more uniformly n-doped layers 223, 323 and 423 compensate for the fluctuations in the doping in layers 213, 313 and 413.
  • the exemplary embodiments according to FIGS. 4 and 5 differ from the exemplary embodiment shown in FIG. 3 in that an additional barrier, which is identified by the reference number 325 in FIG. 4 and the reference number 425 in FIG. 5, is created.
  • an additional barrier which is identified by the reference number 325 in FIG. 4 and the reference number 425 in FIG. 5, is created.
  • the breakdown region in the boundary region between the uppermost layer 411 and the layer of opposite conductivity 413 is particularly well insulated from the edge region of the semiconductor arrangement 400.
  • This also applies to the border area between the uppermost layer 311 and the layer 313 of the semiconductor arrangement 300 according to FIG. 4, where the barrier 325 ensures the insulation to the edge area.
  • Tests have shown that the semiconductor arrangements according to the invention have a significantly smaller spread of the forward voltage. Experiments with a forward voltage at 100 A were carried out. This showed a clear reduction in the flow voltage and a reduced fluctuation in the flow voltage.
  • the breakdown voltages of conventional semiconductor arrangements were also compared with those according to the invention.
  • the starting point is a silicon semiconductor crystal 350 which, according to FIG. 6, has two layers 315 and 313 of different doping lying one above the other.
  • the different doping of the layers is characterized by n + and n_. It is evident that the layer with a higher doping density is arranged at the bottom.
  • an insulating passivation layer 321 made of silicon oxide is applied to the upper main surface 319 of the silicon crystal 350.
  • Areas of the main surface 319 are covered by known photo processes and an n-doped layer is introduced into the semiconductor crystal 350 from above.
  • Layer 323 is preferably produced by ion implantation with a subsequent diffusion process. For example, phosphorus atoms are introduced. 6c, the main surface 319 of the silicon crystal is then covered in regions and, for example by the implantation of boron atoms, an uppermost layer 311, namely a p-doped layer, is introduced into the semiconductor crystal 350. Boron atoms are not only in the upper area of the left additional layer 3231 but also in an area of the original layer 313 adjoining it on the right.
  • the area of the layer 313 which remains intact during this implantation later serves as a barrier 325 in the finished semiconductor arrangement 300 shown in FIG. 4, which barrier the breakthrough area of the semiconductor arrangement or the Zener diode shown here from the edge thereof, which is on the right in FIG. 6c, keeps away.
  • the upper main surface of the semiconductor crystal 350 is further processed by further known photo and etching steps, and the passivation layer 321 is removed in some areas.
  • the metal layer which is shown in FIG. 4 is then applied, a first region 317 'and a second region 317' 'of the metal layer being produced (see FIG. 4).
  • the lower main surface of the silicon crystal 350 is also provided with a metal layer, which is identified in FIG. 4 by the reference number 317.

Abstract

The invention concerns a semiconductor device with several superposed films of different doping types and densities, a boundary zone being formed between two adjacent films of opposite conductivity types. The device is characterized in that, inside the substrate, an additional film (223; 323; 423) is located whose doping type and density differ from the doping type of adjacent films (211, 213; 311, 313; 411, 413).

Description

Halbleiteranordnung und Verfahren zu deren Herstel¬ lungSemiconductor arrangement and method for its manufacture
Stand der TechnikState of the art
Die Erfindung betrifft eine Halbleiteranordnung nach der Gattung des Anspruchs 1 sowie ein Verfah¬ ren zu dessen Herstellung gemäß Oberbegriff des An¬ spruchs 10.The invention relates to a semiconductor arrangement according to the preamble of claim 1 and a method for its production according to the preamble of claim 10.
Halbleiteranordnungen und deren Herstellungsverfah¬ ren sind bekannt. Beispielsweise bei der Herstel¬ lung von planaren Zener-Dioden ist jedoch die Pro¬ blematik aufgetaucht, daß die Flußspannung, aber auch die Durchbruchspannung einer zu hohen Streuung unterliegt. Darüber hinaus ergeben sich bei den be¬ kannten Halbleiteranordnungen zu große Sperrströme, die letztlich Schaltungen beeinträchtigen, in wel¬ che derartige Halbleiteranordnungen integriert wer¬ den. Schließlich hat es sich herausgestellt, daß die Impulsfestigkeit bei einer Belastung der Diode im Durchbruch nicht ausreichend hoch ist. Vorteile der ErfindungSemiconductor arrangements and their manufacturing processes are known. In the manufacture of planar Zener diodes, for example, the problem has arisen that the forward voltage, but also the breakdown voltage, is subject to an excessive spread. In addition, the known semiconductor arrangements result in excessively large reverse currents which ultimately impair circuits in which such semiconductor arrangements are integrated. Finally, it has been found that the pulse strength is not sufficiently high when the diode is loaded in the breakdown. Advantages of the invention
Bei einer Halbleiteranordnung der erfindungsgemäßen Art mit den in Anspruch 1 genannten Merkmalen las¬ sen sich die genannten Nachteile weitestgehend ver¬ meiden. Insbesondere dadurch, daß zusätzlich zu den üblichen Halbleiterschichten verschiedener Dotie¬ rung und Leitfähigkeitstypen eine in einen Grenzbe¬ reich zwischen zwei Schichten entgegengesetzter Leitfähigkeitstypen eine zusätzliche Schicht vorge¬ sehen ist, läßt sich ein flächiger Durchbruch er¬ zielen, der räumlich homogen ausgebildet ist und im Inneren des Grundsubstrats der Halbleiteranordnung stattfindet. Bei den bekannten Ausführungsformen der Halbleiteranordnung ist dies nicht der Fall. Dort findet der Lawinendurchbruch entweder an der Oberfläche, das heißt, an dem seitlichen Rand der Halbleiteranordnung statt, oder lokal begrenzt in¬ nerhalb des Halbleitersubstrats, wobei der Ort des Durchbruchs von unvermeidlichen Schwankungen der Dotierung abhängt.In the case of a semiconductor arrangement of the type according to the invention with the features mentioned in claim 1, the disadvantages mentioned can be largely avoided. In particular, because in addition to the usual semiconductor layers of different doping and conductivity types, an additional layer is provided in a border area between two layers of opposite conductivity types, a planar breakthrough can be achieved which is spatially homogeneous and Inside the base substrate of the semiconductor device takes place. In the known embodiments of the semiconductor arrangement, this is not the case. There, the avalanche breakthrough takes place either on the surface, that is, on the lateral edge of the semiconductor arrangement, or locally limited inside the semiconductor substrate, the location of the breakthrough being dependent on inevitable fluctuations in the doping.
Bevorzugt wird eine Ausführungsform der Halblei¬ teranordnung, die sich dadurch auszeichnet, daß die zusätzlich in die Grundstruktur der Halbleiteran¬ ordnung eingebrachte Schicht im Bereich des äußeren Randes der angrenzenden Schichten, also am Rand der Halbleiterstruktur unterbrochen ist. Dadurch läßt sich mit hoher Wahrscheinlichkeit vermeiden, daß Durchbrüche am Rand der Halbleiteranordnung auftre¬ ten und damit die bekannten Nachteile vorhanden sind. Weitere Ausgestaltungen der Halbleiteranordnung er¬ geben sich aus den übrigen Unteransprüchen.An embodiment of the semiconductor arrangement is preferred, which is characterized in that the layer additionally introduced into the basic structure of the semiconductor arrangement is interrupted in the region of the outer edge of the adjacent layers, that is to say at the edge of the semiconductor structure. This makes it possible with a high degree of probability to avoid breakthroughs at the edge of the semiconductor arrangement and thus to have the known disadvantages. Further configurations of the semiconductor arrangement result from the other subclaims.
Das erfindungsgemäße Verfahren zur Herstellung der genannten Halbleiteranordnung gemäß Anspruch 10 zeichnet sich dadurch aus, daß bei einem sehr ge¬ ringen Mehraufwand bei der Herstellung der Halblei¬ teranordnung kleinere Streuungen sowohl der Flu߬ spannung als auch der Durchbruchspannung erzielbar sind. Gleichzeitig lassen sich die Sperrströme ver¬ ringern. Schließlich ist die Impulsfestigkeit bei einer Belastung der Diode im Durchbruch außeror¬ dentlich verbessert. Diese Vorteile ergeben sich dadurch, daß zusätzlich zu den gegebenen Schichten der Halbleiteranordnung in den Grenzbereich zwi¬ schen zwei Schichten entgegengesetzter Leitfähig¬ keitstypen eine zusätzliche Schicht eingebracht wird, die vollständig im Inneren der Halbleiteran¬ ordnung untergebracht ist, so daß ein flächiger, räumlich homogener Durchbruch erfolgen kann, wobei Durchbrüche im Randbereich der Anordnung mit hoher Sicherheit vermieden werden.The method according to the invention for producing the named semiconductor arrangement according to claim 10 is characterized in that, with very little additional effort in the manufacture of the semiconductor arrangement, smaller scatterings of both the forward voltage and the breakdown voltage can be achieved. At the same time, the blocking currents can be reduced. Finally, the pulse strength is greatly improved when the diode is loaded in the breakdown. These advantages result from the fact that, in addition to the given layers of the semiconductor arrangement, an additional layer is introduced into the boundary region between two layers of opposite conductivity types, which is completely housed inside the semiconductor arrangement, so that a flat, spatially homogeneous Breakthrough can occur, breakthroughs in the edge region of the arrangement are avoided with a high degree of certainty.
Zusätzlich wird eine Ausführungsform des Verfahrens bevorzugt, bei welcher die zusätzliche Schicht ge¬ genüber dem Randbereich der Halbleiteranordnung un¬ terbrochen ist, so daß dort Durchbrüche besonders unwahrscheinlich sind, daß also die genannten Vor¬ teile mit hoher Sicherheit gegeben sind.In addition, an embodiment of the method is preferred in which the additional layer is interrupted with respect to the edge region of the semiconductor arrangement, so that openings are particularly unlikely there, so that the advantages mentioned are given with a high degree of certainty.
Weitere Ausgestaltungen des Verfahrens ergeben sich aus den übrigen Unteransprüchen. ZeichnungFurther refinements of the method result from the remaining subclaims. drawing
Die Erfindung wird im folgenden anhand der Zeich¬ nung näher erläutert. Es zeigt:The invention is explained in more detail below with reference to the drawing. It shows:
Figur 1 eine bekannte Halbleiteranordnung mit drei Schichten verschiedener Dotierung,*FIG. 1 shows a known semiconductor arrangement with three layers of different doping, *
Figur 2 eine planare Zener-Diode in bekannter AusführungrFigure 2 is a planar Zener diode in a known design
Figur 3 ein erstes Ausführungsbeispiel einer er¬ findungsgemäßen Halbleiteranordnung;FIG. 3 shows a first exemplary embodiment of a semiconductor arrangement according to the invention;
Figur 4 ein weiteres Ausführungsbeispiel einer Halbleiteranordnung;FIG. 4 shows a further exemplary embodiment of a semiconductor arrangement;
Figur 5 ein drittes Ausführungsbeispiel einer Halbleiteranordnung undFigure 5 shows a third embodiment of a semiconductor device and
Figuren 6a bis 6c einzelne Stufen des Herstel¬ lungsverfahrens zur Herstellung einer Halbleiteranordnung nach Figur 4.FIGS. 6a to 6c individual stages of the production process for producing a semiconductor arrangement according to FIG. 4.
Beschreibung der AusführungsbeispieleDescription of the embodiments
Figur 1 gibt den Aufbau einer nichtplanaren Z-Diode wieder.Figure 1 shows the structure of a non-planar Zener diode.
Ausgangspunkt der Betrachtungen ist ein Halb¬ leiterbauelement mit dem grundsätzlichen in Figur 1 dargestellten Aufbau. Es wird davon ausgegangen, daß das Halbleiterelement 10 auf Silizium-Basis aufgebaut ist und drei unterschiedlich dotierte Schichten 11, 13 und 15 aufweist. Die Halbleiteran- Ordnung 10 ist über eine geeignete Lotverbindung 17 mit metallischen Anschlußkontakten 19 und 21 ver¬ bunden, die zu einer hier nicht weiter dargestell¬ ten elektronischen Schaltung gehören.The starting point for the considerations is a semiconductor component with the basic structure shown in FIG. 1. It is assumed that the semiconductor element 10 is constructed on a silicon basis and has three differently doped layers 11, 13 and 15. The semiconductor Order 10 is connected via a suitable solder connection 17 to metallic connection contacts 19 and 21, which belong to an electronic circuit not shown here.
Der Randbereich, in Figur 1 der rechte Rand, der Halbleiteranordnung 10 ist mit Hilfe eines geeigne¬ ten Materials, beispielsweise durch Glas, passi- viert. In Figur 1 ist hier ein Glastropfen 23 ange¬ deutet.The edge region, in FIG. 1 the right edge, of the semiconductor arrangement 10 is passivated with the aid of a suitable material, for example through glass. A glass drop 23 is indicated here in FIG.
Die unterste Schicht 15 der Halbleiteranordnung- ist stärker dotiert als die mittlere Schicht 13. Dies ist dadurch gekennzeichnet, daß die unterste Schicht 15 mit n+ und die mittlere Schicht 13 mit n_ gekennzeichnet ist. Beide Schichten gehören dem gleichen Leitfähigkeitstyp an.The bottom layer 15 of the semiconductor arrangement is more heavily doped than the middle layer 13. This is characterized in that the bottom layer 15 is labeled n + and the middle layer 13 is labeled n_. Both layers belong to the same conductivity type.
Über diesen beiden Schichten ist eine dritte p-do- tierte oberste Schicht 11 angeordnet, die mit dem Lot 17 mit dem oberen Kontakt 19 verbunden ist, während die unterste Schicht 15 über eine Lot¬ schicht 17 mit dem Kontakt 21 elektrisch leitend verbunden ist.A third p-doped top layer 11 is arranged above these two layers, which is connected to the solder 17 with the upper contact 19, while the bottom layer 15 is electrically conductively connected to the contact 21 via a solder layer 17.
überträgt man diesen allgemeinen Aufbau einer be¬ kannten Halbleiteranordnung auf eine planare Zener- Diode, so ergibt sich der in Figur 2 wiedergegebene Aufbau.If this general structure of a known semiconductor arrangement is transferred to a planar Zener diode, the structure shown in FIG. 2 results.
Die als planare Zener-Diode bezeichnete Halblei¬ teranordnung 100 weist wiederum drei Schichten 111, 113 und 115 auf, die übereinanderliegend angeordnet sind und verschiedene Dotierungen aufweisen. Auch die Halbleiteranordnung 100 beruht auf Silizium-Ba¬ sis.The semiconductor arrangement 100 referred to as a planar Zener diode in turn has three layers 111, 113 and 115 which are arranged one above the other and have different dopings. Also the semiconductor arrangement 100 is based on silicon.
Die unterste Schicht 115 ist wiederum stärker do¬ tiert als die mittlere Schicht 113, entsprechend wurden die Kennzeichnungen der Schichten mit n+und n_ gewählt. Die unterste Schicht ist elektrisch leitend mit einer Metallschicht 117 verbunden. Auch die oberste Schicht 111, die hier p-dotiert ausge¬ führt ist, ist mit einer Metallschicht 117* verbun¬ den.The bottom layer 115 is again more heavily doped than the middle layer 113, and the labels of the layers with n + and n_ were chosen accordingly. The bottom layer is electrically conductively connected to a metal layer 117. The top layer 111, which is p-doped here, is also connected to a metal layer 117 *.
Über diese Metallschichten findet die elektrische Ankopplung der Zener-Diode mit einer zugehörigen Schaltung statt.The electrical coupling of the Zener diode with an associated circuit takes place via these metal layers.
Bei dem in Figur 2 dargestellten Ausführungsbei¬ spiel erstreckt sich die mittlere Schicht 113 bis zur oberen Hauptoberfläche der Halbleiteranordnung ' 110. Die oberste Schicht 111 ist quasi als Wanne in die mittlere Schicht 113 eindiffundiert.In the exemplified embodiment shown in Figure 2, the middle layer 113 extends up to the upper major surface of the semiconductor device '110. The top layer 111 is diffused quasi as a trough in the middle layer 113th
Auf der oberen Hauptoberfläche 119 der Halbleitera¬ nordnung 110 ist eine Passivierungsschicht 121 auf¬ gebracht, die sich zumindest über die mittlere Schicht 113 erstreckt, sofern diese die obere Hauptfläche der Halbleiteranordnung 110 berührt, und auch den Grenzbereich in der oberen HauptOber¬ fläche zwischen der obersten Schicht 111 und der mittleren Schicht 113 überdeckt.On the upper main surface 119 of the semiconductor arrangement 110, a passivation layer 121 is applied, which extends at least over the middle layer 113, provided that it contacts the upper main surface of the semiconductor arrangement 110, and also the boundary region in the upper main surface between the top layer 111 and the middle layer 113 covered.
Die Passivierungsschicht besteht vorzugsweise aus einem isolierenden Material, beispielsweise aus in einem Oxidationsverfahren hergestellten Silizium¬ oxid. Figur 3 zeigt ein erstes Ausführungsbeispiel einer Silizium-Anordnung 200, die grundsätzlich die glei¬ chen Schichten aufweist, wie die Halbleiteranord¬ nung 100 gemäß Figur 2. Als oberste Schicht ist eine erste Schicht 211 erkennbar, die beiden unte¬ ren Schichten 213 und 215 sind hier durch eine Zwi¬ schenschicht 223 von der obersten Schicht 211 ge¬ trennt.The passivation layer preferably consists of an insulating material, for example silicon oxide produced in an oxidation process. FIG. 3 shows a first exemplary embodiment of a silicon arrangement 200, which basically has the same layers as the semiconductor arrangement 100 according to FIG. 2. The first layer 211, the two lower layers 213 and 215, can be seen as the top layer are separated from the uppermost layer 211 by an intermediate layer 223.
Die oberste Schicht 211 ist p-dotiert, die zusätz¬ liche Schicht 223 ist n-dotiert. Die beiden unteren Schichten 213 und 215 sind unterschiedlich dotiert, wobei die unterste Schicht 215 höher dotiert ist, als die darüberliegende Schicht 213. Dieser Tatsa¬ che ist durch die Kennzeichnung mit n+ in der un¬ tersten Schicht 215 und mit n_ der darüberliegenden Schicht 213 Rechnung getragen.The top layer 211 is p-doped, the additional layer 223 is n-doped. The two lower layers 213 and 215 are doped differently, the lowest layer 215 being doped higher than the layer 213 above it. This fact is due to the identification with n + in the bottom layer 215 and with n_ the layer above 213 taken into account.
Auch hier wird davon ausgegangen, daß die Halblei¬ teranordnung 200 beispielsweise als Zener-Diode wirkt und auf Silizium-Basis hergestellt ist.Here too, it is assumed that the semiconductor arrangement 200 acts, for example, as a Zener diode and is manufactured on a silicon basis.
Die unterste Schicht 215 ist mit einer Metall¬ schicht 217 verbunden, die oberste Schicht 211 mit einer Metallschicht 217'.The bottom layer 215 is connected to a metal layer 217, the top layer 211 to a metal layer 217 '.
Bei diesem Ausführungsbeispiel erstreckt sich die zusätzliche Schicht 223 bis zur oberen Hauptober¬ fläche 219 des Halbleitersubstrats 200. Sie ist in einem weiten Bereich durch eine Passivierungs¬ schicht 221 aus Siliziumoxid abgedeckt.In this exemplary embodiment, the additional layer 223 extends to the upper main surface 219 of the semiconductor substrate 200. It is covered in a wide area by a passivation layer 221 made of silicon oxide.
Auf der oberen Hauptfläche 219 des Siliziumkri¬ stalls ist eine Metallschicht 217' angebracht, die die oberste Schicht 211 und daran angrenzende Be¬ reiche der Passivierungsschicht 221 überdeckt.A metal layer 217 'is attached to the upper main surface 219 of the silicon crystal the uppermost layer 211 and adjacent areas of the passivation layer 221 are covered.
Durch diese Überdeckung kann erreicht werden, daß beim Betrieb im Durchbruch die Gebiete hoher Feld¬ stärke in den Schichten 211 und 223 unterhalb des Metalls liegen, und die Sperrfähigkeit der Halblei¬ teranordnung durch Einflüsse der Umgebung nicht be¬ einträchtigt wird. Voraussetzung dafür ist, daß das Sperrverhalten der Anordnung durch Spiegelladungen der Metallschicht 217' in der Zwischenschicht 223 nicht wesentlich beeinflußt wird. Das ist bei der vorliegenden Anordnung mit Durchbruchspannungen von ca. 20 V und Dicken der Schicht 211 von mehr als lμm sicher gewährleistet.As a result of this coverage, the areas of high field strength in the layers 211 and 223 lie below the metal during operation in the breakthrough, and the blocking capacity of the semiconductor arrangement is not impaired by influences from the environment. The prerequisite for this is that the blocking behavior of the arrangement is not significantly influenced by mirror charges of the metal layer 217 'in the intermediate layer 223. This is guaranteed with the present arrangement with breakdown voltages of approximately 20 V and thicknesses of layer 211 of more than 1 μm.
Figur 4 zeigt ein zweites Ausführungsbeispiel der Halbleiteranordnung 300. Auch hier wird davon aus¬ gegangen, daß ein Silizium-Halbleiterkristall als Basis der Anordnung dient.FIG. 4 shows a second exemplary embodiment of the semiconductor arrangement 300. Here too it is assumed that a silicon semiconductor crystal serves as the basis of the arrangement.
Die Halbleiteranordnung 300 weist wiederum drei Hauptschichten 311, 313 und 315 auf, die mit ver¬ schiedenen Dotierungen versehen sind. Die unterste Schicht 315 ist stark dotiert, was mit n+ gekenn¬ zeichnet ist. Die darüberliegende Schicht weist eine gleichartige Dotierung auf, deren Konzentra¬ tion jedoch geringer ist. Dieser Tatsache ist durch die Kennzeichnung n_ Rechnung getragen. Die beiden unteren Schichten sind, wie bei dem Ausführungsbei¬ spiel gemäß Figur 3, vom gleichen Leitfähigkeits¬ typ. Die oberste Schicht 311 ist p-dotiert, also vom entgegengesetzten Leitungsfähigkeitstyp. In dem Halbleiterkristall ist eine zusätzliche Schicht 323 eingebracht, die n-dotiert und damit vom gleichen Leistungsfahigkeitstyp ist wie die beiden darunterliegenden Schichten. Die zusätzliche Schicht ist bei dem hier dargestellten Ausführungs¬ beispiel nicht durchgehend ausgebildet. Es gibt einen linken Bereich 3231 und einen rechten Bereich 323r. Beide Bereiche sind dadurch voneinander ge¬ trennt, daß die Schicht 313 einen bis zur oberen Hauptoberfläche 319 durchgezogenen Bereich auf¬ weist, der als Barriere 325 dient und die zusätzli¬ che Schicht 323 unterbricht.The semiconductor arrangement 300 in turn has three main layers 311, 313 and 315, which are provided with different dopings. The bottom layer 315 is heavily doped, which is marked with n + . The overlying layer has a similar doping, the concentration of which is, however, lower. This fact is taken into account by the identification n_. As in the exemplary embodiment according to FIG. 3, the two lower layers are of the same conductivity type. The top layer 311 is p-doped, that is to say of the opposite conductivity type. An additional layer 323 is introduced in the semiconductor crystal and is n-doped and thus of the same performance type as the two layers below. The additional layer is not continuous in the embodiment shown here. There is a left area 3231 and a right area 323r. The two areas are separated from one another in that the layer 313 has an area which is continuous as far as the upper main surface 319 and which serves as a barrier 325 and interrupts the additional layer 323.
Die unterste Schicht 315 ist elektrisch leitend verbunden mit einer metallischen Schicht 317 auf der unteren Hauptoberfläche der Halbleiteranordnung 300. Auf der Oberseite, auf der oberen Hauptober¬ fläche 319 ist über der obersten Schicht 311 eine weitere Metallschicht 317' angeordnet, die auch einen Bereich 317' ' aufweist, der oberhalb der Bar¬ riere 325 angeordnet ist. Die metallischen Bereiche 317' und 317' ' sind elektrisch leitend miteinander verbunden. Allerdings ist der Bereich 31711 nicht unmittelbar auf der oberen Hauptoberfläche der Halbleiteranordnung 300 angeordnet. In diesem Be¬ reich befindet sich vielmehr eine isolierende Sili¬ ziumoxidschicht 321, die auch die beiden angrenzen¬ den Bereiche, nämlich die oberste Schicht 311 und den Bereich 323r der zusätzlichen Schicht 323 über¬ deckt.•The lowermost layer 315 is electrically conductively connected to a metallic layer 317 on the lower main surface of the semiconductor arrangement 300. On the upper side, on the upper main surface 319, a further metal layer 317 ′ is arranged above the uppermost layer 311, which also has a region 317 '', which is arranged above the barrier 325. The metallic regions 317 'and 317''are connected to one another in an electrically conductive manner. However, the region 317 11 is not arranged directly on the upper main surface of the semiconductor arrangement 300. Rather, in this area there is an insulating silicon oxide layer 321, which also covers the two adjoining areas, namely the top layer 311 and the area 323r of the additional layer 323.
Dadurch, daß die als Barriere 325 bezeichneten, schwach dotierten Gebiete, in denen im Durchbruch- betrieb eine erhöhte Feldstärke auftritt, vollstän- dig von der Metallschicht 317' * überdeckt werden, ist eine noch besser wirksame Abschirmung von Umge¬ bungseinflüssen auf das Sperrverhalten sicherge¬ stellt als im Falle der in Figur 2 dargestellten Anordnung 200.The fact that the weakly doped areas designated as barrier 325, in which an increased field strength occurs during breakthrough operation, dig are covered by the metal layer 317 '*, an even more effective shielding of environmental influences on the blocking behavior is ensured than in the case of the arrangement 200 shown in FIG. 2.
Figur 5 zeigt ein drittes Ausführungsbeispiel einer auf Silizium-Basis beruhenden Halbleiteranordnung 400. Auch bei diesem Ausführungsbeispiel befinden sich wiederum drei übereinanderliegende Schichten 411, 413 und 415, wobei die oberste Schicht 411 p- dotiert ist und von einem ersten Leitungsfähig- keitstyp ist. Die beiden anderen Schichten 413 und 415 sind vom entgegengesetzten Leitungsfähigkeitε- typ und n-dotiert, wobei die unterste Schicht 415 stärker dotiert ist als die darüberliegende Schicht 413, was durch die Kennzeichnung n+ und n_ angedeu¬ tet ist.FIG. 5 shows a third exemplary embodiment of a semiconductor arrangement 400 based on silicon. Also in this exemplary embodiment there are again three layers 411, 413 and 415 lying one above the other, the uppermost layer 411 being p-doped and having a first conductivity type. The other two layers 413 and 415 are of the opposite conductivity type and n-doped, the lowermost layer 415 being more heavily doped than the layer 413 above, which is indicated by the identification n + and n_.
In dem Grenzbereich der Schichten entgegengesetzten Leitungsfähigkeitstyps, nämlich zwischen der Schicht 411 und der Schicht 413 befindet sich eine zusätzliche Schicht 423, die wiederum, wie bei dem Ausführungsbeispiel gemäß Figur 4, zwei Bereiche aufweist, einen linken Bereich 4231 und einen rech¬ ten Bereich 423r. Die beiden Bereiche sind durch eine Barriere 425 voneinander getrennt, die durch einen bis zur oberen Hauptoberfläche 419 der Halb¬ leiteranordnung 400 hochgezogenen Bereich der Schicht 413 gebildet wird.In the boundary region of the layers of opposite conductivity type, namely between layer 411 and layer 413, there is an additional layer 423, which in turn, as in the exemplary embodiment according to FIG. 4, has two regions, a left region 4231 and a right region 423r . The two areas are separated from one another by a barrier 425, which is formed by an area of the layer 413 which is pulled up to the upper main surface 419 of the semiconductor arrangement 400.
Die zusätzliche Schicht 423 ist wiederum n-dotiert und damit vom entgegengesetzten Leitungsfähigkeits- typ wie die oberste Schicht 411. Die unterste Schicht 415 ist elektrisch leitend mit einer Metallschicht 417 verbunden, die auf der un¬ teren Hauptoberfläche der Halbleiteranordnung 400 angeordnet ist. Auf der gegenüberliegenden oberen Hauptoberfläche 419 ist wiederum eine Metallschicht 417' angeordnet, welche die oberste Schicht 411 überdeckt. Die Barriere 425 wird durch eine isolie¬ rende Siliziumoxid-Schicht 421 abgedeckt. Diese Schicht wird zumindest bereichsweise von der Me¬ tallschicht 417' überzogen. Oberhalb der Barriere 425 ist auf die Isolationsschicht 421 eine Metall¬ schicht 417' ' aufgebracht, die sich auch über die Isolationsschicht 421 hinaus bis zur Oberfläche der die obere Hauptoberfläche 419 berührenden zusätzli¬ chen Schicht 423r erstreckt. Die Schicht 417' ' dient demselben Zweck wie die Schicht 317' ' bei der in Figur 3 dargestellten Anordnung 300. Bei den vorliegenden Durchbruchspannungen und Oxiddicken sind beide Varianten elektrisch gleichwertig, da die Auswirkungen der Spiegelladungen in beiden Fäl¬ len nicht von Bedeutung sind. Als Vorteil der An¬ ordnung 400 kann gewertet werden, daß die Metall¬ schicht- 417* ' auf dem gleichen Potential liegt wie die Randzone 423r, so daß mechanische Beschädigun¬ gen am Rand nicht zu Kurzschlüssen führen. Bereits ein Vergleich der Figuren 1 und 2 mit den Figuren 3 bis 5 zeigt den Grundgedanken der Erfindung: Im Grenzbereich der Schichten entgegengesetzter Leit¬ fähigkeit, also in dem Bereich zwischen der ober¬ sten Schicht und der darunterliegenden Schicht der Halbleiteranordnung findet der Durchbruch statt, sobald an die metallischen Anschlüsse der Halblei¬ teranordnung eine entsprechende Spannung angelegt wird. Dieser Durchbruch kann bei der Ausführungs- form gemäß Figur 1 trotz der Passivierungsschicht 23 im Randbereich der Halbleiteranordnung 10 statt¬ finden. Es ist auch möglich, daß lokal begrenzte Durchbrüche bei dem Ausführungsbeispiel gemäß FigurThe additional layer 423 is in turn n-doped and thus of the opposite conductivity type as the top layer 411. The lowermost layer 415 is electrically conductively connected to a metal layer 417, which is arranged on the lower main surface of the semiconductor arrangement 400. A metal layer 417 ′, which covers the uppermost layer 411, is in turn arranged on the opposite upper main surface 419. The barrier 425 is covered by an insulating silicon oxide layer 421. This layer is covered at least in regions by the metal layer 417 '. A metal layer 417 ″ is applied to the insulation layer 421 above the barrier 425 and also extends beyond the insulation layer 421 to the surface of the additional layer 423r touching the upper main surface 419. Layer 417 ″ serves the same purpose as layer 317 ″ in the arrangement 300 shown in FIG. 3. In the case of the breakdown voltages and oxide thicknesses present, both variants are electrically equivalent, since the effects of the mirror charges are not important in either case. An advantage of the arrangement 400 can be considered that the metal layer 417 * is at the same potential as the edge zone 423r, so that mechanical damage at the edge does not lead to short circuits. A comparison of FIGS. 1 and 2 with FIGS. 3 to 5 already shows the basic idea of the invention: the breakthrough takes place in the boundary region of the layers of opposite conductivity, that is to say in the region between the uppermost layer and the layer below it, as soon as a corresponding voltage is applied to the metallic connections of the semiconductor arrangement. This breakthrough can 1 despite the passivation layer 23 take place in the edge region of the semiconductor arrangement 10. It is also possible that locally limited breakthroughs in the embodiment according to FIG
2 im Grenzbereich zwischen der obersten Schicht 111 und der darunterliegenden Schicht 113 auftreten. Diese Phänomene lassen sich mit den in den Figuren2 occur in the border area between the uppermost layer 111 and the underlying layer 113. These phenomena can be compared to those in the figures
3 bis 5 dargestellten Ausführungsbeispielen vermei¬ den. Durch die zusätzliche Schicht 223 beziehungs¬ weise 323 oder 423, die im Durchbruchsbereich, also im Grenzbereich zweier benachbarter Schichten ent¬ gegengesetzter Leitungsfähigkeit angeordnet sind, wird ein flächiger, räumlich homogener Durchbruch sichergestellt, da die höher und gleichmäßiger n- dotierten Schichten 223, 323 und 423 die Schwankun¬ gen der Dotierung in den Schichten 213, 313 und 413 ausgleichen.Avoid 3 to 5 illustrated embodiments. The additional layer 223 or 323 or 423, which are arranged in the breakthrough region, that is to say in the border region of two adjacent layers of opposite conductivity, ensures a flat, spatially homogeneous breakthrough, since the higher and more uniformly n-doped layers 223, 323 and 423 compensate for the fluctuations in the doping in layers 213, 313 and 413.
Die Ausführungsbeispiele gemäß den Figuren 4 und 5 unterscheiden sich von dem in Figur 3 dargestellten Ausführungsbeispiel dadurch, daß eine zusätzliche Barriere, die in Figur 4 mit der BezugsZiffer 325 und in Figur 5 mit der BezugsZiffer 425 gekenn¬ zeichnet ist, geschaffen wird. Dadurch wird der Durchbruchsbereich im Grenzbereich zwischen der obersten Schicht 411 und der Schicht entgegenge¬ setzter Leitungsfähigkeit 413 besonders gut vom Randbereich der Halbleiteranordnung 400 isoliert. Dies gilt auch für den Grenzbereich zwischen der obersten Schicht 311 und der Schicht 313 der Halb¬ leiteranordnung 300 gemäß Figur 4, wo die Barriere 325 die Isolierung zum Randbereich sicherstellt. Anhand von Versuchen wurde nachgewiesen, daß die erfindungsgemäßen Halbleiteranordnungen eine we¬ sentlich kleinere Streuung der Flußspannung aufwei¬ sen. Es wurden Versuche mit einer Flußspannung bei 100 A durchgeführt. Dabei zeigte sich eine deutli¬ che Reduktion der Flußspannung und eine reduzierte Schwankung der Flußspannung. Auch wurden die Durch¬ bruchspannungen herkömmlicher Halbleiteranordnungen mit denen nach der Erfindung verglichen. Es hat sich gezeigt, daß die Streuung der Spannung wesent¬ lich kleiner ist.The exemplary embodiments according to FIGS. 4 and 5 differ from the exemplary embodiment shown in FIG. 3 in that an additional barrier, which is identified by the reference number 325 in FIG. 4 and the reference number 425 in FIG. 5, is created. As a result, the breakdown region in the boundary region between the uppermost layer 411 and the layer of opposite conductivity 413 is particularly well insulated from the edge region of the semiconductor arrangement 400. This also applies to the border area between the uppermost layer 311 and the layer 313 of the semiconductor arrangement 300 according to FIG. 4, where the barrier 325 ensures the insulation to the edge area. Tests have shown that the semiconductor arrangements according to the invention have a significantly smaller spread of the forward voltage. Experiments with a forward voltage at 100 A were carried out. This showed a clear reduction in the flow voltage and a reduced fluctuation in the flow voltage. The breakdown voltages of conventional semiconductor arrangements were also compared with those according to the invention. It has been shown that the spread of the voltage is considerably smaller.
Schließlich wurden bei einer gegebenen Spannung von 18 V die Sperrströme gemessen. Es zeigte sich, daß diese Ströme bei den erfindungsgemäßen Halbleiter¬ anordnungen beziehungsweise Zener-Dioden wesentlich kleiner waren als bei Standarddioden.Finally, the reverse currents were measured at a given voltage of 18 V. It was found that these currents in the semiconductor arrangements or zener diodes according to the invention were substantially smaller than in the case of standard diodes.
Außerdem wurden Versuche durchgeführt, anhand derer die Impulsfestigkeit der Halbleiteranordnungen ge¬ prüft wurde. Dabei wurden rechteckige Leistungsim¬ pulse an die Anordnung gelegt, beispielsweise 1000 Impulse mit 0,6 ms Pulszeit und 3 s Abstand zwi¬ schen zwei Impulsen. Bei einer Gehäusetemperatur von 175 °C liegt die Ausfallgrenze für Standarddi¬ oden üblicherweise bei 2500 W. Bei den erfindungs- gemäß aufgebauten Planardioden konnte bis zu einer durch den Versuchsaufbau vorgegebenen Grenze von 3400 W kein Ausfall beobachtet werden.In addition, tests were carried out on the basis of which the pulse strength of the semiconductor arrangements was checked. Rectangular power pulses were applied to the arrangement, for example 1000 pulses with a pulse time of 0.6 ms and a 3 s interval between two pulses. At a housing temperature of 175 ° C, the failure limit for standard diodes is usually 2500 W. In the planar diodes constructed according to the invention, no failure could be observed up to a limit of 3400 W predetermined by the experimental setup.
Wenn auch die Erläuterungen und die Versuche auf Zener-Dioden beschränkt waren, so ist der Grundge¬ danke der Erfindung auf 'alle planaren Bauelemente übertragbar, beispielsweise auf Bipolartransistoren und MOS-Transistoren. Im folgenden soll anhand der Figuren 6a bis 6c bei¬ spielhaft das Herstellungsverfahren für das in Fi¬ gur 4 dargestellte Ausführungsbeispiel erläutert werden.If the explanations and attempts to Zener diodes were limited, so is the Grundge¬ thank the invention of 'all planar components transferred, for example, bipolar and MOS transistors. In the following, the manufacturing method for the embodiment shown in FIG. 4 will be explained by way of example with reference to FIGS. 6a to 6c.
Ausgangspunkt ist ein Silizium-Halbleiterkristall 350, der -gemäß Figur 6a- zwei übereinanderliegende Schichten 315 und 313 verschiedener Dotierung auf¬ weist. Die unterschiedliche Dotierung der Schichten ist durch n+ und n_ gekennzeichnet. Es ist ersicht¬ lich, daß die Schicht mit höherer Dotierungsdichte unten angeordnet ist.The starting point is a silicon semiconductor crystal 350 which, according to FIG. 6, has two layers 315 and 313 of different doping lying one above the other. The different doping of the layers is characterized by n + and n_. It is evident that the layer with a higher doping density is arranged at the bottom.
Während einer Grundoxidation wird eine isolierende Passivierungsschicht 321 aus Siliziumoxid auf die obere Hauptoberfläche 319 des Siliziumkristalls 350 aufgebracht.During a basic oxidation, an insulating passivation layer 321 made of silicon oxide is applied to the upper main surface 319 of the silicon crystal 350.
Durch bekannte Fotoverfahren werden Bereiche der Hauptoberfläche 319 abgedeckt und eine n-dotierte Schicht von oben in den Halbleiterkristall 350 ein¬ gebracht.Areas of the main surface 319 are covered by known photo processes and an n-doped layer is introduced into the semiconductor crystal 350 from above.
Aus Figur 6b ist ersichtlich, daß zwischen den bei¬ den Bereichen der n-dotierten Schicht 323 ein un¬ veränderter Bereich der ursprünglichen Schicht 313 bestehen bleibt, so daß ein linker Bereich 3231 und ein rechter Bereich 323r der zusätzlichen Schicht entsteht.It can be seen from FIG. 6b that an unchanged area of the original layer 313 remains between the two areas of the n-doped layer 323, so that a left area 3231 and a right area 323r of the additional layer are created.
Die Schicht 323 wird vorzugsweise durch Ionenim¬ plantation mit einem anschließenden Diffusionsvor- gang hergestellt. Beispielsweise werden Phosphor¬ atome eingebracht. Anschließend wird gemäß Figur 6c die Hauptoberflä¬ che 319 des Siliziumkristalls bereichsweise abge¬ deckt und, beispielsweise durch die Implantation von Boratomen eine oberste Schicht 311, nämlich eine p-dotierte Schicht in den Halbleiterkristall 350 eingebracht. Dabei werden Boratome nicht nur in den oberen Bereich der linken zusätzlichen Schicht 3231 sondern auch in einen rechts daran angrenzen¬ den Bereich der ursprünglichen Schicht 313.Layer 323 is preferably produced by ion implantation with a subsequent diffusion process. For example, phosphorus atoms are introduced. 6c, the main surface 319 of the silicon crystal is then covered in regions and, for example by the implantation of boron atoms, an uppermost layer 311, namely a p-doped layer, is introduced into the semiconductor crystal 350. Boron atoms are not only in the upper area of the left additional layer 3231 but also in an area of the original layer 313 adjoining it on the right.
Der Bereich der Schicht 313, der während dieser Im¬ plantation unversehrt bleibt, dient später bei der fertigen in Figur 4 wiedergegebenen Halbleiteran¬ ordnung 300 als Barriere 325, die den Durchbruchbe- reich der Halbleiteranordnung beziehungsweise der hier dargestellten Zener-Diode von deren Rand, der in Figur 6c rechts liegt, fernhält.The area of the layer 313 which remains intact during this implantation later serves as a barrier 325 in the finished semiconductor arrangement 300 shown in FIG. 4, which barrier the breakthrough area of the semiconductor arrangement or the Zener diode shown here from the edge thereof, which is on the right in FIG. 6c, keeps away.
Durch weitere bekannte Foto- und Ätzschritte wird die obere Hauptoberfläche des Halbleiterkristalls 350 weiter bearbeitet und dabei die Passivierungs¬ schicht 321 bereichsweise abgetragen. Anschließend wird die Metallschicht, die in Figur 4 dargestellt ist, aufgetragen, wobei ein erster Bereich 317' und ein zweiter Bereich 317' ' der Metallschicht herge¬ stellt wird (siehe Figur 4) .The upper main surface of the semiconductor crystal 350 is further processed by further known photo and etching steps, and the passivation layer 321 is removed in some areas. The metal layer which is shown in FIG. 4 is then applied, a first region 317 'and a second region 317' 'of the metal layer being produced (see FIG. 4).
Darüber hinaus wird auch die untere Hauptoberfläche des Siliziumkristalls 350 mit einer Metallschicht versehen, die in Figur 4 mit der Bezugsziffer 317 gekennzeichnet ist.In addition, the lower main surface of the silicon crystal 350 is also provided with a metal layer, which is identified in FIG. 4 by the reference number 317.
Nach allem ist ersichtlich, daß sich die Vorteile der- erfindungsgemäßen Halbleiteranordnung auf ein¬ fache Weise mit Hilfe von bekannten Herstellungs- schritten erzielen lassen. Dadurch wird also die Herstellung eines derartigen Halbleiterschaltele¬ ments einfach durchführbar sein. After all, it can be seen that the advantages of the semiconductor arrangement according to the invention can be achieved in a simple manner with the aid of known manufacturing allow steps to be achieved. The manufacture of such a semiconductor switching element will thus be simple to carry out.

Claims

Ansprüche Expectations
1. Halbleiteranordnung mit mehreren übereinander- liegenden, verschiedene Dotierungsarten und -dich¬ ten aufweisenden Schichten, die einen Grenzbereich zweier benachbarter Schichten entgegengesetzten Leitfähigkeitstyps bilden, gekennzeichnet durch eine im Inneren des Grundsubstrats angeordnete zu¬ sätzliche Schicht (223;323;423) , deren Dotierungε- art und -dichte von der Dotierung benachbarter Schichten (211,213;311,313;411,413) abweicht.1. Semiconductor arrangement with a plurality of layers, one above the other, having different doping types and densities, which form a border region of two adjacent layers of opposite conductivity type, characterized by an additional layer (223; 323; 423) arranged in the interior of the base substrate, the Doping type and density deviate from the doping of adjacent layers (211.213; 311.313; 411.413).
2. Halbleiteranordnung nach Anspruch l, dadurch gekennzeichnet, daß zwei verschiedene Dotierungs¬ dichten aufweisende, übereinanderliegende Schichten (213,215;313,315;413,415) gleichen Leitfähigkeits¬ typs vorgesehen sind und eine daruberliegende Schicht (211;311;411) entgegengesetzten Leitfähig- keitstyps.2. Semiconductor arrangement according to Claim 1, characterized in that two layers (213, 215; 313, 315; 413, 415) of the same conductivity having two different doping densities are provided, and a layer (211; 311; 411) of opposite conductivity type is disposed thereover.
3- Halbleiteranordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die zusätzliche Schicht (223,-323;423) bis zu dem Grenzbereich der beiden benachbarten Schichten gleichen Leitfähigkeitstyps reicht.3- semiconductor device according to claim 1 or 2, characterized in that the additional layer (223, -323; 423) up to the boundary region of the two neighboring layers of the same conductivity type are sufficient.
4. Halbleiteranordnung nach einem der vorherge¬ henden Ansprüche, dadurch gekennzeichnet, daß die zusätzliche Schicht (323;423) im Bereich des äuße¬ ren Randes der angrenzenden Schichten durch eine Barriere (325,-425) unterbrochen ist.4. Semiconductor arrangement according to one of the preceding claims, characterized in that the additional layer (323; 423) is interrupted in the region of the outer edge of the adjacent layers by a barrier (325, -425).
5- Halbleiteranordnung nach einem der vorherge¬ henden Ansprüche, dadurch gekennzeichnet, daß die obere Hauptoberfläche (21 ;319;419) zumindest be- reichsweise durch eine Passivierungsschicht (221;321;421) abgedeckt ist, die vorzugsweise aus Siliziumoxid besteht.5- Semiconductor arrangement according to one of the preceding claims, characterized in that the upper main surface (21; 319; 419) is at least partially covered by a passivation layer (221; 321; 421), which preferably consists of silicon oxide.
6. Halbleiteranordnung nach einem der vorherge¬ henden Ansprüche, dadurch gekennzeichnet, daß die untere Hauptoberfläche mit einer Metallschicht (217;317;417) überdeckt ist, an der zumindest die direkt angrenzende Schicht elektrisch leitend ange¬ schlossen ist.6. Semiconductor arrangement according to one of the preceding claims, characterized in that the lower main surface is covered with a metal layer (217; 317; 417) to which at least the directly adjacent layer is connected in an electrically conductive manner.
7- Halbleiteranordnung nach einem der vorherge¬ henden Ansprüche, dadurch gekennzeichnet, daß auf der oberen Hauptoberfläche (219;319;419) eine Me¬ tallschicht (217' ;317' ;417') vorgesehen ist, die die oberste Schicht (211;311;411) entgegengesetzten Leitfähigkeitstyps überdeckt, daß vorzugsweise auch Bereiche der Passivierungsschicht (221;321; 21) überdeckt sind.7- semiconductor arrangement according to one of the preceding claims, characterized in that a metal layer (217 '; 317'; 417 ') is provided on the upper main surface (219; 319; 419) and which covers the uppermost layer (211; 311; 411) of opposite conductivity type that areas of the passivation layer (221; 321; 21) are preferably also covered.
&. Halbleiteranordnung nach einem der vorherge¬ henden Ansprüche, dadurch gekennzeichnet, daß auf der oberen Hauptoberfläche (419) auch in dem Be- reich eine Metallschicht (417'') vorgesehen ist, in den die zusätzliche Schicht (423r) diese Hauptober¬ fläche berührt, und daß diese Metallschicht gegen¬ über den anderen Metallschichten (417') auf der oberen Hauptoberfläche isoliert ist.&. Semiconductor arrangement according to one of the preceding claims, characterized in that on the upper main surface (419) also in the loading A metal layer (417 '') is provided in which the additional layer (423r) touches this main surface, and that this metal layer is insulated from the other metal layers (417 ') on the upper main surface.
. Verfahren zur Herstellung einer Halbleiteran¬ ordnung, insbesondere einer Halbleiteranordnung nach einem der Ansprüche 1 bis 8 , mit mehreren, aufeinanderfolgenden Foto-, Abdeckungs- und Dotie- rungsschritten, mit denen in ein Halbleitersubstrat verschiedene Dotierungsarten und -dichten aufwei¬ sende Schichten eingebracht werden, so daß minde¬ stens ein Grenzbereich zweier benachbarter Schich¬ ten entgegengesetzten Leitfähigkeitstyps gebildet wird, dadurch gekennzeichnet, daß in das Grund¬ substrat zur Schaffung einer zusätzlichen Schicht eine Schicht mit einer von der bereits bestehenden Dotierung abweichenden Dotierungsdichte eingebracht und in diese zusätzliche Schicht eine Schicht mit entgegengesetztem Leitfähigkeitstyp eingebracht wird.. Method for producing a semiconductor arrangement, in particular a semiconductor arrangement according to one of Claims 1 to 8, with a plurality of successive photo, covering and doping steps, with which layers having different doping types and densities are introduced into a semiconductor substrate, so that at least a boundary region of two adjacent layers of opposite conductivity type is formed, characterized in that a layer with a doping density deviating from the existing doping is introduced into the base substrate to create an additional layer and a layer in this additional layer with the opposite conductivity type.
10. Verfahren nach Anspruch 9 , dadurch gekenn¬ zeichnet, daß zumindest die zusätzliche Schicht mittels Ionenimplantation eingebracht wird.10. The method according to claim 9, characterized gekenn¬ characterized in that at least the additional layer is introduced by means of ion implantation.
11- Verfahren nach Anspruch 9 oder 10 , dadurch gekennzeichnet, daß die zusätzliche Schicht so aus¬ gebildet wird, daß im Randbereich der Halbleiteran¬ ordnung eine Unterbrechung dieser Schicht gegeben ist.11- Method according to claim 9 or 10, characterized in that the additional layer is formed such that there is an interruption of this layer in the edge region of the semiconductor arrangement.
12. Verfahren nach einem der Ansprüche 9 bis 11 , dadurch gekennzeichnet, daß Metallschichten auf die obere und/oder untere Hauptoberfläche der Halblei¬ teranordnung aufgebracht werden.12. The method according to any one of claims 9 to 11, characterized in that metal layers on the upper and / or lower main surface of the semiconductor arrangement are applied.
13- Verfahren nach Anspruch 2, dadurch gekenn¬ zeichnet, daß die Metallschichten auf der oberen Hauptoberfläche zumindest mit der an diese Fläche angrenzenden obersten Schicht elektrisch leitend verbunden ist, deren Leitfähigkeitstyp gegenüber der untersten und/oder angrenzenden Schicht entge¬ gengesetzt ist.13. The method according to claim 2, characterized in that the metal layers on the upper main surface are at least electrically conductively connected to the uppermost layer adjacent to this surface, the conductivity type of which is opposite to that of the lowest and / or adjacent layer.
1_ι. Verfahren nach Anspruch 12 oder 13 , dadurch gekennzeichnet, daß auch die zusätzliche Schicht mit einer Metallschicht abgedeckt und elektrisch leitend verbunden wird, soweit diese die obere HauptOberseite der Halbleiteranordnung berührt, und daß diese Metallschicht gegenüber anderen isoliert ist. 1 _ι. Method according to claim 12 or 13, characterized in that the additional layer is also covered with a metal layer and electrically conductively connected insofar as it touches the upper main upper side of the semiconductor arrangement, and in that this metal layer is insulated from others.
15. Verfahren nach einem der Ansprüche 9 bis 14, dadurch gekennzeichnet, daß zumindest bereichsweise eine Passivierungsschicht aufgebracht wird, die vorzugsweise durch einen Oxidationsvorgang erzeugt wird.15. The method according to any one of claims 9 to 14, characterized in that a passivation layer is applied at least in regions, which is preferably generated by an oxidation process.
16. Verfahren nach Anspruch 15 , dadurch gekenn¬ zeichnet, daß auch die Passivierungsschicht von ei¬ ner Metallschicht überdeckt wird. 16. The method according to claim 15, characterized in that the passivation layer is also covered by a metal layer.
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