WO1986003910A1 - Electronic apparatus - Google Patents

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WO1986003910A1
WO1986003910A1 PCT/JP1985/000697 JP8500697W WO8603910A1 WO 1986003910 A1 WO1986003910 A1 WO 1986003910A1 JP 8500697 W JP8500697 W JP 8500697W WO 8603910 A1 WO8603910 A1 WO 8603910A1
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input line
electronic device
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PCT/JP1985/000697
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French (fr)
Inventor
Akio Takahashi
Hitoshi Ochiai
Original Assignee
Seiko Instruments & Electronics Ltd.
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    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B01—PHYSICAL OR CHEMICAL PROCESSES OR APPARATUS IN GENERAL
    • B01J—CHEMICAL OR PHYSICAL PROCESSES, e.g. CATALYSIS OR COLLOID CHEMISTRY; THEIR RELEVANT APPARATUS
    • B01J21/00—Catalysts comprising the elements, oxides, or hydroxides of magnesium, boron, aluminium, carbon, silicon, titanium, zirconium, or hafnium
    • B01J21/16—Clays or other mineral silicates
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B01—PHYSICAL OR CHEMICAL PROCESSES OR APPARATUS IN GENERAL
    • B01J—CHEMICAL OR PHYSICAL PROCESSES, e.g. CATALYSIS OR COLLOID CHEMISTRY; THEIR RELEVANT APPARATUS
    • B01J29/00—Catalysts comprising molecular sieves
    • B01J29/04—Catalysts comprising molecular sieves having base-exchange properties, e.g. crystalline zeolites
    • B01J29/049—Pillared clays
    • C—CHEMISTRY; METALLURGY
    • C07—ORGANIC CHEMISTRY
    • C07C—ACYCLIC OR CARBOCYCLIC COMPOUNDS
    • C07C1/00—Preparation of hydrocarbons from one or more compounds, none of them being a hydrocarbon
    • C07C1/02—Preparation of hydrocarbons from one or more compounds, none of them being a hydrocarbon from oxides of a carbon
    • C07C1/04—Preparation of hydrocarbons from one or more compounds, none of them being a hydrocarbon from oxides of a carbon from carbon monoxide with hydrogen
    • C07C1/0425—Catalysts; their physical properties
    • C07C1/043—Catalysts; their physical properties characterised by the composition
    • C—CHEMISTRY; METALLURGY
    • C07—ORGANIC CHEMISTRY
    • C07C—ACYCLIC OR CARBOCYCLIC COMPOUNDS
    • C07C2/00—Preparation of hydrocarbons from hydrocarbons containing a smaller number of carbon atoms
    • C07C2/54—Preparation of hydrocarbons from hydrocarbons containing a smaller number of carbon atoms by addition of unsaturated hydrocarbons to saturated hydrocarbons or to hydrocarbons containing a six-membered aromatic ring with no unsaturation outside the aromatic ring
    • C07C2/64—Addition to a carbon atom of a six-membered aromatic ring
    • C07C2/66—Catalytic processes
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/16—Modifications for eliminating interference voltages or currents
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003—Modifications for increasing the reliability for protection
    • H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
    • C—CHEMISTRY; METALLURGY
    • C07—ORGANIC CHEMISTRY
    • C07C—ACYCLIC OR CARBOCYCLIC COMPOUNDS
    • C07C2529/00—Catalysts comprising molecular sieves
    • C07C2529/04—Catalysts comprising molecular sieves having base-exchange properties, e.g. crystalline zeolites, pillared clays
    • C07C2529/05—Pillared clays

Definitions

  • the present invention relates to a structure for preventing a malfunction or breakage caused by static electricity in a portable small electronic device or small information device.
  • the concept of this type of prevention method is generally the same as that of electronic equipment that can be grounded.However, noise countermeasures as the reference potential of the earth circuit are expected at a frequency lower than the frequency range of the VHF band. In single-point grounding, multipoint grounding, etc., there is no effect of the grounding circuit on high-energy electromagnetic waves generated at the time of electrostatic discharge, suggesting a new concept.
  • the pattern of the HI circuit board at the potential of the active side (2) which is provided to actively absorb and extinguish noise, is intended to be grounded.
  • the configuration for connecting the potential on the active side ( 2 ) of the metal casing has been used as an antenna.
  • a configuration that is connected to the potential of the dib side (2) absorbs electromagnetic waves and converts them to eddy current, which is converted to eddy current. It is noise.
  • all the lines at the active side ( 2 ) potential where the ground is floating increase the electric field distribution difference with the pull side ( 3 ), and In a field-effect type IC, it causes a malfunction.
  • FIG. 7 is a circuit diagram schematically showing an input circuit.
  • the capacitance between the active side ( 2 ) and the input line ( 4 ) is C a
  • the capacitance between the pull side (S) and the input line ( 4 ) is C p.
  • C a> C p is described. Since it is clear that electromagnetic waves generated by static electricity etc. are simultaneously impulsed on the active side (2) and the pull side (3) of the power supply voltage, the potential appearing on the input line ( 4 ) passes through Ca. The potential on the active side ( 2 ).
  • FIG. 8 is a voltage waveform diagram of each part that changes with time, for explaining a malfunction of the input circuit shown in FIG. 7 due to static electricity or the like.
  • V the active potential
  • V 3 is usually in the input La Lee down power position is V 2.
  • V ⁇ is the threshold hold potential of the circuit (1) in the normal state, where V 2 Z 2.
  • t is the time and to is the power supply voltage V.
  • V z (to) is the potential at time to
  • V 3 (to) is V 2 (to) divided by the capacitances C a and C p
  • the input line potential is V 2 (to) ⁇ C p / (C a ⁇ C p).
  • V T (to) is the threshold hold potential of the circuit (1) and becomes V 2 (to) 2.
  • V 2 (t) is the power supply voltage that can be expressed as a function of time t. be equivalent to.
  • V 2 (t) is the potential of input line (4) that can be expressed as a function of time t and V 3 (t) to V 2 (t) ⁇ C p / (C a + C p) 'exp ⁇ -t / (C ap R p) ⁇ , and the time constant is the product of the combined capacitance C ap of the capacitances C a and C p and the pull means resistance R p (since RP is generally much larger than the r), C ap ⁇ It is almost equal to R p.
  • V T (t) is a threshold hold potential V 2 (t) / 2 of the circuit (1) which can be expressed by a function of time t.
  • V T (to) V 2 (to) 2
  • erroneous input is performed.
  • V 2 (to) is at least 6 times the normal V 2
  • C a 4 C p
  • the input Rai emissions (4) the potential V 3 (-to) is scan LESSON shoe hold voltage V T (-to) .
  • Fig. 9 is a conceptual diagram related to the energy and noise of electromagnetic waves.
  • the region (100) in the figure represents the entire region of electromagnetic waves such as radio waves (VHF), infrared rays, visible light, ultraviolet rays, and X-rays.
  • the state of discharge is an avalanche phenomenon of electrons, which has a kinetic energy proportional to the voltage and collides with the metal that has become the counter electrode. Most of the charged charge will also move. It is important that the path of the charge flow is selected at a low impedance, but does not pass through the electronic network.
  • the wavelength is expressed as [A] and the charging voltage is expressed as [Kv].
  • the wavelength s min can be easily calculated. For example, if the charging voltage V max is 24-0.8 Kv, the electromagnetic wave becomes a broadband electromagnetic wave with a minimum wavelength of 0.5 mm. But not everything is transformed.
  • the conversion efficiency s is
  • part of the spark of static electricity which is an avalanche phenomenon of electrons, is converted to electromagnetic waves but involves extranuclear electrons, and has a longer wavelength than X-rays.
  • the range is indicated by the area (101) in FIG.
  • the noise target area of electronic equipment covers all electromagnetic wave bands, but (the area (104) in Fig. 9) the area where noise measures are effective in the ground circuit (Fig. 9).
  • the region (106)) is a single-point ground for radio waves up to the VHF band in wireless communication systems, and multipoint grounding in the UHF band (region that handles waveguides) is not universal. In other words, countermeasures against harmful effects on electronic equipment due to static electricity require a concept other than a ground circuit.
  • the newly conceptualized area is shown as the area (105) in FIG.
  • the electrical equivalent constant of the human body is about 1 ⁇ in resistance and 200 PF to 500 PF in capacitance.
  • FIG. 10 shows the electrostatic discharge characteristics of the charge amount (Q) at a charging voltage (V) of 20 Kv, a resistance (R) of 800 ⁇ , a capacitance (C) of 500 pF, and the like.
  • the charge Q is
  • the metal component provided on the circuit board connected to the active side ( 2 ) becomes an antenna due to the amount of energy of static electricity and absorbs electromagnetic waves to generate eddy current. Generates and becomes noise in the electronic network. In particular, since there is no ideal grounding in portable electronic equipment, this noise energy is consumed in the electronic network, which causes malfunction. (The area shown in the area (103) in Fig. 9)
  • FIG. 11 shows a modeled IC pattern diagram. This is actually vulnerable to static electricity after mounting on a circuit board.
  • FIG. 13 is also a modeled IC pad layout diagram, which is actually another IC which is vulnerable to static electricity after being mounted on a circuit board.
  • Fig. 12 is a mat for comparing the positional relationship of the IC pad layout in Fig. 11.
  • FIG. 14 is a matrix diagram for comparing the positional relations of the IC node and the lead layout in FIG.
  • the coordinate name of the matrix is the function name of the IC pad.
  • ⁇ 1 ⁇ and ⁇ are the IC pads that form the oscillation circuit
  • ⁇ is the IC pad that forms the boost circuit.
  • the V DD is an IC pad of the potential of ⁇ click tee blanking side (2)
  • the V s s is an IC Nono 'head of the potential of the bull side (3).
  • SW is an IC node of the circuit (1) connected to one end of a switch on the input line (4).
  • FIG. 15 The matrix comparison diagram of Fig. 15 is shown with the parts.
  • the mark ⁇ which is symmetrical about the diagonal, is marked.
  • This matrix of fist seals indicates that they are in the same neighbor relationship as the IC pad layout in FIGS. 11 and 13. That is, X IN and ⁇ .
  • ⁇ , V DD, and SW are similar layouts that are adjacent to each other in both FIG. 11 and FIG.
  • the matrix shown in Fig. 17 corresponding to Fig. 16 shown in the layout of IC heads and heads that are known to be strong against static electricity after mounting on a circuit board
  • the diagonal line in the matrix diagram in Fig. 19 corresponding to Fig.
  • FIG. 18 showing the upper right of the diagonal line in the figure and the layout of the IC pad that is also known to be resistant to static electricity after mounting configuration
  • the matrix shown in Fig. 20 And a comparison diagram.
  • the symbol ⁇ which is symmetrical with respect to the diagonal line, is changed to the symbol Hata.
  • This matrix of the seals indicates that the IC pad layouts shown in FIGS. 16 and 18 have the same adjacent relationship. That is, ⁇ ⁇ ⁇ and X. It can be seen that UT , ⁇ and O 2 , V ss and SW are similar layouts having a positional relationship between adjacent ones in both FIG. 15 and FIG.
  • V D D active side (2)
  • V ss Pull More patterns were laid on the circuit board than side (3)
  • Weak ICs are in an implementation configuration where V DD and SW (active side (2) and input line (4)) are adjacent. That is, the stray capacitance C a between the active side (2) and the input line ( 4 ) is large.
  • Strong ICs have a mounting configuration where V ss and SW (pull side (3) and input line (4)) are adjacent. That is, the stray capacitance Cp between the cable side ( 3 ) and the input line ( 4 ) is smaller than the above-mentioned Ca.
  • FIG. 21 is a circuit diagram of an electronic watch.
  • 4a is a switch pattern, which is one end of the input line (4).
  • 2 b is a switch spring, which is at the potential of the active side (2).
  • the switch pattern 4a has a facing area (9) of 10 TM 2 on the switch spring 2b and is 0.3 mm apart from the switch pattern 4a. From a different point of view, this is a structure that forms an air capacitor. In this state, the static electricity resistance is weak, which causes a malfunction in various operation controls.
  • the shape of the switch spring 2b is changed and the area is reduced from the facing area ( 9 ) to the facing area ClQ)
  • the electrostatic resistance increases. This proves the aforementioned hypothesis-1.
  • Sweep rate T suchipata down while facing area (9) and (4a) Ho pull side) examining the potential (V s s) ⁇ electrostatically resistant co down capacitor during a supplementary exam, lifting more than a certain value of the capacitance It was found that the capacitor became resistant.
  • the second surface shows another circuit diagram of the electronic watch.
  • An object of the present invention is to eliminate the drawbacks that cannot be dealt with by the above-described concept of an earth circuit and to provide an electronic device that is resistant to various phenomena of static electricity.
  • the pull potential is induced to maintain the normal input line potential and incorrect input.
  • the electronic circuit to be prevented and when the electronic circuit is installed in a metal housing, the structure is such that the electronic circuit is not electrically connected to the active side (ground side) of the electronic circuit, as well as to all electronic circuits.
  • the housing is made of an insulative material, the electronic circuit prevents the electric field from being disturbed, so that the intended purpose can be achieved.
  • FIG. 1 is a basic input circuit diagram in the electronic network of the present invention
  • FIGS. 2 and 3 are modeled IC badge diagrams of the present invention
  • FIGS. FIG. 6 is a partial view of a circuit board pattern layout of the present invention
  • FIG. 6 is a configuration diagram of an electronic circuit network and a metal housing of the present invention
  • FIG. 7 is a circuit diagram schematically showing an input circuit
  • Fig. 9 is a conceptual diagram showing the energy and noise of electromagnetic waves.
  • the figures are waveform diagrams showing the electrostatic discharge characteristics.
  • Fig. 1, Fig. 13, Fig. 16, Fig. 18 are IC pad layout diagrams for confirming the present invention
  • Fig. 12 , Fig. 14, Fig. 15, Fig. 17, Fig. 19, Fig. 20 and Fig. 20 are IC pad matrix diagrams for confirming the present invention, Fig. 21 and Fig. 22.
  • the figure shows a circuit pattern diagram for confirmation of
  • FIG. 1 is an input circuit diagram according to an embodiment of the present invention, in which () is a diagram in which the higher potential of the power supply voltage is) ⁇ on the active side, and (b) is a diagram in which the lower potential of the power supply voltage is active. It is a diagram to Bed side (2). 1 is the circuit, 3 is the pull side, and 4 is the input line. One end of the input line is connected to the switch SW and the other end is connected to the circuit.When the switch SW is set to 0 N, the input line becomes the potential of the active side ( 2 ), and the switch SW is turned on. When it is 0 FF, it becomes the potential on the pull side via the pull resistor R).
  • FIG. 2 shows another embodiment of the present invention, in which a modeled IC pad layout diagram is used to express only the important points.
  • FIG. 2 (a) shows the potential of the higher power supply voltage on the active side. IC Pas head lay ⁇ ⁇ preparative diagram in the circuit configuration according to (2), (3 ⁇ 4 is an IC package drain ⁇ ⁇ preparative diagram in the circuit configuration of the active side (2) the lower potential of the power supply voltage. (a) the pad of VD D (Akuti Bed side (2)) and V D D for pad and SW pad and test of between SW pad (input line (4)) Provide terminals other than the input pad.
  • FIG. 3 is a modeled IC pad layout diagram for expressing only a key point in another embodiment of the present invention.
  • A is an IC pad layout diagram in a circuit configuration in which the higher potential of the power supply voltage is the active side
  • W is a circuit configuration in which the lower potential of the power supply voltage is the active side
  • FIG. 3 is an IC pad layout diagram in FIG.
  • the pad of V ss (pull side (3)) has a switch on the SW. Heads (input line (4)) are adjacent to each other.
  • the design consideration is made to maximize the stray capacitance Cp between the pull side (and the input line ( 4 ).
  • the pattern layout on the circuit board is improved. Inevitably increases C p, and the relation C a ⁇ C p is established.
  • FIG. 4 is a partial view of a circuit board pattern layout according to another embodiment of the present invention.
  • 2 c is an active pattern line
  • 5 is a pattern other than an active pattern line, a SW pattern line, and a test return line.
  • SW,, SW 2 , and SW 3 are the respective switch patterns.
  • 6 is an IC chip. Between active pattern line (2c) and switch pattern SW 3 Consisting pattern) is provided active side) and sw 3 and this to achieve a C a ⁇ C p described in FIG. 1 by the child inevitably rather small direct the capacitance C a and the.
  • FIG. 5 is a partial view of a circuit board pattern layout according to another embodiment of the present invention.
  • 3 a is a pull pattern line SW, Contact and SW 3 Bruno, 'Tanra Lee emissions provided adjacent to, inter pull side (2) SW is inevitably large rather directed electrostatic capacitance C p
  • C a ⁇ C p described in FIG. 1 is realized.
  • design considerations are made so that C a ⁇ C p in any part of the pattern line, including, for example, the through-hole part.
  • FIG. 6 shows another embodiment of the present invention, in which the electronic network (8) shown in FIGS. 1, 2, 3, 4, and 5 is arranged in a metal housing (7).
  • FIG. 2 is a configuration diagram of the electronic device.
  • electronic circuitry ' 8 This phenomenon can be prevented by making the metal casing (7) and the electronic circuit network (8) electrically non-conductive so as not to flow into the metal casing (7).
  • the kinetic energy of the electrons colliding with the metal housing (7) is converted into an electromagnetic wave carrying high energy, and the metal housing) generates an eddy current absorbing the electromagnetic wave as an antenna. According to the present embodiment, it is only converted into heat in the metal housing (7) and consumed, and does not flow into the electronic network (8).
  • the present invention relates to medical electronic devices that cannot tolerate the harmful effects of static electricity phenomena, lightning, external electric fields, etc., electronic devices mounted on aircraft, artificial satellites that are likely to encounter ionizing radiation, particle radiation, and charged particles. It is effective for weather observation electronic equipment and nuclear mining electronic equipment. For consumer use, it is extremely effective for robots, IC cards, electronic calculators, electronic measurement equipment, electronic cameras, electronic watches, etc.

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Description

明 電 子 機 器 技 術 分 野
この発明は、 携帯用の小型電子機器や小型情報機器における 静電 ·気による誤動作や破壌を防止—する構造に関する。
背 景 技 術
静電気の諸現象によって、 I cカー ドゃカメ ラ、 腕時計等を 代表事例とする携帯用電子機器および接地を設けられない電子 機器では、 誤動作や I Cの破壌を生ずるこ とがある。
従来、 この種の防止方法の考え方は、 一般的に接地可能な電 子機器と同様としているが、 しかしアース回路の基準電位とし てのノ ィ ズ対策は、 V H F帯の周波数領域より低いところで期 待できる ものであり、 一点アース、 多点アース等では静電気の 放電時に発生する高いエネルギーの電磁波へのアース回路の効 果は皆無であり、 新たな概念での対応を示唆するものである。
例えば、 エ レク トロニクス · システムの 「静電気障害対策資 料集」 （編者. 村崎憲雄） に 「第 6節 E C Rの静電気対策 5. 6. 2. 3 電子回路とプリ ン ト板」 （P222〜224)として多 く の事例が 紹介されているが、 簡便で充分な効果を得れるもののないこと を、 多く の技術者は経験的に熟知している。 具体的には、 ァク ティ ブ側 (2)の電位にある回路基板のアース側パター ンを長く 、 太く 張りめ ぐらすことや 「実践ノ ィ ズ遁減技法」 （著者. 米国 ベル研究所 H E N R Y . W . O T T . 監訳. 松井孚夫） の 「筐 体の接地」 （P84 ) のようにする方法は、 ノ イ ズを吸収すること を意図したものである。 しかしながら、 接地の不可能な携帯用 電子機器においては、 接地によりノ ィ ズを大地に放出すること ができず、 結果的には接地の思想を貫く ことはできないもので ある。 接地の施せない電子機器において、 積極的にノ イ ズを吸 収し消滅させよう とする意図で設けたァクティ ブ側 (2)の電位に ある HI路基板のパター ンや、 接地を意図して金属筐体のァクテ ィブ側 (2)の電位を接続する構成は、 アンテナの役目と化してし まっている。 すなわち、 接地の施せない回路基板のパターンや 接地を意図した金属筐体のァク.ディ ブ側 (2)の電位に接続した構 成では、 電磁波を吸収してうず電流に変換され回路網のノ ィズ となる。 また、 帯電した電荷が放電しない状態では、 接地の浮 いたアクティ ブ側（2)電位にあるすベてのライ ンは、 プル側 (3)と の電界分布差を大き く する ものであり、 電界効果型 I Cでは誤 動作の一因となる。
このような状況は、 アクティブ側 (2)と入力ライ ン (4)とプル側 (3)の 3つのラ イ ン間が、 電気的に重要な関係を有していること を示唆するものであり、 以下にこれら従来の技術上での未解決 な内容について解き明かす。
第 7図は、 入力回路で模式的に示した回路図である。 こ こで アクティブ側 (2)と入力ライ ン (4)間の容量を C a 、 プル側 (S)と入 カライ ン（4)間の容量を C p とする。 まず C a > C p の関係にあ る場合について述べる。 電源電圧のァクティブ側 (2)とプル側 (3) には、 静電気等で生じた電磁波が同時にィ ンパルスとして乗る ことは明らかであるから、 入力ライ ン (4)に現れる電位は C aを 介してアクティ ブ側 (2)の電位となる。 すなわち、 C a > C p の 関係において C pでブル側 ）の電位も現れよう とするが、 C a でアクティブ側 ）の電位がより大き く現れよう として相殺され ても差の分だけアクティ ブ側 ）の電位が現れる。 従って、 S W を 0 Nとしな く ても、 入力ライ ン (4)の電位がアクティ ブ側 (2)の 電位となるタイ ミ ングを有する。 この状態が S W操作なく て入 力回路が動作する誤動作である。 尚、 抵抗 （ R p ) はプル手段 を得るためのものであり、 回路（1)は S Wの後段に設けられる。 第 8図は、 第 7図に示した入力回路の静電気等による誤動作を 説明するための、 時刻により変化する各部の電圧波形図である。 V , はアクティ ブ電位、 Ί z はプル電位、 V 3 は入力ラ イ ン電 位で通常は V 2 である。 V τ は通常状態での回路（1)のス レ ツ シ ュホール ド電位でこ こでは V 2 Z 2 とする。 t は時刻、 toは電 源電圧である V。 が静電気等で変動し V 2 (to)に急変した時点 の時刻、 V z (to)は時刻 toにおける電位、 V 3 (to)は V 2 (to) を前記容量 C a と C pで分圧した入力ライ ン電位であり、 V 2 (to) · C p / ( C a ÷ C p ) となる。 V T (to)は回路（1)のス レ ッ シュホール ド電位で V 2 ( to) 2 となる。 V 2 (t) は時刻 t の関数で表せる電源電圧で、 その時定数は容量 C a、 C p及び ノ イ ズ源容量による合成容量を C、 電源の内部抵抗を r とする とほぼ C ' r に等しい。 V 2 (t) は時刻 t の関数で表せる入力 ラ イ ン（4)の電位で V 3 (t) 〜 V 2 (t) · C p / ( C a + C p ) 'e x p { - t / ( C a p R p ) } であり、 その時定数は前記容 量 C a と C p の合成容量 C a p と前記プル手段抵抗 R p ( R P は前記 r より も一般にかなり大きいから） の積、 C a p · R p にほぼ等しい。 V T (t) は時刻 t の関数で表せる前記回路（1)の ス レッ シュホール ド電位 V 2 ( t) / 2 である。
第 7図および第 8図において、 具体的な説明を加える。 静電 気では人が帯電する電圧が 1 0 Kvを.越えることもあり、 接地の 施せない電子機器や携帯用電子機器の取り扱い上で重大な影響 があることは公知のことがらである。 ここで放電に伴う電磁波 ノ イ ズにより V 2 が時刻 toに V 2 (to)に急増したとすると、 前 記回路（1)のスレ ッ シュホール ド電位 V τ = V z 2 は V T (to) = V z ( to) / 2 に、 入力ラ イ ン（4)電位 V 3 - V 2 は V 2 (to) = V z + { V 2 (to) - V 2 } · C p / ( C a 十 C p ) に変化する。 容量の関係が、 C a > C p とすると変動した V 2 (to)の大きさ によっては入力ライ ン （ 4 ) 電位の V 3 (to)が前記スレッ シュ ホール ド電圧 VT (to) = V 2 (to) 2 に達することとなり誤入 力する。 例えば、 容量の関係が C a = 1. 5 C p の場合には、 V 2 (to)が通常状態の V 2 の 6倍以上、 C a = 4 C p の場合には V z (to)が V2 の 8 / 3倍以上で、 入力ラィ ン (4)電位 V 3 (to)はス レ ッ シュホール ド電圧 VT (to) - V 2 (to) 2 に達して誤入力 となる。 、
以上の考え方は、 次に示す仮説を導き出す手法と実際の電子 機器における実験と調査によつて裏付けられるものである。 以 下に静電気の耐性向上に閔する概念、 仮説の導き方の手法、 仮 説に対する確認実験について逑ベる。
( i ) 概念
第 9図は、 電磁波のエネルギーとノ ィ ズに関する概念図であ る。 図中領域 （ 1 0 0 ) は電波 （ V H F ) , 赤外線， 可視光線， 紫外線， X線などの電磁波の全ての領域を表すものである。 放 電の状態は電子のなだれ現象であり、 電圧に比例した運動エネ ルギーを持って対電極となった金属へ衝突する。 帯電した電荷 のほとんどが移動することにもなる。 電荷の移動経路はィ ンピ 一ダンスの低い所を選んで流れるが、 電子回路網を通過しない 構成とすることが重要である。 運動エネルギ一 Eは衝突により 電磁波に変換される。 電子の運動エネルギー Eは - E = l / 2 m t' z = e V
エネルギーは保存され、 電磁波に変換されるから
Figure imgf000006_0001
帯電電圧 Vが最大のところで波長スが最小となるから ス η = h c / e Vmax
波長 を 〔 A〕 帯電電圧を 〔Kv〕 の単位と
h ： 6.625 X 10一27 erg. sec
c ： 2.9979 x 108m.sec- 1
e ： 1.602 x l0-i zerg J を代入すると、
λ mi„ 〔人〕 = 12.4/ Vmax 〔Kv〕
となり、 帯電電圧が分かっていれば簡単に波長ス min が算出で きる、 例えば帯電電圧 Vmax が 24— .8Kvであれば 0. 5 Αを最短波 長とする広帯域な電磁波となる。 しかしすべてが変換されるの ではない。 変換効率 s は、
電磁波の絵エネルギー Ζ · V I
ε = · Κ X 100(%)
電子線のエネルギ― V I
= 1. 1 X 10"9 Ζ V (¾)
ただし、 係数 Κ = 1. 1 X 10- 9 , Ζ ： 衝突された金属の原子番 号， I ： 放電電流である。
従って、 電子のなだれ現象である静電気のスパークの、 一部 は電磁波に変換されるが核外電子にかかわる ものであり、 X線 より波長の長いものである。 その範囲は第 9図の領域 （ 1 0 1 ) で示される。
また、 S i をベースとする半導体では、 エネルギーギャ ップ E g ( = 1. 2 e V ) より大きなエネルギーを持つた電磁波や粒 子線等の照射によつて電子は自由に動作することになる。 限界 波長で表せば、 = E h , ス = 。ノ により、 10331.5 Aよ り短い電磁波の 射で自由に動作することになる。 その範囲は 第 9図の領域 （ 1 0 2 ) に示される。
このよう にァクティ ブ側 (2)の電位と接続された金属部品がァ ンテナとなり、 前記ス min =12.4/ Vmax に従って、 静電気の スパーク時の電磁波を吸収し、 うず電流と して電子回路網へ流 入しその結果ノ イ ズとなる。 電子機器のノ イ ズ対象領域はすべ ての電磁波帯におよぶものであるが、 （第 9図の領域 （ 1 0 4 ) ) アース回路でノ イ ズ対策の効果のある領域 （第 9図の領域 （ 1 0 6 ))は、 無線通信系で言う V H F帯までの電波では一点ァー スで、 U H F帯域 （導波管を扱う領域） では多点アースで対応 できるが万能ではない。 すなわち、 静電気による電子機器への 弊害に対する対策は、 アース回路以外の概念が必要である。 新 たに概念による領域を第 9図の領域 （ 1 0 5 ) で示す。
一般的に扱われる人体の電気的等価定数は、 抵抗 1 Κ Ω前後、 静電容量 200PF〜 500PFである。 例えば、 帯電電圧 （ V ) を 2 0 Kv, 抵抗 （ R ) を 800 Ω , 静電容量 （ C ) を 500pFでの電荷 量 （ Q) 等についての、 静電気放電特性を第 1 0図に示す。 電 荷量 Qは、
Q = C · V
= 500 X 10" 1 2 X 20 103
= 10- 5 (C)
となる。 放電された側の抵抗を 0 と した場合に 1 0 ' cの電荷 が 1 ノ e になるまでの放電所要時間 （ て ） は、
て = C · R
= 500 x 10— 12 800
= 4X 10—7 (sec)
となるが、 実際には放電された側の抵抗は多からずあり、 より 長い時間を費やす。 このような放電が電子回路網中の C · M 0 S I Cを通過すると酸化膜を完全に破壌 （飛散） させるェネル ギ一 有している。 また、 放電が起こ らず帯電状態にあれば、 アース回路の考え方で構成された電子回路網ではアクティ ブ側 (2)の電位があらゆるところに張りめ ぐらされているために、 プ ル側は)、 入力ライ ン (4)および電界効果型 I cでは帯電による電 界で誤入力、 誤動作となる。
以上のことから、 静電気による電子機器への弊害をまとめる と、
(a)ァクティ ブ側 (2)と接続される回路基板上に設けられるバタ ―ンゃ金属構成部品は、 静電気の持つエネルギーの大きさによ り、 アンテナ化され電磁波を吸収してうず電流を発生して電子 回路網中のノ ィ ズとなる。 特に、 携帯用電子機器では理想的な 接地など有り得ないから、 このノ ィズエネルギーは電子回路網 中で消費させることになり誤動作の一因となる。 （第 9図の領 域 （ 1 0 3 ) に示される範囲）
W S i をベースとした半導体では、 10331 . 5 Aより短い波長 の電磁波照射で誤動作を招く 。
(c)帯電した電荷が電子回路網中を流れれば誤動作し、 特に半 導体中を流れれば酸化膜が破壊 （飛散） する。
(d)電子回路網が電界効果型 I Cを備えている場合には、 電界 効果型 I Cそのものが原理的に電界に弱いものであるから、 静 電気が帯電している祅態での電界分布の乱れに作用される。
( ϋ ) 仮説の導き方の手法
半導体集積回路 （ I C ) のチ ツプは、 入出力端子 （以下 I C ノ、'ッ ドという） 等を多数持っている。 ここではそのレイアウ ト について検討する。 尚、 説明を簡素化するため、 必要最小限の モデル化によつて展開する。 第 1 1図はモデル化した I Cパ 'ン ドレイァゥ ト図を示す。 これは実際には回路基板上に実装構成 後の静電気に弱いものである。 第 1 3図もモデル化した I Cパ ッ ドレイァゥ ト図であり、 これは実際には回路基板上に実装構 成後静電気に弱かつた他の I Cである。 第 1 2図は第 1 1図の I Cパッ ドレイァゥ トに関する位置関係を比較するためのマ ト リ クス図であり、 第 1 4図は第 1 3図の I Cノ、'ッ ドレイ ァゥ ト に関する位置閬係を比較するためのマ ト リ クス図である。 マ ト リ クスの座標名は I Cパッ ドの機能名であり、 例えば第 1 1図 において Χ 1 Ν, Χουτ は発振回路を構成する I Cパッ ドであり、 Φ Φ は昇圧回路を構成する I Cバッ ドである。 VDDはァク ティ ブ側 (2)の電位の I Cパッ ドであり、 V s sはブル側 (3)の電位 の I Cノヽ 'ッ ドである。 S Wは回路（1)の I Cノヽ ·ッ ドで入力ライ ン (4)にあるスィ ツチの一端と接続す-るものである。 第 1 2図のマ ト リ クス図中に、 X Ϊ Νの両隣にある X。UT と v ssについて χ Ι Ν の行にある Χουτ と v ssの列枠内に〇印を記入する。 次に X0UT の両^にある X 1Nと S Wについて Χ。υτ の行にある Χ ΙΝと S W の列枠内に〇印を記入する。 次に 0 , についても同じ様に記入 し、 順次 02, S W, V DD, V ssについても同様に列枠内を〇印 で埕める。 同様にして第 1 3図から第 1 4図を得る。 次に、 回 路基板上に実装構成後静電気に弱いものである第 1 2図のマ ト リ クス図の対角線の右上部と、 第 1 4図のマ ト リ クス図の対角 線の左下部とを合わせて第 1 5図のマ ト リ クス比較図とする。 第 1 5図上では対角線について線対称となった〇印を拿印にす る。 この拳印の行列が第 1 1図と第 1 3図の I Cパッ ドレイァ ゥ ト として、 同じ隣同士の関係にあることを表すものである。 すなわち、 X INと Χ。υτ , と VDDと S Wが、 第 1 1図 でも第 1 3図でも隣同士の位置関係にある類似レイ アウ トであ ることがわかる。 次に、 回路基板上に実装構成後静電気に強い ものであることか判明している I Cノ、' ッ ドのレイァゥ トで示す 第 1 6図に対応する第 1 7図に示すマ ト リ クス図の対角線の右 上部と、 やはり実装構成後静電気に強いことが判明している I Cパッ ドのレイ ァゥ トを示す第 1 8図に対応する第 1 9図のマ ト リ クス図の対角線の左下部とを合わせて第 2 0図のマ ト リ ク ス比較図とする。 第 2 0図では対角線で線対称となった〇印を 秦印にする。 この會印の行列が第 1 6図と第 1 8図の I Cパッ ド レイ ァゥ ト と して、 同じ隣同士の関係にあるこ とを表すもの である。 すなわち、 Χ ί Νと X。UT , Φ と 0 2 , V ssと S Wが、 第 1 5図でも第 1 7図でも隣同士の位置関係にある類似レイ ァ ゥ トであることがわかる。
以上のことから、 回路基板上に実装構成後の静電気に弱かつ た I Cと強かつた I Cの類似点を比較をすると、
弱いもの Χ ί Νと Χ。υτ , 1 と 02 ， V DDと S W ^ 強いもの X 1 Nと X。UT ， Φ 1 と 02 , V ssと
となり、 弱い I C強い I Cの両方にある類似点は強弱に無閔係 であるから、 消去すると、
弱いもの V DDと s w
強いもの V ssと S W となる。
この結果を検討すると、 回路基板上に実装構成後静電気に弱い もの強いものが生まれるのは、 ァース回路の思想で設計された 結果、 V D D (アクティ ブ側 (2) ) が V s s (プル側 (3) ) より多 く の パタ一ンを回路基板上に張りめ ぐらされているものであり、 こ のことが、 下記の仮説を導き出す重要なことであった。
仮説— 1
弱い I Cは、 V D Dと S W (アクティ ブ側 (2)と入力ライ ン（4) ) とが隣接する実装構成にある。 すなわち、 アクティ ブ側 (2)と入 カライ ン (4)間の浮遊容量 C aが大きい。
仮説一 2
強い I Cは、 V ssと S W (プル側 (3)と入力ラィ ン (4) ) とが隣 接する実装構成にある。 すなわち、 ブル側 (3)と入力ライ ン (4)間 の浮遊容量 C pが前記 C a より小さい。
( in ) 確認実験 前記の仮説— 1、 仮説— 2 について、 2つの事例について次 に説明する。
第 2 1図は、 電子腕時計の回路実体図である。 4 a はス ィ ，ン チパターンであり、 入力ライ ン (4)の一端である。 2 b はスィ ッ チバネであり、 アクティ ブ側 (2)の電位にある。 ス ィ ッ チパター ン 4 a 上にスィ ツチバネ 2 b力く 1 0 ™ 2 の対面面積 (9)を有し 0 . 3 «離れた構造にある。 見方を変えるとこれは空気コ ンデンサ を形成している構造となっている-。 この找態において静電気耐 性は弱く 、 各種動作制御に対しての誤動作となる。 次に、 スィ ッチバネ 2 bの形状を変え対面面積 (9)から対面面積 ClQ)のように 面積を小さ く すると、 静電気耐性は強く なる。 これは、 前記し た仮説 - 1 を立証するものである。 追試験として対面面積 (9)の 状態でスィ ツチパター ン（4a )とプル側ほ)電位 （ V s s ) 間にコ ン デンサを揷入し静電気耐性を調べると、 ある値以上の容量を持 つたコ ンデンサから耐性を有するようになることが判つ-た。 第 2 2面は、 電子腕時計の他の回路実体図を示す。 ァクティ ブ側 (2)の電位にある V D Dバタ一ン（2 b )に仮説 V D Dパター ン (Π)をスィ ツチパター ン（4 a )に隣接して設けない構成では、 静電気耐性は 強い。 これに対して図に示す様に仮説 V D Dパターン をスィ ッ チパター ン（4 a )に隣接して構成すると静電気而 ί性は弱く なり、 誤表示等の誤動作の原図となる。 これは、 前記した仮説- 2 に 関係する立証の 1 つである。 回路基板上でァクティ ブ側 (2)のパ ターンを長く することや面積を多く確保する考え方はアース回 路の考え方の流れの中の 1 つであるが、 静電気耐性に関しては ノ イ ズ処理の効果は皆無であり、 かえって状況を悪化させてし まう ものであることが判明した。
従来のアース回路を、 静電気耐性を意図して施しても、 実際 には静電気の放電電流が金属筐体から電子回路網へ流れ I Cの 破壊や回路網内の電気的情報の乱れ等が生じる。 また、 雷ゃ静 電気放電等に伴って生じた高いエネルギー の電磁波が金属筐体 やアクティ ブ側 (2)のパター ンに吸収されうず電浣となり、 ノ ィ ズとして電子回路網内の電気的情報を乱す。 さ らには、 電子機 器が静電気により帯電し放電しない状態では、 張りめ ぐらされ たアクティ ブ側 (2) (アース側） がプル側 (3)より効果的な受容体 となり、 プル側 )に作用する電界より大き く作用して誤動作す ることが判明した。
発明の開示
本発明は上記したようなアー ス回路の考え方で対処できない 欠点を除去して、 静電気の諸現象に耐性を有する電子機器を提 供することを目的と してなされたものである。 電子回路網中の 入力ライ ンに、 動作せしめる操作によるアクティ ブ電位 外の ァクティ ブ電位の誘引を消去する-ため、 プル電位を誘引して通 常の入力ラ イ ン電位を維持して誤入力防止する電子回路と、 そ の電子回路を金属筐体内に設ける際に電子回路のアクティ ブ側 (アース側） はもちろんのことすベての電子回路網と導通を設 けない構造とし、 帯電電荷の流入と高いエネルギーの電磁波が 変換したうず電流の流入を防止する。 筐体が絶緣物である場合 は、 前記電子回路で電界分布の乱れを防止し、 所期の目的を達 成し得るようにするものである。
図面の簡単な説明
第 1図は本発明の電子回路網中の基本的入力回路図、 第 2図 と第 3図は本発明のモデル化した I Cバッ ド レイ ァゥ ト図、 第 4図と第 5図は本発明の回路基板バター ン レイ ァゥ ト部分図、 第 6図は本発明の電子回路網と金属筐体の構成図、 第 7図は入 力回路を模式的に示した回路図、 第 8図は第 7図の電圧波形図 第 9図は電磁波のヱネルギ一とノ イ ズに閬する概念図、 第 1 0 図は静電気放電特性を示す波形図、 第 ί 1図， 第 1 3図， 第 1 6図， 第 1 8図は本発明の確認のための I Cパッ ド レイ ァゥ ト 図、 第 1 2図， 第 1 4図， 第 1 5図， 第 1 7図， 第 1 9図， 第 2 0図は本発明の確認のための I Cパッ ドマ ト リ ク ス図、 第 2 1図， 第 2 2図は本発明の確認のための回路パター ン図を示す。
発明を実施するための最良の形態
第 1図は本発明の実施例である入力回路図で、 ）は電源電圧 の高い方の電位をァクティ ブ側は)—とする図、 （b)は電源電圧の低 い方の電位をアクティ ブ側 (2)とする図である。 1 は回路、 3 は プル側、 4 は入力ラ イ ンである。 入力ラ イ ンの一端はスィ ッ チ S Wにまた反対の一端は回路と接続され、 ス ィ ッ チ S Wを 0 N とすると入力ライ ンはアクティ ブ側 (2)の電位となり、 スィ ツチ S Wが 0 F Fのときはプル抵抗 R を介してプル側 ）の電位と なる。 アクティ ブ側は)と入力ラ イ ン (4)間の静電容量を C a とし、 入力ライ ン ½)とプル側 (3)間の静電容量を C p として、 C a < C P の関係に設定する。 こ の様に設定すれば電源ラ イ ンであるァ . クティ ブ側 (2)とプル側 ）とには、 树えばィ ンパルスノ ィズが同 時に乗ったとしても、 C a < C p の閬係により入力ライ ン（4)に は C Pを介してプル側 3 の電位が現れ、 結果として前記イ ンパ ルスノ ィ ズは入力ラ ィ ン (4)に誘引する こ とな く誤動作を防止す る回路となる。
第 2図は本発明の他の実施例で、 要所のみを表現するための モデル化した I Cパッ ド レイ ァゥ ト図であり、 (a)は電源電圧の 高い方の電位をァクティ ブ側 (2)とする回路構成における I Cパ ッ ド レイ ァゥ ト図、 （¾は電源電圧の低い方の電位をアクティブ 側 (2) ·とする回路構成における I Cパッ ドレイ ァゥ ト図である。 (a)では V D Dのパッ ド （ァクティ ブ側 (2) ) と S Wのパッ ド （入力 ライ ン (4) ) の間に V D Dのパッ ドおよび S Wのパッ ドとテス ト用 入力パッ ド以外の端子を設ける。 （図では X I N ) すなわち、 ァ クテ ィ ブ側 ）と入カラ ィ ン（4)間の浮遊容量 C a を必然的に小さ な値になるよう に設計配慮する ものである。 このよう にする と、 回路基板上でのバター ン レイ ァゥ トが必然的に C a を小さ く す る指向となり C a く C p の関係となるよ う にする。 （b)では V s s のパッ ド （アク ティ ブ側 (2) ) と S Wのパッ ド （入力ラ イ ン (4) ) の間に V s sのバッ ドおよび S Wのパッ ドとテス ト用入力パッ ド 以外のパッ ドを設ける。 （図では · ø 2 ) すなわち、 アクティ ブ 側 (2)と入カラ ィ ン (4)間の浮遊容量 C a を必然的に小さな値にな るよう に設計配慮する ものである。8 このよう にする と、 回路基 板上でのパタ ー ン レイ ァゥ トが必然的に C a を小さ く するよ う になり、 かなり C a く C p の関係となるよう になる。
第 3図は本発明の他の実施例で、 要所のみを表現するための モデル化した I Cパッ ドレイ ァゥ ト図である。 （a)は電源電圧の 高い方の電位をアクテ ィ ブ側 ）とする回路構成における I Cパ ッ ド レイ ァゥ ト図、 Wは電源電圧の低い方の電位をアクティ ブ 側 ）とする回路構成における I Cパッ ドレイ ァゥ ト図である。 (a)では V s sのパ ッ ド （プル側（3) ) に S Wのノ、。 ッ ド （入力ライ ン (4) ) を隣同士とする。 すなわち、 プル側 ( と入力ラ イ ン（4)間の 浮遊容量 C p を極力大き く なるよう に設計配慮する ものである。 このよう にする と、 回路基板上でのパター ン レイ ァゥ トが必然 的に C p を大き く するよう になり、 C a < C p の関係となる。
第 4図は本発明の他の実施例で、 回路基板パター ン レイ ァゥ ト部分図である。 2 c はアクティ ブパター ンライ ンで、 5 はァ クテ ィ ブパタ ー ンラ イ ンゃ S Wパタ ーンラ イ ンおよびテス ト用 ノヽ 'ター ンライ ン以外のパター ンである。 S W , ， S W 2 , S W 3 は各々のスィ ッチパター ンである。 6 は I Cチ ップである。 ァ クティ ブパタ ー ンライ ン（2c)とスィ ツチパター ン S W 3 との間 にパター ン ）を設けアクティ ブ側 ）と s w 3 は必然的に静電 容量 C aを小さ く指向するこ とによって第 1図で述べた C a < C p を実現する こ ととなる。
第 5図は本発明の他の実施例で、 回路基板パター ン レイ ァゥ トの部分図である。 3 a はプルパターンライ ンであり S W , お よび S W 3 ノ、'ターンラ イ ンと隣接して設けられて、 プル側 (2)と S W間は必然的に静電容量 C pを大き く指向する こ とによって 第 1図を述べた C a < C pを実現することとなる。 いずれにし ても各パター ンライ ンでの例えばスルホール部等も含め、 どの 部分においても C a < C p藺係となる様に設計配慮するもので ある。
第 6図は本発明の他の実施例で、 第 1 図， 第 2図， 第 3図， 第 4図， 第 5図に示す電子回路網 (8)を金属筐体 (7)内に配置した 電子機器の構成図である。 こ こで、 金属筐体 )を一電極として 静電気放電が生じたとすると、 帯電電荷は金属筐体の容量分だ け放電時の電子なだれ現象のもとで移動するが、 電子回路網':8) に流'入しないように金属筐体 (7)と電子回路網 (8)とを電気的導通 をしない構成にすることにより、 その現象は防止される。 また 上記のような放電と同時に、 金属筐体 (7)に衝突した電子の運動 エネルギーが高いエネルギーを舍む電磁波に変換され金属筐体 )がアンテナとして電磁波を吸収しうず電流を発生するが、 本 実施例によれば金属.筐体 (7)内で熱に変換され消費されるのみで 電子回路網 (8)への流入はない。
さて、 実際には金属筐体 (7)が密閉構造となる電子機器は極め て少な く 、 静電気に伴う電磁波は電子回路網 )を直撃すること がほとんどであり、 この場合に本発明の基本となってく る C a < C により電子機器を静電気の諸現象に伴う弊害を胆止する ものである。 すなわち、 これらの実施例を併用することにより 前記背景技術の静電気による電子機器への弊害 (a) , (b) , (c) , (d) のすベてを完璧に阻止するものである。
産業上の利用可能性
本発明は、 静電気の諸現象や雷、 さ らには外部電界等による 弊害を容認できない医療用電子機器、 航空機搭載の電子機器、 電離放射線や粒子放射線および荷電粒子に遭遇しやすい人工衛 星や気象観測用電子機器および原子力閔係用電子機器等に有効 であり、 民生用としては、 ロボッ ト、 I Cカー ド， 電子計算機、 電子計測機器、 電子カメ ラ、 電子腕時計等に極めて有効である。

Claims

請 求 の 範 囲
( 1 ) 電源電圧の高い方の電位をアクティ ブ側 (2)とし、 電源電 圧の低い方の電位をプル側 ）とする電源ライ ンと、 電源電圧の 低い方の電位をァクティ ブ側 (2)とし、 電源電圧の高い方の電位 をプル側 ）とする電源ライ ン 2種類に対し、 入力ライ ン (4)の一 端とアクティブ側 (2)をスィ ッ チ （ S W ) を介し、 入力ラ イ ン (4) の他の一端が回路 (1)と接続され、 入力ライ ン )とプル側 (¾間を プル手段を得る抵抗 （R p ) で接続する構成において、 ァクテ ィ ブ側 (2)と入力ラィ ン (4)間の静電容量 （ C a ) と入力ラ イ ン ) とプル側 (3)間の静電容量 （ C p ) との関係を C a < C p とする ことを特徴とする入力回路を有する電子機器。
( 2 ) I C ノ、。ッ ドレイ ァゥ トにおいて、 アクティ ブ側 (2)となる ノ、'ッ ドと入力ライ ン（4)となるパッ ドの間に、 ァクティ ブ側 (2)と 入力ライ ン (4)およびテス ト入力のパッ ド以外のパッ ドを設ける 構成を特徴とする I cを有する電子機器。
( 3 ) I C ノ、' ッ ドレイ アウ トにおいて、 プル側（2)となるノ、。 ッ ド と入力ライ ン (4)となるパッ ドの位置関係が隣接することを特徴 とする I Cを有する電子機器。
( 4 ) 回路基板上のバターンレイァゥ ト又は有線配線において、 ァクティ ブ側 ）となる HI路基板上のバター ンライ ン又は有線配 線と、 入力ラ イ ン (4)となる回路基板上のス ィ ッ チ （ S W ) ライ ン又は有線配線間に、 アクティ ブ側 (2)と入力ライ ン (4)およびテ ス ト入力ライ ンとなる回路基板上のパター ンライ ン又は有線配 線以外の回路基板上のバターンライ ン又は有線配線を設けるこ とを特徴とする電子回路網構成を有する電子機器。
( 5 ) 回路基板上のパターンレイ ァゥ ト又は有線配線において、 入力ラ イ ン (4)となる回路基板上のスィ ッ チ （ S W ) ラ イ ン又は 有線配線とプル側 (3)となる回路基板上のバター ンライ ン又は有 線配線が隣接するこ とを特徴とする電子回路網構成を有する電 子機器。
( 6 ) 特許請求の範囲第 1 項記載の電子機器、 又は特許請求の 範囲第 2項記載の電子機器、 又は特許請求の範囲第 3項記載の 電子機器、 又は特許請求の範囲第 4項記載の電子機器、 又は特 許請求の範囲第 5項記載の電子機器の電子回路網 )が金属筐体 )内に配置した構造構成において、 電子回路網 (8)と金属筐体 (7) は導体による電気的接続を施さない構成を特徵とする電子機器。
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