TWM517398U - 畫素電路 - Google Patents

Description

畫素電路

本新型創作是有關於一種顯示裝置，且特別是有關於一種畫素電路。

薄膜電晶體液晶顯示器（TFT-LCDs, Thin Film Transistor Liquid Crystal Displays）已成為現代顯示科技產品的主流，尤其應用於手機上，有輕巧、方便攜帶等特點。隨著液晶顯示器的功率消耗問題越來越被重視，許多產品陸陸續續開始研發省功率的方案，其中較多人使用的就是畫素內的記憶電路(Memory In Pixel circuit，MIP circuit)。MIP電路可以與TFT-LCD所使用的TFT在同一道製程下完成，不需額外嵌入，還能夠使得螢幕在待機畫面時，不需要經由資料驅動電路(Data driver)提供液晶維持畫面所需的電壓，而是MIP電路主動去提供，如此將能大大減少來自資料驅動電路的電源消耗，不但不需額外製程還可同時達到省功率的效果。

一般大型電子看板需要長時間開始並維持待機畫面的顯示器，因此極度需要有效的節省功率方式，但在大型電子看板上則只能使用非晶矽薄膜電晶體(a-Si TFT)，而MIP電路為使用多晶矽薄膜電晶體(Poly-Si TFT)進行設計。其中多晶矽薄膜電晶體可包括P型和N型兩種類型的電晶體，相對於多晶矽薄膜電晶體(Poly-Si TFT)而言，使用非晶矽薄膜電晶體(a-Si TFT)所製作的顯示器能夠降低生產成本，且能夠在低溫下製作在大面積的玻璃基板上，提高生產速率，然而非晶矽薄膜電晶體只有N型電晶體可供使用，因此目前仍無有效的方式可在有效地節省大型電子看板的消耗功率。

本新型創作提供一種畫素電路，可應用於使用非晶矽薄膜電晶體的電路，而可有效地節省應用畫素電路的顯示裝置的消耗功率。

本新型創作的畫素電路包括畫素單元以及畫素記憶電路。畫素單元耦接第一掃描線與資料線，於第一掃描線的致能期間接收來自資料線的資料驅動電壓。畫素記憶電路耦接第一掃描線、資料線以及畫素單元，於畫面維持期間依據資料驅動電壓提供維持電壓至畫素單元，以維持驅動畫素單元的電壓，其中畫素記憶電路與畫素單元所包括的電晶體為同一導電型的電晶體。進一步來說，畫素記憶電路可包括電壓記憶單元、電壓選擇單元以及第一開關單元。電壓記憶單元耦接第一掃描線與資料線，記憶資料驅動電壓。電壓選擇單元耦接電壓記憶單元，依據電壓記憶單元記憶的資料驅動電壓選擇提供對應的維持電壓。第一開關單元耦接電壓選擇單元與畫素單元，於畫面維持期間被控制信號導通，而提供維持電壓至畫素單元。

在本新型創作的一實施例中，上述的電壓記憶單元包括第一電晶體以及記憶電容。第一電晶體之汲極耦接資料線，第一電晶體的閘極耦接第一掃描線。記憶電容耦接於第一電晶體的源極與接地之間，第一電晶體與記憶電容的共同接點用以輸出資料驅動電壓。

在本新型創作的一實施例中，上述的畫素電路更包括第二開關單元，其耦接畫素單元以及電壓記憶單元，耦接與第一掃描線相鄰的第二掃描線，於第二掃描線的致能期間被第二掃描線的掃描信號導通，而將資料驅動電壓輸出至畫素單元，其中第二掃描線被驅動的時間晚於第一掃描線被驅動的時間。

在本新型創作的一實施例中，上述的第二開關單元包括第二電晶體，其耦接於第一電晶體的源極與畫素單元之間，第二電晶體的閘極耦接第二掃描線。

在本新型創作的一實施例中，上述的電壓選擇單元包括第一電晶體至第四電晶體。第一電晶體之汲極與閘極耦接參考電壓。第二電晶體耦接於第一電晶體的源極與接地之間，第二電晶體的閘極耦接電壓記憶單元的輸出端。第三電晶體之汲極耦接參考電壓，第三電晶體的閘極耦接電壓記憶單元的輸出端，第三電晶體的源極耦接第一開關單元。第四電晶體之汲極耦接接地，第四電晶體的閘極耦接第一電晶體與第二電晶體的共同接點，第四電晶體的源極耦接第一開關單元。

在本新型創作的一實施例中，上述的電壓選擇單元的參考電壓大於等於導通第三電晶體的電壓。

在本新型創作的一實施例中，上述的電壓選擇單元的參考電壓為5伏特。

在本新型創作的一實施例中，上述的第一開關單元包括電晶體，其耦接於電壓選擇單元的輸出端與畫素單元之間，電晶體的閘極耦接控制信號。

在本新型創作的一實施例中，上述的畫素單元包括電晶體以及液晶電容。電晶體之汲極耦接資料線，電晶體的源極耦接第一開關單元，電晶體的閘極耦接第一掃描線。液晶電容耦接於電晶體的源極與接地之間。

在本新型創作的一實施例中，上述的畫素記憶電路與畫素單元所包括的電晶體為N型電晶體。

基於上述，本新型創作的實施例的畫素記憶電路與畫素單元所包括的電晶體為同一導電型的電晶體，其中畫素記憶電路包括電壓記憶單元、電壓選擇單元以及第一開關單元，電壓選擇單元依據電壓記憶單元輸出的資料驅動電壓選擇提供對應的維持電壓，第一開關單元於畫面維持期間提供維持電壓至畫素單元。由於畫素記憶電路使用同一導電型的電晶體，因此可應用於使用非晶矽薄膜電晶體的電路，有效地節省應用畫素電路的顯示裝置的消耗功率。

為讓本新型創作的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

圖1是依照本新型創作一實施例的畫素電路的示意圖，請參照圖1。畫素電路包括畫素記憶電路102以及畫素單元104，其中，畫素記憶電路102耦接掃描線SL1、資料線DL1以及畫素單元104，畫素單元104耦接掃描線SL1與資料線DL1。畫素單元104於掃描線SL1的致能期間接收來自資料線DL1的資料驅動電壓。畫素記憶電路102可於畫面維持期間依據資料線DL1的資料驅動電壓提供維持電壓至畫素單元104，以維持驅動畫素單元104的電壓，其中畫素記憶電路102與畫素單元104所包括的電晶體M1~M8為同一導電型的電晶體M1~M8，畫面維持期間為在畫素單元104被寫入資料後，畫素單元104保存被寫入資料的期間。進一步來說，畫素記憶電路102可包括電壓記憶單元106、電壓選擇單元108以及開關單元110，其中電壓記憶單元106耦接掃描線SL1與資料線DL1，電壓選擇單元108耦接電壓記憶單元106與開關單元110，開關單元110更耦接至畫素單元104。電壓記憶單元106可記憶來自資料線DL1的資料驅動電壓，電壓選擇單元108可依據電壓記憶單元106記憶的資料驅動電壓選擇提供對應的維持電壓，開關單元110則可接收一控制信號SC1，以於畫面維持期間被控制信號SC1導通，而提供維持電壓至畫素單元104，以在畫面維持期間協助畫素單元104維持其畫素資料電壓。在本實施例中，由於畫素記憶電路102為使用同一導電型的電晶體，因此可應用於使用非晶矽薄膜電晶體的電路，而利用電壓記憶單元106所儲存的電壓做為維持電壓來協助畫素單元104維持其畫素資料電壓，可有效地節省應用畫素電路的顯示裝置的消耗功率。

圖2是依照本新型創作另一實施例的畫素電路的示意圖，請參照圖2。本實例與圖1實施例的不同之處在於，本實施例的畫素記憶電路102更包括開關單元202，其耦接電壓記憶單元106、畫素單元104以及與掃描線SL1相鄰的掃描線SL2，其中掃描線SL2被驅動的時間晚於掃描線SL1被驅動的時間。開關單元202可於掃描線SL2的致能期間被掃描線SL2上的掃描信號導通，而將資料驅動電壓做為維持電壓輸出至畫素單元104，以進一步協助畫素單元104維持其畫素資料電壓。其中開關單元202被導通的時間點可例如與開關單元110的時間點相同，然不以此為限，在部份實施例中開關單元202被導通的時間點亦可例如早於開關單元110被導通的時間點。

圖3是依照本新型創作另一實施例的畫素電路的示意圖，請參照圖3。詳細來說，圖2實施例的畫素電路可例如以圖3的方式來實施，在圖3的實施例中，電壓記憶單元106包括電晶體M1以及記憶電容C1，電晶體M1耦接於資料線DL1與電壓選擇單元108之間，電晶體M1的閘極耦接掃描線SL1，記憶電容C1則耦接於電晶體M1的源極與接地之間。畫素單元104包括電晶體M2以及液晶電容CLC，電晶體M1耦接於資料線DL1與開關單元110之間，電晶體M1的閘極耦接掃描線SL1，液晶電容CLC則耦接於電晶體M2的源極與接地之間。開關單元202在本實施例中包括電晶體M3，其耦接於電晶體M1的源極與電晶體M2的源極之間，電晶體M3的閘極則耦接至掃描線SL2。電壓選擇單元108包括電晶體M4~M7，其中電晶體M4的閘極與汲極耦接參考電壓Vref，電晶體M5耦接於電晶體M4的源極與接地之間，電晶體M5的閘極耦接電晶體M1的源極，電晶體M6的汲極與源極分別耦接參考電壓Vref以及開關單元110，電晶體M6的閘極則耦接電晶體M1的源極，電晶體M7耦接於開關單元110與接地之間，電晶體M7的閘極則耦接電晶體M4、M5的共同接點。另外，開關單元110包括電晶體M8，其汲極耦接於電晶體M6的源極與電晶體M7的源極，電晶體M8的源極耦接液晶電容CLC，電晶體M8的閘極則用以接收控制訊號SC1。在本實施例中，上述電晶體M1~M8皆以N型電晶體實施，此外參考電壓Vref大於等於導通電晶體M6的閘極電壓，舉例來說，若導通電晶體M6的閘極電壓為5伏特，參考電壓Vref可例如設定為5伏特，然不以此為限，隨著應用電路的不同，參考電壓Vref亦可設定為其他電壓值。

圖4是依照圖3實施例的畫素電路中資料線、掃描線、液晶電容上電壓以及控制信號的電壓的波形示意圖，請同時參照圖3與圖4。如圖4所示，假設在畫框FR1期間，掃描線SL1被致能時(亦即在期間T1掃描線SL1上的電壓為高邏輯電位時)，資料線DL1上的電壓(亦即在期間T1資料線DL1提供的資料驅動電壓)亦為高邏輯電位。當掃描線SL1被致能時，電晶體M1與電晶體M2被開啟，此時記憶電容C1與液晶電容CLC被資料驅動電壓充電而使得記憶電容C1與液晶電容CLC上的電壓升高，電晶體M5與電晶體M6因其閘極電壓隨記憶電容C1上的電壓升高被開啟，其中電晶體M5的開啟又使得電晶體M7的閘極電壓被拉低而處於關閉狀態。在掃描線SL1進入畫面維持期間後(亦即掃描線SL1上的電壓轉為低邏輯電位的期間T2與期間T3)，控制信號SC1轉為高邏輯電位而開啟電晶體M8，使得參考電壓Vref(其電壓大於或等於電晶體M6的閘極電壓)可透過電晶體M6與電晶體M8對液晶電容CLC進行充電，而使得液晶電容CLC在掃描線SL1轉為低邏輯電位後(亦即電晶體M2關閉後)，不會因電荷流失而使得其儲存的畫素資料電壓(此時儲存的畫素資料電壓為高邏輯電位的電壓)下降，進而影響到畫面的顯示。

此外，在本實施例中，掃描線SL2在掃描線SL1轉為低邏輯電位後接著被致能而轉為高邏輯電位(亦即在期間T2轉為高邏輯電位)，此時電晶體M3將被開啟，而使得記憶電容C1所儲存的電荷亦可透過電晶體M3流向液晶電容CLC，進一步協助液晶電容CLC保持其儲存的資料驅動電壓。值得注意的是，由於本實例中在電晶體M1關閉的瞬間，電晶體M3也同時開啟，如此可減少因電晶體M1的關閉對液晶電容CLC造成的耦合效應，減低液晶電容CLC上的電壓異常的情形，如圖5所示之液晶電容CLC上的電壓變化示意圖所示，同步開啟電晶體M3可將液晶電容CLC上的電壓抬升至高於畫素資料電壓VD1，然後才慢慢地隨畫素電路的操作回到畫素資料電壓VD1的電壓準位。又，記憶電容C1所儲存的電荷可有助於拉高電晶體M6的閘極電壓，避免電晶體M6源極上的電壓變低，而無法有效地維持液晶電容CLC的畫素資料電壓。

另外，假設在畫框FR2期間，掃描線SL1被致能時(亦即在期間T4掃描線SL1上的電壓為高邏輯電位時)，資料線DL1上的電壓(亦即在期間T4資料線DL1提供的資料驅動電壓)為低邏輯電位。當掃描線SL1被致能時，電晶體M1與電晶體M2被開啟，此時記憶電容C1與液晶電容CLC中的電荷被釋放而使得記憶電容C1與液晶電容CLC上的電壓降低至低邏輯電位，另外電晶體M5與電晶體M6因其閘極電壓隨記憶電容C1上的電壓降低而處於關閉狀態，其中電晶體M5的關閉使得電晶體M7的閘極電壓被參考電壓Vref拉高而處於開啟狀態。在掃描線SL1進入畫面維持期間後(亦即掃描線SL1上的電壓轉為低邏輯電位的期間T5與期間T6)，控制信號SC1轉為高邏輯電位而開啟電晶體M8，使得液晶電容CLC透過電晶體M8以及電晶體M7耦接至接地而進行放電，進而使得液晶電容CLC上的電壓在掃描線SL1轉為低邏輯電位後(亦即電晶體M2關閉後)被保持在低邏輯電位。

類似地，掃描線SL2在掃描線SL1轉為低邏輯電位後接著被致能而轉為高邏輯電位(亦即在期間T5轉為高邏輯電位)，此時電晶體M3被開啟，以進一步協助液晶電容CLC保持其儲存的資料驅動電壓，並減少因電晶體M1的關閉對液晶電容CLC造成的耦合效應，減低液晶電容CLC上的電壓異常的情形。

如此將畫素單元104與畫素記憶電路102的操作分隔開來，使得資料線DL1對液晶電容CLC的充電不會受到畫素記憶電路102的影響，而是在需要的時候才啟動畫素記憶電路102，因此可確保即使畫素記憶電路102失去作用，畫素電路也可回到使用一般傳統一個電晶體及一個電容的操作方式。此外，由於本實施例可皆使用N型電晶體，因此可使用非晶矽薄膜電晶體取代多晶矽薄膜電晶體，大幅地減低成本開銷以及製程難易度，並增加製程速度及可靠度。

綜上所述，本新型創作的實施例的畫素記憶電路與畫素單元所包括的電晶體為同一導電型的電晶體，其中畫素記憶電路包括電壓記憶單元、電壓選擇單元以及開關單元。電壓選擇單元依據電壓記憶單元輸出的資料驅動電壓選擇提供對應的維持電壓，開關單元於畫面維持期間提供維持電壓至畫素單元，如此藉由畫素記憶電路提供維持電壓來維持畫素單元的畫素資料電壓，即可不須藉由資料線驅動器透過資料線來提供維持電壓給畫素單元，而可關閉資料線驅動器的操作，以減少功率消耗。此外，由於畫素記憶電路使用同一導電型的電晶體，因此可應用於使用非晶矽薄膜電晶體的電路，可進一步有效地節省應用畫素電路的顯示裝置的消耗功率。

雖然本新型創作已以實施例揭露如上，然其並非用以限定本新型創作，任何所屬技術領域中具有通常知識者，在不脫離本新型創作的精神和範圍內，當可作些許的更動與潤飾，故本新型創作的保護範圍當視後附的申請專利範圍所界定者為準。

102‧‧‧畫素記憶電路
104‧‧‧畫素單元
106‧‧‧電壓記憶單元
108‧‧‧電壓選擇單元
110‧‧‧開關單元
202‧‧‧開關單元
SC1‧‧‧控制信號
SL1、SL2‧‧‧掃描線
DL1‧‧‧資料線
M1~M8‧‧‧電晶體
C1‧‧‧記憶電容
CLC‧‧‧液晶電容
Vref‧‧‧參考電壓
FR1、FR2‧‧‧畫框
T1~T6‧‧‧期間

圖1是依照本新型創作一實施例的畫素電路的示意圖。 圖2是依照本新型創作另一實施例的畫素電路的示意圖。 圖3是依照本新型創作另一實施例的畫素電路的示意圖。 圖4是依照圖3實施例的畫素電路中資料線、掃描線、液晶電容上電壓以及控制信號的電壓的波形示意圖。 圖5是依照本新型創作一實施例的液晶電容上的電壓變化示意圖。

102‧‧‧畫素記憶電路

104‧‧‧畫素單元

106‧‧‧電壓記憶單元

108‧‧‧電壓選擇單元

110‧‧‧開關單元

SC1‧‧‧控制信號

SL1‧‧‧掃描線

DL1‧‧‧資料線

Claims (10)

1. 一種畫素電路，包括： 一畫素單元，耦接一第一掃描線與一資料線，於該第一掃描線的致能期間接收來自該資料線的資料驅動電壓；以及 一畫素記憶電路，耦接該第一掃描線、該資料線以及該畫素單元，於一畫面維持期間依據該資料驅動電壓提供一維持電壓至該畫素單元，以維持驅動該畫素單元的電壓，其中該畫素記憶電路與該畫素單元所包括的電晶體為同一導電型的電晶體，該畫素記憶電路包括： 一電壓記憶單元，耦接該第一掃描線與該資料線，記憶該資料驅動電壓； 一電壓選擇單元，耦接該電壓記憶單元，依據該電壓記憶單元記憶的該資料驅動電壓選擇提供對應的該維持電壓；以及 一第一開關單元，耦接該電壓選擇單元與該畫素單元，於該畫面維持期間被一控制信號導通，而提供該維持電壓至該畫素單元。
2. 如申請專利範圍第1項所述的畫素電路，其中該電壓記憶單元包括： 一第一電晶體，其汲極耦接該資料線，該第一電晶體的閘極耦接該第一掃描線；以及 一記憶電容，耦接於該第一電晶體的源極與接地之間，該第一電晶體與該記憶電容的共同接點用以輸出該資料驅動電壓。
3. 如申請專利範圍第2項所述的畫素電路，更包括： 一第二開關單元，耦接該畫素單元以及該電壓記憶單元，耦接與該第一掃描線相鄰的一第二掃描線，於該第二掃描線的致能期間被該第二掃描線的掃描信號導通，而將該資料驅動電壓輸出至該畫素單元，其中該第二掃描線被驅動的時間晚於該第一掃描線被驅動的時間。
4. 如申請專利範圍第3項所述的畫素電路，其中該第二開關單元包括： 一第二電晶體，耦接於該第一電晶體的源極與該畫素單元之間，該第二電晶體的閘極耦接該第二掃描線。
5. 如申請專利範圍第1項所述的畫素電路，其中該電壓選擇單元包括： 一第一電晶體，其汲極與閘極耦接一參考電壓； 一第二電晶體，耦接於該第一電晶體的源極與接地之間，該第二電晶體的閘極耦接該電壓記憶單元的輸出端； 一第三電晶體，其汲極耦接該參考電壓，該第三電晶體的閘極耦接該電壓記憶單元的輸出端，該第三電晶體的源極耦接該第一開關單元；以及 一第四電晶體，其汲極耦接該接地，該第四電晶體的閘極耦接該第一電晶體與該第二電晶體的共同接點，該第四電晶體的源極耦接該第一開關單元。
6. 如申請專利範圍第5項所述的畫素電路，其中該參考電壓大於等於導通該第三電晶體的電壓。
7. 如申請專利範圍第6項所述的畫素電路，其中該參考電壓為5伏特。
8. 如申請專利範圍第1項所述的畫素電路，其中該第一開關單元包括： 一電晶體，耦接於該電壓選擇單元的輸出端與該畫素單元之間，該電晶體的閘極耦接該控制信號。
9. 如申請專利範圍第1項所述的畫素電路，其中該畫素單元包括： 一電晶體，其汲極耦接該資料線，該電晶體的源極耦接該第一開關單元，該電晶體的閘極耦接該第一掃描線；以及 一液晶電容，耦接於該電晶體的源極與接地之間。
10. 如申請專利範圍第1項所述的畫素電路，其中該畫素記憶電路與該畫素單元所包括的電晶體為N型電晶體。