TWM463930U - 網路訊號耦合及防雷擊電路 - Google Patents

Description

網路訊號耦合及防雷擊電路

本創作係提供一種網路訊號耦合及防雷擊電路，尤指處理電路於網路連接器朝網路晶片之間依序設有防雷擊模組及耦合模組，防雷擊模組以防雷擊晶片四個輸出輸入接腳分別電性連接於二個不同通道之二電路，且各通道為同時電性連接於二個防雷擊晶片，任二通道又共用一防雷擊晶片，便可減少晶片設置數量，進而達到降低產品成本的目的。

按，現今電腦科技的快速發展，而桌上型電腦或筆記型電腦已普遍的存在於社會上之各個角落，其電腦發展趨勢亦朝運算功能強、速度快及體積小之方向邁進，由於網路通訊技術也正在迅速蓬勃發展中，並將人們生活、學習、工作與休閒帶入另一有別以往的嶄新境界，使人與人之間即可透過網路通訊相互傳輸所需即時資訊、廣告宣傳或往來郵件等，同時藉由網路搜尋各種資訊、即時通訊或線上遊戲等，讓人們與網路之間關係更為熱切且密不可分。

但網路的部分為有使用電纜連接及無線傳輸等二種方式來傳輸資料，電纜連接技術便需裝設有網路連接器，傳統網路連接器為具有變壓器模組與共模抑制模組，請參閱第六圖所示，一般廠商的作法是將變壓線圈B與濾波線圈C裝設於電路板A上，且變壓線圈B及濾波線圈C係 於線芯D上繞設有導線D1，導線D1末端之接頭為焊接於電路板A之接點，由於線圈需以手工纏繞導致生產效率低下，更無法自動化生產，線圈也容易斷裂而讓成本提高，且纏繞之緊密、距離、圈數等差異也會影響效果，而導致產品品質良莠不齊。

此外，如上所述的網路電纜，常常會因設置上的考量而裸露於建築物之外，因此，當網路線遭受雷擊而產生異常高電壓時，異常高電壓將會經由網路線傳導至電子裝置之網路連接器，甚至由網路連接器傳導至主板或周遭電子元件及電子裝置，此時便會因為異常高電壓而讓網路連接器內部電子元件或網路晶片損壞，更嚴重時異常高電壓則會連主板、周遭電子元件或電子裝置都一併損壞，而讓產品使用壽命縮短，甚至讓電腦內儲存的資料一併損壞。

是以，廠商便在網路連接器中裝設有防雷擊模組，請參閱第七圖所示，其係於四個通道E之二電路E1之間串聯有有防雷擊晶片F，在網路連接器的安全規範上，需測試不同電路E1之間的傳導(Line to Line)，以確認在所有情況下是否都能將異常高電流給洩除，以下為利用40安培(A)電流作為舉例說明，當測試Line to Line時，防雷擊晶片F之輸出輸入接腳需可傳輸40A，且因為需透過接地線傳導至另一電路E1，其防雷擊晶片F內部的處理電路便只有一半進行運作及處理，所以處理電路需可處理80A，所以在此狀況下，設置防雷擊晶片F的成本就會提高。

而若於四個通道E之二電路E1之間串聯有有二個防雷擊晶片F，則因為分流，所以防雷擊晶片F之輸出輸入接腳需可傳輸20A ，其防雷擊晶片F內部的處理電路雖然只需處理40A，但是因為四個通道E總共需裝設八個防雷擊晶片F，所以在防雷擊晶片F數量增加的狀況下，其設置防雷擊晶片F的成本也就無法降低。

是以，如何解決習用防雷擊模組成本高昂之問題與缺失，此即為本發明人與從事此行業者所亟欲改善之目標所在。

故，創作人有鑑於上述之問題與缺失，乃蒐集相關資料，經由多方評估及考量，並以從事於此行業累積之多年經驗，經由不斷試作及修改，始設計出此種網路訊號耦合及防雷擊電路的創作專利誕生者。

本創作之主要目的乃在於，該防雷擊晶片為以四個輸出輸入接腳分別電性連接於二個不同通道之二電路，且各通道為同時電性連接於二個防雷擊晶片，便可讓防雷擊晶片內部TVS內部電路等效層二極體的設置數量或處理電流上限降低，且防雷擊晶片內部電路也都可以降低電流上限，因為任一通道連接有二防雷擊晶片，且任二通道共用一防雷擊晶片，所以四個通道僅需裝設四個防雷擊晶片，即可讓晶片設置數量減半，且四個防雷擊晶片中又僅有二個防雷擊晶片處於閒置狀態，便可在具有防止雷擊損壞元件的效果下，達到降低產品成本的目的。

本創作之次要目的乃在於該處理電路為以第一連接端之一個或一個以上之通道連設有防雷擊模組及耦合模組再連接到第二連接端，利用防雷擊模組之防雷擊晶片將雷擊產生的異常高電壓以第一接地端傳輸接地進行排除，再利用耦合模組隔離電氣並耦合訊號，讓耦合電路使用於高網路頻率下仍具有良好的網路訊號耦合效果，進而達到提升訊號耦合、 傳輸效果並防止所裝設元件或裝置損壞以提升使用壽命的目的。

本創作之另一目的乃在於該第一連接端一個或一個以上之通道連設有防雷擊模組、耦合模組及防電磁干擾模再連接到第二連接端組，利用防電磁干擾模組之電感及第二電容吸收低頻及高頻訊號之諧波，使訊號傳輸到網路晶片後不會對周遭元件產生電磁干擾，進而達到提升使用穩定性的目的。

1‧‧‧處理電路

10‧‧‧第一連接端

11‧‧‧第二連接端

12‧‧‧通道

121‧‧‧電路

13‧‧‧耦合模組

131‧‧‧第一電容

14‧‧‧防雷擊模組

141‧‧‧防雷擊晶片

1411‧‧‧工作電壓接腳

1412‧‧‧接地接腳

1413‧‧‧輸出輸入接腳

1414‧‧‧基納二極體

1415‧‧‧瞬態電壓抑制器內部電路等效層二極體

142‧‧‧第一接地端

15‧‧‧防電磁干擾模組

151‧‧‧電感

152‧‧‧第二電容

153‧‧‧第二接地端

2‧‧‧網路連接器

3‧‧‧網路晶片

4‧‧‧電路板

A‧‧‧電路板

B‧‧‧變壓線圈

C‧‧‧濾波線圈

D‧‧‧線芯

D1‧‧‧導線

E‧‧‧通道

E1‧‧‧電路

F‧‧‧防雷擊晶片

第一圖 係為本創作較佳實施例之方塊圖。

第二圖 係為本創作較佳實施例處理電路之電路圖。

第三圖 係為本創作較佳實施例防雷擊模組之電路圖。

第四圖 係為本創作另一實施例之方塊圖。

第五圖 係為本創作另一實施例處理電路之電路圖。

第六圖 係為習用之立體外觀圖。

第七圖 係為習用之電路圖。

為達成上述目的及功效，本創作所採用之技術手段及其構造，茲繪圖就本創作之較佳實施例詳加說明其特徵與功能如下，俾利完全瞭解。

請參閱第一、二、三圖所示，由圖中所示可清楚看出在本創作較佳實施例中，該處理電路1為設置於電路板4上，且二端分別設有電性導通於網路連接器2之第一連接端10及電性導通於網路晶片3之第 二連接端11，其處理電路1為設有分別具二電路121之四個通道12，第一連接端10連接之四個通道12為依序連設有防雷擊模組14及耦合模組13再連接到第二連接端11，耦合模組13以各通道12之二電路121分別連設有第一電容131，防雷擊模組14則設有具一個工作電壓接腳1411、一個接地接腳1412及四個輸出輸入接腳1413之四個防雷擊晶片141，各防雷擊晶片141為以四個輸出輸入接腳1413分別電性連接於二個不同通道12之二電路121，且各通道12為同時電性連接於二個防雷擊晶片141之二個輸出輸入接腳1413(較佳連接方式為三個防雷擊晶片141都連接到相鄰的二個通道12之二電路121，另一個防雷擊晶片141連接至第一個及第四個通道12之二電路121，藉此讓電路簡化)，且各防雷擊晶片141之接地接腳1412為電性連接到第一接地端142。

該處理電路1為以第一連接端10電性連接於網路連接器2之各端子，且處理電路1為以第二連接端11電性連接於網路晶片3之複數接腳，其四個通道12之各電路121為分別連接MD0+與MX0+、MD0-與MX0-、MD1+與MX1+、MD1-與MX1-、MD2+與MX2+、MD2-與MX2-、MD3+與MX3+、MD3-與MX3-，其位置可視實際設計需求變換，非因此即侷限本發明之專利範圍。

該防雷擊晶片141為於工作電壓接腳1411及接地接腳1412之間電性連接有基納二極體1414(Zener diode)，再以基納二極體1414並聯有四組之二個瞬態電壓抑制 器內部電路等效層二極體1415(Transient Voltage Suppresser內部電路等效層二極體；TVS內部電路等效層二極體)，且每組的二個TVS內部電路等效層二極體1415為呈串聯狀，再於各組二個TVS內部電路等效層二極體1415之間電性連接至各輸出輸入接腳1413。

一般防雷擊晶片以裝設在每一通道12的方式便可處理雷擊的異常高電壓，但因為一般防雷擊晶片的價格高昂，所以此電路設計的產品無法降低成本，若是透過本發明防雷擊晶片141的電路設計，且讓工作電壓接腳1411、接地接腳1412及輸出輸入接腳1413降低異常高電流傳輸的上限值，再利用各通道12電性連接於二個防雷擊晶片141，藉此便可降低產品成本，但由於Line to Line跨通道12的狀況下異常高電流是走接地端再傳導至另一通道12，以下為利用40安培(A)電流作為舉例說明，若是用各通道12電性連接防雷擊晶片141方式，如二輸出輸入接腳1413都接收到20安培上限值的異常高電流時，則因為接地接腳1412僅能輸出20安培的電流，所以將會有20安培的異常高電流無法被防雷擊晶片141處理掉，便會影響到周遭元件。

所以發明人透過各防雷擊晶片141為以四個輸出輸入接腳1413分別電性連接於二個不同通道12之二電路121，且各通道12為同時電性連接於二個防雷擊晶片141之電路設計，讓Line to Line測試中單一通道12之電路121(如MX0+)遭受雷擊產生40安培的異常高電流時，其40安培的異常高電流將分流至二個 防雷擊晶片141之輸出輸入接腳1413，讓二個防雷擊晶片141之輸出輸入接腳1413分別流入20安培的電流，再經由接地接腳1412及接地線路傳導至另一通道12所電性連接之防雷擊晶片141，再流入到另一通道12之電路121(如MX0+)，此時因為所流經的各接地接腳1412及各輸出輸入接腳1413都只供20安培電流流過，如此一來防雷擊晶片141便不會受到電流上限值的限制，便可將內部TVS內部電路等效層二極體1415的設置數量或處理電流上限降低，且內部電路也都可以降低電流上限，由於任一通道12連接有二防雷擊晶片141，且任二通道12共用一防雷擊晶片141，所以在四個通道12僅需裝設四個防雷擊晶片141的狀況下，讓晶片設置數量減半，藉此達到降低產品成本的目的。

此外，因為任一通道12連接有二防雷擊晶片141，且任二通道12共用一防雷擊晶片141，所以在Line to Line測試中任一電路121所產生的異常高電流都會分流到二個防雷擊晶片141，在此狀況下，四個通道12所裝設的四個防雷擊晶片141中只有二個防雷擊晶片141處於閒置狀況，且處理異常高電流之防雷擊晶片141內僅有部分的TVS內部電路等效層二極體1415在運作，其餘的TVS內部電路等效層二極體1415便處於閒置狀態，如此一來便可減少處於閒置狀態下的防雷擊晶片141數量，進而達到提升晶片使用率之目的。

請參閱第一、二、三圖所示，由圖中所示可清楚看出在本創作另一實施例中，防雷擊模組14各防雷擊晶片141另端亦可相連接 後再連接至第一接地端142；上述耦合模組13為以一電路121上連設的第一電容131其阻抗(Z)稱為容抗，其單位為歐姆(Ω)，容抗之公式為：Z=1/(2π＊f＊C)

上述公式中f為頻率，單位為赫茲(Hz)；C為電容之容值，單位為法拉(F)，由於是利用電容之特性來隔離電氣並耦合訊號，由上述公式可以得知，容抗與工作頻率及電容容值成反比，所以在使用相同容值的第一電容131且訊號頻率增大的狀況下，其容抗會隨之減小，則訊號的衰減也會變小，便可具有良好的網路連線且訊號傳輸速度也會變快，由於利用了電容在頻率越高的狀態下其強度也會隨之增大的特性，在現今網路頻率(頻寬)越來越高之情況(大於1Gbps)，讓電容利用隔離電腦的直流電形成電場感應來作訊號耦合，且電容的特性也會讓高頻網路訊號之耦合效果隨之提高。

再者，請參閱第一、二、三、四圖所示，由圖中所示可清楚看出該處理電路1設置的電路板4，可直接設置有網路晶片3，再與網路連接器2之複數端子電性連接；且處理電路1設置的電路板4亦可設置於網路連接器2內部，再將網路連接器2電性連接於外部電路板，並與外部電路板上設置的網路晶片3形成電性連接，其僅具對網路連接器2與網路晶片3之間所傳輸的訊號進行耦合及濾波之功能即可，然而有關網路連接器2及網路晶片3之配置係為習知之技術，且該細部構成非本案發明要點，茲不再贅述。

請參閱第一、二、三、四、五圖所示，由圖中所示可清楚 看出，該第一連接端10連接之一個或一個以上通道12為依序連設有防雷擊模組14、耦合模組13及防電磁干擾模組15再連接到第二連接端11，其防電磁干擾模組15以一個或一個以上之通道12之二電路121分別連設有電感151，電感151鄰近耦合模組13一端之二電路121之間串聯有二第二電容152(亦可將二第二電容152設置在電感151遠離耦合模組13一端)，再於二第二電容152之間電性連接於第二接地端153，因為經由耦合模組13處理後的訊號幾乎不會有衰減，所以幾乎是以原訊號往網路晶片3一端傳輸，所以訊號在低頻及高頻處會產生具較大強度的諧波，若訊號未衰減則又會在傳輸到主板上之網路晶片時，因為訊號產生諧波而形成輻射並產生電磁場干擾現象，讓網路晶片周圍的各電子元件或裝置受到干擾而無法正常運作或讓性能降低，由於防電磁干擾模組15之電感151會吸收高頻部份之諧波，而並聯第二電容152則會吸收低頻部份之諧波，再讓低頻部份之諧波以分流至第二接地端153，所以經過防電磁干擾模組15處理後的訊號，便不會有高頻或低頻諧波產生，所以訊號傳輸到網路晶片3後，便不會對周遭元件產生電磁干擾，進而達到提升使用穩定性的目的。

上述本創作之網路訊號耦合及防雷擊電路於實際使用時，為可具有下列各項優點，如：

(一)各防雷擊晶片141為以四個輸出輸入接腳1413分別電性連接於二個不同通道12之二電路121，且各通道12為同時電性連接於二個防雷擊晶片141，利用防雷擊模組14之防雷擊晶片141將雷擊產生的異常高電壓，以防雷擊晶片141另側之第一接地端 142傳輸接地進行排除，防雷擊晶片141內部TVS內部電路等效層二極體1415的設置數量或處理電流上限降低，且內部電路也都可以降低電流上限，由於任一通道12連接有二防雷擊晶片141，且任二通道12共用一防雷擊晶片141，所以四個通道12僅需裝設四個防雷擊晶片141，便可讓晶片設置數量減半，且四個防雷擊晶片141中僅有二個防雷擊晶片141處於閒置狀態，便可在具有防止雷擊損壞元件的效果下，達到降低產品成本的目的。

(二)該處理電路1為以第一連接端10連接之一個或一個以上之通道12為連設有防雷擊模組14及耦合模組13再連接到第二連接端11，再利用耦合模組13來隔離電氣並耦合訊號，讓耦合電路使用於高網路頻率下仍具有良好的網路訊號耦合效果，進而提昇訊號耦合及傳輸效果。

(三)該第一連接端10連接之一個或一個以上之通道12為連設有防雷擊模組14、耦合模組13及防電磁干擾模組15再連接到第二連接端11，利用防電磁干擾模組15之電感151及第二電容152來對訊號於低頻及高頻部份之諧波進行吸收，讓耦合模組13處理後幾乎不會有衰減的訊號所產生之諧波，被防電磁干擾模組15吸收或排除，則訊號傳輸到網路晶片3後不會對周遭元件產生電磁干擾，進而達到提升使用穩定性的目的。

故，本創作為主要針對網路訊號耦合及防雷擊電路，而可於處理電路1二端分別設有電性導通於網路連接器2之第一連接端10及電性導通於網路晶片3之第二連接端11，處理電路1為設有分別具二電 路121之四個通道12，第一連接端10連接之四個通道12為連設有防雷擊模組14及耦合模組13再連接到第二連接端11，防雷擊模組14設有具一個工作電壓接腳1411、一個接地接腳1412及四個輸出輸入接腳1413之四個防雷擊晶片141，各防雷擊晶片141為以四個輸出輸入接腳1413分別電性連接於二個不同通道12之二電路121，且各通道12為同時電性連接於二個防雷擊晶片141之二個輸出輸入接腳1413，且各防雷擊晶片141之接地接腳1412為電性連接到第一接地端142，防雷擊晶片141內部TVS內部電路等效層二極體1415的設置數量或處理電流上限降低，且內部電路也都可以降低電流上限，由於任一通道12連接有二防雷擊晶片141，且任二通道12共用一防雷擊晶片141，所以僅需裝設四個防雷擊晶片141，便會讓晶片設置數量減半，即可在具有防止雷擊損壞元件的效果下，達到降低產品成本的目的為主要保護重點，惟，以上所述僅為本創作之較佳實施例而已，非因此即侷限本創作之專利範圍，故舉凡運用本創作說明書及圖式內容所為之簡易修飾及等效結構變化，均應同理包含於本創作之專利範圍內，合予陳明。

綜上所述，本創作上述網路訊號耦合及防雷擊電路於使用時，為確實能達到其功效及目的，故本創作誠為一實用性優異之創作，為符合新型專利之申請要件，爰依法提出申請，盼 審委早日賜准本案，以保障創作人之辛苦創作，倘若 鈞局審委有任何稽疑，請不吝來函指示，創作人定當竭力配合，實感德便。

1‧‧‧處理電路

10‧‧‧第一連接端

11‧‧‧第二連接端

12‧‧‧通道

121‧‧‧電路

13‧‧‧耦合模組

131‧‧‧第一電容

14‧‧‧防雷擊模組

141‧‧‧防雷擊晶片

1411‧‧‧工作電壓接腳

1412‧‧‧接地接腳

1413‧‧‧輸出輸入接腳

142‧‧‧第一接地端

Claims (10)

1. 一種網路訊號耦合及防雷擊電路，其係包括設置於具網路晶片之電路板上，且再與網路連接器電性連接以對訊號進行處理之處理電路，其改良在於：該處理電路為設有分別具二電路之四個通道，四個通道二端分別具有連接網路連接器之第一連接端、連接網路晶片之第二連接端，且第一連接端連接之四個通道為分別連設有防雷擊模組及耦合模組再連接到第二連接端，防雷擊模組設有具一個工作電壓接腳、一個接地接腳及四個輸出輸入接腳之四個防雷擊晶片，各防雷擊晶片為以四個輸出輸入接腳分別電性連接於二個不同通道之二電路，且各通道為同時電性連接於二個防雷擊晶片之二個輸出輸入接腳，各防雷擊晶片之接地接腳為電性連接到第一接地端。
2. 如申請專利範圍第1項所述之網路訊號耦合及防雷擊電路，其中該耦合模組以各通道之二電路分別連設有第一電容。
3. 如申請專利範圍第1項所述之網路訊號耦合及防雷擊電路，其中該防雷擊模組之各防雷擊晶片為於工作電壓接腳及接地接腳之間電性連接有基納二極體(Zener diode)，再以基納二極體並聯有四組之二個瞬態電壓抑制器內部電路等效層二極體(TVS內部電路等效層二極體)，且每組的二個TVS內部電路等效層二極體為呈串聯狀，再於各組二個TVS內部電路等效層二極體之間電性連接至各輸出輸入接腳。
4. 如申請專利範圍第1項所述之網路訊號耦合及防雷擊電路，其中該四 通道之各電路為分別連接MD0+與MX0+、MD0-與MX0-、MD1+與MX1+、MD1-與MX1-、MD2+與MX2+、MD2-與MX2-、MD3+與MX3+、MD3-與MX3-。
5. 如申請專利範圍第1項所述之網路訊號耦合及防雷擊電路，其中該處理電路第一連接端連接之一個或一個以上的通道為分別連設有防雷擊模組、耦合模組及防電磁干擾模組再連接到第二連接端，其防電磁干擾模組則以一個或一個以上之通道之二電路分別連設有電感，電感鄰近耦合模組一端之二電路之間串聯有二第二電容，再於二第二電容之間電性連接於第二接地端。
6. 一種網路訊號耦合及防雷擊電路，其係包括設置於網路連接器內部電路板上，且再與網路晶片電性連接以對訊號進行耦合之處理電路，其改良在於：該處理電路為設有分別具二電路之四個通道，四個通道二端分別具有連接網路連接器之第一連接端、連接網路晶片之第二連接端，且第一連接端連接之四個通道為分別連設有防雷擊模組及耦合模組再連接到第二連接端，防雷擊模組設有具一個工作電壓接腳、一個接地接腳及四個輸出輸入接腳之四個防雷擊晶片，各防雷擊晶片為以四個輸出輸入接腳分別電性連接於二個不同通道之二電路，且各通道為同時電性連接於二個防雷擊晶片之二個輸出輸入接腳，且各防雷擊晶片之接地接腳為電性連接到第一接地端。
7. 如申請專利範圍第6項所述之網路訊號耦合及防雷擊電路，其中該耦 合模組以各通道之二電路分別連設有第一電容。
8. 如申請專利範圍第6項所述之網路訊號耦合及防雷擊電路，其中該防雷擊模組之各防雷擊晶片為於工作電壓接腳及接地接腳之間電性連接有基納二極體(Zener diode)，再以基納二極體並聯有四組之二個瞬態電壓抑制器內部電路等效層二極體(TVS內部電路等效層二極體)，且每組的二個TVS內部電路等效層二極體為呈串聯狀，再於各組二個TVS內部電路等效層二極體之間電性連接至各輸出輸入接腳。
9. 如申請專利範圍第6項所述之網路訊號耦合及防雷擊電路，其中該四通道之各電路為分別連接MD0+與MX0+、MD0-與MX0-、MD1+與MX1+、MD1-與MX1-、MD2+與MX2+、MD2-與MX2-、MD3+與MX3+、MD3-與MX3-。
10. 如申請專利範圍第6項所述之網路訊號耦合及防雷擊電路，其中該處理電路第一連接端連接之一個或一個以上的通道為分別連設有防雷擊模組、耦合模組及防電磁干擾模組再連接到第二連接端，其防電磁干擾模組則以一個或一個以上之通道之二電路分別連設有電感，電感鄰近耦合模組一端之二電路之間串聯有二第二電容，再於二第二電容之間電性連接於第二接地端。