TWM415396U - High standby performance static random access memory - Google Patents

Description

M415396 五、新型說明： 【新型所屬之技術領域】 本創作係有關於一種具高待機效能之靜態隨機存取記憶體（Static

Random Access Memory，簡稱SRAM)，尤指一種有效提高靜態隨機存取 s己憶體之待機效能’並能有效降低漏電流（leakage current)之靜態隨機存 取記憶體。 【先前技術】 φ 記憶體在電腦工業中扮演著無可或缺的角色。通常’記憶體可依照其 月b否在電源關閉後仍能保存資料，而區分為非揮發性（n〇n_v〇iatiie)記憶體 及揮發性（volatile)記憶體，非揮發性記憶體所儲存之資料並不會因電源 關閉或中斷而消失，而儲存在揮發性記憶體之資料則會隨著電源關閉或中 斷而被消除。常見的揮發性記憶體有動態隨機存取記憶體(Dynamic Rand〇m Access Memory ’簡稱DRAM)及靜態隨機存取記憶體（SRAM)兩種。動 態隨機存取記憶體（DRAM)具有面積小及價格低等優點，但操作時必須 不時地更新（refresh)以防止資料因漏電流而遺失，而導致存在有高速化困 φ 難及消耗功率大等缺失。相反地，靜態隨機存取記憶體（SRAM)的操作則 較為簡易且毋須更新操作，因此具有高速化及消耗功率低等優點。 目前以行動電話為代表之行動電子設備所採用之半導體記憶裝置，係以 SRAM為主流。此乃由於Sram待機電流小，適於連續通話時間、連續待 機時間盡可能延長之手機。 第1圖所示即是習知之6T靜親機存取記髓（SRAM)晶胞之電路 示意圖，其中，PMOS電晶體(P1)和PM0S電晶體(p2)稱為負載電晶體（福 transistor )’NM〇S電晶體_)和丽〇8電晶體(M2)稱為驅動電晶體㈤_ fistoO’NMOS電晶體(M3)和nm〇s電晶體(M4)稱為存取電晶歡 3 M415396 壮311如咖），\\^為字元線〇01*£11—)，而见及813分別為位元線（池11116) 及互補位元線（complementary bitline)，該SRAM晶胞需要6個電晶體， 且驅動電晶體與存取電晶體間的電流驅動能力比（即單元比率（cellrati〇)) 通常設定在2.2至3.5之間，以便防止讀取邏輯Low時所造成之干擾。

至今’有許多降低待機電流之技術被提出，例如專利文獻1 (99年12 月1日第TW M393773號）所提出之「具放電路徑之雙埠靜態隨機存取記 憶體」、專利文獻2 (98年3月21日第TWI307890號）所提出之「靜態隨 機存取記憶體」、專利文獻3(97年6月3日第US7382674 B2號）所提出 之「Static random access memory (SRAM) with clamped source potential in standbymode」、專利文獻4 (96年8月7日第US7254085 B2號）所提出之 「Static random access memory device and method of reducing standby current」、專利文獻5(95年9月19日第US7110317B2號)所提出之「SRAM employing virtual rail scheme stable against various process-voltage-temperature variations」、非專利文獻 ό (Tae-Hyoung Kim et al.，A Voltage Scalable 0.26 V, 64 kb 8T SRAM With Vmin Lowering Techniques and Deep Sleep Mode", IEEE Journal of Solid-State Circuits., Vol. 64，pp 1785 _ 1795, 2009.)所提出之 8T SRAM、非專利文獻 7 (Ding-Ming

Kwai/5 Modeling of SRAM Standby Current by Three-Parameter Lognormal

Distribution”，Design，and Testing，2009· MTDT Ό9. IEEE International

Workshop on Memory Technology, pp 77 - 82, Aug. 31 2009-Sept. 2 2009.) 所提出之SRAM以及非專利文獻8 (Dadgour, H.F, et al.,” Hybrid NEMS-CMOS integrated circuits: A novel strategy for energy-efficient designs”, Computers & Digital Techniques, IET, Volume: 3 , Issue: 6 , pp 593 - 608 November 2009.)所提出之SRAM，該等專利文獻或非專利文獻於待機操作 時’均是藉由將SRAM中所有記憶體晶胞中之驅動電晶體（亦即第1圖之 4 M415396 NMOS電晶體Ml和M2)之源極電壓由原本之接地電壓提高至較該接地電 壓為高之一第一預定電壓，及/或將SRAM中所有記憶體晶胞中之負載電晶 體（亦即第1圖之PMOS電晶體pi和P2)之源極電壓由原本之電源供應 電壓降低至較該電源供應電壓為低之一第二預定電壓，以謀求降低待機操 作之功率消耗，惟由於該第一預定電壓僅係藉由SRAM中所有記憶體晶胞 中之電晶體的漏電流對寄生電容的充電而達成，而造成靜態隨機存取記憶 體進入待機模式之速度極為緩慢，並因而導致降低待機效能之缺失，亦即 該等專利文獻或非專利文獻均缺乏待機啟動電路以促使靜態隨機存取記憶 體快速進入待機模式。 有鏗於此，本創作之主要目的係提出一種具高待機效能之靜態隨機存 取記憶體，其能有效促使靜態隨機存取記憶體快速進入待機模式，並因而有 效提高靜態隨機存取記憶體之待機效能。 本創作之次要目嶋提出—種具祕機效能之㈣隨赫取記憶體， 其能藉由帛-控制電路及/或第二控制電路之設計，以有效降低靜態隨機存 取δ己憶體於待機模式時之功率消耗。 【新型内容】 本創作提出一種具高待機效能之靜態I5遺機存取記憶體，其主要包括--己隐體陣列、-第-控制電路⑵、—第二控制電路⑷以及—待機啟動 電路⑴，該5己憶體陣列係連接在一高電壓節點_與一低電壓節點⑽ 之間且由複數個Α憶體晶胞⑴馳成，每—記憶體晶胞⑴係包括一 第反相器（由一第一 PM0S電晶體P1與一第一觀〇s電晶體所組 成）第-反相器（由-第二PMOS電晶體P2與一第二NMOS電晶體 M2所組成）及二個存取電晶體（第三NMOS電晶體M3和第四nm〇S電 5 M415396 晶體M4)。該第-控制電路⑵係連接在該低電_點州與—接地電壓 (GND)之間’該第二控制電路⑷係連接在—電源供應電壓d)與 該高電壓節點_之間，俾於待機模式時，可藉由將該低電壓節點(vl) 提南至較該接地電壓為高之一第—預定電壓，及將該高賴節點(㈣降低 至較該電源供應電塵（Vdd)為低之一第二預定電壓，以有效降低功率消耗。 再者’藉自雜機啟動電路⑴的料，財效促使靜_機存取記憶體 快速進人待機模式’並因而有效提高靜態隨機存取記賊之待機效能。 豢 【實施方式】 【第一實施例】 根據上述之主要目的，本創作提出一種具高待機效能之靜態隨機存取 a己憶體’其主要包括一記憶體陣列、一第一控制電路⑵、一第二控制電 路（4 )以及待機啟動電路（3 )。該記憶體陣列係連接在一高電壓節點(v^) 與-低電壓節點(VL)之間且由複數個記憶體晶胞⑴所組成，其中該待機 啟動電路（3)係促使靜態隨機存取記憶體快速進入待機模式，以有效提高 φ 靜態隨機存取記憶體之待機效能，而該第-控制電路（2)與第二控制電路 (4) ’則供有效降低待機模式之功率消耗。 為了便於說明起見’第2圖所示之具高待機效能之靜態隨機存取記憶 體僅以一個記憶體晶胞（1)、一第一控制電路（2)、一第二控制電路（4) 以及一待機啟動電路（3)做為實施例來說明。該記憶體晶胞（1)係連接 在該向電壓節點(VH)與該低電壓節點(VL)之間，且包括一第一反相器（由 第一 PMOS電晶體P1與一第—nmos電晶體M1所組成）、一第二反 相器（由一第二pM〇s電晶體朽與一第二NM〇s電晶體M2所組成）及 一個存取電晶體（第三NMOS電晶體M3和第四nm〇S電晶體M4)，其 6 M415396 中，該第一反相器及該第二反相器係呈交互耦合連接，亦即該第一反相器 之輪出（即節點A)係連接該第二反相器之輸入，而該第二反相器之輸出 (即節點B)則連接該第一反相器之輸入，並且該第一反相器之輸出（節 點A)係用於儲存晶胞之資料，而該第二反相器之輸出（節點b) 則用於儲存SRAM晶胞之反相資料。 晴再參考第2圖’該第一控制電路(2)係由一第五nm〇s電晶體(^0 及—第六NMOS電晶體（M22)所組成。該第五NM0S電晶體（M21)之 源極、閘極與汲極係分別連接至一接地電壓（GND)、一反相待機模式控 φ 制“號（/S)與該低電壓節點（VL);該第六NMOS電晶體（M22)之源 極連接至該接地電壓’而閘極與汲極連接在一起且連接至該低電壓節點 (VL)以形成一二極體結構；該第一控制電路（2)係設計成可因應待機模 式與否而控制該低電壓節點（VL)之電壓位準，於待機模式時，將該低電 壓節點(VL)設定成較接地電壓為高之一第一預定電壓（即該第六雇電 晶體（M22)之臨界電壓Vtm22)，以便降低漏電流；而於非待機模式時則 將該低電壓節點(VL)設定成接地電壓，以便維持正常操作。在此值得注意 的是，該反相待機模式控制信號（/S)係由一待機模式控制信號（s)經一 反相器而獲得。 籲 該第二控制電路⑷係由-第三PMOS電晶體（P41)、一第四pM〇s 電晶體（P42)所組成。該第三PMOS電晶體（p41)心原極、閑極與沒極 係分別連接至-電源供應電壓（VDD)、該待機模式控制信號⑻與該高 電屋節點（VH);該第四PMOS電晶體（P42)之源極連接至該電源供應 電壓（vDD)，而閘極與汲極連接在一起且連接至該高電壓節點（π)以 形成-二極體結構；該第二控制電路⑷係設計成可因應待機模式與否而 控制該高電壓節點（VH)之電壓位準’於待機模式時，將該高電壓節點（vh) 7 M415396 設定成較該電源供應電壓（vDD)為低之一第二預定電壓（即該電源供應電 壓（VDD)扣減該第四PMOS電晶體（P42)之臨界電壓Vtp42的絕對值之 電壓位準），以便降低漏電流；而於非待機模式時則將該高電壓節點（vh) 設定成該電源供應電壓（VDD)，以便維持正常操作。 該待機啟動電路（3)係由一第五PMOS電晶體（P31)、一第六PM〇s 電晶體（P32)、一第三反相器（INV)以及一延遲電路（D)所組成。該 第五PMOS電晶體（P31)之源極、閘極與汲極係分別連接至該電源供應電 • 壓（Vdd)、該反相待機模式控制信號（/S)與該第六PMOS電晶體（P32) 之源極；該第六PMOS電晶體（P32)之源極、閘極與汲極係分別連接至該 第五PMOS電晶體（P31)之汲極、該第三反相器（jny)之輸出與該低電 壓節點（VL);該第三反相器（inv)之輸入連接至該延遲電路之輸出， 而該第三反相器（INV)之輸出則連接至該第六pM〇s電晶體（p32)之閘 極；該延遲電路（D)之輸入連接至該反相待機模式控制信號（/s)，而該 延遲電路（D)之輸出則連接至該第三反相器（INV)之輸入。 • 接著，說明第2圖中之待機啟動電路（3)如何促使靜態隨機存取記憶 體快速進入待機模式，以有效提高靜態隨機存取記憶體之待機效能：（^) 於進入待機模式之前，該反相待機模式控制信號（/S)為邏輯High，該邏 輯High之反相待機模式控制信號（/s)使得該第五pM〇s電晶體（p3l) 截止（OFF)，並使得該第六PMOS電晶體（PM)導通（ON);⑵而 於進入待機模式後，該反相待機模式控制信號（/S)為邏輯L〇w，該邏輯 Low之反相待機模式控制信號（/s)使得該第五PM〇s電晶體（p31)導通 (ON)，惟於待機模式之一初始期間内（該初始期間係為該延遲電路（d)

S 料 0396 所提供之一延遲時間錢該第三反相器（腑）所提供之上升延遲時間的總 和）’該第六PM0S電晶體（P32)仍導通（⑽，於是該低電壓節點（vl) 可快速到達該第六NM〇S電晶體（M22)之臨界電壓v_，亦即靜態隨機 存取記憶體可快速進入待機模式。

在此值得注㈣是’為了有效降低難溫度（ρντ)變異性 的影響’可於該第一控制電路⑵之呈二極體結構之該第六NM0S電晶體 (Μ22)的汲極與源極間，並聯一呈二極體結構之pM〇s電晶體。另，亦 可於該第二控制電路⑷之呈二極體結構之該第四p刪電晶體（pa) 的汲極與源極間，並聯一呈二極體結構之_〇|§電晶體。 【第二實施例】 為了簡化電路結構及便於說明如何於待機模式時降低漏電流，本創作提 出另-種具高待機效能之靜態隨齡取記憶體，如第3圖所示，其主要包 括-記賴_、-第三㈣電路（2，）彳梅酬路⑺。該記憶 體陣列係連接在-電源供應電壓（Vdd)與—低電壓節點(π)之間且由複數 個記憶體晶胞⑴所組成，其中該待機啟動電路⑴係促使靜態隨機存 取記憶體·私制_，以有麟綠鑛财取錄散顧效能， 而該第三控制《⑺雕极_彳_模奴辨雜待機啟 動電路（3)與第一實施例者相同，不再贅述。 請再參考第3圖，該第三控制電路（2，）係由一第五醒〇s電晶體 (M21)、一第六 NM0S 電晶體 fa ** 體（M22)及—第七NMQS電晶體（M23) 所組成。該第五圓S電晶體（繼）之源極、閘極姐極係分別連接至 -接地電壓（GND)、-反相待機模式控制信號⑻與該低節點⑽，· 9 ^0396 該第六NMOS電晶體（酸）之源極連接至該第七刪〇§電晶體（廳） 之汲極，而_與祕連接在—起且連接至該低電壓節點（vl)以形成一 二極體結構，該第七NM〇S電晶體（M23)之源極連接接地電壓 (GND)’而閘極與汲極連财一起且連接至該第六刪§電晶體（蠢) 之源極以形成另-二極體結構；該第三控制電路⑻係設計成可因應待機 模式與否而測該低電壓節點（VL)之電壓轉，於待機赋時，將該低 電壓節點(VL)«^成較接地電壓為高之—第三預定電壓（即該第六丽〇8 籲電晶體（M22)之臨界電壓VtM22及該第七觀⑽電晶體（购〉之臨界 電壓（Vtm23)的總和’即VTM22 + V搬3之電壓位準），以便降低漏電流； 而於非待麵«縣該低龍_(VL)蚊雜地頓，續維持正常 操作。 接下來說明第二實施例於待機模式時如何減少漏電流，請參考第3圖， 第3圖描述有第二實施例處於待機模式時所產生之各漏電流㈤如esh〇w leakage current) I丨、I2、I3、I4’其中假設SRAM晶胞中之該第一反相器之 φ ，出（即玲點Α)為邏輯Low，而該第二反相器之輸出（即節點Β；)為邏 輯High (電源供應電壓Vdd)。在此值得注意的是，待機模式時該低電壓 節點（VL)之電壓位準係維持在該第六_〇8電晶體（M22)之臨界電壓 Vtm22及該第七NMOS電晶體（M23 )之臨界電壓（Vtm23 )的總和，即Vtm22 + VTM23之電壓位準。 請參考第1圖之先前技藝與第3圖之本創作第二實施例，來說明本創 作第二實施例所提出之靜態隨機存取記憶體與第i圖之6TSRAM於漏電流 方面之比較，首先關於流經該第三_08電晶體（M3)之漏電流“，由於 本創作於待機模式時節點A之電壓位準係維持在該¥1^22 + 乂福23的電壓位 準’且假設字元線（WL)於待機模式時係設定成接地電壓，因此本創作 M415396 第二實施例之第三NMOS電晶體（M3)的閘源極電壓Vgs為負值，反觀 於待機模式時第1圖先前技藝之_08電晶體（M3)的閘源極電麼Vgs 等於0 ’根據閘極引發沒極洩漏（Gate Induced Drain Leakage，簡稱GIDL) 效應或2005年3月8曰第US6865119號專利案第3 (A)及3 (B)圖之結 果可知，對於NMOS電晶體而言’閘源極電壓為_(u伏特時之次臨界電流 約為閘源極電壓為〇伏特時之次臨界電流的1%，因此導因於GIDL效應所 弓丨發之流經本創作第二實施例之該第三NMOS電晶體（M3)之漏電流“ 遠小於第1圖先前技藝之NMOS電晶體（M3)者；再者，本創作第二實施 φ 例中該第三_08電晶體（M3)之汲源極電壓VDS為該電源供應電壓Vdd 扣減該Vtm22 + Vtm23的電壓位準，反觀於待機模式時傳統第1圖6TSRAM 之NMOS電晶體M3之汲源極電壓vDS係等於該電源供應電壓Vdd，根據 ;及極引發能障下跌（Drain-Induced Barrier Lowering，簡稱DIBL)效應，由 於DIBL效應所引發之流經本創作第二實施例之該第三應〇8電晶體(M3 ) 之漏電流I〗亦小於第1圖先前技藝之NMOS電晶體（M3)者；結果，流 經本創作第二實施例之該第三NMOS電晶體（M3)之漏電流心遠小於第1 圖先前技藝之NMOS電晶體（M3)者。 φ 接著關於流經該第一 PMOS電晶體（P1)之漏電流I2，由於待機模式 時該第一 PMOS電晶體（P1)之源極係為該電源供應電壓（vDD)，而該 第一 PMOS電晶體（P1)之汲極係維持在該VtM22 + Vi>I23的電壓位準，因 此本創作之該第一 PMOS電晶體（P1)之源汲極電壓Vsd為該電源供應電 壓（VDD)扣減該VTM22 + VTM23的電壓位準，反觀於待機模式時第i圖先前 技藝之PMOS電晶體（P1)之源汲極電壓VsD係等於該電源供應電壓 (VDD) ’根據DIBL效應，因此流經該第一 PMOS電晶體（P1)之漏電流 工2會小於第1圖先前技藝之PMOS電晶體〇>1)者。 緊接著’關於流經該第二NMOS電晶體（M2)之漏電流I3 ,由於待機 模式時該低電壓節點（VL)之電壓位準係維持在該VTM22 + Vtm23的電壓位 M415396 準，節點A之電壓位準亦維持在該Vtm22+Vtm23的電壓位準，而節點6之 電壓位準係等於該電源供應電壓（Vdd)且該第二刚⑽電晶體（M2)之 基底為接地電壓，因此本創作之該第二_〇8電晶體（M2)的基源極電壓 Vbs為負值，且該第二NMOS電晶體（M2)之汲源極電壓vDS為該電源供 應電壓（VDD)扣減該Vtm22 + Vtm23的電壓位準，反觀於待機模式時第j圖 先前技藝之NMOS電晶體（M2)的基源極電壓Vbs等於〇，且電 晶體（M2)之汲源極電壓vDS等於該電源供應電壓（Vdd)，根據本體效 應(body effect)及DIBL效應可知’流經本創作之該第二丽〇3電晶體(M2) _ 之漏電流I3遠小於第1圖先前技藝之Nm〇S電晶體（M2)者。 最後，關於流經該第四NMOS電晶體（M4)之漏電流14，由於此時本 創作第二實施例之該第四NMOS電晶體（M4)與第1圖先前技藝之刪〇8 電晶體（M4)具有完全相同的電壓狀態（節點B與互補位元線BLB均為 電源供應電壓VDD，而字元線WL與基底則均為接地電壓），因此，具有 相同的漏電流I4。综合以上分析可知，本創作第二實施例於待機模式時確 實可有效減少漏電流。 第3圖所示之本創作第二實施與傳統第1圖6T SRAM於待機模式下之 漏電流（即ι】、I2、I3及I4之總和）比較如表1所示，其係以levd49模 • 型且使用TSMC 90奈米CMOS製程參數加以模擬，由表1可看出於製程 TT、SS以及FF，本論文所提出之靜態隨機存取記憶體與傳統6T SRAM分 別減少90.7%、31.5%及87.3%的漏電流。 表1漏電流比較

12 【釗作功效】 (1) (2) 軸之咖獅繼，綠下功效： 取記传本創作所提出之具高待機效能之靜態隨機存 入待:r 7 μ機啟動電路⑴以促使靜態'隨機存取記憶體快速進 低待縣綠靜鱗赫祕題之待舰能；以及 體式=7:提出之具高待機效能之靜態隨機存取記憶 脾古带「，為 第—預^電麼，並可藉由第二控制電路（4)以 雖然本創倾職錢贿了所紅健實_，但舉職悉本技術之 人士可明瞭任何形式或是細節上可能的變化均未脫離本創作的精神與範 圍。因此，所有相隨賴内之改變都包括在本創作之中請專利範圍内。 13 M415396 【圖式簡單說明】 第1圖係顯示習知6T靜態隨機存取記憶體晶胞之電路示音圖. 第2圖係顯示本創作第一實施例所提出之電路示意圖； 第3圖係顯示本創作第二實施例所提出之電路示意圖。 【主要元件符號說明】

P1 第一 PMOS電晶體 P2 第二PMOS電晶體 Ml 第一 NMOS電晶體 M2 第二NMOS電晶體 M3 第三NMOS電晶體 M4 第四NMOS電晶體 WL 字元線 BL 位元線 A 儲存節點 B 反相儲存節點 S 待機模式控制信號 /S 反相待機模式控制信號 VL 低電壓節點 VH 高電壓節點 M21 第五NMOS電晶體 M22 第六NMOS電晶體 M23 第七NMOS電晶體 P41 第三PMOS電晶體 P42 第四PMOS電晶體 INV 第三反相器 D 延遲電路 Vdd 電源供應電壓 P31 第五PMOS電晶體 P32 第六PMOS電晶體 1 SRAM晶胞 2 第一控制電路 3 待機啟動電路 4 第二控制電路 2， 第三控制電路 BLB 互補位元線 14 M415396 II ' I2 漏電流 I3、〗4 漏電流

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Claims (1)

1. M415396 六'申請專利範圍： 1. 一種具高待機效能之靜態隨機存取記憶體，包括： :記憶體陣列’該記憶體陣列係包含有複數個記憶體晶胞⑴； 第-控制電路（2) ’該第—控制電路係連接在__低電壓節點凡)與 接地電壓（GND)之間’俾於待機模式時，可將該低電壓節點(叫提 高至較該接地電壓（GND)為高之一第一預定電壓；以及 二待機啟動電路（3)，該待機啟動電路（3)係促使該靜態隨機存取記憶 體快速進人待觀式’ 此財效提高靜猶赫取記之待機效 能； ^ 其中，每一記憶體晶胞（1)更包含： -第-反相器，係由一第一PM0S電晶體（ρι)與一第一屬電晶體 ⑽）所組成，該第-反姆係連接在—高電壓節點（γΗ)與該低電 壓節點（VL)之間； 第-反相H ’係由-第二PMOS電晶體（P2)與—第二醒〇8電晶體 (M2)所組成’該第二反相雜連接在該高電壓節點（則與該低電 壓節點（VL)之間； * -儲存節點（A) ’係由該第一反相器之輪出端所形成； -反相儲存節點⑻，係由該第二反相器之輸出端所形成； -第三NMOS電晶體（M3) ’係連接在該儲存節點（A)與對應之一位 • 元線（BL)之間，且閘極連接至對應之-字元線（WL);以及 第凹麵⑽電晶體（M4) ’麵接在觀相儲鄉點⑻麟應之 -互補位元線（BLB)之間’且閘極連接至對應之該字元線（现）； 其中，該第-反相器和該第二反相器係呈交互輕合連接，亦即該第一反 才目器之輸出端（即儲存節點A)係連接至該第二反相器之輸人端，而該 第-反相㈣之輸出端（即反相儲存節點B)則連接至該第—反相器之輸 入端。 2. =申請^範圍第i項所述之具高待機效能之靜態隨赫取記憶體，其 中’該第-控制電路⑵係、由-第五順〇s電晶體（Μ2ι)及一第六 NMOS電晶體（M22)所組成；該第五蘭⑺電晶體（廳）之源極、 16 M415396 閘極與没極係分別連接至該接地電壓（gnd)、一反相待機模式控制信 號（/S)與該低電壓節點（VL);該第六_〇8電晶體（M22)之源極 連接至該接地電壓（GND)，而閘極與汲極連接在一起且連接至該低電 壓節點（VL)。 3. 如申請專利範圍第2項所述之具高待機效能之靜態隨機存取記憶體，其 中，該第一控制電路（2)更包括一呈二極體連接之PM〇s電晶體，該 PMOS電晶體並聯連接於該第六電晶體（^2)的汲極與源極之 間’以降低對製程-電壓溫度，簡稱ρντ) 變異性的影響。 4. 如申請專利範圍第1項所述之具高待機效能之靜態隨機存取記憶體，其 中，該第一控制電路（2)係由一第五nmos電晶體（mu)、一第六 NMOS電晶體（M22)及一第七NMOS電晶體（M23)所組成；該第五 NMOS電晶體（M21)之源極、閘極與汲極係分別連接至該接地電壓 (GND)、一反相待機模式控制信號（/s)與該低電壓節點（VL);該 第六NMOS電晶體（M22)之源極連接至該第七電晶體（M23) 之汲極，而閘極與汲極連接在一起且連接至該低電壓節點（VL)以形成 一二極體結構；該第七NMOS電晶體（M23)之源極連接至該接地電壓 (GND)，而閘極與汲極連接在一起且連接至該第六電晶體 (M22)之源極以形成另一二極體結構。 5. 如申請專利範圍第丨項所述之具高待機效能之靜態賴存取記憶體，更進 -步包括-第二控制電路⑷，該第二控制電路⑷係連接在一電源 供應電壓（VDD)與該高電壓節點(vh)之間，俾於待機模式時，可藉由 將該高電壓節點(VH)降低至較該電源供應電壓（Vdd)為低之一第二預 定電壓。 6. 如申請專利範圍第5項所述之具高待機效能之靜態隨機存取記憶體，該第 二控制電路（4)係由一第三PM0S電晶體（p41)、—第四pM〇s電晶 =(P42)所組成；該第三PM〇s電晶體（p41)之源極、閉極與没極係 刀別連接至該電源供應電壓（vDD)、一待機模式控制信號⑻與該高 電壓節點（VH);該第四PM0S電晶體（p42)之源極連接至該電源供 應電壓（vDD)，而閘極與祕連接在一起且連接至該高電壓節點（γΗ)。 17 M415396 7. 如申請專利範圍第6項所述之具高待機效能之靜態隨機存取記憶體，其 中，該第二控制電路（4)更包括一呈二極體連接之NMOS電晶體，該 NM〇S電晶體並聯連接於該第四PM〇s電晶體（p42)的汲極與源極之 間’以降低對製程-電壓-溫度（PVT)變異性的影響。 8. 如申請專利範圍第1項所述之具高待機效能之靜態隨機存取記憶體，其中 該待機啟動電路（3)係由一第五PMOS電晶體（P31)、一第六pM〇s 電晶體（P32)、一第三反相器（inv)以及一延遲電路（D)所組成； 其中，該第五PMOS電晶體（P31)之源極、閘極與沒極係分別連接至一 電源供應電壓（vDD)、-反相待機模式控制信號（/s)與該第六pM〇s 電晶體（P32)之源極； 該第六PMOS電晶體（P32)之源極、閘極與汲極係分別連接至唁第五 PMOS電晶體㈣）之没極、該第三反相器（請）之輸出與該^壓 節點（VL); 第三反相ϋ (INV)之輸人連接至該延遲電路(D)之輸出，而該第三反相 器（INV)之輸出則連接至該第六PMOS電晶體（ρ32)之間極. 該延遲電路（D)之輸入連接至該反相待機模式控制信號（/s)，而該第 延遲電路（D)之輸出則連接至該第三反相器（lm〇之輸入。^ 9·如申請專利範圍第8項所述之具高待機效能之靜態隨機存取記憶體，其 中’該待機啟勤電路⑶於待機模式之-初始期間内，促使該靜態隨機 存取記憶體贱進人待频式，其找她綱鱗霞輯電路⑼ 所提供之-延遲時間以及該第三反相器（INV)所提供之一上升延遲時 間的總和。