TWI849884B - 具有高積集度的快閃記憶體 - Google Patents

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Abstract

本發明提供一種將記憶體單元尺寸微縮化後能夠實現高 積集度的AND型快閃記憶體。本發明的AND型快閃記憶體具有：在基板內沿列方向形成的多個擴散區域(70)、形成於對向的擴散區域(70)間的多個閘極(20)、選擇控制線(SGD)、選擇控制線(SGS)、以及多個字元線(WL0~WLn-1)，選擇控制線(SGD)連接於位元線側選擇電晶體的閘極，選擇控制線(SGS)連接於源極線側選擇電晶體的閘極，字元線(WL0~WLn-1)連接於記憶體單元的閘極，位元線側選擇電晶體、源極線側選擇電晶體及多個記憶體單元分別具有沿著行方向的通道面積。

Description

具有高積集度的快閃記憶體
本發明涉及一種具有AND型記憶體單元陣列結構的快閃記憶體。
圖1（A）中示出以往的或非（NOT OR，NOR）型快閃記憶體的等效電路。如圖1（A）所示，各記憶體單元的源極/汲極連接於位元線BL與源極線SL（虛擬接地）之間，閘極連接於字元線WL，可進行各個記憶體單元的讀出或編程。在編程動作中，例如對選擇記憶體單元的位元線BL施加5 V、對源極線SL施加0 V、對字元線WL施加12 V，對非選擇記憶體單元的位元線BL、源極線SL、字元線WL施加0 V。
在NOR型快閃記憶體中，由於無法將記憶體單元的閘極長度縮放（scaling）為小於100 nm，因此在記憶體單元的縮放方面有限制。無法對閘極長度進行縮放的理由之一是編程過程中的擊穿（punch-through）問題。由於對位元線BL施加大的電壓，因此若依照縮放而使閘極長度小於100 nm，則在記憶體單元的源極/汲極之間產生擊穿，難以抑制從位元線BL向源極線SL的電流的洩漏。另外，在無法對閘極長度進行縮放的情況下，也無法對為了在讀出動作時獲得讀出電流的通道寬度進行縮放。因此，NOR型快閃記憶體的記憶體單元尺寸大致達到極限。
圖1（B）是表示與（AND）型快閃記憶體的等效電路的圖。在AND型快閃記憶體中，在本地位元線LBL與本地源極線LSL之間並聯地連接多個記憶體單元，記憶體單元的各閘極連接於字元線WL。本地位元線LBL經由位元線側的選擇電晶體而連接於位元線BL，本地源極線LSL經由源極線側的選擇電晶體而與源極線SL連接。在選擇記憶體單元時，位元線側的選擇電晶體由選擇控制線SG1導通，源極線側的選擇電晶體由選擇控制線SG2導通。
在編程動作中，例如對選擇記憶體單元的本地位元線LBL施加4.5 V、使本地源極線LSL浮動、對字元線WL施加-9.5 V，對非選擇記憶體單元的本地位元線LBL施加0 V、使本地源極線LSL浮動、對字元線WL施加3 V。
[發明所要解決的問題]
在以往的AND型快閃記憶體中，於編程動作時，使本地源極線LSL浮動，並利用汲極與浮置閘極間的電位差而從浮閘FG向汲極排除電子。此時，若使閘極長度微細化，則由於源極與汲極間的擊穿效應，源極電位上升，因源極與浮置閘極間電容而浮閘FG的電位上升。因此，難以從浮閘FG經由汲極向本地位元線LBL排除電子。因此，難以使單元尺寸微細化的課題。
本發明的AND型快閃記憶體包括記憶體單元陣列，記憶體單元陣列包含多個記憶體單元，多個記憶體單元並聯地連接於源極線與位元線之間，AND型快閃記憶體具有：多個擴散區域，在基板內沿列方向形成；多個閘極，形成於對向的擴散區域之間；第一選擇控制線，連接於行方向的位元線側選擇電晶體的各閘極；第二選擇控制線，連接於行方向的源極線側選擇電晶體的各閘極；以及多個字元線，分別連接於行方向的記憶體單元的各閘極，位元線側選擇電晶體、源極線側選擇電晶體及多個記憶體單元分別具有沿著行方向的通道面積。
在一實施例中，位元線側選擇電晶體和源極線側選擇電晶體的擴散區域與多個記憶體單元的擴散區域分離。在一實施例中，擴散區域包括：第一隔離區域，將位元線側選擇電晶體的擴散區域與鄰接於位元線側選擇電晶體的記憶體單元的擴散區域電性隔離；以及第二隔離區域，將源極線側選擇電晶體的擴散區域與鄰接於源極線側選擇電晶體的記憶體單元的擴散區域電性隔離。在一實施例中，第一隔離區域及第二隔離區域具有與其他擴散區域不同的導電型。在一實施例中，快閃記憶體還包括以沿著擴散區域的方式形成於基板上的多個位元線及多個源極線，位元線經由接觸件而電性連接於位元線側選擇電晶體的擴散區域，源極線經由接觸件而電性連接於源極線側選擇電晶體的擴散區域。在一實施例中，擴散區域包含金屬矽化物區域。在一實施例中，在記憶體單元中兩對向的擴散區域與所述記憶體單元鄰接的另一記憶體單元中兩對向的擴散區域之間形成元件隔離區域。在一實施例中，記憶體單元在閘極與基板之間包括至少三層以上的層疊絕緣體，層疊絕緣體包含電荷儲存層。在一實施例中，層疊絕緣體以每個記憶體單元為單位而分離。在一實施例中，當對選擇記憶體單元的閘極施加程序電壓時，電荷儲存層儲存從通道經福勒-諾德海姆（Fowler-Nordheim，FN）擊穿的電荷。在一實施例中，當對井區域施加擦除電壓時，電荷儲存層通過擊穿而將所儲存的電荷釋放到通道中。
本實施例的AND型快閃記憶體的等效電路與圖1（B）所示的AND型快閃記憶體相同，但記憶體單元陣列的結構、記憶體單元的結構、讀出/編程/擦除與以往不同。
圖2A是表示本發明實施例的AND型快閃記憶體的井結構的概略剖面圖。本實施例的快閃記憶體100包括P型的矽基板10，在矽基板10形成n井12、且在n井12內形成p井14。p井14提供用於形成記憶體單元的區域，其他的P型矽區域形成用於形成外圍電路的區域。此外，也能夠使用N型的矽基板，此情況下，兩個井的順序相反。n井12與p井14電性連接，在擦除過程中對兩個井12、14施加高電壓。另外，如圖15B的偏壓表所示，在其他動作中，兩個井12、14接地，P型矽基板10始終保持接地狀態。
圖2B是本發明實施例的AND型快閃記憶體的記憶體單元陣列的一部分的俯視圖。在構成記憶體單元陣列的基板上，細長的多個位元線BL的各個與多個源極線SL的各個以交替的方式沿列方向配置，在其下方，形成沿行方向延伸的細長的多個字元線WL0、WL1、…、WLn-1、選擇控制線SGD、選擇控制線SGS。多個字元線WL0～WLn-1配置於選擇控制線SGD與選擇控制線SGS之間。
源極線SL及位元線BL例如由金屬層構成，源極線SL具有接觸件SL_CT，所述接觸件SL_CT電性連接於源極線側的選擇電晶體的其中一個擴散區域（或金屬矽化物區域），位元線BL具有接觸件BL_CT，所述接觸件BL_CT電性連接於位元線側的選擇電晶體的其中一個擴散區域（或金屬矽化物區域）。圖中的例子將源極線的接觸件SL_CT與位元線的接觸件BL_CT配置成交錯狀，但並不限於此，也可如圖16那樣配置。
選擇控制線SGD/選擇控制線SGS、字元線WL例如由導電性的多晶矽層構成。行方向的源極線側選擇電晶體的各閘極共同連接於對應的選擇控制線SGS，位元線側選擇電晶體的各閘極共同連接於對應的選擇控制線SGD。另外，行方向的記憶體單元的各閘極共同連接於對應的字元線WL。
圖2B的虛線所示的矩形形狀的區域（area）表示一個記憶體單元MC，其他矩形形狀的區域表示源極線側選擇電晶體SEL_SL、位元線側選擇電晶體SEL_BL。源極線側選擇電晶體SEL_SL和位元線側選擇電晶體SEL_BL與記憶體單元MC同樣地具有沿著行方向的通道面積，換句話說，具有沿著行方向的源極/汲極。
接下來，參照本實施例的AND型快閃記憶體的製造方法，對詳細內容進行說明。圖3是記憶體單元陣列的一部分的俯視圖。在圖3中，示出了在基板上形成的列方向的多個閘極材料20、以及在閘極材料20的側面形成的側壁SW。另外，空白部分是在基板內形成的溝槽30或元件隔離區域60。
圖4是圖3的A-A線剖面圖。在矽基板10形成n井12、p井14後，向矽基板表面注入硼等P型雜質，形成P型注入層40。P型注入層40能夠調整記憶體單元MC、位元線側選擇電晶體SEL_BL、源極線側選擇電晶體SEL_SL的閾值Vt。另外，如後所述，P型注入層40使位元線側選擇電晶體SEL_BL與源極線側選擇電晶體SEL_SL的擴散區域與記憶體單元MC的擴散區域電性隔離。
接著，沉積層疊有至少三層以上的絕緣膜的層疊絕緣體50作為閘極絕緣膜。層疊絕緣體50包含由絕緣膜夾持的電荷儲存層（例如，SiN），例如由氧化矽/氮化矽/氧化矽（oxide-nitride-oxide，ONO）結構（SiO 2/SiN/SiO 2）構成。電荷儲存層例如在編程時儲存從通道經FN擊穿的電子。
繼而，在蒸鍍多晶矽等閘極材料20與罩幕材料M1（例如抗蝕劑、氧化矽膜、氮化矽膜等）後，如圖3所示，將罩幕材料M1、閘極材料20以及層疊絕緣體50圖案化為縱條紋狀。此時，P型注入層40未被蝕刻而殘存。
接著，在基板整個面沉積側壁材，以在閘極材料20與罩幕材料M1的側面殘留側壁材的方式對側壁材進行各向异性蝕刻，形成側壁SW。接著，使用側壁SW以及罩幕材料M1作為罩幕，對矽基板表面進行蝕刻，如圖4所示形成元件分離用的槽（溝槽30）。在側壁SW及層疊絕緣體50的正下方，殘存P型注入層40。接著，在基板整個面沉積層間絕緣膜（例如，氧化矽膜等）60，然後，對層間絕緣膜60進行平坦化（例如，化學機械研磨（chemical mechanical polishing，CMP）），使罩幕材料M1的頂部露出。溝槽30上所形成的層間絕緣膜60成為元件隔離區域。
在層間絕緣膜60的平坦化後，如圖5所示，對層間絕緣膜60與側壁SW進行蝕刻，直至矽表面及P型注入層40露出。由此，由側壁SW覆蓋的區域即P型注入層40的一部分露出。接著，如圖5所示，在基板整個面沉積罩幕材料M2（例如，抗蝕劑、氧化矽膜、氮化矽膜等）。
接著，如圖6所示，對罩幕材料M2進行局部蝕刻，在矩形MR的區域殘留罩幕材料M2。圖7是對罩幕材料M2進行蝕刻後的圖6的A-A線剖面圖。在罩幕材料M2的蝕刻後，將罩幕材料M2用於罩幕，進行高濃度的N型雜質（例如，磷或砷）的離子注入。由此，在除了由層間絕緣膜60與罩幕材料M1、罩幕材料M2覆蓋的區域以外的矽基板表面形成N型的擴散區域70。N型的擴散區域70提供記憶體單元、位元線側選擇電晶體、源極線側選擇電晶體的源極/汲極。
由罩幕材料M2覆蓋的區域為P型注入層40，因此N型的擴散區域70利用P型注入層40而在物理上分離。即，罩幕材料M2規定出用於將位元線側選擇電晶體及源極線側選擇電晶體的N型的擴散區域70與記憶體單元的N型的擴散區域70分離的區域。
在優選的形態中，在形成N型的擴散區域70後，在基板整個面沉積高熔點金屬（例如，鈷或鎳等），繼而進行熱處理，在N型的擴散區域70的表面形成金屬矽化物區域（例如，CoSi 2或NiSi）。通過將N型的擴散區域70的表面加以矽化物化，N型的擴散區域70的電阻降低。然後，通過蝕刻將未反應的高熔點金屬去除。此處應注意，使用了將金屬矽化物區域自對準地形成於在矽基板表面露出的N型的擴散區域70的自對準矽化物工藝。
在N型的擴散區域70形成金屬矽化物區域後，將罩幕材料M2去除。將此時的俯視圖示於圖8。由罩幕材料M2覆蓋的區域為P型注入層40，N型的擴散區域70利用中間的P型注入層40而被電性隔離。圖9是圖8的A-A線剖面圖。
接著，如圖10所示，在基板整個面沉積層間絕緣膜62（例如，氧化矽膜等），並對層間絕緣膜62進行平坦化，直至閘極材料20露出。接著，如圖11所示，在基板整個面沉積金屬材料80。圖12是圖11的A-A線剖面圖。金屬材料80與閘極材料20電性連接。
接著，對金屬材料80、閘極材料20及層疊絕緣體50同時進行蝕刻，如圖13的（A）～圖13的（E）所示，形成選擇控制線SGD/選擇控制線SGS、字元線WL0～字元線WLn-1、位元線側選擇電晶體、源極線側選擇電晶體、記憶體單元。圖13（A）是記憶體單元陣列部的俯視圖，圖13（B）是圖13（A）的B-B線剖面圖，圖13（C）是圖13（A）的C-C線剖面圖，圖13（D）是圖13（A）的D-D線剖面圖，圖13（E）是圖13（A）的A-A線剖面圖。另外，圖13A示意性地示出選擇控制線SGD/選擇控制線SGS及字元線WL0～字元線WLn-1與N型的擴散區域70及P型注入層40重疊時的位置關係。
如圖13（E）所示，經圖案化的閘極材料20成為電晶體的閘極，層疊絕緣體50成為閘極絕緣膜，N型的擴散區域70成為源極/汲極，層疊絕緣體50的正下方的矽區域成為通道。另外，經圖案化的金屬材料80成為選擇控制線SGD/選擇控制線SGS、字元線WL。選擇控制線SGD/選擇控制線SGS電性連接於位元線側選擇電晶體與源極線側選擇電晶體的閘極材料20，配置於選擇控制線SGD與選擇控制線SGS之間的字元線WL0～字元線WLn-1電性連接於記憶體單元的閘極材料20。
在圖13（C）中示出N+的擴散區域70，在圖13（D）中示出將行方向的記憶體單元隔離的、且沿列方向延伸的元件隔離區域60。在圖13（E）中示出行方向的兩個記憶體單元。另外，如圖13A所示，位元線側選擇電晶體的其中一個N型的擴散區域70利用P型注入層40而與記憶體單元的其中一個N型的擴散區域70分離，源極線側選擇電晶體的另一個N型的擴散區域70利用P型注入層40而與記憶體單元的另一個N型的擴散區域70分離。
接著，利用層間絕緣膜來填充多個字元線間的各空間、及字元線與選擇控制線SGD/選擇控制線SGS之間的空間，繼而，如圖14（A）、圖14（B）所示，在記憶體單元陣列的端部形成源極線SL及位元線BL，所述源極線SL具有電性連接於N型的擴散區域70的源極線的接觸件SL_CT，所述位元線BL具有電性連接於N型的擴散區域70的位元線的接觸件BL_CT。如此，形成圖2B所示的記憶體單元陣列。
在本實施例的AND型快閃記憶體中，與以往的AND型快閃記憶體不同，可同時進行沿行方向延伸的選擇控制線SGD/選擇控制線SGS與字元線WL的形成。另外，並非像以往那樣在電荷儲存層中使用浮閘（FG），而是使用電介質（SiN：氮化矽層）作為電荷儲存層，因此能夠使用於製造記憶體單元的步驟更簡易。
另外，與記憶體單元同樣地在對向的N型的擴散區域70間沿行方向（水平方向）形成位元線側選擇電晶體及源極線側選擇電晶體，可改善電晶體的佈局效率，使記憶體單元陣列高積集度。進而，通過在N型的擴散區域70形成矽化物區域，可降低N型的擴散區域70的電阻，由此，可增加並聯連接的記憶體單元的數量。進而，由於包含電荷儲存層的層疊絕緣體50在記憶體單元間被分離，因此避免電荷從一個記憶體單元向鄰接的記憶體單元擴散，數據保持得到提高。
接著，對本實施例的AND型快閃記憶體的等效電路及動作進行說明。本實施例的AND型快閃記憶體是利用電荷儲存層（例如SiN）與通道之間的電子擊穿的獨特的記憶體。圖15A例示了包含兩個塊的記憶體單元陣列的等效電路，例如，在塊i中，在位元線側選擇電晶體與源極線側選擇電晶體之間，並聯地連接有並聯地連接的n個記憶體單元，選擇控制線SGS共同連接於塊i的上端的選擇電晶體的各閘極，選擇控制線SGD共同連接於下端的選擇電晶體的各閘極，WL0、WL1、…、WLn-1共同連接於行方向的記憶體單元的各閘極。
一個塊是單元陣列的擦除單位。一個AND型陣列包含閘極的組（SGS、SGD及WL0～WLn-1）、與一組源極線SL及位元線BL，一個塊具有多組源極線SL與位元線BL。
將記憶體單元陣列的動作偏壓的設定示於圖15B的表中。讀出/寫入（編程）/擦除的動作是在所選擇的塊中執行。「CG」與字元線WL為相同含義，為控制閘極。此處，假設選擇連接於選擇塊的CG1的記憶體單元。與二維NAND型快閃記憶體同樣地，讀出及編程能夠以字元線為單位（以頁為單位）進行，擦除能夠以塊為單位進行。圖15B表示在讀出時、編程時、擦除時對選擇塊與非選擇塊的各部施加的電壓。 [ 讀出動作 ]
在每個記憶體單元為單位（single bit）的情況下，對選擇記憶體單元的CG1施加約4 V，對位元線BL施加約0.6 V，源極線SL接地以用於讀出。對非選擇的記憶體單元的CG施加-0.6 V～0 V。對選擇控制線SGS/選擇控制線SGD施加比選擇電晶體的閾值Vt高的電壓。例如，在連接於選擇塊的CG1的記憶體單元的閾值Vt低於施加到CG1的電壓的情況下，單元電流從位元線BL流向源極線SL。另一方面，在連接於CG1的記憶體單元的閾值Vt高於施加到CG1的電壓的情況下，電流不會從位元線BL流向源極線SL。為了正確讀取記憶體單元的數據，非選擇記憶體單元的閾值Vt必須高於非選擇記憶體單元的CG偏壓。
在圖16中例示讀出動作時的從位元線BL向源極線SL的電流路徑。位元線側選擇電晶體的源極與汲極由沿著源極線SL與位元線BL的N+擴散區域70形成，在選擇控制線SGD的下方的源極與汲極之間形成通道。為了讀出，對選擇控制線SGS、選擇控制線SGD施加比源極線側選擇電晶體及位元線側選擇電晶體的閾值Vt高的電壓，源極線側選擇電晶體及位元線側選擇電晶體導通。
施加到位元線BL的電流經由接觸件BL_CT而在沿著位元線BL形成的N+擴散區域70中流動。在N+擴散區域70中流動的電流在區域Q中由P型注入層40分離，因此不會流到記憶體單元的N+擴散區域70。繼而，在N+擴散區域70流動的電流流過導通的位元線側選擇電晶體的通道（圖16的「1」），繼而通過沿著源極線SL形成的N+擴散區域70（圖16的「2」）。
在用於讀出的選擇記憶體單元位於字元線WL1、且字元線WL1的電壓V WL1比記憶體單元的閾值Vt高的情況下，電流可通過字元線WL1下的通道（圖16的「3」）。若字元線的電壓V WL1比記憶體單元的閾值Vt低，則電流不流動。
流過字元線WL1的通道的電流在沿著位元線BL形成的N+擴散區域70中流動（圖16的「4」）。最後，電流穿過導通的源極線側選擇電晶體的通道（圖16的「5」），成為經由N+擴散區域70及接觸件SL_CT而流到源極線SL的路徑。此處，區域Q中鄰接的兩個N+擴散區域70之間的電流路徑也由P型注入層40的阻擋物阻止。
為了避免來自其他記憶體單元（字元線WL0、字元線WL2～字元線WLn-1）的洩漏路徑，這些記憶體單元的閾值Vt必須高於這些字元線的偏壓（-0.6  V～0 V）。即，如圖17所示，記憶體單元的閾值Vt必須設定得比Vunselected高。另外，若在讀出時使源極線SL成為約0.2 V而為正，則由於基板偏壓效應，記憶體單元的閾值上升。另外，因此，如圖17所示，在存儲「1」的記憶體單元（擦除狀態的記憶體單元）的閾值分佈與存儲「0」的記憶體單元（編程狀態的記憶體單元）的閾值分佈之間，必須存在對用於讀出的選擇字元線施加的電壓V read。在圖15B的表中，對選擇字元線施加的電壓V read為～4 V，對非選擇字元線施加的電壓V unselected-WL為-0.6 V到0 V。其中，所述值為一例，能夠進行變更。進而，為了抑制非選擇塊的洩漏電流，非選擇塊的選擇控制線SGS/選擇控制線SGD接地。 [ 編程動作 ]
在編程中，對所選擇的CG1施加高電壓（例如，8 V～14 V），對非選擇的CG施加中間電壓（例如，5 V～7 V）。在「0」編程的情況（向電荷儲存層注入電子的情況）下，對位元線BL施加0 V，對源極線SL也施加與位元線BL相同的電壓。在「1」編程的情況（不向電荷儲存層注入電子、禁止編程的情況）下，對位元線BL施加正電壓（例如，～1.6 V），對源極線SL也施加與位元線BL相同的電壓。
在「0」編程中，對選擇控制線SGD施加比選擇電晶體的閾值Vt（例如，～1 V）高的電壓（～1.5 V），使選擇電晶體導通，將位元線BL電性連接於N+擴散區域70。對選擇控制線SGS也施加比選擇電晶體的閾值Vt（例如，～1 V）高的電壓（～1.5 V）。由此，在選擇記憶體單元的電荷儲存層中注入從通道經擊穿的電子，且電子儲存於電荷儲存層中。由於對非選擇記憶體單元的閘極施加的是不足以進行來自通道的擊穿的中間電壓，因此不進行「0」編程。
在「1」編程中，由於對位元線施加了正電壓，因此即使對選擇控制線SGD給予高電壓，選擇電晶體也關斷，N+擴散區域70成為浮動狀態。另外，由於源極線也被施加有正電壓，因此選擇電晶體關斷。由此，當對CG1施加高電壓、並對其他CG施加CG1與0 V之間的中間電位時，擴散區域及通道的電位通過耦合而自升壓（self-boost），通道與電荷儲存層之間的電位差不會成為足以進行擊穿的大小。因此，在選擇記憶體單元或非選擇記憶體單元中不進行編程。
另外，對非選擇塊的選擇控制線SGS、選擇控制線SGD施加0 V，使選擇電晶體關斷，從源極線SL/位元線BL將記憶體單元的N+擴散區域70分離。
在某實施方式中，層疊絕緣體50包含至少三層絕緣層。第一個是面向矽表面的下部絕緣層（例如，氧化物層），第二個是為了進行數據識別而儲存有電荷的SiN層，第三個是面向閘極/字元線WL的上部絕緣層（例如，氧化物層）。下部絕緣層的有效氧化物的厚度比上部絕緣層的有效氧化物的厚度薄。也能為相反的情況，但此情況下，編程時與擦除時電荷向SiN層的流動不同。在下部絕緣層的有效氧化物的膜厚度薄的情況下，在編程及擦除過程中，電荷在矽表面與SiN層之間流動。另一方面，在兩者的絕緣層體的厚度相反的情況下，在編程及擦除過程中，電荷在SiN與閘極/字元線WL之間流動。
此處，作為代表性的例子，對第一種情形（下部絕緣層的厚度比上部絕緣層的厚度薄）進行說明。當位元線BL接地時，對連接於CG1的記憶體單元進行「0」編程（從通道向SiN層的電子注入）。當對位元線BL與源極線施加正電壓（～1.6 V）時，源極線側與位元線側的兩個N+擴散區域70從位元線BL與源極線SL分離。因此，擴散區域70與通道的區域兩者中，均通過對CG1及其他CG施加高電壓與中間電壓而自升壓，擴散區域70與CG1的電壓差變小，在連接於CG1的記憶體單元中，不產生從基板向SiN層的電子注入。
在擦除的情況下，對所選擇的塊的記憶體單元同時進行擦除。形成於基板內的n井與p井這兩個井電性連接，在擦除過程中，對p井施加高電壓（例如，8 V～14 V），所選擇的塊內的全部CG接地，使位元線BL與源極線SL浮動。然後，電子從SiN層擊穿到p井，或者電洞從p井注入到記憶體單元的SiN層，並與電子再結合。由此，記憶體單元的閾值Vt比在讀出動作時對所選擇的CG施加的讀出電壓低。另一方面，在未被選擇的塊中，全部CG為浮動的。當對p井施加高電壓時，浮動的CG自升壓，在未被選擇的塊中不產生擦除。此外，擦除優選為以塊為單位進行，但也能夠以字元線為單位進行。
圖18是表示本實施例的AND型快閃記憶體的主要電氣結構的框圖。如圖18所示，快閃記憶體100包含如下等而構成：記憶體單元陣列110，具有AND型記憶體單元陣列結構；地址緩衝器120，保持從外部輸入的地址等；行選擇/驅動電路130，基於行地址選擇字元線等，並驅動所選擇的字元線等；列選擇電路140，基於列地址選擇位元線或源極線等；輸入/輸出電路150，與外部主機裝置等之間進行數據或指令（command）等的收發；以及讀寫控制部160，在讀出動作時感測從選擇記憶體單元讀出的數據，或在編程動作時對位元線等施加用於寫入選擇記憶體單元的偏壓電壓，或在擦除動作時對p井等施加擦除電壓等。各部是由能夠收發地址、數據、控制信號等的內部總線等連接，另外，此處雖未圖示，但包含用於產生各種偏壓電壓的電壓產生電路等。
行選擇/驅動電路130基於行地址選擇字元線WL，並以與動作相應的電壓驅動選擇字元線WL及非選擇字元線。行選擇/驅動電路130對字元線WL（CG）、選擇控制線（SG）施加如圖8B所示的電壓。列選擇電路140基於列地址選擇位元線BL及源極線SL，對所選擇的位元線BL及源極線SL施加與動作相應的電壓，或使位元線BL及源極線SL成為浮動狀態。
讀寫控制部160根據從外部主機裝置接收到的指令控制讀出、編程、擦除等動作。讀寫控制部160包含感測放大器或寫入放大器等，感測放大器在讀出動作時，感測在連接於選擇記憶體單元的位元線BL與源極線SL中流動的電流及電壓，寫入放大器在讀出動作時，對選擇位元線施加讀出電壓，在編程動作時，對選擇位元線或非選擇位元線施加電壓，進而在擦除動作時，使位元線或源極線成為浮動狀態。
圖19（A）是本實施例的AND型快閃記憶體的記憶體單元陣列的概略平面圖，圖19（B）是圖19（A）的A-A線剖面圖。如圖所示，公共源極線SL與字元線WL及選擇控制線SGS/選擇控制線SGD一起沿行方向延伸，位元線BL以與公共源極線SL正交的方式沿列方向延伸。
在某形態中，字元線WL及選擇控制線SGS/選擇控制線SGD由第一級金屬配線形成，公共源極線SL由比第一級更靠上層的第二級金屬配線形成。由此，公共源極線SL經由接觸件SL_CT共同連接於行方向的多個塊的源極線側選擇電晶體的擴散區域（或金屬矽化物區域）。
形成位元線BL與源極線SL之前的工藝步驟與之前的實施例相同。此外，在公共源極線SL的上層形成了位元線BL，但此關係也可相反，也可在位元線BL的上層形成公共源極線SL。
圖20是本實施例AND型快閃記憶體的包含兩個塊的記憶體單元陣列的等效電路。與之前的實施例的等效電路（圖15A）不同的方面為：公共源極線SL與字元線WL平行地延伸，並共同連接於行方向的多個塊。
圖21是表示對本實施例AND型快閃記憶體的各部施加的動作偏壓的設定例的表。與之前的實施例的動作偏壓（圖15B）不同的方面為寫入時的選擇控制線SGS與公共源極線SL的電位。即，使選擇控制線SGS為0 V，使與選擇控制線SGS相連的源極線側選擇電晶體關斷。另外，將源極線SL的電位設為0.5 V～1 V，由此，防止在「1」編程時通道部的經自升壓的電位貫穿源極線SL。
對本發明的優選實施形態進行了詳細說明，但本發明並不限定於特定的實施形態，能夠在權利要求書所記載的本發明的主旨的範圍內進行各種變形、變更。
1、2、3、4、5:電流路徑
10:P型矽基板/矽基板
12:n井/井
14:p井/井
20:閘極材料
30:溝槽
40:P型注入層
50:層疊絕緣體
60:層間絕緣膜
62:層間絕緣膜
70:N型的擴散區域/N+擴散區域/擴散區域
80:金屬材料
100:快閃記憶體
110:記憶體單元陣列
120:地址緩衝器
130:行選擇/驅動電路
140:列選擇電路
150:輸入/輸出電路
160:讀寫控制部
A-A、B-B、C-C、D-D:線
BL、BL1、BL2:位元線
BL_CT、SL_CT:接觸件
CG0、CG1、CG1n-1、CGn-2:控制閘極
FG:浮閘
LBL:本地位元線
LSL:本地源極線
M1、M2:罩幕材料
MC:記憶體單元
MR:矩形
Q:區域
SEL_BL:位元線側選擇電晶體
SEL_SL:源極線側選擇電晶體
SG1、SG2、SGD、SGS:選擇控制線
SL:源極線/公共源極線
SL1、SL2:源極線
SW:側壁
Vread、Vunselected-WL:電壓
Vt:閾值
WL0、WL1、WL2、…、WLn-2、WLn-1:字元線
圖1（A）是NOR型快閃記憶體的等效電路，圖1（B）是AND型快閃記憶體的等效電路。 圖2A係本發明實施例AND型快閃記憶體的基板概略剖面圖。 圖2B係本發明實施例AND型快閃記憶體的記憶體單元陣列部分的概略平面圖。 圖3係表示本發明實施例AND型快閃記憶體製造步驟的平面圖，且為記憶體單元陣列部分的概略平面圖。 圖4係形成元件隔離區域後的圖3A-A線剖面圖。 圖5係整個面形成罩幕材料M2後的圖3A-A線剖面圖。 圖6係形成N型雜質擴散層後記憶體單元陣列部分的概略平面圖。 圖7係圖6的A-A線剖面圖。 圖8係將罩幕材料M2去除後的記憶體單元陣列部的概略平面圖。 圖9係圖8的A-A線剖面圖。 圖10係形成層間絕緣膜後圖8A-A線剖面圖。 圖11係基板整個面形成金屬材料後記憶體單元陣列部分的概略平面圖。 圖12係圖11的A-A線剖面圖。 圖13（A）係將金屬材料圖案化後的記憶體單元陣列部的概略平面圖，圖13（B）是圖13（A）的B-B線剖面圖，圖13（C）是圖13（A）的C-C線剖面圖，圖13（D）是圖13（A）的D-D線剖面圖，圖13（E）是圖13（A）的A-A線剖面圖。 圖13A係示意性地表示選擇控制線SGD/選擇控制線SGS與擴散區域的關係的概略平面圖。 圖14（A）係形成位元線及源極線後的記憶體單元陣列部的概略平面圖，圖14（B）是圖14（A）的A-A線剖面圖。 圖15A係本實施例AND型快閃記憶體包含兩個塊的記憶體單元陣列的等效電路。 圖15B係對本實施例AND型快閃記憶體各部施加動作偏壓的設定例的表。 圖16係本實施例AND型快閃記憶體的讀出動作時的電流路徑的圖。 圖17係說明本實施例AND型快閃記憶體的記憶體單元的閾值分佈的圖。 圖18係本發明實施例的AND型快閃記憶體的電氣結構的框圖。 圖19（A）係本發明另一實施例AND型快閃記憶體的記憶體單元陣列的概略平面圖，圖19（B）是圖19（A）的A-A線剖面圖。 圖20係本發明另一實施例AND型快閃記憶體包含兩個塊的記憶體單元陣列的等效電路。 圖21係對本發明另一實施例AND型快閃記憶體的各部施加的動作偏壓的設定例的表。
14:p井/井
20:閘極材料
40:P型注入層
50:層疊絕緣體
60:層間絕緣膜
62:層間絕緣膜
70:N型的擴散區域/N+擴散區域/擴散區域
80:金屬材料
A-A、B-B、C-C、D-D:線
SGD、SGS:選擇控制線
WL0、WL1、WLn-2、WLn-1:字元線

Claims (12)

  1. 一種快閃記憶體，為與型(AND-type)快閃記憶體，包括記憶體單元陣列，所述記憶體單元陣列包含多個記憶體單元，所述多個記憶體單元並聯地連接於源極線與位元線之間，其中，所述快閃記憶體具有：多個擴散區域，在基板內沿列方向形成；多個閘極，形成於對相所述擴散區域之間；第一選擇控制線，連接於行方向的位元線側選擇電晶體的各閘極；第二選擇控制線，連接於所述行方向的源極線側選擇電晶體的各閘極；以及多個字元線，分別連接於所述行方向的記憶體單元的各閘極，所述位元線側選擇電晶體、所述源極線側選擇電晶體及所述多個記憶體單元分別具有沿著所述行方向的通道面積。
  2. 如請求項1所述的快閃記憶體，其中所述位元線側選擇電晶體和所述源極線側選擇電晶體的擴散區域與所述多個記憶體單元的擴散區域分離。
  3. 如請求項1所述的快閃記憶體，其中所述擴散區域包括：第一隔離區域，將所述位元線側選擇電晶體的擴散區域與鄰接於所述位元線側選擇電晶體的記憶體單元的擴散區域電性隔離；以及 第二隔離區域，將所述源極線側選擇電晶體的擴散區域與鄰接於所述源極線側選擇電晶體的記憶體單元的擴散區域電性隔離。
  4. 如請求項3所述的快閃記憶體，其中所述第一隔離區域及所述第二隔離區域具有與其他擴散區域不同的導電型。
  5. 如請求項1所述的快閃記憶體，更包括沿著所述擴散區域的方式形成於所述基板上的多個所述位元線及多個所述源極線，所述位元線經由接觸件而電性連接於所述位元線側選擇電晶體的擴散區域，所述源極線經由接觸件而電性連接於所述源極線側選擇電晶體的擴散區域。
  6. 如請求項1所述的快閃記憶體，其中所述擴散區域包含金屬矽化物區域。
  7. 如請求項1所述的快閃記憶體，其中在記憶體單元中兩對向的擴散區域與所述記憶體單元鄰接的另一記憶體單元中兩對向的擴散區域之間形成元件隔離區域。
  8. 如請求項1所述的快閃記憶體，其中所述記憶體單元在所述閘極與所述基板之間包括至少三層以上的層疊絕緣體，所述層疊絕緣體包含電荷儲存層，其中所述層疊絕緣體以每個記憶體單元為單位而分離。
  9. 如請求項8所述的快閃記憶體，其中當對選擇記憶體單元的閘極施加程序電壓時，所述電荷儲存層儲存從通道經福勒-諾德漢(Fowler-Nordheim，FN)擊穿的電荷。
  10. 如請求項8所述的快閃記憶體，其中當對井區域施加擦除電壓時，所述電荷儲存層通過擊穿而將所儲存的電荷釋放到通道中。
  11. 如請求項1所述的快閃記憶體，其中所述快閃記憶體更包括以沿著所述擴散區域的方式形成於所述基板上的多個所述位元線及多個所述源極線，所述位元線經由接觸件而電性連接於所述位元線側選擇電晶體的擴散區域，所述源極線與所述字元線平行地配置，且經由接觸件而電性連接於所述源極線側選擇電晶體的擴散區域。
  12. 如請求項11所述的快閃記憶體，其中所述記憶體單元陣列包括沿矩陣方向配置的多個塊，所述源極線共同連接於所述行方向的多個塊。
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